多層マスクの除去方法および半導体装置の製造方法
【課題】シリコン含有膜を有する多層マスクを、シリコン化合物を含む残渣を残存させることなく、容易に確実に除去できる多層マスクの除去方法および半導体素子の製造方法を提供する。
【解決手段】シリコンを含有しない第1膜13と、シリコン含有膜からなる第2膜14と、レジスト層からなる第3膜15とを順に形成してなる多層膜の第3膜15をパターニングし、パターニングされた第3膜15を有する多層膜に不具合がない場合には、第3膜15をマスクとして、ドライエッチングにより第2膜14をパターニングし、多層膜に不具合がある場合には、多層膜に不具合のない場合におけるドライエッチングよりも、第1膜13のエッチング速度と第2膜14のエッチング速度との差が大きいドライエッチングにより第2膜14を除去する多層マスクの除去方法とする。
【解決手段】シリコンを含有しない第1膜13と、シリコン含有膜からなる第2膜14と、レジスト層からなる第3膜15とを順に形成してなる多層膜の第3膜15をパターニングし、パターニングされた第3膜15を有する多層膜に不具合がない場合には、第3膜15をマスクとして、ドライエッチングにより第2膜14をパターニングし、多層膜に不具合がある場合には、多層膜に不具合のない場合におけるドライエッチングよりも、第1膜13のエッチング速度と第2膜14のエッチング速度との差が大きいドライエッチングにより第2膜14を除去する多層マスクの除去方法とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、多層マスクの除去方法および半導体装置の製造方法に関し、特に、多層レジストなどの多層マスクを用いる半導体装置の製造工程において、多層マスクのリワークを行うために、多層マスクを除去する際に好適に用いられる多層マスクの除去方法に関する。
【背景技術】
【0002】
半導体装置の微細化の進展に伴って、フォトリソグラフィ工程での解像度を高めることができるとともに、ドライエッチングにおけるマスク耐性に優れたマスクを形成することが要求されている。このようなマスクとして、フォトレジスト膜を含む複数の膜を積層してなる多層レジストが知られている(例えば、特許文献1、2、3参照)。
【0003】
また、特許文献2には、多層レジストにおけるマスク耐性(エッチング耐性)を高める技術として、シリコン含有フォトレジスト膜を含む多層レジストが記載されている。
また、特許文献4には、配線形成のためのリソグラフィーに用いるホトレジスト層を少なくとも有機膜からなる下層膜と中間層膜とホトレジスト上層膜とからなる多層構成とすることによりレジストのパターン精度を高める多層レジストプロセスが記載されている。
【特許文献1】特開2008−197526号公報
【特許文献2】特開2008−177532号公報
【特許文献3】特開2002−93778号公報
【特許文献4】特開2004−177668号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、多層レジストがシリコン含有膜を含有するものである場合、多層レジストを除去することによりシリコン化合物を含む残渣が発生し、多層レジストを除去した後に異物として残る恐れがあり、問題となっていた。多層レジストを除去した後に、異物が残存していると、多層レジストを除去した後の工程や、製品歩留まりに悪影響を及ぼす場合がある。
【0005】
また、多層レジストを用いる半導体装置の製造工程において、多層レジストを形成するための露光・現像工程が終了した段階で、多層レジストのパターン形状など多層レジストの不具合が判明した場合などには、不具合のある多層レジストをすべて除去して、再度、多層レジストを形成し直している(リワーク)。多層レジストのリワークを行う場合、不具合のある多層レジストを完全に除去してから、再度、多層レジストを形成することが望ましい。しかし、多層レジストがシリコン含有膜を含有するものである場合、以下に示すように、シリコン化合物を含む残渣が残存して、不具合のある多層レジストが確実に除去されない場合があった。
【0006】
ここで、半導体装置の製造工程において、シリコン含有膜を有する多層レジストのリワークを行う際に、従来の多層レジストの除去方法を用いて多層レジストを除去する場合における課題について、図10〜図13を用いて説明する。
図10〜図13は、半導体装置の製造工程の一部を示した断面模式図であり、シリコン含有膜を有する多層レジストのリワークを行うために多層レジストを除去する工程を説明するための工程図である。なお、図10〜図13において(a)は半導体基板(ウェハ)の中央部の断面図であり、(b)は半導体基板の最外周部(ベベル部)の断面図である。
【0007】
図10(a)は、半導体基板1上に半導体装置の構成部材となる被加工膜2を形成した後、被加工膜2上に、下層膜3と中間層膜4と上層膜5とからなる3層構造の多層膜を形成し、上層膜5に所定のパターン形状を形成するための露光・現像工程を行うことにより多層レジストを形成する工程が終了した段階を示している。
【0008】
図10(a)に示す3層構造の多層レジストを形成するには、まず、被加工膜2上にシリコンを含有しない有機膜となる溶液をスピンコート法により塗布することにより、下層膜3を形成する。次いで、スピンコート法によりSOG(Spin On Glass)溶液を塗布することにより、シリコン含有膜からなる中間層膜4を形成する。続いて、スピンコート法によりシリコンを含有しないフォトレジストを塗布することにより、レジスト層からなる上層膜5を形成し、多層膜とする。その後、多層膜を構成するレジスト層からなる上層膜5を、フォトマスクを用いて露光して現像することにより、フォトマスクに対応した被加工膜2をパターニングするための所定のパターン形状を上層膜5に形成する。以上の方法によって図10(a)に示す多層レジストが得られる。
【0009】
図10(a)に示すように、多層レジストを形成する工程が終了した段階の半導体基板1の中央部には、被加工膜2、下層膜3、中間層膜4、上層膜5の各層が形成されており、最上層に上層膜5からなるパターンが形成されている。
また、図10(b)に示すように、多層レジストを形成する工程が終了した段階のベベル部においては、被加工膜2が半導体基板1の端部まで形成されておらず、半導体基板1の端部において下層膜3が半導体基板1に接して形成されている。なお、図10(b)においては、被加工膜2が半導体基板1の端部まで形成されていない場合を例に挙げて図示したが、被加工膜2は半導体基板1の側面を経由して半導体基板1の反対側の面にまで形成されている場合もある。
【0010】
また、図10に示す多層レジストにおいては、図10(b)に示すように、半導体基板1のベベル部における下層膜3、中間層膜4、上層膜5の各層の端部の位置が、上層になるほど内側になるようにずらして配置されている。すなわち、下層膜3は、半導体基板1の端部まで形成されており、中間層膜4の端部は、下層膜3の端部よりも半導体基板1の中心寄りに位置するように形成されている。また、上層膜5の端部は、中間層膜4の端部よりもさらに半導体基板1の中心寄りに位置するように形成されている。したがって、上層膜5は、図1(b)に示すベベル部には配置されていない。
また、図10に示す多層レジストを構成する中間層膜4の端部には、図10(b)に示すように、スピンコート法による塗布時の遠心力によりウェハ中央部の3〜4倍の膜厚とされた厚膜部4aが形成されている。
【0011】
次に、図10に示す多層レジストのリワークを行うために、多層レジストを除去する方法について説明する。ここでは、第1ステップ〜第3ステップの3段階の工程を行うことにより、多層レジストを除去する方法について説明する。
第1ステップでは、単層のフォトレジストを剥離する際に通常用いられる溶剤を使用して、図11(a)に示すように、レジスト層からなる上層膜5を除去する。なお、第1ステップにおいて上層膜5を除去する際には、中間層膜4は除去されないので、図11(b)に示すように、ベベル部において中間層膜4の端部に形成されている厚膜部4aは除去されない。
【0012】
次に、第2ステップを行う。第2ステップでは、図12(a)に示すように、ドライエッチングを行うことによってSOG膜からなる中間層膜4および下層膜3の一部を除去する。中間層膜4を除去するためのドライエッチングは、通常、レジスト層からなる上層膜5をマスクとしてSOG膜からなる中間層膜4のパターニングを行う場合と同様の装置およびガス条件で行われる。一般に、レジスト層をマスクとしてドライエッチングによりSOG膜をパターニングする場合には、CF4などのフロロカーボン系のガスが用いられる。したがって、第2ステップでは、フロロカーボン系のガスを用いてドライエッチングを行うことにより中間層膜4を除去する。
【0013】
第2ステップにおけるドライエッチング条件は、シリコンを含有しない有機膜からなる下層膜3のエッチングを行うこともできる条件である。このため、第2ステップにおいて中間層膜4が除去されると、図12(a)および図12(b)に示すように、中間層膜4の下に配置されていた下層膜3もエッチングされる。したがって、第2ステップにおけるドライエッチングでは、ドライエッチング時間を調整することにより、下層膜3の一部が残存している状態でドライエッチングが終了されるようにし、下層膜3が除去されて下層膜3の下に配置されている被加工膜2が露出されることのないようにしている。その結果、第2ステップの終了した段階のベベル部においては、図12(b)に示すように、中間層膜4の厚膜部4aが完全には除去されずに、残渣4bとして残存することになる。
【0014】
次に、第3ステップを行う。第3ステップでは、図13(a)に示すように、酸素ガスを用いたアッシングによって多層レジストの下層膜3を除去する。第3ステップにおいては、シリコンを含有しない有機膜からなる下層膜3は除去されるが、SOG膜からなる中間層膜4は除去されないので、図13(b)に示すように、下層膜3が除去されることによって、中間層膜4の残渣4bは半導体基板1上に残留して付着する。半導体基板1上に付着した中間層膜4の残渣4bは、図13(b)に示すベベル部だけでは無く半導体基板1の中央部に付着することも有り得る。
【0015】
このように多層レジストを除去することによって発生し、多層レジストを除去した後に残存する中間層膜4の残渣4bは、半導体基板1上に付着する他の一般的な異物と同様に、半導体装置の製造工程において、製造歩留まりを低下させる要因となる。このため、多層レジストのリワークを行うために、従来の多層レジストの除去方法を用いて多層レジストを除去した場合には、半導体装置の製造歩留まりが低下し易いと言う問題があった。
【0016】
この問題を解決する技術として、例えば、特許文献2には、シリコン含有有機膜を用いたフォトリソグラフィー工程におけるリワークプロセスにおいて、シリコン化合物残渣の除去を行う技術について記載されている。しかし、特許文献2に記載の技術では、洗浄処理を行う必要があり、専用の装置や薬液を用いるために製造コストが増加するという不都合があった。また、特許文献2に記載の技術は、シリコン含有膜としてSOG(Spin On Glass)膜等を使用する場合に用いることは困難であり、さらに別の方法で除去する必要があった。
【0017】
本発明はこのような事情に鑑みてなされたものであって、シリコン含有膜を有する多層マスクを、シリコン化合物を含む残渣を残存させることなく、容易に確実に除去できる多層マスクの除去方法および半導体素子の製造方法を提供することを課題とする。
【課題を解決するための手段】
【0018】
本発明者は、上記問題を解決するために、多層マスクを構成するシリコン含有膜の除去方法について鋭意検討を重ねた。その結果、シリコン含有膜の下層に対するエッチング速度が十分に遅く、かつシリコン含有膜に対するエッチング速度が十分に高いエッチング方法を用いて、シリコン含有膜を選択的に除去できるようにすることで、シリコン含有膜の下層を十分に残存させつつ、シリコン含有膜を確実に除去でき、シリコン化合物を含む残渣の発生を抑制できることを見出し、本発明を完成した。
【0019】
本発明の多層マスクの除去方法は、少なくともシリコンを含有しない第1膜と、シリコン含有膜からなる第2膜と、レジスト層からなる第3膜とを順に形成することにより多層膜を形成する工程と、前記第3膜をパターニングする工程と、パターニングされた前記第3膜を有する前記多層膜に不具合があるか否かを判定する工程と、前記多層膜に不具合がない場合には、前記第3膜をマスクとして、ドライエッチングにより前記第2膜をパターニングする工程を行い、前記多層膜に不具合がある場合には、前記多層膜を除去する工程を行い、前記多層膜を除去する工程は、前記多層膜に不具合のない場合におけるドライエッチングよりも、前記第1膜のエッチング速度と前記第2膜のエッチング速度との差が大きいドライエッチングにより前記第2膜を除去する工程を含むことを特徴とする。
【0020】
また、本発明の半導体装置の製造方法は、半導体装置の構成部材となる被加工膜上に、少なくともシリコンを含有しない第1膜と、シリコン含有膜からなる第2膜と、レジスト層からなる第3膜とを順に形成することにより多層膜を形成する工程と、前記第3膜をパターニングすることにより、前記第3膜に被加工膜をパターニングするためのパターン形状を形成する工程と、パターニングされた前記第3膜を有する前記多層膜に不具合があるか否かを判定する工程と、前記多層膜に不具合がない場合には、前記第3膜をマスクとして、ドライエッチングにより前記第2膜をパターニングする工程と、パターニングした前記第2膜をマスクとしてドライエッチングにより前記第1膜をパターニングする工程と、前記第1膜をマスクとしてドライエッチングにより前記被加工膜をパターニングする工程とを行い、前記多層膜に不具合がある場合には、前記第1膜を除去する工程と、前記第2膜をパターニングする工程で使用するガスとは異なるガスを含む雰囲気でドライエッチングを行い、前記第2膜を除去する工程と、前記第3膜を除去する工程とを行うことを特徴とする。
【発明の効果】
【0021】
本発明の多層マスクの除去方法は、少なくともシリコンを含有しない第1膜と、シリコン含有膜からなる第2膜と、レジスト層からなる第3膜とを順に形成することにより多層膜を形成する工程と、前記第3膜をパターニングする工程と、パターニングされた前記第3膜を有する前記多層膜に不具合があるか否かを判定する工程と、前記多層膜に不具合がない場合には、前記第3膜をマスクとして、ドライエッチングにより前記第2膜をパターニングする工程を行い、前記多層膜に不具合がある場合には、前記多層膜を除去する工程を行い、前記多層膜を除去する工程は、前記多層膜に不具合のない場合におけるドライエッチングよりも、前記第1膜のエッチング速度と前記第2膜のエッチング速度との差が大きいドライエッチングにより前記第2膜を除去する工程を含む方法であるので、第2膜を除去する工程においてシリコン含有膜からなる第2膜が選択的に除去され、第1膜を十分に残存させつつ、第2膜を確実に除去でき、シリコン化合物を含む残渣の発生を抑制できる。したがって、本発明の多層マスクの除去方法によれば、シリコン含有膜を有する多層マスクを容易に確実に除去できる。
【0022】
また、本発明の半導体装置の製造方法は、半導体装置の構成部材となる被加工膜上に、少なくともシリコンを含有しない第1膜と、シリコン含有膜からなる第2膜と、レジスト層からなる第3膜とを順に形成することにより多層膜を形成する工程と、前記第3膜をパターニングすることにより、前記第3膜に被加工膜をパターニングするためのパターン形状を形成する工程と、パターニングされた前記第3膜を有する前記多層膜に不具合があるか否かを判定する工程と、前記多層膜に不具合がない場合には、前記第3膜をマスクとして、ドライエッチングにより前記第2膜をパターニングする工程を行い、前記多層膜に不具合がある場合には、前記多層膜を除去する工程を行い、前記多層膜を除去する工程は、前記多層膜に不具合のない場合におけるドライエッチングよりも、前記第1膜のエッチング速度と前記第2膜のエッチング速度との差が大きいドライエッチングにより前記第2膜を除去する工程を含む方法であるので、第2膜を除去する工程において、第2膜を選択的に除去することができ、第1膜を十分に残存させつつ、第2膜を確実に除去でき、被加工膜にダメージを与えることなく、シリコン化合物を含む残渣の発生を抑制できる。
したがって、本発明の半導体装置の製造方法によれば、シリコン含有膜からなる第2膜を含み、パターン形状の形成された第3膜を有する多層膜からなる多層マスクのリワークを行った場合に、被加工膜にダメージを与えることなく、シリコン化合物を含む残渣が異物として残留することを防止でき、多層マスクのリワークを行うことに起因する半導体装置の製造歩留まりの低下を抑制することができる。
【発明を実施するための最良の形態】
【0023】
本発明の実施形態について、図面を参照して説明する。
図1〜図9は、本発明の半導体装置の製造方法を説明するための断面模式図であり、STI(Shallow Trench Isolation)法を用いた素子分離を形成する工程を示した工程図である。なお、図1〜図9においては、半導体基板の主表面側のみを記載した。また、図7〜図9において(a)は半導体基板(ウェハ)の中央部の断面図であり、(b)は半導体基板の最外周部(ベベル部)の断面図である。
【0024】
図1は、半導体基板10上に、シリコン酸化膜(SiO2)11とシリコン窒化膜(Si3N4)12とをこの順で形成した後、シリコン窒化膜12上に、下層膜13(第1膜)と中間層膜14(第2膜)と上層膜15(第3膜)とからなる3層構造の多層レジストとなる多層膜20を形成した段階を示している。
図1に示す半導体基板10は、シリコンからなるものであり、シリコン酸化膜11は、半導体基板10上に熱酸化法によって形成されたものである。また、シリコン窒化膜12は、CVD法を用いて形成されたものである。
【0025】
図1に示す3層構造の多層膜20は、以下に示す方法によって形成されたものである。
まず、シリコン窒化膜12上に、炭素を含有した溶液をスピンコート法により塗布することにより、シリコンを含有しない有機膜からなる下層膜13を形成する。下層膜13の膜厚は、例えば200〜300nmとすることができる。下層膜13は、シリコン酸化膜11およびシリコン窒化膜12をエッチングする際のマスクとして機能するとともに、上層膜15をパターニングするための露光時に下地からの光の反射を防止するBARC(Bottom Anti-Reflection Coating)としても機能するものである。
【0026】
次いで、スピンコート法によりSOG(Spin On Glass)溶液を塗布する方法などにより、シリコン含有膜からなる中間層膜14を形成する。中間層膜14の膜厚は、例えば30〜500nmとすることができる。
続いて、スピンコート法によりArF(フッ化アルゴン)光源露光用のフォトレジストなどシリコンを含有しないフォトレジストを塗布することにより、レジスト層からなる上層膜15を形成し、多層膜20とする。上層膜15の膜厚は、例えば100〜120nmとすることができる。
【0027】
なお、多層膜20の膜構成は上記に限定されるものでは無く、膜の材料や膜厚、積層される層の数などは変更可能である。
【0028】
次に、多層膜20を構成するレジスト層からなる上層膜15を、所望の素子分離のパターンを備えたフォトマスクを用いて露光して現像し、パターニングする。このことにより、図2に示すように、上層膜15にフォトマスクに対応した所定のパターン形状が形成されて、下層膜13と中間層膜14とパターン形状の形成された上層膜15とからなる3層構造の多層レジスト21(多層マスク)が形成される。
【0029】
次に、パターニングされた上層膜15を有する多層レジスト21に不具合があるか否かを判定する。そして、多層レジスト21に不具合がない場合には、上層膜15をマスクとして、ドライエッチングにより中間層膜14をパターニングする工程を行い、多層レジスト21に不具合がある場合には、多層レジスト21を除去する工程を行う。
ここでは、多層レジスト21に不具合があり、図2に示す多層レジスト21のすべてを除去して、再度、多層レジスト21を形成し直すリワークを行う場合を例に挙げて説明する。
【0030】
まず、本実施形態における多層レジスト21を除去する工程を説明しやすくするために、本実施形態において多層レジスト21を除去する工程を開始する時点で、半導体基板10上に形成されている各層の形状についてより詳細に説明する。
図7(b)に示すように、ベベル部においては、シリコン酸化膜11、シリコン窒化膜12、下層膜13が、半導体基板10の端部まで形成されている。なお、図7(b)においては、半導体基板10の主表面側のみしか記載していないが、シリコン酸化膜11およびシリコン窒化膜12は半導体基板10の側面を経由して半導体基板1の反対側の面にまで形成されていてもよい。
【0031】
また、図7(b)に示すように、中間層膜14の端部には、スピンコート法による塗布時の遠心力によって、ウェハ中央部の3〜4倍の膜厚とされた厚膜部14aが形成されている。
また、図7(b)に示すように、半導体基板10のベベル部における下層膜13、中間層膜14、上層膜15の各層の端部の位置が、上層になるほど内側になるようにずらして配置されている。すなわち、下層膜13は、半導体基板10の端部まで形成されており、中間層膜14の端部は、下層膜13の端部よりも半導体基板1の中心寄りに位置するように形成されている。また、上層膜15の端部は、中間層膜14の端部よりもさらに半導体基板10の中心寄りに位置するように形成されている。
このように多層レジストを構成する下層膜13、中間層膜14、上層膜15の各膜の端部の位置を、上層になるほど内側になるようにずらして配置することによって、シリコン酸化膜11およびシリコン窒化膜12のベベル部での残留を抑制できるとともに、シリコン酸化膜11およびシリコン窒化膜12の剥がれを防止することができる。
【0032】
このような多層レジスト21を除去するには、まず、PGMEA(プロピレングリコールモノメチルエーテルアセテート)など、フォトレジストを剥離する際に通常用いられる溶剤を使用して、図7(a)に示すように、レジスト層からなる上層膜15を除去する。ここで、上層膜15を除去する際には、中間層膜14は除去されないので、図7(b)に示すように、ベベル部において中間層膜14の端部に形成されている厚膜部14aは除去されない。
【0033】
次に、多層レジスト21に不具合のない場合に行う中間層膜14をパターニングするためのドライエッチングよりも、下層膜13のエッチング速度と中間層膜14のエッチング速度との差が大きいドライエッチングにより中間層膜14を除去する。
本実施形態においては、図8(a)に示すように、SF6(六フッ化硫黄)ガスを用いるドライエッチングを行うことによって、シリコン含有膜からなる中間層膜14および下層膜13の一部を除去する。ここで用いるドライエッチングとしては、具体的には、ICP(Inductively Coupled Plasma)方式のRIE(Reactive Ion Etching)ドライエッチング装置を使用し、SF6ガス(流量90〜110sccm)と、O2(酸素)ガス(流量10〜20sccm)と、HBr(臭化水素)ガス(流量90〜110sccm)とを混合し、圧力4〜7mTorr、ソースパワー1000〜1100W、バイアスパワー50〜60Wの条件でドライエッチングを行う方法などを用いることが好ましい。
【0034】
ここでのドライエッチングにおいては、中間層膜14だけでなく、下層膜13の一部も除去される。しかし、SF6ガスを用いるドライエッチングでは、下層膜13と中間層膜14とのエッチング速度の差(選択比)が大きいため、中間層膜14が選択的に除去され、中間層膜14の除去量に対して、下層膜13の除去量は少ない量となる。このため、図8(b)に示すように、ベベル部における中間層膜14の厚膜部14aが完全に無くなるまでエッチングを行っても、厚膜部14aの下層に配置された領域以外の下層膜13も十分な厚みで残存させることが可能となる。
また、中間層膜14を除去するためのドライエッチングにおける中間層膜14のエッチング速度は、下層膜13のエッチング速度の1.6倍以上であることが好ましい。この場合、下層膜13と中間層膜14とのエッチング速度の差(選択比)が十分に大きいものとなるので、ここでのドライエッチングにおいて、中間層膜14をより選択的に除去することができる。
【0035】
次いで、酸素プラズマ等を用いたアッシング法により、下層膜13を除去し、シリコン窒化膜12の表面を露出させる。このことにより、多層レジスト21が完全に除去される。
その後、上述した方法と同様にして、図1に示すように、シリコン窒化膜12上に、下層膜13(第1膜)と中間層膜14(第2膜)と上層膜15(第3膜)とからなる3層構造の多層レジストとなる多層膜20を形成し、上層膜15を、所望の素子分離のパターンを備えたフォトマスクを用いて露光して現像する。このことにより、図2に示すように、上層膜15にフォトマスクに対応した所定のパターン形状が形成され、再度、下層膜13と中間層膜14とパターン形状の形成された上層膜15とからなる3層構造の多層レジスト21が形成される。
以上の工程により、多層レジスト21のリワークが終了する。
【0036】
その後、再度、パターニングされた上層膜15を有する多層レジスト21に不具合があるか否かを判定する。そして、多層レジスト21に不具合がない場合には、上層膜15をマスクとして、ドライエッチングにより中間層膜14をパターニングする工程を行い、多層レジスト21に不具合がある場合には、再度、上述したリワークを行ない、その後、多層レジスト21に不具合があるか否かを判定する。
ここでは、多層レジスト21に不具合がなく、上層膜15をマスクとして、ドライエッチングすることにより中間層膜14をパターニングする場合を例に挙げて説明する。
【0037】
本実施形態においては、多層レジスト21を構成する上層膜15のパターンをマスクとして、フロロカーボン系のガスを用いて異方性ドライエッチングを行い、図3に示すように、中間層膜14のパターニングを行う。ここで用いるドライエッチングとしては、具体的には、RIEドライエッチング装置を使用し、CF4ガス(流量240〜260sccm)と、CHF3ガス(流量30〜50sccm)とを混合し、圧力35〜45mTorr、RFパワー400〜450Wの条件でドライエッチングを行う方法などを用いることが好ましい。このような条件でドライエッチングを行った場合、フロロカーボン系のガスを使用することにより、上層膜15のパターン形状を保ったままで、異方的に中間層膜14の除去を行うことができる。その結果、シリコン含有膜からなる中間層膜14を除去することにより、上層膜15のパターンを精度よく中間層膜14に転写することができる。
【0038】
また、図3に示すように、中間層膜14のパターニングを行うためのドライエッチングにより、下層膜13の表面部分も少し除去される。なお、仮に中間層膜14のパターニングを行うためのドライエッチングにより、下層膜13のすべてが除去されたとしても、図3に示すように、被加工膜であるシリコン窒化膜12の除去すべき部分が露出されるだけなので、問題は無い。従って、ドライエッチングにおける中間層膜14のエッチング速度は、下層膜13のエッチング速度の1.6倍未満でよい。
【0039】
次に、上層膜15および中間層膜14をマスクとして、異方性ドライエッチングを行い、図4に示すように、下層膜13のパターニングを行う。この際、図4に示すように、中間層膜14のパターニングを行った後に残存していた上層膜15もエッチングされて除去されるが、上層膜15が除去されて露出した中間層14がマスクとして機能する。したがって、図2〜図4に示すように、所望の素子分離のパターンに対応するパターン形状であって、最初に上層膜15に形成されたパターン形状が下層膜13に転写される。
【0040】
次に、下層膜13と中間層膜14とをマスクとして、異方性ドライエッチングを行い、図5に示すように、シリコン酸化膜11およびシリコン窒化膜12のパターニングを行う。この際、下層膜13のパターニングを行った後に残存していた中間層膜14もエッチングされて除去されるが、中間層膜14が除去されて露出した下層膜13がマスクとして機能する。したがって、最初に上層膜15形成されたパターン形状がシリコン酸化膜11およびシリコン窒化膜12に転写される。また、この段階で、ベベル部における中間層膜14の厚膜部14aも完全に除去される。
【0041】
次に、シリコン酸化膜11およびシリコン窒化膜12のエッチング後に残存する下層膜13を、酸素プラズマを用いたアッシング法等によって除去する。このことにより、多層レジスト21は完全に除去される。
続いて、シリコン窒化膜12をマスクとして、シリコン酸化膜11およびシリコン窒化膜12が除去されて露出した半導体基板10を構成するシリコンを、異方性ドライエッチングし、図5に示すように、半導体基板10に溝パターン16を形成する。
次いで、溝パターン16内を充填するようにシリコン酸化膜17を堆積する。その後、表面の平坦化を行うとともに、シリコン窒化膜12およびシリコン酸化膜11の除去を行うことにより、図6に示すように、素子分離が完成する。
【0042】
本実施形態においては、シリコンを含有しない下層膜13上に形成されたシリコン含有膜からなる中間層膜14を有する多層レジスト21のリワークを行うために、多層レジスト21を除去する工程において、六フッ化硫黄ガスを用いるドライエッチングにより中間層膜14を除去しているので、シリコン含有膜からなる中間層膜14を選択的に除去することができ、下層膜13を十分に残存させつつ、中間層膜14を確実に除去でき、被加工膜であるシリコン窒化膜12にダメージを与えることなく、シリコン化合物を含む残渣の発生を抑制できる。したがって、本実施形態においては、多層レジスト21のリワークを行うことに起因する半導体装置の製造歩留まりの低下を抑制することができる。
【0043】
本実施形態においては、本発明の一例として素子分離を形成する工程を例に挙げて説明したが、本発明は、上記の例に限定されるものでなく、シリコンを含有しない第1膜上に形成されたシリコン含有膜からなる第2膜を有する多層マスクを除去する際に適用できる。
【0044】
「実験例」
試験体上に、スピンコート法により多層レジストの下層膜に用いられるシリコンを含有しない有機膜として、炭素を約85重量%含有するフェノール系樹脂からなるBARC膜を形成したものと、スピンコート法により多層レジストの中間層膜に用いられるシリコン含有膜としてSOG(Spin On Glass)膜を形成したものとを用意し、以下に示す条件1、条件2でそれぞれドライエッチングして、シリコンを含有しない有機膜(下層膜)およびシリコン含有膜(中間層膜)のエッチング速度を測定し、下層膜と中間層膜との膜の選択比(中間層膜/下層膜)を算出した。その結果を表1に示す。
【0045】
「条件1」
CF4:240sccm、CHF3:30sccm
圧力:40mTorr
高周波パワー:400W
「条件2」
SF6:90sccm、O2:10sccm、HBr:90sccm
圧力:4mTorr
ソースパワー:1000W、バイアスパワー:50W
【0046】
【表1】
【0047】
表1に示すように、六フッ化硫黄ガス(SF6)を用いる条件2でドライエッチングを行った場合、下層膜に対して1.68倍のエッチング速度で中間層膜を除去することができる。このため、例えば、ウェハ上に設けられた被加工膜上に、BARC膜からなる下層膜と、下層膜上に形成されたSOG膜からなる中間層膜とを有する多層レジストを形成した後、多層レジストを除去するに際し、条件2でのドライエッチングにより中間層膜を除去した場合、ウェハのベベル部に存在する中間層膜の厚膜部を完全に除去できるように十分に中間層膜のドライエッチングを行っても、条件1でのドライエッチングを行った場合に比べて、下層膜を十分に残存させることができる。したがって、多層レジストのリワーク工程において、被加工膜にダメージを与えることなく、多層レジストの除去を行うことができる。
【図面の簡単な説明】
【0048】
【図1】図1は、本発明の半導体装置の製造方法を説明するための断面模式図であり、STI法を用いた素子分離を形成する工程を示した工程図である。
【図2】図2は、素子分離を形成する工程を示した工程図である。
【図3】図3は、素子分離を形成する工程を示した工程図である。
【図4】図4は、素子分離を形成する工程を示した工程図である。
【図5】図5は、素子分離を形成する工程を示した工程図である。
【図6】図6は、素子分離を形成する工程を示した工程図である。
【図7】図7は、素子分離を形成する工程を示した工程図である。
【図8】図8は、素子分離を形成する工程を示した工程図である。
【図9】図9は、素子分離を形成する工程を示した工程図である。
【図10】図10は、半導体装置の製造工程の一部を示した断面模式図であり、シリコン含有膜を有する多層レジストのリワークを行うために多層レジストを除去する工程を説明するための工程図である。
【図11】図11は、シリコン含有膜を有する多層レジストのリワークを行うために多層レジストを除去する工程を説明するための工程図である。
【図12】図12は、シリコン含有膜を有する多層レジストのリワークを行うために多層レジストを除去する工程を説明するための工程図である。
【図13】図13は、シリコン含有膜を有する多層レジストのリワークを行うために多層レジストを除去する工程を説明するための工程図である。
【符号の説明】
【0049】
1、10…半導体基板、2…被加工膜、3、13…下層膜(第1膜)、4、14…中間層膜(第2膜)、4a、14a…厚膜部、4b…残渣、5、15…上層膜(第3膜)、11…シリコン酸化膜、12…シリコン窒化膜、20…多層膜、21…多層レジスト(多層マスク)。
【技術分野】
【0001】
本発明は、多層マスクの除去方法および半導体装置の製造方法に関し、特に、多層レジストなどの多層マスクを用いる半導体装置の製造工程において、多層マスクのリワークを行うために、多層マスクを除去する際に好適に用いられる多層マスクの除去方法に関する。
【背景技術】
【0002】
半導体装置の微細化の進展に伴って、フォトリソグラフィ工程での解像度を高めることができるとともに、ドライエッチングにおけるマスク耐性に優れたマスクを形成することが要求されている。このようなマスクとして、フォトレジスト膜を含む複数の膜を積層してなる多層レジストが知られている(例えば、特許文献1、2、3参照)。
【0003】
また、特許文献2には、多層レジストにおけるマスク耐性(エッチング耐性)を高める技術として、シリコン含有フォトレジスト膜を含む多層レジストが記載されている。
また、特許文献4には、配線形成のためのリソグラフィーに用いるホトレジスト層を少なくとも有機膜からなる下層膜と中間層膜とホトレジスト上層膜とからなる多層構成とすることによりレジストのパターン精度を高める多層レジストプロセスが記載されている。
【特許文献1】特開2008−197526号公報
【特許文献2】特開2008−177532号公報
【特許文献3】特開2002−93778号公報
【特許文献4】特開2004−177668号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、多層レジストがシリコン含有膜を含有するものである場合、多層レジストを除去することによりシリコン化合物を含む残渣が発生し、多層レジストを除去した後に異物として残る恐れがあり、問題となっていた。多層レジストを除去した後に、異物が残存していると、多層レジストを除去した後の工程や、製品歩留まりに悪影響を及ぼす場合がある。
【0005】
また、多層レジストを用いる半導体装置の製造工程において、多層レジストを形成するための露光・現像工程が終了した段階で、多層レジストのパターン形状など多層レジストの不具合が判明した場合などには、不具合のある多層レジストをすべて除去して、再度、多層レジストを形成し直している(リワーク)。多層レジストのリワークを行う場合、不具合のある多層レジストを完全に除去してから、再度、多層レジストを形成することが望ましい。しかし、多層レジストがシリコン含有膜を含有するものである場合、以下に示すように、シリコン化合物を含む残渣が残存して、不具合のある多層レジストが確実に除去されない場合があった。
【0006】
ここで、半導体装置の製造工程において、シリコン含有膜を有する多層レジストのリワークを行う際に、従来の多層レジストの除去方法を用いて多層レジストを除去する場合における課題について、図10〜図13を用いて説明する。
図10〜図13は、半導体装置の製造工程の一部を示した断面模式図であり、シリコン含有膜を有する多層レジストのリワークを行うために多層レジストを除去する工程を説明するための工程図である。なお、図10〜図13において(a)は半導体基板(ウェハ)の中央部の断面図であり、(b)は半導体基板の最外周部(ベベル部)の断面図である。
【0007】
図10(a)は、半導体基板1上に半導体装置の構成部材となる被加工膜2を形成した後、被加工膜2上に、下層膜3と中間層膜4と上層膜5とからなる3層構造の多層膜を形成し、上層膜5に所定のパターン形状を形成するための露光・現像工程を行うことにより多層レジストを形成する工程が終了した段階を示している。
【0008】
図10(a)に示す3層構造の多層レジストを形成するには、まず、被加工膜2上にシリコンを含有しない有機膜となる溶液をスピンコート法により塗布することにより、下層膜3を形成する。次いで、スピンコート法によりSOG(Spin On Glass)溶液を塗布することにより、シリコン含有膜からなる中間層膜4を形成する。続いて、スピンコート法によりシリコンを含有しないフォトレジストを塗布することにより、レジスト層からなる上層膜5を形成し、多層膜とする。その後、多層膜を構成するレジスト層からなる上層膜5を、フォトマスクを用いて露光して現像することにより、フォトマスクに対応した被加工膜2をパターニングするための所定のパターン形状を上層膜5に形成する。以上の方法によって図10(a)に示す多層レジストが得られる。
【0009】
図10(a)に示すように、多層レジストを形成する工程が終了した段階の半導体基板1の中央部には、被加工膜2、下層膜3、中間層膜4、上層膜5の各層が形成されており、最上層に上層膜5からなるパターンが形成されている。
また、図10(b)に示すように、多層レジストを形成する工程が終了した段階のベベル部においては、被加工膜2が半導体基板1の端部まで形成されておらず、半導体基板1の端部において下層膜3が半導体基板1に接して形成されている。なお、図10(b)においては、被加工膜2が半導体基板1の端部まで形成されていない場合を例に挙げて図示したが、被加工膜2は半導体基板1の側面を経由して半導体基板1の反対側の面にまで形成されている場合もある。
【0010】
また、図10に示す多層レジストにおいては、図10(b)に示すように、半導体基板1のベベル部における下層膜3、中間層膜4、上層膜5の各層の端部の位置が、上層になるほど内側になるようにずらして配置されている。すなわち、下層膜3は、半導体基板1の端部まで形成されており、中間層膜4の端部は、下層膜3の端部よりも半導体基板1の中心寄りに位置するように形成されている。また、上層膜5の端部は、中間層膜4の端部よりもさらに半導体基板1の中心寄りに位置するように形成されている。したがって、上層膜5は、図1(b)に示すベベル部には配置されていない。
また、図10に示す多層レジストを構成する中間層膜4の端部には、図10(b)に示すように、スピンコート法による塗布時の遠心力によりウェハ中央部の3〜4倍の膜厚とされた厚膜部4aが形成されている。
【0011】
次に、図10に示す多層レジストのリワークを行うために、多層レジストを除去する方法について説明する。ここでは、第1ステップ〜第3ステップの3段階の工程を行うことにより、多層レジストを除去する方法について説明する。
第1ステップでは、単層のフォトレジストを剥離する際に通常用いられる溶剤を使用して、図11(a)に示すように、レジスト層からなる上層膜5を除去する。なお、第1ステップにおいて上層膜5を除去する際には、中間層膜4は除去されないので、図11(b)に示すように、ベベル部において中間層膜4の端部に形成されている厚膜部4aは除去されない。
【0012】
次に、第2ステップを行う。第2ステップでは、図12(a)に示すように、ドライエッチングを行うことによってSOG膜からなる中間層膜4および下層膜3の一部を除去する。中間層膜4を除去するためのドライエッチングは、通常、レジスト層からなる上層膜5をマスクとしてSOG膜からなる中間層膜4のパターニングを行う場合と同様の装置およびガス条件で行われる。一般に、レジスト層をマスクとしてドライエッチングによりSOG膜をパターニングする場合には、CF4などのフロロカーボン系のガスが用いられる。したがって、第2ステップでは、フロロカーボン系のガスを用いてドライエッチングを行うことにより中間層膜4を除去する。
【0013】
第2ステップにおけるドライエッチング条件は、シリコンを含有しない有機膜からなる下層膜3のエッチングを行うこともできる条件である。このため、第2ステップにおいて中間層膜4が除去されると、図12(a)および図12(b)に示すように、中間層膜4の下に配置されていた下層膜3もエッチングされる。したがって、第2ステップにおけるドライエッチングでは、ドライエッチング時間を調整することにより、下層膜3の一部が残存している状態でドライエッチングが終了されるようにし、下層膜3が除去されて下層膜3の下に配置されている被加工膜2が露出されることのないようにしている。その結果、第2ステップの終了した段階のベベル部においては、図12(b)に示すように、中間層膜4の厚膜部4aが完全には除去されずに、残渣4bとして残存することになる。
【0014】
次に、第3ステップを行う。第3ステップでは、図13(a)に示すように、酸素ガスを用いたアッシングによって多層レジストの下層膜3を除去する。第3ステップにおいては、シリコンを含有しない有機膜からなる下層膜3は除去されるが、SOG膜からなる中間層膜4は除去されないので、図13(b)に示すように、下層膜3が除去されることによって、中間層膜4の残渣4bは半導体基板1上に残留して付着する。半導体基板1上に付着した中間層膜4の残渣4bは、図13(b)に示すベベル部だけでは無く半導体基板1の中央部に付着することも有り得る。
【0015】
このように多層レジストを除去することによって発生し、多層レジストを除去した後に残存する中間層膜4の残渣4bは、半導体基板1上に付着する他の一般的な異物と同様に、半導体装置の製造工程において、製造歩留まりを低下させる要因となる。このため、多層レジストのリワークを行うために、従来の多層レジストの除去方法を用いて多層レジストを除去した場合には、半導体装置の製造歩留まりが低下し易いと言う問題があった。
【0016】
この問題を解決する技術として、例えば、特許文献2には、シリコン含有有機膜を用いたフォトリソグラフィー工程におけるリワークプロセスにおいて、シリコン化合物残渣の除去を行う技術について記載されている。しかし、特許文献2に記載の技術では、洗浄処理を行う必要があり、専用の装置や薬液を用いるために製造コストが増加するという不都合があった。また、特許文献2に記載の技術は、シリコン含有膜としてSOG(Spin On Glass)膜等を使用する場合に用いることは困難であり、さらに別の方法で除去する必要があった。
【0017】
本発明はこのような事情に鑑みてなされたものであって、シリコン含有膜を有する多層マスクを、シリコン化合物を含む残渣を残存させることなく、容易に確実に除去できる多層マスクの除去方法および半導体素子の製造方法を提供することを課題とする。
【課題を解決するための手段】
【0018】
本発明者は、上記問題を解決するために、多層マスクを構成するシリコン含有膜の除去方法について鋭意検討を重ねた。その結果、シリコン含有膜の下層に対するエッチング速度が十分に遅く、かつシリコン含有膜に対するエッチング速度が十分に高いエッチング方法を用いて、シリコン含有膜を選択的に除去できるようにすることで、シリコン含有膜の下層を十分に残存させつつ、シリコン含有膜を確実に除去でき、シリコン化合物を含む残渣の発生を抑制できることを見出し、本発明を完成した。
【0019】
本発明の多層マスクの除去方法は、少なくともシリコンを含有しない第1膜と、シリコン含有膜からなる第2膜と、レジスト層からなる第3膜とを順に形成することにより多層膜を形成する工程と、前記第3膜をパターニングする工程と、パターニングされた前記第3膜を有する前記多層膜に不具合があるか否かを判定する工程と、前記多層膜に不具合がない場合には、前記第3膜をマスクとして、ドライエッチングにより前記第2膜をパターニングする工程を行い、前記多層膜に不具合がある場合には、前記多層膜を除去する工程を行い、前記多層膜を除去する工程は、前記多層膜に不具合のない場合におけるドライエッチングよりも、前記第1膜のエッチング速度と前記第2膜のエッチング速度との差が大きいドライエッチングにより前記第2膜を除去する工程を含むことを特徴とする。
【0020】
また、本発明の半導体装置の製造方法は、半導体装置の構成部材となる被加工膜上に、少なくともシリコンを含有しない第1膜と、シリコン含有膜からなる第2膜と、レジスト層からなる第3膜とを順に形成することにより多層膜を形成する工程と、前記第3膜をパターニングすることにより、前記第3膜に被加工膜をパターニングするためのパターン形状を形成する工程と、パターニングされた前記第3膜を有する前記多層膜に不具合があるか否かを判定する工程と、前記多層膜に不具合がない場合には、前記第3膜をマスクとして、ドライエッチングにより前記第2膜をパターニングする工程と、パターニングした前記第2膜をマスクとしてドライエッチングにより前記第1膜をパターニングする工程と、前記第1膜をマスクとしてドライエッチングにより前記被加工膜をパターニングする工程とを行い、前記多層膜に不具合がある場合には、前記第1膜を除去する工程と、前記第2膜をパターニングする工程で使用するガスとは異なるガスを含む雰囲気でドライエッチングを行い、前記第2膜を除去する工程と、前記第3膜を除去する工程とを行うことを特徴とする。
【発明の効果】
【0021】
本発明の多層マスクの除去方法は、少なくともシリコンを含有しない第1膜と、シリコン含有膜からなる第2膜と、レジスト層からなる第3膜とを順に形成することにより多層膜を形成する工程と、前記第3膜をパターニングする工程と、パターニングされた前記第3膜を有する前記多層膜に不具合があるか否かを判定する工程と、前記多層膜に不具合がない場合には、前記第3膜をマスクとして、ドライエッチングにより前記第2膜をパターニングする工程を行い、前記多層膜に不具合がある場合には、前記多層膜を除去する工程を行い、前記多層膜を除去する工程は、前記多層膜に不具合のない場合におけるドライエッチングよりも、前記第1膜のエッチング速度と前記第2膜のエッチング速度との差が大きいドライエッチングにより前記第2膜を除去する工程を含む方法であるので、第2膜を除去する工程においてシリコン含有膜からなる第2膜が選択的に除去され、第1膜を十分に残存させつつ、第2膜を確実に除去でき、シリコン化合物を含む残渣の発生を抑制できる。したがって、本発明の多層マスクの除去方法によれば、シリコン含有膜を有する多層マスクを容易に確実に除去できる。
【0022】
また、本発明の半導体装置の製造方法は、半導体装置の構成部材となる被加工膜上に、少なくともシリコンを含有しない第1膜と、シリコン含有膜からなる第2膜と、レジスト層からなる第3膜とを順に形成することにより多層膜を形成する工程と、前記第3膜をパターニングすることにより、前記第3膜に被加工膜をパターニングするためのパターン形状を形成する工程と、パターニングされた前記第3膜を有する前記多層膜に不具合があるか否かを判定する工程と、前記多層膜に不具合がない場合には、前記第3膜をマスクとして、ドライエッチングにより前記第2膜をパターニングする工程を行い、前記多層膜に不具合がある場合には、前記多層膜を除去する工程を行い、前記多層膜を除去する工程は、前記多層膜に不具合のない場合におけるドライエッチングよりも、前記第1膜のエッチング速度と前記第2膜のエッチング速度との差が大きいドライエッチングにより前記第2膜を除去する工程を含む方法であるので、第2膜を除去する工程において、第2膜を選択的に除去することができ、第1膜を十分に残存させつつ、第2膜を確実に除去でき、被加工膜にダメージを与えることなく、シリコン化合物を含む残渣の発生を抑制できる。
したがって、本発明の半導体装置の製造方法によれば、シリコン含有膜からなる第2膜を含み、パターン形状の形成された第3膜を有する多層膜からなる多層マスクのリワークを行った場合に、被加工膜にダメージを与えることなく、シリコン化合物を含む残渣が異物として残留することを防止でき、多層マスクのリワークを行うことに起因する半導体装置の製造歩留まりの低下を抑制することができる。
【発明を実施するための最良の形態】
【0023】
本発明の実施形態について、図面を参照して説明する。
図1〜図9は、本発明の半導体装置の製造方法を説明するための断面模式図であり、STI(Shallow Trench Isolation)法を用いた素子分離を形成する工程を示した工程図である。なお、図1〜図9においては、半導体基板の主表面側のみを記載した。また、図7〜図9において(a)は半導体基板(ウェハ)の中央部の断面図であり、(b)は半導体基板の最外周部(ベベル部)の断面図である。
【0024】
図1は、半導体基板10上に、シリコン酸化膜(SiO2)11とシリコン窒化膜(Si3N4)12とをこの順で形成した後、シリコン窒化膜12上に、下層膜13(第1膜)と中間層膜14(第2膜)と上層膜15(第3膜)とからなる3層構造の多層レジストとなる多層膜20を形成した段階を示している。
図1に示す半導体基板10は、シリコンからなるものであり、シリコン酸化膜11は、半導体基板10上に熱酸化法によって形成されたものである。また、シリコン窒化膜12は、CVD法を用いて形成されたものである。
【0025】
図1に示す3層構造の多層膜20は、以下に示す方法によって形成されたものである。
まず、シリコン窒化膜12上に、炭素を含有した溶液をスピンコート法により塗布することにより、シリコンを含有しない有機膜からなる下層膜13を形成する。下層膜13の膜厚は、例えば200〜300nmとすることができる。下層膜13は、シリコン酸化膜11およびシリコン窒化膜12をエッチングする際のマスクとして機能するとともに、上層膜15をパターニングするための露光時に下地からの光の反射を防止するBARC(Bottom Anti-Reflection Coating)としても機能するものである。
【0026】
次いで、スピンコート法によりSOG(Spin On Glass)溶液を塗布する方法などにより、シリコン含有膜からなる中間層膜14を形成する。中間層膜14の膜厚は、例えば30〜500nmとすることができる。
続いて、スピンコート法によりArF(フッ化アルゴン)光源露光用のフォトレジストなどシリコンを含有しないフォトレジストを塗布することにより、レジスト層からなる上層膜15を形成し、多層膜20とする。上層膜15の膜厚は、例えば100〜120nmとすることができる。
【0027】
なお、多層膜20の膜構成は上記に限定されるものでは無く、膜の材料や膜厚、積層される層の数などは変更可能である。
【0028】
次に、多層膜20を構成するレジスト層からなる上層膜15を、所望の素子分離のパターンを備えたフォトマスクを用いて露光して現像し、パターニングする。このことにより、図2に示すように、上層膜15にフォトマスクに対応した所定のパターン形状が形成されて、下層膜13と中間層膜14とパターン形状の形成された上層膜15とからなる3層構造の多層レジスト21(多層マスク)が形成される。
【0029】
次に、パターニングされた上層膜15を有する多層レジスト21に不具合があるか否かを判定する。そして、多層レジスト21に不具合がない場合には、上層膜15をマスクとして、ドライエッチングにより中間層膜14をパターニングする工程を行い、多層レジスト21に不具合がある場合には、多層レジスト21を除去する工程を行う。
ここでは、多層レジスト21に不具合があり、図2に示す多層レジスト21のすべてを除去して、再度、多層レジスト21を形成し直すリワークを行う場合を例に挙げて説明する。
【0030】
まず、本実施形態における多層レジスト21を除去する工程を説明しやすくするために、本実施形態において多層レジスト21を除去する工程を開始する時点で、半導体基板10上に形成されている各層の形状についてより詳細に説明する。
図7(b)に示すように、ベベル部においては、シリコン酸化膜11、シリコン窒化膜12、下層膜13が、半導体基板10の端部まで形成されている。なお、図7(b)においては、半導体基板10の主表面側のみしか記載していないが、シリコン酸化膜11およびシリコン窒化膜12は半導体基板10の側面を経由して半導体基板1の反対側の面にまで形成されていてもよい。
【0031】
また、図7(b)に示すように、中間層膜14の端部には、スピンコート法による塗布時の遠心力によって、ウェハ中央部の3〜4倍の膜厚とされた厚膜部14aが形成されている。
また、図7(b)に示すように、半導体基板10のベベル部における下層膜13、中間層膜14、上層膜15の各層の端部の位置が、上層になるほど内側になるようにずらして配置されている。すなわち、下層膜13は、半導体基板10の端部まで形成されており、中間層膜14の端部は、下層膜13の端部よりも半導体基板1の中心寄りに位置するように形成されている。また、上層膜15の端部は、中間層膜14の端部よりもさらに半導体基板10の中心寄りに位置するように形成されている。
このように多層レジストを構成する下層膜13、中間層膜14、上層膜15の各膜の端部の位置を、上層になるほど内側になるようにずらして配置することによって、シリコン酸化膜11およびシリコン窒化膜12のベベル部での残留を抑制できるとともに、シリコン酸化膜11およびシリコン窒化膜12の剥がれを防止することができる。
【0032】
このような多層レジスト21を除去するには、まず、PGMEA(プロピレングリコールモノメチルエーテルアセテート)など、フォトレジストを剥離する際に通常用いられる溶剤を使用して、図7(a)に示すように、レジスト層からなる上層膜15を除去する。ここで、上層膜15を除去する際には、中間層膜14は除去されないので、図7(b)に示すように、ベベル部において中間層膜14の端部に形成されている厚膜部14aは除去されない。
【0033】
次に、多層レジスト21に不具合のない場合に行う中間層膜14をパターニングするためのドライエッチングよりも、下層膜13のエッチング速度と中間層膜14のエッチング速度との差が大きいドライエッチングにより中間層膜14を除去する。
本実施形態においては、図8(a)に示すように、SF6(六フッ化硫黄)ガスを用いるドライエッチングを行うことによって、シリコン含有膜からなる中間層膜14および下層膜13の一部を除去する。ここで用いるドライエッチングとしては、具体的には、ICP(Inductively Coupled Plasma)方式のRIE(Reactive Ion Etching)ドライエッチング装置を使用し、SF6ガス(流量90〜110sccm)と、O2(酸素)ガス(流量10〜20sccm)と、HBr(臭化水素)ガス(流量90〜110sccm)とを混合し、圧力4〜7mTorr、ソースパワー1000〜1100W、バイアスパワー50〜60Wの条件でドライエッチングを行う方法などを用いることが好ましい。
【0034】
ここでのドライエッチングにおいては、中間層膜14だけでなく、下層膜13の一部も除去される。しかし、SF6ガスを用いるドライエッチングでは、下層膜13と中間層膜14とのエッチング速度の差(選択比)が大きいため、中間層膜14が選択的に除去され、中間層膜14の除去量に対して、下層膜13の除去量は少ない量となる。このため、図8(b)に示すように、ベベル部における中間層膜14の厚膜部14aが完全に無くなるまでエッチングを行っても、厚膜部14aの下層に配置された領域以外の下層膜13も十分な厚みで残存させることが可能となる。
また、中間層膜14を除去するためのドライエッチングにおける中間層膜14のエッチング速度は、下層膜13のエッチング速度の1.6倍以上であることが好ましい。この場合、下層膜13と中間層膜14とのエッチング速度の差(選択比)が十分に大きいものとなるので、ここでのドライエッチングにおいて、中間層膜14をより選択的に除去することができる。
【0035】
次いで、酸素プラズマ等を用いたアッシング法により、下層膜13を除去し、シリコン窒化膜12の表面を露出させる。このことにより、多層レジスト21が完全に除去される。
その後、上述した方法と同様にして、図1に示すように、シリコン窒化膜12上に、下層膜13(第1膜)と中間層膜14(第2膜)と上層膜15(第3膜)とからなる3層構造の多層レジストとなる多層膜20を形成し、上層膜15を、所望の素子分離のパターンを備えたフォトマスクを用いて露光して現像する。このことにより、図2に示すように、上層膜15にフォトマスクに対応した所定のパターン形状が形成され、再度、下層膜13と中間層膜14とパターン形状の形成された上層膜15とからなる3層構造の多層レジスト21が形成される。
以上の工程により、多層レジスト21のリワークが終了する。
【0036】
その後、再度、パターニングされた上層膜15を有する多層レジスト21に不具合があるか否かを判定する。そして、多層レジスト21に不具合がない場合には、上層膜15をマスクとして、ドライエッチングにより中間層膜14をパターニングする工程を行い、多層レジスト21に不具合がある場合には、再度、上述したリワークを行ない、その後、多層レジスト21に不具合があるか否かを判定する。
ここでは、多層レジスト21に不具合がなく、上層膜15をマスクとして、ドライエッチングすることにより中間層膜14をパターニングする場合を例に挙げて説明する。
【0037】
本実施形態においては、多層レジスト21を構成する上層膜15のパターンをマスクとして、フロロカーボン系のガスを用いて異方性ドライエッチングを行い、図3に示すように、中間層膜14のパターニングを行う。ここで用いるドライエッチングとしては、具体的には、RIEドライエッチング装置を使用し、CF4ガス(流量240〜260sccm)と、CHF3ガス(流量30〜50sccm)とを混合し、圧力35〜45mTorr、RFパワー400〜450Wの条件でドライエッチングを行う方法などを用いることが好ましい。このような条件でドライエッチングを行った場合、フロロカーボン系のガスを使用することにより、上層膜15のパターン形状を保ったままで、異方的に中間層膜14の除去を行うことができる。その結果、シリコン含有膜からなる中間層膜14を除去することにより、上層膜15のパターンを精度よく中間層膜14に転写することができる。
【0038】
また、図3に示すように、中間層膜14のパターニングを行うためのドライエッチングにより、下層膜13の表面部分も少し除去される。なお、仮に中間層膜14のパターニングを行うためのドライエッチングにより、下層膜13のすべてが除去されたとしても、図3に示すように、被加工膜であるシリコン窒化膜12の除去すべき部分が露出されるだけなので、問題は無い。従って、ドライエッチングにおける中間層膜14のエッチング速度は、下層膜13のエッチング速度の1.6倍未満でよい。
【0039】
次に、上層膜15および中間層膜14をマスクとして、異方性ドライエッチングを行い、図4に示すように、下層膜13のパターニングを行う。この際、図4に示すように、中間層膜14のパターニングを行った後に残存していた上層膜15もエッチングされて除去されるが、上層膜15が除去されて露出した中間層14がマスクとして機能する。したがって、図2〜図4に示すように、所望の素子分離のパターンに対応するパターン形状であって、最初に上層膜15に形成されたパターン形状が下層膜13に転写される。
【0040】
次に、下層膜13と中間層膜14とをマスクとして、異方性ドライエッチングを行い、図5に示すように、シリコン酸化膜11およびシリコン窒化膜12のパターニングを行う。この際、下層膜13のパターニングを行った後に残存していた中間層膜14もエッチングされて除去されるが、中間層膜14が除去されて露出した下層膜13がマスクとして機能する。したがって、最初に上層膜15形成されたパターン形状がシリコン酸化膜11およびシリコン窒化膜12に転写される。また、この段階で、ベベル部における中間層膜14の厚膜部14aも完全に除去される。
【0041】
次に、シリコン酸化膜11およびシリコン窒化膜12のエッチング後に残存する下層膜13を、酸素プラズマを用いたアッシング法等によって除去する。このことにより、多層レジスト21は完全に除去される。
続いて、シリコン窒化膜12をマスクとして、シリコン酸化膜11およびシリコン窒化膜12が除去されて露出した半導体基板10を構成するシリコンを、異方性ドライエッチングし、図5に示すように、半導体基板10に溝パターン16を形成する。
次いで、溝パターン16内を充填するようにシリコン酸化膜17を堆積する。その後、表面の平坦化を行うとともに、シリコン窒化膜12およびシリコン酸化膜11の除去を行うことにより、図6に示すように、素子分離が完成する。
【0042】
本実施形態においては、シリコンを含有しない下層膜13上に形成されたシリコン含有膜からなる中間層膜14を有する多層レジスト21のリワークを行うために、多層レジスト21を除去する工程において、六フッ化硫黄ガスを用いるドライエッチングにより中間層膜14を除去しているので、シリコン含有膜からなる中間層膜14を選択的に除去することができ、下層膜13を十分に残存させつつ、中間層膜14を確実に除去でき、被加工膜であるシリコン窒化膜12にダメージを与えることなく、シリコン化合物を含む残渣の発生を抑制できる。したがって、本実施形態においては、多層レジスト21のリワークを行うことに起因する半導体装置の製造歩留まりの低下を抑制することができる。
【0043】
本実施形態においては、本発明の一例として素子分離を形成する工程を例に挙げて説明したが、本発明は、上記の例に限定されるものでなく、シリコンを含有しない第1膜上に形成されたシリコン含有膜からなる第2膜を有する多層マスクを除去する際に適用できる。
【0044】
「実験例」
試験体上に、スピンコート法により多層レジストの下層膜に用いられるシリコンを含有しない有機膜として、炭素を約85重量%含有するフェノール系樹脂からなるBARC膜を形成したものと、スピンコート法により多層レジストの中間層膜に用いられるシリコン含有膜としてSOG(Spin On Glass)膜を形成したものとを用意し、以下に示す条件1、条件2でそれぞれドライエッチングして、シリコンを含有しない有機膜(下層膜)およびシリコン含有膜(中間層膜)のエッチング速度を測定し、下層膜と中間層膜との膜の選択比(中間層膜/下層膜)を算出した。その結果を表1に示す。
【0045】
「条件1」
CF4:240sccm、CHF3:30sccm
圧力:40mTorr
高周波パワー:400W
「条件2」
SF6:90sccm、O2:10sccm、HBr:90sccm
圧力:4mTorr
ソースパワー:1000W、バイアスパワー:50W
【0046】
【表1】
【0047】
表1に示すように、六フッ化硫黄ガス(SF6)を用いる条件2でドライエッチングを行った場合、下層膜に対して1.68倍のエッチング速度で中間層膜を除去することができる。このため、例えば、ウェハ上に設けられた被加工膜上に、BARC膜からなる下層膜と、下層膜上に形成されたSOG膜からなる中間層膜とを有する多層レジストを形成した後、多層レジストを除去するに際し、条件2でのドライエッチングにより中間層膜を除去した場合、ウェハのベベル部に存在する中間層膜の厚膜部を完全に除去できるように十分に中間層膜のドライエッチングを行っても、条件1でのドライエッチングを行った場合に比べて、下層膜を十分に残存させることができる。したがって、多層レジストのリワーク工程において、被加工膜にダメージを与えることなく、多層レジストの除去を行うことができる。
【図面の簡単な説明】
【0048】
【図1】図1は、本発明の半導体装置の製造方法を説明するための断面模式図であり、STI法を用いた素子分離を形成する工程を示した工程図である。
【図2】図2は、素子分離を形成する工程を示した工程図である。
【図3】図3は、素子分離を形成する工程を示した工程図である。
【図4】図4は、素子分離を形成する工程を示した工程図である。
【図5】図5は、素子分離を形成する工程を示した工程図である。
【図6】図6は、素子分離を形成する工程を示した工程図である。
【図7】図7は、素子分離を形成する工程を示した工程図である。
【図8】図8は、素子分離を形成する工程を示した工程図である。
【図9】図9は、素子分離を形成する工程を示した工程図である。
【図10】図10は、半導体装置の製造工程の一部を示した断面模式図であり、シリコン含有膜を有する多層レジストのリワークを行うために多層レジストを除去する工程を説明するための工程図である。
【図11】図11は、シリコン含有膜を有する多層レジストのリワークを行うために多層レジストを除去する工程を説明するための工程図である。
【図12】図12は、シリコン含有膜を有する多層レジストのリワークを行うために多層レジストを除去する工程を説明するための工程図である。
【図13】図13は、シリコン含有膜を有する多層レジストのリワークを行うために多層レジストを除去する工程を説明するための工程図である。
【符号の説明】
【0049】
1、10…半導体基板、2…被加工膜、3、13…下層膜(第1膜)、4、14…中間層膜(第2膜)、4a、14a…厚膜部、4b…残渣、5、15…上層膜(第3膜)、11…シリコン酸化膜、12…シリコン窒化膜、20…多層膜、21…多層レジスト(多層マスク)。
【特許請求の範囲】
【請求項1】
少なくともシリコンを含有しない第1膜と、シリコン含有膜からなる第2膜と、レジスト層からなる第3膜とを順に形成することにより多層膜を形成する工程と、
前記第3膜をパターニングする工程と、
パターニングされた前記第3膜を有する前記多層膜に不具合があるか否かを判定する工程と、
前記多層膜に不具合がない場合には、前記第3膜をマスクとして、ドライエッチングにより前記第2膜をパターニングする工程を行い、
前記多層膜に不具合がある場合には、前記多層膜を除去する工程を行い、
前記多層膜を除去する工程は、前記多層膜に不具合のない場合におけるドライエッチングよりも、前記第1膜のエッチング速度と前記第2膜のエッチング速度との差が大きいドライエッチングにより前記第2膜を除去する工程を含むことを特徴とする多層マスクの除去方法。
【請求項2】
前記第2膜を除去するドライエッチングにおける前記第2膜のエッチング速度が、前記第1膜のエッチング速度の1.6倍以上であることを特徴とする請求項1に記載の多層マスクの除去方法。
【請求項3】
前記第2膜を、六フッ化硫黄ガスを用いるドライエッチングにより除去することを特徴とする請求項1または請求項2に記載の多層マスクの除去方法。
【請求項4】
前記第2膜をパターニングする工程は、フロロカーボン系ガスを用いるドライエッチングにより行うことを特徴とする請求項1〜請求項3のいずれかに記載の多層マスクの除去方法。
【請求項5】
前記第2膜が、スピンコート法によりSOG(Spin On Glass)溶液を塗布することにより形成されたものであることを特徴とする請求項1〜請求項4のいずれかに記載の多層マスクの除去方法。
【請求項6】
前記第2膜を除去する工程の後に、酸素プラズマを用いたアッシング法により前記第1膜を除去する工程を含むことを特徴とする請求項1〜請求項5のいずれかに記載の多層マスクの除去方法。
【請求項7】
半導体装置の構成部材となる被加工膜上に、少なくともシリコンを含有しない第1膜と、シリコン含有膜からなる第2膜と、レジスト層からなる第3膜とを順に形成することにより多層膜を形成する工程と、
前記第3膜をパターニングすることにより、前記第3膜に被加工膜をパターニングするためのパターン形状を形成する工程と、
パターニングされた前記第3膜を有する前記多層膜に不具合があるか否かを判定する工程と、
前記多層膜に不具合がない場合には、
前記第3膜をマスクとして、ドライエッチングにより前記第2膜をパターニングする工程と、
パターニングした前記第2膜をマスクとしてドライエッチングにより前記第1膜をパターニングする工程と、
前記第1膜をマスクとしてドライエッチングにより前記被加工膜をパターニングする工程とを行い、
前記多層膜に不具合がある場合には、
前記第1膜を除去する工程と、
前記第2膜をパターニングする工程で使用するガスとは異なるガスを含む雰囲気でドライエッチングを行い、前記第2膜を除去する工程と、
前記第3膜を除去する工程とを行うことを特徴とする半導体装置の製造方法。
【請求項8】
前記第2膜をパターニングする工程において、前記第2膜のドライエッチング速度が前記第1膜のドライエッチング速度の1.6倍未満であり、
前記第2膜を除去する工程において、前記第2膜のドライエッチング速度が前記第1膜のドライエッチング速度の1.6倍以上であることを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記第2膜をパターニングする工程において、フロロカーボン系のガスを用い、
前記第2膜を除去する工程において、六フッ化硫黄ガスを用いることを特徴とする請求項7または請求項8に記載の半導体装置の製造方法。
【請求項10】
前記フロロカーボン系のガスには、少なくともCF4またはCHF3のいずれか一方が含まれることを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項1】
少なくともシリコンを含有しない第1膜と、シリコン含有膜からなる第2膜と、レジスト層からなる第3膜とを順に形成することにより多層膜を形成する工程と、
前記第3膜をパターニングする工程と、
パターニングされた前記第3膜を有する前記多層膜に不具合があるか否かを判定する工程と、
前記多層膜に不具合がない場合には、前記第3膜をマスクとして、ドライエッチングにより前記第2膜をパターニングする工程を行い、
前記多層膜に不具合がある場合には、前記多層膜を除去する工程を行い、
前記多層膜を除去する工程は、前記多層膜に不具合のない場合におけるドライエッチングよりも、前記第1膜のエッチング速度と前記第2膜のエッチング速度との差が大きいドライエッチングにより前記第2膜を除去する工程を含むことを特徴とする多層マスクの除去方法。
【請求項2】
前記第2膜を除去するドライエッチングにおける前記第2膜のエッチング速度が、前記第1膜のエッチング速度の1.6倍以上であることを特徴とする請求項1に記載の多層マスクの除去方法。
【請求項3】
前記第2膜を、六フッ化硫黄ガスを用いるドライエッチングにより除去することを特徴とする請求項1または請求項2に記載の多層マスクの除去方法。
【請求項4】
前記第2膜をパターニングする工程は、フロロカーボン系ガスを用いるドライエッチングにより行うことを特徴とする請求項1〜請求項3のいずれかに記載の多層マスクの除去方法。
【請求項5】
前記第2膜が、スピンコート法によりSOG(Spin On Glass)溶液を塗布することにより形成されたものであることを特徴とする請求項1〜請求項4のいずれかに記載の多層マスクの除去方法。
【請求項6】
前記第2膜を除去する工程の後に、酸素プラズマを用いたアッシング法により前記第1膜を除去する工程を含むことを特徴とする請求項1〜請求項5のいずれかに記載の多層マスクの除去方法。
【請求項7】
半導体装置の構成部材となる被加工膜上に、少なくともシリコンを含有しない第1膜と、シリコン含有膜からなる第2膜と、レジスト層からなる第3膜とを順に形成することにより多層膜を形成する工程と、
前記第3膜をパターニングすることにより、前記第3膜に被加工膜をパターニングするためのパターン形状を形成する工程と、
パターニングされた前記第3膜を有する前記多層膜に不具合があるか否かを判定する工程と、
前記多層膜に不具合がない場合には、
前記第3膜をマスクとして、ドライエッチングにより前記第2膜をパターニングする工程と、
パターニングした前記第2膜をマスクとしてドライエッチングにより前記第1膜をパターニングする工程と、
前記第1膜をマスクとしてドライエッチングにより前記被加工膜をパターニングする工程とを行い、
前記多層膜に不具合がある場合には、
前記第1膜を除去する工程と、
前記第2膜をパターニングする工程で使用するガスとは異なるガスを含む雰囲気でドライエッチングを行い、前記第2膜を除去する工程と、
前記第3膜を除去する工程とを行うことを特徴とする半導体装置の製造方法。
【請求項8】
前記第2膜をパターニングする工程において、前記第2膜のドライエッチング速度が前記第1膜のドライエッチング速度の1.6倍未満であり、
前記第2膜を除去する工程において、前記第2膜のドライエッチング速度が前記第1膜のドライエッチング速度の1.6倍以上であることを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記第2膜をパターニングする工程において、フロロカーボン系のガスを用い、
前記第2膜を除去する工程において、六フッ化硫黄ガスを用いることを特徴とする請求項7または請求項8に記載の半導体装置の製造方法。
【請求項10】
前記フロロカーボン系のガスには、少なくともCF4またはCHF3のいずれか一方が含まれることを特徴とする請求項9に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2010−141199(P2010−141199A)
【公開日】平成22年6月24日(2010.6.24)
【国際特許分類】
【出願番号】特願2008−317202(P2008−317202)
【出願日】平成20年12月12日(2008.12.12)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成22年6月24日(2010.6.24)
【国際特許分類】
【出願日】平成20年12月12日(2008.12.12)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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