半導体装置およびその製造方法
【課題】ゲート電極の不純物分布のバラツキを抑え、STIエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法を提供する。
【解決手段】P型のシリコン基板10の一主面11に、トレンチ22と絶縁物24とを有する素子分離領域25と、素子分離領域25に囲まれた素子領域12であって、シリコン基板10の側面上部17が、トレンチ25に露出した素子領域12を形成し、ゲート絶縁膜40をシリコン基板10の上面14から側面上部17に延在して形成し、N+型ポリシリコン32とN+型ポリシリコン32の両側のP+型ポリシリコン34と、P+型ポリシリコン34の下側の側面上部17に沿って設けられたN+型ポリシリコン36とを有するゲート電極30を形成する。
【解決手段】P型のシリコン基板10の一主面11に、トレンチ22と絶縁物24とを有する素子分離領域25と、素子分離領域25に囲まれた素子領域12であって、シリコン基板10の側面上部17が、トレンチ25に露出した素子領域12を形成し、ゲート絶縁膜40をシリコン基板10の上面14から側面上部17に延在して形成し、N+型ポリシリコン32とN+型ポリシリコン32の両側のP+型ポリシリコン34と、P+型ポリシリコン34の下側の側面上部17に沿って設けられたN+型ポリシリコン36とを有するゲート電極30を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、半導体基板の一主面に設けられた溝(トレンチ)内に絶縁物を埋め込んだSTI(Shallow Trench Isolation)構造の素子分離を備える半導体装置およびその製造方法に関する。
【背景技術】
【0002】
一般に、メモリ素子等の半導体装置は面積を出来る限り小さくする必要があり、チャネル長(L)とチャネル幅(W)は、そのプロセスで加工できる最小あるいは同等の寸法に設定され、素子と素子の間に形成される素子分離の幅も狭く設定される。
【0003】
素子分離としては、幅を狭く出来るトレンチ素子分離技術が広く用いられ、トレンチ深さを浅くするSTI構造が広く用いられている。
【0004】
STI構造では、STIエッジ部分に電界が集中するので、その電界集中を緩和するために、ポリシリコンのゲート電極端部にカウンタードーピングして実質的に空乏状態にすることが開示されている(特許文献1参照)。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2000−101084号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1記載の方法では次のような問題点がある。
(1)ポリシリコンのゲート電極にカウンタードーピングして実質的に空乏状態とした後の、各種熱処理工程により、中央の高濃度領域から端部の空乏領域へ不純物が拡散するため、空乏領域に不純物分布のバラツキが生じ、特性バラツキを生みやすい。
(2)ポリシリコンのゲート電極にカウンタードーピングして実質的に空乏状態とする手法では、最大でもポリシリコン中の内蔵電位をN型ポリシリコン(通常プラスの電位)では0V以下に、P型ポリシリコン(通常マイナスの電位)では0V以上にできない、STIエッジ部分への電界集中が激しい場合に制御できない。
(3)ゲート電極端部を実質的に空乏状態にすることにより、実効チャネル幅(W)が狭くなり、駆動力が低下する可能性がある。
【0007】
本発明の主な目的は、ゲート電極の不純物分布のバラツキを抑え、STIエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0008】
本発明によれば、
一導電型の半導体基板の一主面に、前記一主面に形成された溝と前記溝内に設けられた絶縁物とを有する素子分離領域と、前記素子分離領域に囲まれた素子領域であって前記溝に前記素子領域の前記半導体基板の側面の上部を露出する前記素子領域とを形成する工程と、
前記素子領域の前記半導体基板の表面にゲート絶縁膜を形成する工程であって、第1の方向において、前記素子領域の前記半導体基板の上面から前記素子領域の前記半導体基板の両側の側面の上部に延在して設けられた前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在するゲート電極であって、前記第1の方向における両側上端部の前記一導電型の第1および第2の領域と、前記第1および第2の領域に挟まれた反対導電型の第3の領域と、前記第1および第2の領域の下側の前記側面に沿ってそれぞれ位置する前記反対導電型の第4および第5の領域とを有する前記ゲート電極を形成する工程と、
前記第1の方向と直交する第2の方向において前記ゲート電極の両側の前記素子領域に第1および第2の反対導電型の不純物領域を形成する工程と、を備える半導体装置の製造方法が提供される。
【0009】
好ましくは、前記ゲート電極を形成する工程は、
前記ゲート絶縁膜上に、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在する前記反対導電型の電極を形成する工程と、
その後、前記第1の方向における前記電極の両側上端部に前記一導電型の不純物を選択的に導入して、前記電極を、前記第1の方向における両側上端部の前記一導電型の前記第1および第2の領域と、前記第1および第2の領域に挟まれた前記反対導電型の前記第3の領域と、前記第1および第2の領域の下側の前記側面に沿ってそれぞれ位置する前記反対導電型の前記第4および第5の領域とを有する前記ゲート電極とする工程と、を備える。
【0010】
好ましくは、前記第1の方向における前記電極の両側上端部への前記一導電型の不純物の選択的導入は、前記第1の方向における前記電極上に、前記第1の方向における前記電極の前記両側上端部を露出する第1のマスクを形成し、前記第1のマスクを介して前記電極に前記一導電型の不純物をイオン注入することによって行う。
【0011】
また、好ましくは、前記第1のマスクを介して前記電極への前記一導電型の不純物のイオン注入は、前記一主面に垂直な方向から前記第1の方向に傾いた方向から行う。
【0012】
好ましくは、上記各半導体装置の製造方法は、前記ゲート絶縁膜上に、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在する前記反対導電型の電極を形成する工程と、その後、前記第1の方向における前記電極の両側上端部に前記一導電型の不純物を選択的に導入する工程との間に、
前記第1の方向における前記電極の前記両側上端部を前記電極を構成する材料から、前記電極よりもバンドギャップの大きい材料に変換する工程をさらに備える。
【0013】
好ましくは、前記ゲート絶縁膜上への、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在する前記反対導電型の電極の形成と、その後、前記第1の方向における前記電極の両側上端部への前記一導電型の不純物の選択的導入は、
第2のマスクを使用して、前記ゲート絶縁膜上に形成された前記反対導電型の電極をパターニングして、前記ゲート絶縁膜上に、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在する前記反対導電型の電極を形成し、その後、前記第2のマスクを介して前記一主面に垂直な方向から前記第1の方向に傾いた方向から前記一導電型の不純物を前記電極にイオン注入して行う。
【0014】
好ましくは、上記各半導体装置の製造方法は、前記第1乃至第5の領域に共通して接続される導電体を形成する工程をさらに備える
【0015】
また、本発明によれば、
一導電型の半導体基板と、
前記半導体基板の一主面に設けられた素子分離領域であって、前記半導体基板の前記一主面に形成された溝と、前記溝内に設けられた絶縁物とを有する前記素子分離領域と、
前記半導体基板の前記一主面に設けられた素子領域であって、前記素子分離領域に囲まれた前記素子領域と、
前記素子領域の前記半導体基板の表面に形成されたゲート絶縁膜であって、第1の方向において、前記素子領域の前記半導体基板の上面から前記素子領域の前記半導体基板の両側の側面の上部に延在して設けられた前記ゲート絶縁膜と、
前記ゲート絶縁膜上に、第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在して形成されたゲート電極であって、前記第1の方向における両側上端部に形成された前記一導電型の第1および第2の領域と、前記第1および第2の領域に挟まれた反対導電型の第3の領域と、前記第1および第2の領域の下側の前記側面に沿ってそれぞれ設けられた前記反対導電型の第3および第4の領域とを有する前記ゲート電極と、
前記第1の方向と直交する第2の方向において前記ゲート電極の両側の前記素子領域に形成された第1および第2の反対導電型の不純物領域と、を備える半導体装置が提供される。
【0016】
好ましくは、前記第3の領域を構成する材料よりも、前記第1および第2の領域を構成する材料のバンドギャップが大きい。
【0017】
また、好ましくは、上記各半導体装置は、前記第1乃至第5の領域に共通して接続される導電体をさらに備える。
【発明の効果】
【0018】
本発明によれば、ゲート電極の不純物分布のバラツキを抑え、STIエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【0019】
【図1】本発明の好ましい第1〜第3の実施の形態の半導体装置を説明するための概略平面図である。
【図2】図2のX2−X2線概略縦断面図である。
【図3】図2のX3−X3線概略縦断面図である。
【図4】N+型ポリシリコンゲート電極とN+型ポリシリコンゲート電極の仕事関数差を説明するための図である。
【図5】本発明の好ましい第1の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図6】本発明の好ましい第1の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図7】本発明の好ましい第1の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図8】本発明の好ましい第1の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図9】本発明の好ましい第2の実施の形態の半導体装置およびその製造方法を説明するための概略縦断面図である。
【図10】本発明の好ましい第2の実施の形態の半導体装置およびその製造方法を説明するための概略縦断面図である。
【図11】本発明の好ましい第3の実施の形態の半導体装置およびその製造方法を説明するための概略縦断面図である。
【図12】本発明の好ましい第3の実施の形態の半導体装置およびその製造方法を説明するための概略縦断面図である。
【発明を実施するための形態】
【0020】
以下、本発明の好ましい実施の形態について図面を参照しながら説明する。
【0021】
図1〜図3を参照すれば、本発明の好ましい第1の実施の形態の半導体装置100は、P型のシリコン基板10と、シリコン基板10の一主面11に設けられた素子分離領域25と素子分離領域25に囲まれた素子領域12とを有する。
【0022】
素子分離領域25は、シリコン基板10の一主面11に形成された溝(トレンチ)22と、トレンチ22内に設けられた絶縁物24とを有している。絶縁物24はSiO2からなっている。素子分離領域25の上部には絶縁物24は設けられておらず、素子領域12のシリコン基板10の側面上部17を露出している。
【0023】
このようなSTI構造の素子分離領域を形成する場合には、素子領域12のシリコン基板10表面のSiO2膜が完全に除去されるようにオーバーエッチングされるため、素子分離領域25の絶縁物24もシリコン基板10の上面14の位置よりも少し後退した位置までエッチングされるので、このように、素子領域12のシリコン基板10の側面上部17が、トレンチ25に露出した状態となる。
【0024】
SiO2からなるゲート絶縁膜40が素子領域12のシリコン基板10の表面に形成されている。ゲート絶縁膜40は方向111において、素子領域12のシリコン基板10の上面14からシリコン基板10の両側の側面上部17に延在して設けられている。
【0025】
ゲート絶縁膜40上に、方向111において素子領域12から素子領域12の両側の側面上部17に延在してゲート電極30が設けられている。ゲート電極30は、方向111におけるゲート電極30の両側上端部33に形成されたP+型ポリシリコン34と、両側のP+型ポリシリコン34に挟まれたN+型ポリシリコン32と、両側のP+型ポリシリコン34の下側の側面上部17に沿ってそれぞれ設けられたN+型ポリシリコン36とを有している。なお、N+型ポリシリコン32とN+型ポリシリコン36の好ましいドーピング量はたとえば、1×1015cm−2以上であり、P+型ポリシリコン34の好ましいドーピング量はN+型ポリシリコン32、36のドーズ量以上で、たとえば、2×1015cm−2以上である。
【0026】
方向111と直交する方向112においてゲート電極30の両側にはサイドウォール42が設けられている。方向112においてゲート電極30の両側の素子領域12には、サイドウォール42の下側の浅くてN型で不純物濃度が小さいソース64とドレイン54と、その外側のソース64、ドレイン54よりも深くてN型で不純物濃度が大きいソース62とドレイン52とが設けられている。ソース62上にはソース電極60が設けられ、ドレイン52上にはドレイン電極50が設けられている。
【0027】
このようにして構成されるMOSトランジスタの素子動作は、ドレイン52とソース62間にバイアスを印加した状態で、ゲート電極30にバイアスを印可すると、ゲート電極30下のSi/SiO2界面に反転層20が形成される。この反転層20は、素子領域12のシリコン基板10の上面14だけでなく、側面上部17にも生じる。
【0028】
本実施の形態では、STIエッジ部分への電界集中を緩和するために、ゲート電極30の両側上端部にP+型ポリシリコン34を設けている。図4を参照すれば、例えば、ゲート電極にポリシリコンを用いる場合、N+電極37とシリコン半導体の仕事関数差(ΔWf)は0.42V程度になる。逆に、P+電極38に対するΔWfは−0.42V程度になる。ここで、ΔWfの意味は、ゲート電極にバイアスを印加しなくてもゲート電極に掛かる電位を表す。STIエッジで電界が集中する要因は、シリコン基板10の上面14に沿って形成されたポリシリコン電極と、側面上部17方向のポリシリコン電極の電気力線が角部16に集まり、電界が集中するためである。そこで、ゲート電極30の角部を含む両側上端部のポリシリコン電極をシリコン基板10と同じ導電型とし、キャリアの反転を抑制することにより、電界を緩和している。このように、本実施の形態では、NチャンネルMOSトランジスタのゲート電極30の両側上端部にP+型ポリシリコン34を設けているので、ポリシリコンのゲート電極にカウンタードーピングして実質的に空乏状態とする手法では、最大でもポリシリコン中の内蔵電位を0V以下にできなかったのを、−0.42V程度にまですることができ、STIエッジ部分への電界集中をより効果的に制御できる。なお、電界の緩和の程度は、P+型ポリシリコン34を形成する際のドーズ量で制御できる。
【0029】
また、N+型ポリシリコン32の両側に設けられているのは、N-型ポリシリコンではなく、反対導電型のP型ポリシリコンなので、ゲート電極30を形成した後の各種熱処理工程により不純物の拡散が生じても、P型ポリシリコン中の不純物分布にバラツキが生じにくく、ゲート電極の不純物分布のバラツキを抑えることができ、特性バラツキを抑制することができる。
【0030】
さらに、P+型ポリシリコン34の下側の側面上部17に沿ってN+型ポリシリコン36をそれぞれ設けているので、N+型ポリシリコン36と対向するシリコン基板10の側面上部17にもチャンネルが形成される。従って、実効チャネル幅(W)が狭くなることが抑制でき、駆動力が低下することを抑制できる。
【0031】
また、STIエッジ部分への電界集中を効果的に緩和できるので、本実施の形態の構造を不揮発性メモリ素子として用いる場合、シリコンの上層膜(たとえば窒化膜)に電荷を書き込む際、STIエッジへの電界集中により、STIエッジ部分の上層膜に多く電荷が書き込まれ、電流が流れにくくなるということも抑制できる。
【0032】
なお、N+型ポリシリコン32とP+型ポリシリコン34とN+型ポリシリコン36とに共通して接続される電極(図示せず)が設けられている。このようにコンタクトをとるので、N+型ポリシリコン32とP+型ポリシリコン34とN+型ポリシリコン36との間に空乏層はほとんどできず、反転層20やSTIエッジ部の電界集中の緩和効果には殆ど影響を及ぼさない。
【0033】
次に、図5乃至図8を参照して、本発明の好ましい第1の実施の形態の半導体装置の製造方法を説明する。
【0034】
図5を参照すれば、P型のシリコン基板10の一主面11にSiO2(図示せず)を形成し、その上に窒化シリコン膜(図示せず)を選択的に形成し、窒化シリコン膜(図示せず)をマスクにして、溝(トレンチ)22を形成し、その後、トレンチ22内にSiO2からなる絶縁物24を形成する。その後、窒化シリコン膜(図示せず)を除去し、SiO2(図示せず)を除去する。このようにして、P型のシリコン基板10の一主面11に、P型のシリコン基板10の一主面11に形成されたトレンチ22とトレンチ22内に設けられたSiO2からなる絶縁物24を有する素子分離領域25と、素子分離領域25に囲まれた素子領域12を形成する。
【0035】
この際、素子領域12のシリコン基板10表面のSiO2(図示せず)を完全に除去するようにオーバーエッチングするため、素子分離領域25の絶縁物24もシリコン基板10の上面14の位置よりも少し後退した位置までエッチングされる。従って、図5に示すように、素子領域12のシリコン基板10の側面上部17が、トレンチ25に露出した状態となる。
【0036】
次に、図6に示すように、素子領域12のシリコン基板10の表面にSiO2からなるゲート絶縁膜40を熱酸化により形成する。ゲート絶縁膜40は方向111において、素子領域12のシリコン基板10の上面14からシリコン基板10の両側の側面上部17に延在して設けられる。
【0037】
その後、ノンドープのポリシリコンからなるゲート電極30を全面に設け、P、As等のN型不純物のイオン注入72を行って、N+ポリシリコンからなるゲート電極30とする。
【0038】
その後、図7に示すように、ホトレジスト82を選択的に形成し、ホトレジスト82をマスクにして、ゲート電極30を選択的に除去して、ゲート絶縁膜40上に、方向111において素子領域12から素子領域12の両側の側面上部17に延在し、N+ポリシリコンからなるゲート電極30を形成する。
【0039】
その後、図8に示すように、方向111におけるゲート電極30の両側の上端部33を露出するホトレジスト84を選択的に形成し、ホトレジスト84をマスクにして、B等のP型不純物のイオン注入74を行って、ゲート電極30の両側の上端部33をP+ポリシリコンとすることにより、方向111におけるゲート電極30の両側上端部33に形成されたP+型ポリシリコン34と、両側のP+型ポリシリコン34に挟まれたN+型ポリシリコン32と、両側のP+型ポリシリコン34の下側の側面上部17に沿ってそれぞれ設けられたN+型ポリシリコン36とを有するゲート電極30を形成する。
【0040】
なお、本実施の形態では、イオン注入74は、半導体基板10の一主面11に垂直な方向から行う。駆動力が低下せず、電界集中しないように、イオン注入のエネルギー、ドーズ量を最適化して、イオン注入を行う。
【0041】
また、全体に均一にイオン注入してN+ポリシリコンからなるゲート電極30を形成し、その後、P型不純物のイオン注入74を行って、ゲート電極30の両側上端部33にP+型ポリシリコン34を形成しているので、N+型ポリシリコン32とP+型ポリシリコン34とをマスクを分けてイオン注入するよりも、マスクずれの影響が小さく、バラツキが小さくなる。
【0042】
その後、図3に示すように、ゲート電極30をマスクにしてN型不純物をイオン注入して、方向112におけるゲート電極30の両側の素子領域12に、浅くてN型で不純物濃度が小さいソース64とドレイン54を形成する。
【0043】
その後、ゲート電極30の両側にサイドウォール42を形成し、ゲート電極30およびサイドウォール42をマスクにしてN型不純物をイオン注入して、方向112におけるゲート電極30の両側の素子領域12に、ソース64、ドレイン54よりも深くてN型で不純物濃度が大きいソース62とドレイン52を形成する。その後、ソース62上にソース電極60を形成し、ドレイン52上にドレイン電極50を形成する。
【0044】
なお、N+型ポリシリコン32とP+型ポリシリコン34とN+型ポリシリコン36とに共通して接続される電極(図示せず)を適宜のタイミングで形成する。
【0045】
その後、層間絶縁膜(図示せず)や、ビアホール(図示せず)、上層配線(図示せず)等を適宜形成する
【0046】
次に、図9、10を参照して、本発明の好ましい第2の実施の形態を説明する。上記第1の実施の形態では、P型不純物のイオン注入74を、半導体基板10の一主面11に垂直な方向から行って、ゲート電極30の両側上端部33にP+型ポリシリコン34を形成したが、本発明の好ましい第2の実施の形態では、P型不純物のイオン注入74を、半導体基板10の一主面11に垂直な方向から方向111に角度θ傾いた方向から行って、ゲート電極30の両側上端部33にP+型ポリシリコン34を形成する点が第1の実施の形態と異なるが、他の点は同じである。なお、イオン注入74はシリコン基板10を回転させながら行う。駆動力が低下せず、電界集中しないように、イオン注入のエネルギー、ドーズ量、注入角度を最適化して、イオン注入を行う。斜めにイオン注入を行うことにより、内側までP+型ポリシリコン34を形成でき、電界のより一層の緩和効果が得られる。
【0047】
また、図10に示すように、ゲート絶縁膜40上に方向111において、素子領域12から素子領域12の両側の側面上部17に延在するN+ポリシリコンからなるゲート電極30を形成する際に使用するホトレジスト82をそのまま用いて、P型不純物のイオン注入74を、半導体基板10の一主面11に垂直な方向から方向111に角度θ傾いた方向から行って、ゲート電極30の両側上端部33にP+型ポリシリコン34を形成することもでき、このようにすれば、マスクを増やさずに、セルフアラインでゲート電極30を形成できる。
【0048】
次に、図11、12を参照して、本発明の好ましい第3の実施の形態を説明する。上記第1の実施の形態の半導体装置100のゲート電極30を、N+型ポリシリコン32と、その両側のP+型ポリシリコン34と、P+型ポリシリコン34の下側のN+型ポリシリコン36とにより構成したが、本実施の形態では、ゲート電極30を、N+型ポリシリコン32と、その両側のP+型SiC35と、P+型SiC35の下側のN+型ポリシリコン36とにより構成する点が異なるが他の点は同様である。
【0049】
シリコンのバンドギャップ幅は、1.12eVであり、SiCのバンドギャップ幅は、4H−SiCで3.26eV、3C−SiCで2.23eVである。従って、SiC35を用いることにより、シリコンよりも大きなバンドギャップを利用できる。バンドギャップ幅は広いと、ゲートの内蔵電位をバンドギャップ幅の範囲で制御できるので、STIエッジの電界集中をより幅広く制御できる。バンドギャップ幅が広いものであれば、SiC35に代えて、例えば、SiGe等も使用できる。
【0050】
なお、SiC35は、図11に示すように、ゲート電極30の両側の上端部33を露出する窒化シリコン膜88を選択的に形成し、ゲート電極30の両側の下端部37を覆う窒化シリコン膜89を形成し、加熱した状態で、モノメチルシランを流してポリシリコンをSiC35に変換することによって形成する。
【0051】
その後、図12に示すように、窒化シリコン膜88をマスクにしてP型不純物のイオン注入74を行って、ゲート電極30の両側の上端部33にP+のSiC35を形成する。イオン注入時には、エネルギー、ドーズ量、注入角度の制御により、STIエッジの電界集中を最適化する。その後、窒化シリコン膜88、89を除去する。
【0052】
なお、上述した各実施の形態では、N型MOSトランジスタに適用した例を説明したが、N型、P型を入れ替えることにより、逆の導電型のトランジスタにも適用可能である。
【0053】
上記各実施の形態の半導体装置100は、バルクあるいはSOI(Silicon in Insulator)基板を用いるLSIにおいて、メモリ素子(たとえばP3ROM(特開2005−64295号公報参照))や微細LOGIC素子のトレンチ素子分離エッジの電界集中が問題となるLSI素子構造全般に適用可能である。
【0054】
以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。
【符号の説明】
【0055】
10 シリコン基板
11 一主面
12 素子領域
14 上面
16 角部
17 側壁上部
20 反転層
22 溝(トレンチ)
24 絶縁物
25 素子分離領域
30 ゲート電極
32 N+ポリシリコン
33 上端部
34 P+ポリシリコン
36 N+ポリシリコン
40 ゲート絶縁膜
42 サイドウォール
50 ドレイン電極
52 ドレイン
54 ドレイン
60 ソース電極
62 ソース
64 ソース
72、74、76、77、78 イオン注入
82、84、86 ホトレジスト
88、89 窒化シリコン膜
100 半導体装置
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、半導体基板の一主面に設けられた溝(トレンチ)内に絶縁物を埋め込んだSTI(Shallow Trench Isolation)構造の素子分離を備える半導体装置およびその製造方法に関する。
【背景技術】
【0002】
一般に、メモリ素子等の半導体装置は面積を出来る限り小さくする必要があり、チャネル長(L)とチャネル幅(W)は、そのプロセスで加工できる最小あるいは同等の寸法に設定され、素子と素子の間に形成される素子分離の幅も狭く設定される。
【0003】
素子分離としては、幅を狭く出来るトレンチ素子分離技術が広く用いられ、トレンチ深さを浅くするSTI構造が広く用いられている。
【0004】
STI構造では、STIエッジ部分に電界が集中するので、その電界集中を緩和するために、ポリシリコンのゲート電極端部にカウンタードーピングして実質的に空乏状態にすることが開示されている(特許文献1参照)。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2000−101084号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1記載の方法では次のような問題点がある。
(1)ポリシリコンのゲート電極にカウンタードーピングして実質的に空乏状態とした後の、各種熱処理工程により、中央の高濃度領域から端部の空乏領域へ不純物が拡散するため、空乏領域に不純物分布のバラツキが生じ、特性バラツキを生みやすい。
(2)ポリシリコンのゲート電極にカウンタードーピングして実質的に空乏状態とする手法では、最大でもポリシリコン中の内蔵電位をN型ポリシリコン(通常プラスの電位)では0V以下に、P型ポリシリコン(通常マイナスの電位)では0V以上にできない、STIエッジ部分への電界集中が激しい場合に制御できない。
(3)ゲート電極端部を実質的に空乏状態にすることにより、実効チャネル幅(W)が狭くなり、駆動力が低下する可能性がある。
【0007】
本発明の主な目的は、ゲート電極の不純物分布のバラツキを抑え、STIエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0008】
本発明によれば、
一導電型の半導体基板の一主面に、前記一主面に形成された溝と前記溝内に設けられた絶縁物とを有する素子分離領域と、前記素子分離領域に囲まれた素子領域であって前記溝に前記素子領域の前記半導体基板の側面の上部を露出する前記素子領域とを形成する工程と、
前記素子領域の前記半導体基板の表面にゲート絶縁膜を形成する工程であって、第1の方向において、前記素子領域の前記半導体基板の上面から前記素子領域の前記半導体基板の両側の側面の上部に延在して設けられた前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在するゲート電極であって、前記第1の方向における両側上端部の前記一導電型の第1および第2の領域と、前記第1および第2の領域に挟まれた反対導電型の第3の領域と、前記第1および第2の領域の下側の前記側面に沿ってそれぞれ位置する前記反対導電型の第4および第5の領域とを有する前記ゲート電極を形成する工程と、
前記第1の方向と直交する第2の方向において前記ゲート電極の両側の前記素子領域に第1および第2の反対導電型の不純物領域を形成する工程と、を備える半導体装置の製造方法が提供される。
【0009】
好ましくは、前記ゲート電極を形成する工程は、
前記ゲート絶縁膜上に、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在する前記反対導電型の電極を形成する工程と、
その後、前記第1の方向における前記電極の両側上端部に前記一導電型の不純物を選択的に導入して、前記電極を、前記第1の方向における両側上端部の前記一導電型の前記第1および第2の領域と、前記第1および第2の領域に挟まれた前記反対導電型の前記第3の領域と、前記第1および第2の領域の下側の前記側面に沿ってそれぞれ位置する前記反対導電型の前記第4および第5の領域とを有する前記ゲート電極とする工程と、を備える。
【0010】
好ましくは、前記第1の方向における前記電極の両側上端部への前記一導電型の不純物の選択的導入は、前記第1の方向における前記電極上に、前記第1の方向における前記電極の前記両側上端部を露出する第1のマスクを形成し、前記第1のマスクを介して前記電極に前記一導電型の不純物をイオン注入することによって行う。
【0011】
また、好ましくは、前記第1のマスクを介して前記電極への前記一導電型の不純物のイオン注入は、前記一主面に垂直な方向から前記第1の方向に傾いた方向から行う。
【0012】
好ましくは、上記各半導体装置の製造方法は、前記ゲート絶縁膜上に、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在する前記反対導電型の電極を形成する工程と、その後、前記第1の方向における前記電極の両側上端部に前記一導電型の不純物を選択的に導入する工程との間に、
前記第1の方向における前記電極の前記両側上端部を前記電極を構成する材料から、前記電極よりもバンドギャップの大きい材料に変換する工程をさらに備える。
【0013】
好ましくは、前記ゲート絶縁膜上への、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在する前記反対導電型の電極の形成と、その後、前記第1の方向における前記電極の両側上端部への前記一導電型の不純物の選択的導入は、
第2のマスクを使用して、前記ゲート絶縁膜上に形成された前記反対導電型の電極をパターニングして、前記ゲート絶縁膜上に、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在する前記反対導電型の電極を形成し、その後、前記第2のマスクを介して前記一主面に垂直な方向から前記第1の方向に傾いた方向から前記一導電型の不純物を前記電極にイオン注入して行う。
【0014】
好ましくは、上記各半導体装置の製造方法は、前記第1乃至第5の領域に共通して接続される導電体を形成する工程をさらに備える
【0015】
また、本発明によれば、
一導電型の半導体基板と、
前記半導体基板の一主面に設けられた素子分離領域であって、前記半導体基板の前記一主面に形成された溝と、前記溝内に設けられた絶縁物とを有する前記素子分離領域と、
前記半導体基板の前記一主面に設けられた素子領域であって、前記素子分離領域に囲まれた前記素子領域と、
前記素子領域の前記半導体基板の表面に形成されたゲート絶縁膜であって、第1の方向において、前記素子領域の前記半導体基板の上面から前記素子領域の前記半導体基板の両側の側面の上部に延在して設けられた前記ゲート絶縁膜と、
前記ゲート絶縁膜上に、第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在して形成されたゲート電極であって、前記第1の方向における両側上端部に形成された前記一導電型の第1および第2の領域と、前記第1および第2の領域に挟まれた反対導電型の第3の領域と、前記第1および第2の領域の下側の前記側面に沿ってそれぞれ設けられた前記反対導電型の第3および第4の領域とを有する前記ゲート電極と、
前記第1の方向と直交する第2の方向において前記ゲート電極の両側の前記素子領域に形成された第1および第2の反対導電型の不純物領域と、を備える半導体装置が提供される。
【0016】
好ましくは、前記第3の領域を構成する材料よりも、前記第1および第2の領域を構成する材料のバンドギャップが大きい。
【0017】
また、好ましくは、上記各半導体装置は、前記第1乃至第5の領域に共通して接続される導電体をさらに備える。
【発明の効果】
【0018】
本発明によれば、ゲート電極の不純物分布のバラツキを抑え、STIエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【0019】
【図1】本発明の好ましい第1〜第3の実施の形態の半導体装置を説明するための概略平面図である。
【図2】図2のX2−X2線概略縦断面図である。
【図3】図2のX3−X3線概略縦断面図である。
【図4】N+型ポリシリコンゲート電極とN+型ポリシリコンゲート電極の仕事関数差を説明するための図である。
【図5】本発明の好ましい第1の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図6】本発明の好ましい第1の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図7】本発明の好ましい第1の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図8】本発明の好ましい第1の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図9】本発明の好ましい第2の実施の形態の半導体装置およびその製造方法を説明するための概略縦断面図である。
【図10】本発明の好ましい第2の実施の形態の半導体装置およびその製造方法を説明するための概略縦断面図である。
【図11】本発明の好ましい第3の実施の形態の半導体装置およびその製造方法を説明するための概略縦断面図である。
【図12】本発明の好ましい第3の実施の形態の半導体装置およびその製造方法を説明するための概略縦断面図である。
【発明を実施するための形態】
【0020】
以下、本発明の好ましい実施の形態について図面を参照しながら説明する。
【0021】
図1〜図3を参照すれば、本発明の好ましい第1の実施の形態の半導体装置100は、P型のシリコン基板10と、シリコン基板10の一主面11に設けられた素子分離領域25と素子分離領域25に囲まれた素子領域12とを有する。
【0022】
素子分離領域25は、シリコン基板10の一主面11に形成された溝(トレンチ)22と、トレンチ22内に設けられた絶縁物24とを有している。絶縁物24はSiO2からなっている。素子分離領域25の上部には絶縁物24は設けられておらず、素子領域12のシリコン基板10の側面上部17を露出している。
【0023】
このようなSTI構造の素子分離領域を形成する場合には、素子領域12のシリコン基板10表面のSiO2膜が完全に除去されるようにオーバーエッチングされるため、素子分離領域25の絶縁物24もシリコン基板10の上面14の位置よりも少し後退した位置までエッチングされるので、このように、素子領域12のシリコン基板10の側面上部17が、トレンチ25に露出した状態となる。
【0024】
SiO2からなるゲート絶縁膜40が素子領域12のシリコン基板10の表面に形成されている。ゲート絶縁膜40は方向111において、素子領域12のシリコン基板10の上面14からシリコン基板10の両側の側面上部17に延在して設けられている。
【0025】
ゲート絶縁膜40上に、方向111において素子領域12から素子領域12の両側の側面上部17に延在してゲート電極30が設けられている。ゲート電極30は、方向111におけるゲート電極30の両側上端部33に形成されたP+型ポリシリコン34と、両側のP+型ポリシリコン34に挟まれたN+型ポリシリコン32と、両側のP+型ポリシリコン34の下側の側面上部17に沿ってそれぞれ設けられたN+型ポリシリコン36とを有している。なお、N+型ポリシリコン32とN+型ポリシリコン36の好ましいドーピング量はたとえば、1×1015cm−2以上であり、P+型ポリシリコン34の好ましいドーピング量はN+型ポリシリコン32、36のドーズ量以上で、たとえば、2×1015cm−2以上である。
【0026】
方向111と直交する方向112においてゲート電極30の両側にはサイドウォール42が設けられている。方向112においてゲート電極30の両側の素子領域12には、サイドウォール42の下側の浅くてN型で不純物濃度が小さいソース64とドレイン54と、その外側のソース64、ドレイン54よりも深くてN型で不純物濃度が大きいソース62とドレイン52とが設けられている。ソース62上にはソース電極60が設けられ、ドレイン52上にはドレイン電極50が設けられている。
【0027】
このようにして構成されるMOSトランジスタの素子動作は、ドレイン52とソース62間にバイアスを印加した状態で、ゲート電極30にバイアスを印可すると、ゲート電極30下のSi/SiO2界面に反転層20が形成される。この反転層20は、素子領域12のシリコン基板10の上面14だけでなく、側面上部17にも生じる。
【0028】
本実施の形態では、STIエッジ部分への電界集中を緩和するために、ゲート電極30の両側上端部にP+型ポリシリコン34を設けている。図4を参照すれば、例えば、ゲート電極にポリシリコンを用いる場合、N+電極37とシリコン半導体の仕事関数差(ΔWf)は0.42V程度になる。逆に、P+電極38に対するΔWfは−0.42V程度になる。ここで、ΔWfの意味は、ゲート電極にバイアスを印加しなくてもゲート電極に掛かる電位を表す。STIエッジで電界が集中する要因は、シリコン基板10の上面14に沿って形成されたポリシリコン電極と、側面上部17方向のポリシリコン電極の電気力線が角部16に集まり、電界が集中するためである。そこで、ゲート電極30の角部を含む両側上端部のポリシリコン電極をシリコン基板10と同じ導電型とし、キャリアの反転を抑制することにより、電界を緩和している。このように、本実施の形態では、NチャンネルMOSトランジスタのゲート電極30の両側上端部にP+型ポリシリコン34を設けているので、ポリシリコンのゲート電極にカウンタードーピングして実質的に空乏状態とする手法では、最大でもポリシリコン中の内蔵電位を0V以下にできなかったのを、−0.42V程度にまですることができ、STIエッジ部分への電界集中をより効果的に制御できる。なお、電界の緩和の程度は、P+型ポリシリコン34を形成する際のドーズ量で制御できる。
【0029】
また、N+型ポリシリコン32の両側に設けられているのは、N-型ポリシリコンではなく、反対導電型のP型ポリシリコンなので、ゲート電極30を形成した後の各種熱処理工程により不純物の拡散が生じても、P型ポリシリコン中の不純物分布にバラツキが生じにくく、ゲート電極の不純物分布のバラツキを抑えることができ、特性バラツキを抑制することができる。
【0030】
さらに、P+型ポリシリコン34の下側の側面上部17に沿ってN+型ポリシリコン36をそれぞれ設けているので、N+型ポリシリコン36と対向するシリコン基板10の側面上部17にもチャンネルが形成される。従って、実効チャネル幅(W)が狭くなることが抑制でき、駆動力が低下することを抑制できる。
【0031】
また、STIエッジ部分への電界集中を効果的に緩和できるので、本実施の形態の構造を不揮発性メモリ素子として用いる場合、シリコンの上層膜(たとえば窒化膜)に電荷を書き込む際、STIエッジへの電界集中により、STIエッジ部分の上層膜に多く電荷が書き込まれ、電流が流れにくくなるということも抑制できる。
【0032】
なお、N+型ポリシリコン32とP+型ポリシリコン34とN+型ポリシリコン36とに共通して接続される電極(図示せず)が設けられている。このようにコンタクトをとるので、N+型ポリシリコン32とP+型ポリシリコン34とN+型ポリシリコン36との間に空乏層はほとんどできず、反転層20やSTIエッジ部の電界集中の緩和効果には殆ど影響を及ぼさない。
【0033】
次に、図5乃至図8を参照して、本発明の好ましい第1の実施の形態の半導体装置の製造方法を説明する。
【0034】
図5を参照すれば、P型のシリコン基板10の一主面11にSiO2(図示せず)を形成し、その上に窒化シリコン膜(図示せず)を選択的に形成し、窒化シリコン膜(図示せず)をマスクにして、溝(トレンチ)22を形成し、その後、トレンチ22内にSiO2からなる絶縁物24を形成する。その後、窒化シリコン膜(図示せず)を除去し、SiO2(図示せず)を除去する。このようにして、P型のシリコン基板10の一主面11に、P型のシリコン基板10の一主面11に形成されたトレンチ22とトレンチ22内に設けられたSiO2からなる絶縁物24を有する素子分離領域25と、素子分離領域25に囲まれた素子領域12を形成する。
【0035】
この際、素子領域12のシリコン基板10表面のSiO2(図示せず)を完全に除去するようにオーバーエッチングするため、素子分離領域25の絶縁物24もシリコン基板10の上面14の位置よりも少し後退した位置までエッチングされる。従って、図5に示すように、素子領域12のシリコン基板10の側面上部17が、トレンチ25に露出した状態となる。
【0036】
次に、図6に示すように、素子領域12のシリコン基板10の表面にSiO2からなるゲート絶縁膜40を熱酸化により形成する。ゲート絶縁膜40は方向111において、素子領域12のシリコン基板10の上面14からシリコン基板10の両側の側面上部17に延在して設けられる。
【0037】
その後、ノンドープのポリシリコンからなるゲート電極30を全面に設け、P、As等のN型不純物のイオン注入72を行って、N+ポリシリコンからなるゲート電極30とする。
【0038】
その後、図7に示すように、ホトレジスト82を選択的に形成し、ホトレジスト82をマスクにして、ゲート電極30を選択的に除去して、ゲート絶縁膜40上に、方向111において素子領域12から素子領域12の両側の側面上部17に延在し、N+ポリシリコンからなるゲート電極30を形成する。
【0039】
その後、図8に示すように、方向111におけるゲート電極30の両側の上端部33を露出するホトレジスト84を選択的に形成し、ホトレジスト84をマスクにして、B等のP型不純物のイオン注入74を行って、ゲート電極30の両側の上端部33をP+ポリシリコンとすることにより、方向111におけるゲート電極30の両側上端部33に形成されたP+型ポリシリコン34と、両側のP+型ポリシリコン34に挟まれたN+型ポリシリコン32と、両側のP+型ポリシリコン34の下側の側面上部17に沿ってそれぞれ設けられたN+型ポリシリコン36とを有するゲート電極30を形成する。
【0040】
なお、本実施の形態では、イオン注入74は、半導体基板10の一主面11に垂直な方向から行う。駆動力が低下せず、電界集中しないように、イオン注入のエネルギー、ドーズ量を最適化して、イオン注入を行う。
【0041】
また、全体に均一にイオン注入してN+ポリシリコンからなるゲート電極30を形成し、その後、P型不純物のイオン注入74を行って、ゲート電極30の両側上端部33にP+型ポリシリコン34を形成しているので、N+型ポリシリコン32とP+型ポリシリコン34とをマスクを分けてイオン注入するよりも、マスクずれの影響が小さく、バラツキが小さくなる。
【0042】
その後、図3に示すように、ゲート電極30をマスクにしてN型不純物をイオン注入して、方向112におけるゲート電極30の両側の素子領域12に、浅くてN型で不純物濃度が小さいソース64とドレイン54を形成する。
【0043】
その後、ゲート電極30の両側にサイドウォール42を形成し、ゲート電極30およびサイドウォール42をマスクにしてN型不純物をイオン注入して、方向112におけるゲート電極30の両側の素子領域12に、ソース64、ドレイン54よりも深くてN型で不純物濃度が大きいソース62とドレイン52を形成する。その後、ソース62上にソース電極60を形成し、ドレイン52上にドレイン電極50を形成する。
【0044】
なお、N+型ポリシリコン32とP+型ポリシリコン34とN+型ポリシリコン36とに共通して接続される電極(図示せず)を適宜のタイミングで形成する。
【0045】
その後、層間絶縁膜(図示せず)や、ビアホール(図示せず)、上層配線(図示せず)等を適宜形成する
【0046】
次に、図9、10を参照して、本発明の好ましい第2の実施の形態を説明する。上記第1の実施の形態では、P型不純物のイオン注入74を、半導体基板10の一主面11に垂直な方向から行って、ゲート電極30の両側上端部33にP+型ポリシリコン34を形成したが、本発明の好ましい第2の実施の形態では、P型不純物のイオン注入74を、半導体基板10の一主面11に垂直な方向から方向111に角度θ傾いた方向から行って、ゲート電極30の両側上端部33にP+型ポリシリコン34を形成する点が第1の実施の形態と異なるが、他の点は同じである。なお、イオン注入74はシリコン基板10を回転させながら行う。駆動力が低下せず、電界集中しないように、イオン注入のエネルギー、ドーズ量、注入角度を最適化して、イオン注入を行う。斜めにイオン注入を行うことにより、内側までP+型ポリシリコン34を形成でき、電界のより一層の緩和効果が得られる。
【0047】
また、図10に示すように、ゲート絶縁膜40上に方向111において、素子領域12から素子領域12の両側の側面上部17に延在するN+ポリシリコンからなるゲート電極30を形成する際に使用するホトレジスト82をそのまま用いて、P型不純物のイオン注入74を、半導体基板10の一主面11に垂直な方向から方向111に角度θ傾いた方向から行って、ゲート電極30の両側上端部33にP+型ポリシリコン34を形成することもでき、このようにすれば、マスクを増やさずに、セルフアラインでゲート電極30を形成できる。
【0048】
次に、図11、12を参照して、本発明の好ましい第3の実施の形態を説明する。上記第1の実施の形態の半導体装置100のゲート電極30を、N+型ポリシリコン32と、その両側のP+型ポリシリコン34と、P+型ポリシリコン34の下側のN+型ポリシリコン36とにより構成したが、本実施の形態では、ゲート電極30を、N+型ポリシリコン32と、その両側のP+型SiC35と、P+型SiC35の下側のN+型ポリシリコン36とにより構成する点が異なるが他の点は同様である。
【0049】
シリコンのバンドギャップ幅は、1.12eVであり、SiCのバンドギャップ幅は、4H−SiCで3.26eV、3C−SiCで2.23eVである。従って、SiC35を用いることにより、シリコンよりも大きなバンドギャップを利用できる。バンドギャップ幅は広いと、ゲートの内蔵電位をバンドギャップ幅の範囲で制御できるので、STIエッジの電界集中をより幅広く制御できる。バンドギャップ幅が広いものであれば、SiC35に代えて、例えば、SiGe等も使用できる。
【0050】
なお、SiC35は、図11に示すように、ゲート電極30の両側の上端部33を露出する窒化シリコン膜88を選択的に形成し、ゲート電極30の両側の下端部37を覆う窒化シリコン膜89を形成し、加熱した状態で、モノメチルシランを流してポリシリコンをSiC35に変換することによって形成する。
【0051】
その後、図12に示すように、窒化シリコン膜88をマスクにしてP型不純物のイオン注入74を行って、ゲート電極30の両側の上端部33にP+のSiC35を形成する。イオン注入時には、エネルギー、ドーズ量、注入角度の制御により、STIエッジの電界集中を最適化する。その後、窒化シリコン膜88、89を除去する。
【0052】
なお、上述した各実施の形態では、N型MOSトランジスタに適用した例を説明したが、N型、P型を入れ替えることにより、逆の導電型のトランジスタにも適用可能である。
【0053】
上記各実施の形態の半導体装置100は、バルクあるいはSOI(Silicon in Insulator)基板を用いるLSIにおいて、メモリ素子(たとえばP3ROM(特開2005−64295号公報参照))や微細LOGIC素子のトレンチ素子分離エッジの電界集中が問題となるLSI素子構造全般に適用可能である。
【0054】
以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。
【符号の説明】
【0055】
10 シリコン基板
11 一主面
12 素子領域
14 上面
16 角部
17 側壁上部
20 反転層
22 溝(トレンチ)
24 絶縁物
25 素子分離領域
30 ゲート電極
32 N+ポリシリコン
33 上端部
34 P+ポリシリコン
36 N+ポリシリコン
40 ゲート絶縁膜
42 サイドウォール
50 ドレイン電極
52 ドレイン
54 ドレイン
60 ソース電極
62 ソース
64 ソース
72、74、76、77、78 イオン注入
82、84、86 ホトレジスト
88、89 窒化シリコン膜
100 半導体装置
【特許請求の範囲】
【請求項1】
一導電型の半導体基板の一主面に、前記一主面に形成された溝と前記溝内に設けられた絶縁物とを有する素子分離領域と、前記素子分離領域に囲まれた素子領域であって前記溝に前記素子領域の前記半導体基板の側面の上部を露出する前記素子領域とを形成する工程と、
前記素子領域の前記半導体基板の表面にゲート絶縁膜を形成する工程であって、第1の方向において、前記素子領域の前記半導体基板の上面から前記素子領域の前記半導体基板の両側の側面の上部に延在して設けられた前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在するゲート電極であって、前記第1の方向における両側上端部の前記一導電型の第1および第2の領域と、前記第1および第2の領域に挟まれた反対導電型の第3の領域と、前記第1および第2の領域の下側の前記側面に沿ってそれぞれ位置する前記反対導電型の第4および第5の領域とを有する前記ゲート電極を形成する工程と、
前記第1の方向と直交する第2の方向において前記ゲート電極の両側の前記素子領域に第1および第2の反対導電型の不純物領域を形成する工程と、を備える半導体装置の製造方法。
【請求項2】
前記ゲート電極を形成する工程は、
前記ゲート絶縁膜上に、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在する前記反対導電型の電極を形成する工程と、
その後、前記第1の方向における前記電極の両側上端部に前記一導電型の不純物を選択的に導入して、前記電極を、前記第1の方向における両側上端部の前記一導電型の前記第1および第2の領域と、前記第1および第2の領域に挟まれた前記反対導電型の前記第3の領域と、前記第1および第2の領域の下側の前記側面に沿ってそれぞれ位置する前記反対導電型の前記第4および第5の領域とを有する前記ゲート電極とする工程と、を備える請求項1記載の半導体装置の製造方法。
【請求項3】
前記第1の方向における前記電極の両側上端部への前記一導電型の不純物の選択的導入は、前記第1の方向における前記電極上に、前記第1の方向における前記電極の前記両側上端部を露出する第1のマスクを形成し、前記第1のマスクを介して前記電極に前記一導電型の不純物をイオン注入することによって行う請求項2記載の半導体装置の製造方法。
【請求項4】
前記第1のマスクを介して前記電極への前記一導電型の不純物のイオン注入は、前記一主面に垂直な方向から前記第1の方向に傾いた方向から行う請求項3記載の半導体装置の製造方法。
【請求項5】
前記ゲート絶縁膜上に、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在する前記反対導電型の電極を形成する工程と、その後、前記第1の方向における前記電極の両側上端部に前記一導電型の不純物を選択的に導入する工程との間に、
前記第1の方向における前記電極の前記両側上端部を前記電極を構成する材料から、前記電極よりもバンドギャップの大きい材料に変換する工程をさらに備える請求項2〜4のいずれか一項に記載の半導体装置の製造方法。
【請求項6】
前記ゲート絶縁膜上への、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在する前記反対導電型の電極の形成と、その後、前記第1の方向における前記電極の両側上端部への前記一導電型の不純物の選択的導入は、
第2のマスクを使用して、前記ゲート絶縁膜上に形成された前記反対導電型の電極をパターニングして、前記ゲート絶縁膜上に、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在する前記反対導電型の電極を形成し、その後、前記第2のマスクを介して前記一主面に垂直な方向から前記第1の方向に傾いた方向から前記一導電型の不純物を前記電極にイオン注入して行う請求項2記載の半導体装置の製造方法。
【請求項7】
前記第1乃至第5の領域に共通して接続される導電体を形成する工程をさらに備える請求項1〜6のいずれか一項に記載の半導体装置の製造方法。
【請求項8】
一導電型の半導体基板と、
前記半導体基板の一主面に設けられた素子分離領域であって、前記半導体基板の前記一主面に形成された溝と、前記溝内に設けられた絶縁物とを有する前記素子分離領域と、
前記半導体基板の前記一主面に設けられた素子領域であって、前記素子分離領域に囲まれた前記素子領域と、
前記素子領域の前記半導体基板の表面に形成されたゲート絶縁膜であって、第1の方向において、前記素子領域の前記半導体基板の上面から前記素子領域の前記半導体基板の両側の側面の上部に延在して設けられた前記ゲート絶縁膜と、
前記ゲート絶縁膜上に、第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在して形成されたゲート電極であって、前記第1の方向における両側上端部に形成された前記一導電型の第1および第2の領域と、前記第1および第2の領域に挟まれた反対導電型の第3の領域と、前記第1および第2の領域の下側の前記側面に沿ってそれぞれ設けられた前記反対導電型の第3および第4の領域とを有する前記ゲート電極と、
前記第1の方向と直交する第2の方向において前記ゲート電極の両側の前記素子領域に形成された第1および第2の反対導電型の不純物領域と、を備える半導体装置。
【請求項9】
前記第3の領域を構成する材料よりも、前記第1および第2の領域を構成する材料のバンドギャップが大きい請求項8記載の半導体装置。
【請求項10】
前記第1乃至第5の領域に共通して接続される導電体をさらに備える請求項8または9記載の半導体装置。
【請求項1】
一導電型の半導体基板の一主面に、前記一主面に形成された溝と前記溝内に設けられた絶縁物とを有する素子分離領域と、前記素子分離領域に囲まれた素子領域であって前記溝に前記素子領域の前記半導体基板の側面の上部を露出する前記素子領域とを形成する工程と、
前記素子領域の前記半導体基板の表面にゲート絶縁膜を形成する工程であって、第1の方向において、前記素子領域の前記半導体基板の上面から前記素子領域の前記半導体基板の両側の側面の上部に延在して設けられた前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在するゲート電極であって、前記第1の方向における両側上端部の前記一導電型の第1および第2の領域と、前記第1および第2の領域に挟まれた反対導電型の第3の領域と、前記第1および第2の領域の下側の前記側面に沿ってそれぞれ位置する前記反対導電型の第4および第5の領域とを有する前記ゲート電極を形成する工程と、
前記第1の方向と直交する第2の方向において前記ゲート電極の両側の前記素子領域に第1および第2の反対導電型の不純物領域を形成する工程と、を備える半導体装置の製造方法。
【請求項2】
前記ゲート電極を形成する工程は、
前記ゲート絶縁膜上に、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在する前記反対導電型の電極を形成する工程と、
その後、前記第1の方向における前記電極の両側上端部に前記一導電型の不純物を選択的に導入して、前記電極を、前記第1の方向における両側上端部の前記一導電型の前記第1および第2の領域と、前記第1および第2の領域に挟まれた前記反対導電型の前記第3の領域と、前記第1および第2の領域の下側の前記側面に沿ってそれぞれ位置する前記反対導電型の前記第4および第5の領域とを有する前記ゲート電極とする工程と、を備える請求項1記載の半導体装置の製造方法。
【請求項3】
前記第1の方向における前記電極の両側上端部への前記一導電型の不純物の選択的導入は、前記第1の方向における前記電極上に、前記第1の方向における前記電極の前記両側上端部を露出する第1のマスクを形成し、前記第1のマスクを介して前記電極に前記一導電型の不純物をイオン注入することによって行う請求項2記載の半導体装置の製造方法。
【請求項4】
前記第1のマスクを介して前記電極への前記一導電型の不純物のイオン注入は、前記一主面に垂直な方向から前記第1の方向に傾いた方向から行う請求項3記載の半導体装置の製造方法。
【請求項5】
前記ゲート絶縁膜上に、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在する前記反対導電型の電極を形成する工程と、その後、前記第1の方向における前記電極の両側上端部に前記一導電型の不純物を選択的に導入する工程との間に、
前記第1の方向における前記電極の前記両側上端部を前記電極を構成する材料から、前記電極よりもバンドギャップの大きい材料に変換する工程をさらに備える請求項2〜4のいずれか一項に記載の半導体装置の製造方法。
【請求項6】
前記ゲート絶縁膜上への、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在する前記反対導電型の電極の形成と、その後、前記第1の方向における前記電極の両側上端部への前記一導電型の不純物の選択的導入は、
第2のマスクを使用して、前記ゲート絶縁膜上に形成された前記反対導電型の電極をパターニングして、前記ゲート絶縁膜上に、前記第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在する前記反対導電型の電極を形成し、その後、前記第2のマスクを介して前記一主面に垂直な方向から前記第1の方向に傾いた方向から前記一導電型の不純物を前記電極にイオン注入して行う請求項2記載の半導体装置の製造方法。
【請求項7】
前記第1乃至第5の領域に共通して接続される導電体を形成する工程をさらに備える請求項1〜6のいずれか一項に記載の半導体装置の製造方法。
【請求項8】
一導電型の半導体基板と、
前記半導体基板の一主面に設けられた素子分離領域であって、前記半導体基板の前記一主面に形成された溝と、前記溝内に設けられた絶縁物とを有する前記素子分離領域と、
前記半導体基板の前記一主面に設けられた素子領域であって、前記素子分離領域に囲まれた前記素子領域と、
前記素子領域の前記半導体基板の表面に形成されたゲート絶縁膜であって、第1の方向において、前記素子領域の前記半導体基板の上面から前記素子領域の前記半導体基板の両側の側面の上部に延在して設けられた前記ゲート絶縁膜と、
前記ゲート絶縁膜上に、第1の方向において前記素子領域から前記素子領域の両側の側面の上部に延在して形成されたゲート電極であって、前記第1の方向における両側上端部に形成された前記一導電型の第1および第2の領域と、前記第1および第2の領域に挟まれた反対導電型の第3の領域と、前記第1および第2の領域の下側の前記側面に沿ってそれぞれ設けられた前記反対導電型の第3および第4の領域とを有する前記ゲート電極と、
前記第1の方向と直交する第2の方向において前記ゲート電極の両側の前記素子領域に形成された第1および第2の反対導電型の不純物領域と、を備える半導体装置。
【請求項9】
前記第3の領域を構成する材料よりも、前記第1および第2の領域を構成する材料のバンドギャップが大きい請求項8記載の半導体装置。
【請求項10】
前記第1乃至第5の領域に共通して接続される導電体をさらに備える請求項8または9記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2011−176052(P2011−176052A)
【公開日】平成23年9月8日(2011.9.8)
【国際特許分類】
【出願番号】特願2010−37866(P2010−37866)
【出願日】平成22年2月23日(2010.2.23)
【出願人】(308033711)OKIセミコンダクタ株式会社 (898)
【Fターム(参考)】
【公開日】平成23年9月8日(2011.9.8)
【国際特許分類】
【出願日】平成22年2月23日(2010.2.23)
【出願人】(308033711)OKIセミコンダクタ株式会社 (898)
【Fターム(参考)】
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