半導体装置およびその製造方法
【課題】デバイス特性の向上を図る。
【解決手段】半導体装置の製造方法は、半導体基板１０に基板部１０ａと前記基板部上のフィン部１０ｂとを形成する工程と、前記フィン部の側面上に、第１シリコン酸化膜１２を形成する工程と、前記第１シリコン酸化膜の側面上に、前記シリコン酸化膜の上面より低い上面を有するポリシラザン膜１３を形成する工程と、前記ポリシラザン膜を窒化および酸化することでシリコン酸窒化膜１３ａに転換する工程と、全面に、前記フィン部を覆うように第２シリコン酸化膜１４を形成する工程と、前記第１シリコン酸化膜および前記第２シリコン酸化膜をエッチングすることにより、前記第１シリコン酸化膜の上面を前記シリコン酸窒化膜の上面以下の高さにする工程と、前記フィン部内に高濃度半導体層４０を形成する工程と、を具備する。
【解決手段】半導体装置の製造方法は、半導体基板１０に基板部１０ａと前記基板部上のフィン部１０ｂとを形成する工程と、前記フィン部の側面上に、第１シリコン酸化膜１２を形成する工程と、前記第１シリコン酸化膜の側面上に、前記シリコン酸化膜の上面より低い上面を有するポリシラザン膜１３を形成する工程と、前記ポリシラザン膜を窒化および酸化することでシリコン酸窒化膜１３ａに転換する工程と、全面に、前記フィン部を覆うように第２シリコン酸化膜１４を形成する工程と、前記第１シリコン酸化膜および前記第２シリコン酸化膜をエッチングすることにより、前記第１シリコン酸化膜の上面を前記シリコン酸窒化膜の上面以下の高さにする工程と、前記フィン部内に高濃度半導体層４０を形成する工程と、を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置において、省電力化および高速化に伴う新しいトランジスタ構造としてＦｉｎ−ＦＥＴ（Field Effect Transistor）が提案されている。Ｆｉｎ−ＦＥＴは、半導体基板（例えばＳｉ基板）をパターニングすることにより、基板部とフィン部とを有する。このフィン部の側面および上面にゲート電極を形成することにより、フィン部内にチャネルを形成している。
【０００３】
トランジスタ構造を従来のプレーナー型ＦＥＴからＦｉｎ−ＦＥＴにすることでデバイス性能を向上することができる。しかし、２次元構造から３次元構造になるので半導体製造プロセスは複雑になる。また、配線パターン等の微細化が進むにつれて、製造プロセスはさらに困難になる。
【０００４】
特に、Ｆｉｎ−ＦＥＴにおいて、ＳＴＩ（Shallow Trench Isolation）の埋め込みは、パターンが微細になるにしたがって困難になる。例えば、ＳＴＩのトレンチ幅が７０〜１００ｎｍ以下になると、従来のＣＶＤ法ではＳＴＩ中に空隙が生じてしまい完全な埋め込みができなくなる。
【０００５】
そこで、埋め込み特性に優れたＰＳＺ（ポリシラザン）を塗布法によりＳＴＩとして埋め込む方法が考案されている。ＰＳＺは、−ＳｉＨ２−ＮＨ−の基本構造を有するポリマーで、水蒸気雰囲気でアニールすることによって二酸化ケイ素（ＳｉＯ２）に転換される。
【０００６】
このとき、水蒸気温度を高くしたほうがＰＳＺはＳｉＯ２の性質に近くなるが、同時にＳｉからなるフィン部の側壁が酸化されてしまう。一方、水蒸気温度を低くするとフィン部の側壁の酸化は抑制されるが、ＰＳＺのＳｉＯ２への転換が弱くなる。これにより、ＰＳＺから転換されたＳｉＯ２のエッチング液によるエッチング速度が速くなる。すなわち、フィン部の表面に形成されるＳｉＯ２膜ライナーに対して、ＰＳＺから転換されたＳｉＯ２のエッチング速度が速くなり、ＳＴＩ構造に段差が生じてしまう。
【０００７】
このように、ＰＳＺを用いてＳＴＩを埋め込む従来の方法では、所望のＳＴＩ形状を得ることが難しい。このため、その後のパンチスルーストッパーの製造プロセス等においても問題が生じ、Ｆｉｎ−ＦＥＴのデバイス特性が劣化してしまう。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２８７８１０号公報
【特許文献２】特開２００６−２８６７２０号公報
【特許文献３】特開２００１−１３５７１８号公報
【特許文献４】特開２０１０−１６６０２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
デバイス特性の向上を図る半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本実施形態による半導体装置の製造方法は、半導体基板に基板部と前記基板部上のフィン部とを形成する工程と、前記フィン部の側面上に、第１シリコン酸化膜を形成する工程と、前記第１シリコン酸化膜の側面上に、前記シリコン酸化膜の上面より低い上面を有するポリシラザン膜を形成する工程と、前記ポリシラザン膜を窒化および酸化することでシリコン酸窒化膜に転換する工程と、全面に、前記フィン部を覆うように第２シリコン酸化膜を形成する工程と、前記第１シリコン酸化膜および前記第２シリコン酸化膜をエッチングすることにより、前記第１シリコン酸化膜の上面を前記シリコン酸窒化膜の上面以下の高さにする工程と、前記フィン部内に高濃度半導体層を形成する工程と、を具備する。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係るＦｉｎ−ＦＥＴの構成例を示す図。
【図２】本実施形態に係るＦｉｎ−ＦＥＴの構造を示す断面図である。
【図３】本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図４】図３に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図５】図４に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図６】図５に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図７】図６に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図８】図７に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図９】図８に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１０】図８に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１１】図９に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１２】図１１に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１３】図１２に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１４】図１３に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１５】図１４に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１６】図１５に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１７】図１６に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１８】本実施形態に係るＦｉｎ−ＦＥＴの製造工程の比較例を示す断面図。
【発明を実施するための形態】
【００１２】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１３】
＜Ｆｉｎ−ＦＥＴ＞
図１を用いて、本実施形態に係る半導体装置（Ｆｉｎ−ＦＥＴ）の構成例について説明する。
【００１４】
図１は、本実施形態に係るＦｉｎ−ＦＥＴの構成例を示す図である。より具体的には、図１（ａ）は、本実施形態に係るＦｉｎ−ＦＥＴの構成例を示す斜視図であり、図１（ｂ）は、本実施形態に係るＦｉｎ−ＦＥＴの構成例を示す平面図である。
【００１５】
図１（ａ）および（ｂ）に示すように、Ｆｉｎ−ＦＥＴは、半導体基板１０、ゲート電極１５、およびＳＴＩ３０を有している。
【００１６】
半導体基板（Ｓｉ基板）１０は、平板状の基板部１０ａと、基板部１０ａ上に設けられ、チャネル長方向に沿ってパターニングされた突起部（フィン部）１０ｂとで構成されている。フィン部１０ｂは、基板部１０ａ上の素子領域（アクティブエリア）に設けられている。また、フィン部１０ｂには、ソース／ドレインが形成され、それらの間にチャネルが形成されている。
【００１７】
ゲート電極１５は、フィン部１０ｂに交差し、フィン部１０ｂの側面および上面を覆うようにチャネル幅方向に沿って形成されている。このゲート電極１５と交差する位置のフィン部１０ｂに、チャネルが形成されている。また、ゲート電極１５とフィン部１０ｂとの間に、図示せぬゲート絶縁膜が形成されている。
【００１８】
ＳＴＩ３０は、フィン部１０ｂの下部側の側面に素子分離として形成されている。言い換えると、ＳＴＩ３０は、基板部１０ａ上で、かつチャネル幅方向に隣接する２つのフィン部１０ｂ間に形成されている。
【００１９】
＜実施形態＞
図２乃至図１７を用いて、本実施形態に係るＦｉｎ−ＦＥＴについて説明する。本実施形態に係るＦｉｎ−ＦＥＴでは、ＳＴＩ３０として、フィン部１０ｂの表面にＳｉＯ２膜ライナー１２を形成した後、塗布法によりＰＳＺ膜１３を埋め込み、これを窒化および酸化することでＳｉＯＮ膜１３ａを形成する。これにより、ＳｉＯ２膜ライナー１２とＳｉＯＮ膜１３ａとのエッチング選択比を制御し、所望のＳＴＩ構造を形成することができる。以下に、本実施形態に係るＦｉｎ−ＦＥＴについて詳説する。
【００２０】
［構造］
まず、図２を用いて、本実施形態に係るＦｉｎ−ＦＥＴの構造について説明する。
【００２１】
図２は、本実施形態に係るＦｉｎ−ＦＥＴの構造を示す断面図である。より具体的には、図２（ａ）は、図１（ｂ）に示すＡ−Ａ線に沿った断面図であり、ソース／ドレイン領域の断面図である。また、図２（ｂ）は、図１（ｂ）に示すＢ−Ｂ線に沿った断面図であり、チャネル領域の断面図である。
【００２２】
図２（ａ）に示すように、ソース／ドレイン領域の断面において、Ｆｉｎ−ＦＥＴは、半導体基板１０、ＳＴＩ３０、ＳｉＮ膜（シリコン窒化膜）ライナー１７、およびシリサイド膜（ＦＵＳＩ：Full Silicide）２０を有している。
【００２３】
半導体基板１０は、例えばＰ型のＳｉ基板で構成されている。また、半導体基板１０は、基板部１０ａと、フィン部１０ｂとで構成されている。基板部１０ａ上のフィン部１０ｂが形成されている領域が素子領域となる。フィン部１０ｂの高さ（後述する溝６０の深さ）は、例えば１００〜３００ｎｍ程度である。また、フィン部１０のチャネル幅方向における幅は、例えば１００ｎｍ以下であり、望ましくは５０ｎｍ以下である。
【００２４】
また、フィン部１０ｂ内には、パンチスルーストッパーとして機能する高濃度半導体層４０が形成されている。この高濃度半導体層４０は、後述するＳＴＩ３０の上面（フィン部１０ｂの側面上に形成されたＳｉＯ２膜ライナー１２の上面）と同程度の高さに形成されている。
【００２５】
ＳＴＩ３０は、隣接する２つのフィン部１０ｂ間に形成され、これらを絶縁分離している。ＳＴＩ３０の詳細については、後述する。
【００２６】
ＳｉＮ膜ライナー１７は、フィン部１０ｂの上部側の側面上に形成されている。ＳｉＮ膜ライナー１７の膜厚は、例えば２〜３０ｎｍ程度である。
【００２７】
シリサイド膜２０は、フィン部１０ｂの上面上に形成されている。このシリサイド膜２０のチャネル幅方向における幅は、フィン部１０ｂの幅よりも大きい。シリサイド膜２０を形成することで、電極の低抵抗化を図ることができる。なお、シリサイド膜２０は、例えば、ＮｉシリサイドまたはＣｏシリサイドで構成される。また、シリサイド膜２０は、例えばサリサイドプロセスによって形成される。
【００２８】
本実施形態において、ＳＴＩ３０は、ＳｉＯ２膜（シリコン酸化膜）ライナー１２と、ＳｉＯＮ膜（シリコン酸窒化膜）１３ａとで構成されている。
【００２９】
ＳｉＯ２膜ライナー１２は、基板部１０ａの上面上、およびフィン部１０ｂの下部側の側面上に形成されている。言い換えると、ＳｉＯ２膜ライナー１２は、素子分離領域における半導体基板１０の表面上に形成されている。ＳｉＯ２膜ライナー１２を形成することにより、Ｓｉであるフィン部の酸化の防止およびクラックの防止を図ることができる。ＳｉＯ２膜ライナー１２の膜厚は、例えば２〜３０ｎｍ程度である。フィン部１０ｂの側面上に形成されたＳｉＯ２膜ライナー１２の上面上に、ＳｉＮ膜ライナー１７が形成されている。
【００３０】
ＳｉＯＮ膜１３ａは、フィン部１０ｂの側面上に形成されたＳｉＯ２膜ライナー１２の側面上、および基板部１０ａの上面上に形成されたＳｉＯ２膜ライナー１２の上面上に形成されている。言い換えると、ＳｉＯＮ膜１３ａは、後述する溝６０の下部側を埋め込み、その側面および下面がＳｉＯ２膜ライナー１２に覆われるように形成されている。また、ＳｉＯＮ膜１３ａの上面は、フィン部１０ｂの側面上に形成されたＳｉＯ２膜ライナー１２の上面以上の高さである。すなわち、ＳｉＯＮ膜１３ａの少なくとも下部側は、ＳｉＯ２膜ライナー１２に囲まれている。また、ＳｉＯＮ膜１３ａの窒素原子の濃度は、１０２０個／ｃｍ３以上であることが望ましい。
【００３１】
図２（ｂ）に示すように、チャネル領域の断面において、Ｆｉｎ−ＦＥＴは、半導体基板１０、ＳＴＩ３０、およびゲート電極１５を有している。
【００３２】
チャネル領域において、半導体基板１０およびＳＴＩ３０は、ソース／ドレイン領域と同様の構造を有している。すなわち、半導体基板１０は基板部１０ａとフィン部１０ｂとで構成され、ＳＴＩ３０は隣接する２つのフィン部１０ｂ間に形成されている。また、ＳＴＩ３０は、ＳｉＯ２膜ライナー１２と、ＳｉＯＮ膜１３ａとで構成されている。
【００３３】
チャネル領域において、ゲート電極１５は、フィン部１０ｂに交差し、フィン部１０ｂの側面および上面を覆うように形成されている。言い換えると、ゲート電極１５と交差する位置のフィン部１０ｂに、チャネルが形成される。また、図示はしないが、ゲート電極１５とフィン部１０ｂとの間に、ゲート絶縁膜が形成されている。また、ゲート電極１５上に、ＳｉＮ膜２０が形成されている。
【００３４】
［製造方法］
次に、図３乃至図１８を用いて、本実施形態に係るＦｉｎ−ＦＥＴの製造方法について説明する。
【００３５】
図３乃至図１７は、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図である。より具体的には、図３（ａ）乃至図９（ａ）、図１１（ａ）乃至図１７（ａ）は、図１（ｂ）に示すＡ−Ａ線に沿った断面図であり、ソース／ドレイン領域の断面図である。また、図３（ｂ）乃至図９（ｂ）、図１１（ｂ）乃至図１７（ｂ）は、図１（ｂ）に示すＢ−Ｂ線に沿った断面図であり、チャネル領域の断面図である。
【００３６】
まず、図３（ａ）および（ｂ）に示すように、半導体基板１０の表面を酸素雰囲気中で加熱することにより、半導体基板１０上に、図示せぬＳｉＯ２膜が形成される。このＳｉＯ２膜の膜厚は、例えば１ｎｍ程度である。その後、例えばスパッタ法またはＣＶＤ（Chemical Vapor Deposition）法等の既存の方法により、ＳｉＯ２膜上に、マスクとなるＳｉＮ膜１１が形成される。このＳｉＮ膜１１の膜厚は、例えば５０ｎｍ程度である。
【００３７】
次に、例えばリソグラフィおよびドライエッチングにより、ＳｉＮ膜１１および半導体基板１０が加工される。このとき、半導体基板１０の掘り込み量（深さ）は、例えば１００〜３００ｎｍ程度、幅は５０ｎｍ以下である。これにより、半導体基板１０に、ＳＴＩ３０用の溝６０が形成される。すなわち、半導体基板１０に、基板部１０ａと基板部１０ａ上のフィン部１０ｂとが形成される。
【００３８】
次に、図４（ａ）および（ｂ）に示すように、例えばＣＶＤ法または熱酸化により、半導体基板１０の表面およびＳｉＮ膜１１の表面に、ＳｉＯ２膜ライナー１２が形成される。言い換えると、基板部１０ａの上面上、フィン部１０ｂの側面上、ＳｉＮ膜１１の側面上および上面上に、ＳｉＯ２膜ライナー１２が形成される。このＳｉＯ２膜ライナー１２の膜厚は、例えば２〜３０ｎｍ程度である。ＳｉＯ２膜ライナー１２を形成することで、その後の工程においてＳｉであるフィン部１０ｂの酸化やクラックの発生を防止することができる。
【００３９】
次に、スピンコーターを用いた塗布法により、ＳｉＯ２膜ライナー１２上に、ＰＳＺ膜１３が形成される。すなわち、基板部１０ａの上面上に形成されたＳｉＯ２膜ライナー１２の上面上、フィン部１０ｂの側面上に形成されたＳｉＯ２膜ライナー１２の側面上、ＳｉＮ膜１１の側面上および上面上に形成されたＳｉＯ２膜ライナー１２の上面上および側面上に、ＰＳＺ膜１３が形成される。これにより、溝６０がＰＳＺ膜１３によって埋め込まれる。
【００４０】
その後、ＰＳＺ膜１３がベークされ、溶媒が除去される（以下、ＰＳＺベーク膜１３と称す）。このとき、ベーク温度は８０〜３００℃程度で、ベーク時間は数十秒間である。ＰＳＺベーク膜１３の膜厚は、Ｓｉパターン（フィン部１０ｂ）が完全に埋め込まれるような膜厚である。
【００４１】
次に、図５（ａ）および（ｂ）に示すように、ＰＳＺベーク膜１３が溶解する薬品を用いて、ＰＳＺベーク膜１３の上部側の一部が除去される。このとき、ＰＳＺベーク膜１３が溝６０の底面（基板部１０ａの上面）から例えば５０ｎｍ程度残存するように除去される。これにより、ＰＳＺベーク膜１３の上面がＳｉＯ２膜ライナー１２の上面よりも低くなる。
【００４２】
なお、ＰＳＺベーク膜１３を除去する薬品としては、ＰＳＺベーク膜１３を溶解する有機溶媒、希フッ化水素酸水溶液、希燐酸水溶液等が用いられる。このとき、ＰＳＺベーク膜１３のみを除去し、ＳｉＯ２膜ライナー１２を溶解させないようにする。なお、ＰＳＺベーク膜１３を除去する前に、ＰＳＺベーク膜１３の平坦化を行ってもよい。
【００４３】
次に、図６（ａ）および（ｂ）に示すように、ＰＳＺベーク膜１３が窒化および酸化される。ＰＳＺは、−ＳｉＨ２−ＮＨ−の骨格を持つ材料である。このため、ＰＳＺを最初に窒素中で焼成（窒化）し、次に酸素または水蒸気中で焼成（酸化）することでＳｉＯＮへ転換させることができる。これにより、ＰＳＺベーク膜１３がＳｉＯＮ膜１３ａに転換される。
【００４４】
ここで、最初の窒素アニールは７００℃以上、次の酸素または水蒸気アニールは８００℃以上で行われることが望ましいが、この限りではない。すなわち、ＰＳＺベーク膜１３が窒化される温度以上、また、酸化される温度以上の温度でアニールを行えばよい。
【００４５】
アニール温度を制御することにより、ＳｉＯＮ膜１３ａ中の窒素原子濃度を１０２０個／ｃｍ３以上にすることが望ましい。これにより、希フッ酸溶液によるＳｉＯＮ膜１３ａのエッチング速度を、熱酸化またはＣＶＤ法により形成されたＳｉＯ２膜ライナー１２のエッチング速度と同程度またはこれより遅くすることができる。
【００４６】
次に、図７（ａ）および（ｂ）に示すように、ＣＶＤ法またはＰＳＺによる塗布法等により、全面に、ＳｉＯ２膜１４が形成される。すなわち、ＳｉＯ２膜ライナー１２およびＳｉＯＮ膜１３ａ上に、ＳｉＯ２膜１４が形成される。これにより、Ｓｉパターン（フィン部１０ｂ）が覆われ、完全に埋め込まれる。なお、ＰＳＺによる塗布法の場合は、ＰＳＺの塗布後に２３０〜９００℃の水蒸気アニールを行ってＰＳＺ膜を酸化させることでＳｉＯ２膜１４を形成する。
【００４７】
次に、図８（ａ）および（ｂ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）等の平坦化プロセスにより、上部側のＳｉＯ２膜１４およびＳｉＮ膜１１の上面上のＳｉＯ２膜ライナー１２を除去して平坦化させる。これにより、ＳｉＮ膜１１の上面が露出する。
【００４８】
次に、図９（ａ）および（ｂ）に示すように、希フッ酸溶液を用いて、ＳｉＯ２膜１４およびＳｉＯ２膜ライナー１２がエッチングされる。これにより、埋め込んだＳｉＯ２膜１４が除去されるとともに、フィン部１０ｂの側面上およびＳｉＮ膜１１の上面上のＳｉＯ２膜ライナー１２の一部も除去される。このとき、フィン部１０ｂの側面上に形成されたＳｉＯ２膜ライナー１２の上面を、ＳｉＯＮ膜１３ａの上面と同程度の高さにするように調整する。このとき、希フッ酸溶液によるＳｉＯＮ膜１３ａのエッチング速度がＳｉＯ２膜ライナー１２のエッチング速度よりも遅いため、ＳｉＯ２膜ライナー１２の上面をＳｉＯＮ膜１３ａの上面と同程度の高さにすることが可能である。
【００４９】
なお、図１０に示すように、フィン部１０ｂの側面上に形成されたＳｉＯ２膜ライナー１２の上面を、ＳｉＯＮ膜１３ａの上面よりも低く形成してもよい。すなわち、フィン部１０ｂの側面上に形成されたＳｉＯ２膜ライナー１２の上面は、ＳｉＯＮ膜１３ａの上面以下の高さになるように調整される。なお、図１０は、図１（ｂ）に示すＡ−Ａ線に沿った断面図であり、ソース／ドレイン領域の断面図であるが、このとき、図１（ｂ）に示すＢ−Ｂ線に沿ったチャネル領域の断面図も同様の構造である。
【００５０】
次に、図９（ａ）および（ｂ）、または図１０に示すように、周知のイオン注入法により、ＳｉＯ２膜ライナー１２内およびＳｉＯＮ膜１３ａ内に不純物が導入され、この不純物イオンをフィン部１０ｂ内に拡散させる。これにより、フィン部１０ｂ内に、パンチスルーストッパーとして機能する高濃度半導体層４０が形成される。
【００５１】
このとき、半導体基板１０（フィン部１０ｂ）がｐ型であれば、砒素等をイオン注入する。一方、ｎ型であれば、ホウ素等をイオン注入する。また、イオンの注入角度は、半導体基板１０（ＳｉＯ２膜ライナー１２およびＳｉＯＮ膜１３ａ）の上面に対して垂直な角度で行われる。しかし、これに限らず、製造装置等の関係により、多少ずれてもよい。具体的には、フィン部１０ｂの側面から多くの不純物イオンが直接注入されない角度であればよい。
【００５２】
本実施形態では、フィン部１０ｂの側面に接するＳｉＯ２膜ライナー１２の上面が、その側面上に形成されたＳｉＯＮ膜１３ａの上面以下の高さである。このように、フィン部１０ｂに接するＳＴＩ３０の表面（上面）の高さを制御することで、フィン部１０ｂ内の不純物イオンの濃度分布の範囲を小さくすることができる。これにより、高濃度半導体層４０の不純物イオンの密度を大きくすることができ、パンチスルーストッパーとしての機能を強めることができる。
【００５３】
なお、その後、結晶欠陥の回復と注入されたイオンの電気的活性化のためにアニールを行ってもよい。
【００５４】
次に、図１１（ａ）および（ｂ）に示すように、リン酸水溶液を用いて、ＳｉＮ膜１１が除去される。
【００５５】
次に、図１２（ａ）および（ｂ）に示すように、例えばＣＶＤ法により、フィン部１０ｂの上面上および側面上に、図示せぬゲート絶縁膜が形成される。その後、例えばＣＶＤ法により、全面に、ゲート電極１５となる電極材料が形成される。電極材料としては、ポリシリコン、Ｗ、Ｒｕ、またはＣｏ等の金属やそれらの合金等、従来から知られているものが用いられる。また、各種の材料を組み合わせて積層構造としてもよい。
【００５６】
この電極材料上に、例えばスパッタ法またはＣＶＤ法により、マスクとなるＳｉＮ膜１６が形成される。ＳｉＮ膜１６の膜厚は、例えば５０〜２００ｎｍ程度である。
【００５７】
次に、図１３（ａ）に示すように、ＳｉＮ膜１６をマスクとしたリソグラフィおよびドライエッチング法により、ソース／ドレイン領域において、電極材料が除去される。これにより、ソース／ドレイン領域において、フィン部１０ｂの上部側が露出し、またＳＴＩ３０（ＳｉＯ２膜ライナー１２およびＳｉＯＮ膜１３ａ）の上面が露出する。
【００５８】
一方、図１３（ｂ）に示すように、チャネル領域において、電極材料は残存する。これにより、チャネル領域において、図示せぬゲート絶縁膜を介してフィン部１０ｂの上部側を覆うようにゲート電極１５が形成される。言い換えると、フィン部１０ｂの上面上および側面上を覆うように、ゲート電極１５が形成される。
【００５９】
次に、図１４（ａ）に示すように、ソース／ドレイン領域において、スパッタ法またはＣＶＤ法により、露出したフィン部１０ｂの表面上およびＳＴＩ３０の表面上に、ＳｉＮ膜ライナー１７が形成される。すなわち、フィン部１０ｂの上面上および側面上、ＳＴＩ３０（ＳｉＯ２膜ライナー１２およびＳｉＯＮ膜１３ａ）の上面上にＳｉＮ膜ライナー１７が形成される。ＳｉＮ膜ライナー１７の膜厚は、２〜３０ｎｍ程度である。このとき、露出したフィン部１０ｂの側面上において、下部側に形成されるＳｉＮ膜ライナー１７の膜厚を大きくするように成膜プロセスを調整することが望ましい。
【００６０】
次に、図１５（ａ）に示すように、ソース／ドレイン領域において、ＳｉＮ膜ライナー１７がエッチングされる。これにより、ソース／ドレイン領域において、ＳＴＩ３０の上面上のＳｉＮ膜ライナー１７、フィン部１０ｂの上面上および上部側の側面上のＳｉＮ膜ライナー１７が除去される。すなわち、フィン部１０ｂの下部側（ＳｉＯ２膜ライナー１２側）の側面上のみにＳｉＮ膜ライナー１７が残存し、フィン部１０ｂの上部側が露出する。このとき、図１５（ｂ）に示すように、チャネル領域において、ＳｉＮ膜１６の一部も除去され得る。
【００６１】
次に、図１６（ａ）に示すように、ソース／ドレイン領域において、露出したフィン部１０ｂの表面上に、Ｓｉ膜１８をエピタキシャル成長させる。すなわち、フィン部１０ｂの上面上および上部側の側面上に、Ｓｉ膜１８が形成される。
【００６２】
次に、図１７（ａ）に示すように、ソース／ドレイン領域において、全面に、金属膜１９を蒸着させる。すなわち、Ｓｉ膜１８の上面上および側面上、ＳＴＩ３０の上面上に、金属膜１９が形成される。金属膜１９は、例えばＣｏまたはＮｉで構成されるが、これに限らず、Ｓｉとシリサイドを形成する金属材料であればよい。このとき、図１７（ｂ）に示すように、チャネル領域において、ＳｉＮ膜１６の上面上にも金属膜１９が形成される。
【００６３】
その後、図２（ａ）に示すように、例えば３００〜５００℃程度で数十分間アニールすることにより、ソース／ドレイン領域において、フィン部１０ｂの上部、Ｓｉ膜１８、および金属膜１９がシリサイド化され、シリサイド膜２０が形成される。これにより、ソース／ドレイン領域において、ＦＵＳＩ電極が形成される。その後、フィン部１０ｂの上部以外の金属膜１９が除去される。
【００６４】
このようにして、本実施形態に係るＦｉｎ−ＦＥＴが完成する。
【００６５】
［効果］
本実施形態によれば、Ｆｉｎ−ＦＥＴにおいて、素子間のＳＴＩ３０として、フィン部１０ｂの表面にＳｉＯ２膜ライナー１２を形成した後、塗布法によりＰＳＺ膜１３を埋め込み、これを窒化および酸化することでＳｉＯＮ膜１３ａを形成する。これにより、その後のエッチング工程において、ＳｉＯ２膜ライナー１２とＳｉＯＮ膜１３ａとのエッチング選択比を制御し、所望のＳＴＩ構造を形成することができる。より具体的には、以下の効果を得ることができる。
【００６６】
通常、図１８の比較例に示すように、ＰＳＺ膜を酸化することで転換されたＳｉＯ２膜５０は、ＳｉＯ２膜ライナー１２と組成比が異なり、エッチング速度が速い。このため、フィン部１０ｂの側面に接するＳｉＯ２膜ライナー１２の上面は、ＳｉＯ２膜５０の上面よりも高くなる。
【００６７】
ところで、フィン部１０ｂにイオン注入する際、まず、それに接するＳＴＩ３０の表面付近に上部側から不純物イオンを打ち込む。その後、不純物イオンを拡散させてフィン部１０ｂに導入する。これにより、フィン部１０ｂにおけるＳＴＩ３０の表面と同程度の高さの領域に、不純物イオンが導入される。
【００６８】
このとき、図１８の比較例に示すように、フィン部の側面に接するＳｉＯ２膜ライナー１２の上面がＳｉＯ２膜５０の上面より高い場合、フィン部１０ａへの不純物イオンの拡散の制御が困難になる。より具体的には、ＳｉＯ２膜ライナー１２の表面付近からの拡散とＳｉＯ２膜５０の表面付近からの拡散とが混同してしまい、高濃度半導体層４０の領域が積層方向に広がってしまう。これにより、フィン部１０ａにおける不純物イオン濃度の分布が広くかつ密度が小さくなってしまい、フィン部１０ａから基板部１０ｂへの電流リークを抑制することが困難になる。
【００６９】
これに対し、本実施形態によれば、フィン部１０ｂの側面に接するＳｉＯ２膜ライナー１２の上面を、ＳｉＯＮ膜１３ａの上面以下の高さに制御することができる。これにより、イオン注入する際、ＳｉＯ２膜ライナー１２の表面付近のみからの拡散によって、高濃度半導体層４０を形成することができる。したがって、フィン部１０ａにおける不純物イオン濃度の分布をせまくかつ密度を大きくすることが可能になる。その結果、フィン部１０ａから基板部１０ｂへの電流リークを抑制することができ、デバイス特性の向上を図ることができる。
【００７０】
また、本実施形態によれば、ＳＴＩ３０は、ＳｉＯＮ膜１３ａを含んでいる。すなわち、ＳＴＩ３０は、ＳｉＯ２のみで構成される場合と比較して、耐久性に優れている。
【００７１】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００７２】
１０…半導体基板、１０ａ…基板部、１０ｂ…フィン部、１２…ＳｉＯ２膜ライナー、１３…ＰＳＺ膜、１３ａ…ＳｉＯＮ膜、１４…ＳｉＯ２膜、４０…高濃度半導体層。
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置において、省電力化および高速化に伴う新しいトランジスタ構造としてＦｉｎ−ＦＥＴ（Field Effect Transistor）が提案されている。Ｆｉｎ−ＦＥＴは、半導体基板（例えばＳｉ基板）をパターニングすることにより、基板部とフィン部とを有する。このフィン部の側面および上面にゲート電極を形成することにより、フィン部内にチャネルを形成している。
【０００３】
トランジスタ構造を従来のプレーナー型ＦＥＴからＦｉｎ−ＦＥＴにすることでデバイス性能を向上することができる。しかし、２次元構造から３次元構造になるので半導体製造プロセスは複雑になる。また、配線パターン等の微細化が進むにつれて、製造プロセスはさらに困難になる。
【０００４】
特に、Ｆｉｎ−ＦＥＴにおいて、ＳＴＩ（Shallow Trench Isolation）の埋め込みは、パターンが微細になるにしたがって困難になる。例えば、ＳＴＩのトレンチ幅が７０〜１００ｎｍ以下になると、従来のＣＶＤ法ではＳＴＩ中に空隙が生じてしまい完全な埋め込みができなくなる。
【０００５】
そこで、埋め込み特性に優れたＰＳＺ（ポリシラザン）を塗布法によりＳＴＩとして埋め込む方法が考案されている。ＰＳＺは、−ＳｉＨ２−ＮＨ−の基本構造を有するポリマーで、水蒸気雰囲気でアニールすることによって二酸化ケイ素（ＳｉＯ２）に転換される。
【０００６】
このとき、水蒸気温度を高くしたほうがＰＳＺはＳｉＯ２の性質に近くなるが、同時にＳｉからなるフィン部の側壁が酸化されてしまう。一方、水蒸気温度を低くするとフィン部の側壁の酸化は抑制されるが、ＰＳＺのＳｉＯ２への転換が弱くなる。これにより、ＰＳＺから転換されたＳｉＯ２のエッチング液によるエッチング速度が速くなる。すなわち、フィン部の表面に形成されるＳｉＯ２膜ライナーに対して、ＰＳＺから転換されたＳｉＯ２のエッチング速度が速くなり、ＳＴＩ構造に段差が生じてしまう。
【０００７】
このように、ＰＳＺを用いてＳＴＩを埋め込む従来の方法では、所望のＳＴＩ形状を得ることが難しい。このため、その後のパンチスルーストッパーの製造プロセス等においても問題が生じ、Ｆｉｎ−ＦＥＴのデバイス特性が劣化してしまう。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２８７８１０号公報
【特許文献２】特開２００６−２８６７２０号公報
【特許文献３】特開２００１−１３５７１８号公報
【特許文献４】特開２０１０−１６６０２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
デバイス特性の向上を図る半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本実施形態による半導体装置の製造方法は、半導体基板に基板部と前記基板部上のフィン部とを形成する工程と、前記フィン部の側面上に、第１シリコン酸化膜を形成する工程と、前記第１シリコン酸化膜の側面上に、前記シリコン酸化膜の上面より低い上面を有するポリシラザン膜を形成する工程と、前記ポリシラザン膜を窒化および酸化することでシリコン酸窒化膜に転換する工程と、全面に、前記フィン部を覆うように第２シリコン酸化膜を形成する工程と、前記第１シリコン酸化膜および前記第２シリコン酸化膜をエッチングすることにより、前記第１シリコン酸化膜の上面を前記シリコン酸窒化膜の上面以下の高さにする工程と、前記フィン部内に高濃度半導体層を形成する工程と、を具備する。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係るＦｉｎ−ＦＥＴの構成例を示す図。
【図２】本実施形態に係るＦｉｎ−ＦＥＴの構造を示す断面図である。
【図３】本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図４】図３に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図５】図４に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図６】図５に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図７】図６に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図８】図７に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図９】図８に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１０】図８に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１１】図９に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１２】図１１に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１３】図１２に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１４】図１３に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１５】図１４に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１６】図１５に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１７】図１６に続く、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図。
【図１８】本実施形態に係るＦｉｎ−ＦＥＴの製造工程の比較例を示す断面図。
【発明を実施するための形態】
【００１２】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１３】
＜Ｆｉｎ−ＦＥＴ＞
図１を用いて、本実施形態に係る半導体装置（Ｆｉｎ−ＦＥＴ）の構成例について説明する。
【００１４】
図１は、本実施形態に係るＦｉｎ−ＦＥＴの構成例を示す図である。より具体的には、図１（ａ）は、本実施形態に係るＦｉｎ−ＦＥＴの構成例を示す斜視図であり、図１（ｂ）は、本実施形態に係るＦｉｎ−ＦＥＴの構成例を示す平面図である。
【００１５】
図１（ａ）および（ｂ）に示すように、Ｆｉｎ−ＦＥＴは、半導体基板１０、ゲート電極１５、およびＳＴＩ３０を有している。
【００１６】
半導体基板（Ｓｉ基板）１０は、平板状の基板部１０ａと、基板部１０ａ上に設けられ、チャネル長方向に沿ってパターニングされた突起部（フィン部）１０ｂとで構成されている。フィン部１０ｂは、基板部１０ａ上の素子領域（アクティブエリア）に設けられている。また、フィン部１０ｂには、ソース／ドレインが形成され、それらの間にチャネルが形成されている。
【００１７】
ゲート電極１５は、フィン部１０ｂに交差し、フィン部１０ｂの側面および上面を覆うようにチャネル幅方向に沿って形成されている。このゲート電極１５と交差する位置のフィン部１０ｂに、チャネルが形成されている。また、ゲート電極１５とフィン部１０ｂとの間に、図示せぬゲート絶縁膜が形成されている。
【００１８】
ＳＴＩ３０は、フィン部１０ｂの下部側の側面に素子分離として形成されている。言い換えると、ＳＴＩ３０は、基板部１０ａ上で、かつチャネル幅方向に隣接する２つのフィン部１０ｂ間に形成されている。
【００１９】
＜実施形態＞
図２乃至図１７を用いて、本実施形態に係るＦｉｎ−ＦＥＴについて説明する。本実施形態に係るＦｉｎ−ＦＥＴでは、ＳＴＩ３０として、フィン部１０ｂの表面にＳｉＯ２膜ライナー１２を形成した後、塗布法によりＰＳＺ膜１３を埋め込み、これを窒化および酸化することでＳｉＯＮ膜１３ａを形成する。これにより、ＳｉＯ２膜ライナー１２とＳｉＯＮ膜１３ａとのエッチング選択比を制御し、所望のＳＴＩ構造を形成することができる。以下に、本実施形態に係るＦｉｎ−ＦＥＴについて詳説する。
【００２０】
［構造］
まず、図２を用いて、本実施形態に係るＦｉｎ−ＦＥＴの構造について説明する。
【００２１】
図２は、本実施形態に係るＦｉｎ−ＦＥＴの構造を示す断面図である。より具体的には、図２（ａ）は、図１（ｂ）に示すＡ−Ａ線に沿った断面図であり、ソース／ドレイン領域の断面図である。また、図２（ｂ）は、図１（ｂ）に示すＢ−Ｂ線に沿った断面図であり、チャネル領域の断面図である。
【００２２】
図２（ａ）に示すように、ソース／ドレイン領域の断面において、Ｆｉｎ−ＦＥＴは、半導体基板１０、ＳＴＩ３０、ＳｉＮ膜（シリコン窒化膜）ライナー１７、およびシリサイド膜（ＦＵＳＩ：Full Silicide）２０を有している。
【００２３】
半導体基板１０は、例えばＰ型のＳｉ基板で構成されている。また、半導体基板１０は、基板部１０ａと、フィン部１０ｂとで構成されている。基板部１０ａ上のフィン部１０ｂが形成されている領域が素子領域となる。フィン部１０ｂの高さ（後述する溝６０の深さ）は、例えば１００〜３００ｎｍ程度である。また、フィン部１０のチャネル幅方向における幅は、例えば１００ｎｍ以下であり、望ましくは５０ｎｍ以下である。
【００２４】
また、フィン部１０ｂ内には、パンチスルーストッパーとして機能する高濃度半導体層４０が形成されている。この高濃度半導体層４０は、後述するＳＴＩ３０の上面（フィン部１０ｂの側面上に形成されたＳｉＯ２膜ライナー１２の上面）と同程度の高さに形成されている。
【００２５】
ＳＴＩ３０は、隣接する２つのフィン部１０ｂ間に形成され、これらを絶縁分離している。ＳＴＩ３０の詳細については、後述する。
【００２６】
ＳｉＮ膜ライナー１７は、フィン部１０ｂの上部側の側面上に形成されている。ＳｉＮ膜ライナー１７の膜厚は、例えば２〜３０ｎｍ程度である。
【００２７】
シリサイド膜２０は、フィン部１０ｂの上面上に形成されている。このシリサイド膜２０のチャネル幅方向における幅は、フィン部１０ｂの幅よりも大きい。シリサイド膜２０を形成することで、電極の低抵抗化を図ることができる。なお、シリサイド膜２０は、例えば、ＮｉシリサイドまたはＣｏシリサイドで構成される。また、シリサイド膜２０は、例えばサリサイドプロセスによって形成される。
【００２８】
本実施形態において、ＳＴＩ３０は、ＳｉＯ２膜（シリコン酸化膜）ライナー１２と、ＳｉＯＮ膜（シリコン酸窒化膜）１３ａとで構成されている。
【００２９】
ＳｉＯ２膜ライナー１２は、基板部１０ａの上面上、およびフィン部１０ｂの下部側の側面上に形成されている。言い換えると、ＳｉＯ２膜ライナー１２は、素子分離領域における半導体基板１０の表面上に形成されている。ＳｉＯ２膜ライナー１２を形成することにより、Ｓｉであるフィン部の酸化の防止およびクラックの防止を図ることができる。ＳｉＯ２膜ライナー１２の膜厚は、例えば２〜３０ｎｍ程度である。フィン部１０ｂの側面上に形成されたＳｉＯ２膜ライナー１２の上面上に、ＳｉＮ膜ライナー１７が形成されている。
【００３０】
ＳｉＯＮ膜１３ａは、フィン部１０ｂの側面上に形成されたＳｉＯ２膜ライナー１２の側面上、および基板部１０ａの上面上に形成されたＳｉＯ２膜ライナー１２の上面上に形成されている。言い換えると、ＳｉＯＮ膜１３ａは、後述する溝６０の下部側を埋め込み、その側面および下面がＳｉＯ２膜ライナー１２に覆われるように形成されている。また、ＳｉＯＮ膜１３ａの上面は、フィン部１０ｂの側面上に形成されたＳｉＯ２膜ライナー１２の上面以上の高さである。すなわち、ＳｉＯＮ膜１３ａの少なくとも下部側は、ＳｉＯ２膜ライナー１２に囲まれている。また、ＳｉＯＮ膜１３ａの窒素原子の濃度は、１０２０個／ｃｍ３以上であることが望ましい。
【００３１】
図２（ｂ）に示すように、チャネル領域の断面において、Ｆｉｎ−ＦＥＴは、半導体基板１０、ＳＴＩ３０、およびゲート電極１５を有している。
【００３２】
チャネル領域において、半導体基板１０およびＳＴＩ３０は、ソース／ドレイン領域と同様の構造を有している。すなわち、半導体基板１０は基板部１０ａとフィン部１０ｂとで構成され、ＳＴＩ３０は隣接する２つのフィン部１０ｂ間に形成されている。また、ＳＴＩ３０は、ＳｉＯ２膜ライナー１２と、ＳｉＯＮ膜１３ａとで構成されている。
【００３３】
チャネル領域において、ゲート電極１５は、フィン部１０ｂに交差し、フィン部１０ｂの側面および上面を覆うように形成されている。言い換えると、ゲート電極１５と交差する位置のフィン部１０ｂに、チャネルが形成される。また、図示はしないが、ゲート電極１５とフィン部１０ｂとの間に、ゲート絶縁膜が形成されている。また、ゲート電極１５上に、ＳｉＮ膜２０が形成されている。
【００３４】
［製造方法］
次に、図３乃至図１８を用いて、本実施形態に係るＦｉｎ−ＦＥＴの製造方法について説明する。
【００３５】
図３乃至図１７は、本実施形態に係るＦｉｎ−ＦＥＴの製造工程を示す断面図である。より具体的には、図３（ａ）乃至図９（ａ）、図１１（ａ）乃至図１７（ａ）は、図１（ｂ）に示すＡ−Ａ線に沿った断面図であり、ソース／ドレイン領域の断面図である。また、図３（ｂ）乃至図９（ｂ）、図１１（ｂ）乃至図１７（ｂ）は、図１（ｂ）に示すＢ−Ｂ線に沿った断面図であり、チャネル領域の断面図である。
【００３６】
まず、図３（ａ）および（ｂ）に示すように、半導体基板１０の表面を酸素雰囲気中で加熱することにより、半導体基板１０上に、図示せぬＳｉＯ２膜が形成される。このＳｉＯ２膜の膜厚は、例えば１ｎｍ程度である。その後、例えばスパッタ法またはＣＶＤ（Chemical Vapor Deposition）法等の既存の方法により、ＳｉＯ２膜上に、マスクとなるＳｉＮ膜１１が形成される。このＳｉＮ膜１１の膜厚は、例えば５０ｎｍ程度である。
【００３７】
次に、例えばリソグラフィおよびドライエッチングにより、ＳｉＮ膜１１および半導体基板１０が加工される。このとき、半導体基板１０の掘り込み量（深さ）は、例えば１００〜３００ｎｍ程度、幅は５０ｎｍ以下である。これにより、半導体基板１０に、ＳＴＩ３０用の溝６０が形成される。すなわち、半導体基板１０に、基板部１０ａと基板部１０ａ上のフィン部１０ｂとが形成される。
【００３８】
次に、図４（ａ）および（ｂ）に示すように、例えばＣＶＤ法または熱酸化により、半導体基板１０の表面およびＳｉＮ膜１１の表面に、ＳｉＯ２膜ライナー１２が形成される。言い換えると、基板部１０ａの上面上、フィン部１０ｂの側面上、ＳｉＮ膜１１の側面上および上面上に、ＳｉＯ２膜ライナー１２が形成される。このＳｉＯ２膜ライナー１２の膜厚は、例えば２〜３０ｎｍ程度である。ＳｉＯ２膜ライナー１２を形成することで、その後の工程においてＳｉであるフィン部１０ｂの酸化やクラックの発生を防止することができる。
【００３９】
次に、スピンコーターを用いた塗布法により、ＳｉＯ２膜ライナー１２上に、ＰＳＺ膜１３が形成される。すなわち、基板部１０ａの上面上に形成されたＳｉＯ２膜ライナー１２の上面上、フィン部１０ｂの側面上に形成されたＳｉＯ２膜ライナー１２の側面上、ＳｉＮ膜１１の側面上および上面上に形成されたＳｉＯ２膜ライナー１２の上面上および側面上に、ＰＳＺ膜１３が形成される。これにより、溝６０がＰＳＺ膜１３によって埋め込まれる。
【００４０】
その後、ＰＳＺ膜１３がベークされ、溶媒が除去される（以下、ＰＳＺベーク膜１３と称す）。このとき、ベーク温度は８０〜３００℃程度で、ベーク時間は数十秒間である。ＰＳＺベーク膜１３の膜厚は、Ｓｉパターン（フィン部１０ｂ）が完全に埋め込まれるような膜厚である。
【００４１】
次に、図５（ａ）および（ｂ）に示すように、ＰＳＺベーク膜１３が溶解する薬品を用いて、ＰＳＺベーク膜１３の上部側の一部が除去される。このとき、ＰＳＺベーク膜１３が溝６０の底面（基板部１０ａの上面）から例えば５０ｎｍ程度残存するように除去される。これにより、ＰＳＺベーク膜１３の上面がＳｉＯ２膜ライナー１２の上面よりも低くなる。
【００４２】
なお、ＰＳＺベーク膜１３を除去する薬品としては、ＰＳＺベーク膜１３を溶解する有機溶媒、希フッ化水素酸水溶液、希燐酸水溶液等が用いられる。このとき、ＰＳＺベーク膜１３のみを除去し、ＳｉＯ２膜ライナー１２を溶解させないようにする。なお、ＰＳＺベーク膜１３を除去する前に、ＰＳＺベーク膜１３の平坦化を行ってもよい。
【００４３】
次に、図６（ａ）および（ｂ）に示すように、ＰＳＺベーク膜１３が窒化および酸化される。ＰＳＺは、−ＳｉＨ２−ＮＨ−の骨格を持つ材料である。このため、ＰＳＺを最初に窒素中で焼成（窒化）し、次に酸素または水蒸気中で焼成（酸化）することでＳｉＯＮへ転換させることができる。これにより、ＰＳＺベーク膜１３がＳｉＯＮ膜１３ａに転換される。
【００４４】
ここで、最初の窒素アニールは７００℃以上、次の酸素または水蒸気アニールは８００℃以上で行われることが望ましいが、この限りではない。すなわち、ＰＳＺベーク膜１３が窒化される温度以上、また、酸化される温度以上の温度でアニールを行えばよい。
【００４５】
アニール温度を制御することにより、ＳｉＯＮ膜１３ａ中の窒素原子濃度を１０２０個／ｃｍ３以上にすることが望ましい。これにより、希フッ酸溶液によるＳｉＯＮ膜１３ａのエッチング速度を、熱酸化またはＣＶＤ法により形成されたＳｉＯ２膜ライナー１２のエッチング速度と同程度またはこれより遅くすることができる。
【００４６】
次に、図７（ａ）および（ｂ）に示すように、ＣＶＤ法またはＰＳＺによる塗布法等により、全面に、ＳｉＯ２膜１４が形成される。すなわち、ＳｉＯ２膜ライナー１２およびＳｉＯＮ膜１３ａ上に、ＳｉＯ２膜１４が形成される。これにより、Ｓｉパターン（フィン部１０ｂ）が覆われ、完全に埋め込まれる。なお、ＰＳＺによる塗布法の場合は、ＰＳＺの塗布後に２３０〜９００℃の水蒸気アニールを行ってＰＳＺ膜を酸化させることでＳｉＯ２膜１４を形成する。
【００４７】
次に、図８（ａ）および（ｂ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）等の平坦化プロセスにより、上部側のＳｉＯ２膜１４およびＳｉＮ膜１１の上面上のＳｉＯ２膜ライナー１２を除去して平坦化させる。これにより、ＳｉＮ膜１１の上面が露出する。
【００４８】
次に、図９（ａ）および（ｂ）に示すように、希フッ酸溶液を用いて、ＳｉＯ２膜１４およびＳｉＯ２膜ライナー１２がエッチングされる。これにより、埋め込んだＳｉＯ２膜１４が除去されるとともに、フィン部１０ｂの側面上およびＳｉＮ膜１１の上面上のＳｉＯ２膜ライナー１２の一部も除去される。このとき、フィン部１０ｂの側面上に形成されたＳｉＯ２膜ライナー１２の上面を、ＳｉＯＮ膜１３ａの上面と同程度の高さにするように調整する。このとき、希フッ酸溶液によるＳｉＯＮ膜１３ａのエッチング速度がＳｉＯ２膜ライナー１２のエッチング速度よりも遅いため、ＳｉＯ２膜ライナー１２の上面をＳｉＯＮ膜１３ａの上面と同程度の高さにすることが可能である。
【００４９】
なお、図１０に示すように、フィン部１０ｂの側面上に形成されたＳｉＯ２膜ライナー１２の上面を、ＳｉＯＮ膜１３ａの上面よりも低く形成してもよい。すなわち、フィン部１０ｂの側面上に形成されたＳｉＯ２膜ライナー１２の上面は、ＳｉＯＮ膜１３ａの上面以下の高さになるように調整される。なお、図１０は、図１（ｂ）に示すＡ−Ａ線に沿った断面図であり、ソース／ドレイン領域の断面図であるが、このとき、図１（ｂ）に示すＢ−Ｂ線に沿ったチャネル領域の断面図も同様の構造である。
【００５０】
次に、図９（ａ）および（ｂ）、または図１０に示すように、周知のイオン注入法により、ＳｉＯ２膜ライナー１２内およびＳｉＯＮ膜１３ａ内に不純物が導入され、この不純物イオンをフィン部１０ｂ内に拡散させる。これにより、フィン部１０ｂ内に、パンチスルーストッパーとして機能する高濃度半導体層４０が形成される。
【００５１】
このとき、半導体基板１０（フィン部１０ｂ）がｐ型であれば、砒素等をイオン注入する。一方、ｎ型であれば、ホウ素等をイオン注入する。また、イオンの注入角度は、半導体基板１０（ＳｉＯ２膜ライナー１２およびＳｉＯＮ膜１３ａ）の上面に対して垂直な角度で行われる。しかし、これに限らず、製造装置等の関係により、多少ずれてもよい。具体的には、フィン部１０ｂの側面から多くの不純物イオンが直接注入されない角度であればよい。
【００５２】
本実施形態では、フィン部１０ｂの側面に接するＳｉＯ２膜ライナー１２の上面が、その側面上に形成されたＳｉＯＮ膜１３ａの上面以下の高さである。このように、フィン部１０ｂに接するＳＴＩ３０の表面（上面）の高さを制御することで、フィン部１０ｂ内の不純物イオンの濃度分布の範囲を小さくすることができる。これにより、高濃度半導体層４０の不純物イオンの密度を大きくすることができ、パンチスルーストッパーとしての機能を強めることができる。
【００５３】
なお、その後、結晶欠陥の回復と注入されたイオンの電気的活性化のためにアニールを行ってもよい。
【００５４】
次に、図１１（ａ）および（ｂ）に示すように、リン酸水溶液を用いて、ＳｉＮ膜１１が除去される。
【００５５】
次に、図１２（ａ）および（ｂ）に示すように、例えばＣＶＤ法により、フィン部１０ｂの上面上および側面上に、図示せぬゲート絶縁膜が形成される。その後、例えばＣＶＤ法により、全面に、ゲート電極１５となる電極材料が形成される。電極材料としては、ポリシリコン、Ｗ、Ｒｕ、またはＣｏ等の金属やそれらの合金等、従来から知られているものが用いられる。また、各種の材料を組み合わせて積層構造としてもよい。
【００５６】
この電極材料上に、例えばスパッタ法またはＣＶＤ法により、マスクとなるＳｉＮ膜１６が形成される。ＳｉＮ膜１６の膜厚は、例えば５０〜２００ｎｍ程度である。
【００５７】
次に、図１３（ａ）に示すように、ＳｉＮ膜１６をマスクとしたリソグラフィおよびドライエッチング法により、ソース／ドレイン領域において、電極材料が除去される。これにより、ソース／ドレイン領域において、フィン部１０ｂの上部側が露出し、またＳＴＩ３０（ＳｉＯ２膜ライナー１２およびＳｉＯＮ膜１３ａ）の上面が露出する。
【００５８】
一方、図１３（ｂ）に示すように、チャネル領域において、電極材料は残存する。これにより、チャネル領域において、図示せぬゲート絶縁膜を介してフィン部１０ｂの上部側を覆うようにゲート電極１５が形成される。言い換えると、フィン部１０ｂの上面上および側面上を覆うように、ゲート電極１５が形成される。
【００５９】
次に、図１４（ａ）に示すように、ソース／ドレイン領域において、スパッタ法またはＣＶＤ法により、露出したフィン部１０ｂの表面上およびＳＴＩ３０の表面上に、ＳｉＮ膜ライナー１７が形成される。すなわち、フィン部１０ｂの上面上および側面上、ＳＴＩ３０（ＳｉＯ２膜ライナー１２およびＳｉＯＮ膜１３ａ）の上面上にＳｉＮ膜ライナー１７が形成される。ＳｉＮ膜ライナー１７の膜厚は、２〜３０ｎｍ程度である。このとき、露出したフィン部１０ｂの側面上において、下部側に形成されるＳｉＮ膜ライナー１７の膜厚を大きくするように成膜プロセスを調整することが望ましい。
【００６０】
次に、図１５（ａ）に示すように、ソース／ドレイン領域において、ＳｉＮ膜ライナー１７がエッチングされる。これにより、ソース／ドレイン領域において、ＳＴＩ３０の上面上のＳｉＮ膜ライナー１７、フィン部１０ｂの上面上および上部側の側面上のＳｉＮ膜ライナー１７が除去される。すなわち、フィン部１０ｂの下部側（ＳｉＯ２膜ライナー１２側）の側面上のみにＳｉＮ膜ライナー１７が残存し、フィン部１０ｂの上部側が露出する。このとき、図１５（ｂ）に示すように、チャネル領域において、ＳｉＮ膜１６の一部も除去され得る。
【００６１】
次に、図１６（ａ）に示すように、ソース／ドレイン領域において、露出したフィン部１０ｂの表面上に、Ｓｉ膜１８をエピタキシャル成長させる。すなわち、フィン部１０ｂの上面上および上部側の側面上に、Ｓｉ膜１８が形成される。
【００６２】
次に、図１７（ａ）に示すように、ソース／ドレイン領域において、全面に、金属膜１９を蒸着させる。すなわち、Ｓｉ膜１８の上面上および側面上、ＳＴＩ３０の上面上に、金属膜１９が形成される。金属膜１９は、例えばＣｏまたはＮｉで構成されるが、これに限らず、Ｓｉとシリサイドを形成する金属材料であればよい。このとき、図１７（ｂ）に示すように、チャネル領域において、ＳｉＮ膜１６の上面上にも金属膜１９が形成される。
【００６３】
その後、図２（ａ）に示すように、例えば３００〜５００℃程度で数十分間アニールすることにより、ソース／ドレイン領域において、フィン部１０ｂの上部、Ｓｉ膜１８、および金属膜１９がシリサイド化され、シリサイド膜２０が形成される。これにより、ソース／ドレイン領域において、ＦＵＳＩ電極が形成される。その後、フィン部１０ｂの上部以外の金属膜１９が除去される。
【００６４】
このようにして、本実施形態に係るＦｉｎ−ＦＥＴが完成する。
【００６５】
［効果］
本実施形態によれば、Ｆｉｎ−ＦＥＴにおいて、素子間のＳＴＩ３０として、フィン部１０ｂの表面にＳｉＯ２膜ライナー１２を形成した後、塗布法によりＰＳＺ膜１３を埋め込み、これを窒化および酸化することでＳｉＯＮ膜１３ａを形成する。これにより、その後のエッチング工程において、ＳｉＯ２膜ライナー１２とＳｉＯＮ膜１３ａとのエッチング選択比を制御し、所望のＳＴＩ構造を形成することができる。より具体的には、以下の効果を得ることができる。
【００６６】
通常、図１８の比較例に示すように、ＰＳＺ膜を酸化することで転換されたＳｉＯ２膜５０は、ＳｉＯ２膜ライナー１２と組成比が異なり、エッチング速度が速い。このため、フィン部１０ｂの側面に接するＳｉＯ２膜ライナー１２の上面は、ＳｉＯ２膜５０の上面よりも高くなる。
【００６７】
ところで、フィン部１０ｂにイオン注入する際、まず、それに接するＳＴＩ３０の表面付近に上部側から不純物イオンを打ち込む。その後、不純物イオンを拡散させてフィン部１０ｂに導入する。これにより、フィン部１０ｂにおけるＳＴＩ３０の表面と同程度の高さの領域に、不純物イオンが導入される。
【００６８】
このとき、図１８の比較例に示すように、フィン部の側面に接するＳｉＯ２膜ライナー１２の上面がＳｉＯ２膜５０の上面より高い場合、フィン部１０ａへの不純物イオンの拡散の制御が困難になる。より具体的には、ＳｉＯ２膜ライナー１２の表面付近からの拡散とＳｉＯ２膜５０の表面付近からの拡散とが混同してしまい、高濃度半導体層４０の領域が積層方向に広がってしまう。これにより、フィン部１０ａにおける不純物イオン濃度の分布が広くかつ密度が小さくなってしまい、フィン部１０ａから基板部１０ｂへの電流リークを抑制することが困難になる。
【００６９】
これに対し、本実施形態によれば、フィン部１０ｂの側面に接するＳｉＯ２膜ライナー１２の上面を、ＳｉＯＮ膜１３ａの上面以下の高さに制御することができる。これにより、イオン注入する際、ＳｉＯ２膜ライナー１２の表面付近のみからの拡散によって、高濃度半導体層４０を形成することができる。したがって、フィン部１０ａにおける不純物イオン濃度の分布をせまくかつ密度を大きくすることが可能になる。その結果、フィン部１０ａから基板部１０ｂへの電流リークを抑制することができ、デバイス特性の向上を図ることができる。
【００７０】
また、本実施形態によれば、ＳＴＩ３０は、ＳｉＯＮ膜１３ａを含んでいる。すなわち、ＳＴＩ３０は、ＳｉＯ２のみで構成される場合と比較して、耐久性に優れている。
【００７１】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００７２】
１０…半導体基板、１０ａ…基板部、１０ｂ…フィン部、１２…ＳｉＯ２膜ライナー、１３…ＰＳＺ膜、１３ａ…ＳｉＯＮ膜、１４…ＳｉＯ２膜、４０…高濃度半導体層。
【特許請求の範囲】
【請求項１】
半導体基板に基板部と前記基板部上のフィン部とを形成する工程と、
前記フィン部の側面上に、第１シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜の側面上に、前記シリコン酸化膜の上面より低い上面を有するポリシラザン膜を形成する工程と、
前記ポリシラザン膜を窒化および酸化することでシリコン酸窒化膜に転換する工程と、
全面に、前記フィン部を覆うように第２シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜および前記第２シリコン酸化膜をエッチングすることにより、前記第１シリコン酸化膜の上面を前記シリコン酸窒化膜の上面以下の高さにする工程と、
前記フィン部内に高濃度半導体層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ポリシラザン膜の窒化は窒素中でアニールすることによって行われ、前記ポリシラザン膜の酸化は酸素または水蒸気中でアニールすることによって行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記窒素中でのアニールは７００℃以上で行われ、前記酸素または水蒸気中でのアニールは８００℃以上で行われることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１シリコン酸化膜および前記第２シリコン酸化膜のエッチングは、希フッ酸溶液を用いて行われることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
基板部および前記基板部上のフィン部で構成された半導体基板と、
前記フィン部の下部側の側面上に形成された第１シリコン酸化膜と、
前記第１シリコン酸化膜の側面上に形成され、前記第１シリコン酸化膜の上面以上の高さの上面を有するシリコン酸窒化膜と、
前記フィン部内に形成された高濃度半導体層と、
を具備することを特徴とする半導体装置。
【請求項６】
前記シリコン酸窒化膜の窒素原子の濃度は、１０２０個／ｃｍ３以上であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記高濃度半導体層は、前記第１シリコン酸化膜と同程度の高さに形成されていることを特徴とする請求項５または６に記載の半導体装置。
【請求項１】
半導体基板に基板部と前記基板部上のフィン部とを形成する工程と、
前記フィン部の側面上に、第１シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜の側面上に、前記シリコン酸化膜の上面より低い上面を有するポリシラザン膜を形成する工程と、
前記ポリシラザン膜を窒化および酸化することでシリコン酸窒化膜に転換する工程と、
全面に、前記フィン部を覆うように第２シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜および前記第２シリコン酸化膜をエッチングすることにより、前記第１シリコン酸化膜の上面を前記シリコン酸窒化膜の上面以下の高さにする工程と、
前記フィン部内に高濃度半導体層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ポリシラザン膜の窒化は窒素中でアニールすることによって行われ、前記ポリシラザン膜の酸化は酸素または水蒸気中でアニールすることによって行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記窒素中でのアニールは７００℃以上で行われ、前記酸素または水蒸気中でのアニールは８００℃以上で行われることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１シリコン酸化膜および前記第２シリコン酸化膜のエッチングは、希フッ酸溶液を用いて行われることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
基板部および前記基板部上のフィン部で構成された半導体基板と、
前記フィン部の下部側の側面上に形成された第１シリコン酸化膜と、
前記第１シリコン酸化膜の側面上に形成され、前記第１シリコン酸化膜の上面以上の高さの上面を有するシリコン酸窒化膜と、
前記フィン部内に形成された高濃度半導体層と、
を具備することを特徴とする半導体装置。
【請求項６】
前記シリコン酸窒化膜の窒素原子の濃度は、１０２０個／ｃｍ３以上であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記高濃度半導体層は、前記第１シリコン酸化膜と同程度の高さに形成されていることを特徴とする請求項５または６に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１３−４２０６７（Ｐ２０１３−４２０６７Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７９４７４（Ｐ２０１１−１７９４７４）
【出願日】平成２３年８月１９日（２０１１．８．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１９日（２０１１．８．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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