半導体装置及びその製造方法
【課題】本発明は、トランジスタを容易にOn(オン)させることが可能で、かつ良好なデータ保持特性を実現することの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板12に形成され、第1の方向に延在する第1の素子分離用51、及び第1の素子分離用溝51を埋め込む第1の素子分離用絶縁膜53よりなり、複数の素子形成領域Rを有した活性領域16を区画する第1の素子分離領域14と、半導体基板12に、第1の方向と交差する第2の方向(Y方向)に延在するように形成され、第1の素子分離領域14の一部を分断する第2の素子分離用溝54、及び第2の素子分離用溝54を埋め込む第2の素子分離用絶縁膜56よりなり、複数の素子形成領域Rを区画する第2の素子分離領域17と、を有する。
【解決手段】半導体基板12に形成され、第1の方向に延在する第1の素子分離用51、及び第1の素子分離用溝51を埋め込む第1の素子分離用絶縁膜53よりなり、複数の素子形成領域Rを有した活性領域16を区画する第1の素子分離領域14と、半導体基板12に、第1の方向と交差する第2の方向(Y方向)に延在するように形成され、第1の素子分離領域14の一部を分断する第2の素子分離用溝54、及び第2の素子分離用溝54を埋め込む第2の素子分離用絶縁膜56よりなり、複数の素子形成領域Rを区画する第2の素子分離領域17と、を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、DRAM(Dynamic Random Access Memory)等の半導体装置の微細化(具体的には、半導体素子の微細化)の進展により、ホトリソグラフィ及びドライエッチングを用いて、半導体基板に島状(アイランド状)の微細化された活性領域(素子分離領域(STI(Shallow Trench Isolation)領域)に囲まれた素子形成領域)を形成することが困難になってきている。
DRAMの場合、上記活性領域(素子形成領域)には、選択トランジスタを構成する埋め込みゲート電極や一対の不純物拡散領域(ソース/ドレイン領域)等が形成される。
【0003】
上記ホトリソグラフィ及びドライエッチングを用いて、島状(アイランド状)の微細化された活性領域を形成した場合、ホトリソグラフィ及びドライエッチングが良好に行なわれないことにより、活性領域の両端が丸みを帯びた形状となり、活性領域の上面の面積が所望の値よりも小さくなってしまう。
このような形状とされた活性領域の端に、不純物拡散領域を形成した場合、該不純物活性領域の上面の面積が所望の値よりも小さくなる。
これにより、不純物拡散領域の上面と接触するコンタクトプラグと不純物拡散領域との接触面積も小さくなるため、不純物拡散領域とコンタクトプラグとの間のコンタクト抵抗が大きくなってしまうという問題があった。
【0004】
このような問題を解決する1つの手段として、特許文献1には、半導体基板に形成された溝を埋め込む絶縁膜により構成され、第1の方向に延在する活性領域を区画する素子分離領域(STI領域)と、第1の方向と交差する第2の方向に延在するダミーゲート溝(半導体基板に形成された溝)内に絶縁膜を介して配置され、逆バイアスが印加されることで活性領域を複数の素子形成領域に区画する素子分離領域として機能するダミーゲート電極と、を設けることが開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2010−141107号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1に記載の構成では、逆バイアスを印加することでダミーゲート電極を素子分離領域として機能させているため、逆バイアスの影響により、隣接する選択トランジスタのOn(オン)電流を十分に確保することができないという問題や、接合リーク電流が増加して、DRAMのデータの保持特性が低下してしまうという問題があった。
【課題を解決するための手段】
【0007】
本発明の一観点によれば、半導体基板に形成され、第1の方向に延在する第1の素子分離用溝、及び該第1の素子分離用溝を埋め込む第1の素子分離用絶縁膜よりなり、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域と、前記半導体基板に、前記第1の方向と交差する第2の方向に延在するように形成され、前記第1の素子分離領域の一部を分断する第2の素子分離用溝、及び該第2の素子分離用溝を埋め込む第2の素子分離用絶縁膜よりなり、複数の前記素子形成領域を区画する第2の素子分離領域と、前記素子形成領域に、前記第2の方向に延在するように形成され、かつ底面及び対向する第1及び第2の側面を有するゲート電極用溝と、ゲート絶縁膜を介して、前記ゲート電極用溝の下部に設けられたゲート電極と、前記ゲート電極用溝を埋め込むように配置され、前記ゲート電極の上面を覆う埋め込み絶縁膜と、前記第1の側面側に位置する前記素子形成領域に設けられた第1の不純物拡散領域と、前記第2の側面側に位置する前記素子形成領域に設けられた第2の不純物拡散領域と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【0008】
本発明の半導体装置によれば、半導体基板に形成され、第1の方向に延在する第1の素子分離用溝、及び第1の素子分離用溝を埋め込む第1の素子分離用絶縁膜よりなり、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域と、半導体基板に、第1の方向と交差する第2の方向に延在するように形成され、第1の素子分離領域の一部を分断する第2の素子分離用溝、及び第2の素子分離用溝を埋め込む第2の素子分離用絶縁膜よりなり、複数の素子形成領域を区画する第2の素子分離領域と、を有することにより、第2の素子分離用溝内に、ゲート絶縁膜を介して、逆バイアスが印加されるダミーゲート電極を設けて素子形成領域を区画した場合と比較して、トランジスタを容易にOn(オン)させることができると共に、接合リーク電流を抑制可能となるので、半導体装置のデータの保持特性を向上させることができる。
【図面の簡単な説明】
【0009】
【図1】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略平面図である。
【図2】図1に示すメモリセルアレイのA−A線方向の断面図である。
【図3A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、メモリセルアレイが形成される領域の平面図である。
【図3B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図3Aに示す構造体のA−A線方向の断面図である。
【図3C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図3Aに示す構造体のB−B線方向の断面図である。
【図3D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図3Aに示す構造体のC−C線方向の断面図である。
【図3E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図3Aに示す構造体のD−D線方向の断面図である。
【図4A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、メモリセルアレイが形成される領域の平面図である。
【図4B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図4Aに示す構造体のA−A線方向の断面図である。
【図4C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図4Aに示す構造体のB−B線方向の断面図である。
【図4D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図4Aに示す構造体のC−C線方向の断面図である。
【図4E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図4Aに示す構造体のD−D線方向の断面図である。
【図5A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、メモリセルアレイが形成される領域の平面図である。
【図5B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図5Aに示す構造体のA−A線方向の断面図である。
【図5C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図5Aに示す構造体のB−B線方向の断面図である。
【図5D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図5Aに示す構造体のC−C線方向の断面図である。
【図5E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図5Aに示す構造体のD−D線方向の断面図である。
【図6A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その4)であり、メモリセルアレイが形成される領域の平面図である。
【図6B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その4)であり、図6Aに示す構造体のA−A線方向の断面図である。
【図6C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その4)であり、図6Aに示す構造体のB−B線方向の断面図である。
【図6D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その4)であり、図6Aに示す構造体のC−C線方向の断面図である。
【図6E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その4)であり、図6Aに示す構造体のD−D線方向の断面図である。
【図7A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その5)であり、メモリセルアレイが形成される領域の平面図である。
【図7B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その5)であり、図7Aに示す構造体のA−A線方向の断面図である。
【図7C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その5)であり、図7Aに示す構造体のB−B線方向の断面図である。
【図7D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その5)であり、図7Aに示す構造体のC−C線方向の断面図である。
【図7E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その5)であり、図7Aに示す構造体のD−D線方向の断面図である。
【図8A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その6)であり、メモリセルアレイが形成される領域の平面図である。
【図8B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その6)であり、図8Aに示す構造体のA−A線方向の断面図である。
【図8C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その6)であり、図8Aに示す構造体のB−B線方向の断面図である。
【図8D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その6)であり、図8Aに示す構造体のC−C線方向の断面図である。
【図8E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その6)であり、図8Aに示す構造体のD−D線方向の断面図である。
【図9A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その7)であり、メモリセルアレイが形成される領域の平面図である。
【図9B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その7)であり、図9Aに示す構造体のA−A線方向の断面図である。
【図9C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その7)であり、図9Aに示す構造体のB−B線方向の断面図である。
【図9D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その7)であり、図9Aに示す構造体のC−C線方向の断面図である。
【図9E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その7)であり、図9Aに示す構造体のD−D線方向の断面図である。
【図10A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その8)であり、メモリセルアレイが形成される領域の平面図である。
【図10B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その8)であり、図10Aに示す構造体のA−A線方向の断面図である。
【図10C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その8)であり、図10Aに示す構造体のB−B線方向の断面図である。
【図10D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その8)であり、図10Aに示す構造体のC−C線方向の断面図である。
【図10E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その8)であり、図10Aに示す構造体のD−D線方向の断面図である。
【図11A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その9)であり、メモリセルアレイが形成される領域の平面図である。
【図11B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その9)であり、図11Aに示す構造体のA−A線方向の断面図である。
【図11C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その9)であり、図11Aに示す構造体のB−B線方向の断面図である。
【図11D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その9)であり、図11Aに示す構造体のC−C線方向の断面図である。
【図11E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その9)であり、図11Aに示す構造体のD−D線方向の断面図である。
【図12A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その10)であり、メモリセルアレイが形成される領域の平面図である。
【図12B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その10)であり、図12Aに示す構造体のA−A線方向の断面図である。
【図12C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その10)であり、図12Aに示す構造体のB−B線方向の断面図である。
【図12D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その10)であり、図12Aに示す構造体のC−C線方向の断面図である。
【図12E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その10)であり、図12Aに示す構造体のD−D線方向の断面図である。
【図13A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その11)であり、メモリセルアレイが形成される領域の平面図である。
【図13B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その11)であり、図13Aに示す構造体のA−A線方向の断面図である。
【図13C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その11)であり、図13Aに示す構造体のB−B線方向の断面図である。
【図13D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その11)であり、図13Aに示す構造体のC−C線方向の断面図である。
【図13E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その11)であり、図13Aに示す構造体のD−D線方向の断面図である。
【図14A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その12)であり、メモリセルアレイが形成される領域の平面図である。
【図14B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その12)であり、図14Aに示す構造体のA−A線方向の断面図である。
【図14C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その12)であり、図14Aに示す構造体のB−B線方向の断面図である。
【図14D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その12)であり、図14Aに示す構造体のC−C線方向の断面図である。
【図14E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その12)であり、図14Aに示す構造体のD−D線方向の断面図である。
【図15A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その13)であり、メモリセルアレイが形成される領域の平面図である。
【図15B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その13)であり、図15Aに示す構造体のA−A線方向の断面図である。
【図15C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その13)であり、図15Aに示す構造体のB−B線方向の断面図である。
【図15D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その13)であり、図15Aに示す構造体のC−C線方向の断面図である。
【図15E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その13)であり、図15Aに示す構造体のD−D線方向の断面図である。
【図16A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その14)であり、メモリセルアレイが形成される領域の平面図である。
【図16B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その14)であり、図16Aに示す構造体のA−A線方向の断面図である。
【図16C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その14)であり、図16Aに示す構造体のB−B線方向の断面図である。
【図16D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その14)であり、図16Aに示す構造体のC−C線方向の断面図である。
【図16E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その14)であり、図16Aに示す構造体のD−D線方向の断面図である。
【図17A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その15)であり、メモリセルアレイが形成される領域の平面図である。
【図17B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その15)であり、図17Aに示す構造体のA−A線方向の断面図である。
【図17C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その15)であり、図17Aに示す構造体のB−B線方向の断面図である。
【図17D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その15)であり、図17Aに示す構造体のC−C線方向の断面図である。
【図17E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その15)であり、図17Aに示す構造体のD−D線方向の断面図である。
【図18】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その16)である。
【図19】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その17)である。
【図20】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その18)である。
【図21】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その19)である。
【図22A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その1)であり、メモリセルアレイが形成される領域の平面図である。
【図22B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その1)であり、図22Aに示す構造体のA−A線方向の断面図である。
【図22C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その1)であり、図22Aに示す構造体のB−B線方向の断面図である。
【図22D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その1)であり、図22Aに示す構造体のC−C線方向の断面図である。
【図22E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その1)であり、図22Aに示す構造体のD−D線方向の断面図である。
【図23A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その2)であり、メモリセルアレイが形成される領域の平面図である。
【図23B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その2)であり、図23Aに示す構造体のA−A線方向の断面図である。
【図23C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その2)であり、図23Aに示す構造体のB−B線方向の断面図である。
【図23D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その2)であり、図23Aに示す構造体のC−C線方向の断面図である。
【図23E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その2)であり、図23Aに示す構造体のD−D線方向の断面図である。
【図24A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その1)であり、メモリセルアレイが形成される領域の平面図である。
【図24B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その1)であり、図24Aに示す構造体のA−A線方向の断面図である。
【図24C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その1)であり、図24Aに示す構造体のB−B線方向の断面図である。
【図24D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その1)であり、図24Aに示す構造体のC−C線方向の断面図である。
【図24E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その1)であり、図24Aに示す構造体のD−D線方向の断面図である。
【図25A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その2)であり、メモリセルアレイが形成される領域の平面図である。
【図25B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その2)であり、図25Aに示す構造体のA−A線方向の断面図である。
【図25C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その2)であり、図25Aに示す構造体のB−B線方向の断面図である。
【図25D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その2)であり、図25Aに示す構造体のC−C線方向の断面図である。
【図25E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その2)であり、図25Aに示す構造体のD−D線方向の断面図である。
【図26A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その3)であり、メモリセルアレイが形成される領域の平面図である。
【図26B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その3)であり、図26Aに示す構造体のA−A線方向の断面図である。
【図26C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その3)であり、図26Aに示す構造体のB−B線方向の断面図である。
【図26D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その3)であり、図26Aに示す構造体のC−C線方向の断面図である。
【図26E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その3)であり、図26Aに示す構造体のD−D線方向の断面図である。
【図27A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その4)であり、メモリセルアレイが形成される領域の平面図である。
【図27B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その4)であり、図27Aに示す構造体のA−A線方向の断面図である。
【図27C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その4)であり、図27Aに示す構造体のB−B線方向の断面図である。
【図27D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その4)であり、図27Aに示す構造体のC−C線方向の断面図である。
【図27E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その4)であり、図27Aに示す構造体のD−D線方向の断面図である。
【図28】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。
【図29A】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、メモリセルアレイが形成される領域の平面図である。
【図29B】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図29Aに示す構造体のA−A線方向の断面図である。
【図29C】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図29Aに示す構造体のB−B線方向の断面図である。
【図29D】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図29Aに示す構造体のC−C線方向の断面図である。
【図29E】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図29Aに示す構造体のD−D線方向の断面図である。
【図30A】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その1)であり、メモリセルアレイが形成される領域の平面図である。
【図30B】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その1)であり、図30Aに示す構造体のA−A線方向の断面図である。
【図30C】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その1)であり、図30Aに示す構造体のB−B線方向の断面図である。
【図30D】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その1)であり、図30Aに示す構造体のC−C線方向の断面図である。
【図30E】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その1)であり、図30Aに示す構造体のD−D線方向の断面図である。
【図31A】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その2)であり、メモリセルアレイが形成される領域の平面図である。
【図31B】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その2)であり、図31Aに示す構造体のA−A線方向の断面図である。
【図31C】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その2)であり、図31Aに示す構造体のB−B線方向の断面図である。
【図31D】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その2)であり、図31Aに示す構造体のC−C線方向の断面図である。
【図31E】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その2)であり、図31Aに示す構造体のD−D線方向の断面図である。
【図32】本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。
【図33A】本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、メモリセルアレイが形成される領域の平面図である。
【図33B】本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図33Aに示す構造体のA−A線方向の断面図である。
【図33C】本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図33Aに示す構造体のB−B線方向の断面図である。
【図33D】本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図33Aに示す構造体のC−C線方向の断面図である。
【図33E】本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図33Aに示す構造体のD−D線方向の断面図である。
【図34】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。
【図35A】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、メモリセルアレイが形成される領域の平面図である。
【図35B】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図35Aに示す構造体のA−A線方向の断面図である。
【図35C】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図35Aに示す構造体のB−B線方向の断面図である。
【図35D】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図35Aに示す構造体のC−C線方向の断面図である。
【図35E】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図35Aに示す構造体のD−D線方向の断面図である。
【図36A】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、メモリセルアレイが形成される領域の平面図である。
【図36B】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図36Aに示す構造体のA−A線方向の断面図である。
【図36C】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図36Aに示す構造体のB−B線方向の断面図である。
【図36D】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図36Aに示す構造体のC−C線方向の断面図である。
【図36E】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図36Aに示す構造体のD−D線方向の断面図である。
【図37A】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、メモリセルアレイが形成される領域の平面図である。
【図37B】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図37Aに示す構造体のA−A線方向の断面図である。
【図37C】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図37Aに示す構造体のB−B線方向の断面図である。
【図37D】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図37Aに示す構造体のC−C線方向の断面図である。
【図37E】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図37Aに示す構造体のD−D線方向の断面図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【0011】
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略平面図であり、図2は、図1に示すメモリセルアレイのA−A線方向の断面図である。
図1及び図2では、第1の実施の形態の半導体装置10の一例としてDRAM(Dynamic Random Access Memory)を挙げる。また、図1では、DRAMのメモリセルアレイのレイアウトの一例を図示する。
図1において、X方向は、ビット線34の延在方向を示しており、Y方向は、X方向に対して交差するゲート電極22、及び第2の素子分離領域17の延在方向(第2の方向)を示している。
【0012】
また、図1では、説明の便宜上、メモリセルアレイ11の構成要素のうち、半導体基板12、第1の素子分離領域14、活性領域16、第2の素子分離領域17、ゲート電極用溝18、ゲート電極22、ビット線34、コンタクトプラグ42、容量コンタクトパッド44、及び複数の素子形成領域Rのみを同一平面上に図示し、これら以外のメモリセルアレイ11の構成要素の図示を省略する。
また、図2では、実際には、図1に示すX方向に延在するビット線34を模式的に図示する。また、図2において、図1に示す半導体装置10と同一構成部分には同一符号を付す。
【0013】
第1の実施の形態の半導体装置10は、図1及び図2に示すメモリセルアレイ11が形成されるメモリセル領域と、メモリセル領域の周囲に配置された図示していない周辺回路領域(周辺回路が形成される領域)と、を有する。
図1及び図2を参照するに、第1の実施の形態の半導体装置10に設けられたメモリセルアレイ11は、半導体基板12と、パッド酸化膜13と、第1の素子分離領域14と、複数の素子形成領域Rを有した活性領域16と、第2の素子分離領域17と、ゲート電極用溝18と、トランジスタ19−1,19−2と、ゲート絶縁膜21と、埋め込み型ゲート電極であるゲート電極22と、埋め込み絶縁膜24と、第1の不純物拡散領域28と、第2の不純物拡散領域29と、開口部32と、ビット線34と、キャップ絶縁膜36と、サイドウォール膜37と、層間絶縁膜38と、コンタクト孔41と、コンタクトプラグ42と、容量コンタクトパッド44と、シリコン窒化膜46と、キャパシタ48と、を有する。
【0014】
図1及び図2を参照するに、半導体基板12は、板状とされた基板である。半導体基板12としては、例えば、p型シリコン基板を用いることができる。この場合、半導体基板12のp型不純物濃度は、例えば、1E14cm−3〜1E15cm−3とすることができる。なお、以下、半導基板12としてp型シリコン基板を用いた場合を例に挙げて説明する。
図2を参照するに、パッド酸化膜13は、第1の不純物拡散領域28の上面28aを覆うように設けられている。パッド酸化膜13の厚さは、例えば、5nmとすることができる。
【0015】
図1を参照するに、第1の素子分離領域14は、第1の素子分離用溝51と、第1の素子分離用絶縁膜53とを有する。
第1の素子分離用溝51は、図1に示すX方向に対して所定角度傾斜した方向(第1の方向)に延在するように、半導体基板12に形成されている。第1の素子分離用溝51は、図1に示すY方向に対して所定の間隔で複数形成されている。第1の素子分離用溝51の深さは、例えば、150nmとすることができる。
【0016】
第1の素子分離用絶縁膜53は、第1の絶縁膜53−1と、第1の埋め込み絶縁膜53−2とを有する(後述する図5C参照)。第1の絶縁膜53−1は、第1の素子分離用溝51の内面を覆うように設けられている(図5C参照)。第1の絶縁膜53−1は、熱酸化法により形成された熱酸化膜(シリコン酸化膜(SiO2膜))であり、その厚さは、例えば、5nmとすることができる。
第1の埋め込み絶縁膜53−2は、第1の絶縁膜53−1を介して、第1の素子分離用溝51を埋め込むように配置されている。図示してはいないが、第1の素子分離用絶縁膜53の上面は、パッド絶縁膜13の上面13aに対して面一とされている(図5C参照)。第1の素子分離用絶縁膜53としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
上記構成とされた第1の素子分離領域14は、第1の方向に対して帯状に延在し、かつ複数の素子形成領域Rを有した活性領域16を区画している。
【0017】
図1及び図2を参照するに、第2の素子分離領域17は、第2の素子分離用溝54と、第2の素子分離用絶縁膜56と、を有する。第2の素子分離用溝54は、図1に示すY方向(第2の方向)に延在するように、半導体基板12に形成されている。
これにより、第2の素子分離用溝54は、第1の素子分離領域14の一部を分断している。第2の素子分離用溝54は、隣り合うように配置された2つのゲート電極22を挟み込むように形成されている。第2の素子分離用溝54の深さは、ゲート電極用溝18の深さと略等しい。第2の素子分離用溝54の深さは、例えば、150nmとすることができる。
【0018】
第2の素子分離用絶縁膜56は、第2の絶縁膜56−1と、第2の埋め込み絶縁膜56−2とを有する。第2の絶縁膜56−1は、第2の素子分離用溝54の内面を覆うように設けられている。第2の絶縁膜56−1は、熱酸化法により形成された熱酸化膜(シリコン酸化膜(SiO2膜))であり、その厚さは、例えば、5nmとすることができる。
第2の絶縁膜56−1は、ゲート絶縁膜21を形成する際に、ゲート絶縁膜21と共に形成される膜である。つまり、第2の絶縁膜56−1は、ゲート絶縁膜21と同じ構成(具体的には、同じ膜種及び厚さ)とされている。
【0019】
第2の埋め込み絶縁膜56−2は、第2の絶縁膜56−1を介して、第2の素子分離用溝54を埋め込むように配置されている。第2の埋め込み絶縁膜56−2の上端は、少し突出しており、この突出した部分の外周側面は、パッド酸化膜13により覆われている。第2の埋め込み絶縁膜56−2の上面56−2aは、パッド酸化膜13の上面13aに対して面一とされている。
第2の埋め込み絶縁膜56−2は、埋め込み絶縁膜24を形成する際に、埋め込み絶縁膜24と同時に形成される膜である。第2の埋め込み絶縁膜56−2としては、シリコン酸化膜(SiO2膜)を用いることができる。
上記構成とされた第2の素子分離領域17は、活性領域16を複数の素子形成領域Rに区画している(図1参照)。
【0020】
このように、半導体基板12に形成された第1の素子分離用溝51に第1の絶縁膜53−1及び第1の埋め込み絶縁膜53−2を埋め込むことで構成された第1の素子分離領域14と、半導体基板12に形成された第2の素子分離用溝54に第2の絶縁膜56−1及び第2の埋め込み絶縁膜56−2を埋め込むことで構成された第2の素子分離領域17と、を設けて、活性領域16を複数の素子形成領域Rに区画することにより、第2の素子分離用溝54内に、ゲート絶縁膜21を介して、逆バイアスが印加されるダミーゲート電極(図示せず)を設けて複数の素子形成領域Rを区画した場合と比較して、トランジスタ19−1,19−2を容易にOn(オン)させることができると共に、接合リーク電流を抑制可能となるので、半導体装置10のデータの保持特性を向上させることができる。
また、ダミーゲート電極(図示せず)を設けた場合に必要なダミーゲート電極に逆バイアスを印加するための配線(図示せず)を設ける必要がないため、半導体装置10の小型化を図ることができる。
【0021】
図1及び図2を参照するに、ゲート電極用溝18は、2つの第2の素子分離領域17間に位置する素子形成領域Rに、Y方向に延在するように2つ設けられている。ゲート電極用溝18は、底面18c及び対向する第1及び第2の側面18a,18bよりなる内面により区画されている。上記2つのゲート電極用溝18は、第2の側面18bが対向するように配置されている。
ゲート電極用溝18の深さは、第1の素子分離用溝51の深さよりも浅く、かつ第2の素子分離用溝54の深さと略等しくなるように構成されている。第2の素子分離用溝54の深さが150nmの場合、ゲート電極用溝18の深さは、例えば、150nmとすることができる。
【0022】
図2を参照するに、トランジスタ19−1,19−2は、トレンチゲート型トランジスタであり、ゲート絶縁膜21と、ゲート電極22と、埋め込み絶縁膜24と、第1の不純物拡散領域28と、第2の不純物拡散領域29と、を有する。
図2に示すように、トランジスタ19−1,19−2は、隣り合うように配置されている。第2の不純物拡散領域29は、トランジスタ19−1,19−2の共通の不純物拡散領域(図2に示す構造の場合、ドレイン領域)として機能する。
【0023】
図2を参照するに、ゲート絶縁膜21は、ゲート電極用溝18の第1及び第2の側面18a,18b、及びゲート電極用溝18の底面18cを覆うように設けられている。ゲート絶縁膜21としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
ゲート絶縁膜21として単層のシリコン酸化膜(SiO2膜)を用いる場合、ゲート絶縁膜21の厚さは、例えば、5nmとすることができる。
【0024】
図2を参照するに、ゲート電極22は、ゲート絶縁膜21を介して、ゲート電極用溝18の下部を埋め込むように配置されている。これにより、ゲート電極22の上面22aは、半導体基板12の主面12aよりも低い位置に配置されている。ゲート電極22は、第1の導電膜57と、第2の導電膜58とを順次積層した構成とされている。第1の導電膜57としては、窒化チタン膜を用いることができる。この場合、第2の導電膜58としては、タングステン膜を用いることができる。
【0025】
図2を参照するに、埋め込み絶縁膜24は、ゲート絶縁膜21及びゲート電極22が形成されたゲート電極用溝18を埋め込むように設けられている。これにより、埋め込み絶縁膜24は、ゲート電極22の上面22aを覆っている。
また、埋め込み絶縁膜24の上端は、半導体基板12の主面12aよりも少し突出している。埋め込み絶縁膜24の上面24aは、パッド酸化膜13の上面13aに対して面一とされている。埋め込み絶縁膜24としては、シリコン酸化膜(SiO2膜)を用いることができる。
【0026】
図2を参照するに、第1の不純物拡散領域28は、ゲート電極用溝18の第1の側面18a側に位置する素子形成領域R(具体的には、半導体基板12)に設けられている。具体的には、第1の不純物拡散領域28は、ゲート電極用溝18と第2の素子分離領用溝54との間に位置する素子形成領域Rに形成されている。第1の不純物拡散領域28の上面28aは、半導体基板12の主面12aに対して略面一とされている。
第1の不純物拡散領域28は、トランジスタ19−1,19−2を構成する各ゲート電極22に対してそれぞれ設けられている。第1の不純物拡散領域28は、トランジスタ19−1,19−2のソース/ドレイン領域(図2に示す構造の場合は、ソース領域)として機能する不純物拡散領域である。半導体基板12がp型シリコン基板の場合、第1の不純物拡散領域28は、半導体基板12にn型不純物をイオン注入することで形成する。
【0027】
図2を参照するに、第2の不純物拡散領域29は、2つのゲート電極用溝18の間に配置された素子形成領域Rに設けられている。
第2の不純物拡散領域29は、トランジスタ19−1,19−2に対して共通のソース/ドレイン領域(図2に示す構造の場合は、ドレイン領域)として機能する不純物拡散領域である。半導体基板12がp型シリコン基板の場合、第2の不純物拡散領域29は、半導体基板12にn型不純物をイオン注入することで形成する。
【0028】
図2を参照するに、開口部32は、2つのゲート電極用溝18から突出した埋め込み絶縁膜24の間に形成されている。開口部32は、第2の不純物拡散領域29の上面29aを露出するように形成されている。
【0029】
図2を参照するに、ビット線34は、埋め込み絶縁膜24の上面24aに設けられており、その下端は第2の不純物拡散領域29の上面29aと接触している。これにより、ビット線34は、第2の不純物拡散領域29と電気的に接続されている。
ビット線34の材料としては、ポリシリコン膜、窒化チタン膜、及びタングステン膜を順次積層した積層膜や、ポリシリコン膜、或いは窒化チタン膜等を用いることができる。
【0030】
図2を参照するに、キャップ絶縁膜36は、ビット線34の上面を覆うように設けられている。キャップ絶縁膜36は、ビット線34の上面を保護すると共に、異方性エッチング(具体的には、ドライエッチング)によりビット線34となる母材(導電膜)をパターニングする際のエッチングマスクとして機能する。キャップ絶縁膜36としては、シリコン窒化膜(SiN膜)と、シリコン酸化膜(SiO2膜)とを順次積層させた積層膜を用いることができる。
【0031】
図2を参照するに、サイドウォール膜37は、ビット線34の側面を覆うように設けられている。サイドウォール膜37は、ビット線34の側壁を保護する機能を有する。サイドウォール膜37としては、シリコン窒化膜(SiN膜)と、シリコン酸化膜(SiO2膜)とを順次積層させた積層膜を用いることができる。
【0032】
図2を参照するに、層間絶縁膜38は、パッド絶縁膜13の上面13a、及び第2の埋め込み絶縁膜56−2の上面56−2aに設けられている。
層間絶縁膜38の上面38aは、キャップ絶縁膜36の上面36aに対して面一とされている。層間絶縁膜38としては、例えば、CVD(Chemical Vapor Deposition)法により形成されたシリコン酸化膜(SiO2膜)、或いは、SOG(Spin on Grass)法により形成された塗布系の絶縁膜(シリコン酸化膜(SiO2膜))を用いることができる。
【0033】
図2を参照するに、コンタクト孔41は、第1の不純物拡散領域28の上面28aの一部を露出するように、パッド絶縁膜13、埋め込み絶縁膜24、及び層間絶縁膜38に形成されている。
図2を参照するに、コンタクトプラグ42は、コンタクト孔41を埋め込むように設けられている。コンタクトプラグ42の下端は、第1の不純物拡散領域28の上面28aの一部と接触している。
これによりコンタクトプラグ42は、第1の不純物拡散領域28と電気的に接続されている。コンタクトプラグ42の上面42aは、層間絶縁膜38の上面38aに対して面一とされている。コンタクトプラグ42は、例えば、窒化チタン膜と、タングステン膜とを順次積層した積層構造とすることができる。
【0034】
図2を参照するに、容量コンタクトパッド44は、その一部がコンタクトプラグ42の上面42aと接続されるように、層間絶縁膜38の上面38aに設けられている。容量コンタクトパッド44上には、キャパシタ48を構成する下部電極61が接続されている。これにより、容量コンタクトパッド44は、コンタクトプラグ42と下部電極61とを電気的に接続している。
【0035】
図1を参照するに、容量コンタクトパッド44は、円形状とされており、Y方向において、コンタクトプラグ42に対して互い違いの位置に配列されている。これらの容量コンタクトパッド44は、X方向において、隣り合うビット線34間に配置されている。
つまり、容量コンタクトパッド44は、Y方向に沿って1つおきにゲート電極22上に容量コンタクトパッド44の中心部を配置するか、Y方向に沿って1つおきにゲート電極22の側面上方に容量コンタクトパッド44の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド44は、Y方向に千鳥状に配置されている。
【0036】
図2を参照するに、シリコン窒化膜46は、容量コンタクトパッド44の外周部を囲むように、層間絶縁膜38の上面38aに設けられている。
キャパシタ48は、容量コンタクトパッド44に対してそれぞれ1つ設けられている。1つのキャパシタ48は、1つの下部電極61と、複数の下部電極61に対して共通の容量絶縁膜62と、複数の下部電極61に対して共通の電極である上部電極63と、を有する。
【0037】
下部電極61は、容量コンタクトパッド44上に設けられており、容量コンタクトパッド44と接続されている。下部電極61は、王冠形状とされている。
容量絶縁膜62は、シリコン窒化膜46から露出された複数の下部電極61の表面、及びシリコン窒化膜46の上面を覆うように設けられている。
上部電極63は、容量絶縁膜62の表面を覆うように設けられている。上部電極63は、容量絶縁膜62が形成された下部電極61の内部、及び複数の下部電極61間を埋め込むように配置されている。上部電極63の上面63aは、複数の下部電極61の上端よりも上方に配置されている。
【0038】
上記構成とされたキャパシタ48は、容量コンタクトパッド44を介して、第1の不純物拡散領域28と電気的に接続されている。
なお、上部電極63の上面63aを覆う層間絶縁膜(図示せず)、該層間絶縁膜に内設されたコンタクトプラグ(図示せず)、及び該コンタクトプラグと接続された配線(図示せず)等を設けてもよい。
【0039】
第1の実施の形態の半導体装置によれば、半導体基板12に形成された第1の素子分離用溝51に第1の絶縁膜53−1及び第1の埋め込み絶縁膜53−2を埋め込むことで構成された第1の素子分離領域14と、半導体基板12に形成された第2の素子分離用溝54に第2の絶縁膜56−1及び第2の埋め込み絶縁膜56−2を埋め込むことで構成された第2の素子分離領域17と、を設けて、活性領域16を複数の素子形成領域Rに区画することにより、第2の素子分離用溝54内に、ゲート絶縁膜21を介して、逆バイアスが印加されるダミーゲート電極(図示せず)を設けて複数の素子形成領域Rを区画した場合と比較して、トランジスタ19−1,19−2を容易にOn(オン)させることができると共に、接合リーク電流を抑制可能となるので、半導体装置10のデータの保持特性を向上させることができる。
また、ダミーゲート電極(図示せず)を設けた場合に必要なダミーゲート電極に逆バイアスを印加するための配線(図示せず)を設ける必要がないため、半導体装置10の小型化を図ることができる。
【0040】
図3A〜図3E、図4A〜図4E、図5A〜図5E、図6A〜図6E、図7A〜図7E、図8A〜図8E、図9A〜図9E、図10A〜図10E、図11A〜図11E、図12A〜図12E、図13A〜図13E、図14A〜図14E、図15A〜図15E、図16A〜図16E、図17A〜図17E、図18、図19、図20、及び図21は、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
【0041】
図3Aは、メモリセルアレイが形成される領域の平面図であり、図3Bは、図3Aに示す構造体のA−A線方向の断面図であり、図3Cは、図3Aに示す構造体のB−B線方向の断面図であり、図3Dは、図3Aに示す構造体のC−C線方向の断面図であり、図3Eは、図3Aに示す構造体のD−D線方向の断面図である。
図4Aは、メモリセルアレイが形成される領域の平面図であり、図4Bは、図4Aに示す構造体のA−A線方向の断面図であり、図4Cは、図4Aに示す構造体のB−B線方向の断面図であり、図4Dは、図4Aに示す構造体のC−C線方向の断面図であり、図4Eは、図4Aに示す構造体のD−D線方向の断面図である。
図5Aは、メモリセルアレイが形成される領域の平面図であり、図5Bは、図5Aに示す構造体のA−A線方向の断面図であり、図5Cは、図5Aに示す構造体のB−B線方向の断面図であり、図5Dは、図5Aに示す構造体のC−C線方向の断面図であり、図5Eは、図5Aに示す構造体のD−D線方向の断面図である。
図6Aは、メモリセルアレイが形成される領域の平面図であり、図6Bは、図6Aに示す構造体のA−A線方向の断面図であり、図6Cは、図6Aに示す構造体のB−B線方向の断面図であり、図6Dは、図6Aに示す構造体のC−C線方向の断面図であり、図6Eは、図6Aに示す構造体のD−D線方向の断面図である。
【0042】
図7Aは、メモリセルアレイが形成される領域の平面図であり、図7Bは、図7Aに示す構造体のA−A線方向の断面図であり、図7Cは、図7Aに示す構造体のB−B線方向の断面図であり、図7Dは、図7Aに示す構造体のC−C線方向の断面図であり、図7Eは、図7Aに示す構造体のD−D線方向の断面図である。
図8Aは、メモリセルアレイが形成される領域の平面図であり、図8Bは、図8Aに示す構造体のA−A線方向の断面図であり、図8Cは、図8Aに示す構造体のB−B線方向の断面図であり、図8Dは、図8Aに示す構造体のC−C線方向の断面図であり、図8Eは、図8Aに示す構造体のD−D線方向の断面図である。
図9Aは、メモリセルアレイが形成される領域の平面図であり、図9Bは、図9Aに示す構造体のA−A線方向の断面図であり、図9Cは、図9Aに示す構造体のB−B線方向の断面図であり、図9Dは、図9Aに示す構造体のC−C線方向の断面図であり、図9Eは、図9Aに示す構造体のD−D線方向の断面図である。
図10Aは、メモリセルアレイが形成される領域の平面図であり、図10Bは、図10Aに示す構造体のA−A線方向の断面図であり、図10Cは、図10Aに示す構造体のB−B線方向の断面図であり、図10Dは、図10Aに示す構造体のC−C線方向の断面図であり、図10Eは、図10Aに示す構造体のD−D線方向の断面図である。
【0043】
図11Aは、メモリセルアレイが形成される領域の平面図であり、図11Bは、図11Aに示す構造体のA−A線方向の断面図であり、図11Cは、図11Aに示す構造体のB−B線方向の断面図であり、図11Dは、図11Aに示す構造体のC−C線方向の断面図であり、図11Eは、図11Aに示す構造体のD−D線方向の断面図である。
図12Aは、メモリセルアレイが形成される領域の平面図であり、図12Bは、図12Aに示す構造体のA−A線方向の断面図であり、図12Cは、図12Aに示す構造体のB−B線方向の断面図であり、図12Dは、図12Aに示す構造体のC−C線方向の断面図であり、図12Eは、図12Aに示す構造体のD−D線方向の断面図である。
図13Aは、メモリセルアレイが形成される領域の平面図であり、図13Bは、図13Aに示す構造体のA−A線方向の断面図であり、図13Cは、図13Aに示す構造体のB−B線方向の断面図であり、図13Dは、図13Aに示す構造体のC−C線方向の断面図であり、図13Eは、図13Aに示す構造体のD−D線方向の断面図である。
図14Aは、メモリセルアレイが形成される領域の平面図であり、図14Bは、図14Aに示す構造体のA−A線方向の断面図であり、図14Cは、図14Aに示す構造体のB−B線方向の断面図であり、図14Dは、図14Aに示す構造体のC−C線方向の断面図であり、図14Eは、図14Aに示す構造体のD−D線方向の断面図である。
【0044】
図15Aは、メモリセルアレイが形成される領域の平面図であり、図15Bは、図15Aに示す構造体のA−A線方向の断面図であり、図15Cは、図15Aに示す構造体のB−B線方向の断面図であり、図15Dは、図15Aに示す構造体のC−C線方向の断面図であり、図15Eは、図15Aに示す構造体のD−D線方向の断面図である。
図16Aは、メモリセルアレイが形成される領域の平面図であり、図16Bは、図16Aに示す構造体のA−A線方向の断面図であり、図16Cは、図16Aに示す構造体のB−B線方向の断面図であり、図16Dは、図16Aに示す構造体のC−C線方向の断面図であり、図16Eは、図16Aに示す構造体のD−D線方向の断面図である。
図17Aは、メモリセルアレイが形成される領域の平面図であり、図17Bは、図17Aに示す構造体のA−A線方向の断面図であり、図17Cは、図17Aに示す構造体のB−B線方向の断面図であり、図17Dは、図17Aに示す構造体のC−C線方向の断面図であり、図17Eは、図17Aに示す構造体のD−D線方向の断面図である。
【0045】
また、図18〜図21は、図2に示す第1の実施の形態の半導体装置10の切断面に対応する断面図である。
さらに、図3A〜図3E、図4A〜図4E、図5A〜図5E、図6A〜図6E、図7A〜図7E、図8A〜図8E、図9A〜図9E、図10A〜図10E、図11A〜図11E、図12A〜図12E、図13A〜図13E、図14A〜図14E、図15A〜図15E、図16A〜図16E、及び図17A〜図17Eに示すA−A線、B−B線、C−C線、及びD−D線は、図1に示すA−A線、B−B線、C−C線、及びD−D線にそれぞれ対応している。
【0046】
図3A〜図3E、図4A〜図4E、図5A〜図5E、図6A〜図6E、図7A〜図7E、図8A〜図8E、図9A〜図9E、図10A〜図10E、図11A〜図11E、図12A〜図12E、図13A〜図13E、図14A〜図14E、図15A〜図15E、図16A〜図16E、図17A〜図17E、図18、図19、図20、及び図21を参照して、第1の実施の形態に係る半導体装置10(具体的には、メモリセルアレイ11)の製造方法について説明する。
【0047】
始めに、図3A〜図3Eに示す工程では、半導体基板12としてp型シリコン基板(p型不純物の濃度は、例えば、1E14cm−3〜1E15cm−3)を準備し、その後、半導体基板12の主面12aに、パッド酸化膜13を形成し、次いで、パッド酸化膜13上に、溝状の開口部66aを有したシリコン窒化膜66を形成する。
このとき、パッド酸化膜13の厚さは、例えば、5nmとすることができる。また、シリコン窒化膜66の厚さは、例えば、50nmとすることができる。
【0048】
図3Aに示すように、開口部66aは、X方向に所定角度傾斜した方向(第1の方向)に対して帯状に延在し、かつY方向に所定の間隔で複数形成する。
また、開口部66aは、第1の素子分離用溝51の形成領域に対応するパッド酸化膜13の上面を露出するように形成する。
開口部66aは、シリコン窒化膜66上にパターニングされたホトレジスト(図示せず)を形成し、該ホトレジストをマスクとする異方性エッチングによりシリコン窒化膜66をエッチングすることで形成する。該ホトレジストは、開口部66aを形成後に除去する。
【0049】
次いで、開口部66aを有したシリコン窒化膜66をマスクとする異方性エッチング(具体的には、ドライエッチング)により、半導体基板12をエッチングすることで、第1の方向に延在する第1の素子分離用溝51を形成する。
第1の素子分離用溝51の深さD1(半導体基板12の主面12aを基準としたときの深さ)は、例えば、250nmとすることができる。
【0050】
次いで、図4A〜図4Eに示す工程では、熱酸化法により、第1の素子分離用溝51の内面を覆う第1の絶縁膜53−1として熱酸化膜(シリコン酸化膜(SiO2膜))を形成する。このとき、第1の絶縁膜53−1は、パッド酸化膜13の側面、及びシリコン窒化膜66の上面及び側面を覆うように形成される。パッド酸化膜13の厚さは、例えば、5nmとすることができる。
このように、熱酸化法により、第1の素子分離用溝51の内面を覆う第1の絶縁膜53−1を形成することで、第1の素子分離用溝51を形成する際のドライエッチングにより、第1の素子分離用溝51の内面に形成されたダメージ層を第1の絶縁膜53−1内に取り込むことが可能となる(つまり、第1の素子分離用溝51の内面のダメージ層を除去することが可能となる)ので、リーク源を低減することができる。
【0051】
次いで、図5A〜図5Eに示す工程では、第1の絶縁膜53−1を介して、第1の素子分離用溝51を埋め込むと共に、上面53−2aがパッド酸化膜13の上面13aに対して略面一となるように、第1の埋め込み絶縁膜53−2を形成する。
具体的には、CVD法またはHDP(High Density Plasma)法により形成されたシリコン酸化膜(SiO2膜))、或いはSOG法により形成された塗布系のシリコン酸化膜(SiO2膜)により、第1の絶縁膜53−1を介して、第1の素子分離用溝51を埋め込むことで、第1の埋め込み絶縁膜53−2を形成する。
【0052】
次いで、CMP(Chemical Mechanical Polishing)法により、シリコン窒化膜66の上面よりも上方に成膜されたシリコン酸化膜(SiO2膜)を除去する。
その後、フッ化水素(HF)により、該シリコン酸化膜(SiO2膜)の上部、及び第1の絶縁膜53−1の上部をエッチングすることで、第1の素子分離用溝51に、上面53−2aがパッド酸化膜13の上面13aに対して略面一とされた第1の埋め込み絶縁膜53−2を形成する。
これにより、第1の素子分離用溝51、第1の絶縁膜53−1、及び第1の埋め込み絶縁膜53−2よりなり、上面53aがパッド絶縁膜13の上面13aに対して面一とされ、かつ第1の方向に延在する帯状の活性領域16を区画する第1の素子分離領域14が形成される。
その後、熱燐酸によりシリコン窒化膜66を除去する。これにより、パッド酸化膜13の上面13aが露出される。
【0053】
次いで、図6A〜図6Eに示す工程では、図5A〜図5Eに示す構造体に設けられたパッド酸化膜13の上面13a及び第1の素子分離用絶縁膜53の上面53aに、溝状の開口部67A,67Bを有したマスク絶縁膜67を形成する。
具体的には、マスク絶縁膜67は、パッド酸化膜13の上面13a及び第1の素子分離用絶縁膜53の上面53aを覆うシリコン窒化膜(マスク絶縁膜67の母材)を成膜し、次いで、シリコン窒化膜上にパターニングされたホトレジスト(図示せず)を形成し、該ホトレジストをマスクとする異方性エッチングにより開口部67A,67Bを加工することで形成する。
【0054】
このとき、開口部67Bは、Y方向(2の方向)に延在すると共に、Y方向に延在する2つの開口部67Aを挟み込むように複数形成する(図6A参照)。
また、開口部67Aは、ゲート電極用溝18の形成領域に対応するパッド酸化膜13の上面13aを露出するように形成し、開口部67Bは、第2の素子分離用溝54の形成領域に対応するパッド酸化膜13の上面13aを露出するように形成する。また、ホトレジスト(図示せず)は、開口部67A,67Bを形成後に除去する。
【0055】
次いで、開口部67A,67Bを有したマスク絶縁膜67をマスクとする異方性エッチング(具体的には、ドライエッチング)により、半導体基板12をエッチングすることで、Y方向に延在し、かつ第1の素子分離領域14の一部を分断するゲート電極用溝18及び第2の素子分離用溝54を形成する。
このとき、ゲート電極用溝18は、第2の側面18bが対向するように、第2の素子分離用溝54間に2つ形成する。
ゲート電極用溝18の深さD2(半導体基板12の主面12aからゲート電極用溝18の底面18cまでの深さ)は、第1の素子分離用溝51の深さよりも浅く、かつ第2の素子分離用溝54の深さD3(半導体基板12の主面12aから第2の素子分離用溝54の底面54aまでの深さ)と略等しい。
【0056】
第1の素子分離用溝51の深さが250nmの場合、ゲート電極用溝18の深さD2及び第2の素子分離用溝54の深さD3は、例えば、150nmとすることができる。
また、半導体基板12をドライエッチングする際、第1の素子分離用絶縁膜53(シリコン酸化膜(SiO2膜))は、半導体基板12であるシリコンよりも速い速度でエッチングされる。このため、図6D及び図6Eに示すように、ゲート電極用溝18及び第2の素子分離用溝54のうち、第1の素子分離用絶縁膜53が形成された部分は、上記深さD2,D3よりも深く(具体的には、50nm程度深く)なる。
【0057】
次いで、図7A〜図7Eに示す工程では、熱酸化法により、ゲート電極用溝18の内面(具体的には、底面18c及び側面18a,18b)を覆うゲート絶縁膜21と、第2の素子分離用溝54の内面を覆う第2の絶縁膜56−1とを同時に形成する。
ゲート絶縁膜21及び第2の絶縁膜56−1としては、例えば、単層のシリコン酸化膜(SiO2膜)を用いることができる。この場合、ゲート絶縁膜21及び第2の絶縁膜56−1の厚さは、例えば、5nmとすることができる。
【0058】
このように、熱酸化法により、第2の素子分離用溝54の内面を覆う第2の絶縁膜56−1を形成することで、第2の素子分離用溝54を形成する際のドライエッチングにより、第2の素子分離用溝54の内面に形成されたダメージ層を第2の絶縁膜56−1内に取り込むことが可能となる(つまり、第2の素子分離用溝54の内面のダメージ層を除去することが可能となる)ので、リーク源を低減することができる。
また、ゲート絶縁膜21及び第2の絶縁膜56−1を同時に形成することにより、ゲート絶縁膜21及び第2の絶縁膜56−1を別々の工程で形成した場合と比較して、製造工程が少なくなるので、半導体装置10の製造工程を簡略化することができる。
なお、ゲート絶縁膜21及び第2の絶縁膜56−1として、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いてもよい。
【0059】
次いで、図8A〜図8Eに示す工程では、ゲート絶縁膜21が形成されたゲート電極用溝18、及び第2の絶縁膜56−1が形成された第2の素子分離用溝54を埋め込むように、第1の導電膜57と、第2の導電膜58とを順次成膜する。このとき、図8Aに示す構造体の上面側は、第2の導電膜58により覆われる。
具体的には、CVD法により、第1の導電膜57として窒化チタン膜(例えば、厚さ5nm)を成膜した後、第2の導電膜58としてタングステン膜(例えば、厚さ100nm)を成膜する。
【0060】
次いで、図9A〜図9Eに示す工程では、第2の導電膜58上に、溝状の開口部72aを有したホトレジスト72を形成する。このとき、開口部72aは、第2の素子分離用溝54の上方に位置する第2の導電膜58の上面58aを露出するように形成する。
【0061】
次いで、図10A〜図10Eに示す工程では、ホトレジスト72をマスクとする異方性エッチング(具体的には、ドライエッチング)により、開口部72aの下方に位置する第2の導電膜58をエッチングすることで、第2の素子分離用溝54内に成膜された第2の導電膜58を除去する。これにより、第2の素子分離用溝54内には、第1の導電膜57が残存する。
次いで、図11A〜図11Eに示す工程では、ホトレジスト72を除去する。これにより、第2の導電膜58の上面58aが露出される。
【0062】
次いで、図12A〜図12Eに示す工程では、図11A〜図11Dに示す第2の導電膜58を全面エッチバックすることで、ゲート電極用溝18の下部に、図2に示すゲート電極22の構成要素となる第2の導電膜58を残存させる。
このとき、エッチバックは、例えば、半導体基板12の主面12aからエッチバック後の第2の導電膜58の上面58bまでの深さD4が60nmとなるように行なう。
【0063】
次いで、図13A〜図13Eに示す工程では、ゲート電極用溝18内に残存する第2の導電膜58をマスクとして、図12A〜図12C及び図12Eに示す第1の導電膜57を全面エッチバックすることで、ゲート電極用溝18の下部に第1の導電膜57を残存させると共に、ゲート電極用溝18の下部以外の領域に形成された第1の導電膜57を除去する。
これにより、ゲート電極用溝18の下部に、ゲート絶縁膜21を介して、第1及び第2の導電膜57,58よりなるゲート電極22が形成されると共に、第2の素子分離用溝54に形成された第1の導電膜57が除去される。
【0064】
次いで、図14A〜図14Eに示す工程では、ゲート電極用溝18及び開口部67Aを埋め込むと共に、上面24bがマスク絶縁膜67の上面67aに対して略面一とされた埋め込み絶縁膜24と、第2の素子分離用溝54及び開口部67Bを埋め込むと共に、上面56−2bがマスク絶縁膜67の上面67aに対して略面一とされた第2の埋め込み絶縁膜56−2と、を同時に形成する。
具体的には、始めに、CVD法、HDP法、或いはSOG法を用いて、ゲート電極用溝18、第2の素子分離用溝54、及び開口部67A,67Bを埋め込むシリコン酸化膜74(SiO2膜)を成膜する。このとき、図示してはいないが、マスク絶縁膜67の上面67aにもシリコン酸化膜74が成膜される。
その後、CMP法により、マスク絶縁膜67の上面67aよりも上方に成膜されたシリコン酸化膜74を除去することで、上記埋め込み絶縁膜24及び第2の埋め込み絶縁膜56−2を形成する。
【0065】
次いで、図15A〜図15Eに示す工程では、図14A〜図14Cに示すシリコン窒化膜よりなるマスク絶縁膜67を、熱燐酸により除去する。これにより、パッド酸化膜13の上面13aが露出される。
次いで、図16A〜図16Eに示す工程では、図15B及び図15Cに示す構造体の上面側から、パッド酸化膜13を介して、半導体基板12の主面12aに、半導体基板12とは異なる導電型の不純物(この場合、n型不純物)をイオン注入することで、上面28a,29aが半導体基板12の主面12aに対して面一とされた第1及び第2の不純物拡散領域28,29を同時に形成する。
【0066】
具体的には、n型不純物としてリン(P)を、エネルギーが50KeV、ドーズ量が1E12cm−2〜1E14cm−2の条件で半導体基板12の主面12aにイオン注入することで、第1及び第2の不純物拡散領域28,29を同時に形成する。
このとき、第1の不純物拡散領域28は、第2の素子分離用溝54とゲート電極用溝18との間に位置する半導体基板12に形成し、第2の不純物拡散領域29は、2つのゲート電極用溝18間に位置する半導体基板12に形成する。
【0067】
次いで、図17A〜図17Eに示す工程では、パッド酸化膜13の上面13aから突出した埋め込み絶縁膜24及び第2の埋め込み絶縁膜56−2を除去することにより、埋め込み絶縁膜24の上面24a及び第2の埋め込み絶縁膜56−2の上面56−2aをパッド酸化膜13の上面13aに対して略面一とする。
具体的には、CMP法或いはウエットエッチング法により、パッド酸化膜13の上面13aから突出した埋め込み絶縁膜24及び第2の埋め込み絶縁膜56−2を除去することで、図17A〜図17Eに示す構造体の上面を平坦化する。
【0068】
これにより、第2の素子分離用溝54、第2の絶縁膜56−1、及び第2の埋め込み絶縁膜56−2よりなり、かつY方向に延在することで図5A〜図5Eに示す帯状の活性領域16を複数の素子形成領域Rに区画する第2の素子分離領域17が形成される。
【0069】
このように、第1の方向に延在する第1の素子分離用溝51に、第1の素子分離用絶縁膜53を埋め込むことで、複数の素子形成領域Rを有した帯状の活性領域16(図5A〜図5E参照)を区画する第1の素子分離領域14を形成し、その後、第1の方向と交差するY方向に延在し、第1の素子分離領域14の一部を分断する第2の素子分離用溝54を形成し、第2の素子分離用溝54を第2の素子分離用絶縁膜56で埋め込むことで、帯状の活性領域16を複数の素子形成領域Rに区画する第2の素子分離領域17を形成することにより、第2の素子分離用溝54内に、ゲート絶縁膜21を介して、逆バイアスが印加されるダミーゲート電極(図示せず)を形成して複数の素子形成領域Rを区画した場合と比較して、トランジスタ19−1,19−2を容易にOn(オン)させることができると共に、接合リーク電流を抑制可能となるので、半導体装置10のデータの保持特性を向上させることができる。
また、ダミーゲート電極(図示せず)を形成した場合に必要なダミーゲート電極に逆バイアスを印加するための配線(図示せず)を形成する必要がないため、半導体装置10の小型化を図ることができる。
【0070】
次いで、埋め込み絶縁膜24間に形成されたパッド酸化膜13を選択的に除去することで、第2の不純物拡散領域29の上面29aを露出する開口部32を形成する。
具体的には、パッド酸化膜13上に、埋め込み絶縁膜24間に形成されたパッド酸化膜13を露出する溝状の開口部(図示せず)を有したホトレジスト(図示せず)を形成し、その後、該溝状の開口部から露出されたパッド酸化膜13を選択的にエッチング(例えば、ウエットエッチング)することで、第2の不純物拡散領域29の上面29aを露出する開口部32を形成する。上記エッチング後、ホトレジスト(図示せず)を除去する。
なお、パッド酸化膜13を除去し、パッド酸化膜13の替わりとなるシリコン酸化膜(図示せず)を別途形成し、その後、埋め込み絶縁膜24間に形成された該シリコン酸化膜を除去することで、第2の不純物拡散領域29の上面29aを露出する開口部32を形成してもよい。
【0071】
次いで、図18に示す工程では、埋め込み絶縁膜24の上面24aに、開口部32を埋め込むビット線34を形成する。これにより、ビット線34は、第2の不純物拡散領域29の上面29aと接触する。
具体的には、埋め込み絶縁膜24の上面24aに、開口部32を埋め込むように、図示していないポリシリコン膜、窒化チタン膜、及びタングステン膜を順次成膜する。
次いで、図示していないタングステン膜上に、キャップ絶縁膜36の母材となる図示していないシリコン窒化膜(SiN膜)を成膜する。その後、ホトリソグラフィ技術により、シリコン窒化膜(SiN膜)上に、ビット線34の形成領域を覆うホトレジスト(図示せず)を形成する。
【0072】
次いで、該ホトレジストをマスクとする異方性エッチング(具体的には、ドライエッチング)により、シリコン窒化膜(SiN膜)、タングステン膜、窒化チタン膜、及びポリシリコン膜をパターニングすることで、シリコン窒化膜(SiN膜)よりなるキャップ絶縁膜36と、ポリシリコン膜、窒化チタン膜、及びタングステン膜よりなるビット線34と、を同時に形成する。
【0073】
次いで、ビット線34の側面、及びキャップ絶縁膜36を覆うように、図示していないシリコン窒化膜(SiN膜)及びシリコン酸化膜(SiO2膜)を順次成膜し、その後、シリコン酸化膜(SiO2膜)及びシリコン窒化膜(SiN膜)を全面エッチバックすることにより、キャップ絶縁膜36の側面及びビット線34の側面を覆うサイドウォール膜37を形成する。
【0074】
このように、シリコン窒化膜(SiN膜)と、シリコン酸化膜(SiO2膜)とを順次積層させることでサイドウォール膜37を形成することにより、層間絶縁膜38としてSOG法により形成された塗布系の絶縁膜(具体的には、シリコン酸化膜(SiO2膜))を成膜した際、シリコン酸化膜(塗布系の絶縁膜)の濡れ性が改善されるため、シリコン酸化膜(塗布系の絶縁膜)中へのボイドの発生を抑制できる。
【0075】
次いで、パッド酸化膜13の上面13a、埋め込み絶縁膜24の上面24a、及び第2の埋め込み絶縁膜56−2の上面56−2aに、サイドウォール膜37を覆うと共に、キャップ絶縁膜36の上面36aに対して面一とされた上面38aを有した層間絶縁膜38を形成する。これにより、キャップ絶縁膜36の上面36aが、層間絶縁膜38から露出される。
【0076】
具体的には、パッド酸化膜13の上面13a、埋め込み絶縁膜24の上面24a、及び第2の埋め込み絶縁膜56−2の上面56−2aに、サイドウォール膜37を覆うように、SOG法により塗布系の絶縁膜(シリコン酸化膜(SiO2膜))を塗布し、次いで、熱処理を行なうことで、シリコン酸化膜(塗布系の絶縁膜)の膜質を緻密にする。
また、上記SOG法によりシリコン酸化膜(塗布系の絶縁膜)を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。
【0077】
次いで、CMP法により、キャップ絶縁膜36の上面36aが露出するまで、熱処理されたシリコン酸化膜(塗布系の絶縁膜)の研磨を行なう。これにより、キャップ絶縁膜36の上面36aに対して略面一とされた上面38aを有する層間絶縁膜38が形成される。
なお、図13に示す構造体には図示していないが、上記シリコン酸化膜(塗布系の絶縁膜)の研磨後に、CVD法により、キャップ絶縁膜36の上面36a及び層間絶縁膜38の上面38aを覆うシリコン酸化膜(SiO2膜)を形成してもよい。
【0078】
次いで、図19に示す工程では、SAC(Self Aligned Contact)法により、層間絶縁膜38、埋め込み絶縁膜24、及びパッド酸化膜13を異方性エッチング(具体的には、ドライエッチング)することで、第1の不純物拡散領域28の上面28aの一部を露出するコンタクト孔41を形成する。
【0079】
次いで、コンタクト孔41内に、上面42aが層間絶縁膜38の上面38aに対して略面一とされ、かつ下端が第1の不純物拡散領域28の上面28aと接触するコンタクトプラグ42を形成する。
具体的には、コンタクト孔41を埋め込むように、CVD法により、窒化チタン膜(図示せず)と、タングステン膜(図示せず)とを順次積層させ、次いで、CMP法を用いた研磨により、層間絶縁膜38の上面38aに形成された不要な窒化チタン膜及びタングステン膜を除去することで、コンタクト孔41内に、窒化チタン膜及びタングステン膜よりなるコンタクトプラグ42を形成する。
【0080】
次いで、図20に示す工程では、層間絶縁膜38の上面38aに、コンタクトプラグ42の上面42aの一部と接触する容量コンタクトパッド44を形成する。
具体的には、キャップ絶縁膜36の上面36a、コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aを覆うように、容量コンタクトパッド44の母材となる金属膜(図示せず)を成膜する。
【0081】
次いで、ホトリソグラフィ技術により、該金属膜の上面のうち、容量コンタクトパッド44の形成領域に対応する面を覆うホトレジスト(図示せず)を形成する。その後、該ホトレジストをマスクとするドライエッチングにより、ホトレジストから露出された不要な金属膜を除去することで、該金属膜よりなる容量コンタクトパッド44を形成する。容量コンタクトパッド44を形成後、ホトレジスト(図示せず)を除去する。
次いで、キャップ絶縁膜36の上面36a、コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aに、容量コンタクトパッド44を覆うシリコン窒化膜46を形成する。
【0082】
次いで、図21に示す工程では、シリコン窒化膜46上に、図示していない厚さの厚いシリコン酸化膜(SiO2膜)を成膜する。該シリコン酸化膜(SiO2膜)の厚さは、例えば、厚さ1500nmとすることができる。
次いで、ホトリソグラフィ技術により、シリコン酸化膜(SiO2膜)上にパターニングされたホトレジスト(図示せず)を形成する。次いで、該ホトレジストをマスクとするドライエッチングにより、容量コンタクトパッド44上に形成されたシリコン酸化膜(図示せず)及びシリコン窒化膜46をエッチングすることで、容量コンタクトパッド44を露出するシリンダーホール(図示せず)を形成する。その後、ホトレジスト(図示せず)を除去する。
【0083】
次いで、シリンダーホール(図示せず)の内面、及び容量コンタクトパッド44の上面に、導電膜(例えば、窒化チタン膜)を成膜することで、該導電膜よりなり、かつ王冠形状とされた下部電極61を形成する。
次いで、ウエットエッチングにより、シリコン酸化膜(図示せず)を除去することで、シリコン窒化膜46の上面を露出させる。その後、シリコン窒化膜46の上面、及び下部電極61を覆う容量絶縁膜62を形成する。
【0084】
次いで、容量絶縁膜62の表面を覆うように、上部電極63を形成する。このとき、上部電極63は、上部電極63の上面63aの位置が容量絶縁膜62よりも上方に配置されるように形成する。これにより、各容量コンタクトパッド44上に、下部電極61、容量絶縁膜62、及び上部電極63よりなるキャパシタ48が形成される。これにより、第1の実施の形態の半導体装置10が製造される。
なお、実際には、上部電極63の上面63aに、図示していない層間絶縁膜、ビア、及び配線等を形成する。
【0085】
第1の実施の形態の半導体装置の製造方法によれば、このように、第1の方向に延在する第1の素子分離用溝51に、第1の素子分離用絶縁膜53を埋め込むことで、複数の素子形成領域Rを有した帯状の活性領域16(図5A〜図5E参照)を区画する第1の素子分離領域14を形成し、その後、第1の方向と交差するY方向に延在し、第1の素子分離領域14の一部を分断する第2の素子分離用溝54を形成し、第2の素子分離用溝54を第2の素子分離用絶縁膜56で埋め込むことで、帯状の活性領域16を複数の素子形成領域Rに区画する第2の素子分離領域17を形成することにより、第2の素子分離用溝54内に、ゲート絶縁膜21を介して、逆バイアスが印加されるダミーゲート電極(図示せず)を形成して複数の素子形成領域Rを区画した場合と比較して、トランジスタ19−1,19−2を容易にOn(オン)させることができると共に、接合リーク電流を抑制可能となるので、半導体装置10のデータの保持特性を向上させることができる。
また、ダミーゲート電極(図示せず)を形成した場合に必要なダミーゲート電極に逆バイアスを印加するための配線(図示せず)を形成する必要がないため、半導体装置10の小型化を図ることができる。
【0086】
なお、第1の実施の形態では、埋め込み絶縁膜24としてシリコン酸化膜(SiO2膜)を用いると共に、マスク絶縁膜67としてシリコン窒化膜(SiN膜)を用いた場合を例に挙げて説明したが、埋め込み絶縁膜24としてシリコン窒化膜(SiN膜)を用いると共に、マスク絶縁膜67としてシリコン酸化膜(SiO2膜)を用いてもよい。
これにより、先に説明した図19に示す工程において、コンタクト孔41を形成する際、埋め込み絶縁膜24となるシリコン窒化膜(SiN膜)がエッチングストッパーとして機能する。このため、コンタクト孔41がゲート電極22に到達することがなくなるので、コンタクト孔41に形成されるコンタクトプラグ42を介して、容量コンタクトパッド44とゲート電極22とが導通することを防止できる。
【0087】
図22A〜図22E、及び図23A〜図23Eは、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図である。
【0088】
図22Aは、メモリセルアレイが形成される領域の平面図であり、図22Bは、図22Aに示す構造体のA−A線方向の断面図であり、図22Cは、図22Aに示す構造体のB−B線方向の断面図であり、図22Dは、図22Aに示す構造体のC−C線方向の断面図であり、図22Eは、図22Aに示す構造体のD−D線方向の断面図である。
図23Aは、メモリセルアレイが形成される領域の平面図であり、図23Bは、図23Aに示す構造体のA−A線方向の断面図であり、図23Cは、図23Aに示す構造体のB−B線方向の断面図であり、図23Dは、図23Aに示す構造体のC−C線方向の断面図であり、図23Eは、図23Aに示す構造体のD−D線方向の断面図である。
【0089】
また、図22A〜図22E、及び図23A〜図23Eに示すA−A線、B−B線、C−C線、及びD−D線の位置は、図1に示すA−A線、B−B線、C−C線、及びD−D線にそれぞれ対応している。
【0090】
次に、主に、図22A〜図22E、及び図23A〜図23Eを参照して、第1の実施の形態に係る半導体装置10(具体的には、メモリセルアレイ11)の第1変形例の製造方法について説明する。
【0091】
始めに、先に説明した図3A〜図3Eに示す工程から図5A〜図5Eに示す工程までの処理を行うことで、図5A〜図5Eに示す構造体を形成する。
次いで、図22A〜図22Eに示す工程では、パッド酸化膜13を介して、半導体基板12の主面12aに、半導体基板12とは異なる導電型の不純物(この場合、n型不純物)をイオン注入することで、上面75aが半導体基板12の主面12aに対して面一とされた不純物拡散領域75を形成する。
具体的には、n型不純物としてリン(P)を、エネルギーが50KeV、ドーズ量が1E12cm−2〜1E14cm−2の条件で半導体基板12の主面12aにイオン注入することで、上記不純物拡散領域75を形成する。不純物拡散領域75は、第1及び第2の不純物拡散領域28,29の母材となる領域である。
【0092】
次いで、図23A〜図23Eに示す工程では、先に説明した図6A〜図6Eに示す工程と同様な処理を行なうことにより、図26B〜図26Eに示す不純物拡散領域75を分断するように、ゲート電極用溝18及び第2の素子分離用溝54を形成することで、ゲート電極用溝18及び第2の素子分離用溝54と共に、第1及び第2の不純物拡散領域28,29を形成する。
その後、先に説明した図7A〜図7Eに示す工程から図21に示す工程(但し、第1及び第2の不純物拡散領域28,29を形成する工程を除く)までの処理を順次行うことで、図2に示す第1の実施の形態の半導体装置10が製造される。
【0093】
このように、第1の素子分離領域14を形成後に、半導体基板12に、第1及び第2の不純物拡散領域28,29の母材となる不純物拡散領域75を形成し、その後、不純物拡散領域75を分断するようにゲート電極用溝18及び第2の素子分離用溝54を形成することで、第1及び第2の不純物拡散領域28,29を形成してもよい。
この場合、第1の実施の形態の半導体装置10の製造方法と同様な効果を得ることができる。
【0094】
図24A〜図24E、図25A〜図25E、図26A〜図26E、及び図27A〜図27Eは、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図である。
【0095】
図24Aは、メモリセルアレイが形成される領域の平面図であり、図24Bは、図24Aに示す構造体のA−A線方向の断面図であり、図24Cは、図24Aに示す構造体のB−B線方向の断面図であり、図24Dは、図24Aに示す構造体のC−C線方向の断面図であり、図24Eは、図24Aに示す構造体のD−D線方向の断面図である。
図25Aは、メモリセルアレイが形成される領域の平面図であり、図25Bは、図25Aに示す構造体のA−A線方向の断面図であり、図25Cは、図25Aに示す構造体のB−B線方向の断面図であり、図25Dは、図25Aに示す構造体のC−C線方向の断面図であり、図25Eは、図25Aに示す構造体のD−D線方向の断面図である。
図26Aは、メモリセルアレイが形成される領域の平面図であり、図26Bは、図26Aに示す構造体のA−A線方向の断面図であり、図26Cは、図26Aに示す構造体のB−B線方向の断面図であり、図26Dは、図26Aに示す構造体のC−C線方向の断面図であり、図26Eは、図26Aに示す構造体のD−D線方向の断面図である。
図27Aは、メモリセルアレイが形成される領域の平面図であり、図27Bは、図27Aに示す構造体のA−A線方向の断面図であり、図27Cは、図27Aに示す構造体のB−B線方向の断面図であり、図27Dは、図27Aに示す構造体のC−C線方向の断面図であり、図27Eは、図27Aに示す構造体のD−D線方向の断面図である。
【0096】
また、図24A〜図24E、図25A〜図25E、図26A〜図26E、及び図27A〜図27Eに示すA−A線、B−B線、C−C線、及びD−D線の位置は、図1に示すA−A線、B−B線、C−C線、及びD−D線にそれぞれ対応している。
【0097】
次に、主に、図24A〜図24E、図25A〜図25E、図26A〜図26E、及び図27A〜図27Eを参照して、第1の実施の形態に係る半導体装置10(具体的には、メモリセルアレイ11)の第2変形例の製造方法について説明する。
【0098】
始めに、先に説明した図3A〜図3Eに示す工程から図8A〜図8Eに示す工程までの処理を順次行うことで、図8A〜図8Eに示す構造体を形成する。
次いで、図24A〜図24Eに示す工程では、ドライエッチングにより、図8A〜図8Eに示す第2の導電膜58を全面エッチバックして、ゲート電極用溝18及び第2の素子分離用溝54の下部にのみ第2の導電膜58を残存させる。このときのエッチバック条件としては、第2の導電膜58を選択的にエッチングする条件を用いる。
また、半導体基板12の主面12aからエッチバック後の第2の導電膜58の上面58bまでの深さD4が60nmとなるように上記エッチバックを行なう。ゲート電極用溝18内に残存する第2の導電膜58は、図2に示すゲート電極22の構成要素となる膜である。
【0099】
次いで、残存する第2の導電膜58をマスクとするドライエッチングにより、図8A〜図8Eに示す第1の導電膜58を全面エッチバックすることで、ゲート電極用溝18及び第2の素子分離用溝54の下部のみに第1の導電膜57を残存させる。このときのエッチバック条件としては、第1の導電膜57を選択的にエッチングする条件を用いる。
これにより、ゲート電極用溝18の下部に、第1及び第2の導電膜57,58よりなるゲート電極22が形成されると共に、第2の素子分離用溝54の下部に第1及び第2の導電膜57,58が残存する。
【0100】
次いで、図25A〜図25Eに示す工程では、先に説明した図9A〜図9Eに示す工程と同様な手法により、図24Aに示す構造体上に、溝状の開口部72aを有したホトレジスト72を形成する。これにより、ゲート電極用溝18の下部に形成されたゲート電極22がホトレジスト72に覆われ、開口部72aにより第2の素子分離用溝54の下部に残存する第1及び第2の導電膜57,58が露出される。
【0101】
次いで、図26A〜図26Eに示す工程では、図25B及び図25Eに示す第2の素子分離用溝54内に残存する第1及び第2の導電膜57,58を除去する。
具体的には、ホトレジスト72をマスクとするドライエッチングにより、第2の素子分離用溝54の下部に残存する第2の導電膜58を除去し、その後、ドライエッチングにより、第1の導電膜57を除去する。これにより、第2の素子分離用溝54の下部に形成された第2の絶縁膜56−1が露出される。
【0102】
次いで、図27A〜図27Eに示す工程では、図26A〜図26Dに示すホトレジスト72を除去する。その後、先に説明した図14A〜図14Eに示す工程から図21に示す工程までの処理を順次行なうことで、図21に示す第1の実施の形態の半導体装置10が製造される。
【0103】
このような方法により、第1の実施の形態の半導体装置10を製造した場合、先に説明した第1の実施の形態の半導体装置10の製造方法と同様な効果を得ることができる。
【0104】
(第2の実施の形態)
図28は、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。図28は、図1に示すメモリセルアレイのA−A線方向の面に切断面に対応している。
図28では、第2の実施の形態の半導体装置80の一例としてDRAM(Dynamic Random Access Memory)を挙げる。
また、図28において、図2に示す第1の実施の形態の半導体装置10と同一構成部分には、同一符号を付す。
【0105】
図28を参照するに、第2の実施の形態の半導体装置80は、第1の実施の形態の半導体装置のメモリセルアレイ11の構成に、第3の不純物拡散領域83を備えたメモリセルアレイ81を有する以外は、半導体装置10と同様に構成される。
【0106】
第3の不純物拡散領域83は、第2の素子分離領域17の下端17Aを覆うように、第2の素子分離領域17の下方に位置する半導体基板12に設けられている。第3の不純物拡散領域83は、半導体基板12であるp型シリコン基板と同じ導電型であるp型不純物を半導体基板12よりも高濃度に含んだ領域である。
【0107】
第2の実施の形態の半導体装置によれば、第2の素子分離領域17の下方に位置する半導体基板12に、第2の素子分離領域17の下端17Aを覆うと共に、半導体基板12であるp型シリコン基板と同じ導電型のp型不純物を半導体基板12よりも高濃度に含む第3の不純物拡散領域83を設けることにより、素子形成領域R間をしっかりと電気的に分離することができる。
【0108】
図29A〜図29Eは、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
【0109】
図29Aは、メモリセルアレイが形成される領域の平面図であり、図29Bは、図29Aに示す構造体のA−A線方向の断面図であり、図29Cは、図29Aに示す構造体のB−B線方向の断面図であり、図29Dは、図29Aに示す構造体のC−C線方向の断面図であり、図29Eは、図29Aに示す構造体のD−D線方向の断面図である。
【0110】
また、図29A〜図29Eに示すA−A線、B−B線、C−C線、及びD−D線の位置は、図1に示すA−A線、B−B線、C−C線、及びD−D線にそれぞれ対応している。
【0111】
次に、主に、図29A〜図29Eを参照して、第2の実施の形態に係る半導体装置80(具体的には、メモリセルアレイ81)の製造方法について説明する。
【0112】
始めに、第1の実施の形態で説明した図3A〜図3Eに示す工程から図13A〜図13Eに示す工程までの処理を順次行うことで、図13A〜図13Eに示す構造体を形成する。
【0113】
次いで、図29A〜図29Eに示す工程では、第2の素子分離用溝54の底面54aに配置された第2の絶縁膜56−1を介して、第2の素子分離用溝54の底面54aの下方に位置する半導体基板12に、半導体基板12(p型シリコン基板)と同じ導電型の不純物を半導体基板12よりも高い濃度でイオン注入することで、第2の素子分離用溝54の底面54aを覆う第3の不純物拡散領域83を形成する。
【0114】
具体的には、第2の素子分離用溝54の底面54aに配置された第2の絶縁膜56−1を介して、第2の素子分離用溝54の底面54aの下方に位置する半導体基板12に、p型不純物であるボロン(B)をイオン注入することで、第3の不純物拡散領域83を形成する。
ボロン(B)をイオン注入する場合、イオン注入する際のエネルギーは数KeV、ドーズ量は1E12cm−2〜1E14cm−2とすることができる。
また、半導体基板12のp型不純物濃度が1E14cm−3〜1E15cm−3の場合、第3の不純物拡散領域83のp型不純物濃度は、例えば、1E16cm−3〜1E20cm−3とすることができる。
なお、イオン種として、ボロン(B)の替わりに、BF2を用いてもよい。この場合、イオン注入する際のエネルギーは、10KeVとすることができる。
【0115】
次いで、第1の実施の形態で説明した図14A〜図14Eに示す工程から図21に示す工程までの処理を順次行うことで、図28に示す第2の実施の形態の半導体装置80が製造される。
【0116】
第2の実施の形態の半導体装置の製造方法によれば、ゲート電極用溝18内にゲート絶縁膜21及びゲート電極22を形成後、第2の素子分離用溝54の底面54aに形成された第2の絶縁膜56−1を介して、第2の素子分離用溝54の底面54aの下方に位置する半導体基板12にp型不純物をイオン注入して、第2の素子分離用溝54の下方に位置する半導体基板12に、半導体基板12よりも不純物濃度が高く、かつ第2の素子分離用溝54の底面54aを覆う第3の不純物拡散領域83を形成することにより、素子形成領域R間(図28参照)をしっかりと電気的に分離することができる。
【0117】
図30A〜図30E、及び図31A〜図31Eは、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図である。
【0118】
図30Aは、メモリセルアレイが形成される領域の平面図であり、図30Bは、図30Aに示す構造体のA−A線方向の断面図であり、図30Cは、図30Aに示す構造体のB−B線方向の断面図であり、図30Dは、図30Aに示す構造体のC−C線方向の断面図であり、図30Eは、図30Aに示す構造体のD−D線方向の断面図である。
図31Aは、メモリセルアレイが形成される領域の平面図であり、図31Bは、図31Aに示す構造体のA−A線方向の断面図であり、図31Cは、図31Aに示す構造体のB−B線方向の断面図であり、図31Dは、図31Aに示す構造体のC−C線方向の断面図であり、図31Eは、図31Aに示す構造体のD−D線方向の断面図である。
【0119】
また、図30A〜図30E、及び図31A〜図31Eに示すA−A線、B−B線、C−C線、及びD−D線の位置は、図1に示すA−A線、B−B線、C−C線、及びD−D線にそれぞれ対応している。
【0120】
次に、主に、図30A〜図30E、及び図31A〜図31Eを参照して、第2の実施の形態に係る半導体装置80(具体的には、メモリセルアレイ81)の変形例の製造方法について説明する。
【0121】
始めに、第1の実施の形態で説明した図3A〜図3Eに示す工程から図6A〜図6Eに示す工程までの処理を順次行うことで、図6A〜図6Eに示す構造体を形成する。
次いで、図30A〜図30Eに示す工程では、熱酸化法により、少なくともゲート電極用溝18の内面(具体的には、底面18c及び対向する第1及び第2の側面18a,18b)、及び第2の素子分離用溝54の内面を覆う絶縁膜86を形成する。
具体的には、例えば、熱酸化法により、ゲート電極用溝18の内面、及び第2の素子分離用溝54の内面を覆う絶縁膜86を形成する。このとき、パッド絶縁膜13の側面、及びマスク絶縁膜67の側面及び上面を覆うように、絶縁膜86が形成される。
【0122】
次いで、先に説明した図29A〜図29Eに示す工程と同様なイオン注入条件を用いて、第2の素子分離用溝54の底面54aに配置された絶縁膜86を介して、半導体基板12の主面12aに、半導体基板12(p型シリコン基板)と同じ導電型の不純物(この場合、p型不純物)をイオン注入することで、第2の素子分離用溝54の底面54aを覆う第3の不純物拡散領域83を形成する。
【0123】
次いで、図31A〜図31Eに示す工程では、図30A〜図30Eに示すホトレジスト72、及び絶縁膜86を順次除去する。これにより、ゲート電極用溝18の内面、及び第2の素子分離用溝54の内面が露出される。
次いで、第1の実施の形態で説明した図7に示す工程と同様な手法により、ゲート電極用溝18の内面を覆うゲート絶縁膜21と、第2の素子分離用溝54の内面を覆うと共に、第2の素子分離用溝54の底面54aに形成された第3の不純物拡散領域83と接触する第2の絶縁膜56−1と、を同時に形成する。
その後、第1の実施の形態で説明した図8A〜図8Eに示す工程から図21に示す工程まで処理を順次行なうことで、図28に示す半導体装置80が製造される。
【0124】
第2の実施の形態の半導体装置の変形例の製造方法によれば、第2の素子分離用溝54の内面を覆う絶縁膜86を形成し、次いで、絶縁膜86を介して、第2の素子分離用溝54の底面54aにp型不純物を選択的にイオン注入することで、半導体基板12よりも不純物濃度の高い第3の不純物拡散領域83を形成し、その後、上記イオン注入によりダメージを受けた絶縁膜86を除去し、次いで、第2の素子分離用溝54の内面を覆う第2の絶縁膜56−1(ダメージを受けていない絶縁膜)を形成し、その後、第2の絶縁膜56−1を介して、第2の素子分離用溝54を第2の素子分離用絶縁膜56で埋め込むことで、第2の素子分離用溝54、第2の絶縁膜56−1、及び第2の素子分離用絶縁膜56よりなる第2の素子分離領域17を形成することにより、第2の素子分離領域17の絶縁耐性を向上させることが可能になると共に、半導体基板12界面(シリコン界面)の欠陥の発生を抑制することが可能となるので、素子形成領域R間(図28参照)をしっかりと電気的に分離できる。
【0125】
(第3の実施の形態)
図32は、本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。図32は、図1に示すメモリセルアレイのA−A線方向の面に切断面に対応している。
図32では、第3の実施の形態の半導体装置90の一例としてDRAM(Dynamic Random Access Memory)を挙げる。
また、図32において、図28に示す第2の実施の形態の半導体装置80と同一構成部分には、同一符号を付す。
【0126】
図32を参照するに、第3の実施の形態の半導体装置90は、第2の実施の形態の半導体装置のメモリセルアレイ81の構成に、第3の不純物拡散領域93を備えたメモリセルアレイ91を有する以外は、半導体装置80と同様に構成される。
【0127】
第3の不純物拡散領域93は、ゲート電極用溝18の底面18cに配置されたゲート絶縁膜21を覆うように配置された以外は、先に説明した第3の不純物拡散領域83と同様な構成とされている。
つまり、第3の不純物拡散領域93は、半導体基板12(p型シリコン基板)と同じ導電型のp型不純物(具体的には、ボロン(B)やBF2等)を半導体基板12よりも高濃度に含んだ不純物拡散領域である。
【0128】
第3の実施の形態の半導体装置によれば、ゲート電極用溝18の底面18cに配置されたゲート絶縁膜21を覆うように、p型不純物を半導体基板12よりも高濃度に含んだ第3の不純物拡散領域93を設けることにより、チャネルの濃度が濃くなるため、トランジスタ19−1,19−2の閾値電圧が上昇し、オフ状態のトランジスタ19−1,19−2のリーク電流を低減することができる。
また、第3の実施の形態の半導体装置90は、第2の実施の形態の半導体装置80に設けられた第3の不純物拡散領域83を備えているため、第2の実施の形態の半導体装置80と同様な効果を得ることができる。
【0129】
図33A〜図33Eは、本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
【0130】
図33Aは、メモリセルアレイが形成される領域の平面図であり、図33Bは、図33Aに示す構造体のA−A線方向の断面図であり、図33Cは、図33Aに示す構造体のB−B線方向の断面図であり、図33Dは、図33Aに示す構造体のC−C線方向の断面図であり、図33Eは、図33Aに示す構造体のD−D線方向の断面図である。
【0131】
また、図33A〜図33Eに示すA−A線、B−B線、C−C線、及びD−D線の位置は、図1に示すA−A線、B−B線、C−C線、及びD−D線にそれぞれ対応している。
【0132】
次に、主に、図33A〜図33Eを参照して、第3の実施の形態に係る半導体装置80(具体的には、メモリセルアレイ81)の製造方法について説明する。
【0133】
始めに、第1の実施の形態で説明した図3A〜図3Eに示す工程から図6A〜図6Eに示す工程までの処理を順次行うことで、図6A〜図6Eに示す構造体を形成する。
【0134】
次いで、図33A〜図33Eに示す工程では、開口部67A,67Bを有したマスク絶縁膜67を介して、半導体基板12と同じ導電型のp型不純物をゲート電極用溝18の底面18c及び第2の素子分離用溝54の底面54aに選択にイオン注入することで、半導体基板12よりも不純物濃度が高く、かつ第2の素子分離用溝54の底面54aを覆う第3の不純物拡散領域83と、半導体基板12よりも不純物濃度が高く、かつゲート電極用溝18の底面18cを覆う第3の不純物拡散領域93と、を同時に形成する。
【0135】
その後、第1の実施の形態で説明した図7A〜図7Eに示す工程から図21に示す工程までの処理を順次行うことで、図32に示す第3の実施の形態の半導体装置90が製造される。
【0136】
第3の実施の形態の半導体装置の製造方法によれば、ゲート電極用溝18及び第2の素子分離領域用溝54を形成後、ゲート電極用溝18の底面18c及び第2の素子分離領域用溝54の底面54cに、半導体基板12(p型シリコン基板)よりも高濃度のp型不純物を選択的にイオン注入して、第2の素子分離用溝54の底面54aを覆う第3の不純物拡散領域83と、ゲート電極用溝18の底面18cを覆う第3の不純物拡散領域93と、を同時に形成することにより、第3の不純物拡散領域83,93を別々の工程で形成した場合と比較して、半導体装置90の製造工程を簡略化することができる。
【0137】
また、ゲート電極用溝18の底面18cに配置されたゲート絶縁膜21を覆うように、半導体基板12よりも高濃度のp型不純物を含んだ第3の不純物拡散領域93を形成することにより、チャネルの濃度が濃くなるため、トランジスタ19−1,19−2の閾値電圧が上昇し、オフ状態のトランジスタ19−1,19−2のリーク電流を低減することができる。
また、第3の実施の形態の半導体装置90の製造方法は、第2の実施の形態の半導体装置80の製造方法と同様な効果を得ることができる。
【0138】
(第4の実施の形態)
図34は、本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。図34は、図1に示すメモリセルアレイのA−A線方向の面に切断面に対応している。
図34では、第4の実施の形態の半導体装置100の一例としてDRAM(Dynamic Random Access Memory)を挙げる。
また、図34において、図2に示す第1の実施の形態の半導体装置10と同一構成部分には、同一符号を付す。
【0139】
図34を参照するに、第4の実施の形態の半導体装置100は、第1の実施の形態の半導体装置10のメモリセルアレイ81に設けられた第2の素子分離用溝54の深さをゲート電極用溝18の深さよりも深くしたメモリセルアレイ101を備えた以外は、第1の実施の形態の半導体装置10と同様に構成される。つまり、第2の素子分離領域17の下端は、ゲート電極用溝18の底面18cよりも下方に配置されている。
【0140】
第4の実施の形態の半導体装置によれば、第2の素子分離用溝54の深さをゲート電極用溝18の深さよりも深くして、第2の素子分離領域17の下端をゲート電極用溝18の底面18cよりも下方に配置することにより、素子形成領域R間(図28参照)をしっかりと電気的に分離することができる。
【0141】
図35A〜図35E、図36A〜図36E、及び図37A〜図37Eは、本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
【0142】
図35Aは、メモリセルアレイが形成される領域の平面図であり、図35Bは、図35Aに示す構造体のA−A線方向の断面図であり、図35Cは、図35Aに示す構造体のB−B線方向の断面図であり、図35Dは、図35Aに示す構造体のC−C線方向の断面図であり、図35Eは、図35Aに示す構造体のD−D線方向の断面図である。
図36Aは、メモリセルアレイが形成される領域の平面図であり、図36Bは、図36Aに示す構造体のA−A線方向の断面図であり、図36Cは、図36Aに示す構造体のB−B線方向の断面図であり、図36Dは、図36Aに示す構造体のC−C線方向の断面図であり、図36Eは、図36Aに示す構造体のD−D線方向の断面図である。
図37Aは、メモリセルアレイが形成される領域の平面図であり、図37Bは、図37Aに示す構造体のA−A線方向の断面図であり、図37Cは、図37Aに示す構造体のB−B線方向の断面図であり、図37Dは、図37Aに示す構造体のC−C線方向の断面図であり、図37Eは、図37Aに示す構造体のD−D線方向の断面図である。
【0143】
また、図35A〜図35E、図36A〜図36E、及び図37A〜図37Eに示すA−A線、B−B線、C−C線、及びD−D線の位置は、図1に示すA−A線、B−B線、C−C線、及びD−D線にそれぞれ対応している。
【0144】
次に、主に、図35A〜図35E、図36A〜図36E、及び図37A〜図37Eを参照して、第4の実施の形態に係る半導体装置100(具体的には、メモリセルアレイ101)の製造方法について説明する。
【0145】
始めに、第1の実施の形態で説明した図3A〜図3Eに示す工程から図5A〜図5Eに示す工程までの処理を順次行うことで、図5A〜図5Eに示す構造体を形成する。
【0146】
次いで、図35A〜図35Eに示す工程では、第1の実施の形態で説明した図6A〜図6Eに示す工程と同様な処理を行なうことで、図5A〜図5Eに示す構造体上に、図6A〜図6Eに示す溝状の開口部67A,67Bを有したマスク絶縁膜67を形成する。
次いで、マスク絶縁膜105上に、開口部67Bを埋め込むと共に、開口部67Aを露出する開口部105Aを有したホトレジスト105を形成する。
次いで、ホトレジスト105をマスクとする異方性エッチングにより、開口部67Aから露出された半導体基板12をエッチングすることにより、第2の側面18bが対向する2つのゲート電極用溝18を形成する。このときのゲート電極用溝18の深さD2は、例えば、150nmとすることができる。
【0147】
次いで、図36A〜図36Eに示す工程では、図35A〜図35Eに示すホトレジスト105を除去した後、図36Aに示す構造体上に、ゲート電極用溝18を埋め込むと共に、開口部67Bを露出する開口部107Aを有したホトレジスト107を形成する。
次いで、ホトレジスト107をマスクとする異方性エッチングにより、開口部67Bから露出された半導体基板12をエッチングすることにより、ゲート電極用溝18よりも深さの深い第2の素子分離用溝54を形成する。
ゲート電極用溝18の深さD2が150nmの場合、第2の素子分離用溝54の深さD5(半導体基板12の主面12aを基準としたときの深さ)は、例えば、250nmとすることができる。
【0148】
次いで、図37A〜図37Eに示す工程では、図36A〜図36Eに示すホトレジスト107を除去する。その後、第1の実施の形態で説明した図7A〜図7Eに示す工程から図21に示す工程までの処理を行なうことで、図34に示す第4の実施の形態の半導体装置100が製造される。
【0149】
第4の実施の形態の半導体装置の製造方法によれば、ゲート電極用溝18と、第2の素子分離用溝54とを別々の工程で形成することにより、第2の素子分離用溝54の深さをゲート電極用溝18の深さよりも深くすることが可能となる。
これにより、第2の素子分離領域17の下端がゲート電極用溝18の底面18cよりも下方に配置されるため、素子形成領域R間(図28参照)をしっかりと電気的に分離することができる。
【0150】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、第4の実施の形態で説明した第2の素子分離領域17と、第3の実施の形態で説明した第3の不純物拡散領域83,93とを組み合わせて、半導体装置を構成してもよい。
【産業上の利用可能性】
【0151】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【0152】
10,80,90,100…半導体装置、11,81,91,101…メモリセルアレイ、12…半導体基板、12a…主面、13…パッド酸化膜、13a,22a,24a,24b,28a,29a,36a,38a,42a,53a,53−2a,56−2a,56−2b,58a,58b,63a,67a,75a…上面、14…第1の素子分離領域、16…活性領域、17…第2の素子分離領域、17A…下端、18…ゲート電極用溝、18a…第1の側面、18b…第2の側面、18c,54a…底面、19−1,19−2…トランジスタ、21…ゲート絶縁膜、22…ゲート電極、24…埋め込み絶縁膜、28…第1の不純物拡散領域、29…第2の不純物拡散領域、32,66a,67A,67B,72a,105A,107A…開口部、34…ビット線、36…キャップ絶縁膜、37…サイドウォール膜、38…層間絶縁膜、41…コンタクト孔、42…コンタクトプラグ、44…容量コンタクトパッド、46,66…シリコン窒化膜、48…キャパシタ、51…第1の素子分離用溝、53…第1の素子分離用絶縁膜、53−1…第1の絶縁膜、53−2…第1の埋め込み絶縁膜、54…第2の素子分離用溝、56…第2の素子分離用絶縁膜、56−1…第2の絶縁膜、56−2…第2の埋め込み絶縁膜、57…第1の導電膜、58…第2の導電膜、61…下部電極、62…容量絶縁膜、63…上部電極、67…マスク絶縁膜、72,105,107…ホトレジスト、74…シリコン酸化膜、75…不純物拡散領域、83,93…第3の不純物拡散領域、86…絶縁膜、D1,D2,D3,D4,D5…深さ、R…素子形成領域
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、DRAM(Dynamic Random Access Memory)等の半導体装置の微細化(具体的には、半導体素子の微細化)の進展により、ホトリソグラフィ及びドライエッチングを用いて、半導体基板に島状(アイランド状)の微細化された活性領域(素子分離領域(STI(Shallow Trench Isolation)領域)に囲まれた素子形成領域)を形成することが困難になってきている。
DRAMの場合、上記活性領域(素子形成領域)には、選択トランジスタを構成する埋め込みゲート電極や一対の不純物拡散領域(ソース/ドレイン領域)等が形成される。
【0003】
上記ホトリソグラフィ及びドライエッチングを用いて、島状(アイランド状)の微細化された活性領域を形成した場合、ホトリソグラフィ及びドライエッチングが良好に行なわれないことにより、活性領域の両端が丸みを帯びた形状となり、活性領域の上面の面積が所望の値よりも小さくなってしまう。
このような形状とされた活性領域の端に、不純物拡散領域を形成した場合、該不純物活性領域の上面の面積が所望の値よりも小さくなる。
これにより、不純物拡散領域の上面と接触するコンタクトプラグと不純物拡散領域との接触面積も小さくなるため、不純物拡散領域とコンタクトプラグとの間のコンタクト抵抗が大きくなってしまうという問題があった。
【0004】
このような問題を解決する1つの手段として、特許文献1には、半導体基板に形成された溝を埋め込む絶縁膜により構成され、第1の方向に延在する活性領域を区画する素子分離領域(STI領域)と、第1の方向と交差する第2の方向に延在するダミーゲート溝(半導体基板に形成された溝)内に絶縁膜を介して配置され、逆バイアスが印加されることで活性領域を複数の素子形成領域に区画する素子分離領域として機能するダミーゲート電極と、を設けることが開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2010−141107号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1に記載の構成では、逆バイアスを印加することでダミーゲート電極を素子分離領域として機能させているため、逆バイアスの影響により、隣接する選択トランジスタのOn(オン)電流を十分に確保することができないという問題や、接合リーク電流が増加して、DRAMのデータの保持特性が低下してしまうという問題があった。
【課題を解決するための手段】
【0007】
本発明の一観点によれば、半導体基板に形成され、第1の方向に延在する第1の素子分離用溝、及び該第1の素子分離用溝を埋め込む第1の素子分離用絶縁膜よりなり、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域と、前記半導体基板に、前記第1の方向と交差する第2の方向に延在するように形成され、前記第1の素子分離領域の一部を分断する第2の素子分離用溝、及び該第2の素子分離用溝を埋め込む第2の素子分離用絶縁膜よりなり、複数の前記素子形成領域を区画する第2の素子分離領域と、前記素子形成領域に、前記第2の方向に延在するように形成され、かつ底面及び対向する第1及び第2の側面を有するゲート電極用溝と、ゲート絶縁膜を介して、前記ゲート電極用溝の下部に設けられたゲート電極と、前記ゲート電極用溝を埋め込むように配置され、前記ゲート電極の上面を覆う埋め込み絶縁膜と、前記第1の側面側に位置する前記素子形成領域に設けられた第1の不純物拡散領域と、前記第2の側面側に位置する前記素子形成領域に設けられた第2の不純物拡散領域と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【0008】
本発明の半導体装置によれば、半導体基板に形成され、第1の方向に延在する第1の素子分離用溝、及び第1の素子分離用溝を埋め込む第1の素子分離用絶縁膜よりなり、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域と、半導体基板に、第1の方向と交差する第2の方向に延在するように形成され、第1の素子分離領域の一部を分断する第2の素子分離用溝、及び第2の素子分離用溝を埋め込む第2の素子分離用絶縁膜よりなり、複数の素子形成領域を区画する第2の素子分離領域と、を有することにより、第2の素子分離用溝内に、ゲート絶縁膜を介して、逆バイアスが印加されるダミーゲート電極を設けて素子形成領域を区画した場合と比較して、トランジスタを容易にOn(オン)させることができると共に、接合リーク電流を抑制可能となるので、半導体装置のデータの保持特性を向上させることができる。
【図面の簡単な説明】
【0009】
【図1】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略平面図である。
【図2】図1に示すメモリセルアレイのA−A線方向の断面図である。
【図3A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、メモリセルアレイが形成される領域の平面図である。
【図3B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図3Aに示す構造体のA−A線方向の断面図である。
【図3C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図3Aに示す構造体のB−B線方向の断面図である。
【図3D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図3Aに示す構造体のC−C線方向の断面図である。
【図3E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図3Aに示す構造体のD−D線方向の断面図である。
【図4A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、メモリセルアレイが形成される領域の平面図である。
【図4B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図4Aに示す構造体のA−A線方向の断面図である。
【図4C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図4Aに示す構造体のB−B線方向の断面図である。
【図4D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図4Aに示す構造体のC−C線方向の断面図である。
【図4E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図4Aに示す構造体のD−D線方向の断面図である。
【図5A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、メモリセルアレイが形成される領域の平面図である。
【図5B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図5Aに示す構造体のA−A線方向の断面図である。
【図5C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図5Aに示す構造体のB−B線方向の断面図である。
【図5D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図5Aに示す構造体のC−C線方向の断面図である。
【図5E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図5Aに示す構造体のD−D線方向の断面図である。
【図6A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その4)であり、メモリセルアレイが形成される領域の平面図である。
【図6B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その4)であり、図6Aに示す構造体のA−A線方向の断面図である。
【図6C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その4)であり、図6Aに示す構造体のB−B線方向の断面図である。
【図6D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その4)であり、図6Aに示す構造体のC−C線方向の断面図である。
【図6E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その4)であり、図6Aに示す構造体のD−D線方向の断面図である。
【図7A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その5)であり、メモリセルアレイが形成される領域の平面図である。
【図7B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その5)であり、図7Aに示す構造体のA−A線方向の断面図である。
【図7C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その5)であり、図7Aに示す構造体のB−B線方向の断面図である。
【図7D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その5)であり、図7Aに示す構造体のC−C線方向の断面図である。
【図7E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その5)であり、図7Aに示す構造体のD−D線方向の断面図である。
【図8A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その6)であり、メモリセルアレイが形成される領域の平面図である。
【図8B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その6)であり、図8Aに示す構造体のA−A線方向の断面図である。
【図8C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その6)であり、図8Aに示す構造体のB−B線方向の断面図である。
【図8D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その6)であり、図8Aに示す構造体のC−C線方向の断面図である。
【図8E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その6)であり、図8Aに示す構造体のD−D線方向の断面図である。
【図9A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その7)であり、メモリセルアレイが形成される領域の平面図である。
【図9B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その7)であり、図9Aに示す構造体のA−A線方向の断面図である。
【図9C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その7)であり、図9Aに示す構造体のB−B線方向の断面図である。
【図9D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その7)であり、図9Aに示す構造体のC−C線方向の断面図である。
【図9E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その7)であり、図9Aに示す構造体のD−D線方向の断面図である。
【図10A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その8)であり、メモリセルアレイが形成される領域の平面図である。
【図10B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その8)であり、図10Aに示す構造体のA−A線方向の断面図である。
【図10C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その8)であり、図10Aに示す構造体のB−B線方向の断面図である。
【図10D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その8)であり、図10Aに示す構造体のC−C線方向の断面図である。
【図10E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その8)であり、図10Aに示す構造体のD−D線方向の断面図である。
【図11A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その9)であり、メモリセルアレイが形成される領域の平面図である。
【図11B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その9)であり、図11Aに示す構造体のA−A線方向の断面図である。
【図11C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その9)であり、図11Aに示す構造体のB−B線方向の断面図である。
【図11D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その9)であり、図11Aに示す構造体のC−C線方向の断面図である。
【図11E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その9)であり、図11Aに示す構造体のD−D線方向の断面図である。
【図12A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その10)であり、メモリセルアレイが形成される領域の平面図である。
【図12B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その10)であり、図12Aに示す構造体のA−A線方向の断面図である。
【図12C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その10)であり、図12Aに示す構造体のB−B線方向の断面図である。
【図12D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その10)であり、図12Aに示す構造体のC−C線方向の断面図である。
【図12E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その10)であり、図12Aに示す構造体のD−D線方向の断面図である。
【図13A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その11)であり、メモリセルアレイが形成される領域の平面図である。
【図13B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その11)であり、図13Aに示す構造体のA−A線方向の断面図である。
【図13C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その11)であり、図13Aに示す構造体のB−B線方向の断面図である。
【図13D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その11)であり、図13Aに示す構造体のC−C線方向の断面図である。
【図13E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その11)であり、図13Aに示す構造体のD−D線方向の断面図である。
【図14A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その12)であり、メモリセルアレイが形成される領域の平面図である。
【図14B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その12)であり、図14Aに示す構造体のA−A線方向の断面図である。
【図14C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その12)であり、図14Aに示す構造体のB−B線方向の断面図である。
【図14D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その12)であり、図14Aに示す構造体のC−C線方向の断面図である。
【図14E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その12)であり、図14Aに示す構造体のD−D線方向の断面図である。
【図15A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その13)であり、メモリセルアレイが形成される領域の平面図である。
【図15B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その13)であり、図15Aに示す構造体のA−A線方向の断面図である。
【図15C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その13)であり、図15Aに示す構造体のB−B線方向の断面図である。
【図15D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その13)であり、図15Aに示す構造体のC−C線方向の断面図である。
【図15E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その13)であり、図15Aに示す構造体のD−D線方向の断面図である。
【図16A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その14)であり、メモリセルアレイが形成される領域の平面図である。
【図16B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その14)であり、図16Aに示す構造体のA−A線方向の断面図である。
【図16C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その14)であり、図16Aに示す構造体のB−B線方向の断面図である。
【図16D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その14)であり、図16Aに示す構造体のC−C線方向の断面図である。
【図16E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その14)であり、図16Aに示す構造体のD−D線方向の断面図である。
【図17A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その15)であり、メモリセルアレイが形成される領域の平面図である。
【図17B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その15)であり、図17Aに示す構造体のA−A線方向の断面図である。
【図17C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その15)であり、図17Aに示す構造体のB−B線方向の断面図である。
【図17D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その15)であり、図17Aに示す構造体のC−C線方向の断面図である。
【図17E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その15)であり、図17Aに示す構造体のD−D線方向の断面図である。
【図18】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その16)である。
【図19】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その17)である。
【図20】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その18)である。
【図21】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その19)である。
【図22A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その1)であり、メモリセルアレイが形成される領域の平面図である。
【図22B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その1)であり、図22Aに示す構造体のA−A線方向の断面図である。
【図22C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その1)であり、図22Aに示す構造体のB−B線方向の断面図である。
【図22D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その1)であり、図22Aに示す構造体のC−C線方向の断面図である。
【図22E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その1)であり、図22Aに示す構造体のD−D線方向の断面図である。
【図23A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その2)であり、メモリセルアレイが形成される領域の平面図である。
【図23B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その2)であり、図23Aに示す構造体のA−A線方向の断面図である。
【図23C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その2)であり、図23Aに示す構造体のB−B線方向の断面図である。
【図23D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その2)であり、図23Aに示す構造体のC−C線方向の断面図である。
【図23E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図(その2)であり、図23Aに示す構造体のD−D線方向の断面図である。
【図24A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その1)であり、メモリセルアレイが形成される領域の平面図である。
【図24B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その1)であり、図24Aに示す構造体のA−A線方向の断面図である。
【図24C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その1)であり、図24Aに示す構造体のB−B線方向の断面図である。
【図24D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その1)であり、図24Aに示す構造体のC−C線方向の断面図である。
【図24E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その1)であり、図24Aに示す構造体のD−D線方向の断面図である。
【図25A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その2)であり、メモリセルアレイが形成される領域の平面図である。
【図25B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その2)であり、図25Aに示す構造体のA−A線方向の断面図である。
【図25C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その2)であり、図25Aに示す構造体のB−B線方向の断面図である。
【図25D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その2)であり、図25Aに示す構造体のC−C線方向の断面図である。
【図25E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その2)であり、図25Aに示す構造体のD−D線方向の断面図である。
【図26A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その3)であり、メモリセルアレイが形成される領域の平面図である。
【図26B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その3)であり、図26Aに示す構造体のA−A線方向の断面図である。
【図26C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その3)であり、図26Aに示す構造体のB−B線方向の断面図である。
【図26D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その3)であり、図26Aに示す構造体のC−C線方向の断面図である。
【図26E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その3)であり、図26Aに示す構造体のD−D線方向の断面図である。
【図27A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その4)であり、メモリセルアレイが形成される領域の平面図である。
【図27B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その4)であり、図27Aに示す構造体のA−A線方向の断面図である。
【図27C】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その4)であり、図27Aに示す構造体のB−B線方向の断面図である。
【図27D】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その4)であり、図27Aに示す構造体のC−C線方向の断面図である。
【図27E】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図(その4)であり、図27Aに示す構造体のD−D線方向の断面図である。
【図28】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。
【図29A】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、メモリセルアレイが形成される領域の平面図である。
【図29B】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図29Aに示す構造体のA−A線方向の断面図である。
【図29C】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図29Aに示す構造体のB−B線方向の断面図である。
【図29D】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図29Aに示す構造体のC−C線方向の断面図である。
【図29E】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図29Aに示す構造体のD−D線方向の断面図である。
【図30A】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その1)であり、メモリセルアレイが形成される領域の平面図である。
【図30B】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その1)であり、図30Aに示す構造体のA−A線方向の断面図である。
【図30C】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その1)であり、図30Aに示す構造体のB−B線方向の断面図である。
【図30D】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その1)であり、図30Aに示す構造体のC−C線方向の断面図である。
【図30E】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その1)であり、図30Aに示す構造体のD−D線方向の断面図である。
【図31A】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その2)であり、メモリセルアレイが形成される領域の平面図である。
【図31B】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その2)であり、図31Aに示す構造体のA−A線方向の断面図である。
【図31C】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その2)であり、図31Aに示す構造体のB−B線方向の断面図である。
【図31D】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その2)であり、図31Aに示す構造体のC−C線方向の断面図である。
【図31E】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図(その2)であり、図31Aに示す構造体のD−D線方向の断面図である。
【図32】本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。
【図33A】本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、メモリセルアレイが形成される領域の平面図である。
【図33B】本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図33Aに示す構造体のA−A線方向の断面図である。
【図33C】本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図33Aに示す構造体のB−B線方向の断面図である。
【図33D】本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図33Aに示す構造体のC−C線方向の断面図である。
【図33E】本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図33Aに示す構造体のD−D線方向の断面図である。
【図34】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。
【図35A】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、メモリセルアレイが形成される領域の平面図である。
【図35B】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図35Aに示す構造体のA−A線方向の断面図である。
【図35C】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図35Aに示す構造体のB−B線方向の断面図である。
【図35D】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図35Aに示す構造体のC−C線方向の断面図である。
【図35E】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図35Aに示す構造体のD−D線方向の断面図である。
【図36A】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、メモリセルアレイが形成される領域の平面図である。
【図36B】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図36Aに示す構造体のA−A線方向の断面図である。
【図36C】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図36Aに示す構造体のB−B線方向の断面図である。
【図36D】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図36Aに示す構造体のC−C線方向の断面図である。
【図36E】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図36Aに示す構造体のD−D線方向の断面図である。
【図37A】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、メモリセルアレイが形成される領域の平面図である。
【図37B】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図37Aに示す構造体のA−A線方向の断面図である。
【図37C】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図37Aに示す構造体のB−B線方向の断面図である。
【図37D】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図37Aに示す構造体のC−C線方向の断面図である。
【図37E】本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図37Aに示す構造体のD−D線方向の断面図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【0011】
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略平面図であり、図2は、図1に示すメモリセルアレイのA−A線方向の断面図である。
図1及び図2では、第1の実施の形態の半導体装置10の一例としてDRAM(Dynamic Random Access Memory)を挙げる。また、図1では、DRAMのメモリセルアレイのレイアウトの一例を図示する。
図1において、X方向は、ビット線34の延在方向を示しており、Y方向は、X方向に対して交差するゲート電極22、及び第2の素子分離領域17の延在方向(第2の方向)を示している。
【0012】
また、図1では、説明の便宜上、メモリセルアレイ11の構成要素のうち、半導体基板12、第1の素子分離領域14、活性領域16、第2の素子分離領域17、ゲート電極用溝18、ゲート電極22、ビット線34、コンタクトプラグ42、容量コンタクトパッド44、及び複数の素子形成領域Rのみを同一平面上に図示し、これら以外のメモリセルアレイ11の構成要素の図示を省略する。
また、図2では、実際には、図1に示すX方向に延在するビット線34を模式的に図示する。また、図2において、図1に示す半導体装置10と同一構成部分には同一符号を付す。
【0013】
第1の実施の形態の半導体装置10は、図1及び図2に示すメモリセルアレイ11が形成されるメモリセル領域と、メモリセル領域の周囲に配置された図示していない周辺回路領域(周辺回路が形成される領域)と、を有する。
図1及び図2を参照するに、第1の実施の形態の半導体装置10に設けられたメモリセルアレイ11は、半導体基板12と、パッド酸化膜13と、第1の素子分離領域14と、複数の素子形成領域Rを有した活性領域16と、第2の素子分離領域17と、ゲート電極用溝18と、トランジスタ19−1,19−2と、ゲート絶縁膜21と、埋め込み型ゲート電極であるゲート電極22と、埋め込み絶縁膜24と、第1の不純物拡散領域28と、第2の不純物拡散領域29と、開口部32と、ビット線34と、キャップ絶縁膜36と、サイドウォール膜37と、層間絶縁膜38と、コンタクト孔41と、コンタクトプラグ42と、容量コンタクトパッド44と、シリコン窒化膜46と、キャパシタ48と、を有する。
【0014】
図1及び図2を参照するに、半導体基板12は、板状とされた基板である。半導体基板12としては、例えば、p型シリコン基板を用いることができる。この場合、半導体基板12のp型不純物濃度は、例えば、1E14cm−3〜1E15cm−3とすることができる。なお、以下、半導基板12としてp型シリコン基板を用いた場合を例に挙げて説明する。
図2を参照するに、パッド酸化膜13は、第1の不純物拡散領域28の上面28aを覆うように設けられている。パッド酸化膜13の厚さは、例えば、5nmとすることができる。
【0015】
図1を参照するに、第1の素子分離領域14は、第1の素子分離用溝51と、第1の素子分離用絶縁膜53とを有する。
第1の素子分離用溝51は、図1に示すX方向に対して所定角度傾斜した方向(第1の方向)に延在するように、半導体基板12に形成されている。第1の素子分離用溝51は、図1に示すY方向に対して所定の間隔で複数形成されている。第1の素子分離用溝51の深さは、例えば、150nmとすることができる。
【0016】
第1の素子分離用絶縁膜53は、第1の絶縁膜53−1と、第1の埋め込み絶縁膜53−2とを有する(後述する図5C参照)。第1の絶縁膜53−1は、第1の素子分離用溝51の内面を覆うように設けられている(図5C参照)。第1の絶縁膜53−1は、熱酸化法により形成された熱酸化膜(シリコン酸化膜(SiO2膜))であり、その厚さは、例えば、5nmとすることができる。
第1の埋め込み絶縁膜53−2は、第1の絶縁膜53−1を介して、第1の素子分離用溝51を埋め込むように配置されている。図示してはいないが、第1の素子分離用絶縁膜53の上面は、パッド絶縁膜13の上面13aに対して面一とされている(図5C参照)。第1の素子分離用絶縁膜53としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
上記構成とされた第1の素子分離領域14は、第1の方向に対して帯状に延在し、かつ複数の素子形成領域Rを有した活性領域16を区画している。
【0017】
図1及び図2を参照するに、第2の素子分離領域17は、第2の素子分離用溝54と、第2の素子分離用絶縁膜56と、を有する。第2の素子分離用溝54は、図1に示すY方向(第2の方向)に延在するように、半導体基板12に形成されている。
これにより、第2の素子分離用溝54は、第1の素子分離領域14の一部を分断している。第2の素子分離用溝54は、隣り合うように配置された2つのゲート電極22を挟み込むように形成されている。第2の素子分離用溝54の深さは、ゲート電極用溝18の深さと略等しい。第2の素子分離用溝54の深さは、例えば、150nmとすることができる。
【0018】
第2の素子分離用絶縁膜56は、第2の絶縁膜56−1と、第2の埋め込み絶縁膜56−2とを有する。第2の絶縁膜56−1は、第2の素子分離用溝54の内面を覆うように設けられている。第2の絶縁膜56−1は、熱酸化法により形成された熱酸化膜(シリコン酸化膜(SiO2膜))であり、その厚さは、例えば、5nmとすることができる。
第2の絶縁膜56−1は、ゲート絶縁膜21を形成する際に、ゲート絶縁膜21と共に形成される膜である。つまり、第2の絶縁膜56−1は、ゲート絶縁膜21と同じ構成(具体的には、同じ膜種及び厚さ)とされている。
【0019】
第2の埋め込み絶縁膜56−2は、第2の絶縁膜56−1を介して、第2の素子分離用溝54を埋め込むように配置されている。第2の埋め込み絶縁膜56−2の上端は、少し突出しており、この突出した部分の外周側面は、パッド酸化膜13により覆われている。第2の埋め込み絶縁膜56−2の上面56−2aは、パッド酸化膜13の上面13aに対して面一とされている。
第2の埋め込み絶縁膜56−2は、埋め込み絶縁膜24を形成する際に、埋め込み絶縁膜24と同時に形成される膜である。第2の埋め込み絶縁膜56−2としては、シリコン酸化膜(SiO2膜)を用いることができる。
上記構成とされた第2の素子分離領域17は、活性領域16を複数の素子形成領域Rに区画している(図1参照)。
【0020】
このように、半導体基板12に形成された第1の素子分離用溝51に第1の絶縁膜53−1及び第1の埋め込み絶縁膜53−2を埋め込むことで構成された第1の素子分離領域14と、半導体基板12に形成された第2の素子分離用溝54に第2の絶縁膜56−1及び第2の埋め込み絶縁膜56−2を埋め込むことで構成された第2の素子分離領域17と、を設けて、活性領域16を複数の素子形成領域Rに区画することにより、第2の素子分離用溝54内に、ゲート絶縁膜21を介して、逆バイアスが印加されるダミーゲート電極(図示せず)を設けて複数の素子形成領域Rを区画した場合と比較して、トランジスタ19−1,19−2を容易にOn(オン)させることができると共に、接合リーク電流を抑制可能となるので、半導体装置10のデータの保持特性を向上させることができる。
また、ダミーゲート電極(図示せず)を設けた場合に必要なダミーゲート電極に逆バイアスを印加するための配線(図示せず)を設ける必要がないため、半導体装置10の小型化を図ることができる。
【0021】
図1及び図2を参照するに、ゲート電極用溝18は、2つの第2の素子分離領域17間に位置する素子形成領域Rに、Y方向に延在するように2つ設けられている。ゲート電極用溝18は、底面18c及び対向する第1及び第2の側面18a,18bよりなる内面により区画されている。上記2つのゲート電極用溝18は、第2の側面18bが対向するように配置されている。
ゲート電極用溝18の深さは、第1の素子分離用溝51の深さよりも浅く、かつ第2の素子分離用溝54の深さと略等しくなるように構成されている。第2の素子分離用溝54の深さが150nmの場合、ゲート電極用溝18の深さは、例えば、150nmとすることができる。
【0022】
図2を参照するに、トランジスタ19−1,19−2は、トレンチゲート型トランジスタであり、ゲート絶縁膜21と、ゲート電極22と、埋め込み絶縁膜24と、第1の不純物拡散領域28と、第2の不純物拡散領域29と、を有する。
図2に示すように、トランジスタ19−1,19−2は、隣り合うように配置されている。第2の不純物拡散領域29は、トランジスタ19−1,19−2の共通の不純物拡散領域(図2に示す構造の場合、ドレイン領域)として機能する。
【0023】
図2を参照するに、ゲート絶縁膜21は、ゲート電極用溝18の第1及び第2の側面18a,18b、及びゲート電極用溝18の底面18cを覆うように設けられている。ゲート絶縁膜21としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
ゲート絶縁膜21として単層のシリコン酸化膜(SiO2膜)を用いる場合、ゲート絶縁膜21の厚さは、例えば、5nmとすることができる。
【0024】
図2を参照するに、ゲート電極22は、ゲート絶縁膜21を介して、ゲート電極用溝18の下部を埋め込むように配置されている。これにより、ゲート電極22の上面22aは、半導体基板12の主面12aよりも低い位置に配置されている。ゲート電極22は、第1の導電膜57と、第2の導電膜58とを順次積層した構成とされている。第1の導電膜57としては、窒化チタン膜を用いることができる。この場合、第2の導電膜58としては、タングステン膜を用いることができる。
【0025】
図2を参照するに、埋め込み絶縁膜24は、ゲート絶縁膜21及びゲート電極22が形成されたゲート電極用溝18を埋め込むように設けられている。これにより、埋め込み絶縁膜24は、ゲート電極22の上面22aを覆っている。
また、埋め込み絶縁膜24の上端は、半導体基板12の主面12aよりも少し突出している。埋め込み絶縁膜24の上面24aは、パッド酸化膜13の上面13aに対して面一とされている。埋め込み絶縁膜24としては、シリコン酸化膜(SiO2膜)を用いることができる。
【0026】
図2を参照するに、第1の不純物拡散領域28は、ゲート電極用溝18の第1の側面18a側に位置する素子形成領域R(具体的には、半導体基板12)に設けられている。具体的には、第1の不純物拡散領域28は、ゲート電極用溝18と第2の素子分離領用溝54との間に位置する素子形成領域Rに形成されている。第1の不純物拡散領域28の上面28aは、半導体基板12の主面12aに対して略面一とされている。
第1の不純物拡散領域28は、トランジスタ19−1,19−2を構成する各ゲート電極22に対してそれぞれ設けられている。第1の不純物拡散領域28は、トランジスタ19−1,19−2のソース/ドレイン領域(図2に示す構造の場合は、ソース領域)として機能する不純物拡散領域である。半導体基板12がp型シリコン基板の場合、第1の不純物拡散領域28は、半導体基板12にn型不純物をイオン注入することで形成する。
【0027】
図2を参照するに、第2の不純物拡散領域29は、2つのゲート電極用溝18の間に配置された素子形成領域Rに設けられている。
第2の不純物拡散領域29は、トランジスタ19−1,19−2に対して共通のソース/ドレイン領域(図2に示す構造の場合は、ドレイン領域)として機能する不純物拡散領域である。半導体基板12がp型シリコン基板の場合、第2の不純物拡散領域29は、半導体基板12にn型不純物をイオン注入することで形成する。
【0028】
図2を参照するに、開口部32は、2つのゲート電極用溝18から突出した埋め込み絶縁膜24の間に形成されている。開口部32は、第2の不純物拡散領域29の上面29aを露出するように形成されている。
【0029】
図2を参照するに、ビット線34は、埋め込み絶縁膜24の上面24aに設けられており、その下端は第2の不純物拡散領域29の上面29aと接触している。これにより、ビット線34は、第2の不純物拡散領域29と電気的に接続されている。
ビット線34の材料としては、ポリシリコン膜、窒化チタン膜、及びタングステン膜を順次積層した積層膜や、ポリシリコン膜、或いは窒化チタン膜等を用いることができる。
【0030】
図2を参照するに、キャップ絶縁膜36は、ビット線34の上面を覆うように設けられている。キャップ絶縁膜36は、ビット線34の上面を保護すると共に、異方性エッチング(具体的には、ドライエッチング)によりビット線34となる母材(導電膜)をパターニングする際のエッチングマスクとして機能する。キャップ絶縁膜36としては、シリコン窒化膜(SiN膜)と、シリコン酸化膜(SiO2膜)とを順次積層させた積層膜を用いることができる。
【0031】
図2を参照するに、サイドウォール膜37は、ビット線34の側面を覆うように設けられている。サイドウォール膜37は、ビット線34の側壁を保護する機能を有する。サイドウォール膜37としては、シリコン窒化膜(SiN膜)と、シリコン酸化膜(SiO2膜)とを順次積層させた積層膜を用いることができる。
【0032】
図2を参照するに、層間絶縁膜38は、パッド絶縁膜13の上面13a、及び第2の埋め込み絶縁膜56−2の上面56−2aに設けられている。
層間絶縁膜38の上面38aは、キャップ絶縁膜36の上面36aに対して面一とされている。層間絶縁膜38としては、例えば、CVD(Chemical Vapor Deposition)法により形成されたシリコン酸化膜(SiO2膜)、或いは、SOG(Spin on Grass)法により形成された塗布系の絶縁膜(シリコン酸化膜(SiO2膜))を用いることができる。
【0033】
図2を参照するに、コンタクト孔41は、第1の不純物拡散領域28の上面28aの一部を露出するように、パッド絶縁膜13、埋め込み絶縁膜24、及び層間絶縁膜38に形成されている。
図2を参照するに、コンタクトプラグ42は、コンタクト孔41を埋め込むように設けられている。コンタクトプラグ42の下端は、第1の不純物拡散領域28の上面28aの一部と接触している。
これによりコンタクトプラグ42は、第1の不純物拡散領域28と電気的に接続されている。コンタクトプラグ42の上面42aは、層間絶縁膜38の上面38aに対して面一とされている。コンタクトプラグ42は、例えば、窒化チタン膜と、タングステン膜とを順次積層した積層構造とすることができる。
【0034】
図2を参照するに、容量コンタクトパッド44は、その一部がコンタクトプラグ42の上面42aと接続されるように、層間絶縁膜38の上面38aに設けられている。容量コンタクトパッド44上には、キャパシタ48を構成する下部電極61が接続されている。これにより、容量コンタクトパッド44は、コンタクトプラグ42と下部電極61とを電気的に接続している。
【0035】
図1を参照するに、容量コンタクトパッド44は、円形状とされており、Y方向において、コンタクトプラグ42に対して互い違いの位置に配列されている。これらの容量コンタクトパッド44は、X方向において、隣り合うビット線34間に配置されている。
つまり、容量コンタクトパッド44は、Y方向に沿って1つおきにゲート電極22上に容量コンタクトパッド44の中心部を配置するか、Y方向に沿って1つおきにゲート電極22の側面上方に容量コンタクトパッド44の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド44は、Y方向に千鳥状に配置されている。
【0036】
図2を参照するに、シリコン窒化膜46は、容量コンタクトパッド44の外周部を囲むように、層間絶縁膜38の上面38aに設けられている。
キャパシタ48は、容量コンタクトパッド44に対してそれぞれ1つ設けられている。1つのキャパシタ48は、1つの下部電極61と、複数の下部電極61に対して共通の容量絶縁膜62と、複数の下部電極61に対して共通の電極である上部電極63と、を有する。
【0037】
下部電極61は、容量コンタクトパッド44上に設けられており、容量コンタクトパッド44と接続されている。下部電極61は、王冠形状とされている。
容量絶縁膜62は、シリコン窒化膜46から露出された複数の下部電極61の表面、及びシリコン窒化膜46の上面を覆うように設けられている。
上部電極63は、容量絶縁膜62の表面を覆うように設けられている。上部電極63は、容量絶縁膜62が形成された下部電極61の内部、及び複数の下部電極61間を埋め込むように配置されている。上部電極63の上面63aは、複数の下部電極61の上端よりも上方に配置されている。
【0038】
上記構成とされたキャパシタ48は、容量コンタクトパッド44を介して、第1の不純物拡散領域28と電気的に接続されている。
なお、上部電極63の上面63aを覆う層間絶縁膜(図示せず)、該層間絶縁膜に内設されたコンタクトプラグ(図示せず)、及び該コンタクトプラグと接続された配線(図示せず)等を設けてもよい。
【0039】
第1の実施の形態の半導体装置によれば、半導体基板12に形成された第1の素子分離用溝51に第1の絶縁膜53−1及び第1の埋め込み絶縁膜53−2を埋め込むことで構成された第1の素子分離領域14と、半導体基板12に形成された第2の素子分離用溝54に第2の絶縁膜56−1及び第2の埋め込み絶縁膜56−2を埋め込むことで構成された第2の素子分離領域17と、を設けて、活性領域16を複数の素子形成領域Rに区画することにより、第2の素子分離用溝54内に、ゲート絶縁膜21を介して、逆バイアスが印加されるダミーゲート電極(図示せず)を設けて複数の素子形成領域Rを区画した場合と比較して、トランジスタ19−1,19−2を容易にOn(オン)させることができると共に、接合リーク電流を抑制可能となるので、半導体装置10のデータの保持特性を向上させることができる。
また、ダミーゲート電極(図示せず)を設けた場合に必要なダミーゲート電極に逆バイアスを印加するための配線(図示せず)を設ける必要がないため、半導体装置10の小型化を図ることができる。
【0040】
図3A〜図3E、図4A〜図4E、図5A〜図5E、図6A〜図6E、図7A〜図7E、図8A〜図8E、図9A〜図9E、図10A〜図10E、図11A〜図11E、図12A〜図12E、図13A〜図13E、図14A〜図14E、図15A〜図15E、図16A〜図16E、図17A〜図17E、図18、図19、図20、及び図21は、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
【0041】
図3Aは、メモリセルアレイが形成される領域の平面図であり、図3Bは、図3Aに示す構造体のA−A線方向の断面図であり、図3Cは、図3Aに示す構造体のB−B線方向の断面図であり、図3Dは、図3Aに示す構造体のC−C線方向の断面図であり、図3Eは、図3Aに示す構造体のD−D線方向の断面図である。
図4Aは、メモリセルアレイが形成される領域の平面図であり、図4Bは、図4Aに示す構造体のA−A線方向の断面図であり、図4Cは、図4Aに示す構造体のB−B線方向の断面図であり、図4Dは、図4Aに示す構造体のC−C線方向の断面図であり、図4Eは、図4Aに示す構造体のD−D線方向の断面図である。
図5Aは、メモリセルアレイが形成される領域の平面図であり、図5Bは、図5Aに示す構造体のA−A線方向の断面図であり、図5Cは、図5Aに示す構造体のB−B線方向の断面図であり、図5Dは、図5Aに示す構造体のC−C線方向の断面図であり、図5Eは、図5Aに示す構造体のD−D線方向の断面図である。
図6Aは、メモリセルアレイが形成される領域の平面図であり、図6Bは、図6Aに示す構造体のA−A線方向の断面図であり、図6Cは、図6Aに示す構造体のB−B線方向の断面図であり、図6Dは、図6Aに示す構造体のC−C線方向の断面図であり、図6Eは、図6Aに示す構造体のD−D線方向の断面図である。
【0042】
図7Aは、メモリセルアレイが形成される領域の平面図であり、図7Bは、図7Aに示す構造体のA−A線方向の断面図であり、図7Cは、図7Aに示す構造体のB−B線方向の断面図であり、図7Dは、図7Aに示す構造体のC−C線方向の断面図であり、図7Eは、図7Aに示す構造体のD−D線方向の断面図である。
図8Aは、メモリセルアレイが形成される領域の平面図であり、図8Bは、図8Aに示す構造体のA−A線方向の断面図であり、図8Cは、図8Aに示す構造体のB−B線方向の断面図であり、図8Dは、図8Aに示す構造体のC−C線方向の断面図であり、図8Eは、図8Aに示す構造体のD−D線方向の断面図である。
図9Aは、メモリセルアレイが形成される領域の平面図であり、図9Bは、図9Aに示す構造体のA−A線方向の断面図であり、図9Cは、図9Aに示す構造体のB−B線方向の断面図であり、図9Dは、図9Aに示す構造体のC−C線方向の断面図であり、図9Eは、図9Aに示す構造体のD−D線方向の断面図である。
図10Aは、メモリセルアレイが形成される領域の平面図であり、図10Bは、図10Aに示す構造体のA−A線方向の断面図であり、図10Cは、図10Aに示す構造体のB−B線方向の断面図であり、図10Dは、図10Aに示す構造体のC−C線方向の断面図であり、図10Eは、図10Aに示す構造体のD−D線方向の断面図である。
【0043】
図11Aは、メモリセルアレイが形成される領域の平面図であり、図11Bは、図11Aに示す構造体のA−A線方向の断面図であり、図11Cは、図11Aに示す構造体のB−B線方向の断面図であり、図11Dは、図11Aに示す構造体のC−C線方向の断面図であり、図11Eは、図11Aに示す構造体のD−D線方向の断面図である。
図12Aは、メモリセルアレイが形成される領域の平面図であり、図12Bは、図12Aに示す構造体のA−A線方向の断面図であり、図12Cは、図12Aに示す構造体のB−B線方向の断面図であり、図12Dは、図12Aに示す構造体のC−C線方向の断面図であり、図12Eは、図12Aに示す構造体のD−D線方向の断面図である。
図13Aは、メモリセルアレイが形成される領域の平面図であり、図13Bは、図13Aに示す構造体のA−A線方向の断面図であり、図13Cは、図13Aに示す構造体のB−B線方向の断面図であり、図13Dは、図13Aに示す構造体のC−C線方向の断面図であり、図13Eは、図13Aに示す構造体のD−D線方向の断面図である。
図14Aは、メモリセルアレイが形成される領域の平面図であり、図14Bは、図14Aに示す構造体のA−A線方向の断面図であり、図14Cは、図14Aに示す構造体のB−B線方向の断面図であり、図14Dは、図14Aに示す構造体のC−C線方向の断面図であり、図14Eは、図14Aに示す構造体のD−D線方向の断面図である。
【0044】
図15Aは、メモリセルアレイが形成される領域の平面図であり、図15Bは、図15Aに示す構造体のA−A線方向の断面図であり、図15Cは、図15Aに示す構造体のB−B線方向の断面図であり、図15Dは、図15Aに示す構造体のC−C線方向の断面図であり、図15Eは、図15Aに示す構造体のD−D線方向の断面図である。
図16Aは、メモリセルアレイが形成される領域の平面図であり、図16Bは、図16Aに示す構造体のA−A線方向の断面図であり、図16Cは、図16Aに示す構造体のB−B線方向の断面図であり、図16Dは、図16Aに示す構造体のC−C線方向の断面図であり、図16Eは、図16Aに示す構造体のD−D線方向の断面図である。
図17Aは、メモリセルアレイが形成される領域の平面図であり、図17Bは、図17Aに示す構造体のA−A線方向の断面図であり、図17Cは、図17Aに示す構造体のB−B線方向の断面図であり、図17Dは、図17Aに示す構造体のC−C線方向の断面図であり、図17Eは、図17Aに示す構造体のD−D線方向の断面図である。
【0045】
また、図18〜図21は、図2に示す第1の実施の形態の半導体装置10の切断面に対応する断面図である。
さらに、図3A〜図3E、図4A〜図4E、図5A〜図5E、図6A〜図6E、図7A〜図7E、図8A〜図8E、図9A〜図9E、図10A〜図10E、図11A〜図11E、図12A〜図12E、図13A〜図13E、図14A〜図14E、図15A〜図15E、図16A〜図16E、及び図17A〜図17Eに示すA−A線、B−B線、C−C線、及びD−D線は、図1に示すA−A線、B−B線、C−C線、及びD−D線にそれぞれ対応している。
【0046】
図3A〜図3E、図4A〜図4E、図5A〜図5E、図6A〜図6E、図7A〜図7E、図8A〜図8E、図9A〜図9E、図10A〜図10E、図11A〜図11E、図12A〜図12E、図13A〜図13E、図14A〜図14E、図15A〜図15E、図16A〜図16E、図17A〜図17E、図18、図19、図20、及び図21を参照して、第1の実施の形態に係る半導体装置10(具体的には、メモリセルアレイ11)の製造方法について説明する。
【0047】
始めに、図3A〜図3Eに示す工程では、半導体基板12としてp型シリコン基板(p型不純物の濃度は、例えば、1E14cm−3〜1E15cm−3)を準備し、その後、半導体基板12の主面12aに、パッド酸化膜13を形成し、次いで、パッド酸化膜13上に、溝状の開口部66aを有したシリコン窒化膜66を形成する。
このとき、パッド酸化膜13の厚さは、例えば、5nmとすることができる。また、シリコン窒化膜66の厚さは、例えば、50nmとすることができる。
【0048】
図3Aに示すように、開口部66aは、X方向に所定角度傾斜した方向(第1の方向)に対して帯状に延在し、かつY方向に所定の間隔で複数形成する。
また、開口部66aは、第1の素子分離用溝51の形成領域に対応するパッド酸化膜13の上面を露出するように形成する。
開口部66aは、シリコン窒化膜66上にパターニングされたホトレジスト(図示せず)を形成し、該ホトレジストをマスクとする異方性エッチングによりシリコン窒化膜66をエッチングすることで形成する。該ホトレジストは、開口部66aを形成後に除去する。
【0049】
次いで、開口部66aを有したシリコン窒化膜66をマスクとする異方性エッチング(具体的には、ドライエッチング)により、半導体基板12をエッチングすることで、第1の方向に延在する第1の素子分離用溝51を形成する。
第1の素子分離用溝51の深さD1(半導体基板12の主面12aを基準としたときの深さ)は、例えば、250nmとすることができる。
【0050】
次いで、図4A〜図4Eに示す工程では、熱酸化法により、第1の素子分離用溝51の内面を覆う第1の絶縁膜53−1として熱酸化膜(シリコン酸化膜(SiO2膜))を形成する。このとき、第1の絶縁膜53−1は、パッド酸化膜13の側面、及びシリコン窒化膜66の上面及び側面を覆うように形成される。パッド酸化膜13の厚さは、例えば、5nmとすることができる。
このように、熱酸化法により、第1の素子分離用溝51の内面を覆う第1の絶縁膜53−1を形成することで、第1の素子分離用溝51を形成する際のドライエッチングにより、第1の素子分離用溝51の内面に形成されたダメージ層を第1の絶縁膜53−1内に取り込むことが可能となる(つまり、第1の素子分離用溝51の内面のダメージ層を除去することが可能となる)ので、リーク源を低減することができる。
【0051】
次いで、図5A〜図5Eに示す工程では、第1の絶縁膜53−1を介して、第1の素子分離用溝51を埋め込むと共に、上面53−2aがパッド酸化膜13の上面13aに対して略面一となるように、第1の埋め込み絶縁膜53−2を形成する。
具体的には、CVD法またはHDP(High Density Plasma)法により形成されたシリコン酸化膜(SiO2膜))、或いはSOG法により形成された塗布系のシリコン酸化膜(SiO2膜)により、第1の絶縁膜53−1を介して、第1の素子分離用溝51を埋め込むことで、第1の埋め込み絶縁膜53−2を形成する。
【0052】
次いで、CMP(Chemical Mechanical Polishing)法により、シリコン窒化膜66の上面よりも上方に成膜されたシリコン酸化膜(SiO2膜)を除去する。
その後、フッ化水素(HF)により、該シリコン酸化膜(SiO2膜)の上部、及び第1の絶縁膜53−1の上部をエッチングすることで、第1の素子分離用溝51に、上面53−2aがパッド酸化膜13の上面13aに対して略面一とされた第1の埋め込み絶縁膜53−2を形成する。
これにより、第1の素子分離用溝51、第1の絶縁膜53−1、及び第1の埋め込み絶縁膜53−2よりなり、上面53aがパッド絶縁膜13の上面13aに対して面一とされ、かつ第1の方向に延在する帯状の活性領域16を区画する第1の素子分離領域14が形成される。
その後、熱燐酸によりシリコン窒化膜66を除去する。これにより、パッド酸化膜13の上面13aが露出される。
【0053】
次いで、図6A〜図6Eに示す工程では、図5A〜図5Eに示す構造体に設けられたパッド酸化膜13の上面13a及び第1の素子分離用絶縁膜53の上面53aに、溝状の開口部67A,67Bを有したマスク絶縁膜67を形成する。
具体的には、マスク絶縁膜67は、パッド酸化膜13の上面13a及び第1の素子分離用絶縁膜53の上面53aを覆うシリコン窒化膜(マスク絶縁膜67の母材)を成膜し、次いで、シリコン窒化膜上にパターニングされたホトレジスト(図示せず)を形成し、該ホトレジストをマスクとする異方性エッチングにより開口部67A,67Bを加工することで形成する。
【0054】
このとき、開口部67Bは、Y方向(2の方向)に延在すると共に、Y方向に延在する2つの開口部67Aを挟み込むように複数形成する(図6A参照)。
また、開口部67Aは、ゲート電極用溝18の形成領域に対応するパッド酸化膜13の上面13aを露出するように形成し、開口部67Bは、第2の素子分離用溝54の形成領域に対応するパッド酸化膜13の上面13aを露出するように形成する。また、ホトレジスト(図示せず)は、開口部67A,67Bを形成後に除去する。
【0055】
次いで、開口部67A,67Bを有したマスク絶縁膜67をマスクとする異方性エッチング(具体的には、ドライエッチング)により、半導体基板12をエッチングすることで、Y方向に延在し、かつ第1の素子分離領域14の一部を分断するゲート電極用溝18及び第2の素子分離用溝54を形成する。
このとき、ゲート電極用溝18は、第2の側面18bが対向するように、第2の素子分離用溝54間に2つ形成する。
ゲート電極用溝18の深さD2(半導体基板12の主面12aからゲート電極用溝18の底面18cまでの深さ)は、第1の素子分離用溝51の深さよりも浅く、かつ第2の素子分離用溝54の深さD3(半導体基板12の主面12aから第2の素子分離用溝54の底面54aまでの深さ)と略等しい。
【0056】
第1の素子分離用溝51の深さが250nmの場合、ゲート電極用溝18の深さD2及び第2の素子分離用溝54の深さD3は、例えば、150nmとすることができる。
また、半導体基板12をドライエッチングする際、第1の素子分離用絶縁膜53(シリコン酸化膜(SiO2膜))は、半導体基板12であるシリコンよりも速い速度でエッチングされる。このため、図6D及び図6Eに示すように、ゲート電極用溝18及び第2の素子分離用溝54のうち、第1の素子分離用絶縁膜53が形成された部分は、上記深さD2,D3よりも深く(具体的には、50nm程度深く)なる。
【0057】
次いで、図7A〜図7Eに示す工程では、熱酸化法により、ゲート電極用溝18の内面(具体的には、底面18c及び側面18a,18b)を覆うゲート絶縁膜21と、第2の素子分離用溝54の内面を覆う第2の絶縁膜56−1とを同時に形成する。
ゲート絶縁膜21及び第2の絶縁膜56−1としては、例えば、単層のシリコン酸化膜(SiO2膜)を用いることができる。この場合、ゲート絶縁膜21及び第2の絶縁膜56−1の厚さは、例えば、5nmとすることができる。
【0058】
このように、熱酸化法により、第2の素子分離用溝54の内面を覆う第2の絶縁膜56−1を形成することで、第2の素子分離用溝54を形成する際のドライエッチングにより、第2の素子分離用溝54の内面に形成されたダメージ層を第2の絶縁膜56−1内に取り込むことが可能となる(つまり、第2の素子分離用溝54の内面のダメージ層を除去することが可能となる)ので、リーク源を低減することができる。
また、ゲート絶縁膜21及び第2の絶縁膜56−1を同時に形成することにより、ゲート絶縁膜21及び第2の絶縁膜56−1を別々の工程で形成した場合と比較して、製造工程が少なくなるので、半導体装置10の製造工程を簡略化することができる。
なお、ゲート絶縁膜21及び第2の絶縁膜56−1として、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いてもよい。
【0059】
次いで、図8A〜図8Eに示す工程では、ゲート絶縁膜21が形成されたゲート電極用溝18、及び第2の絶縁膜56−1が形成された第2の素子分離用溝54を埋め込むように、第1の導電膜57と、第2の導電膜58とを順次成膜する。このとき、図8Aに示す構造体の上面側は、第2の導電膜58により覆われる。
具体的には、CVD法により、第1の導電膜57として窒化チタン膜(例えば、厚さ5nm)を成膜した後、第2の導電膜58としてタングステン膜(例えば、厚さ100nm)を成膜する。
【0060】
次いで、図9A〜図9Eに示す工程では、第2の導電膜58上に、溝状の開口部72aを有したホトレジスト72を形成する。このとき、開口部72aは、第2の素子分離用溝54の上方に位置する第2の導電膜58の上面58aを露出するように形成する。
【0061】
次いで、図10A〜図10Eに示す工程では、ホトレジスト72をマスクとする異方性エッチング(具体的には、ドライエッチング)により、開口部72aの下方に位置する第2の導電膜58をエッチングすることで、第2の素子分離用溝54内に成膜された第2の導電膜58を除去する。これにより、第2の素子分離用溝54内には、第1の導電膜57が残存する。
次いで、図11A〜図11Eに示す工程では、ホトレジスト72を除去する。これにより、第2の導電膜58の上面58aが露出される。
【0062】
次いで、図12A〜図12Eに示す工程では、図11A〜図11Dに示す第2の導電膜58を全面エッチバックすることで、ゲート電極用溝18の下部に、図2に示すゲート電極22の構成要素となる第2の導電膜58を残存させる。
このとき、エッチバックは、例えば、半導体基板12の主面12aからエッチバック後の第2の導電膜58の上面58bまでの深さD4が60nmとなるように行なう。
【0063】
次いで、図13A〜図13Eに示す工程では、ゲート電極用溝18内に残存する第2の導電膜58をマスクとして、図12A〜図12C及び図12Eに示す第1の導電膜57を全面エッチバックすることで、ゲート電極用溝18の下部に第1の導電膜57を残存させると共に、ゲート電極用溝18の下部以外の領域に形成された第1の導電膜57を除去する。
これにより、ゲート電極用溝18の下部に、ゲート絶縁膜21を介して、第1及び第2の導電膜57,58よりなるゲート電極22が形成されると共に、第2の素子分離用溝54に形成された第1の導電膜57が除去される。
【0064】
次いで、図14A〜図14Eに示す工程では、ゲート電極用溝18及び開口部67Aを埋め込むと共に、上面24bがマスク絶縁膜67の上面67aに対して略面一とされた埋め込み絶縁膜24と、第2の素子分離用溝54及び開口部67Bを埋め込むと共に、上面56−2bがマスク絶縁膜67の上面67aに対して略面一とされた第2の埋め込み絶縁膜56−2と、を同時に形成する。
具体的には、始めに、CVD法、HDP法、或いはSOG法を用いて、ゲート電極用溝18、第2の素子分離用溝54、及び開口部67A,67Bを埋め込むシリコン酸化膜74(SiO2膜)を成膜する。このとき、図示してはいないが、マスク絶縁膜67の上面67aにもシリコン酸化膜74が成膜される。
その後、CMP法により、マスク絶縁膜67の上面67aよりも上方に成膜されたシリコン酸化膜74を除去することで、上記埋め込み絶縁膜24及び第2の埋め込み絶縁膜56−2を形成する。
【0065】
次いで、図15A〜図15Eに示す工程では、図14A〜図14Cに示すシリコン窒化膜よりなるマスク絶縁膜67を、熱燐酸により除去する。これにより、パッド酸化膜13の上面13aが露出される。
次いで、図16A〜図16Eに示す工程では、図15B及び図15Cに示す構造体の上面側から、パッド酸化膜13を介して、半導体基板12の主面12aに、半導体基板12とは異なる導電型の不純物(この場合、n型不純物)をイオン注入することで、上面28a,29aが半導体基板12の主面12aに対して面一とされた第1及び第2の不純物拡散領域28,29を同時に形成する。
【0066】
具体的には、n型不純物としてリン(P)を、エネルギーが50KeV、ドーズ量が1E12cm−2〜1E14cm−2の条件で半導体基板12の主面12aにイオン注入することで、第1及び第2の不純物拡散領域28,29を同時に形成する。
このとき、第1の不純物拡散領域28は、第2の素子分離用溝54とゲート電極用溝18との間に位置する半導体基板12に形成し、第2の不純物拡散領域29は、2つのゲート電極用溝18間に位置する半導体基板12に形成する。
【0067】
次いで、図17A〜図17Eに示す工程では、パッド酸化膜13の上面13aから突出した埋め込み絶縁膜24及び第2の埋め込み絶縁膜56−2を除去することにより、埋め込み絶縁膜24の上面24a及び第2の埋め込み絶縁膜56−2の上面56−2aをパッド酸化膜13の上面13aに対して略面一とする。
具体的には、CMP法或いはウエットエッチング法により、パッド酸化膜13の上面13aから突出した埋め込み絶縁膜24及び第2の埋め込み絶縁膜56−2を除去することで、図17A〜図17Eに示す構造体の上面を平坦化する。
【0068】
これにより、第2の素子分離用溝54、第2の絶縁膜56−1、及び第2の埋め込み絶縁膜56−2よりなり、かつY方向に延在することで図5A〜図5Eに示す帯状の活性領域16を複数の素子形成領域Rに区画する第2の素子分離領域17が形成される。
【0069】
このように、第1の方向に延在する第1の素子分離用溝51に、第1の素子分離用絶縁膜53を埋め込むことで、複数の素子形成領域Rを有した帯状の活性領域16(図5A〜図5E参照)を区画する第1の素子分離領域14を形成し、その後、第1の方向と交差するY方向に延在し、第1の素子分離領域14の一部を分断する第2の素子分離用溝54を形成し、第2の素子分離用溝54を第2の素子分離用絶縁膜56で埋め込むことで、帯状の活性領域16を複数の素子形成領域Rに区画する第2の素子分離領域17を形成することにより、第2の素子分離用溝54内に、ゲート絶縁膜21を介して、逆バイアスが印加されるダミーゲート電極(図示せず)を形成して複数の素子形成領域Rを区画した場合と比較して、トランジスタ19−1,19−2を容易にOn(オン)させることができると共に、接合リーク電流を抑制可能となるので、半導体装置10のデータの保持特性を向上させることができる。
また、ダミーゲート電極(図示せず)を形成した場合に必要なダミーゲート電極に逆バイアスを印加するための配線(図示せず)を形成する必要がないため、半導体装置10の小型化を図ることができる。
【0070】
次いで、埋め込み絶縁膜24間に形成されたパッド酸化膜13を選択的に除去することで、第2の不純物拡散領域29の上面29aを露出する開口部32を形成する。
具体的には、パッド酸化膜13上に、埋め込み絶縁膜24間に形成されたパッド酸化膜13を露出する溝状の開口部(図示せず)を有したホトレジスト(図示せず)を形成し、その後、該溝状の開口部から露出されたパッド酸化膜13を選択的にエッチング(例えば、ウエットエッチング)することで、第2の不純物拡散領域29の上面29aを露出する開口部32を形成する。上記エッチング後、ホトレジスト(図示せず)を除去する。
なお、パッド酸化膜13を除去し、パッド酸化膜13の替わりとなるシリコン酸化膜(図示せず)を別途形成し、その後、埋め込み絶縁膜24間に形成された該シリコン酸化膜を除去することで、第2の不純物拡散領域29の上面29aを露出する開口部32を形成してもよい。
【0071】
次いで、図18に示す工程では、埋め込み絶縁膜24の上面24aに、開口部32を埋め込むビット線34を形成する。これにより、ビット線34は、第2の不純物拡散領域29の上面29aと接触する。
具体的には、埋め込み絶縁膜24の上面24aに、開口部32を埋め込むように、図示していないポリシリコン膜、窒化チタン膜、及びタングステン膜を順次成膜する。
次いで、図示していないタングステン膜上に、キャップ絶縁膜36の母材となる図示していないシリコン窒化膜(SiN膜)を成膜する。その後、ホトリソグラフィ技術により、シリコン窒化膜(SiN膜)上に、ビット線34の形成領域を覆うホトレジスト(図示せず)を形成する。
【0072】
次いで、該ホトレジストをマスクとする異方性エッチング(具体的には、ドライエッチング)により、シリコン窒化膜(SiN膜)、タングステン膜、窒化チタン膜、及びポリシリコン膜をパターニングすることで、シリコン窒化膜(SiN膜)よりなるキャップ絶縁膜36と、ポリシリコン膜、窒化チタン膜、及びタングステン膜よりなるビット線34と、を同時に形成する。
【0073】
次いで、ビット線34の側面、及びキャップ絶縁膜36を覆うように、図示していないシリコン窒化膜(SiN膜)及びシリコン酸化膜(SiO2膜)を順次成膜し、その後、シリコン酸化膜(SiO2膜)及びシリコン窒化膜(SiN膜)を全面エッチバックすることにより、キャップ絶縁膜36の側面及びビット線34の側面を覆うサイドウォール膜37を形成する。
【0074】
このように、シリコン窒化膜(SiN膜)と、シリコン酸化膜(SiO2膜)とを順次積層させることでサイドウォール膜37を形成することにより、層間絶縁膜38としてSOG法により形成された塗布系の絶縁膜(具体的には、シリコン酸化膜(SiO2膜))を成膜した際、シリコン酸化膜(塗布系の絶縁膜)の濡れ性が改善されるため、シリコン酸化膜(塗布系の絶縁膜)中へのボイドの発生を抑制できる。
【0075】
次いで、パッド酸化膜13の上面13a、埋め込み絶縁膜24の上面24a、及び第2の埋め込み絶縁膜56−2の上面56−2aに、サイドウォール膜37を覆うと共に、キャップ絶縁膜36の上面36aに対して面一とされた上面38aを有した層間絶縁膜38を形成する。これにより、キャップ絶縁膜36の上面36aが、層間絶縁膜38から露出される。
【0076】
具体的には、パッド酸化膜13の上面13a、埋め込み絶縁膜24の上面24a、及び第2の埋め込み絶縁膜56−2の上面56−2aに、サイドウォール膜37を覆うように、SOG法により塗布系の絶縁膜(シリコン酸化膜(SiO2膜))を塗布し、次いで、熱処理を行なうことで、シリコン酸化膜(塗布系の絶縁膜)の膜質を緻密にする。
また、上記SOG法によりシリコン酸化膜(塗布系の絶縁膜)を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。
【0077】
次いで、CMP法により、キャップ絶縁膜36の上面36aが露出するまで、熱処理されたシリコン酸化膜(塗布系の絶縁膜)の研磨を行なう。これにより、キャップ絶縁膜36の上面36aに対して略面一とされた上面38aを有する層間絶縁膜38が形成される。
なお、図13に示す構造体には図示していないが、上記シリコン酸化膜(塗布系の絶縁膜)の研磨後に、CVD法により、キャップ絶縁膜36の上面36a及び層間絶縁膜38の上面38aを覆うシリコン酸化膜(SiO2膜)を形成してもよい。
【0078】
次いで、図19に示す工程では、SAC(Self Aligned Contact)法により、層間絶縁膜38、埋め込み絶縁膜24、及びパッド酸化膜13を異方性エッチング(具体的には、ドライエッチング)することで、第1の不純物拡散領域28の上面28aの一部を露出するコンタクト孔41を形成する。
【0079】
次いで、コンタクト孔41内に、上面42aが層間絶縁膜38の上面38aに対して略面一とされ、かつ下端が第1の不純物拡散領域28の上面28aと接触するコンタクトプラグ42を形成する。
具体的には、コンタクト孔41を埋め込むように、CVD法により、窒化チタン膜(図示せず)と、タングステン膜(図示せず)とを順次積層させ、次いで、CMP法を用いた研磨により、層間絶縁膜38の上面38aに形成された不要な窒化チタン膜及びタングステン膜を除去することで、コンタクト孔41内に、窒化チタン膜及びタングステン膜よりなるコンタクトプラグ42を形成する。
【0080】
次いで、図20に示す工程では、層間絶縁膜38の上面38aに、コンタクトプラグ42の上面42aの一部と接触する容量コンタクトパッド44を形成する。
具体的には、キャップ絶縁膜36の上面36a、コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aを覆うように、容量コンタクトパッド44の母材となる金属膜(図示せず)を成膜する。
【0081】
次いで、ホトリソグラフィ技術により、該金属膜の上面のうち、容量コンタクトパッド44の形成領域に対応する面を覆うホトレジスト(図示せず)を形成する。その後、該ホトレジストをマスクとするドライエッチングにより、ホトレジストから露出された不要な金属膜を除去することで、該金属膜よりなる容量コンタクトパッド44を形成する。容量コンタクトパッド44を形成後、ホトレジスト(図示せず)を除去する。
次いで、キャップ絶縁膜36の上面36a、コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aに、容量コンタクトパッド44を覆うシリコン窒化膜46を形成する。
【0082】
次いで、図21に示す工程では、シリコン窒化膜46上に、図示していない厚さの厚いシリコン酸化膜(SiO2膜)を成膜する。該シリコン酸化膜(SiO2膜)の厚さは、例えば、厚さ1500nmとすることができる。
次いで、ホトリソグラフィ技術により、シリコン酸化膜(SiO2膜)上にパターニングされたホトレジスト(図示せず)を形成する。次いで、該ホトレジストをマスクとするドライエッチングにより、容量コンタクトパッド44上に形成されたシリコン酸化膜(図示せず)及びシリコン窒化膜46をエッチングすることで、容量コンタクトパッド44を露出するシリンダーホール(図示せず)を形成する。その後、ホトレジスト(図示せず)を除去する。
【0083】
次いで、シリンダーホール(図示せず)の内面、及び容量コンタクトパッド44の上面に、導電膜(例えば、窒化チタン膜)を成膜することで、該導電膜よりなり、かつ王冠形状とされた下部電極61を形成する。
次いで、ウエットエッチングにより、シリコン酸化膜(図示せず)を除去することで、シリコン窒化膜46の上面を露出させる。その後、シリコン窒化膜46の上面、及び下部電極61を覆う容量絶縁膜62を形成する。
【0084】
次いで、容量絶縁膜62の表面を覆うように、上部電極63を形成する。このとき、上部電極63は、上部電極63の上面63aの位置が容量絶縁膜62よりも上方に配置されるように形成する。これにより、各容量コンタクトパッド44上に、下部電極61、容量絶縁膜62、及び上部電極63よりなるキャパシタ48が形成される。これにより、第1の実施の形態の半導体装置10が製造される。
なお、実際には、上部電極63の上面63aに、図示していない層間絶縁膜、ビア、及び配線等を形成する。
【0085】
第1の実施の形態の半導体装置の製造方法によれば、このように、第1の方向に延在する第1の素子分離用溝51に、第1の素子分離用絶縁膜53を埋め込むことで、複数の素子形成領域Rを有した帯状の活性領域16(図5A〜図5E参照)を区画する第1の素子分離領域14を形成し、その後、第1の方向と交差するY方向に延在し、第1の素子分離領域14の一部を分断する第2の素子分離用溝54を形成し、第2の素子分離用溝54を第2の素子分離用絶縁膜56で埋め込むことで、帯状の活性領域16を複数の素子形成領域Rに区画する第2の素子分離領域17を形成することにより、第2の素子分離用溝54内に、ゲート絶縁膜21を介して、逆バイアスが印加されるダミーゲート電極(図示せず)を形成して複数の素子形成領域Rを区画した場合と比較して、トランジスタ19−1,19−2を容易にOn(オン)させることができると共に、接合リーク電流を抑制可能となるので、半導体装置10のデータの保持特性を向上させることができる。
また、ダミーゲート電極(図示せず)を形成した場合に必要なダミーゲート電極に逆バイアスを印加するための配線(図示せず)を形成する必要がないため、半導体装置10の小型化を図ることができる。
【0086】
なお、第1の実施の形態では、埋め込み絶縁膜24としてシリコン酸化膜(SiO2膜)を用いると共に、マスク絶縁膜67としてシリコン窒化膜(SiN膜)を用いた場合を例に挙げて説明したが、埋め込み絶縁膜24としてシリコン窒化膜(SiN膜)を用いると共に、マスク絶縁膜67としてシリコン酸化膜(SiO2膜)を用いてもよい。
これにより、先に説明した図19に示す工程において、コンタクト孔41を形成する際、埋め込み絶縁膜24となるシリコン窒化膜(SiN膜)がエッチングストッパーとして機能する。このため、コンタクト孔41がゲート電極22に到達することがなくなるので、コンタクト孔41に形成されるコンタクトプラグ42を介して、容量コンタクトパッド44とゲート電極22とが導通することを防止できる。
【0087】
図22A〜図22E、及び図23A〜図23Eは、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第1変形例の製造工程を示す図である。
【0088】
図22Aは、メモリセルアレイが形成される領域の平面図であり、図22Bは、図22Aに示す構造体のA−A線方向の断面図であり、図22Cは、図22Aに示す構造体のB−B線方向の断面図であり、図22Dは、図22Aに示す構造体のC−C線方向の断面図であり、図22Eは、図22Aに示す構造体のD−D線方向の断面図である。
図23Aは、メモリセルアレイが形成される領域の平面図であり、図23Bは、図23Aに示す構造体のA−A線方向の断面図であり、図23Cは、図23Aに示す構造体のB−B線方向の断面図であり、図23Dは、図23Aに示す構造体のC−C線方向の断面図であり、図23Eは、図23Aに示す構造体のD−D線方向の断面図である。
【0089】
また、図22A〜図22E、及び図23A〜図23Eに示すA−A線、B−B線、C−C線、及びD−D線の位置は、図1に示すA−A線、B−B線、C−C線、及びD−D線にそれぞれ対応している。
【0090】
次に、主に、図22A〜図22E、及び図23A〜図23Eを参照して、第1の実施の形態に係る半導体装置10(具体的には、メモリセルアレイ11)の第1変形例の製造方法について説明する。
【0091】
始めに、先に説明した図3A〜図3Eに示す工程から図5A〜図5Eに示す工程までの処理を行うことで、図5A〜図5Eに示す構造体を形成する。
次いで、図22A〜図22Eに示す工程では、パッド酸化膜13を介して、半導体基板12の主面12aに、半導体基板12とは異なる導電型の不純物(この場合、n型不純物)をイオン注入することで、上面75aが半導体基板12の主面12aに対して面一とされた不純物拡散領域75を形成する。
具体的には、n型不純物としてリン(P)を、エネルギーが50KeV、ドーズ量が1E12cm−2〜1E14cm−2の条件で半導体基板12の主面12aにイオン注入することで、上記不純物拡散領域75を形成する。不純物拡散領域75は、第1及び第2の不純物拡散領域28,29の母材となる領域である。
【0092】
次いで、図23A〜図23Eに示す工程では、先に説明した図6A〜図6Eに示す工程と同様な処理を行なうことにより、図26B〜図26Eに示す不純物拡散領域75を分断するように、ゲート電極用溝18及び第2の素子分離用溝54を形成することで、ゲート電極用溝18及び第2の素子分離用溝54と共に、第1及び第2の不純物拡散領域28,29を形成する。
その後、先に説明した図7A〜図7Eに示す工程から図21に示す工程(但し、第1及び第2の不純物拡散領域28,29を形成する工程を除く)までの処理を順次行うことで、図2に示す第1の実施の形態の半導体装置10が製造される。
【0093】
このように、第1の素子分離領域14を形成後に、半導体基板12に、第1及び第2の不純物拡散領域28,29の母材となる不純物拡散領域75を形成し、その後、不純物拡散領域75を分断するようにゲート電極用溝18及び第2の素子分離用溝54を形成することで、第1及び第2の不純物拡散領域28,29を形成してもよい。
この場合、第1の実施の形態の半導体装置10の製造方法と同様な効果を得ることができる。
【0094】
図24A〜図24E、図25A〜図25E、図26A〜図26E、及び図27A〜図27Eは、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの第2変形例の製造工程を示す図である。
【0095】
図24Aは、メモリセルアレイが形成される領域の平面図であり、図24Bは、図24Aに示す構造体のA−A線方向の断面図であり、図24Cは、図24Aに示す構造体のB−B線方向の断面図であり、図24Dは、図24Aに示す構造体のC−C線方向の断面図であり、図24Eは、図24Aに示す構造体のD−D線方向の断面図である。
図25Aは、メモリセルアレイが形成される領域の平面図であり、図25Bは、図25Aに示す構造体のA−A線方向の断面図であり、図25Cは、図25Aに示す構造体のB−B線方向の断面図であり、図25Dは、図25Aに示す構造体のC−C線方向の断面図であり、図25Eは、図25Aに示す構造体のD−D線方向の断面図である。
図26Aは、メモリセルアレイが形成される領域の平面図であり、図26Bは、図26Aに示す構造体のA−A線方向の断面図であり、図26Cは、図26Aに示す構造体のB−B線方向の断面図であり、図26Dは、図26Aに示す構造体のC−C線方向の断面図であり、図26Eは、図26Aに示す構造体のD−D線方向の断面図である。
図27Aは、メモリセルアレイが形成される領域の平面図であり、図27Bは、図27Aに示す構造体のA−A線方向の断面図であり、図27Cは、図27Aに示す構造体のB−B線方向の断面図であり、図27Dは、図27Aに示す構造体のC−C線方向の断面図であり、図27Eは、図27Aに示す構造体のD−D線方向の断面図である。
【0096】
また、図24A〜図24E、図25A〜図25E、図26A〜図26E、及び図27A〜図27Eに示すA−A線、B−B線、C−C線、及びD−D線の位置は、図1に示すA−A線、B−B線、C−C線、及びD−D線にそれぞれ対応している。
【0097】
次に、主に、図24A〜図24E、図25A〜図25E、図26A〜図26E、及び図27A〜図27Eを参照して、第1の実施の形態に係る半導体装置10(具体的には、メモリセルアレイ11)の第2変形例の製造方法について説明する。
【0098】
始めに、先に説明した図3A〜図3Eに示す工程から図8A〜図8Eに示す工程までの処理を順次行うことで、図8A〜図8Eに示す構造体を形成する。
次いで、図24A〜図24Eに示す工程では、ドライエッチングにより、図8A〜図8Eに示す第2の導電膜58を全面エッチバックして、ゲート電極用溝18及び第2の素子分離用溝54の下部にのみ第2の導電膜58を残存させる。このときのエッチバック条件としては、第2の導電膜58を選択的にエッチングする条件を用いる。
また、半導体基板12の主面12aからエッチバック後の第2の導電膜58の上面58bまでの深さD4が60nmとなるように上記エッチバックを行なう。ゲート電極用溝18内に残存する第2の導電膜58は、図2に示すゲート電極22の構成要素となる膜である。
【0099】
次いで、残存する第2の導電膜58をマスクとするドライエッチングにより、図8A〜図8Eに示す第1の導電膜58を全面エッチバックすることで、ゲート電極用溝18及び第2の素子分離用溝54の下部のみに第1の導電膜57を残存させる。このときのエッチバック条件としては、第1の導電膜57を選択的にエッチングする条件を用いる。
これにより、ゲート電極用溝18の下部に、第1及び第2の導電膜57,58よりなるゲート電極22が形成されると共に、第2の素子分離用溝54の下部に第1及び第2の導電膜57,58が残存する。
【0100】
次いで、図25A〜図25Eに示す工程では、先に説明した図9A〜図9Eに示す工程と同様な手法により、図24Aに示す構造体上に、溝状の開口部72aを有したホトレジスト72を形成する。これにより、ゲート電極用溝18の下部に形成されたゲート電極22がホトレジスト72に覆われ、開口部72aにより第2の素子分離用溝54の下部に残存する第1及び第2の導電膜57,58が露出される。
【0101】
次いで、図26A〜図26Eに示す工程では、図25B及び図25Eに示す第2の素子分離用溝54内に残存する第1及び第2の導電膜57,58を除去する。
具体的には、ホトレジスト72をマスクとするドライエッチングにより、第2の素子分離用溝54の下部に残存する第2の導電膜58を除去し、その後、ドライエッチングにより、第1の導電膜57を除去する。これにより、第2の素子分離用溝54の下部に形成された第2の絶縁膜56−1が露出される。
【0102】
次いで、図27A〜図27Eに示す工程では、図26A〜図26Dに示すホトレジスト72を除去する。その後、先に説明した図14A〜図14Eに示す工程から図21に示す工程までの処理を順次行なうことで、図21に示す第1の実施の形態の半導体装置10が製造される。
【0103】
このような方法により、第1の実施の形態の半導体装置10を製造した場合、先に説明した第1の実施の形態の半導体装置10の製造方法と同様な効果を得ることができる。
【0104】
(第2の実施の形態)
図28は、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。図28は、図1に示すメモリセルアレイのA−A線方向の面に切断面に対応している。
図28では、第2の実施の形態の半導体装置80の一例としてDRAM(Dynamic Random Access Memory)を挙げる。
また、図28において、図2に示す第1の実施の形態の半導体装置10と同一構成部分には、同一符号を付す。
【0105】
図28を参照するに、第2の実施の形態の半導体装置80は、第1の実施の形態の半導体装置のメモリセルアレイ11の構成に、第3の不純物拡散領域83を備えたメモリセルアレイ81を有する以外は、半導体装置10と同様に構成される。
【0106】
第3の不純物拡散領域83は、第2の素子分離領域17の下端17Aを覆うように、第2の素子分離領域17の下方に位置する半導体基板12に設けられている。第3の不純物拡散領域83は、半導体基板12であるp型シリコン基板と同じ導電型であるp型不純物を半導体基板12よりも高濃度に含んだ領域である。
【0107】
第2の実施の形態の半導体装置によれば、第2の素子分離領域17の下方に位置する半導体基板12に、第2の素子分離領域17の下端17Aを覆うと共に、半導体基板12であるp型シリコン基板と同じ導電型のp型不純物を半導体基板12よりも高濃度に含む第3の不純物拡散領域83を設けることにより、素子形成領域R間をしっかりと電気的に分離することができる。
【0108】
図29A〜図29Eは、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
【0109】
図29Aは、メモリセルアレイが形成される領域の平面図であり、図29Bは、図29Aに示す構造体のA−A線方向の断面図であり、図29Cは、図29Aに示す構造体のB−B線方向の断面図であり、図29Dは、図29Aに示す構造体のC−C線方向の断面図であり、図29Eは、図29Aに示す構造体のD−D線方向の断面図である。
【0110】
また、図29A〜図29Eに示すA−A線、B−B線、C−C線、及びD−D線の位置は、図1に示すA−A線、B−B線、C−C線、及びD−D線にそれぞれ対応している。
【0111】
次に、主に、図29A〜図29Eを参照して、第2の実施の形態に係る半導体装置80(具体的には、メモリセルアレイ81)の製造方法について説明する。
【0112】
始めに、第1の実施の形態で説明した図3A〜図3Eに示す工程から図13A〜図13Eに示す工程までの処理を順次行うことで、図13A〜図13Eに示す構造体を形成する。
【0113】
次いで、図29A〜図29Eに示す工程では、第2の素子分離用溝54の底面54aに配置された第2の絶縁膜56−1を介して、第2の素子分離用溝54の底面54aの下方に位置する半導体基板12に、半導体基板12(p型シリコン基板)と同じ導電型の不純物を半導体基板12よりも高い濃度でイオン注入することで、第2の素子分離用溝54の底面54aを覆う第3の不純物拡散領域83を形成する。
【0114】
具体的には、第2の素子分離用溝54の底面54aに配置された第2の絶縁膜56−1を介して、第2の素子分離用溝54の底面54aの下方に位置する半導体基板12に、p型不純物であるボロン(B)をイオン注入することで、第3の不純物拡散領域83を形成する。
ボロン(B)をイオン注入する場合、イオン注入する際のエネルギーは数KeV、ドーズ量は1E12cm−2〜1E14cm−2とすることができる。
また、半導体基板12のp型不純物濃度が1E14cm−3〜1E15cm−3の場合、第3の不純物拡散領域83のp型不純物濃度は、例えば、1E16cm−3〜1E20cm−3とすることができる。
なお、イオン種として、ボロン(B)の替わりに、BF2を用いてもよい。この場合、イオン注入する際のエネルギーは、10KeVとすることができる。
【0115】
次いで、第1の実施の形態で説明した図14A〜図14Eに示す工程から図21に示す工程までの処理を順次行うことで、図28に示す第2の実施の形態の半導体装置80が製造される。
【0116】
第2の実施の形態の半導体装置の製造方法によれば、ゲート電極用溝18内にゲート絶縁膜21及びゲート電極22を形成後、第2の素子分離用溝54の底面54aに形成された第2の絶縁膜56−1を介して、第2の素子分離用溝54の底面54aの下方に位置する半導体基板12にp型不純物をイオン注入して、第2の素子分離用溝54の下方に位置する半導体基板12に、半導体基板12よりも不純物濃度が高く、かつ第2の素子分離用溝54の底面54aを覆う第3の不純物拡散領域83を形成することにより、素子形成領域R間(図28参照)をしっかりと電気的に分離することができる。
【0117】
図30A〜図30E、及び図31A〜図31Eは、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図である。
【0118】
図30Aは、メモリセルアレイが形成される領域の平面図であり、図30Bは、図30Aに示す構造体のA−A線方向の断面図であり、図30Cは、図30Aに示す構造体のB−B線方向の断面図であり、図30Dは、図30Aに示す構造体のC−C線方向の断面図であり、図30Eは、図30Aに示す構造体のD−D線方向の断面図である。
図31Aは、メモリセルアレイが形成される領域の平面図であり、図31Bは、図31Aに示す構造体のA−A線方向の断面図であり、図31Cは、図31Aに示す構造体のB−B線方向の断面図であり、図31Dは、図31Aに示す構造体のC−C線方向の断面図であり、図31Eは、図31Aに示す構造体のD−D線方向の断面図である。
【0119】
また、図30A〜図30E、及び図31A〜図31Eに示すA−A線、B−B線、C−C線、及びD−D線の位置は、図1に示すA−A線、B−B線、C−C線、及びD−D線にそれぞれ対応している。
【0120】
次に、主に、図30A〜図30E、及び図31A〜図31Eを参照して、第2の実施の形態に係る半導体装置80(具体的には、メモリセルアレイ81)の変形例の製造方法について説明する。
【0121】
始めに、第1の実施の形態で説明した図3A〜図3Eに示す工程から図6A〜図6Eに示す工程までの処理を順次行うことで、図6A〜図6Eに示す構造体を形成する。
次いで、図30A〜図30Eに示す工程では、熱酸化法により、少なくともゲート電極用溝18の内面(具体的には、底面18c及び対向する第1及び第2の側面18a,18b)、及び第2の素子分離用溝54の内面を覆う絶縁膜86を形成する。
具体的には、例えば、熱酸化法により、ゲート電極用溝18の内面、及び第2の素子分離用溝54の内面を覆う絶縁膜86を形成する。このとき、パッド絶縁膜13の側面、及びマスク絶縁膜67の側面及び上面を覆うように、絶縁膜86が形成される。
【0122】
次いで、先に説明した図29A〜図29Eに示す工程と同様なイオン注入条件を用いて、第2の素子分離用溝54の底面54aに配置された絶縁膜86を介して、半導体基板12の主面12aに、半導体基板12(p型シリコン基板)と同じ導電型の不純物(この場合、p型不純物)をイオン注入することで、第2の素子分離用溝54の底面54aを覆う第3の不純物拡散領域83を形成する。
【0123】
次いで、図31A〜図31Eに示す工程では、図30A〜図30Eに示すホトレジスト72、及び絶縁膜86を順次除去する。これにより、ゲート電極用溝18の内面、及び第2の素子分離用溝54の内面が露出される。
次いで、第1の実施の形態で説明した図7に示す工程と同様な手法により、ゲート電極用溝18の内面を覆うゲート絶縁膜21と、第2の素子分離用溝54の内面を覆うと共に、第2の素子分離用溝54の底面54aに形成された第3の不純物拡散領域83と接触する第2の絶縁膜56−1と、を同時に形成する。
その後、第1の実施の形態で説明した図8A〜図8Eに示す工程から図21に示す工程まで処理を順次行なうことで、図28に示す半導体装置80が製造される。
【0124】
第2の実施の形態の半導体装置の変形例の製造方法によれば、第2の素子分離用溝54の内面を覆う絶縁膜86を形成し、次いで、絶縁膜86を介して、第2の素子分離用溝54の底面54aにp型不純物を選択的にイオン注入することで、半導体基板12よりも不純物濃度の高い第3の不純物拡散領域83を形成し、その後、上記イオン注入によりダメージを受けた絶縁膜86を除去し、次いで、第2の素子分離用溝54の内面を覆う第2の絶縁膜56−1(ダメージを受けていない絶縁膜)を形成し、その後、第2の絶縁膜56−1を介して、第2の素子分離用溝54を第2の素子分離用絶縁膜56で埋め込むことで、第2の素子分離用溝54、第2の絶縁膜56−1、及び第2の素子分離用絶縁膜56よりなる第2の素子分離領域17を形成することにより、第2の素子分離領域17の絶縁耐性を向上させることが可能になると共に、半導体基板12界面(シリコン界面)の欠陥の発生を抑制することが可能となるので、素子形成領域R間(図28参照)をしっかりと電気的に分離できる。
【0125】
(第3の実施の形態)
図32は、本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。図32は、図1に示すメモリセルアレイのA−A線方向の面に切断面に対応している。
図32では、第3の実施の形態の半導体装置90の一例としてDRAM(Dynamic Random Access Memory)を挙げる。
また、図32において、図28に示す第2の実施の形態の半導体装置80と同一構成部分には、同一符号を付す。
【0126】
図32を参照するに、第3の実施の形態の半導体装置90は、第2の実施の形態の半導体装置のメモリセルアレイ81の構成に、第3の不純物拡散領域93を備えたメモリセルアレイ91を有する以外は、半導体装置80と同様に構成される。
【0127】
第3の不純物拡散領域93は、ゲート電極用溝18の底面18cに配置されたゲート絶縁膜21を覆うように配置された以外は、先に説明した第3の不純物拡散領域83と同様な構成とされている。
つまり、第3の不純物拡散領域93は、半導体基板12(p型シリコン基板)と同じ導電型のp型不純物(具体的には、ボロン(B)やBF2等)を半導体基板12よりも高濃度に含んだ不純物拡散領域である。
【0128】
第3の実施の形態の半導体装置によれば、ゲート電極用溝18の底面18cに配置されたゲート絶縁膜21を覆うように、p型不純物を半導体基板12よりも高濃度に含んだ第3の不純物拡散領域93を設けることにより、チャネルの濃度が濃くなるため、トランジスタ19−1,19−2の閾値電圧が上昇し、オフ状態のトランジスタ19−1,19−2のリーク電流を低減することができる。
また、第3の実施の形態の半導体装置90は、第2の実施の形態の半導体装置80に設けられた第3の不純物拡散領域83を備えているため、第2の実施の形態の半導体装置80と同様な効果を得ることができる。
【0129】
図33A〜図33Eは、本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
【0130】
図33Aは、メモリセルアレイが形成される領域の平面図であり、図33Bは、図33Aに示す構造体のA−A線方向の断面図であり、図33Cは、図33Aに示す構造体のB−B線方向の断面図であり、図33Dは、図33Aに示す構造体のC−C線方向の断面図であり、図33Eは、図33Aに示す構造体のD−D線方向の断面図である。
【0131】
また、図33A〜図33Eに示すA−A線、B−B線、C−C線、及びD−D線の位置は、図1に示すA−A線、B−B線、C−C線、及びD−D線にそれぞれ対応している。
【0132】
次に、主に、図33A〜図33Eを参照して、第3の実施の形態に係る半導体装置80(具体的には、メモリセルアレイ81)の製造方法について説明する。
【0133】
始めに、第1の実施の形態で説明した図3A〜図3Eに示す工程から図6A〜図6Eに示す工程までの処理を順次行うことで、図6A〜図6Eに示す構造体を形成する。
【0134】
次いで、図33A〜図33Eに示す工程では、開口部67A,67Bを有したマスク絶縁膜67を介して、半導体基板12と同じ導電型のp型不純物をゲート電極用溝18の底面18c及び第2の素子分離用溝54の底面54aに選択にイオン注入することで、半導体基板12よりも不純物濃度が高く、かつ第2の素子分離用溝54の底面54aを覆う第3の不純物拡散領域83と、半導体基板12よりも不純物濃度が高く、かつゲート電極用溝18の底面18cを覆う第3の不純物拡散領域93と、を同時に形成する。
【0135】
その後、第1の実施の形態で説明した図7A〜図7Eに示す工程から図21に示す工程までの処理を順次行うことで、図32に示す第3の実施の形態の半導体装置90が製造される。
【0136】
第3の実施の形態の半導体装置の製造方法によれば、ゲート電極用溝18及び第2の素子分離領域用溝54を形成後、ゲート電極用溝18の底面18c及び第2の素子分離領域用溝54の底面54cに、半導体基板12(p型シリコン基板)よりも高濃度のp型不純物を選択的にイオン注入して、第2の素子分離用溝54の底面54aを覆う第3の不純物拡散領域83と、ゲート電極用溝18の底面18cを覆う第3の不純物拡散領域93と、を同時に形成することにより、第3の不純物拡散領域83,93を別々の工程で形成した場合と比較して、半導体装置90の製造工程を簡略化することができる。
【0137】
また、ゲート電極用溝18の底面18cに配置されたゲート絶縁膜21を覆うように、半導体基板12よりも高濃度のp型不純物を含んだ第3の不純物拡散領域93を形成することにより、チャネルの濃度が濃くなるため、トランジスタ19−1,19−2の閾値電圧が上昇し、オフ状態のトランジスタ19−1,19−2のリーク電流を低減することができる。
また、第3の実施の形態の半導体装置90の製造方法は、第2の実施の形態の半導体装置80の製造方法と同様な効果を得ることができる。
【0138】
(第4の実施の形態)
図34は、本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。図34は、図1に示すメモリセルアレイのA−A線方向の面に切断面に対応している。
図34では、第4の実施の形態の半導体装置100の一例としてDRAM(Dynamic Random Access Memory)を挙げる。
また、図34において、図2に示す第1の実施の形態の半導体装置10と同一構成部分には、同一符号を付す。
【0139】
図34を参照するに、第4の実施の形態の半導体装置100は、第1の実施の形態の半導体装置10のメモリセルアレイ81に設けられた第2の素子分離用溝54の深さをゲート電極用溝18の深さよりも深くしたメモリセルアレイ101を備えた以外は、第1の実施の形態の半導体装置10と同様に構成される。つまり、第2の素子分離領域17の下端は、ゲート電極用溝18の底面18cよりも下方に配置されている。
【0140】
第4の実施の形態の半導体装置によれば、第2の素子分離用溝54の深さをゲート電極用溝18の深さよりも深くして、第2の素子分離領域17の下端をゲート電極用溝18の底面18cよりも下方に配置することにより、素子形成領域R間(図28参照)をしっかりと電気的に分離することができる。
【0141】
図35A〜図35E、図36A〜図36E、及び図37A〜図37Eは、本発明の第4の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
【0142】
図35Aは、メモリセルアレイが形成される領域の平面図であり、図35Bは、図35Aに示す構造体のA−A線方向の断面図であり、図35Cは、図35Aに示す構造体のB−B線方向の断面図であり、図35Dは、図35Aに示す構造体のC−C線方向の断面図であり、図35Eは、図35Aに示す構造体のD−D線方向の断面図である。
図36Aは、メモリセルアレイが形成される領域の平面図であり、図36Bは、図36Aに示す構造体のA−A線方向の断面図であり、図36Cは、図36Aに示す構造体のB−B線方向の断面図であり、図36Dは、図36Aに示す構造体のC−C線方向の断面図であり、図36Eは、図36Aに示す構造体のD−D線方向の断面図である。
図37Aは、メモリセルアレイが形成される領域の平面図であり、図37Bは、図37Aに示す構造体のA−A線方向の断面図であり、図37Cは、図37Aに示す構造体のB−B線方向の断面図であり、図37Dは、図37Aに示す構造体のC−C線方向の断面図であり、図37Eは、図37Aに示す構造体のD−D線方向の断面図である。
【0143】
また、図35A〜図35E、図36A〜図36E、及び図37A〜図37Eに示すA−A線、B−B線、C−C線、及びD−D線の位置は、図1に示すA−A線、B−B線、C−C線、及びD−D線にそれぞれ対応している。
【0144】
次に、主に、図35A〜図35E、図36A〜図36E、及び図37A〜図37Eを参照して、第4の実施の形態に係る半導体装置100(具体的には、メモリセルアレイ101)の製造方法について説明する。
【0145】
始めに、第1の実施の形態で説明した図3A〜図3Eに示す工程から図5A〜図5Eに示す工程までの処理を順次行うことで、図5A〜図5Eに示す構造体を形成する。
【0146】
次いで、図35A〜図35Eに示す工程では、第1の実施の形態で説明した図6A〜図6Eに示す工程と同様な処理を行なうことで、図5A〜図5Eに示す構造体上に、図6A〜図6Eに示す溝状の開口部67A,67Bを有したマスク絶縁膜67を形成する。
次いで、マスク絶縁膜105上に、開口部67Bを埋め込むと共に、開口部67Aを露出する開口部105Aを有したホトレジスト105を形成する。
次いで、ホトレジスト105をマスクとする異方性エッチングにより、開口部67Aから露出された半導体基板12をエッチングすることにより、第2の側面18bが対向する2つのゲート電極用溝18を形成する。このときのゲート電極用溝18の深さD2は、例えば、150nmとすることができる。
【0147】
次いで、図36A〜図36Eに示す工程では、図35A〜図35Eに示すホトレジスト105を除去した後、図36Aに示す構造体上に、ゲート電極用溝18を埋め込むと共に、開口部67Bを露出する開口部107Aを有したホトレジスト107を形成する。
次いで、ホトレジスト107をマスクとする異方性エッチングにより、開口部67Bから露出された半導体基板12をエッチングすることにより、ゲート電極用溝18よりも深さの深い第2の素子分離用溝54を形成する。
ゲート電極用溝18の深さD2が150nmの場合、第2の素子分離用溝54の深さD5(半導体基板12の主面12aを基準としたときの深さ)は、例えば、250nmとすることができる。
【0148】
次いで、図37A〜図37Eに示す工程では、図36A〜図36Eに示すホトレジスト107を除去する。その後、第1の実施の形態で説明した図7A〜図7Eに示す工程から図21に示す工程までの処理を行なうことで、図34に示す第4の実施の形態の半導体装置100が製造される。
【0149】
第4の実施の形態の半導体装置の製造方法によれば、ゲート電極用溝18と、第2の素子分離用溝54とを別々の工程で形成することにより、第2の素子分離用溝54の深さをゲート電極用溝18の深さよりも深くすることが可能となる。
これにより、第2の素子分離領域17の下端がゲート電極用溝18の底面18cよりも下方に配置されるため、素子形成領域R間(図28参照)をしっかりと電気的に分離することができる。
【0150】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、第4の実施の形態で説明した第2の素子分離領域17と、第3の実施の形態で説明した第3の不純物拡散領域83,93とを組み合わせて、半導体装置を構成してもよい。
【産業上の利用可能性】
【0151】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【0152】
10,80,90,100…半導体装置、11,81,91,101…メモリセルアレイ、12…半導体基板、12a…主面、13…パッド酸化膜、13a,22a,24a,24b,28a,29a,36a,38a,42a,53a,53−2a,56−2a,56−2b,58a,58b,63a,67a,75a…上面、14…第1の素子分離領域、16…活性領域、17…第2の素子分離領域、17A…下端、18…ゲート電極用溝、18a…第1の側面、18b…第2の側面、18c,54a…底面、19−1,19−2…トランジスタ、21…ゲート絶縁膜、22…ゲート電極、24…埋め込み絶縁膜、28…第1の不純物拡散領域、29…第2の不純物拡散領域、32,66a,67A,67B,72a,105A,107A…開口部、34…ビット線、36…キャップ絶縁膜、37…サイドウォール膜、38…層間絶縁膜、41…コンタクト孔、42…コンタクトプラグ、44…容量コンタクトパッド、46,66…シリコン窒化膜、48…キャパシタ、51…第1の素子分離用溝、53…第1の素子分離用絶縁膜、53−1…第1の絶縁膜、53−2…第1の埋め込み絶縁膜、54…第2の素子分離用溝、56…第2の素子分離用絶縁膜、56−1…第2の絶縁膜、56−2…第2の埋め込み絶縁膜、57…第1の導電膜、58…第2の導電膜、61…下部電極、62…容量絶縁膜、63…上部電極、67…マスク絶縁膜、72,105,107…ホトレジスト、74…シリコン酸化膜、75…不純物拡散領域、83,93…第3の不純物拡散領域、86…絶縁膜、D1,D2,D3,D4,D5…深さ、R…素子形成領域
【特許請求の範囲】
【請求項1】
半導体基板に形成され、第1の方向に延在する第1の素子分離用溝、及び該第1の素子分離用溝を埋め込む第1の素子分離用絶縁膜よりなり、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域と、
前記半導体基板に、前記第1の方向と交差する第2の方向に延在するように形成され、前記第1の素子分離領域の一部を分断する第2の素子分離用溝、及び該第2の素子分離用溝を埋め込む第2の素子分離用絶縁膜よりなり、複数の前記素子形成領域を区画する第2の素子分離領域と、
前記素子形成領域に、前記第2の方向に延在するように形成され、かつ底面及び対向する第1及び第2の側面を有するゲート電極用溝と、
ゲート絶縁膜を介して、前記ゲート電極用溝の下部に設けられたゲート電極と、
前記ゲート電極用溝を埋め込むように配置され、前記ゲート電極の上面を覆う埋め込み絶縁膜と、
前記第1の側面側に位置する前記素子形成領域に設けられた第1の不純物拡散領域と、
前記第2の側面側に位置する前記素子形成領域に設けられた第2の不純物拡散領域と、
を有することを特徴とする半導体装置。
【請求項2】
前記素子形成領域に、前記第2の側面が対向するように、2つの前記ゲート電極用溝を形成すると共に、2つの前記ゲート電極用溝に、前記ゲート絶縁膜を介して、前記ゲート電極を設け、
前記ゲート電極用溝と前記第2の素子分離用溝との間に位置する前記素子形成領域に、前記第1の不純物拡散領域を配置し、2つの前記ゲート電極用溝の間に位置する前記素子形成領域に、前記第2の不純物拡散領域を配置したことを特徴とする請求項1記載の半導体装置。
【請求項3】
前記第2の素子分離用溝の深さを、前記ゲート電極用溝の深さと略等しくしたことを特徴とする請求項1または2記載の半導体装置。
【請求項4】
前記第2の素子分離領域の下方に位置する前記半導体基板に、該半導体基板と同じ導電型の不純物を前記半導体基板よりも高濃度に含み、かつ前記第2の素子分離領域の下端を覆う第3の不純物拡散領域を設けたことを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置。
【請求項5】
前記第3の不純物拡散領域を、前記ゲート電極用溝の底面に配置された前記ゲート絶縁膜を覆うように設けたことを特徴とする請求項4記載の半導体装置。
【請求項6】
前記第2の素子分離用溝の深さを、前記ゲート電極用溝の深さよりも深くしたことを特徴とする請求項1または2記載の半導体装置。
【請求項7】
前記第1の素子分離用絶縁膜は、前記第1の素子分離用溝の内面を覆う第1の絶縁膜と、該第1の絶縁膜を介して、前記第1の素子分離用溝を埋め込む第1の埋め込み絶縁膜と、を有し、
前記第1の絶縁膜は、熱酸化膜であることを特徴とする請求項1ないし6のうち、いずれか1項記載の半導体装置。
【請求項8】
前記第2の素子分離用絶縁膜は、前記第2の素子分離用溝の内面を覆う第2の絶縁膜と、該第2の絶縁膜を介して、前記第2の素子分離用溝を埋め込む第2の埋め込み絶縁膜と、を有し、
前記第2の絶縁膜は、熱酸化膜であることを特徴とする請求項1ないし7のうち、いずれか1項記載の半導体装置。
【請求項9】
前記第1の不純物拡散領域と電気的に接続され、かつ前記ゲート電極と交差する方向に延在するビット線を設けたことを特徴とする請求項1ないし8のうち、いずれか1項記載の半導体装置。
【請求項10】
前記埋め込み絶縁膜上に設けられた層間絶縁膜と、
前記第1の不純物拡散領域の上面と接触するように、前記埋め込み絶縁膜及び前記層間絶膜に内設されたコンタクトプラグと、
前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドと、
前記容量コンタクトパッド上に設けられたキャパシタと、
を有することを特徴とする請求項1ないし9のうち、いずれか1項記載の半導体装置。
【請求項11】
半導体基板に、第1の方向に延在する第1の素子分離用溝を形成し、その後、該第1の素子分離用溝を第1の素子分離用絶縁膜で埋め込むことで、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域を形成する工程と、
前記半導体基板に、前記第1の素子分離領域の一部を分断するように、前記第1の方向と交差する第2の方向に延在する第2の素子分離用溝を形成し、その後、該第2の素子分離用溝を第2の素子分離用絶縁膜で埋め込むことで、複数の前記素子形成領域を区画する第2の素子分離領域を形成する工程と、
前記素子形成領域に、底面及び対向する第1及び第2の側面により区画され、前記第2の方向に延在するゲート電極用溝を形成する工程と、
前記ゲート電極用溝の内面に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記ゲート電極用溝の下部にゲート電極を形成する工程と、
前記ゲート電極用溝を埋め込むように、前記ゲート電極の上面を覆う埋め込み絶縁膜を形成する工程と、
前記第1の側面側に位置する前記素子形成領域に、第1の不純物拡散領域を形成する工程と、
前記第2の側面側に位置する前記素子形成領域に、第2の不純物拡散領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項12】
前記素子形成領域に、前記第2の側面が対向するように、2つの前記ゲート電極用溝を設けると共に、2つの前記ゲート電極用溝に、前記ゲート絶縁膜を介して、前記ゲート電極を形成し、
前記ゲート電極用溝と前記第2の素子分離用溝との間に位置する前記素子形成領域に、 前記第1の不純物拡散領域を形成し、2つの前記ゲート電極用溝の間に位置する前記素子形成領域に、前記第2の不純物拡散領域を形成することを特徴とする請求項11記載の半導体装置の製造方法。
【請求項13】
前記第2の素子分離用溝及び前記ゲート電極用溝を同時に形成することで、前記第2の素子分離用溝の深さと前記ゲート電極用溝の深さとを略等しくすることを特徴とする請求項11または12記載の半導体装置の製造方法。
【請求項14】
前記第1の素子分離用絶縁膜は、熱酸化法により、前記第1の素子分離用溝の内面を覆う第1の絶縁膜を形成し、その後、該第1の絶縁膜を介して、前記第1の素子分離用溝を第1の埋め込み絶縁膜で埋め込むことで形成することを特徴とする請求項11ないし13のうち、いずれか1項記載の半導体装置の製造方法。
【請求項15】
前記第2の素子分離用絶縁膜は、熱酸化法により、前記第2の素子分離用溝の内面を覆う第2の絶縁膜を形成し、その後、該第2の絶縁膜を介して、前記第2の素子分離用溝を第2の埋め込み絶縁膜で埋め込むことで形成することを特徴とする請求項11ないし14のうち、いずれか1項記載の半導体装置の製造方法。
【請求項16】
前記第2の埋め込み絶縁膜を形成する前に、前記第2の素子分離用溝の底面に形成された前記第2の絶縁膜を介して、前記半導体基板に、前記半導体基板と同じ導電型の不純物をイオン注入することで、前記第2の素子分離用溝の底面に形成された前記第2の絶縁膜を覆うと共に、前記半導体基板よりも不純物濃度の高い第3の不純物拡散領域を形成する工程を有し、
前記第3の不純物拡散領域を形成後に、前記第2の埋め込み絶縁膜を形成することを特徴とする請求項15記載の半導体装置の製造方法。
【請求項17】
前記第2の絶縁膜を形成する前に、前記第2の素子分離用溝の内面を覆う第3の絶縁膜を形成する工程と、
前記第2の素子分離用溝の底面に形成された前記第3の絶縁膜を介して、前記半導体基板に、前記半導体基板と同じ導電型の不純物をイオン注入することで、前記第2の素子分離用溝の底面に形成された前記第3の絶縁膜を覆うと共に、前記半導体基板よりも不純物濃度の高い第3の不純物拡散領域を形成する工程と、
前記第3の不純物拡散領域を形成後に、前記第3の絶縁膜を除去する工程と、を有し、
前記第3の絶縁膜を除去後に、前記第2の絶縁膜を形成することを特徴とする請求項15記載の半導体装置の製造方法。
【請求項18】
前記第2の絶縁膜及び前記ゲート絶縁膜を形成する前に、前記第2の素子分離用溝の底面、及び前記ゲート電極用溝の底面に、前記半導体基板と同じ導電型の不純物をイオン注入することで、前記第2の素子分離用溝の底面、及び前記ゲート電極用溝の底面の下方に、それぞれ第3の不純物拡散領域を形成する工程を有することを特徴とする請求項15記載の半導体装置の製造方法。
【請求項19】
前記第2の素子分離用溝と前記ゲート電極用溝とを別の工程で形成することにより、前記第2の素子分離用溝の深さを、前記ゲート電極用溝の深さよりも深く形成したことを特徴とする請求項11または12記載の半導体装置の製造方法。
【請求項20】
熱酸化法により、前記ゲート絶縁膜及び前記第2の絶縁膜を同時に形成することを特徴とする請求項11ないし19のうち、いずれか1項記載の半導体装置の製造方法。
【請求項21】
前記第2の不純物拡散領域の上方に、前記ゲート電極と交差する方向に延在し、かつ前記第2の不純物拡散領域と電気的に接続されたビット線を形成する工程を含むことを特徴とする請求項11ないし20のうち、いずれか1項記載の半導体装置の製造方法。
【請求項22】
前記埋め込み絶縁膜上に層間絶縁膜を形成する工程と、
前記埋め込み絶縁膜及び前記層間絶膜に、前記第2の不純物拡散領域の上面と接触するコンタクトプラグを形成する工程と、
前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドを形成する工程と、
前記容量コンタクトパッド上にキャパシタを形成する工程と、
を有することを特徴とする請求項11ないし21のうち、いずれか1項記載の半導体装置の製造方法。
【請求項1】
半導体基板に形成され、第1の方向に延在する第1の素子分離用溝、及び該第1の素子分離用溝を埋め込む第1の素子分離用絶縁膜よりなり、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域と、
前記半導体基板に、前記第1の方向と交差する第2の方向に延在するように形成され、前記第1の素子分離領域の一部を分断する第2の素子分離用溝、及び該第2の素子分離用溝を埋め込む第2の素子分離用絶縁膜よりなり、複数の前記素子形成領域を区画する第2の素子分離領域と、
前記素子形成領域に、前記第2の方向に延在するように形成され、かつ底面及び対向する第1及び第2の側面を有するゲート電極用溝と、
ゲート絶縁膜を介して、前記ゲート電極用溝の下部に設けられたゲート電極と、
前記ゲート電極用溝を埋め込むように配置され、前記ゲート電極の上面を覆う埋め込み絶縁膜と、
前記第1の側面側に位置する前記素子形成領域に設けられた第1の不純物拡散領域と、
前記第2の側面側に位置する前記素子形成領域に設けられた第2の不純物拡散領域と、
を有することを特徴とする半導体装置。
【請求項2】
前記素子形成領域に、前記第2の側面が対向するように、2つの前記ゲート電極用溝を形成すると共に、2つの前記ゲート電極用溝に、前記ゲート絶縁膜を介して、前記ゲート電極を設け、
前記ゲート電極用溝と前記第2の素子分離用溝との間に位置する前記素子形成領域に、前記第1の不純物拡散領域を配置し、2つの前記ゲート電極用溝の間に位置する前記素子形成領域に、前記第2の不純物拡散領域を配置したことを特徴とする請求項1記載の半導体装置。
【請求項3】
前記第2の素子分離用溝の深さを、前記ゲート電極用溝の深さと略等しくしたことを特徴とする請求項1または2記載の半導体装置。
【請求項4】
前記第2の素子分離領域の下方に位置する前記半導体基板に、該半導体基板と同じ導電型の不純物を前記半導体基板よりも高濃度に含み、かつ前記第2の素子分離領域の下端を覆う第3の不純物拡散領域を設けたことを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置。
【請求項5】
前記第3の不純物拡散領域を、前記ゲート電極用溝の底面に配置された前記ゲート絶縁膜を覆うように設けたことを特徴とする請求項4記載の半導体装置。
【請求項6】
前記第2の素子分離用溝の深さを、前記ゲート電極用溝の深さよりも深くしたことを特徴とする請求項1または2記載の半導体装置。
【請求項7】
前記第1の素子分離用絶縁膜は、前記第1の素子分離用溝の内面を覆う第1の絶縁膜と、該第1の絶縁膜を介して、前記第1の素子分離用溝を埋め込む第1の埋め込み絶縁膜と、を有し、
前記第1の絶縁膜は、熱酸化膜であることを特徴とする請求項1ないし6のうち、いずれか1項記載の半導体装置。
【請求項8】
前記第2の素子分離用絶縁膜は、前記第2の素子分離用溝の内面を覆う第2の絶縁膜と、該第2の絶縁膜を介して、前記第2の素子分離用溝を埋め込む第2の埋め込み絶縁膜と、を有し、
前記第2の絶縁膜は、熱酸化膜であることを特徴とする請求項1ないし7のうち、いずれか1項記載の半導体装置。
【請求項9】
前記第1の不純物拡散領域と電気的に接続され、かつ前記ゲート電極と交差する方向に延在するビット線を設けたことを特徴とする請求項1ないし8のうち、いずれか1項記載の半導体装置。
【請求項10】
前記埋め込み絶縁膜上に設けられた層間絶縁膜と、
前記第1の不純物拡散領域の上面と接触するように、前記埋め込み絶縁膜及び前記層間絶膜に内設されたコンタクトプラグと、
前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドと、
前記容量コンタクトパッド上に設けられたキャパシタと、
を有することを特徴とする請求項1ないし9のうち、いずれか1項記載の半導体装置。
【請求項11】
半導体基板に、第1の方向に延在する第1の素子分離用溝を形成し、その後、該第1の素子分離用溝を第1の素子分離用絶縁膜で埋め込むことで、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域を形成する工程と、
前記半導体基板に、前記第1の素子分離領域の一部を分断するように、前記第1の方向と交差する第2の方向に延在する第2の素子分離用溝を形成し、その後、該第2の素子分離用溝を第2の素子分離用絶縁膜で埋め込むことで、複数の前記素子形成領域を区画する第2の素子分離領域を形成する工程と、
前記素子形成領域に、底面及び対向する第1及び第2の側面により区画され、前記第2の方向に延在するゲート電極用溝を形成する工程と、
前記ゲート電極用溝の内面に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記ゲート電極用溝の下部にゲート電極を形成する工程と、
前記ゲート電極用溝を埋め込むように、前記ゲート電極の上面を覆う埋め込み絶縁膜を形成する工程と、
前記第1の側面側に位置する前記素子形成領域に、第1の不純物拡散領域を形成する工程と、
前記第2の側面側に位置する前記素子形成領域に、第2の不純物拡散領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項12】
前記素子形成領域に、前記第2の側面が対向するように、2つの前記ゲート電極用溝を設けると共に、2つの前記ゲート電極用溝に、前記ゲート絶縁膜を介して、前記ゲート電極を形成し、
前記ゲート電極用溝と前記第2の素子分離用溝との間に位置する前記素子形成領域に、 前記第1の不純物拡散領域を形成し、2つの前記ゲート電極用溝の間に位置する前記素子形成領域に、前記第2の不純物拡散領域を形成することを特徴とする請求項11記載の半導体装置の製造方法。
【請求項13】
前記第2の素子分離用溝及び前記ゲート電極用溝を同時に形成することで、前記第2の素子分離用溝の深さと前記ゲート電極用溝の深さとを略等しくすることを特徴とする請求項11または12記載の半導体装置の製造方法。
【請求項14】
前記第1の素子分離用絶縁膜は、熱酸化法により、前記第1の素子分離用溝の内面を覆う第1の絶縁膜を形成し、その後、該第1の絶縁膜を介して、前記第1の素子分離用溝を第1の埋め込み絶縁膜で埋め込むことで形成することを特徴とする請求項11ないし13のうち、いずれか1項記載の半導体装置の製造方法。
【請求項15】
前記第2の素子分離用絶縁膜は、熱酸化法により、前記第2の素子分離用溝の内面を覆う第2の絶縁膜を形成し、その後、該第2の絶縁膜を介して、前記第2の素子分離用溝を第2の埋め込み絶縁膜で埋め込むことで形成することを特徴とする請求項11ないし14のうち、いずれか1項記載の半導体装置の製造方法。
【請求項16】
前記第2の埋め込み絶縁膜を形成する前に、前記第2の素子分離用溝の底面に形成された前記第2の絶縁膜を介して、前記半導体基板に、前記半導体基板と同じ導電型の不純物をイオン注入することで、前記第2の素子分離用溝の底面に形成された前記第2の絶縁膜を覆うと共に、前記半導体基板よりも不純物濃度の高い第3の不純物拡散領域を形成する工程を有し、
前記第3の不純物拡散領域を形成後に、前記第2の埋め込み絶縁膜を形成することを特徴とする請求項15記載の半導体装置の製造方法。
【請求項17】
前記第2の絶縁膜を形成する前に、前記第2の素子分離用溝の内面を覆う第3の絶縁膜を形成する工程と、
前記第2の素子分離用溝の底面に形成された前記第3の絶縁膜を介して、前記半導体基板に、前記半導体基板と同じ導電型の不純物をイオン注入することで、前記第2の素子分離用溝の底面に形成された前記第3の絶縁膜を覆うと共に、前記半導体基板よりも不純物濃度の高い第3の不純物拡散領域を形成する工程と、
前記第3の不純物拡散領域を形成後に、前記第3の絶縁膜を除去する工程と、を有し、
前記第3の絶縁膜を除去後に、前記第2の絶縁膜を形成することを特徴とする請求項15記載の半導体装置の製造方法。
【請求項18】
前記第2の絶縁膜及び前記ゲート絶縁膜を形成する前に、前記第2の素子分離用溝の底面、及び前記ゲート電極用溝の底面に、前記半導体基板と同じ導電型の不純物をイオン注入することで、前記第2の素子分離用溝の底面、及び前記ゲート電極用溝の底面の下方に、それぞれ第3の不純物拡散領域を形成する工程を有することを特徴とする請求項15記載の半導体装置の製造方法。
【請求項19】
前記第2の素子分離用溝と前記ゲート電極用溝とを別の工程で形成することにより、前記第2の素子分離用溝の深さを、前記ゲート電極用溝の深さよりも深く形成したことを特徴とする請求項11または12記載の半導体装置の製造方法。
【請求項20】
熱酸化法により、前記ゲート絶縁膜及び前記第2の絶縁膜を同時に形成することを特徴とする請求項11ないし19のうち、いずれか1項記載の半導体装置の製造方法。
【請求項21】
前記第2の不純物拡散領域の上方に、前記ゲート電極と交差する方向に延在し、かつ前記第2の不純物拡散領域と電気的に接続されたビット線を形成する工程を含むことを特徴とする請求項11ないし20のうち、いずれか1項記載の半導体装置の製造方法。
【請求項22】
前記埋め込み絶縁膜上に層間絶縁膜を形成する工程と、
前記埋め込み絶縁膜及び前記層間絶膜に、前記第2の不純物拡散領域の上面と接触するコンタクトプラグを形成する工程と、
前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドを形成する工程と、
前記容量コンタクトパッド上にキャパシタを形成する工程と、
を有することを特徴とする請求項11ないし21のうち、いずれか1項記載の半導体装置の製造方法。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図11A】
【図11B】
【図11C】
【図11D】
【図11E】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図13A】
【図13B】
【図13C】
【図13D】
【図13E】
【図14A】
【図14B】
【図14C】
【図14D】
【図14E】
【図15A】
【図15B】
【図15C】
【図15D】
【図15E】
【図16A】
【図16B】
【図16C】
【図16D】
【図16E】
【図17A】
【図17B】
【図17C】
【図17D】
【図17E】
【図18】
【図19】
【図20】
【図21】
【図22A】
【図22B】
【図22C】
【図22D】
【図22E】
【図23A】
【図23B】
【図23C】
【図23D】
【図23E】
【図24A】
【図24B】
【図24C】
【図24D】
【図24E】
【図25A】
【図25B】
【図25C】
【図25D】
【図25E】
【図26A】
【図26B】
【図26C】
【図26D】
【図26E】
【図27A】
【図27B】
【図27C】
【図27D】
【図27E】
【図28】
【図29A】
【図29B】
【図29C】
【図29D】
【図29E】
【図30A】
【図30B】
【図30C】
【図30D】
【図30E】
【図31A】
【図31B】
【図31C】
【図31D】
【図31E】
【図32】
【図33A】
【図33B】
【図33C】
【図33D】
【図33E】
【図34】
【図35A】
【図35B】
【図35C】
【図35D】
【図35E】
【図36A】
【図36B】
【図36C】
【図36D】
【図36E】
【図37A】
【図37B】
【図37C】
【図37D】
【図37E】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図11A】
【図11B】
【図11C】
【図11D】
【図11E】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図13A】
【図13B】
【図13C】
【図13D】
【図13E】
【図14A】
【図14B】
【図14C】
【図14D】
【図14E】
【図15A】
【図15B】
【図15C】
【図15D】
【図15E】
【図16A】
【図16B】
【図16C】
【図16D】
【図16E】
【図17A】
【図17B】
【図17C】
【図17D】
【図17E】
【図18】
【図19】
【図20】
【図21】
【図22A】
【図22B】
【図22C】
【図22D】
【図22E】
【図23A】
【図23B】
【図23C】
【図23D】
【図23E】
【図24A】
【図24B】
【図24C】
【図24D】
【図24E】
【図25A】
【図25B】
【図25C】
【図25D】
【図25E】
【図26A】
【図26B】
【図26C】
【図26D】
【図26E】
【図27A】
【図27B】
【図27C】
【図27D】
【図27E】
【図28】
【図29A】
【図29B】
【図29C】
【図29D】
【図29E】
【図30A】
【図30B】
【図30C】
【図30D】
【図30E】
【図31A】
【図31B】
【図31C】
【図31D】
【図31E】
【図32】
【図33A】
【図33B】
【図33C】
【図33D】
【図33E】
【図34】
【図35A】
【図35B】
【図35C】
【図35D】
【図35E】
【図36A】
【図36B】
【図36C】
【図36D】
【図36E】
【図37A】
【図37B】
【図37C】
【図37D】
【図37E】
【公開番号】特開2012−99775(P2012−99775A)
【公開日】平成24年5月24日(2012.5.24)
【国際特許分類】
【出願番号】特願2010−248769(P2010−248769)
【出願日】平成22年11月5日(2010.11.5)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成24年5月24日(2012.5.24)
【国際特許分類】
【出願日】平成22年11月5日(2010.11.5)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
[ Back to top ]