【課題】本発明は、トランジスタを容易にＯｎ（オン）させることが可能で、かつ良好なデータ保持特性を実現することの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１２に形成され、第１の方向に延在する第１の素子分離用５１、及び第１の素子分離用溝５１を埋め込む第１の素子分離用絶縁膜５３よりなり、複数の素子形成領域Ｒを有した活性領域１６を区画する第１の素子分離領域１４と、半導体基板１２に、第１の方向と交差する第２の方向（Ｙ方向）に延在するように形成され、第１の素子分離領域１４の一部を分断する第２の素子分離用溝５４、及び第２の素子分離用溝５４を埋め込む第２の素子分離用絶縁膜５６よりなり、複数の素子形成領域Ｒを区画する第２の素子分離領域１７と、を有する。 （もっと読む）

【課題】ＲＴＳノイズを低減することが可能な絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】チャネル領域として機能するｐ型の半導体層１１と、チャネル領域を少なくとも囲み、活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方に設けられたｎ型の第１主電極領域１２と、活性領域２１Ｂの他方に設けられたｎ型の第２主電極領域１３と、活性領域２１Ｂ上に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２上において、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極２４とを備え、チャネル領域への前記キャリアの注入口が素子分離絶縁膜２１から離間して設けられている。 （もっと読む）

【課題】素子分離層の幅を狭くしつつ、素子分離層の底部を介した電流のリークを抑制する。
【解決手段】基板１１１と、ゲート絶縁膜１２１と、第１のゲート電極層１２２と、トランジスタ間の第１のゲート電極層１２２及びゲート絶縁膜１２１を貫通し、基板１１１とゲート絶縁膜１２１との界面Ｓ₁よりも深い位置に底面を有する素子分離溝Ｔと、素子分離溝Ｔに埋め込まれた素子分離層１３１と、ゲート間絶縁膜１２３と、選択トランジスタ１０２を構成するゲート間絶縁膜１２３を貫通する第１の穴Ｈ₁と、周辺トランジスタ１０３を構成するゲート間絶縁膜１２３を貫通する第２の穴Ｈ₂と、素子分離層１３１上のゲート間絶縁膜１２３を貫通し、素子分離層１３１とゲート間絶縁膜１２３との界面Ｓ₂よりも深い位置に底面を有する第３の穴Ｈ₃と、第１から第３の穴Ｈ₃に埋め込まれた部分を有する第２のゲート電極層１２４とを備える。 （もっと読む）

【課題】ストレージ拡散層を介したリーク電流の抑制が図られたメモリセルの作製に適した、半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、第１導電型領域上に、ゲート絶縁膜とゲート電極の積層構造、及びキャパシタ絶縁膜とキャパシタ電極の積層構造を有する半導体基板を準備する工程と、ゲート電極とキャパシタ電極とを覆って半導体基板上に絶縁膜を形成する工程と、ゲート電極とキャパシタ電極との間の第２領域、及びゲート電極に対しキャパシタ電極と反対側の第３領域に、絶縁膜を通して第１導電型と反対の第２導電型の不純物を注入する工程と、絶縁膜をエッチングしてゲート電極側壁上にサイドウォールを残す工程と、第２領域上にマスク部材を形成する工程と、ゲート電極と、キャパシタ電極と、マスク部材と、ゲート電極側壁上のサイドウォールをマスクとし、第３領域に第２導電型不純物を注入する工程とを有する。 （もっと読む）

【課題】 本発明は、チャネルストップ領域を素子分離絶縁膜の下の半導体基板中に制御性良く形成することを目的としている。
【解決手段】 本発明は、第１導電型の半導体基板１００の表面に設けられた第１の溝部６ａと、第１の溝部６ａの底面中央部から前記半導体基板の裏面方向に延び、前記第１の溝部６ａの幅より小さい幅を有する第２の溝部６ｂとからなる分離溝６と、この分離溝６内に埋め込まれた素子分離絶縁膜５と、分離溝６の両側の前記半導体基板の表面にそれぞれの側で互いに離間して設けられた前記第１導電型と反対の第２導電型の拡散層１０と、拡散層間１０の半導体基板上にゲート絶縁膜７を介して形成されたゲート電極２０と、第２の溝部６ｂの底部表面から所定深さにわたり設けられた、第１導電型と同じ導電型でありかつ半導体基板１００の不純物濃度よりも高い不純物濃度を有するチャネルストップ領域３０と、を有する。 （もっと読む）

【課題】耐圧を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１１上の素子領域に設けられるゲート絶縁膜１３と、ゲート絶縁膜上に設けられるゲート電極１４と、ゲート電極を挟むように半導体基板中に隔離して設けられるソースＳまたはドレインＤと、半導体基板中に形成される素子分離溝３５中の底部および所定の深さＤｐの側面部にわたって設けられるｐ型絶縁層１５−１と、絶縁層１５−１と共に素子分離溝の底部および所定の深さＤｐの側面部を挟むように半導体基板中に設けられ、素子分離溝の側壁方向に沿ってソースまたはドレインと所定の距離（ｄＳ，ｄＤ）をもってオフセットするｐ型不純物拡散層１５−２と、絶縁層上おける素子分離溝中の所定の深さＤｐに設けられる第１素子分離絶縁膜１２−１と、第１素子分離絶縁膜上に設けられる第２素子分離絶縁膜１２−２とを具備する。 （もっと読む）

【課題】高耐圧トランジスタが形成される回路領域の面積を低減できる半導体記憶装置を提供する。
【解決手段】トランジスタＨＶＴｒは、半導体基板１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４と、ゲート電極１４の両側の半導体基板１１内に形成されたソース領域１５及びドレイン領域１６とを有する。半導体基板１１にはトランジスタを分離する素子分離領域１２が形成されている。素子分離領域１２下の半導体基板１１内には不純物領域１７が形成され、半導体基板１１の表面領域には拡散層１８が形成されている。拡散層１８下で半導体基板１１の表面から不純物領域１７と同じ深さの半導体基板１１内に、不純物領域１７と同じ不純物濃度を持つ不純物領域１９が形成されている。さらに、拡散層１８上には基板コンタクト２１が形成されている。 （もっと読む）

【課題】素子形成領域の端部のチャンネル起因の閾値電圧低下の抑制や、隣接素子との間のリーク電流の低減を可能にする。
【解決手段】シリコン基板１の表面は素子分離絶縁膜２により島状の素子形成領域である活性領域３に分離されている。活性領域３内にゲート絶縁膜４を介して矩形の環状をなすゲート電極ＧＷが形成されている。ゲート電極ＧＷの内部側Ｄｉｎに内部拡散領域１ｂが、外部側Ｄｏｕｔに外部拡散領域１ｃが形成されている。ゲート電極ＧＷは活性領域３内に形成されるので、端部でのチャンネル発生を抑制できる。内部拡散領域１ｂ側に高電圧を印加することで、隣接する素子との間のリーク電流の低減が可能である。 （もっと読む）

【課題】微細化した場合であっても電気的特性の良好なメモリセルを得ることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上及びトレンチ１２ｃの側壁に形成されたキャパシタ誘電体膜３０ａと、キャパシタ誘電体膜上に形成されたキャパシタ電極３６ａとを有するキャパシタ４０と、キャパシタ４０に接続されたメモリセルトランジスタ５４と、メモリセルトランジスタとキャパシタとが形成されたメモリセル領域４における半導体基板に形成された第２導電型の第１のチャネルドープ層２６ａと、メモリセル領域における半導体基板内に形成され、第１のチャネルドープ層よりも浅い第２導電型の第２のチャネルドープ層２７とを有している。 （もっと読む）

【課題】より微細化が可能な半導体装置を提供する。
【解決手段】基板の表面から所定の深さまでの領域に設けられたソース電極およびドレイン電極と、これら２つの電極よりも基板内の深い位置に設けられたゲート電極とを含むＭＯＳトランジスタが複数設けられ、複数のＭＯＳトランジスタのソース電極またはドレイン電極と接続され、基板においてソース電極およびドレイン電極と同層または基板の表面よりも深い位置に設けられた配線を有する。 （もっと読む）

【課題】微細化した場合であっても電気的特性の良好なキャパシタを得ることができる半導体装置及びその製造方法を提供する。
【解決手段】トレンチ１２ｃが形成された半導体基板１０と、半導体基板上及びトレンチの側壁に形成されたキャパシタ誘電体膜３０ａと、キャパシタ誘電体膜上に形成されたキャパシタ電極３８とを有するキャパシタ４０とを有し、キャパシタ電極は、半導体基板上及びトレンチ内に形成された第１の層３２ａと、第１の層が形成されたトレンチ内に埋め込まれた第２の層３４と、第１の層上及び第２の層上に形成された第３の層３６ａとを有している。 （もっと読む）

【課題】ワード線間又はビット線等における不純物プロファイルが適正に制御され、さらなる微細化が可能な半導体装置及びその製造方法を実現できるようにする。
【解決手段】半導体装置は、第１導電型の半導体基板１１にストライプ状に形成された、第２導電型の不純物の拡散層である複数のビット線１４と、半導体基板１１の上における複数のビット線１４同士の間の領域に形成された複数のゲート絶縁膜１２と、半導体基板１１の上に、各ゲート絶縁膜１２を介在して形成され、複数のビット線１４と交差する方向に延びる複数のワード線１６と、半導体基板１１における複数のワード線１６同士の間の領域に形成された、第１導電型の不純物の拡散層である複数のビット線分離拡散層１８とを備えている。各ビット線分離拡散層１８は、不純物の拡散を抑制する拡散抑制物１８Ｂを含む。 （もっと読む）

【課題】エッチング工程時の感光膜の損傷率及びイオン不純物の浸透を防止すること。
【解決手段】半導体基板上にゲート絶縁膜パターン及びゲート電極膜パターンを形成する段階;前記ゲート電極膜パターンを含む前記半導体基板上に前記ゲートパターンの間の領域の一部を露出させる感光膜パターンを形成する段階;前記感光膜パターンの表面に前記半導体基板よりエッチング速度が遅い保護膜を形成する段階;前記保護膜及び前記感光膜パターンをエッチングマスクとして用いるエッチング工程で前記半導体基板に第1のトレンチを形成する段階;及び前記第1のトレンチが形成された前記半導体基板にイオン注入工程を行う段階を含む半導体素子の製造方法。 （もっと読む）

【課題】トンネルウインドウに過剰な電圧が印加されたときに、トンネルウインドウがダメージを受けないように、トンネルウインドウの耐圧を周辺回路の耐圧よりも低くすることが望まれていた。
【解決手段】トンネルウインドウ１２の下に形成される不純物領域としてのＮ領域２５と、ＬＯＣＯＳ酸化膜１８の下に形成されるチャネルストッパ領域１９との間に所定の間隔Ｙをあける。
【効果】トンネルウインドウ１２に印加される電圧を制限して、トンネルウインドウ１２にかかるストレスを低減し、書き換え回数が向上されたＦＬＯＴＯＸ型ＥＥＰＲＯＭとすることができる。 （もっと読む）

【課題】微細化に有利な、二重ウェル、及びこの二重ウェルから離れたウェルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１導電型の半導体基板１内に形成された第１導電型の第１ウェル１０と、第１ウェル１０に形成された複数のメモリセルトランジスタＱ５−１、Ｑ５−２と、第１ウェル１０の側面領域を囲む第１部分７、及び第１ウェル１０の下部領域を囲む第２部分９を有し、第１ウェル１０を半導体基板１から電気的に分離する第２導電型の第２ウェルと、半導体基板１内に形成された第２導電型の第３ウェル領域５と、を備える。 （もっと読む）

【課題】Ｗセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭの設計においては、微細化のため、セルのレイアウトを工夫することが必須であるという課題があった。
【解決手段】Ｗセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭとするため、対をなす２つのフローティングゲート２５ａ，２５ｂと、２つのトンネルウインドウ３０ａ，３０ｂと、２つのソース２６ａ，２６ｂと、共有のコントロールゲート３１と、共有のセレクトゲート３２とを設けるとともに、ドレイン２７も共有とした。
【効果】高信頼性設計、高耐圧設計が実現されたＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭを実現できる。 （もっと読む）

【課題】垂直方向のチャンネルを有するアクセス素子、これを含む半導体装置、及びアクセス素子の形成方法が開示される。
【解決手段】アクセス素子及びこれを形成する方法において、アクセス素子は、下部ソース／ドレイン領域と上部ソース／ドレイン領域を分離する垂直方向のチャンネル、チャンネル上に具備されるゲート絶縁膜、ゲート絶縁膜を横切って前記チャンネルを連結する一体型ゲート電極／連結ラインを含み、一体型ゲート電極／連結ラインはゲート絶縁膜と隣接するように具備され、下部ソース／ドレインの一部と少なくともオーバーレイされるディセンディングリップ領域を含むことができる。 （もっと読む）

【課題】チャネルストップ注入層が活性領域に形成されることを防止して、トランジスタ特性の低下を防止した半導体装置を提供する。
【解決手段】ランダムロジック部ＲＰはボディコンタクト部ＢＤを有するのに対し、ＳＲＡＭ部ＳＰはボディコンタクト部ＢＤを有していない。また、ＳＲＡＭ部ＳＰの周辺回路ＰＰは、ランダムロジック部にはＰＴＩ構造を採用し、そのＭＯＳトランジスタはＰＤＳＯＩ−ＭＯＳトランジスタとしてボディ固定される構成となっている。 （もっと読む）

【課題】半導体装置、特にフラッシュメモリ等の不揮発性半導体メモリの周辺回路部において抵抗素子と基板との容量を小さくすることが可能な半導体記憶装置を提供する。
【解決手段】フラッシュメモリは、半導体基板１内に形成され、素子領域を区画する素子分離絶縁膜２と、素子分離領域２により分離された素子領域３にゲート酸化膜４、フローティングゲート（ＦＧ）として機能する第１のゲート電極５、第１の絶縁膜６上に、セルトランジスタの制御ゲート（ＣＧ：ワード線）として機能する第２のゲート電極材７が形成されている。周辺回路部において、素子分離絶縁膜２上に第１の絶縁膜６を介して第２のゲート電極材からなる抵抗素子７ａとを備える。抵抗素子７ａ下の半導体基板１の不純物濃度は、バルクと同等かあるいはバルクの不純物濃度以下である。 （もっと読む）

【課題】半導体基板に形成した溝部の側壁部分を用いる半導体記憶装置において、ワード線（ゲート電極）の加工を容易にし、高集積化を図れるようにする。
【解決手段】半導体記憶装置は、溝部１ａを有する半導体基板１と、該半導体基板１に互いに間隔をおき且つ溝部１ａと交差して形成された一対の不純物拡散層からなるソース・ドレイン領域１１と、溝部１ａの一壁面上に形成され、絶縁性を有するトラップ膜７と、半導体基板１におけるトラップ膜７と対向する領域に形成されたチャネル領域８と、溝部１ａにトラップ膜７と接するように形成されたゲート電極９と、半導体基板１における溝部１ａの底部又は溝部１ａの下側に形成された素子分離領域６とを有している。 （もっと読む）