半導体装置およびその製造方法
【課題】素子形成領域の端部のチャンネル起因の閾値電圧低下の抑制や、隣接素子との間のリーク電流の低減を可能にする。
【解決手段】シリコン基板１の表面は素子分離絶縁膜２により島状の素子形成領域である活性領域３に分離されている。活性領域３内にゲート絶縁膜４を介して矩形の環状をなすゲート電極ＧＷが形成されている。ゲート電極ＧＷの内部側Ｄｉｎに内部拡散領域１ｂが、外部側Ｄｏｕｔに外部拡散領域１ｃが形成されている。ゲート電極ＧＷは活性領域３内に形成されるので、端部でのチャンネル発生を抑制できる。内部拡散領域１ｂ側に高電圧を印加することで、隣接する素子との間のリーク電流の低減が可能である。
【解決手段】シリコン基板１の表面は素子分離絶縁膜２により島状の素子形成領域である活性領域３に分離されている。活性領域３内にゲート絶縁膜４を介して矩形の環状をなすゲート電極ＧＷが形成されている。ゲート電極ＧＷの内部側Ｄｉｎに内部拡散領域１ｂが、外部側Ｄｏｕｔに外部拡散領域１ｃが形成されている。ゲート電極ＧＷは活性領域３内に形成されるので、端部でのチャンネル発生を抑制できる。内部拡散領域１ｂ側に高電圧を印加することで、隣接する素子との間のリーク電流の低減が可能である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に高耐圧トランジスタを備える構成の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体基板に高耐圧トランジスタを備える構成の半導体装置として、例えばＮＡＮＤ型フラッシュメモリ装置がある。ＮＡＮＤ型フラッシュメモリ装置は、例えば特許文献１に示されるように、データの記憶をするためのメモリセルトランジスタに対して高電圧を印加して電気的に書き込み消去処理をするためにワード線毎に高耐圧トランジスタが設けられている。
【０００３】
上記した特許文献１に示される高耐圧トランジスタは、半導体基板に形成する素子形成領域として、ＳＴＩ（shallow trench isolation）法などによる素子分離絶縁膜により島状に分離形成し、その素子形成領域を横切るようにゲート電極を形成している。素子形成領域にはゲート電極の両側にソース／ドレイン領域が形成されている。また、隣接する高耐圧トランジスタとの間でパンチスルーが発生しないように素子分離絶縁膜の底部の半導体基板にフィールドストッパとして不純物拡散領域が形成されている。
【０００４】
しかしながら、上記したものでは次のような技術的課題があった。
第１に、ゲート電極が素子形成領域を横切るようにして配置される構成であるから、素子形成領域内のゲート電極が素子分離絶縁膜側に差し掛かる端部において、次のような影響がある。すなわち、素子形成領域のゲート電極下のチャンネル領域は、端部において不純物濃度が低下するため閾値電圧が低下する。また、素子分離絶縁膜中に存在する不純物などの正の固定電荷により閾値電圧が低下する。このため、高耐圧トランジスタの動作として、ゲートおよびソースに低電圧、ドレインに高電圧を印加したときに、オフリーク低下やドレイン側の電位低下に繋がってしまい、高耐圧トランジスタとしての特性悪化となる。このような特性悪化は、素子の微細化が進むに従って大きい影響力を及ぼしてくる。
【０００５】
第２に、素子形成領域に形成するソース／ドレインの不純物拡散領域が直接素子分離絶縁膜と接する構造であるため、隣接する高耐圧トランジスタの素子形成領域に対して素子分離絶縁膜を存して接する構成となる。このため、一方の高耐圧トランジスタのドレインに高電圧を印加したとき、不純物拡散領域下の素子形成領域中で空乏層の伸びに伴い、素子分離絶縁膜の底部を経由して素子間のパンチスルーが発生することによるリークや耐圧の劣化が生じる。
【０００６】
第３に、複数の高耐圧トランジスタを並べて形成する場合に、ゲート電極が共通に配置される構成であったり、非常に接近した構成となるため、動作時においては、ゲートに高電圧を印加したときにゲート電極下の素子分離絶縁膜部分に反転によるチャンネルができてしまい、素子間のリークに繋がる不具合がある。
【特許文献１】特開２００５−３４７３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、素子形成領域の縮小化による端部のチャンネルに起因した閾値電圧低下の抑制や、隣接する素子との間で発生するパンチスルーやフィールド反転に起因したリーク電流の低減が可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の一態様は、半導体基板と、前記半導体基板の表層に形成され素子分離絶縁膜により島状に分離された素子形成領域と、前記素子形成領域の上面のゲート絶縁膜上に形成された環状の電極膜により構成されるゲート電極と、前記素子形成領域の表層部の前記ゲート電極により仕切られた内部側と外部側とに不純物が導入されてソース／ドレインとして形成された内部拡散領域と外部拡散領域とを備え、前記内部拡散領域、前記外部拡散領域および前記ゲート電極により高耐圧トランジスタが構成され、使用形態においては前記内部拡散領域側に高電圧が印加されるところに特徴を有する。
【０００９】
また、本発明の半導体装置の製造方法の一態様は、半導体基板に高耐圧トランジスタを形成する半導体装置の製造方法であって、前記半導体基板にゲート絶縁膜、第１の導電膜および第１の加工用絶縁膜を形成する工程と、前記第１の加工用絶縁膜をマスクとして前記第１の導電膜、前記ゲート絶縁膜および前記半導体基板を加工して素子分離溝を形成する工程と、前記素子分離溝内に素子分離絶縁膜を埋め込み形成して前記半導体基板の表面に島状の素子形成領域を形成する工程と、前記島状の素子形成領域の上面に、短絡用開口部を形成した電極間絶縁膜、第２の導電膜および第２の加工用絶縁膜を形成する工程と、前記第２の加工用絶縁膜をマスクとして前記素子形成領域内に環状をなすように前記第２の導電膜、前記電極間絶縁膜、前記第１の導電膜を加工してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板の前記素子形成領域内に不純物を導入して前記ゲート電極を挟んだ内部側と外部側の各領域にソース／ドレインとなる高電圧印加用の内部拡散領域と低電圧印加用の外部拡散領域とを形成する工程とを備えたところに特徴を有する。
【発明の効果】
【００１０】
本発明によれば、素子形成領域の縮小化による端部のチャンネルに起因した閾値電圧低下の抑制や、隣接する素子との間で発生するパンチスルーやフィールド反転に起因したリーク電流の低減を図ることができる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置の周辺回路領域に形成されるワード線転送トランジスタ部の構造に適用した場合の第１の実施形態について図１〜１５を参照して説明する。
【００１２】
図１は電気的構成の概略を示したものである。この図１において、多数のメモリセルをマトリクス状に配設して構成されたメモリセルアレイＡｒと、このメモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣとを具備して構成される。尚、メモリセルアレイＡｒはメモリセル領域Ｍ内に構成され、周辺回路ＰＣは周辺回路領域Ｐ内に構成される。
【００１３】
メモリセル領域Ｍ内のメモリセルアレイＡｒは、セルユニットＵＣが多数配設されることによって構成されている。セルユニットＵＣは、ビット線ＢＬ０…ＢＬｎ−１側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、当該２個（複数）の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に２のｋ乗個（例えばｍ＝３２個）直列接続されたメモリセルトランジスタＭＴ０〜ＭＴｍ−１とを備えてなる。
【００１４】
これらのセルユニットＵＣは、行方向にｎ列並列に配列されることによって１つのブロックＢを構成している。メモリセルアレイＡｒは、１つのブロックＢが列方向に複数ブロック配列されることによって構成されている。尚、メモリセルアレイＡｒは単一の構成である実施形態を示すが、複数のプレーンに分割構成されていても良い。
【００１５】
周辺回路領域Ｐはメモリセル領域Ｍの周辺に設けられており、周辺回路ＰＣはメモリセルアレイＡｒの周辺に構成されている。周辺回路ＰＣは、制御回路ＣＣと、この制御回路ＣＣに電気的に接続された高耐圧系のワード線転送トランジスタ部ＷＴＢと、センスアンプＳＡとを具備して構成されている。
【００１６】
転送トランジスタ部ＷＴＢは、選択ゲートトランジスタＳＴＤに対応して設けられた転送ゲートトランジスタＷＴＧＤと、選択ゲートトランジスタＳＴＳに対応して設けられた転送ゲートトランジスタＷＴＧＳと、各メモリセルトランジスタＭＴ０〜ＭＴｍ−１に対応してそれぞれ設けられたワード線転送ゲートトランジスタＷＴ０〜ＷＴｍ−１（以降必要に応じてＷＴと略す）とを備えており、これらのトランジスタは１つのブロックＢ毎に設けられる。
【００１７】
制御回路ＣＣは、アドレス信号が与えられると、図示しない昇圧回路を介して駆動電圧（例えば、２０Ｖ）を必要に応じて昇圧し、転送ゲート線ＴＧを介して各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴのゲートに適切な所定電圧を供給することで、複数のブロックのうちの１つのブロックＢを選択する。
【００１８】
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。
【００１９】
また、転送ゲートトランジスタＷＴ０〜ＷＴｍ−１は、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬ０〜ＷＤＬｍ−１にそれぞれ接続されており、他方がメモリセルアレイＡｒ（メモリセル領域Ｍ）内に設けられるワード線ＷＬ０〜ＷＬｍ−１にそれぞれ接続されている。
【００２０】
行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極が選択ゲート線ＳＧＬＤによって電気的に接続されている。行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極が選択ゲート線ＳＧＬＳによって電気的に接続されている。
【００２１】
行方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴ０〜ＭＴｍ−１は、それぞれ、そのゲート電極がワード線ＷＬ０〜ＷＬｍ−１によって電気的に接続されている。行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳは、そのソース側がソース線ＳＬに共通接続されている。尚、ソース線ＳＬは、図示しないがソース線ドライバに電気的に接続されている。センスアンプＳＡは、ビット線ＢＬ０〜ＢＬｎ−１に接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。
【００２２】
図２は、全体の概略的なレイアウト構成を示すもので、メモリセルアレイＡｒおよび周辺回路ＰＣのブロック切り替え部を示している。メモリセルアレイＡｒは、前述したメモリセルブロックＢが複数配置形成されており、それぞれメモリセルブロックＢ１〜Ｂｓとしている。各メモリセルブロックＢ１〜Ｂｓ内には、メモリセルユニットＵＣが行方向に並列に配列されている。各メモリセルブロックＢ１〜Ｂｓと周辺回路ＰＣの間にはワード線ＷＬ０〜ＷＬｍ−１および選択ゲート線ＳＧＬＳ、ＳＧＬＤが配線されている。周辺回路ＰＣで生成された書き込み電圧Ｖｐｇｍ等の比較的高い電圧パルスがワード線ＷＬ０〜ＷＬｍ−１を介してメモリセルユニットＡｒ内のメモリセルトランジスタＭＴの制御ゲート電極に転送される。
【００２３】
周辺回路ＰＣ内には、各メモリセルブロックＢ１〜Ｂｓに対応して、ワード線転送トランジスタ部ＷＴＢ１〜ＷＴＢsが配置されている。各ワード線転送トランジスタ部ＷＴＢ１〜ＷＴＢs内には、複数の転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴが形成されている。各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴは、半導体基板であるシリコン基板１に形成されたＳＴＩ（shallow trench isolation）法により形成した素子分離用絶縁膜２により島状に区画された活性領域３に形成されている。
【００２４】
図３は、ワード線転送トランジスタ部ＷＴＢのレイアウトパターン構成として、説明を簡単にするために、たとえば８個の転送ゲートトランジスタＷＴ０〜ＷＴ７が設けられている場合を示している。実際には、これに転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳが加わると共に、さらに転送ゲートトランジスタＷＴが設けられた構成となっている。
【００２５】
この図３において、シリコン基板１に素子分離用絶縁膜２により分離形成された素子形成領域である８個の活性領域３が示されている。素子分離用絶縁膜２の底部中央のシリコン基板１内には、フィールドストッパーとして不純物をイオン注入により導入して形成した不純物拡散領域１ａが形成されている。この不純物拡散領域１ａは、素子に印加される高電圧で隣接する素子との間でパンチスルーが発生することにより耐圧が低下するのを防止するためのものである。
【００２６】
８個の活性領域３には、それぞれ対応する転送ゲートトランジスタＷＴ０〜ＷＴ７が形成されている。この場合、各活性領域３に形成する転送ゲートトランジスタＷＴ０〜ＷＴ７は、連続する番号のもの同士が互いに隣接した配置とならないようにレイアウトされている。例えば、図示の場合では、下の列の４個の転送ゲートトランジスタＷＴ０〜ＷＴ３は、左側からＷＴ１、ＷＴ３、ＷＴ０、ＷＴ２というように配置され、上の列の４個の転送ゲートトランジスタＷＴ４〜ＷＴ７は、左側からＷＴ５、ＷＴ７、ＷＴ４、ＷＴ６というように配置されている。
【００２７】
各転送ゲートトランジスタＷＴにおいて、活性領域３の中央部に矩形で内部が抜かれた環状の電極膜としてのゲート電極ＧＷが形成されている。ゲート電極ＧＷにより活性領域３の表面は内部側Ｄｉｎと外部側Ｄｏｕｔとに分離され、これらの各領域には不純物が導入され、ソース／ドレインとして機能する内部拡散領域１ｂおよび外部拡散領域１ｃとして形成されている。
【００２８】
ここで、各転送ゲートトランジスタＷＴの接続関係について、前述した図１および図２の構成と対比して説明する。各ゲート電極ＧＷは共通に接続され制御回路ＣＣから信号が出力される転送ゲート線ＴＧに接続されている。各転送ゲートトランジスタＷＴの内部拡散領域１ｂは、高電圧が印加される側の端子としてワード線駆動信号線ＷＤＬ０〜ＷＤＬ７にそれぞれ接続されている。また、外部拡散領域１ｃは、メモリセルアレイＡｒ内に設けられるワード線ＷＬ０〜ＷＬ７にそれぞれ接続されている。
【００２９】
次に、図４（ａ）、（ｂ）を参照して上記した各転送ゲートトランジスタＷＴの構成について説明する。図４（ａ）は、転送ゲートトランジスタＷＴの平面図を示しており、図４（ｂ）は図４（ａ）中切断線Ａ−Ａで示す部分の断面図である。
【００３０】
図４（ａ）、（ｂ）において、シリコン基板１の表層部にＳＴＩ法により形成された素子分離絶縁膜２により素子形成領域としての活性領域３が矩形状をなす島状に分離形成されている。前述のように、素子分離絶縁膜２の底部にはシリコン基板１中にフィールドストッパーとして機能する不純物拡散領域１ａが形成されている。
【００３１】
活性領域３の上面には、ゲート絶縁膜４を介してゲート電極ＧＷが形成されている。ゲート電極ＧＷは、矩形の環状をなす形状に形成されている。このゲート電極ＧＷは、多層の膜構成とされ、ゲート絶縁膜４上に電極膜としての多結晶シリコン膜５、電極間絶縁膜６、電極膜としての多結晶シリコン膜７およびシリサイド膜８が順次積層された構成である。これらの積層構造は、メモリセルトランジスタの構成に対応して形成されており、多結晶シリコン膜５は浮遊ゲート電極に対応し、多結晶シリコン膜７は制御ゲート電極に対応している。転送ゲートトランジスタＷＴにおいては、このような構成は不要であるので、多結晶シリコン膜５および７の間を短絡するため、電極間絶縁膜６に開口６ａを形成している。ゲート電極ＧＷの側壁にはシリコン酸化膜９が形成されている。
【００３２】
上記構成において、電極間絶縁膜６は、たとえばＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜などの積層膜や、高誘電率（high-k）材料を用いたものを使用することができる。また、シリサイド膜８は、タングステンシリサイド（ＷＳｉ）膜やニッケルシリサイド（ＮｉＳｉ）膜あるいはコバルトシリサイド（ＣｏＳｉ）膜などの膜を使用することができる。
【００３３】
活性領域３は、ゲート電極ＧＷにより内部側Ｄｉｎと外部側Ｄｏｕｔとに区画されており、それぞれに不純物が導入されて内部拡散領域１ｂ、外部拡散領域１ｃとして形成され、それぞれがソースまたはドレイン領域として機能する。また、内部拡散領域１ｂの中央部および外部拡散領域１ｃの２つの辺部のそれぞれには、コンタクト形成領域に対応して高濃度不純物領域１ｄが形成されている。
【００３４】
ゲート電極ＧＷの上面、側面および活性領域３の上面を覆うようにシリコン窒化膜１０が形成されている。シリコン窒化膜１０の上面に、ゲート電極ＧＷの間を埋めるようにシリコン酸化膜１１が形成されている。ゲート電極ＧＷの上面およびシリコン酸化膜１１の上面に層間絶縁膜としてのシリコン酸化膜１２が形成されている。
【００３５】
シリコン酸化膜１１、１２、シリコン窒化膜１０を貫通するようにシリコン酸化膜１２の上面からコンタクト１３ａ〜１３ｃ、配線導体１４ａ〜１４ｃが形成されている。また、ゲート電極ＧＷに対応する部分にシリコン酸化膜１２およびシリコン窒化膜１０を貫通するようにコンタクト１３ｄおよび配線導体１４ｄが形成されている。コンタクト１３ａは、ワード線駆動信号線ＷＤＬに接続されていて高電圧が印加される側のソース／ドレイン端子として設けられ、コンタクト１３ｂ、１３ｃはメモリセルアレイＡｒのワード線ＷＬに接続されるソース／ドレイン端子として設けられている。コンタクト１３ｄはゲート電極ＧＷに接続される端子として設けられている。各コンタクト１３ａ〜１３ｄに接続される配線導体１４ａ〜１４ｄは、それぞれがこの配線層を介して接続されるべき端子まで導体層が形成されている（図示せず）。
【００３６】
以上のように構成されているので、転送ゲートトランジスタＷＴは、活性領域３内に形成された環状のゲート電極ＧＷによってソース／ドレイン領域が内部側と外部側とに仕切られた構成とすることができ、ゲート電極ＧＷが活性領域を横切って素子分離絶縁膜にさしかかる構成の従来のものと異なり、活性領域３の素子分離絶縁膜２との境界部分で発生するチャンネルに起因した不具合を回避することができ、すぐれた電気的特性を有するトランジスタとして提供することができる。
【００３７】
また、ソース／ドレイン領域として高電圧が印加される側の端子を内部拡散領域１ｂとし、低電圧が印加される側の端子を外部拡散領域１ｃとして使用するので、内部拡散領域１ｂに高電圧が印加されても、隣接する転送ゲートトランジスタＷＴとの間での耐圧の劣化を防止することができ、確実な動作を行わせることができるようになる。
【００３８】
次に、上記構成の製造工程について図５ないし図１４も参照して説明する。
まず、図５に示すように、Ｐ型のシリコン基板１を洗浄した後、基板汚染やリソグラフィーの際のレジスト倒れ防止を目的に犠牲酸化膜１５を形成する。次いで、チャンネル形成を目的とするリソグラフィーにより高耐圧トランジスタ領域のレジストを開口し、トランジスタ動作について目的の閾値電圧にするためにホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）等の不純物イオンを所定の注入量でシリコン基板１の表面付近に注入し、Ｐ型チャンネル１ｓを形成する（以後の図では図示を省略する）。
【００３９】
ただし、トランジスタの閾値電圧を０Ｖ付近に保ちたい場合は不純物イオンの注入は必要なく、逆に閾値電圧を負にしてディプレッション型のトランジスタ動作としたい場合は、リン（Ｐ）やヒ素（Ａｓ）などのＮ型の不純物を注入すればよい。また、高耐圧用トランジスタの特徴は、ｐｎ接合の耐圧を高めるため、シリコン基板１に直接形成されることが多い。不純物イオン注入時のマスクとして使用したフォトレジストは不要となるため、Ｏ２ドライアッシャーや薬液処理により剥離する。この後、所定温度でアニールを行うことにより、不純物イオンを活性化する。
【００４０】
次に、図６に示すように、犠牲酸化膜１５をフッ酸等で剥離した後に、所定温度の水蒸気雰囲気で加熱してゲート絶縁耐圧の確保に必要な厚さのゲート絶縁膜４を形成し、続いて浮遊ゲート電極用の多結晶シリコン膜５、加工用のシリコン窒化膜１６およびシリコン酸化膜１７を形成する。
【００４１】
続いて、図７に示すように、上記した積層膜１７、１６、５，４およびシリコン基板１をエッチング加工して素子分離溝１ｅを形成する。まず、通常のフォトリソグラフィ工程によるレジストマスクで加工用シリコン酸化膜１７をＲＩＥ（reactive ion etching）法により加工し、次に、酸素（Ｏ２）ドライアッシャーや薬液処理によりレジストマスクを剥離する。続いて、加工用シリコン酸化膜１７をマスクとしてその下のシリコン窒化膜１６および多結晶シリコン膜５、ゲート絶縁膜４、シリコン基板１をＲＩＥ法によりエッチングしてシリコン基板１に所定深さの素子分離溝１ｅを形成する。この素子分離溝１ｅにより、シリコン基板１の表層部に素子形成領域つまり島状の活性領域３が区画形成される。
【００４２】
次に図８に示すように、素子分離溝１ｅ内にシリコン酸化膜を埋め込み形成する。このとき、シリコン酸化膜は活性領域３のシリコン窒化膜１６上にも形成されるが、例えばＣＭＰ（chemical mechanical polishing）法によりシリコン窒化膜１６をストッパとして研磨することで平坦化し、素子分離溝１ｅ内にのみシリコン酸化膜を残すように形成し、これによって素子分離絶縁膜２が形成される。
【００４３】
さらに、この後、素子分離絶縁膜２の底面中央部に、パンチスルー耐圧向上を目的として、フィールドストッパ１ａを形成する。まず、リソグラフィー処理により高耐圧トランジスタを形成する領域の素子分離絶縁膜２の上面を開口するパターンを形成し、ホウ素（Ｂ）やフッ化ホウ素（ＢＦ２）等の不純物イオンを注入する。
【００４４】
次に、図９に示すように、素子分離絶縁膜２をＲＩＥ法によりエッチバック処理して多結晶シリコン膜５の上面と同等の高さに落とし込み、この後、シリコン窒化膜１６をリン酸を用いた薬液処理により除去する。続いて、多結晶シリコン膜５の上面および素子分離絶縁膜２上に電極間絶縁膜６を形成する。この電極間絶縁膜６は、前述のようにメモリセルトランジスタの浮遊ゲート電極と制御ゲート電極との間に形成する絶縁膜となるものである。例えば、酸化膜／窒化膜／酸化膜の積層膜を堆積するＯＮＯ膜としている。
【００４５】
上記の電極間絶縁膜６は、メモリセルトランジスタ以外の素子については不要な構成となるので、フォトリソグラフィ処理によりレジストをパターンニングし、レジストをマスクとしてエッチング処理をすることでゲート電極ＧＷの形成部分に対応して開口部６ａを形成する。この後、制御ゲート電極となる多結晶シリコン膜７およびシリサイド膜８を形成する。この場合、多結晶シリコン膜７は、電極間絶縁膜６の開口部６ａを埋めるように成膜されるので、これによって電極間絶縁膜６の下層の多結晶シリコン膜５と接触する厚生となり、電気的に導通状態つまり短絡状態となる。この後、図示しない加工用のシリコン窒化膜およびシリコン酸化膜を積層形成する。
【００４６】
次に、図１０に示すように、ゲート電極ＧＷを形成する。まず、加工用のシリコン酸化膜をフォトリソグラフィ処理によりパターンニングしてハードマスクを形成する。続いてシリコン酸化膜をマスクとしてシリコン窒化膜をエッチング加工し、この後、シリコン窒化膜をハードマスクとしてＲＩＥ法によりエッチングを行う。このエッチングでは、シリサイド膜８、多結晶シリコン膜７、電極間絶縁膜６、多結晶シリコン膜５、ゲート絶縁膜４を順次加工してゲート電極ＧＷ部分を残す。この場合、ゲート絶縁膜４は必要に応じて残すようにしても良い。前述のように、ゲート電極ＧＷは矩形の環状をなす形状にパターンニングされており、活性領域３内に孤立した状態に形成される。この結果、シリコン基板１の表面部分は、ゲート電極ＧＷによって内部側Ｄｉｎと外部側Ｄｏｕtに分割された状態となる。
【００４７】
続いて、図１１に示すように、拡散層形成を目的とするリソグラフィ処理により、高耐圧トランジスタの形成領域を開口するようにレジストをパターンニングし、シリコン基板１の表面にＮ型の不純物であるリン（Ｐ）、ヒ素（Ａｓ）等のイオンを所定濃度で注入して内側部Ｄｉｎおよび外側部Ｄｏｕｔのそれぞれに内側不純物領域１ｂ、外側不純物領域１ｃを形成する。次に、ゲート電極ＧＷの上面および側面と露出しているシリコン基板１の表面に全面にシリコン酸化膜９を形成する。このシリコン酸化膜９は、ＲＩＥ法によるエッチバック処理を行うことでゲート電極ＧＷの側壁部にのみ残してスペーサ９として形成される。
【００４８】
続いて、ソース／ドレイン領域へのコンタクトをとるためのイオン注入を目的としてリソグラフィ処理により内部拡散領域１ｂおよび外部拡散領域１ｃの表面部にコンタクト部を開口し、その開口部を通じてリン（Ｐ）やヒ素（Ａｓ）等の不純物イオンを所定濃度でシリコン基板１に注入する。この後、熱処理を経て注入した不純物イオンを活性化させることでコンタクト形成用の高濃度不純物拡散領域１ｄを形成する。
【００４９】
次に、図１２に示すように、素子保護のためのシリコン窒化膜１０をゲート電極ＧＷの上面および側壁とシリコン基板１の表面に堆積する。この後、ホウ素（Ｂ）やリン（Ｐ）を多量に含んだＢＰＳＧ（boro-phospho silicate glass）などのシリコン酸化膜１１を全面に堆積してゲート電極ＧＷの間を埋め込む。続いて、ＣＭＰ法を用いてシリコン窒化膜１０をストッパとしてシリコン酸化膜１１を研磨し、平坦化を行なう。さらに、その上面に層間絶縁膜として利用するためのシリコン酸化膜１２を堆積する。
【００５０】
次に、図１３に示すように、活性領域３のソース／ドレイン領域である内部拡散領域１ｂ、外部拡散領域１ｃ、およびゲート電極ＧＷのそれぞれにコンタクト１３ａ〜１３ｄを形成するために、リソグラフィ処理によりレジストをコンタクトパターンに形成し、ＲＩＥ法によりレジストをマスクとしてエッチング処理を行い、コンタクトホール１８ａ〜１８ｄを形成する。コンタクトホール１８ａ〜１８ｃの形成位置は、前述したコンタクト形成用の高濃度不純物拡散領域１ｄに対応させている。
【００５１】
内部拡散領域１ｂのコンタクトホール１８ａ、外部拡散領域１ｃのコンタクトホール１８ｂ、１８ｃは、シリコン酸化膜１２、１１およびシリコン窒化膜１０をエッチング加工してシリコン基板１を露出させる。また、ゲート電極ＧＷのコンタクトホール１８ｄは、シリコン酸化膜１２およびシリコン窒化膜１０をエッチング加工してシリサイド膜８を露出させる。なお、コンタクトホール１８ａ〜１８ｄの形成は、１回のリソグラフィ処理で一括して形成しても良いし、ゲート電極ＧＷのコンタクトホール１８ｄを別のリソグラフィ処理で形成しても良い。
【００５２】
続いて、図１４に示すように、各コンタクト１３ａ〜１３ｄに接続される配線導体１４ａ〜１４ｄを形成するための配線溝１９ａ〜１９ｄを形成する。まず、リソグラフィ処理を行って配線溝を形成するためのレジストのパターンニングを行い、続いてＲＩＥ法によりシリコン酸化膜１２のエッチング加工を行って所定深さの配線溝１９ａ〜１９ｄを形成する。
【００５３】
配線溝１９ａは、内部拡散領域１ｂのコンタクト１３ａに対応するもので、コンタクトホール１８ａと連結して形成され、図１４（ａ）に示すように、ゲート電極ＧＷの上部を横切って活性領域３の外側に配線するように形成される。配線溝１９ｂ、１９ｃは、外部拡散領域１ｃのコンタクト１３ｂ、１３ｃに対応するもので、コンタクトホール１８ｂ、１８ｃと連結して形成され、配線溝１９ａと並行して活性領域３の外側に配線するように形成される。配線溝１９ｄは、ゲート電極ＧＷのコンタクト１３ｄに対応するもので、コンタクトホール１８ｄと連結して形成され、配線溝１９ａと反対の方向に向けて活性領域３の外側に配線するように形成される。
【００５４】
この後、図４に示したように、コンタクトホール１８ａ〜１８ｄおよび配線溝１９ａ〜１９ｄにコンタクト１３ａ〜１３ｄおよび配線導体１４ａ〜１４ｄを一括して形成する。まず、チタン（Ｔｉ）膜あるいは窒化チタン（ＴｉＮ）膜などのバリアメタル膜を薄く形成し、この後タングステン（Ｗ）膜などの配線材料をコンタクトホール１８ａ〜１８ｄおよび配線溝１９ａ〜１９ｄを埋め込むように成膜する。この後、ＣＭＰ法により余分なタングステン（Ｗ）膜、バリアメタル膜を除去することにより、コンタクト１３ａ〜１３ｄおよび配線導体１４ａ〜１４ｄを形成する。
なお、実際には、この後通常の不揮発性メモリの製造工程と同様に配線層を上層に形成し不揮発性半導体装置が完成する。
【００５５】
図１５は転送ゲートトランジスタＷＴを２個並べて配置した状態を示すもので、図１１に示した製造工程に対応している。図３に示した配置関係から、たとえば２個の転送ゲートトランジスタＷＴ０、ＷＴ４が設けられた部分を示しており、これらは素子分離絶縁膜２で区画された各活性領域３に形成されている。素子分離絶縁膜２の底面部にはシリコン基板１内にフィールドストッパ１ａが形成されているので、相互間でのパンチスルー現象が発生するのを抑制することができる。
【００５６】
上記のように形成するので、従来タイプのものと同様の製造工程を用いることで形成することができ、特殊な工程の付加や工程数の増大を招くことなく形成することができる。
また、本実施形態によれば、転送ゲートトランジスタＷＴの構成として、矩形の環状をなすゲート電極ＧＷを活性領域３上に形成し、そのゲート電極ＧＷにより区画されたシリコン基板１の活性領域３の内側部Ｄｉｎを内部拡散領域１ｂとし、外側部Ｄｏｕtを外部拡散領域１ｃとしてそれぞれをソース／ドレイン領域として用いる構成とした。これにより、ゲート電極ＧＷが活性領域３の素子分離絶縁膜２との境界部を跨がない構成となり、活性領域３のコーナー部におけるチャネル不純物低下による閾値電圧の低下や、素子分離絶縁膜２の膜中に存在する正の固定電荷による閾値電圧の低下の悪影響を防止することができ、ドレインに高電圧をかけたときのオフリークの抑制に繋がる。
【００５７】
さらに、転送ゲートトランジスタＷＴの使用形態においては、内部拡散領域１ｂを高電圧が印加される側として使用するので、隣接する転送ゲートトランジスタＷＴとの間で素子分離絶縁膜２を介してパンチスルーが発生するのを抑制できる。これは、ゲート電極ＧＷの内部拡散領域１ｂが素子分離絶縁膜２から離間し、且つゲート電極ＧＷを介した構成となっているので、ゲート電極ＧＷの電圧で内部拡散領域１ｂの横方向の伸びを押さえることができるためである。
【００５８】
また、ゲート電極ＧＷを活性領域３の領域内部で矩形の環状に形成しているので、ゲート電極ＧＷへの印加電圧を高電圧にした場合においても、素子分離絶縁膜２の底面部でフィールド反転が生じるのを抑制でき、これによって素子分離絶縁膜２の部分を介してのリーク電流もなくすことができる。
【００５９】
（第２の実施形態）
図１６は本発明の第２の実施形態を示すもので、以下、第１の実施形態と異なる部分について説明する。これは、第１の実施形態における図１５の構成と対比して示すもので、この構成においては、２個の転送ゲートトランジスタＷＴａ、ＷＴｂについて、共通の活性領域３ａを設ける構成としている。
【００６０】
活性領域３ａは、２個の転送ゲートトランジスタＷＴａ、ＷＴｂに対応する大きさに素子分離絶縁膜２により島状に形成されており、この上面に矩形の環状をなすゲート電極ＧＷａ、ＧＷｂが並べて形成されている。活性領域３ａは、ゲート電極ＧＷａ、ＧＷｂのそれぞれにより２個の内部側Ｄｉｎと１個の外部側Ｄｏｕtに区画された状態に形成されている。そして、内部側Ｄｉｎ、外部側Ｄｏｕtのそれぞれに不純物が導入されてソース／ドレイン領域としての内部拡散領域１ｂと外部拡散領域１ｃが形成されている。
【００６１】
転送ゲートトランジスタＷＴａ、ＷＴｂとしては、外部拡散領域１ｃによりソース／ドレイン領域の一方が共通に接続された状態に形成されている。使用方法としては、２個の転送ゲートトランジスタＷＴａ、ＷＴｂを直列トランジスタとして動作させることもできるし、並列トランジスタとして動作させることもできる。この場合、少なくとも一方の転送ゲートトランジスタＷＴａもしくはＷＴｂにおいて内部拡散領域１ｂに高電圧が印加される使用形態をとることで第１の実施形態と同様の効果を得ることができる。
【００６２】
なお、この実施形態では、２個の転送ゲートトランジスタＷＴａ、ＷＴｂを１個の活性領域３ａに形成する場合を示したが、３個以上の転送ゲートトランジスタＷＴを一括して形成することもできる。この場合には、３個以上の転送ゲートトランジスタＷＴを並列に接続したものとして使用することができる。
【００６３】
（第３の実施形態）
図１７は本発明の第３の実施形態を示すもので、第１の実施形態と異なるところは、転送ゲートトランジスタＷＴａのゲート電極ＧＷａの外周部にさらに別の転送ゲートトランジスタＷＴｃのゲート電極ＧＷｃが囲むように配置形成したところである。
【００６４】
活性領域３ｂは、２個の転送ゲートトランジスタＷＴａおよびＷＴｃを多重に囲うように形成するのに必要な大きさに素子分離絶縁膜２により矩形状に分離形成されている。この活性領域３ｂの上面に２個のゲート電極ＧＷａ、ＧＷｃが形成されている。内側にゲート電極ＧＷａが配置され、その外側にゲート電極ＧＷｃが形成されている。これにより、活性領域３ｂは、ゲート電極ＧＷａで分離された内部側Ｄｉｎおよび外部側Ｄｏｕｔに加えて、その外周に最外周部Ｄｏｕｔ２が形成された状態となる。そして、内部側Ｄｉｎ、外部側Ｄｏｕt、最外周部Ｄｏｕｔ２のそれぞれに不純物が導入されてソース／ドレイン領域としての内部拡散領域１ｂ、外部拡散領域１ｃおよび最外周拡散領域１ｆが形成されている。
【００６５】
転送ゲートトランジスタＷＴａ、ＷＴｃとしては、外部拡散領域１ｃによりソース／ドレイン領域の一方が共通に接続された状態に形成されている。使用方法としては、２個の転送ゲートトランジスタＷＴａ、ＷＴｃを直列トランジスタとして動作させることもできるし、並列トランジスタとして動作させることもできる。この場合、少なくとも一方の転送ゲートトランジスタＷＴａもしくはＷＴｂにおいて内部拡散領域１ｂに高電圧が印加される使用形態をとることで第１の実施形態と同様の効果を得ることができる。
【００６６】
なお、この実施形態では、２個の転送ゲートトランジスタＷＴａ、ＷＴｃを１個の活性領域３ｂに多重に囲うように形成する場合を示したが、３個以上の転送ゲートトランジスタＷＴをさらに多重に囲うように形成することもできる。この場合には、３個以上の転送ゲートトランジスタＷＴを直列に接続したものとして使用することができる。
【００６７】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
ゲート電極ＧＷの形状は、矩形の環状のもの以外にも、円形や他の多角形で環状に形成されたものであれば良く、ゲート電極ＧＷにより活性領域内を内部側と外部側とに区画するものであれば適用可能である。
【００６８】
転送ゲートトランジスタＷＴ０〜ＷＴ７を配置する場合を図３で示したが、これ以外の配置も可能であるし、個数をさらに増やした状態で配置することもできる。
素子分離絶縁膜２として、ＣＶＤ膜などの堆積型のシリコン酸化膜を使用しても良いし、ポリシラザンなどの塗布型のシリコン酸化膜を使用しても良い。
【００６９】
ゲート電極ＧＷの電極間絶縁膜６は、ＯＮＯ膜、ＮＯＮＯＮ膜、アルミナなどの高誘電率材料など種々のものを適宜選択して使用することができる。
ゲート電極ＧＷのシリサイド膜８は、タングステンシリサイド（ＷＳｉ）膜やニッケルシリサイド（ＮｉＳｉ）膜、コバルトシリサイド（ＣｏＳｉ）膜やその他のシリサイド膜を使用することができる。
【００７０】
対象とするデバイスは、ＮＡＮＤ型フラッシュメモリ装置に限らず、ＮＯＲ型フラッシュメモリや、ＳＲＡＭあるいはその他の半導体記憶装置に適用できるし、さらには、高電圧を印加するタイプの種々のトランジスタを備えた半導体装置およびその製造方法全般に適用できる。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態を示すセルアレイおよび周辺回路部の電気的等価回路図
【図２】セルアレイおよび周辺回路部の模式的な平面図
【図３】ワード線転送トランジスタ部の配置例を示す平面図
【図４】転送ゲートトランジスタの模式的平面図および図中Ａ−Ａ線に沿って切断した模式的縦断面図
【図５】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その１）
【図６】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その２）
【図７】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その３）
【図８】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その４）
【図９】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その５）
【図１０】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その６）
【図１１】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その７）
【図１２】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その８）
【図１３】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その９）
【図１４】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その１０）
【図１５】２個の転送ゲートトランジスタを並べた状態で示す図１１相当部分の模式的な平面図および縦断面図
【図１６】本発明の第２の実施形態を示す図１１相当部分の模式的な平面図および縦断面図
【図１７】本発明の第３の実施形態を示す図１１相当部分の模式的な平面図および縦断面図
【符号の説明】
【００７２】
図面中、１はシリコン基板（半導体基板）、１ａはフィールドストッパ、１ｂは内部拡散領域（高電圧印加側）、１ｃ、１ｆは外部拡散領域、２は素子分離絶縁膜、３、３ａ、３ｂは活性領域（素子形成領域）、４はゲート絶縁膜、５は多結晶シリコン膜（電極膜）、６は電極間絶縁膜、７は多結晶シリコン膜（電極膜）、１０はシリコン窒化膜、ＷＴ（ＷＴ０〜ＷＴ７）は転送ゲートトランジスタ、ＧＷはゲート電極、Ｄｉｎは内部側、Ｄｏｕt、Ｄｏｕｔ２は外部側、ＷＤＬ（ＷＤＬ０〜ＷＤＬ7）はワード線駆動信号線（高電圧印加側）、ＷＬ（ＷＬ０〜ＷＬ７）はワード線（低電圧側）である。
【技術分野】
【０００１】
本発明は、半導体基板に高耐圧トランジスタを備える構成の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体基板に高耐圧トランジスタを備える構成の半導体装置として、例えばＮＡＮＤ型フラッシュメモリ装置がある。ＮＡＮＤ型フラッシュメモリ装置は、例えば特許文献１に示されるように、データの記憶をするためのメモリセルトランジスタに対して高電圧を印加して電気的に書き込み消去処理をするためにワード線毎に高耐圧トランジスタが設けられている。
【０００３】
上記した特許文献１に示される高耐圧トランジスタは、半導体基板に形成する素子形成領域として、ＳＴＩ（shallow trench isolation）法などによる素子分離絶縁膜により島状に分離形成し、その素子形成領域を横切るようにゲート電極を形成している。素子形成領域にはゲート電極の両側にソース／ドレイン領域が形成されている。また、隣接する高耐圧トランジスタとの間でパンチスルーが発生しないように素子分離絶縁膜の底部の半導体基板にフィールドストッパとして不純物拡散領域が形成されている。
【０００４】
しかしながら、上記したものでは次のような技術的課題があった。
第１に、ゲート電極が素子形成領域を横切るようにして配置される構成であるから、素子形成領域内のゲート電極が素子分離絶縁膜側に差し掛かる端部において、次のような影響がある。すなわち、素子形成領域のゲート電極下のチャンネル領域は、端部において不純物濃度が低下するため閾値電圧が低下する。また、素子分離絶縁膜中に存在する不純物などの正の固定電荷により閾値電圧が低下する。このため、高耐圧トランジスタの動作として、ゲートおよびソースに低電圧、ドレインに高電圧を印加したときに、オフリーク低下やドレイン側の電位低下に繋がってしまい、高耐圧トランジスタとしての特性悪化となる。このような特性悪化は、素子の微細化が進むに従って大きい影響力を及ぼしてくる。
【０００５】
第２に、素子形成領域に形成するソース／ドレインの不純物拡散領域が直接素子分離絶縁膜と接する構造であるため、隣接する高耐圧トランジスタの素子形成領域に対して素子分離絶縁膜を存して接する構成となる。このため、一方の高耐圧トランジスタのドレインに高電圧を印加したとき、不純物拡散領域下の素子形成領域中で空乏層の伸びに伴い、素子分離絶縁膜の底部を経由して素子間のパンチスルーが発生することによるリークや耐圧の劣化が生じる。
【０００６】
第３に、複数の高耐圧トランジスタを並べて形成する場合に、ゲート電極が共通に配置される構成であったり、非常に接近した構成となるため、動作時においては、ゲートに高電圧を印加したときにゲート電極下の素子分離絶縁膜部分に反転によるチャンネルができてしまい、素子間のリークに繋がる不具合がある。
【特許文献１】特開２００５−３４７３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、素子形成領域の縮小化による端部のチャンネルに起因した閾値電圧低下の抑制や、隣接する素子との間で発生するパンチスルーやフィールド反転に起因したリーク電流の低減が可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の一態様は、半導体基板と、前記半導体基板の表層に形成され素子分離絶縁膜により島状に分離された素子形成領域と、前記素子形成領域の上面のゲート絶縁膜上に形成された環状の電極膜により構成されるゲート電極と、前記素子形成領域の表層部の前記ゲート電極により仕切られた内部側と外部側とに不純物が導入されてソース／ドレインとして形成された内部拡散領域と外部拡散領域とを備え、前記内部拡散領域、前記外部拡散領域および前記ゲート電極により高耐圧トランジスタが構成され、使用形態においては前記内部拡散領域側に高電圧が印加されるところに特徴を有する。
【０００９】
また、本発明の半導体装置の製造方法の一態様は、半導体基板に高耐圧トランジスタを形成する半導体装置の製造方法であって、前記半導体基板にゲート絶縁膜、第１の導電膜および第１の加工用絶縁膜を形成する工程と、前記第１の加工用絶縁膜をマスクとして前記第１の導電膜、前記ゲート絶縁膜および前記半導体基板を加工して素子分離溝を形成する工程と、前記素子分離溝内に素子分離絶縁膜を埋め込み形成して前記半導体基板の表面に島状の素子形成領域を形成する工程と、前記島状の素子形成領域の上面に、短絡用開口部を形成した電極間絶縁膜、第２の導電膜および第２の加工用絶縁膜を形成する工程と、前記第２の加工用絶縁膜をマスクとして前記素子形成領域内に環状をなすように前記第２の導電膜、前記電極間絶縁膜、前記第１の導電膜を加工してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板の前記素子形成領域内に不純物を導入して前記ゲート電極を挟んだ内部側と外部側の各領域にソース／ドレインとなる高電圧印加用の内部拡散領域と低電圧印加用の外部拡散領域とを形成する工程とを備えたところに特徴を有する。
【発明の効果】
【００１０】
本発明によれば、素子形成領域の縮小化による端部のチャンネルに起因した閾値電圧低下の抑制や、隣接する素子との間で発生するパンチスルーやフィールド反転に起因したリーク電流の低減を図ることができる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置の周辺回路領域に形成されるワード線転送トランジスタ部の構造に適用した場合の第１の実施形態について図１〜１５を参照して説明する。
【００１２】
図１は電気的構成の概略を示したものである。この図１において、多数のメモリセルをマトリクス状に配設して構成されたメモリセルアレイＡｒと、このメモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣとを具備して構成される。尚、メモリセルアレイＡｒはメモリセル領域Ｍ内に構成され、周辺回路ＰＣは周辺回路領域Ｐ内に構成される。
【００１３】
メモリセル領域Ｍ内のメモリセルアレイＡｒは、セルユニットＵＣが多数配設されることによって構成されている。セルユニットＵＣは、ビット線ＢＬ０…ＢＬｎ−１側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、当該２個（複数）の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に２のｋ乗個（例えばｍ＝３２個）直列接続されたメモリセルトランジスタＭＴ０〜ＭＴｍ−１とを備えてなる。
【００１４】
これらのセルユニットＵＣは、行方向にｎ列並列に配列されることによって１つのブロックＢを構成している。メモリセルアレイＡｒは、１つのブロックＢが列方向に複数ブロック配列されることによって構成されている。尚、メモリセルアレイＡｒは単一の構成である実施形態を示すが、複数のプレーンに分割構成されていても良い。
【００１５】
周辺回路領域Ｐはメモリセル領域Ｍの周辺に設けられており、周辺回路ＰＣはメモリセルアレイＡｒの周辺に構成されている。周辺回路ＰＣは、制御回路ＣＣと、この制御回路ＣＣに電気的に接続された高耐圧系のワード線転送トランジスタ部ＷＴＢと、センスアンプＳＡとを具備して構成されている。
【００１６】
転送トランジスタ部ＷＴＢは、選択ゲートトランジスタＳＴＤに対応して設けられた転送ゲートトランジスタＷＴＧＤと、選択ゲートトランジスタＳＴＳに対応して設けられた転送ゲートトランジスタＷＴＧＳと、各メモリセルトランジスタＭＴ０〜ＭＴｍ−１に対応してそれぞれ設けられたワード線転送ゲートトランジスタＷＴ０〜ＷＴｍ−１（以降必要に応じてＷＴと略す）とを備えており、これらのトランジスタは１つのブロックＢ毎に設けられる。
【００１７】
制御回路ＣＣは、アドレス信号が与えられると、図示しない昇圧回路を介して駆動電圧（例えば、２０Ｖ）を必要に応じて昇圧し、転送ゲート線ＴＧを介して各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴのゲートに適切な所定電圧を供給することで、複数のブロックのうちの１つのブロックＢを選択する。
【００１８】
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。
【００１９】
また、転送ゲートトランジスタＷＴ０〜ＷＴｍ−１は、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬ０〜ＷＤＬｍ−１にそれぞれ接続されており、他方がメモリセルアレイＡｒ（メモリセル領域Ｍ）内に設けられるワード線ＷＬ０〜ＷＬｍ−１にそれぞれ接続されている。
【００２０】
行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極が選択ゲート線ＳＧＬＤによって電気的に接続されている。行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極が選択ゲート線ＳＧＬＳによって電気的に接続されている。
【００２１】
行方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴ０〜ＭＴｍ−１は、それぞれ、そのゲート電極がワード線ＷＬ０〜ＷＬｍ−１によって電気的に接続されている。行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳは、そのソース側がソース線ＳＬに共通接続されている。尚、ソース線ＳＬは、図示しないがソース線ドライバに電気的に接続されている。センスアンプＳＡは、ビット線ＢＬ０〜ＢＬｎ−１に接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。
【００２２】
図２は、全体の概略的なレイアウト構成を示すもので、メモリセルアレイＡｒおよび周辺回路ＰＣのブロック切り替え部を示している。メモリセルアレイＡｒは、前述したメモリセルブロックＢが複数配置形成されており、それぞれメモリセルブロックＢ１〜Ｂｓとしている。各メモリセルブロックＢ１〜Ｂｓ内には、メモリセルユニットＵＣが行方向に並列に配列されている。各メモリセルブロックＢ１〜Ｂｓと周辺回路ＰＣの間にはワード線ＷＬ０〜ＷＬｍ−１および選択ゲート線ＳＧＬＳ、ＳＧＬＤが配線されている。周辺回路ＰＣで生成された書き込み電圧Ｖｐｇｍ等の比較的高い電圧パルスがワード線ＷＬ０〜ＷＬｍ−１を介してメモリセルユニットＡｒ内のメモリセルトランジスタＭＴの制御ゲート電極に転送される。
【００２３】
周辺回路ＰＣ内には、各メモリセルブロックＢ１〜Ｂｓに対応して、ワード線転送トランジスタ部ＷＴＢ１〜ＷＴＢsが配置されている。各ワード線転送トランジスタ部ＷＴＢ１〜ＷＴＢs内には、複数の転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴが形成されている。各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴは、半導体基板であるシリコン基板１に形成されたＳＴＩ（shallow trench isolation）法により形成した素子分離用絶縁膜２により島状に区画された活性領域３に形成されている。
【００２４】
図３は、ワード線転送トランジスタ部ＷＴＢのレイアウトパターン構成として、説明を簡単にするために、たとえば８個の転送ゲートトランジスタＷＴ０〜ＷＴ７が設けられている場合を示している。実際には、これに転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳが加わると共に、さらに転送ゲートトランジスタＷＴが設けられた構成となっている。
【００２５】
この図３において、シリコン基板１に素子分離用絶縁膜２により分離形成された素子形成領域である８個の活性領域３が示されている。素子分離用絶縁膜２の底部中央のシリコン基板１内には、フィールドストッパーとして不純物をイオン注入により導入して形成した不純物拡散領域１ａが形成されている。この不純物拡散領域１ａは、素子に印加される高電圧で隣接する素子との間でパンチスルーが発生することにより耐圧が低下するのを防止するためのものである。
【００２６】
８個の活性領域３には、それぞれ対応する転送ゲートトランジスタＷＴ０〜ＷＴ７が形成されている。この場合、各活性領域３に形成する転送ゲートトランジスタＷＴ０〜ＷＴ７は、連続する番号のもの同士が互いに隣接した配置とならないようにレイアウトされている。例えば、図示の場合では、下の列の４個の転送ゲートトランジスタＷＴ０〜ＷＴ３は、左側からＷＴ１、ＷＴ３、ＷＴ０、ＷＴ２というように配置され、上の列の４個の転送ゲートトランジスタＷＴ４〜ＷＴ７は、左側からＷＴ５、ＷＴ７、ＷＴ４、ＷＴ６というように配置されている。
【００２７】
各転送ゲートトランジスタＷＴにおいて、活性領域３の中央部に矩形で内部が抜かれた環状の電極膜としてのゲート電極ＧＷが形成されている。ゲート電極ＧＷにより活性領域３の表面は内部側Ｄｉｎと外部側Ｄｏｕｔとに分離され、これらの各領域には不純物が導入され、ソース／ドレインとして機能する内部拡散領域１ｂおよび外部拡散領域１ｃとして形成されている。
【００２８】
ここで、各転送ゲートトランジスタＷＴの接続関係について、前述した図１および図２の構成と対比して説明する。各ゲート電極ＧＷは共通に接続され制御回路ＣＣから信号が出力される転送ゲート線ＴＧに接続されている。各転送ゲートトランジスタＷＴの内部拡散領域１ｂは、高電圧が印加される側の端子としてワード線駆動信号線ＷＤＬ０〜ＷＤＬ７にそれぞれ接続されている。また、外部拡散領域１ｃは、メモリセルアレイＡｒ内に設けられるワード線ＷＬ０〜ＷＬ７にそれぞれ接続されている。
【００２９】
次に、図４（ａ）、（ｂ）を参照して上記した各転送ゲートトランジスタＷＴの構成について説明する。図４（ａ）は、転送ゲートトランジスタＷＴの平面図を示しており、図４（ｂ）は図４（ａ）中切断線Ａ−Ａで示す部分の断面図である。
【００３０】
図４（ａ）、（ｂ）において、シリコン基板１の表層部にＳＴＩ法により形成された素子分離絶縁膜２により素子形成領域としての活性領域３が矩形状をなす島状に分離形成されている。前述のように、素子分離絶縁膜２の底部にはシリコン基板１中にフィールドストッパーとして機能する不純物拡散領域１ａが形成されている。
【００３１】
活性領域３の上面には、ゲート絶縁膜４を介してゲート電極ＧＷが形成されている。ゲート電極ＧＷは、矩形の環状をなす形状に形成されている。このゲート電極ＧＷは、多層の膜構成とされ、ゲート絶縁膜４上に電極膜としての多結晶シリコン膜５、電極間絶縁膜６、電極膜としての多結晶シリコン膜７およびシリサイド膜８が順次積層された構成である。これらの積層構造は、メモリセルトランジスタの構成に対応して形成されており、多結晶シリコン膜５は浮遊ゲート電極に対応し、多結晶シリコン膜７は制御ゲート電極に対応している。転送ゲートトランジスタＷＴにおいては、このような構成は不要であるので、多結晶シリコン膜５および７の間を短絡するため、電極間絶縁膜６に開口６ａを形成している。ゲート電極ＧＷの側壁にはシリコン酸化膜９が形成されている。
【００３２】
上記構成において、電極間絶縁膜６は、たとえばＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜などの積層膜や、高誘電率（high-k）材料を用いたものを使用することができる。また、シリサイド膜８は、タングステンシリサイド（ＷＳｉ）膜やニッケルシリサイド（ＮｉＳｉ）膜あるいはコバルトシリサイド（ＣｏＳｉ）膜などの膜を使用することができる。
【００３３】
活性領域３は、ゲート電極ＧＷにより内部側Ｄｉｎと外部側Ｄｏｕｔとに区画されており、それぞれに不純物が導入されて内部拡散領域１ｂ、外部拡散領域１ｃとして形成され、それぞれがソースまたはドレイン領域として機能する。また、内部拡散領域１ｂの中央部および外部拡散領域１ｃの２つの辺部のそれぞれには、コンタクト形成領域に対応して高濃度不純物領域１ｄが形成されている。
【００３４】
ゲート電極ＧＷの上面、側面および活性領域３の上面を覆うようにシリコン窒化膜１０が形成されている。シリコン窒化膜１０の上面に、ゲート電極ＧＷの間を埋めるようにシリコン酸化膜１１が形成されている。ゲート電極ＧＷの上面およびシリコン酸化膜１１の上面に層間絶縁膜としてのシリコン酸化膜１２が形成されている。
【００３５】
シリコン酸化膜１１、１２、シリコン窒化膜１０を貫通するようにシリコン酸化膜１２の上面からコンタクト１３ａ〜１３ｃ、配線導体１４ａ〜１４ｃが形成されている。また、ゲート電極ＧＷに対応する部分にシリコン酸化膜１２およびシリコン窒化膜１０を貫通するようにコンタクト１３ｄおよび配線導体１４ｄが形成されている。コンタクト１３ａは、ワード線駆動信号線ＷＤＬに接続されていて高電圧が印加される側のソース／ドレイン端子として設けられ、コンタクト１３ｂ、１３ｃはメモリセルアレイＡｒのワード線ＷＬに接続されるソース／ドレイン端子として設けられている。コンタクト１３ｄはゲート電極ＧＷに接続される端子として設けられている。各コンタクト１３ａ〜１３ｄに接続される配線導体１４ａ〜１４ｄは、それぞれがこの配線層を介して接続されるべき端子まで導体層が形成されている（図示せず）。
【００３６】
以上のように構成されているので、転送ゲートトランジスタＷＴは、活性領域３内に形成された環状のゲート電極ＧＷによってソース／ドレイン領域が内部側と外部側とに仕切られた構成とすることができ、ゲート電極ＧＷが活性領域を横切って素子分離絶縁膜にさしかかる構成の従来のものと異なり、活性領域３の素子分離絶縁膜２との境界部分で発生するチャンネルに起因した不具合を回避することができ、すぐれた電気的特性を有するトランジスタとして提供することができる。
【００３７】
また、ソース／ドレイン領域として高電圧が印加される側の端子を内部拡散領域１ｂとし、低電圧が印加される側の端子を外部拡散領域１ｃとして使用するので、内部拡散領域１ｂに高電圧が印加されても、隣接する転送ゲートトランジスタＷＴとの間での耐圧の劣化を防止することができ、確実な動作を行わせることができるようになる。
【００３８】
次に、上記構成の製造工程について図５ないし図１４も参照して説明する。
まず、図５に示すように、Ｐ型のシリコン基板１を洗浄した後、基板汚染やリソグラフィーの際のレジスト倒れ防止を目的に犠牲酸化膜１５を形成する。次いで、チャンネル形成を目的とするリソグラフィーにより高耐圧トランジスタ領域のレジストを開口し、トランジスタ動作について目的の閾値電圧にするためにホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）等の不純物イオンを所定の注入量でシリコン基板１の表面付近に注入し、Ｐ型チャンネル１ｓを形成する（以後の図では図示を省略する）。
【００３９】
ただし、トランジスタの閾値電圧を０Ｖ付近に保ちたい場合は不純物イオンの注入は必要なく、逆に閾値電圧を負にしてディプレッション型のトランジスタ動作としたい場合は、リン（Ｐ）やヒ素（Ａｓ）などのＮ型の不純物を注入すればよい。また、高耐圧用トランジスタの特徴は、ｐｎ接合の耐圧を高めるため、シリコン基板１に直接形成されることが多い。不純物イオン注入時のマスクとして使用したフォトレジストは不要となるため、Ｏ２ドライアッシャーや薬液処理により剥離する。この後、所定温度でアニールを行うことにより、不純物イオンを活性化する。
【００４０】
次に、図６に示すように、犠牲酸化膜１５をフッ酸等で剥離した後に、所定温度の水蒸気雰囲気で加熱してゲート絶縁耐圧の確保に必要な厚さのゲート絶縁膜４を形成し、続いて浮遊ゲート電極用の多結晶シリコン膜５、加工用のシリコン窒化膜１６およびシリコン酸化膜１７を形成する。
【００４１】
続いて、図７に示すように、上記した積層膜１７、１６、５，４およびシリコン基板１をエッチング加工して素子分離溝１ｅを形成する。まず、通常のフォトリソグラフィ工程によるレジストマスクで加工用シリコン酸化膜１７をＲＩＥ（reactive ion etching）法により加工し、次に、酸素（Ｏ２）ドライアッシャーや薬液処理によりレジストマスクを剥離する。続いて、加工用シリコン酸化膜１７をマスクとしてその下のシリコン窒化膜１６および多結晶シリコン膜５、ゲート絶縁膜４、シリコン基板１をＲＩＥ法によりエッチングしてシリコン基板１に所定深さの素子分離溝１ｅを形成する。この素子分離溝１ｅにより、シリコン基板１の表層部に素子形成領域つまり島状の活性領域３が区画形成される。
【００４２】
次に図８に示すように、素子分離溝１ｅ内にシリコン酸化膜を埋め込み形成する。このとき、シリコン酸化膜は活性領域３のシリコン窒化膜１６上にも形成されるが、例えばＣＭＰ（chemical mechanical polishing）法によりシリコン窒化膜１６をストッパとして研磨することで平坦化し、素子分離溝１ｅ内にのみシリコン酸化膜を残すように形成し、これによって素子分離絶縁膜２が形成される。
【００４３】
さらに、この後、素子分離絶縁膜２の底面中央部に、パンチスルー耐圧向上を目的として、フィールドストッパ１ａを形成する。まず、リソグラフィー処理により高耐圧トランジスタを形成する領域の素子分離絶縁膜２の上面を開口するパターンを形成し、ホウ素（Ｂ）やフッ化ホウ素（ＢＦ２）等の不純物イオンを注入する。
【００４４】
次に、図９に示すように、素子分離絶縁膜２をＲＩＥ法によりエッチバック処理して多結晶シリコン膜５の上面と同等の高さに落とし込み、この後、シリコン窒化膜１６をリン酸を用いた薬液処理により除去する。続いて、多結晶シリコン膜５の上面および素子分離絶縁膜２上に電極間絶縁膜６を形成する。この電極間絶縁膜６は、前述のようにメモリセルトランジスタの浮遊ゲート電極と制御ゲート電極との間に形成する絶縁膜となるものである。例えば、酸化膜／窒化膜／酸化膜の積層膜を堆積するＯＮＯ膜としている。
【００４５】
上記の電極間絶縁膜６は、メモリセルトランジスタ以外の素子については不要な構成となるので、フォトリソグラフィ処理によりレジストをパターンニングし、レジストをマスクとしてエッチング処理をすることでゲート電極ＧＷの形成部分に対応して開口部６ａを形成する。この後、制御ゲート電極となる多結晶シリコン膜７およびシリサイド膜８を形成する。この場合、多結晶シリコン膜７は、電極間絶縁膜６の開口部６ａを埋めるように成膜されるので、これによって電極間絶縁膜６の下層の多結晶シリコン膜５と接触する厚生となり、電気的に導通状態つまり短絡状態となる。この後、図示しない加工用のシリコン窒化膜およびシリコン酸化膜を積層形成する。
【００４６】
次に、図１０に示すように、ゲート電極ＧＷを形成する。まず、加工用のシリコン酸化膜をフォトリソグラフィ処理によりパターンニングしてハードマスクを形成する。続いてシリコン酸化膜をマスクとしてシリコン窒化膜をエッチング加工し、この後、シリコン窒化膜をハードマスクとしてＲＩＥ法によりエッチングを行う。このエッチングでは、シリサイド膜８、多結晶シリコン膜７、電極間絶縁膜６、多結晶シリコン膜５、ゲート絶縁膜４を順次加工してゲート電極ＧＷ部分を残す。この場合、ゲート絶縁膜４は必要に応じて残すようにしても良い。前述のように、ゲート電極ＧＷは矩形の環状をなす形状にパターンニングされており、活性領域３内に孤立した状態に形成される。この結果、シリコン基板１の表面部分は、ゲート電極ＧＷによって内部側Ｄｉｎと外部側Ｄｏｕtに分割された状態となる。
【００４７】
続いて、図１１に示すように、拡散層形成を目的とするリソグラフィ処理により、高耐圧トランジスタの形成領域を開口するようにレジストをパターンニングし、シリコン基板１の表面にＮ型の不純物であるリン（Ｐ）、ヒ素（Ａｓ）等のイオンを所定濃度で注入して内側部Ｄｉｎおよび外側部Ｄｏｕｔのそれぞれに内側不純物領域１ｂ、外側不純物領域１ｃを形成する。次に、ゲート電極ＧＷの上面および側面と露出しているシリコン基板１の表面に全面にシリコン酸化膜９を形成する。このシリコン酸化膜９は、ＲＩＥ法によるエッチバック処理を行うことでゲート電極ＧＷの側壁部にのみ残してスペーサ９として形成される。
【００４８】
続いて、ソース／ドレイン領域へのコンタクトをとるためのイオン注入を目的としてリソグラフィ処理により内部拡散領域１ｂおよび外部拡散領域１ｃの表面部にコンタクト部を開口し、その開口部を通じてリン（Ｐ）やヒ素（Ａｓ）等の不純物イオンを所定濃度でシリコン基板１に注入する。この後、熱処理を経て注入した不純物イオンを活性化させることでコンタクト形成用の高濃度不純物拡散領域１ｄを形成する。
【００４９】
次に、図１２に示すように、素子保護のためのシリコン窒化膜１０をゲート電極ＧＷの上面および側壁とシリコン基板１の表面に堆積する。この後、ホウ素（Ｂ）やリン（Ｐ）を多量に含んだＢＰＳＧ（boro-phospho silicate glass）などのシリコン酸化膜１１を全面に堆積してゲート電極ＧＷの間を埋め込む。続いて、ＣＭＰ法を用いてシリコン窒化膜１０をストッパとしてシリコン酸化膜１１を研磨し、平坦化を行なう。さらに、その上面に層間絶縁膜として利用するためのシリコン酸化膜１２を堆積する。
【００５０】
次に、図１３に示すように、活性領域３のソース／ドレイン領域である内部拡散領域１ｂ、外部拡散領域１ｃ、およびゲート電極ＧＷのそれぞれにコンタクト１３ａ〜１３ｄを形成するために、リソグラフィ処理によりレジストをコンタクトパターンに形成し、ＲＩＥ法によりレジストをマスクとしてエッチング処理を行い、コンタクトホール１８ａ〜１８ｄを形成する。コンタクトホール１８ａ〜１８ｃの形成位置は、前述したコンタクト形成用の高濃度不純物拡散領域１ｄに対応させている。
【００５１】
内部拡散領域１ｂのコンタクトホール１８ａ、外部拡散領域１ｃのコンタクトホール１８ｂ、１８ｃは、シリコン酸化膜１２、１１およびシリコン窒化膜１０をエッチング加工してシリコン基板１を露出させる。また、ゲート電極ＧＷのコンタクトホール１８ｄは、シリコン酸化膜１２およびシリコン窒化膜１０をエッチング加工してシリサイド膜８を露出させる。なお、コンタクトホール１８ａ〜１８ｄの形成は、１回のリソグラフィ処理で一括して形成しても良いし、ゲート電極ＧＷのコンタクトホール１８ｄを別のリソグラフィ処理で形成しても良い。
【００５２】
続いて、図１４に示すように、各コンタクト１３ａ〜１３ｄに接続される配線導体１４ａ〜１４ｄを形成するための配線溝１９ａ〜１９ｄを形成する。まず、リソグラフィ処理を行って配線溝を形成するためのレジストのパターンニングを行い、続いてＲＩＥ法によりシリコン酸化膜１２のエッチング加工を行って所定深さの配線溝１９ａ〜１９ｄを形成する。
【００５３】
配線溝１９ａは、内部拡散領域１ｂのコンタクト１３ａに対応するもので、コンタクトホール１８ａと連結して形成され、図１４（ａ）に示すように、ゲート電極ＧＷの上部を横切って活性領域３の外側に配線するように形成される。配線溝１９ｂ、１９ｃは、外部拡散領域１ｃのコンタクト１３ｂ、１３ｃに対応するもので、コンタクトホール１８ｂ、１８ｃと連結して形成され、配線溝１９ａと並行して活性領域３の外側に配線するように形成される。配線溝１９ｄは、ゲート電極ＧＷのコンタクト１３ｄに対応するもので、コンタクトホール１８ｄと連結して形成され、配線溝１９ａと反対の方向に向けて活性領域３の外側に配線するように形成される。
【００５４】
この後、図４に示したように、コンタクトホール１８ａ〜１８ｄおよび配線溝１９ａ〜１９ｄにコンタクト１３ａ〜１３ｄおよび配線導体１４ａ〜１４ｄを一括して形成する。まず、チタン（Ｔｉ）膜あるいは窒化チタン（ＴｉＮ）膜などのバリアメタル膜を薄く形成し、この後タングステン（Ｗ）膜などの配線材料をコンタクトホール１８ａ〜１８ｄおよび配線溝１９ａ〜１９ｄを埋め込むように成膜する。この後、ＣＭＰ法により余分なタングステン（Ｗ）膜、バリアメタル膜を除去することにより、コンタクト１３ａ〜１３ｄおよび配線導体１４ａ〜１４ｄを形成する。
なお、実際には、この後通常の不揮発性メモリの製造工程と同様に配線層を上層に形成し不揮発性半導体装置が完成する。
【００５５】
図１５は転送ゲートトランジスタＷＴを２個並べて配置した状態を示すもので、図１１に示した製造工程に対応している。図３に示した配置関係から、たとえば２個の転送ゲートトランジスタＷＴ０、ＷＴ４が設けられた部分を示しており、これらは素子分離絶縁膜２で区画された各活性領域３に形成されている。素子分離絶縁膜２の底面部にはシリコン基板１内にフィールドストッパ１ａが形成されているので、相互間でのパンチスルー現象が発生するのを抑制することができる。
【００５６】
上記のように形成するので、従来タイプのものと同様の製造工程を用いることで形成することができ、特殊な工程の付加や工程数の増大を招くことなく形成することができる。
また、本実施形態によれば、転送ゲートトランジスタＷＴの構成として、矩形の環状をなすゲート電極ＧＷを活性領域３上に形成し、そのゲート電極ＧＷにより区画されたシリコン基板１の活性領域３の内側部Ｄｉｎを内部拡散領域１ｂとし、外側部Ｄｏｕtを外部拡散領域１ｃとしてそれぞれをソース／ドレイン領域として用いる構成とした。これにより、ゲート電極ＧＷが活性領域３の素子分離絶縁膜２との境界部を跨がない構成となり、活性領域３のコーナー部におけるチャネル不純物低下による閾値電圧の低下や、素子分離絶縁膜２の膜中に存在する正の固定電荷による閾値電圧の低下の悪影響を防止することができ、ドレインに高電圧をかけたときのオフリークの抑制に繋がる。
【００５７】
さらに、転送ゲートトランジスタＷＴの使用形態においては、内部拡散領域１ｂを高電圧が印加される側として使用するので、隣接する転送ゲートトランジスタＷＴとの間で素子分離絶縁膜２を介してパンチスルーが発生するのを抑制できる。これは、ゲート電極ＧＷの内部拡散領域１ｂが素子分離絶縁膜２から離間し、且つゲート電極ＧＷを介した構成となっているので、ゲート電極ＧＷの電圧で内部拡散領域１ｂの横方向の伸びを押さえることができるためである。
【００５８】
また、ゲート電極ＧＷを活性領域３の領域内部で矩形の環状に形成しているので、ゲート電極ＧＷへの印加電圧を高電圧にした場合においても、素子分離絶縁膜２の底面部でフィールド反転が生じるのを抑制でき、これによって素子分離絶縁膜２の部分を介してのリーク電流もなくすことができる。
【００５９】
（第２の実施形態）
図１６は本発明の第２の実施形態を示すもので、以下、第１の実施形態と異なる部分について説明する。これは、第１の実施形態における図１５の構成と対比して示すもので、この構成においては、２個の転送ゲートトランジスタＷＴａ、ＷＴｂについて、共通の活性領域３ａを設ける構成としている。
【００６０】
活性領域３ａは、２個の転送ゲートトランジスタＷＴａ、ＷＴｂに対応する大きさに素子分離絶縁膜２により島状に形成されており、この上面に矩形の環状をなすゲート電極ＧＷａ、ＧＷｂが並べて形成されている。活性領域３ａは、ゲート電極ＧＷａ、ＧＷｂのそれぞれにより２個の内部側Ｄｉｎと１個の外部側Ｄｏｕtに区画された状態に形成されている。そして、内部側Ｄｉｎ、外部側Ｄｏｕtのそれぞれに不純物が導入されてソース／ドレイン領域としての内部拡散領域１ｂと外部拡散領域１ｃが形成されている。
【００６１】
転送ゲートトランジスタＷＴａ、ＷＴｂとしては、外部拡散領域１ｃによりソース／ドレイン領域の一方が共通に接続された状態に形成されている。使用方法としては、２個の転送ゲートトランジスタＷＴａ、ＷＴｂを直列トランジスタとして動作させることもできるし、並列トランジスタとして動作させることもできる。この場合、少なくとも一方の転送ゲートトランジスタＷＴａもしくはＷＴｂにおいて内部拡散領域１ｂに高電圧が印加される使用形態をとることで第１の実施形態と同様の効果を得ることができる。
【００６２】
なお、この実施形態では、２個の転送ゲートトランジスタＷＴａ、ＷＴｂを１個の活性領域３ａに形成する場合を示したが、３個以上の転送ゲートトランジスタＷＴを一括して形成することもできる。この場合には、３個以上の転送ゲートトランジスタＷＴを並列に接続したものとして使用することができる。
【００６３】
（第３の実施形態）
図１７は本発明の第３の実施形態を示すもので、第１の実施形態と異なるところは、転送ゲートトランジスタＷＴａのゲート電極ＧＷａの外周部にさらに別の転送ゲートトランジスタＷＴｃのゲート電極ＧＷｃが囲むように配置形成したところである。
【００６４】
活性領域３ｂは、２個の転送ゲートトランジスタＷＴａおよびＷＴｃを多重に囲うように形成するのに必要な大きさに素子分離絶縁膜２により矩形状に分離形成されている。この活性領域３ｂの上面に２個のゲート電極ＧＷａ、ＧＷｃが形成されている。内側にゲート電極ＧＷａが配置され、その外側にゲート電極ＧＷｃが形成されている。これにより、活性領域３ｂは、ゲート電極ＧＷａで分離された内部側Ｄｉｎおよび外部側Ｄｏｕｔに加えて、その外周に最外周部Ｄｏｕｔ２が形成された状態となる。そして、内部側Ｄｉｎ、外部側Ｄｏｕt、最外周部Ｄｏｕｔ２のそれぞれに不純物が導入されてソース／ドレイン領域としての内部拡散領域１ｂ、外部拡散領域１ｃおよび最外周拡散領域１ｆが形成されている。
【００６５】
転送ゲートトランジスタＷＴａ、ＷＴｃとしては、外部拡散領域１ｃによりソース／ドレイン領域の一方が共通に接続された状態に形成されている。使用方法としては、２個の転送ゲートトランジスタＷＴａ、ＷＴｃを直列トランジスタとして動作させることもできるし、並列トランジスタとして動作させることもできる。この場合、少なくとも一方の転送ゲートトランジスタＷＴａもしくはＷＴｂにおいて内部拡散領域１ｂに高電圧が印加される使用形態をとることで第１の実施形態と同様の効果を得ることができる。
【００６６】
なお、この実施形態では、２個の転送ゲートトランジスタＷＴａ、ＷＴｃを１個の活性領域３ｂに多重に囲うように形成する場合を示したが、３個以上の転送ゲートトランジスタＷＴをさらに多重に囲うように形成することもできる。この場合には、３個以上の転送ゲートトランジスタＷＴを直列に接続したものとして使用することができる。
【００６７】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
ゲート電極ＧＷの形状は、矩形の環状のもの以外にも、円形や他の多角形で環状に形成されたものであれば良く、ゲート電極ＧＷにより活性領域内を内部側と外部側とに区画するものであれば適用可能である。
【００６８】
転送ゲートトランジスタＷＴ０〜ＷＴ７を配置する場合を図３で示したが、これ以外の配置も可能であるし、個数をさらに増やした状態で配置することもできる。
素子分離絶縁膜２として、ＣＶＤ膜などの堆積型のシリコン酸化膜を使用しても良いし、ポリシラザンなどの塗布型のシリコン酸化膜を使用しても良い。
【００６９】
ゲート電極ＧＷの電極間絶縁膜６は、ＯＮＯ膜、ＮＯＮＯＮ膜、アルミナなどの高誘電率材料など種々のものを適宜選択して使用することができる。
ゲート電極ＧＷのシリサイド膜８は、タングステンシリサイド（ＷＳｉ）膜やニッケルシリサイド（ＮｉＳｉ）膜、コバルトシリサイド（ＣｏＳｉ）膜やその他のシリサイド膜を使用することができる。
【００７０】
対象とするデバイスは、ＮＡＮＤ型フラッシュメモリ装置に限らず、ＮＯＲ型フラッシュメモリや、ＳＲＡＭあるいはその他の半導体記憶装置に適用できるし、さらには、高電圧を印加するタイプの種々のトランジスタを備えた半導体装置およびその製造方法全般に適用できる。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態を示すセルアレイおよび周辺回路部の電気的等価回路図
【図２】セルアレイおよび周辺回路部の模式的な平面図
【図３】ワード線転送トランジスタ部の配置例を示す平面図
【図４】転送ゲートトランジスタの模式的平面図および図中Ａ−Ａ線に沿って切断した模式的縦断面図
【図５】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その１）
【図６】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その２）
【図７】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その３）
【図８】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その４）
【図９】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その５）
【図１０】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その６）
【図１１】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その７）
【図１２】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その８）
【図１３】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その９）
【図１４】製造工程の一段階における図４に相当する部分の模式的な平面図および縦断面図（その１０）
【図１５】２個の転送ゲートトランジスタを並べた状態で示す図１１相当部分の模式的な平面図および縦断面図
【図１６】本発明の第２の実施形態を示す図１１相当部分の模式的な平面図および縦断面図
【図１７】本発明の第３の実施形態を示す図１１相当部分の模式的な平面図および縦断面図
【符号の説明】
【００７２】
図面中、１はシリコン基板（半導体基板）、１ａはフィールドストッパ、１ｂは内部拡散領域（高電圧印加側）、１ｃ、１ｆは外部拡散領域、２は素子分離絶縁膜、３、３ａ、３ｂは活性領域（素子形成領域）、４はゲート絶縁膜、５は多結晶シリコン膜（電極膜）、６は電極間絶縁膜、７は多結晶シリコン膜（電極膜）、１０はシリコン窒化膜、ＷＴ（ＷＴ０〜ＷＴ７）は転送ゲートトランジスタ、ＧＷはゲート電極、Ｄｉｎは内部側、Ｄｏｕt、Ｄｏｕｔ２は外部側、ＷＤＬ（ＷＤＬ０〜ＷＤＬ7）はワード線駆動信号線（高電圧印加側）、ＷＬ（ＷＬ０〜ＷＬ７）はワード線（低電圧側）である。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層に形成され素子分離絶縁膜により島状に分離された素子形成領域と、
前記素子形成領域の上面のゲート絶縁膜上に形成された環状の電極膜により構成されるゲート電極と、
前記素子形成領域の表層部の前記ゲート電極により仕切られた内部側と外部側とに不純物が導入されてソース／ドレインとして形成された内部拡散領域と外部拡散領域とを備え、
前記内部拡散領域、前記外部拡散領域および前記ゲート電極により高耐圧トランジスタが構成され、使用形態においては前記内部拡散領域側に高電圧が印加されることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記高耐圧トランジスタは、複数個のものが前記素子形成領域を所定幅の前記素子分離絶縁膜を隔てて配置して形成され、複数個のそれぞれのものが前記内部拡散領域側に高電圧が印加されて使用されることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記高耐圧トランジスタは、複数個のものが前記素子形成領域の外部拡散領域を結合した状態に形成され、複数個のそれぞれのものが前記内部拡散領域側に高電圧が印加されて使用されることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記高耐圧トランジスタは、前記素子形成領域において前記ゲート電極を第１のゲート電極とした第１のトランジスタと、前記第１のゲート電極を囲むように環状に形成された第２のゲート電極を備えた第２のトランジスタとを備え、
前記第１および第２のゲート電極の間の不純物拡散領域を共有することにより前記第１のトランジスタと前記第２のトランジスタとが直列接続されていることを特徴とする半導体装置。
【請求項５】
半導体基板に高耐圧トランジスタを形成する半導体装置の製造方法であって、
前記半導体基板にゲート絶縁膜、第１の導電膜および第１の加工用絶縁膜を形成する工程と、
前記第１の加工用絶縁膜をマスクとして前記第１の導電膜、前記ゲート絶縁膜および前記半導体基板を加工して素子分離溝を形成する工程と、
前記素子分離溝内に素子分離絶縁膜を埋め込み形成して前記半導体基板の表面に島状の素子形成領域を形成する工程と、
前記島状の素子形成領域の上面に、短絡用開口部を形成した電極間絶縁膜、第２の導電膜および第２の加工用絶縁膜を形成する工程と、
前記第２の加工用絶縁膜をマスクとして前記素子形成領域内に環状をなすように前記第２の導電膜、前記電極間絶縁膜、前記第１の導電膜を加工してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板の前記素子形成領域内に不純物を導入して前記ゲート電極を挟んだ内部側と外部側の各領域にソース／ドレインとなる高電圧印加用の内部拡散領域と低電圧印加用の外部拡散領域とを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の表層に形成され素子分離絶縁膜により島状に分離された素子形成領域と、
前記素子形成領域の上面のゲート絶縁膜上に形成された環状の電極膜により構成されるゲート電極と、
前記素子形成領域の表層部の前記ゲート電極により仕切られた内部側と外部側とに不純物が導入されてソース／ドレインとして形成された内部拡散領域と外部拡散領域とを備え、
前記内部拡散領域、前記外部拡散領域および前記ゲート電極により高耐圧トランジスタが構成され、使用形態においては前記内部拡散領域側に高電圧が印加されることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記高耐圧トランジスタは、複数個のものが前記素子形成領域を所定幅の前記素子分離絶縁膜を隔てて配置して形成され、複数個のそれぞれのものが前記内部拡散領域側に高電圧が印加されて使用されることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記高耐圧トランジスタは、複数個のものが前記素子形成領域の外部拡散領域を結合した状態に形成され、複数個のそれぞれのものが前記内部拡散領域側に高電圧が印加されて使用されることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記高耐圧トランジスタは、前記素子形成領域において前記ゲート電極を第１のゲート電極とした第１のトランジスタと、前記第１のゲート電極を囲むように環状に形成された第２のゲート電極を備えた第２のトランジスタとを備え、
前記第１および第２のゲート電極の間の不純物拡散領域を共有することにより前記第１のトランジスタと前記第２のトランジスタとが直列接続されていることを特徴とする半導体装置。
【請求項５】
半導体基板に高耐圧トランジスタを形成する半導体装置の製造方法であって、
前記半導体基板にゲート絶縁膜、第１の導電膜および第１の加工用絶縁膜を形成する工程と、
前記第１の加工用絶縁膜をマスクとして前記第１の導電膜、前記ゲート絶縁膜および前記半導体基板を加工して素子分離溝を形成する工程と、
前記素子分離溝内に素子分離絶縁膜を埋め込み形成して前記半導体基板の表面に島状の素子形成領域を形成する工程と、
前記島状の素子形成領域の上面に、短絡用開口部を形成した電極間絶縁膜、第２の導電膜および第２の加工用絶縁膜を形成する工程と、
前記第２の加工用絶縁膜をマスクとして前記素子形成領域内に環状をなすように前記第２の導電膜、前記電極間絶縁膜、前記第１の導電膜を加工してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板の前記素子形成領域内に不純物を導入して前記ゲート電極を挟んだ内部側と外部側の各領域にソース／ドレインとなる高電圧印加用の内部拡散領域と低電圧印加用の外部拡散領域とを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
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【図６】
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【図１６】
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【公開番号】特開２０１０−５０１３９（Ｐ２０１０−５０１３９Ａ）
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願番号】特願２００８−２１０６４９（Ｐ２００８−２１０６４９）
【出願日】平成２０年８月１９日（２００８．８．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願日】平成２０年８月１９日（２００８．８．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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