垂直方向のチャンネルを有するアクセス素子、これを含む半導体装置、及びアクセス素子の形成方法
【課題】垂直方向のチャンネルを有するアクセス素子、これを含む半導体装置、及びアクセス素子の形成方法が開示される。
【解決手段】アクセス素子及びこれを形成する方法において、アクセス素子は、下部ソース/ドレイン領域と上部ソース/ドレイン領域を分離する垂直方向のチャンネル、チャンネル上に具備されるゲート絶縁膜、ゲート絶縁膜を横切って前記チャンネルを連結する一体型ゲート電極/連結ラインを含み、一体型ゲート電極/連結ラインはゲート絶縁膜と隣接するように具備され、下部ソース/ドレインの一部と少なくともオーバーレイされるディセンディングリップ領域を含むことができる。
【解決手段】アクセス素子及びこれを形成する方法において、アクセス素子は、下部ソース/ドレイン領域と上部ソース/ドレイン領域を分離する垂直方向のチャンネル、チャンネル上に具備されるゲート絶縁膜、ゲート絶縁膜を横切って前記チャンネルを連結する一体型ゲート電極/連結ラインを含み、一体型ゲート電極/連結ラインはゲート絶縁膜と隣接するように具備され、下部ソース/ドレインの一部と少なくともオーバーレイされるディセンディングリップ領域を含むことができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アクセス装置、これを含む半導体装置、及びアクセス装置を製造する方法に関する。より詳細には、垂直方向のチャンネルを有するアクセス装置、これを含む半導体装置、及びアクセス装置を製造する方法に関する。
【背景技術】
【0002】
現代電子機器の作動は、半導体装置を形成するために配置されたそれぞれの要素の遂行能力で主に予見される。DRAMは、過去から現在まで半導体装置の代表例である。DRAMは、データを保存するためにコンピュータシステムと他の消費電子機器で幅広く常用される。DRAMとして機能する要素が、機能的低下なしに実質的に減少したサイズを有することにより、電子機器のデータ保存能力は十数年間顕著に増加している。
【0003】
DRAMは広大なメモリセルアレイとして理解されることができる。メモリセルアレイは横単位(row−wise)ワードライン及び縦単位(columnar)ビットラインを含むマトリックスの交差点にそれぞれ配置される。それぞれのメモリセルは電界効果トランジスタ(FET)を含み、前記電界効果トランジスタはキャパシタのような保存要素と連結される。アクセス要素のゲート領域に印加される制御電圧によってリード/ライト動作を行う間、アクセス要素はストレージ要素から/への電荷の移動を許容する。
【0004】
DRAMの単位サイズ毎に保存能力は、メモリセルアレイを形成するメモリセルのための可能な最大集積密度によって主に決定される。即ち、アクティブ要素及び保存要素のサイズ(即ち、占める面積)は、可能な最大集積密度によって決定される。従って、アクセス要素と保存要素のサイズを最小化し、集積密度を改善させるための試みが行われ続けている。
【0005】
半導体装置の集積密度の実際的な問題は、半導体装置を製造するために使用される技術によって制限される。即ち、半導体装置の製造に適用される可能な技術は、半導体装置を形成するそれぞれの要素の物理的スケールを限定する。このようなスケール又はフィーチャーサイズ(feature size)「F」は、要素の最小形状を指名するために使用され、主に完成される半導体装置の最大集積密度を決定する。例えば、図1は、デザインルールが小さくなることと多様なDRAMデザインファミリーとの間の連関性を説明するためのグラフである。−□−は減少するデザインルールを示し、−△−、−▽−、及び−○−はそれぞれ多様なDRAMデザインファミリーを示す。−△−、−▽−、及び−○−はそれぞれ8F2ファミリー、6F2ファミリー、4F2ファミリーを示す。
【0006】
製造ウェーハ当たり、実際及び推定されるダイ(die)総計は、2002年から2010年までの期間によって各デザインファミリーを示す。例えば、半導体装置は4F2は製造ウェーハ毎に生産されたダイの数量が大幅増加したことを明白に示している。
【0007】
しかし、4F2スケールを有して信頼性ある半導体素子を形成するために、考慮しなければならない追加的な注意点は、機能性の損失なしに構成要素のサイズを最小化することである。このような具合で、それぞれのメモリセルがメモリセルマトリックスで占める領域は、水平方向のアクセス要素は垂直方向のアクセス要素に代替することにより減少させることができる。水平方向のアクセス要素は、X/Y平面に重要チャンネルを有し、垂直方向のアクセス要素は、X/Y平面と直交するZ平面に重要チャンネルを有する。勿論、X、Y、及びZ方向の指定は基板の作業面に対して典型的になされる任意的なものである。下記では、X及びY方向はそれぞれ基板の表面を横切るワードライン及びビットラインの延長方向で、Z方向はX/Y平面の垂直方向である。即ち、X/Y平面は「水平方向」で、Z平面は「垂直方向」であり得る。
【0008】
図2、図3、及び図4は、従来技術による垂直方向のチャンネルを有するアクセス素子を含むメモリセルアレイを説明するための図である。
【0009】
図2乃至図4を参照すると、それぞれのアクセス要素は、埋め込みビットライン構造からストレージノード5に向かうZ方向に延長する垂直方向のチャンネルを含む。埋め込みビットラインは、基板の絶縁領域1上に形成され、ストレージノード5はワードライン4上に形成される。垂直チャンネルを、基板から上方に延長するシリコンピラーとして提供することができる。垂直チャンネルに沿って電荷の移動はゲートによって制御される。「ピラー」という用語においては、水平方向に配置された基板が、この基板から垂直方向に(Z方向に)延長する円柱又はピラー形状の構造物で占められていることが想定される。又、ピラーには所定の縦横比を有する垂直構造物が含まれる。
【0010】
図2及び図3を参照すると、垂直方向のチャンネルを含むそれぞれのメモリセルを、水平方向のチャンネルを含む従来のメモリセルと比較する時よりも密集して具備することができる。即ち、図2を参照すると、メモリセルアレイは2F×2Fメモリ配置を有するピラーアクティブパターンによって限定される。図3を参照すると、メモリセルアレイは、ワードライン4、ビットライン2、及び絶縁酸化スペーサを含む。
【0011】
しかし、垂直方向のチャンネルを含む従来のアクセス素子では、工程遂行回数と製造による問題が発生する。前記問題のうち、最も大きな問題はワードライン4のような連結ライン4の形成に関連した問題である。従来には、ワードライン4のような連結ライン4と、アクセス要素と連結されるゲート電極3が分離され形成された。単純に2段階の製造工程を行うという問題のみならず、連結ライン4とゲート電極3との間に自然酸化物又は他の汚染膜によって起こす連結ライン4の抵抗が上昇するという問題も共に発生する。
【0012】
他の問題は、垂直方向のチャンネルを有するアクセス要素と、保存要素のような後続して形成される連結部材間のコンタクト抵抗である。前記アクセス要素と後続して形成される連結部材間にも前述したように自然酸化物、汚染膜、及び物質膜等によってコンタクト抵抗が増加することになる。
【0013】
少なくともRAM素子で、垂直方向のチャンネルを有するアクセス要素では、高い水準のGIDL(Gate Induced Drain Leakage)現象が発生する場合がある。GIDL現象は、アクセス要素を含むメモリ素子のリフレッシュ速度及び消耗電力に対する負の効果を有する。
【0014】
垂直方向のアクセス要素が有する更に他の問題は、埋め込みビットライン(2)構造の自然的で幾何学的方向及び整列に関する。埋め込みビットライン(2)構造と関係する下部ソース/ドレインは、LD(Lightly Doped)構造を有することが好ましい。しかし、LD構造の下部ソース/ドレイン領域は形成するのが容易ではなく、多くの工程段階が要求され、整列に関連した問題もある。
【0015】
このような問題点と垂直方向のチャンネルを有するアクセス要素を含む半導体装置のデザイン及び製造に連関された他の問題点は、適切な費用と信頼性期待を有する装置を製造するのにおける多くの困難性である。
【特許文献1】米国特許第5885864号明細書
【特許文献2】米国特許出願公開第2006/0118846号明細書
【発明の開示】
【発明が解決しようとする課題】
【0016】
前述した問題点を解決するための本発明の一目的は、前記問題を解決して信頼できるデザイン及び製造工程で形成された垂直方向のチャンネルを有するアクセス素子を提供することにある。
【0017】
本発明の他の目的は、前記アクセス素子を含む半導体装置を提供することにある。
【0018】
本発明の更に他の目的は、前記アクセス素子を形成する方法を提供することにある。
【課題を解決するための手段】
【0019】
前述した本発明の目的を達成するために、本発明の実施例によるアクセス素子は、下部ソース/ドレイン領域と上部ソース/ドレイン領域を分離する垂直方向のチャンネル、前記チャンネル上に具備されるゲート絶縁パターン、及び前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体型ゲート電極/連結ラインを含み、前記一体型ゲート電極/連結ラインは前記ゲート絶縁パターンと隣接するように具備され、前記下部ソース/ドレインの一部と少なくともオーバーレイ(overlay)されるディセンディングリップ(descending lip)領域を含むことができる。
【0020】
本発明の一実施例によると、前記絶縁膜パターンは下部側面領域を含み、前記下部側面領域は前記チャンネルから延長され、前記下部ソース/ドレイン領域から前記ディセンディングリップ領域を分離することができる。
【0021】
本発明の他の実施例によると、前記一体型ゲート電極/連結ラインは一体型ゲート電極/ワードラインであり、前記下部ソース/ドレイン領域を埋め込みビットライン(buried bit line)構造内に配置することができる。
【0022】
本発明の更に他の実施例によると、前記埋め込みビットライン構造はオフセットステップ領域を含むことができる。
【0023】
本発明の更に他の実施例によると、前記下部ソース/ドレイン領域は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含むマルチレベルソース/ドレイン領域であり、前記第1ソース/ドレインは前記オフセットステップ領域の上部領域に配置され、前記第2ソース/ドレイン領域は前記オフセットステップ領域の下部領域に配置され得る。
【0024】
本発明の更に他の実施例によると、前記下部ソース/ドレイン領域は第1ソース/ドレイン領域及び第2ソース/ドレインを含み、前記第1ソース/ドレインは前記チャンネルを少なくとも一部取り囲む周辺領域に配置され、前記第2ソース/ドレイン領域は前記埋め込みビットラインの長手方向に延長する側面領域に配置され得る。
【0025】
本発明の更に他の実施例によると、前記アクセス素子は、前記上部ソース/ドレイン領域と電気的に連結されるコンタクトパッドを更に含むことができる。
【0026】
本発明の更に他の実施例によると、前記チャンネルはシリコン物質の垂直ピラーを含み、前記コンタクトパッドは前記シリコン物質からエピタキシャル成長されたシリコンコンタクトパッドであり得る。
【0027】
本発明の更に他の実施例によると、前記一体型ゲート電極/連結ラインは一体型ゲート電極/ワードラインであり、前記下部ソース/ドレイン領域は埋め込みビットライン内に配置され、前記一体型ゲート電極/ワードライン、前記チャンネル、前記下部ソース/ドレイン及び前記上部ソース/ドレインは、メモリセル内電界効果トランジスタとして結合され駆動することができる。
【0028】
本発明の更に他の実施例によると、前記一体型ゲート電極/連結ラインは、前記チャンネルの少なくとも一部を完全に取り囲むことができる。
【0029】
前述した本発明の目的を達成するために、本発明の実施例による半導体装置は、基板上に隣接するように配置され、下部ソース/ドレイン及び上部ソース/ドレインを分離する垂直方向のチャンネル及び前記チャンネル上に形成されるゲート絶縁パターンを含む第1アクセス素子及び第2アクセス素子、前記基板上に配置され、前記第1及び第2アクセス素子を分離する第1層間絶縁膜、及び前記第1層間絶縁膜上に具備され、前記第1及び第2アクセス素子のチャンネルを連結する一体型ゲート電極/連結ラインを含み、前記一体型ゲート電極/連結ラインはディセンディングリップ領域を含み、前記ディセンディングリップ領域は前記第1又は第2アクセス素子のゲート絶縁パターンと隣接するように配置され前記第1又は第2アクセス素子の結合された下部ソース/ドレインの少なくとも一部とオーバーレイされ得る。
【0030】
本発明の一実施例によると、前記ゲート絶縁パターンは前記チャンネルから延長し、前記下部ソース/ドレイン領域から前記一体型ゲート電極/連結ラインのディセンディングリップ領域を分離する下部側面領域を含むことができる。
【0031】
本発明の他の実施例によると、前記半導体素子は半導体メモリ素子であり、前記一体型ゲート電極/連結ラインは一体型ゲート電極/ワードラインであり、それぞれの前記下部ソース/ドレイン領域はそれぞれの埋め込みビットライン構造内に配置され得る。
【0032】
本発明の更に他の実施例によると、前記それぞれの下部ソース/ドレイン領域は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含むマルチレベルソース/ドレインであり、前記第1ソース/ドレインはオフセットステップ領域の上部領域に形成され、前記第2ソース/ドレインは前記オフセットステップ領域の下部領域に形成され得る。
【0033】
本発明の更に他の実施例によると、前記それぞれの下部ソース/ドレイン領域は第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含み、前記第1ソース/ドレイン領域は前記チャンネルを少なくとも一部取り囲む周辺領域に形成され、前記第2ソース/ドレイン領域は埋め込みビットラインの長手方向に延長される側面領域に形成され得る。
【0034】
本発明の更に他の実施例によると、前記それぞれの一体型ゲート電極/連結ラインはゲート電極/ワードラインで、それぞれの下部ソース/ドレインは埋め込みビットライン構造内に配置され、前記第1及び第2アクセス素子は各メモリセルの電界効果トランジスタとして動作することができる。
【0035】
本発明の更に他の実施例によると、前記半導体素子は、DRAM、SRAM、PRAM、NOR型フラッシュメモリ、及びNAND型フラッシュメモリで構成されたグループから選択された1つであり得る。
【0036】
前述した本発明の目的を達成するために、本発明の実施例によるメモリシステムは、メモリの作動を制御するために前記メモリと連結されるメモリコントローラを含み、前記メモリはメモリセル領域を含み、前記メモリセル領域はメモリセルアレイを含み、前記アレイ内のそれぞれのメモリセルはアクセス要素及び保存要素を含み、それぞれのアクセス要素は、下部ソース/ドレイン領域及び上部ソース/ドレイン領域を分離する垂直方向のチャンネル、前記チャンネル上に配置されるゲート絶縁パターン及び前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体型ゲート電極/ワードラインを含み、前記一体型ゲート電極/ワードラインは前記ゲート絶縁パターンと隣接するように具備され前記下部ソース/ドレイン領域に少なくとも一部オーバーレイされるディセンディングリップ領域を含むことができる。
【0037】
本発明の一実施例によると、前記ゲート絶縁パターンは下部側面領域を含み、前記下部側面領域は前記チャンネルから延長され、前記下部ソース/ドレイン領域から前記一体型ゲート電極/ワードラインのディセンディングリップ領域を分離することができる。
【0038】
本発明の更に他の実施例によると、前記下部ソース/ドレイン領域は、オフセットステップ領域を含む埋め込みビットライン構造内に配置され得る。
【0039】
本発明の更に他の実施例によると、前記下部ソース/ドレイン領域は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含むマルチレベルソース/ドレインであり、前記第1ソース/ドレイン領域は前記オフセットステップ領域の上部領域に配置され、前記第2ソース/ドレイン領域は前記オフセットステップ領域の下部領域に配置され得る。
【0040】
本発明の更に他の実施例によると、前記下部ソース/ドレイン領域は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含み、前記第1ソース/ドレイン領域は、前記チャンネルの少なくとも一部を取り囲む周辺領域に配置され、前記第2ソース/ドレイン領域は前記埋め込みビットライン構造の長手方向に延長する側面領域に配置され得る。
【0041】
本発明の更に他の実施例によると、前記メモリは、DRAM、SRAM、PRAM、NOR型フラッシュメモリ、及びNAND型フラッシュメモリで構成されたグループから選択された1つであり得る。
【0042】
本発明の更に他の実施例によると、前記メモリは周辺領域を更に含み、前記周辺領域は、第1ソース/ドレイン及び第2ソース/ドレインを分離する水平方向のチャンネルを含む第1タイプアクセス素子、及び下部ソース/ドレイン及び上部ソース/ドレインを分離する垂直方向のチャンネル、前記チャンネル上に具備されるゲート絶縁パターン、及び前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体のゲート電極/ワードラインを含む第2タイプアクセス素子を含み、前記一体のゲート電極/ワードラインは前記ゲート絶縁パターンに隣接するように配置され、前記下部ソース/ドレイン領域の少なくとも一部にオーバーレイされるディセンディングリップ領域を含むことができる。
【0043】
前述した本発明の目的を達成するために、本発明の実施例によるアクセス素子の形成方法において、基板表面から垂直方向に延長する垂直ピラーを形成する。前記垂直ピラーの側面上にゲート絶縁パターンを形成する。自己整列された下部ソース/ドレイン領域を形成するために前記ゲート絶縁パターン上に形成される犠牲ゲートスペーサを利用する。前記犠牲ゲートスペーサを一体型ゲート電極/連結ラインに交換する。
【0044】
本発明の一実施例によると、前記垂直ピラーは、前記基板上にピラーマスクパターンを形成し、前記ピラーマスクを利用して前記基板をエッチングすることにより形成され得る。
【0045】
本発明の他の実施例によると、前記ゲート絶縁パターンは、前記チャンネルから延長して前記下部ソース/ドレイン領域から前記一体型ゲート電極/連結ラインのディセンディングリップ領域を分離する下部側面領域を含むことができる。
【0046】
本発明の更に他の実施例によると、前記自己整列された下部ソース/ドレインを形成するために前記ゲート絶縁パターン上に形成された犠牲ゲートスペーサを利用する段階及び前記犠牲ゲートスペーサを前記一体型ゲート電極/連結ラインに交換する段階は、前記基板に形成され、前記犠牲ゲートスペーサ下に延長される第1ソース/ドレイン膜を形成することができる。
【0047】
本発明の更に他の実施例によると、前記基板に第1ソース/ドレイン膜を形成することは、前記基板に不純物を注入し、前記ゲート絶縁パターン上に犠牲ゲートスペーサを形成することができる。
【0048】
本発明の更に他の実施例によると、前記基板に前記第1ソース/ドレイン膜を形成することは、前記ゲート絶縁パターン上に犠牲ゲートスペーサを形成し、前記基板に不純物を注入し、前記不純物を犠牲ゲートスペーサ下に熱拡散させることができる。
【0049】
本発明の更に他の実施例によると、前記犠牲ゲートスペーサ及び第1オフセットリセス下に第1ソース/ドレイン領域を形成するために、前記犠牲ゲートスペーサの外部に露出された第1ソース/ドレイン膜の部分を含む基板を除去し、前記第1オフセットリセスに第2ソース/ドレイン膜を形成するために前記基板をドーピングすることができる。
【0050】
本発明の更に他の実施例によると、前記犠牲ゲートスペーサの側面上にハードマスクを形成し、前記ハードマスクパターン下に第2ソース/ドレイン領域を形成し、絶縁リセスを形成するために、前記犠牲ゲートスペーサ及びハードマスクパターンの外部に露出された第2ソース/ドレイン膜の部分を含む基板を除去し、前記ハードマスクパターンを除去し、前記絶縁リセスに第1層間絶縁膜を形成することができる。
【0051】
本発明の更に他の実施例によると、前記第1層間絶縁膜は、前記犠牲膜ゲートスペーサを少なくとも一部埋め立て、前記第1ソース/ドレイン領域より高く位置する上部表面を有することができる。
【0052】
本発明の更に他の実施例によると、前記犠牲ゲートスペーサを除去し、前記一体型ゲート電極/連結ラインの空間を形成することができる。
【0053】
本発明の更に他の実施例によると、前記一体型ゲート電極/連結ライン上に第2層間絶縁膜を形成し、前記垂直ピラーの上部に上部ソース/ドレイン領域を形成することができる。
【0054】
本発明の更に他の実施例によると、選択的エピタキシャル成長工程を利用して、前記上部ソース/ドレイン領域と電気的に連結されるコンタクトノードを形成することができる。
【0055】
本発明の更に他の実施例によると、前記下部ソース/ドレイン領域及び前記上部ソース/ドレイン領域の少なくとも一部は低い濃度領域を含むことができる。
【0056】
本発明の更に他の実施例によると、前記一体型ゲート電極/連結ラインは一体型ゲート電極/ワードラインで、前記下部ソース/ドレイン領域は埋め込みビットライン構造内に配置され得る。
【0057】
本発明の更に他の実施例によると、前記埋め込みビットライン構造は、第1及び第2ソース/ドレイン領域と前記絶縁リセスによって形成されるオフセットステップ領域を含むことができる。
【0058】
本発明の更に他の実施例によると、前記下部ソース/ドレイン領域は第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含み、前記第1ソース/ドレイン領域は前記垂直ピラーの少なくとも一部を取り囲む周辺領域に配置され、前記第2ソース/ドレイン領域は前記埋め込みビットライン構造の長手方向に延長する側面領域に配置され得る。
【0059】
本発明の更に他の実施例によると、前記垂直ピラーは、楕円の断面を有することができる。
【発明の効果】
【0060】
前述した本発明によると、一体型ゲート電極/連結ラインを含むアクセス素子は連結ラインの抵抗上昇を抑制することができる。又、アクセス素子の垂直ピラー上にコンタクトプラグが選択的エピタキシャル成長工程によって形成されることにより、垂直ピラー及びコンタクトプラグ間の抵抗上昇も抑制することができる。そして、埋め込みビットラインがオフセット領域を有することで、埋め込みビットラインが垂直ピラーと自己整列構造を有することができる。
【発明を実施するための最良の形態】
【0061】
本発明の実施例によるアクセス素子、これを含む半導体装置、及びアクセス素子を形成する方法について、添付図面を参照して詳細に説明する。
【0062】
本発明の実施例によるアクセス素子について詳細に説明する。
【0063】
図5は、本発明の一実施例による半導体素子を説明するための斜視図で、図6は、図5に図示された半導体素子を説明するための断面図である。
【0064】
図5を参照すると、半導体素子は、多数のワードライン180、多数のビットライン170、及び多数のアクセス素子190を含む。この際、図5は、DRAMのようなメモリ素子のメモリセルアレイ部分を図示した図である。ここで、「アクセス素子190」は、半導体素子で使用されるアクティブ要素を含む。アクセス素子190は、ソース/ドレイン領域によって分離されるチャンネル領域を含む。例えば、水平アクセス素子190は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域によって分離される水平方向のチャンネル領域を含む。垂直アクセス素子190は、下部ソース/ドレイン領域130及び上部ソース/ドレイン領域140によって分離される垂直方向のチャンネル領域を含む。又、アクティブ要素は、電子又は正孔のような電荷が1つのソース/ドレイン領域から他のソース/ドレイン領域に又は1つのソース/ドレインから他のアクセス要素と連結された要素にフロー又は移動することを制御する。
【0065】
ワードライン180は第1方向に延長し、ビットライン170は第2方向に延長する。一実施例によると、第1方向及び第2方向は、垂直方向であり得る。即ち、ワードライン180はX方向に延長し、ビットライン170はY方向に延長することができる。
【0066】
アクセス素子190を、ワードライン180及びビットライン170が交差する交差点に配置することができる。アクセス素子190は、垂直ピラー102、下部ソース/ドレイン領域130、及び上部ソース/ドレイン領域140を含み、垂直ピラー102は、下部ソース/ドレイン領域130及び上部ソース/ドレイン領域140を分離する垂直方向のチャンネル領域を含むことができる。ここで、「垂直」は「水平」と幾何学的に区分されることを意味する。例えば、基板100の表面と90°をなす場合、これは明白に垂直である。しかし、本発明では基板100の表面と90°乃至45°をなす場合に拡張することも「垂直」を意味するものである。
【0067】
上部ソース/ドレイン領域140は、コンタクトパッド145と連結される。コンタクトパッド145を、選択的エピタキシャル成長工程によって形成することができるが、本発明はコンタクトパッド145の形成工程を限定するものではない。
【0068】
図6を参照すると、多数のワードライン180は、一体型ゲート電極/ワードライン180構造を有する。ここで、「一体型」は垂直方向のチャンネルを取り囲むゲート電極と連結ラインに対応するもの(即ち、ワードライン)とを全部含む単一導電構造を意味する。本発明の実施例によると、一体型ゲート電極/ワードライン180はワードラインとして機能し、メモリセルのワードライン180に印加された電圧によって垂直方向のチャンネルを形成することができる。
【0069】
それぞれの一体型ゲート電極/ワードライン180は、ゲート絶縁パターン106によって絶縁される。ゲート絶縁パターン106は、アクセス素子190の垂直方向のチャンネルのために形成された多数の垂直ピラー102に具備される。ゲート絶縁パターン106は、一体型ゲート電極/ワードライン180のディセンディングリップ(descending lip)領域181を絶縁する。ディセンディングリップ領域181は、下部ソース/ドレイン領域130の少なくとも一部とオーバーレイ(overlay)される。
【0070】
前記のようにゲート電極及びワードライン180が一体型である場合、ゲート電極及び連結ライン(即ち、ワードライン)間の抵抗が増加することを抑制することができる。又、一体型ゲート電極/ワードライン180は同一工程によって形成される。従って、半導体素子の製造工程をより単純化することができる。
【0071】
隣接したアクセス要素と隣接したアクセス要素の埋め込みビットライン170領域は、絶縁リセス151内に部分的に形成された第1層間絶縁膜155によって分離される。絶縁リセス151は、基板100の隣接したアクセス要素間に形成される。不純物がドーピングされた絶縁領域158は、絶縁リセス151の下及び/又は隣接した基板100に選択的に提供されることができる。不純物がドーピングされた絶縁領域158には、隣接したアクセス要素のために追加的に電気的絶縁を行うことができる。
【0072】
下部ソース/ドレイン領域130は、オフセットステップ領域134と隣接するように形成されたドーピング領域を含む。ここで、「オフセットステップ領域134」は、少なくとも1つの物質が実質的な垂直から水平にそして水平から垂直に、又は実質的に水平から垂直にそして垂直から水平に連結されることを意味する。より詳細には、下部ソース/ドレイン領域130は、オフセット領域と関連したマルチレベルLD(multi−level lightly doped)ソース/ドレイン領域を含む。「LD」はドーピングされる不純物の濃度が互いに異なる2つを有する領域を意味する。前記の区分は不純物の種類、イオン注入エネルギー、不純物密度、イオン注入領域等によって多様である。例えば、LDソース/ドレイン領域を形成する工程は同一か、他の条件下で行われる分離されたドーピング工程によって形成されることができる。
【0073】
「マルチレベル」は、下部ソース/ドレイン領域130が互いに基板100の表面上に互いに異なる垂直レベルに形成された互いに異なるドーピング領域を含むことを意味する。例えば、マルチレベル下部ソース/ドレイン領域130は、第1ソース/ドレイン領域114及び第2ソース/ドレイン領域124を形成する。第1ソース/ドレイン領域114は、第1不純物をオフセットステップ領域134の上部領域にドーピング(又は、イオン注入)することにより、第2ソース/ドレイン領域124は第2不純物をオフセットステップ領域134の下部領域にドーピング(又は、イオン注入)することにより形成されることができる。オフセットステップ領域134に第1及び第2ソース/ドレイン領域114、124を含む単一下部ソース/ドレイン領域130を形成する。即ち、第1及び第2ソース/ドレイン領域114、124は、オフセットステップ領域134の互いに異なる垂直レベルに形成されるが、互いに電気的に連結される。
【0074】
下部ソース/ドレイン領域130は、垂直のチャンネルを形成する間に、「自己整列」される。下部ソース/ドレイン領域130は、追加的なマスキング又はエッチバック工程なしに整列される。又、下部ソース/ドレイン領域130は、LD(Lightly Doped)構造を有する。又、自己整列された下部ソース/ドレイン領域130を、一体型ゲート電極/連結ライン180を形成する間に形成することができる。
【0075】
一体型ゲート電極/ワードライン180構造は、特異な幾何学構造を有する。従来の垂直方向のチャンネルを有するアクセス要素は、一定の厚みを有するワードライン180によって連結される(特許文献1、特許文献2を参照)。この際、ワードライン180は、基板100の上部表面又は基板100上に形成されたゲート絶縁パターン106を横切って延長される。反面、本発明の実施例による一体型ゲート電極/ワードライン180は、一定ではない厚みを有する。より詳細には、一体型ゲート電極/ワードライン180は、それぞれの垂直ピラー102を取り囲む(或いは、部分的に取り囲む)ゲート絶縁パターン106上に形成されたディセンディングリップ領域181を含む。ディセンディングリップ領域181は、下部ソース/ドレイン領域130の少なくとも一部とオーバーレイされ、ディセンディングリップ領域181は、ゲート絶縁パターン106によって下部ソース/ドレイン領域130から分離される。ディセンディングリップ領域181は、ゲート絶縁パターン106及び第1層間絶縁膜155の間に配置される。この際、第1層間絶縁膜155は、下部ソース/ドレイン領域130の上部面とゲート絶縁パターン106の下部側面領域116より高い上部面を有し、一方向に延長する。
【0076】
本発明の実施例において、一体型ゲート電極/ワードライン180のディセンディングリップ領域181は、自己整列された下部ソース/ドレイン領域130と関連した工程方法による結果である。即ち、垂直ピラー102と連関された自己整列された下部ソース/ドレイン領域130の形成と、垂直ピラー102を取り囲む一体型ゲート電極/ワードライン180の形成は、下部ソース/ドレイン領域130の一部とオーバーレイされる一体型ゲート電極/ワードライン180のディセンディングリップ領域181形成の結果である。
【0077】
図7乃至図24は、本発明の実施例によるアクセス素子を形成する方法を説明するための図である。特に、DRAMのような半導体素子タイプを実施例で説明する。しかし、本発明のアクセス素子の形成方法は、垂直方向のチャンネルを含むアクセス要素を含む他の形態の半導体素子の製造工程に適用されることができる。
【0078】
図7を参照すると、所定の第1導電型の基板200を部分的にエッチングして多数の垂直方向のピラー202を形成する。前記第1導電型はN型又はP型の導電型であり得る。一実施例によると、部分的なエッチングは初期基板200上に形成されたピラーマスクパターン204によって行われることができる。ピラーマスクパターン204は、シリコン窒化物のような窒化物又は絶縁物を含むことができる。
【0079】
本発明の実施例によると、垂直ピラー202を、エッチングされた基板200の上部表面上に約150nm乃至約250nmの高さ及び約40nmの幅に形成することができる。垂直ピラー202を、四角形、円形、楕円形等の断面を有するように形成することができる。例えば、垂直ピラー202は円形又は楕円形の断面を有することが好ましい。これは、四角断面を有する垂直ピラー202は角部位に電場が集中され、前記電場は製造工程で悪い影響を及ぼす虞があるためである。
【0080】
垂直ピラー202を形成するための基板200をエッチングする工程は、垂直ピラー202の高さ、幅、及び断面的の形状のみならず、基板200が含む物質、目的するピラーマスクパターン204の幾何学的構造によって多様である。一実施例において、前記エッチング工程は、RIE(Reactive Ion Etching,反応性イオンエッチング)及び/又は等方性エッチングを使用することができる。
【0081】
図8及び図9を参照すると、垂直ピラー202を形成した後、基板200上にゲート絶縁膜206aを形成する。ゲート絶縁膜206aは、ピラーマスクパターン204によってマスキングされた垂直ピラー202の側面及び露出された基板200の上部表面を覆うように形成される。
【0082】
第1ソース/ドレイン膜210を形成するために、第1ドーピング工程208を行う。第1ドーピング工程208の例としては、イオン注入工程が挙げられる。
【0083】
垂直ピラー202の側面に犠牲ゲートスペーサ212を形成する。犠牲ゲートスペーサ212は、第1蒸着工程によって犠牲膜を基板200上に形成する。犠牲膜を、垂直ピラー202、ピラーマスクパターン204、及び基板200のプロファイルに沿って連続的に形成することができる。犠牲膜を、ポリシリコン、シリコン窒化物、シリコンゲルマニウム等を利用して形成することができる。一実施例において、犠牲膜を約200Åの厚みに形成することができる。その後、犠牲膜の側面部位を除去するために、RIE工程のような選択的エッチバック工程を行って犠牲ゲートスペーサ212を形成する。犠牲ゲートスペーサ212は垂直ピラー202の側面上に形成され、予め設定された側面幅を有する。
【0084】
ゲート絶縁膜206a及び/又は犠牲ゲートスペーサ212及び第1ドーピング工程208の工程順序は選択的であり得る。一実施例において、第1ドーピング工程208を、ゲート絶縁膜206aを蒸着する前又は後に行うことができるが、犠牲ゲートスペーサ212を形成する前に形成される。第1ドーピング工程208は、第1ソース/ドレイン膜210を限定するために、1つ又はその以上の第2導電型を有する不純物を利用して約10KeV以下のエネルギーで行われる。第2導電型を有する不純物は、基板200に含まれた第1導電型と反対の導電型を有することができる。前記第2導電型を有する不純物は、ホウ素(B)、リン(P)、又はヒ素(As)を含むことができる。
【0085】
選択的に、第1ソース/ドレイン膜210は、第1犠牲ゲートスペーサ212をマスクとして第1ドーピング工程208を行うことで形成されることができ、続いて、熱拡散工程を行うことができる。熱拡散工程は、目的する不純物の分配と基板200の上部表面(特に、犠牲ゲートスペーサ212の下に配置される基板200の上部表面)に第1ソース/ドレイン膜の濃度を限定するために使用される。
【0086】
本発明の一実施例によると、第1ソース/ドレイン膜210を、基板200の上部表面に約200Åの厚みに形成することができる。他の実施例によると、第1ソース/ドレイン膜210を、基板200の表面部位に約1000Å以下の厚みに形成することができる。第1ドーピング工程208は、目的する不純物分布、濃度、及び注入の深さを達成するために、イオン注入及び/又は多数の熱拡散工程を含むことができる。
【0087】
ゲート絶縁膜206aは、シリコン酸化物又は高誘電率物質を含む。高誘電率物質の例としては、ハフニウム酸化物又はタンタル酸化物が挙げられる。ゲート絶縁膜206aを、約40Å又はそれ以下の厚みに形成することができる。ゲート絶縁膜206aを、第1ドーピング工程208前又は後に形成することができる。
【0088】
図10を参照すると、ゲート絶縁膜206a、第1ソース/ドレイン膜210、及び犠牲ゲートスペーサ212を形成した後、第1オフセットステップリセス218を形成するために、ピラーマスクパターン204及び犠牲ゲートスペーサ212によって露出された基板200部位及び前記露出された基板200部位に形成されたゲート絶縁膜206aをRIE工程のようなエッチング工程を利用して除去する。第1オフセットステップリセス218の垂直厚みは、第1ソース/ドレイン膜210のイオン注入深さより実質的に小さいことがある。前記除去工程によって基板200上にゲート絶縁パターン206及び第1ソース/ドレイン領域210を形成することができる。ゲート絶縁パターン206は、犠牲ゲートスペーサ212の下部表面と犠牲ゲートスペーサ212の下に形成された第1ソース/ドレイン領域210を分離する下部側方領域を含む。
【0089】
第1ソース/ドレイン領域210の側面領域の幅は、垂直ピラー202上に形成された犠牲ゲートスペーサ212の厚みと連関している。即ち、第1ソース/ドレイン領域210が垂直ピラー202に対して自己整列方式で形成されることができる。
【0090】
従って、第1ソース/ドレイン領域210を形成するために、追加的なフォト工程が必要ではない。そして、それぞれの第1ソース/ドレイン領域210は、不純物の濃度、物理的サイズ、及び垂直ピラー202に対して整列に関して正確に定義される。第1ソース/ドレイン領域210は、垂直ピラー202に形成される垂直方向チャンネルの一端が形成される下部ソース/ドレイン領域238の一部として機能することができる。自己整列された下部ソース/ドレイン領域238は、埋め込みビットライン構造内に配置され得る。又、このような自己整列された下部ソース/ドレイン領域238を、同じ物質を利用して優秀に制御されるドーピング工程を利用して形成することができる。
【0091】
図11及び図12を参照すると、第2ドーピング工程217は、ピラーマスクパターン204及び犠牲ゲートスペーサ212をドーピングマスクとして使用して行われる。第2ドーピング工程217は、第2ソース/ドレイン膜220を形成するために、基板200(特に、基板の第1オフセットリセス)に第2導電型の不純物を追加的にイオン注入することにより行われる。第2ソース/ドレイン膜220のドーピング深さは、約200Å乃至約500Åを有することができる。第2ソース/ドレイン膜220は、第1ソース/ドレイン膜210と電気的に連結されるように形成される。「電気的連結」という用語は、第1ソース/ドレイン領域210及び第2ソース/ドレイン領域が含む第2導電型の不純物は、アクセス素子の作動中、任意的な電荷のプールとして機能することができるということを意味する。それで、第1及び第2ソース/ドレイン領域は下部ソース/ドレインを効果的に形成する。
【0092】
図12を参照すると、第2ソース/ドレイン領域は、前記第2ソース/ドレイン膜220から形成される。犠牲ゲートスペーサ212の側面上にハードマスクパターン230を形成する。ハードマスクパターン230、基板200の表面上にハードマスク膜を蒸着し、ピラーマスクパターン204及び/又は犠牲ゲートスペーサ212を研磨阻止膜として使用してハードマスク膜の上部表面を平坦化工程を行った後、フォトレジストパターンをハードマスク膜上に形成し、フォトレジストパターンをエッチングマスクとして使用してRIEエッチング工程を行うことにより形成されることができる。前記フォトレジストパターンは除去される。
【0093】
犠牲ゲートスペーサ212の側面に形成されたハードマスクパターン230を、第2ソース/ドレイン領域の側面厚みを限定するのに使用することができる。ハードマスクパターン230をマスクとして使用して露出された基板200をRIE工程等を利用してエッチングして、絶縁リセス232を形成する。絶縁リセス232は、第1層間絶縁膜250と共に、隣接したアクセス要素を分離して電気的に絶縁させる。絶縁リセス232を形成する工程を行う間、前記ハードマスクパターン230の外部に露出された第2ソース/ドレイン膜220がエッチングされ、ハードマスクパターン230の下に第2ソース/ドレイン領域が形成される。絶縁リセス232は約2500Åの深さに形成される。
【0094】
絶縁リセス232が形成された後、第3ドーピング工程で基板200に絶縁領域240を選択的に形成する。絶縁領域240は、隣接したアクセス要素を追加的に電気的絶縁させるための追加的な特徴部である。絶縁領域240を、絶縁リセス232に第1導電型を有する不純物をイオン注入することにより形成することができる。絶縁領域240を、埋め込みビットライン170構造の下で絶縁リセス232の底に形成することができる。絶縁領域240の必要性は、基板200を構成する物質、隣接したアクセス要素間の離隔距離及び多様な要素と領域の導電型濃度によって決定されるものである。例えば、基板200がSOI基板200である場合、絶縁領域240は必要ではない。
【0095】
絶縁領域240を形成した後、ハードマスクパターン230は寄生ゲート絶縁膜206aから除去される。前記除去工程で選択的エッチング工程を使用することができる。エッチング選択比は、ハードマスクパターン230に含まれた物質と犠牲ゲートスペーサ212に含まれた物質との関数である。
【0096】
図13を参照すると、ハードマスクパターン230を除去し、第2ソース/ドレイン領域及び絶縁リセス232を形成した後、第1層間絶縁膜250を基板200上に連続的に蒸着する。第1層間絶縁膜250を、FOX(Flowable Oxide)、HDP(High Density Plasma)酸化物、BPSG(Boro−Phosphous Silicon Glass)、USG(Undoped Silicon Glass)等を利用して形成することができる。基板200上に第1層間絶縁膜250を形成した後、ピラーマスクパターン204を研磨阻止膜として使用し、第1層間絶縁膜250が均一な第1厚み251を有するように第1層間絶縁膜250の上部を研磨する。
【0097】
図14を参照すると、均一な第1厚み251を有する第1層間絶縁膜250を第1厚み251より小さい第2厚み252を有するようにエッチバックして、第1層間絶縁膜パターン255を完成する。第1層間絶縁膜のエッチングは、HF又はLALのような物質を使用して、所定の時間でウェットエッチング工程及び/またはドライエッチングを利用して行われることができる。前記エッチング工程を、第1層間絶縁膜に含まれた物質がピラーマスクパターン204及び犠牲ゲートスペーサ212に含まれた物質と選択エッチング比を有することにより行うことができる。
【0098】
図5、図6、及び図14によると、埋め込みビットラインは、第2方向に延長する。第2方向は、ワードラインの第1方向と垂直方向である。図14を参照すると、埋め込みビットラインはオフセットステップ領域を含む。オフセットステップ領域は、下部ソース/ドレイン領域238を含む。下部ソース/ドレイン領域238は、オフセットステップ領域の多層垂直レベルに形成される。即ち、第1下部ソース/ドレイン領域214をオフセットステップ領域の上部レベルに位置するように形成され、第2下部ソース/ドレイン領域224は、オフセットステップ領域の下部レベルに位置するように形成される(前述したように、第1及び第2下部ソース/ドレイン領域214、224は電気的に連結されるように形成される)。
【0099】
図5、図17、及び図18を参照すると、下部ソース/ドレイン領域238は、第1ソース/ドレイン領域210及び第2ソース/ドレイン領域を含む。第1ソース/ドレイン領域210は、垂直ピラー202の少なくとも一部を取り囲む埋め込みビットラインの周辺領域に配置されるように形成され、第2ソース/ドレイン領域は、埋め込みビットライン構造の長手方向に延長する側面領域に具備されるように形成される。
【0100】
第1層間絶縁膜パターン255は、第1下部ソース/ドレインを完全に埋め立てることができる厚みを有するように形成される。第1層間絶縁膜パターン255は、ゲート絶縁パターン206の下部側面領域より高く、下部側面領域と垂直である方向に延長する上部面を有する。又、第1層間絶縁膜パターン255は、前記第1下部ソース/ドレイン領域214の最高レベルより高い上部面を有する。
【0101】
下部ソース/ドレイン領域238を完全に埋め立てるように形成された第1層間絶縁膜パターン255は、GIDL(Gate Induced Drain Leakage)現象を抑制することができる。GIDL効果は、ドレインとゲート要素との間が不完全に絶縁されるようにオーバーラップする場合に発生される。GIDLは、ロジック素子又は他の形態の半導体素子に深刻な問題を発生させるものではないが、メモリ素子の遂行速度に良くない影響を及ぼす。図7乃至図24を参照すると、第1層間絶縁膜パターン255は下部ソース/ドレイン領域238上で延長する。
【0102】
図15を参照すると、第1層間絶縁膜パターン255を形成した後、犠牲ゲートスペーサ212は垂直ピラー202から除去され、ゲート絶縁パターン206を露出させる。犠牲ゲート絶縁膜の選択的な除去は、等方性ウェットエッチング工程によって行われる。例えば、犠牲ゲートスペーサ212が窒化物を含む場合、リン酸(H3PO4)を使用するウェットエッチングで犠牲ゲートスペーサ212を除去することができる。しかし、犠牲ゲートスペーサ212がポリシリコン又はシリコン酸化物を含む場合、他のウェットエッチング液を利用して除去する。
【0103】
図16を参照すると、犠牲ゲートスペーサ212を除去した後、基板200上に導電膜260を連続的に蒸着し、導電膜260が均一な第1厚みを有するように導電膜260をピラーマスクパターン204を研磨阻止膜として使用する化学機械研磨工程を行って平坦化する。導電膜260は、ポリシリコン又は不純物がドーピングされたポリシリコン、タングステンのような金属、タンタル窒化物のような金属窒化物、金属シリサイド又はこれらの混合物を利用して形成されることができる。導電物質を薄膜状態で積層させて多層構造の導電膜260を形成することができる。
【0104】
図17及び図18を参照すると、導電膜260を平坦化した後、導電膜260が第1厚みより小さい第2厚みを有するように導電膜260をエッチバックする。目的とする第2厚みを有する導電膜260は、一体型ゲート電極/ワードライン280として機能する。一体型ゲート電極/ワードライン280は、導電膜260の物質によって多様な工程によって形成されることができる。しかし、本発明の実施例によると、導電膜260をRIE工程又は選択的ウェット工程によって形成することができる。
【0105】
垂直ピラー202の上部の一部が露出される。露出された垂直ピラー202の上部の一部は、エッチング工程によって一体型ゲート電極/ワードライン280の上部に位置する。垂直ピラー202の上部は、上部ソース/ドレイン領域290が形成される程度の領域だけ露出される。垂直ピラー202の上部は、一体型ゲート電極/ワードライン280の上部から約100nm程度露出され、一体型ゲート電極/ワードライン280構造は約150nmの厚みを有する。
【0106】
上部ソース/ドレイン領域290を形成する。例えば、ピラーマスクパターン204は除去される。露出された垂直ピラー202の上部に垂直に選択された不純物をドーピングさせる。しかし、後続の第2層間絶縁膜300を形成する段階で、ピラーマスクパターン204が継続して具備されることが有利である。このような場合、上部ソース/ドレイン領域290は、大きい角度のイオン注入工程、プラズマが追加されたイオン注入工程又は他のドーピング工程292を行うことにより、垂直ピラー202の上部に形成される。上部ソース/ドレイン領域290を形成する工程は熱拡散工程を含むことができ、前記熱拡散工程はピラーアクティブパターンの除去なしに、上部ソース/ドレイン領域290を形成する場合に使用される。実施例によると、上部ソース/ドレイン領域290はLD構造を有することができる。
【0107】
図19を参照すると、上部ソース/ドレインを形成した後、第2層間絶縁膜300を基板200上に形成し、ピラーマスクパターン204を研磨阻止膜として使用する平坦化工程を行って、均一な第1厚みを有する第2層間絶縁膜300を形成する。第2層間絶縁膜パターン310は、FO、HDP酸化物、BPSG、USG等を含むことができる。
【0108】
図20を参照すると、第2層間絶縁膜300を研磨した後、垂直ピラー202の上部表面を研磨阻止膜として使用する化学的機械的研磨工程を使用して、目的する第2厚みを有する層間絶縁膜を形成する。第2厚みは第1厚みより小さい。化学機械研磨工程は、ピラーマスクパターン204及び第2層間絶縁膜300の上部を共に除去することができる。これによって、第2層間絶縁膜パターン310を形成する。選択的に、第2層間絶縁膜300の上部をエッチングする前に、ハードマスクパターン230を選択的に除去することができる。
【0109】
図21によると、上部ソース/ドレインは後続して形成される保存要素のような要素によって直接的に電気的に連結されるように露出される。選択的に、導電性金属ライン又はこれと類似な構造を上部ソース/ドレイン領域290に連結することができる。
【0110】
図22を参照すると、キャパシタのような保存要素と連結される上部ソース/ドレイン領域290を形成するためにコンディショニングインプラント(conditioning implant)又は他の復帰(rehabilitating fabrication)工程320が行われる。コンディショニングインプラント320は、ピラーマスクパターン204を除去する工程及び/又は第2層間絶縁膜300の上部をエッチングを工程で発生された損傷をキュアリング(curing)する工程であり得る。付加的に、第2層間絶縁膜パターン310を形成する前上部ソース/ドレイン領域290を形成することに代えて、第2層間絶縁膜300の上部がマスキングされて、垂直ピラー202の上部に不純物を選択的に注入することができる。
【0111】
図23及び図24を参照すると、上部ソース/ドレイン領域290と上部連結要素との間に低いコンタクト抵抗を得るために、選択的エピタキシャル成長工程を使用して上部ソース/ドレイン領域290上にコンタクトノード330を形成することができる。前記上部連結要素として保存要素等が挙げられる。上部コンタクトノード330は顕著に低いコンタクト抵抗を提供することができる。
【0112】
本発明の多様な実施例は、LD構造を有するソース/ドレイン領域を図示化している。下部ソース/ドレイン領域238(図6及び図7参照)と上部ソース/ドレイン領域290はLD構造から恩恵を受ける。LDソース/ドレイン領域構造の利点は、前述したので省略する。しかし、本発明の実施例のソース/ドレイン領域は、LD構造のソース/ドレイン領域に限定されない。例えば、コントロールロジック装置に連関されたアクセス要素は、LD構造のソース/ドレイン領域を使用しなくてもよい。
【0113】
本発明の実施例による半導体メモリ装置では、従来の水平に配置されたアクセス要素のGIDLの発生を大幅減少させるか、防止する能力は注目に値する。従来技術の水平方向のアクセス要素とに関連するゲート酸化膜及び/又はソース/ドレイン領域の不純物濃度での工程の多様性は時々GIDLの発生を主導する。本発明の実施例による工程によって形成された垂直方向のチャンネルを有するアクセス要素と類似な要素の特異な配置はこのような問題を抑制する。
【0114】
後述する本発明の実施例によるアクセス素子の形成方法は、一体型ゲート電極/連結ライン280の形成と関連した「犠牲代替ゲート(sacrificial replacement gate)を開示する。即ち、一体型ゲート電極/連結ライン280のディセンディングリップ領域で側面幅を限定する犠牲ゲートスペーサ212の形成、除去、及び代替は、自己整列された下部ソース/ドレイン領域238を精巧に形成することができ、ゲート電極及び連結ラインを別途に形成しなくてもよい。
【0115】
「インプラント」又は「インプランテーション(implantation)」は、直接的なエネルギーフィールドを有して行われる不純物を注入する製造工程に限定されない。「インプランテーション」又は「インプランティング(implanting)」段階は、選択された不純物を有してターゲット物質で「ドーピング」する全ての工程を含む。
【0116】
上部/下部、上に/下に、水平の/垂直の等のような幾何学的又は空間的に記載された用語は、実施例によって記載されたことと関連した文脈によって使用される。このような用語は文字面通りに解されるものではない。X、Y、及びZ方向とその方向の関連した平面のような用語は、図示された実施例の脈絡で関連した方向に区別される。
【0117】
幾つかのDRAMの例は、本発明の実施例を記載するための手段として使用される。しかし、他の形態の半導体メモリ装置も本発明によって形成された垂直方向のチャンネルを有するアクセス要素(例えば、トランジスタ)から効果を得ることができる。他の形態のメモリの例としては、SRAM、PRAM、NOR型フラッシュメモリ、NAND型フラッシュメモリ等が挙げられる。ロジック回路も本発明の実施例によって製造された垂直方向のチャンネルを有するアクセス要素(例えば、トランジスタ)から効果を得ることができる。
【0118】
図25を参照すると、メモリシステムは、メモリコントローラ500及びメモリ502を含む。メモリ502はアクセス要素を含み、アクセス要素は垂直方向のチャンネルを含む。図26を参照すると、メモリはメモリセル領域510と1つ又はその以上の周辺領域512を含む。メモリセル領域510に形成されるメモリアレイの密度は、垂直方向のチャンネルを有するアクセスの要素によって適合させることができる。しかし、周辺領域512のアクセス領域は、本発明の実施例によるデザイン及び製造工程から恩恵を受けることができる。
【0119】
周辺領域512は、水平方向のチャンネルを有するアクセス要素と垂直方向のチャンネルを有するアクセス要素を混合して含むことができる。例えば、このように混合されたアクセス要素を、周辺領域に形成された少なくとも1つ以上のデコーダー回路に使用することができる。デコーダー回路は、メモリセル領域510でメモリアレイを横切って延長するワードラインに制御信号としてワードライン電圧を提供する。周辺領域512は、メモリセル領域より広く、隣接したアクセス要素間の離隔間隔がより広くなることができ、図7に図示された絶縁領域240のような電気的絶縁工程を減少させることができる。
【0120】
図27は、本発明の一実施例による半導体素子を説明するための概略的な斜視図で、図28は、図27に図示された半導体素子をI−I’に沿って切断した断面図である。
【0121】
図27及び図28を参照すると、半導体素子は、基板600上に具備されたアクティブパターン614、前記アクティブパターン614を互いに隔離させるためのフィールド絶縁膜パターン622と、不純物領域と、ゲート絶縁膜パターン616及び導電パターン626を含む。
【0122】
基板600としては、シリコン又はゲルマニウムを含む半導体基板又はSOI基板を使用することができる。
【0123】
アクティブパターン614は基板600上に具備される。それぞれのアクティブパターン614は、第1幅を有する第1パターン604と前記第1パターン604の下部に前記第1パターン604より広い幅を有する第2パターン612を含む。
【0124】
それぞれの第1パターン604は柱(pillar)形状を有し、それぞれの第2パターン612は一方向に延長するフィン(fin)形状を有する。前記第1パターン604は前記第2パターン612上に一列に具備され、前記それぞれの第2パターン612の延長方向と垂直方向にも一列に具備されてもよい。
【0125】
フィールド絶縁膜パターン622は、前記アクティブパターン614を隔離させる機能を行う。それぞれのフィールド絶縁膜パターン622は、前記第2パターン612の側壁と接して具備され、前記第2パターン612が上部面より高い上部面を有する。そして、図示されたように、それぞれのフィールド絶縁膜パターン622と前記第1パターン604は接しなく離隔して位置する。図示されたように、前記離隔された部位に導電パターン626が具備される。
【0126】
前記それぞれのフィールド絶縁膜パターン622は酸化物を含み、前記酸化物の例としては、シリコン酸化物及びシリコン酸窒化物等がある。前記シリコン酸化物として、BPSG(boro−phospho−silicate glass)、TOSZ(Tonen Silazene)、USG(undoped silicate glass)、SOG(spin on glass)、FOX(flowable oxide)、TEOS(tetra−ethyl−ortho−silicate)又はHDP−CVD(high density plasma−CVD)酸化物等が挙げられる。
【0127】
それぞれのフィールド絶縁膜パターン622の下部には、以後に説明される第1不純物領域618の不純物拡散を抑制するために、前記第1不純物領域618と反対導電型の不純物がドーピングされた拡散抑制領域620を具備することができる。例えば、前記第1不純物領域618が13族元素を含むと、前記拡散抑制領域620は15族元素を含むことができる。
【0128】
ゲート絶縁膜パターン616は、アクティブパターン614と導電パターン626を絶縁する機能を行う。それぞれのゲート絶縁膜パターン616は、前記第1パターン604の側面及び第2パターン612の上部面上に具備される。即ち、前記ゲート絶縁膜パターン616は、柱形状の第1パターン604を囲んで具備され、前記第2パターン612の上部面上に具備される。
【0129】
前記それぞれのゲート絶縁膜パターン616は、酸化物又は高誘電率物質を含むことができる。前記酸化物の例としては、シリコン酸化物(SiO2)が挙げられ、高誘電率物質としては、Y2O3、HfO2、ZrO2、Nb2O5、BaTiO3、SrTiO3等が挙げられる。
【0130】
導電パターン626は、トランジスタのゲート電極及びワードラインの機能を行うことになる。それぞれの導電パターン626は、ゲート絶縁膜パターン616と接して下部に突出した第1領域と、前記第1領域から延長され前記第1領域と同一位置の上部面を有して前記第1領域より狭い幅を有する第2領域を含む。特に、第1領域は前述したように、前記第1パターン604及びフィールド絶縁膜パターン622間の離隔した部位に具備されることにより、下部に突出した部位を有することになる。
【0131】
そして、前記第1領域は、前記ゲート絶縁膜パターン616が具備された第1パターン604を囲んで具備され、前記第2領域は隣接した第1領域と電気的に連結する。従って、前記第1領域は、トランジスタのゲート電極として機能し、前記第2領域は、トランジスタのワードラインとして機能する。
【0132】
又、前記導電パターン626の上部面は、前記第1パターン604の上部面より低いことがある。前記導電パターン626が具備されない第1パターン604の上部部位には第2不純物領域634が具備される。
【0133】
前記導電パターン626は不純物がドーピングされたポリシリコン、金属、金属窒化物、又は金属シリサイド等を含むことができる。
【0134】
前記のようにそれぞれの導電パターン626が下部に突出した第1領域及び前記第1領域と段差を有する第2領域を形成することにより、前記導電パターン626を含む半導体素子の工程段階を減少させることができ、より容易に半導体素子を形成することができる。又、前記半導体素子の信頼性を向上させることができる。
【0135】
不純物領域は、前記第2パターン612の上部に具備される第1不純物領域618と、前記第1パターン604の上部に具備される第2不純物領域634を含む。
【0136】
第1不純物領域618は、トランジスタのソース/ドレインとして機能する同時に、一方向に延長するビットラインとしても機能することができる。特に、第1不純物領域618がビットラインとして機能する時、前記ビットラインがトランジスタの下部に具備されることにより、埋め込みビットラインと称される。
【0137】
それぞれの第1不純物領域618は、第2パターン612の上部に具備される。即ち、前記第1不純物領域618は、前記第2パターン612の延長方向と同一方向に延長して具備される。そして、前記それぞれの第1不純物領域618は、前記第1パターン604と自己整列された(self−aligned)状態に具備される。
【0138】
前記第1不純物領域618は第1ドーズ量の第1不純物を含み、前記第1不純物はホウ素(B)等のような13族元素又は窒素(N)及びリン(P)のような15族元素を含むことができる。
【0139】
前記のように前記第1不純物領域618が前記第1パターン604によって自己整列されることにより、ゲート電極及びワードラインを一体に含む導電パターン626を容易にコントロールすることができ、これにより、半導体素子の信頼性を向上させることができる。
【0140】
第2不純物領域634は、前記第1不純物領域618と共にトランジスタのソース/ドレインとして機能する。前記第1不純物領域618及び第2不純物領域634が前記第1パターン604の上部及び下部に具備されることにより、前記第1パターン604の内側面に沿ってチャンネル領域が生成されることができる。即ち、前記チャンネル領域が前記基板600の表面を基準として垂直方向に生成される。
【0141】
前記第2不純物領域634は第2ドーズ量の第2不純物を含み、前記第2不純物はホウ素(B)等のような13族元素又は窒素(N)及びリン(P)のような15族元素を含むことができる。又、前記第2不純物は、前記第1不純物と実質的に同じであり得る。
【0142】
一実施例によると、前記第2不純物領域634は、低濃度領域628及び高濃度領域632を含むことができる。前記低濃度領域628は、前記第1パターン640の上部側面に位置し、前記高濃度領域632は前記第1パターン604の上部表面に位置する。
【0143】
又、前記半導体素子は、前記導電パターン626をキャパシタ又は導電配線と絶縁させる層間絶縁膜パターン630と、第2不純物領域634と電気的に連結されるキャパシタ(図示せず)及び導電配線(図示せず)と、前記第2不純物領域634と前記キャパシタ及び導電配線を電気的に連結させるパッド636を更に含むことができる。
【0144】
前記層間絶縁膜パターン630は前記導電パターン626上に具備され、前記第1パターン604の上部面と同じ位置の上部面を有する。
【0145】
前記パッド636は前記第2不純物領域634と接して具備され、前記第2不純物領域634より広い断面積を有することができる。又、前記パッド636は、前記第1パターン604と実質的に同じ格子構造を有することができる。
【0146】
前記キャパシタを、前記第2不純物領域634と接して具備させるか、前記パッド636上に具備させることもできる。前記キャパシタは円筒型、平板型、又は凹型等多様な構造を有することができる。
【0147】
前記導電配線は、前記第2不純物領域634と接して具備されるか、前記パッド636上に具備されることもある。
【0148】
前記半導体素子の導電パターン626がゲート電極及びワードラインを一体に含むことにより、前記半導体素子の工程段階を簡素化することができる。又、前記第1不純物領域618が前記第1パターン604によって自己整列されることにより、前記導電パターン626をより容易に制御することができる。そして、前記第2不純物領域634上に具備されたパッド636が前記第2不純物領域634より広い断面積を有し、前記第2不純物領域634と同じ格子を有することにより、前記パッド636の抵抗が低くなることができ、前記半導体素子の速度を向上させることができる。
【0149】
図29乃至図37は、図27に図示された半導体素子を一実施例によって形成する方法を説明するための概略的な工程斜視図で、図38乃至図46は、図28に図示された半導体素子を一実施例によって形成する方法を説明するための概略的な工程断面図である。
【0150】
図29及び図38を参照すると、基板600上にマスクパターン602を形成する。
【0151】
前記基板600としては、シリコン又はゲルマニウムを含む半導体基板又はSOI基板を使用することができる。前記マスクパターン602は六方体構造を有し、窒化物を含む。前記窒化物の例としては、シリコン窒化物が挙げられる。
【0152】
詳細に図示されていないが、前記基板600とマスクパターン620との間の応力を抑制するために、前記基板600上にパッド酸化膜(図示せず)を更に形成することができる。前記パッド酸化膜を熱酸化又は化学気相蒸着工程によって形成することができる。
【0153】
その後、前記マスクパターン602をエッチングマスクとして使用して前記基板600をエッチングする。前記エッチング工程によって柱形状を有して第1幅を有する第1パターン604が形成される。
【0154】
図30及び図39を参照すると、前記第1パターン604の側面及び基板600上にゲート絶縁膜606を形成する。特に、前記ゲート絶縁膜606は、前記第1パターン604及び基板600の表面のプロファイルに沿って連続的に形成される。
【0155】
前記ゲート絶縁膜606は、酸化物又は高誘電率物質を含む。前記酸化物の例としてはシリコン酸化物が挙げられ、前記シリコン酸化物を含むゲート絶縁膜606を、熱酸化又は化学気相蒸着工程によって形成することができる。
【0156】
前記高誘電率物質の例としては、Y2O3、HfO2、ZrO2、Nb2O5、BaTiO3、SrTiO3等が挙げられ、化学気相蒸着工程又は原子層積層工程等によって形成することができる。
【0157】
その後、前記第1パターン604によって限定される半導体基板600表面部位に第1不純物をイオン注入して、予備第1不純物領域608を形成する。
【0158】
前記第1不純物は13族元素又は15族元素を含み、第1ドーズ量で前記基板600表面部位に注入される。
【0159】
その後、詳細に図示されていないが、前記予備第1不純物領域608を形成した後、拡散工程を更に行うことができる。前記拡散工程によって前記予備第1アクティブパターン608が前記第1パターン604の中心方向に拡散されることができる。
【0160】
図31及び図40を参照すると、前記ゲート絶縁膜606が形成された第1パターン604の側壁に交替パターン610をそれぞれ形成する。
【0161】
前記交替パターン610は、それぞれ前記ゲート絶縁膜が形成された第1パターン604を囲み、一方向に延長されるフィン形状を有する。前記交替パターン610は、前記マスクパターン602と異なるエッチング選択比を有する物質を含み、例えば、前記交替パターン610はポリシリコンを含むことができる。
【0162】
前記交替パターン610を、以後エッチング工程でエッチングマスクとして使用することもでき、導電パターン626を形成するのにおいて導電パターン626のプロファイルを決定することになる。これについての説明は、以後に詳細に説明する。
【0163】
図32及び図41を参照すると、前記交替パターン610をエッチングマスクとして使用して前記基板600をエッチングする。この際、前記基板600上にはゲート絶縁膜606及び予備第1不純物領域608が形成されている。
【0164】
前記エッチング工程によって前記第1パターン604の下部には、前記第1幅より広い第2幅を有し、前記交替パターン610と同じ方向に延長する第2パターン612が形成される。この際、前記第1幅と第2幅の差異は、前記交替パターン610の線幅と実質的に同じである。前記第2パターン612上には前記第1パターン604が等間隔に一列に離隔して形成され、前記第2パターン612の延長方向と垂直方向にも前記第1パターン604が一列に形成される。
【0165】
又、前記エッチング工程によって前記ゲート絶縁膜606からゲート絶縁膜パターン616が形成される。前記ゲート絶縁膜パターン616は、前記第1パターン604の側面及び前記第2パターン612の上部面上に形成される。
【0166】
そして、前記エッチング工程によって前記予備第1不純物領域608から第1不純物領域618が形成される。前記第1不純物領域618は前記第2パターン612の上部側面に形成され、前記第1パターン604によって自己整列され形成される。前記第1不純物領域618を、前記第2パターン612の延長方向と同一方向に延長して形成することができる。特に、前記第1不純物領域618は、完成されるトランジスタのソース/ドレインとして機能する同時に、埋め込みビットラインとしても機能することになる。
【0167】
これにより、前記基板600上に第1パターン604及び第2パターン612を含むアクティブパターン614と、ゲート絶縁膜パターン616と、第1不純物領域618を形成することができる。
【0168】
図33及び図42を参照すると、前記アクティブパターン614によって露出された基板600に第2不純物をイオン注入して拡散抑制領域620を形成する。
【0169】
前記拡散抑制領域620は、前記第1不純物領域618の第1不純物が拡散されることを抑制する機能を行う。従って、前記第2不純物は前記第1不純物と異なる。例えば、前記第1不純物が13族元素を含む場合、前記第2不純物は15族元素を含むことができる。
【0170】
図34及び図43を参照すると、アクティブパターン614、ゲート絶縁膜パターン616、交替パターン610、第1不純物領域618、及び拡散抑制領域620が形成された基板600上にフィールド絶縁膜(図示せず)を形成する。
【0171】
前記フィールド絶縁膜は酸化物を含み、前記酸化物の例としては、BPSG、TOSZ、USG、SOG、FOX、TEOS、又はHDP−CVD酸化物等が挙げられる。
【0172】
その後、前記フィールド絶縁膜の上部をエッチングしてフィールド絶縁膜パターン622を形成する。前記フィールド絶縁膜パターン622は、前記アクティブパターン614の第2パターン612の側壁と接して、前記交替パターン610の下部側面と接して形成される。即ち、前記フィールド絶縁膜パターン622の上部面が前記第2パターン612の上部面より高く形成される。
【0173】
図35及び図44を参照すると、前記交替パターン610を除去して前記第1パターン604及びフィールド絶縁膜パターン622間にギャップ624を生成する。
【0174】
前記交替パターン610はシリコンを含み、前記マスクパターン602は窒化物を含み、前記フィールド絶縁膜パターン622は酸化物を含むことにより、シリコンのみを選択的にエッチングするエッチング剤を利用したウェットエッチングを行って前記交替パターン610を除去することができる。
【0175】
又、前記交替パターン610を除去することにより、前記ゲート絶縁膜パターン616が露出される。
【0176】
図36及び図45を参照すると、前記ギャップ624を埋め立てながら、前記ゲート絶縁膜パターン616及びフィールド絶縁膜パターン622上に導電膜(図示せず)を形成する。
【0177】
前記導電膜は不純物がドーピングされたシリコン、金属、金属窒化物、又は金属シリサイド等を含むことができる。
【0178】
その後、前記導電膜の上部一部をエッチングして導電パターン626を形成する。前記導電パターン626は、前記第1パターン604の上部一部を露出させるように前記第1パターン604の上部面より低い上部面を有するように形成される。
【0179】
前記導電パターン626は、図示されたように前記ギャップ624を埋め立て下部に突出した第1領域と、前記第1領域から延長され狭い幅を有する第2領域を含む。前記第1領域及び第2領域についての詳細な説明は図2で説明したので、省略する。
【0180】
図37及び図46を参照すると、前記導電パターン626、マスクパターン602、及び第1パターン604上に層間絶縁膜(図示せず)を形成する。前記層間絶縁膜は酸化物を含むことができ、前記酸化物の例としては、BPSG、TOSZ、USG、SOG、FOX、TEOS、又はHDP−CVD酸化物等が挙げられる。
【0181】
その後、前記層間絶縁膜の上部をエッチングして前記マスクパターン602の上部面を露出させる。そして、前記マスクパターン602は除去して前記層間絶縁膜の上部を持続的にエッチングして前記第1パターン604の上部面を露出させて前記第1パターン604の上部面と同じ高さの上部面を有する層間絶縁膜パターン630を形成する。
【0182】
前記露出された第1パターン604上部表面に第3不純物をイオン注入して前記第2不純物領域634を形成することができる。前記第3不純物は13族元素又は15族元素を含むことができ、前記第1不純物と実質的に同じである。
【0183】
一実施例によると、前記第2不純物領域634が低濃度領域628及び高濃度領域632を含むことができる。前記の場合、前記層間絶縁膜を形成する前、前記導電パターン626によって露出された第1パターン604の側面に第3不純物を一次イオン注入して低濃度領域628を形成する。前記一次イオン注入は、前記第1パターン604の上部面に対して傾いた状態で行われる。その後、前記層間絶縁膜パターン630を形成した後、前記露出された第1パターン604上部面に第3不純物を二次イオン注入して高濃度領域632を形成する。前記二次イオン注入は、前記第1パターン604の上部面と垂直方向で行われる。
【0184】
図27及び図28を更に参照すると、第2不純物領域634が形成された第1パターン604上にパッド636を形成する。
【0185】
より詳細に説明すると、前記第1パターン604をシード(seed)として使用して選択的エピタキシャル成長工程によって前記第1パターン604上にパッド636を形成する。前記パッド636は前記第1パターン604と実質的に同じ格子を有する。
【0186】
そして、前記選択的エピタキシャル成長工程を行う間に注入される反応ソースによって前記パッド636内に含まれる物質を異ならせることができる。例えば、前記基板600が単結晶シリコン基板600である場合、前記第1パターン604は前記単結晶シリコンを含む。そして、選択的エピタキシャル成長工程時、シリコンを含む反応ソースを注入した場合、前記パッド636は単結晶シリコンを含む。この場合、反応ソースには不純物として、13族元素又は15族元素が更に含まれることができる。
【0187】
又、前記選択的エピタキシャル成長工程は、上方のみに成長することではなく、前記第1パターン604から成長したエピ層は両側方にも成長することになる。このような現象で成長したパッド636は、前記第1パターン604より広い断面積を有することができる。
【0188】
前記パッド636の断面積を広くするために、前記層間絶縁膜パターンの上部一部をエッチングして前記第1パターン604の側面一部を露出させた後、選択的エピタキシャル成長工程を行うこともできる。
【0189】
詳細に図示されていないが、前記パッド636上には導電配線又はキャパシタを形成することができる。
【産業上の利用可能性】
【0190】
本発明によると、一体型ゲート電極/連結ラインを含むアクセス素子は、連結ラインの抵抗上昇を抑制することができる。又、アクセス素子の垂直ピラー上にコンタクトプラグが選択的エピタキシャル成長工程によって形成されることにより、垂直ピラー及びコンタクトプラグの間の抵抗上昇も抑制することができる。そして、埋め込みビットラインがオフセット領域を有することにより、埋め込みビットラインが垂直ピラーと自己整列構造を有することができる。
【0191】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【0192】
【図1】時間によるデザインルールの減少と工程ウェーハ毎にダイの数量間の関係を説明するためのグラフである。
【図2】従来技術による垂直方向のチャンネルを有するアクセス素子を含むメモリセルアレイを説明するための図である。
【図3】従来技術による垂直方向のチャンネルを有するアクセス素子を含むメモリセルアレイを説明するための図である。
【図4】従来技術による垂直方向のチャンネルを有するアクセス素子を含むメモリセルアレイを説明するための図である。
【図5】本発明の実施例による垂直方向のチャンネルを有するアクセス素子を含むメモリセルアレイを説明するための斜視図である。
【図6】図5に図示されたメモリセルアレイを説明するための断面図である。
【図7】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図8】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図9】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図10】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図11】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図12】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図13】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図14】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図15】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図16】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図17】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図18】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図19】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図20】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図21】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図22】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図23】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図24】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図25】本発明の実施例によってデザインされ製造されたメモリシステムを説明するための図である。
【図26】本発明の実施例によってデザインされ製造されたメモリシステムを説明するための図である。
【図27】本発明の実施例による半導体素子を説明するための斜視図である。
【図28】図27に図示された半導体素子を説明するためのI−I’に沿って切断した断面図である。
【図29】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図30】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図31】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図32】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図33】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図34】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図35】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図36】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図37】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図38】図29に図示された半導体素子の形成方法を説明するための工程断面図である。
【図39】図30に図示された半導体素子の形成方法を説明するための工程断面図である。
【図40】図31に図示された半導体素子の形成方法を説明するための工程断面図である。
【図41】図32に図示された半導体素子の形成方法を説明するための工程断面図である。
【図42】図33に図示された半導体素子の形成方法を説明するための工程断面図である。
【図43】図34に図示された半導体素子の形成方法を説明するための工程断面図である。
【図44】図35に図示された半導体素子の形成方法を説明するための工程断面図である。
【図45】図36に図示された半導体素子の形成方法を説明するための工程断面図である。
【図46】図37に図示された半導体素子の形成方法を説明するための工程断面図である。
【符号の説明】
【0193】
100 基板
102 垂直ピラー
106 ゲート絶縁パターン
130 下部ソース/ドレイン領域
140 上部ソース/ドレイン領域
145 コンタクトパッド
170 ビットライン
180 ワードライン
190 アクセス素子
【技術分野】
【0001】
本発明は、アクセス装置、これを含む半導体装置、及びアクセス装置を製造する方法に関する。より詳細には、垂直方向のチャンネルを有するアクセス装置、これを含む半導体装置、及びアクセス装置を製造する方法に関する。
【背景技術】
【0002】
現代電子機器の作動は、半導体装置を形成するために配置されたそれぞれの要素の遂行能力で主に予見される。DRAMは、過去から現在まで半導体装置の代表例である。DRAMは、データを保存するためにコンピュータシステムと他の消費電子機器で幅広く常用される。DRAMとして機能する要素が、機能的低下なしに実質的に減少したサイズを有することにより、電子機器のデータ保存能力は十数年間顕著に増加している。
【0003】
DRAMは広大なメモリセルアレイとして理解されることができる。メモリセルアレイは横単位(row−wise)ワードライン及び縦単位(columnar)ビットラインを含むマトリックスの交差点にそれぞれ配置される。それぞれのメモリセルは電界効果トランジスタ(FET)を含み、前記電界効果トランジスタはキャパシタのような保存要素と連結される。アクセス要素のゲート領域に印加される制御電圧によってリード/ライト動作を行う間、アクセス要素はストレージ要素から/への電荷の移動を許容する。
【0004】
DRAMの単位サイズ毎に保存能力は、メモリセルアレイを形成するメモリセルのための可能な最大集積密度によって主に決定される。即ち、アクティブ要素及び保存要素のサイズ(即ち、占める面積)は、可能な最大集積密度によって決定される。従って、アクセス要素と保存要素のサイズを最小化し、集積密度を改善させるための試みが行われ続けている。
【0005】
半導体装置の集積密度の実際的な問題は、半導体装置を製造するために使用される技術によって制限される。即ち、半導体装置の製造に適用される可能な技術は、半導体装置を形成するそれぞれの要素の物理的スケールを限定する。このようなスケール又はフィーチャーサイズ(feature size)「F」は、要素の最小形状を指名するために使用され、主に完成される半導体装置の最大集積密度を決定する。例えば、図1は、デザインルールが小さくなることと多様なDRAMデザインファミリーとの間の連関性を説明するためのグラフである。−□−は減少するデザインルールを示し、−△−、−▽−、及び−○−はそれぞれ多様なDRAMデザインファミリーを示す。−△−、−▽−、及び−○−はそれぞれ8F2ファミリー、6F2ファミリー、4F2ファミリーを示す。
【0006】
製造ウェーハ当たり、実際及び推定されるダイ(die)総計は、2002年から2010年までの期間によって各デザインファミリーを示す。例えば、半導体装置は4F2は製造ウェーハ毎に生産されたダイの数量が大幅増加したことを明白に示している。
【0007】
しかし、4F2スケールを有して信頼性ある半導体素子を形成するために、考慮しなければならない追加的な注意点は、機能性の損失なしに構成要素のサイズを最小化することである。このような具合で、それぞれのメモリセルがメモリセルマトリックスで占める領域は、水平方向のアクセス要素は垂直方向のアクセス要素に代替することにより減少させることができる。水平方向のアクセス要素は、X/Y平面に重要チャンネルを有し、垂直方向のアクセス要素は、X/Y平面と直交するZ平面に重要チャンネルを有する。勿論、X、Y、及びZ方向の指定は基板の作業面に対して典型的になされる任意的なものである。下記では、X及びY方向はそれぞれ基板の表面を横切るワードライン及びビットラインの延長方向で、Z方向はX/Y平面の垂直方向である。即ち、X/Y平面は「水平方向」で、Z平面は「垂直方向」であり得る。
【0008】
図2、図3、及び図4は、従来技術による垂直方向のチャンネルを有するアクセス素子を含むメモリセルアレイを説明するための図である。
【0009】
図2乃至図4を参照すると、それぞれのアクセス要素は、埋め込みビットライン構造からストレージノード5に向かうZ方向に延長する垂直方向のチャンネルを含む。埋め込みビットラインは、基板の絶縁領域1上に形成され、ストレージノード5はワードライン4上に形成される。垂直チャンネルを、基板から上方に延長するシリコンピラーとして提供することができる。垂直チャンネルに沿って電荷の移動はゲートによって制御される。「ピラー」という用語においては、水平方向に配置された基板が、この基板から垂直方向に(Z方向に)延長する円柱又はピラー形状の構造物で占められていることが想定される。又、ピラーには所定の縦横比を有する垂直構造物が含まれる。
【0010】
図2及び図3を参照すると、垂直方向のチャンネルを含むそれぞれのメモリセルを、水平方向のチャンネルを含む従来のメモリセルと比較する時よりも密集して具備することができる。即ち、図2を参照すると、メモリセルアレイは2F×2Fメモリ配置を有するピラーアクティブパターンによって限定される。図3を参照すると、メモリセルアレイは、ワードライン4、ビットライン2、及び絶縁酸化スペーサを含む。
【0011】
しかし、垂直方向のチャンネルを含む従来のアクセス素子では、工程遂行回数と製造による問題が発生する。前記問題のうち、最も大きな問題はワードライン4のような連結ライン4の形成に関連した問題である。従来には、ワードライン4のような連結ライン4と、アクセス要素と連結されるゲート電極3が分離され形成された。単純に2段階の製造工程を行うという問題のみならず、連結ライン4とゲート電極3との間に自然酸化物又は他の汚染膜によって起こす連結ライン4の抵抗が上昇するという問題も共に発生する。
【0012】
他の問題は、垂直方向のチャンネルを有するアクセス要素と、保存要素のような後続して形成される連結部材間のコンタクト抵抗である。前記アクセス要素と後続して形成される連結部材間にも前述したように自然酸化物、汚染膜、及び物質膜等によってコンタクト抵抗が増加することになる。
【0013】
少なくともRAM素子で、垂直方向のチャンネルを有するアクセス要素では、高い水準のGIDL(Gate Induced Drain Leakage)現象が発生する場合がある。GIDL現象は、アクセス要素を含むメモリ素子のリフレッシュ速度及び消耗電力に対する負の効果を有する。
【0014】
垂直方向のアクセス要素が有する更に他の問題は、埋め込みビットライン(2)構造の自然的で幾何学的方向及び整列に関する。埋め込みビットライン(2)構造と関係する下部ソース/ドレインは、LD(Lightly Doped)構造を有することが好ましい。しかし、LD構造の下部ソース/ドレイン領域は形成するのが容易ではなく、多くの工程段階が要求され、整列に関連した問題もある。
【0015】
このような問題点と垂直方向のチャンネルを有するアクセス要素を含む半導体装置のデザイン及び製造に連関された他の問題点は、適切な費用と信頼性期待を有する装置を製造するのにおける多くの困難性である。
【特許文献1】米国特許第5885864号明細書
【特許文献2】米国特許出願公開第2006/0118846号明細書
【発明の開示】
【発明が解決しようとする課題】
【0016】
前述した問題点を解決するための本発明の一目的は、前記問題を解決して信頼できるデザイン及び製造工程で形成された垂直方向のチャンネルを有するアクセス素子を提供することにある。
【0017】
本発明の他の目的は、前記アクセス素子を含む半導体装置を提供することにある。
【0018】
本発明の更に他の目的は、前記アクセス素子を形成する方法を提供することにある。
【課題を解決するための手段】
【0019】
前述した本発明の目的を達成するために、本発明の実施例によるアクセス素子は、下部ソース/ドレイン領域と上部ソース/ドレイン領域を分離する垂直方向のチャンネル、前記チャンネル上に具備されるゲート絶縁パターン、及び前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体型ゲート電極/連結ラインを含み、前記一体型ゲート電極/連結ラインは前記ゲート絶縁パターンと隣接するように具備され、前記下部ソース/ドレインの一部と少なくともオーバーレイ(overlay)されるディセンディングリップ(descending lip)領域を含むことができる。
【0020】
本発明の一実施例によると、前記絶縁膜パターンは下部側面領域を含み、前記下部側面領域は前記チャンネルから延長され、前記下部ソース/ドレイン領域から前記ディセンディングリップ領域を分離することができる。
【0021】
本発明の他の実施例によると、前記一体型ゲート電極/連結ラインは一体型ゲート電極/ワードラインであり、前記下部ソース/ドレイン領域を埋め込みビットライン(buried bit line)構造内に配置することができる。
【0022】
本発明の更に他の実施例によると、前記埋め込みビットライン構造はオフセットステップ領域を含むことができる。
【0023】
本発明の更に他の実施例によると、前記下部ソース/ドレイン領域は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含むマルチレベルソース/ドレイン領域であり、前記第1ソース/ドレインは前記オフセットステップ領域の上部領域に配置され、前記第2ソース/ドレイン領域は前記オフセットステップ領域の下部領域に配置され得る。
【0024】
本発明の更に他の実施例によると、前記下部ソース/ドレイン領域は第1ソース/ドレイン領域及び第2ソース/ドレインを含み、前記第1ソース/ドレインは前記チャンネルを少なくとも一部取り囲む周辺領域に配置され、前記第2ソース/ドレイン領域は前記埋め込みビットラインの長手方向に延長する側面領域に配置され得る。
【0025】
本発明の更に他の実施例によると、前記アクセス素子は、前記上部ソース/ドレイン領域と電気的に連結されるコンタクトパッドを更に含むことができる。
【0026】
本発明の更に他の実施例によると、前記チャンネルはシリコン物質の垂直ピラーを含み、前記コンタクトパッドは前記シリコン物質からエピタキシャル成長されたシリコンコンタクトパッドであり得る。
【0027】
本発明の更に他の実施例によると、前記一体型ゲート電極/連結ラインは一体型ゲート電極/ワードラインであり、前記下部ソース/ドレイン領域は埋め込みビットライン内に配置され、前記一体型ゲート電極/ワードライン、前記チャンネル、前記下部ソース/ドレイン及び前記上部ソース/ドレインは、メモリセル内電界効果トランジスタとして結合され駆動することができる。
【0028】
本発明の更に他の実施例によると、前記一体型ゲート電極/連結ラインは、前記チャンネルの少なくとも一部を完全に取り囲むことができる。
【0029】
前述した本発明の目的を達成するために、本発明の実施例による半導体装置は、基板上に隣接するように配置され、下部ソース/ドレイン及び上部ソース/ドレインを分離する垂直方向のチャンネル及び前記チャンネル上に形成されるゲート絶縁パターンを含む第1アクセス素子及び第2アクセス素子、前記基板上に配置され、前記第1及び第2アクセス素子を分離する第1層間絶縁膜、及び前記第1層間絶縁膜上に具備され、前記第1及び第2アクセス素子のチャンネルを連結する一体型ゲート電極/連結ラインを含み、前記一体型ゲート電極/連結ラインはディセンディングリップ領域を含み、前記ディセンディングリップ領域は前記第1又は第2アクセス素子のゲート絶縁パターンと隣接するように配置され前記第1又は第2アクセス素子の結合された下部ソース/ドレインの少なくとも一部とオーバーレイされ得る。
【0030】
本発明の一実施例によると、前記ゲート絶縁パターンは前記チャンネルから延長し、前記下部ソース/ドレイン領域から前記一体型ゲート電極/連結ラインのディセンディングリップ領域を分離する下部側面領域を含むことができる。
【0031】
本発明の他の実施例によると、前記半導体素子は半導体メモリ素子であり、前記一体型ゲート電極/連結ラインは一体型ゲート電極/ワードラインであり、それぞれの前記下部ソース/ドレイン領域はそれぞれの埋め込みビットライン構造内に配置され得る。
【0032】
本発明の更に他の実施例によると、前記それぞれの下部ソース/ドレイン領域は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含むマルチレベルソース/ドレインであり、前記第1ソース/ドレインはオフセットステップ領域の上部領域に形成され、前記第2ソース/ドレインは前記オフセットステップ領域の下部領域に形成され得る。
【0033】
本発明の更に他の実施例によると、前記それぞれの下部ソース/ドレイン領域は第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含み、前記第1ソース/ドレイン領域は前記チャンネルを少なくとも一部取り囲む周辺領域に形成され、前記第2ソース/ドレイン領域は埋め込みビットラインの長手方向に延長される側面領域に形成され得る。
【0034】
本発明の更に他の実施例によると、前記それぞれの一体型ゲート電極/連結ラインはゲート電極/ワードラインで、それぞれの下部ソース/ドレインは埋め込みビットライン構造内に配置され、前記第1及び第2アクセス素子は各メモリセルの電界効果トランジスタとして動作することができる。
【0035】
本発明の更に他の実施例によると、前記半導体素子は、DRAM、SRAM、PRAM、NOR型フラッシュメモリ、及びNAND型フラッシュメモリで構成されたグループから選択された1つであり得る。
【0036】
前述した本発明の目的を達成するために、本発明の実施例によるメモリシステムは、メモリの作動を制御するために前記メモリと連結されるメモリコントローラを含み、前記メモリはメモリセル領域を含み、前記メモリセル領域はメモリセルアレイを含み、前記アレイ内のそれぞれのメモリセルはアクセス要素及び保存要素を含み、それぞれのアクセス要素は、下部ソース/ドレイン領域及び上部ソース/ドレイン領域を分離する垂直方向のチャンネル、前記チャンネル上に配置されるゲート絶縁パターン及び前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体型ゲート電極/ワードラインを含み、前記一体型ゲート電極/ワードラインは前記ゲート絶縁パターンと隣接するように具備され前記下部ソース/ドレイン領域に少なくとも一部オーバーレイされるディセンディングリップ領域を含むことができる。
【0037】
本発明の一実施例によると、前記ゲート絶縁パターンは下部側面領域を含み、前記下部側面領域は前記チャンネルから延長され、前記下部ソース/ドレイン領域から前記一体型ゲート電極/ワードラインのディセンディングリップ領域を分離することができる。
【0038】
本発明の更に他の実施例によると、前記下部ソース/ドレイン領域は、オフセットステップ領域を含む埋め込みビットライン構造内に配置され得る。
【0039】
本発明の更に他の実施例によると、前記下部ソース/ドレイン領域は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含むマルチレベルソース/ドレインであり、前記第1ソース/ドレイン領域は前記オフセットステップ領域の上部領域に配置され、前記第2ソース/ドレイン領域は前記オフセットステップ領域の下部領域に配置され得る。
【0040】
本発明の更に他の実施例によると、前記下部ソース/ドレイン領域は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含み、前記第1ソース/ドレイン領域は、前記チャンネルの少なくとも一部を取り囲む周辺領域に配置され、前記第2ソース/ドレイン領域は前記埋め込みビットライン構造の長手方向に延長する側面領域に配置され得る。
【0041】
本発明の更に他の実施例によると、前記メモリは、DRAM、SRAM、PRAM、NOR型フラッシュメモリ、及びNAND型フラッシュメモリで構成されたグループから選択された1つであり得る。
【0042】
本発明の更に他の実施例によると、前記メモリは周辺領域を更に含み、前記周辺領域は、第1ソース/ドレイン及び第2ソース/ドレインを分離する水平方向のチャンネルを含む第1タイプアクセス素子、及び下部ソース/ドレイン及び上部ソース/ドレインを分離する垂直方向のチャンネル、前記チャンネル上に具備されるゲート絶縁パターン、及び前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体のゲート電極/ワードラインを含む第2タイプアクセス素子を含み、前記一体のゲート電極/ワードラインは前記ゲート絶縁パターンに隣接するように配置され、前記下部ソース/ドレイン領域の少なくとも一部にオーバーレイされるディセンディングリップ領域を含むことができる。
【0043】
前述した本発明の目的を達成するために、本発明の実施例によるアクセス素子の形成方法において、基板表面から垂直方向に延長する垂直ピラーを形成する。前記垂直ピラーの側面上にゲート絶縁パターンを形成する。自己整列された下部ソース/ドレイン領域を形成するために前記ゲート絶縁パターン上に形成される犠牲ゲートスペーサを利用する。前記犠牲ゲートスペーサを一体型ゲート電極/連結ラインに交換する。
【0044】
本発明の一実施例によると、前記垂直ピラーは、前記基板上にピラーマスクパターンを形成し、前記ピラーマスクを利用して前記基板をエッチングすることにより形成され得る。
【0045】
本発明の他の実施例によると、前記ゲート絶縁パターンは、前記チャンネルから延長して前記下部ソース/ドレイン領域から前記一体型ゲート電極/連結ラインのディセンディングリップ領域を分離する下部側面領域を含むことができる。
【0046】
本発明の更に他の実施例によると、前記自己整列された下部ソース/ドレインを形成するために前記ゲート絶縁パターン上に形成された犠牲ゲートスペーサを利用する段階及び前記犠牲ゲートスペーサを前記一体型ゲート電極/連結ラインに交換する段階は、前記基板に形成され、前記犠牲ゲートスペーサ下に延長される第1ソース/ドレイン膜を形成することができる。
【0047】
本発明の更に他の実施例によると、前記基板に第1ソース/ドレイン膜を形成することは、前記基板に不純物を注入し、前記ゲート絶縁パターン上に犠牲ゲートスペーサを形成することができる。
【0048】
本発明の更に他の実施例によると、前記基板に前記第1ソース/ドレイン膜を形成することは、前記ゲート絶縁パターン上に犠牲ゲートスペーサを形成し、前記基板に不純物を注入し、前記不純物を犠牲ゲートスペーサ下に熱拡散させることができる。
【0049】
本発明の更に他の実施例によると、前記犠牲ゲートスペーサ及び第1オフセットリセス下に第1ソース/ドレイン領域を形成するために、前記犠牲ゲートスペーサの外部に露出された第1ソース/ドレイン膜の部分を含む基板を除去し、前記第1オフセットリセスに第2ソース/ドレイン膜を形成するために前記基板をドーピングすることができる。
【0050】
本発明の更に他の実施例によると、前記犠牲ゲートスペーサの側面上にハードマスクを形成し、前記ハードマスクパターン下に第2ソース/ドレイン領域を形成し、絶縁リセスを形成するために、前記犠牲ゲートスペーサ及びハードマスクパターンの外部に露出された第2ソース/ドレイン膜の部分を含む基板を除去し、前記ハードマスクパターンを除去し、前記絶縁リセスに第1層間絶縁膜を形成することができる。
【0051】
本発明の更に他の実施例によると、前記第1層間絶縁膜は、前記犠牲膜ゲートスペーサを少なくとも一部埋め立て、前記第1ソース/ドレイン領域より高く位置する上部表面を有することができる。
【0052】
本発明の更に他の実施例によると、前記犠牲ゲートスペーサを除去し、前記一体型ゲート電極/連結ラインの空間を形成することができる。
【0053】
本発明の更に他の実施例によると、前記一体型ゲート電極/連結ライン上に第2層間絶縁膜を形成し、前記垂直ピラーの上部に上部ソース/ドレイン領域を形成することができる。
【0054】
本発明の更に他の実施例によると、選択的エピタキシャル成長工程を利用して、前記上部ソース/ドレイン領域と電気的に連結されるコンタクトノードを形成することができる。
【0055】
本発明の更に他の実施例によると、前記下部ソース/ドレイン領域及び前記上部ソース/ドレイン領域の少なくとも一部は低い濃度領域を含むことができる。
【0056】
本発明の更に他の実施例によると、前記一体型ゲート電極/連結ラインは一体型ゲート電極/ワードラインで、前記下部ソース/ドレイン領域は埋め込みビットライン構造内に配置され得る。
【0057】
本発明の更に他の実施例によると、前記埋め込みビットライン構造は、第1及び第2ソース/ドレイン領域と前記絶縁リセスによって形成されるオフセットステップ領域を含むことができる。
【0058】
本発明の更に他の実施例によると、前記下部ソース/ドレイン領域は第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含み、前記第1ソース/ドレイン領域は前記垂直ピラーの少なくとも一部を取り囲む周辺領域に配置され、前記第2ソース/ドレイン領域は前記埋め込みビットライン構造の長手方向に延長する側面領域に配置され得る。
【0059】
本発明の更に他の実施例によると、前記垂直ピラーは、楕円の断面を有することができる。
【発明の効果】
【0060】
前述した本発明によると、一体型ゲート電極/連結ラインを含むアクセス素子は連結ラインの抵抗上昇を抑制することができる。又、アクセス素子の垂直ピラー上にコンタクトプラグが選択的エピタキシャル成長工程によって形成されることにより、垂直ピラー及びコンタクトプラグ間の抵抗上昇も抑制することができる。そして、埋め込みビットラインがオフセット領域を有することで、埋め込みビットラインが垂直ピラーと自己整列構造を有することができる。
【発明を実施するための最良の形態】
【0061】
本発明の実施例によるアクセス素子、これを含む半導体装置、及びアクセス素子を形成する方法について、添付図面を参照して詳細に説明する。
【0062】
本発明の実施例によるアクセス素子について詳細に説明する。
【0063】
図5は、本発明の一実施例による半導体素子を説明するための斜視図で、図6は、図5に図示された半導体素子を説明するための断面図である。
【0064】
図5を参照すると、半導体素子は、多数のワードライン180、多数のビットライン170、及び多数のアクセス素子190を含む。この際、図5は、DRAMのようなメモリ素子のメモリセルアレイ部分を図示した図である。ここで、「アクセス素子190」は、半導体素子で使用されるアクティブ要素を含む。アクセス素子190は、ソース/ドレイン領域によって分離されるチャンネル領域を含む。例えば、水平アクセス素子190は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域によって分離される水平方向のチャンネル領域を含む。垂直アクセス素子190は、下部ソース/ドレイン領域130及び上部ソース/ドレイン領域140によって分離される垂直方向のチャンネル領域を含む。又、アクティブ要素は、電子又は正孔のような電荷が1つのソース/ドレイン領域から他のソース/ドレイン領域に又は1つのソース/ドレインから他のアクセス要素と連結された要素にフロー又は移動することを制御する。
【0065】
ワードライン180は第1方向に延長し、ビットライン170は第2方向に延長する。一実施例によると、第1方向及び第2方向は、垂直方向であり得る。即ち、ワードライン180はX方向に延長し、ビットライン170はY方向に延長することができる。
【0066】
アクセス素子190を、ワードライン180及びビットライン170が交差する交差点に配置することができる。アクセス素子190は、垂直ピラー102、下部ソース/ドレイン領域130、及び上部ソース/ドレイン領域140を含み、垂直ピラー102は、下部ソース/ドレイン領域130及び上部ソース/ドレイン領域140を分離する垂直方向のチャンネル領域を含むことができる。ここで、「垂直」は「水平」と幾何学的に区分されることを意味する。例えば、基板100の表面と90°をなす場合、これは明白に垂直である。しかし、本発明では基板100の表面と90°乃至45°をなす場合に拡張することも「垂直」を意味するものである。
【0067】
上部ソース/ドレイン領域140は、コンタクトパッド145と連結される。コンタクトパッド145を、選択的エピタキシャル成長工程によって形成することができるが、本発明はコンタクトパッド145の形成工程を限定するものではない。
【0068】
図6を参照すると、多数のワードライン180は、一体型ゲート電極/ワードライン180構造を有する。ここで、「一体型」は垂直方向のチャンネルを取り囲むゲート電極と連結ラインに対応するもの(即ち、ワードライン)とを全部含む単一導電構造を意味する。本発明の実施例によると、一体型ゲート電極/ワードライン180はワードラインとして機能し、メモリセルのワードライン180に印加された電圧によって垂直方向のチャンネルを形成することができる。
【0069】
それぞれの一体型ゲート電極/ワードライン180は、ゲート絶縁パターン106によって絶縁される。ゲート絶縁パターン106は、アクセス素子190の垂直方向のチャンネルのために形成された多数の垂直ピラー102に具備される。ゲート絶縁パターン106は、一体型ゲート電極/ワードライン180のディセンディングリップ(descending lip)領域181を絶縁する。ディセンディングリップ領域181は、下部ソース/ドレイン領域130の少なくとも一部とオーバーレイ(overlay)される。
【0070】
前記のようにゲート電極及びワードライン180が一体型である場合、ゲート電極及び連結ライン(即ち、ワードライン)間の抵抗が増加することを抑制することができる。又、一体型ゲート電極/ワードライン180は同一工程によって形成される。従って、半導体素子の製造工程をより単純化することができる。
【0071】
隣接したアクセス要素と隣接したアクセス要素の埋め込みビットライン170領域は、絶縁リセス151内に部分的に形成された第1層間絶縁膜155によって分離される。絶縁リセス151は、基板100の隣接したアクセス要素間に形成される。不純物がドーピングされた絶縁領域158は、絶縁リセス151の下及び/又は隣接した基板100に選択的に提供されることができる。不純物がドーピングされた絶縁領域158には、隣接したアクセス要素のために追加的に電気的絶縁を行うことができる。
【0072】
下部ソース/ドレイン領域130は、オフセットステップ領域134と隣接するように形成されたドーピング領域を含む。ここで、「オフセットステップ領域134」は、少なくとも1つの物質が実質的な垂直から水平にそして水平から垂直に、又は実質的に水平から垂直にそして垂直から水平に連結されることを意味する。より詳細には、下部ソース/ドレイン領域130は、オフセット領域と関連したマルチレベルLD(multi−level lightly doped)ソース/ドレイン領域を含む。「LD」はドーピングされる不純物の濃度が互いに異なる2つを有する領域を意味する。前記の区分は不純物の種類、イオン注入エネルギー、不純物密度、イオン注入領域等によって多様である。例えば、LDソース/ドレイン領域を形成する工程は同一か、他の条件下で行われる分離されたドーピング工程によって形成されることができる。
【0073】
「マルチレベル」は、下部ソース/ドレイン領域130が互いに基板100の表面上に互いに異なる垂直レベルに形成された互いに異なるドーピング領域を含むことを意味する。例えば、マルチレベル下部ソース/ドレイン領域130は、第1ソース/ドレイン領域114及び第2ソース/ドレイン領域124を形成する。第1ソース/ドレイン領域114は、第1不純物をオフセットステップ領域134の上部領域にドーピング(又は、イオン注入)することにより、第2ソース/ドレイン領域124は第2不純物をオフセットステップ領域134の下部領域にドーピング(又は、イオン注入)することにより形成されることができる。オフセットステップ領域134に第1及び第2ソース/ドレイン領域114、124を含む単一下部ソース/ドレイン領域130を形成する。即ち、第1及び第2ソース/ドレイン領域114、124は、オフセットステップ領域134の互いに異なる垂直レベルに形成されるが、互いに電気的に連結される。
【0074】
下部ソース/ドレイン領域130は、垂直のチャンネルを形成する間に、「自己整列」される。下部ソース/ドレイン領域130は、追加的なマスキング又はエッチバック工程なしに整列される。又、下部ソース/ドレイン領域130は、LD(Lightly Doped)構造を有する。又、自己整列された下部ソース/ドレイン領域130を、一体型ゲート電極/連結ライン180を形成する間に形成することができる。
【0075】
一体型ゲート電極/ワードライン180構造は、特異な幾何学構造を有する。従来の垂直方向のチャンネルを有するアクセス要素は、一定の厚みを有するワードライン180によって連結される(特許文献1、特許文献2を参照)。この際、ワードライン180は、基板100の上部表面又は基板100上に形成されたゲート絶縁パターン106を横切って延長される。反面、本発明の実施例による一体型ゲート電極/ワードライン180は、一定ではない厚みを有する。より詳細には、一体型ゲート電極/ワードライン180は、それぞれの垂直ピラー102を取り囲む(或いは、部分的に取り囲む)ゲート絶縁パターン106上に形成されたディセンディングリップ領域181を含む。ディセンディングリップ領域181は、下部ソース/ドレイン領域130の少なくとも一部とオーバーレイされ、ディセンディングリップ領域181は、ゲート絶縁パターン106によって下部ソース/ドレイン領域130から分離される。ディセンディングリップ領域181は、ゲート絶縁パターン106及び第1層間絶縁膜155の間に配置される。この際、第1層間絶縁膜155は、下部ソース/ドレイン領域130の上部面とゲート絶縁パターン106の下部側面領域116より高い上部面を有し、一方向に延長する。
【0076】
本発明の実施例において、一体型ゲート電極/ワードライン180のディセンディングリップ領域181は、自己整列された下部ソース/ドレイン領域130と関連した工程方法による結果である。即ち、垂直ピラー102と連関された自己整列された下部ソース/ドレイン領域130の形成と、垂直ピラー102を取り囲む一体型ゲート電極/ワードライン180の形成は、下部ソース/ドレイン領域130の一部とオーバーレイされる一体型ゲート電極/ワードライン180のディセンディングリップ領域181形成の結果である。
【0077】
図7乃至図24は、本発明の実施例によるアクセス素子を形成する方法を説明するための図である。特に、DRAMのような半導体素子タイプを実施例で説明する。しかし、本発明のアクセス素子の形成方法は、垂直方向のチャンネルを含むアクセス要素を含む他の形態の半導体素子の製造工程に適用されることができる。
【0078】
図7を参照すると、所定の第1導電型の基板200を部分的にエッチングして多数の垂直方向のピラー202を形成する。前記第1導電型はN型又はP型の導電型であり得る。一実施例によると、部分的なエッチングは初期基板200上に形成されたピラーマスクパターン204によって行われることができる。ピラーマスクパターン204は、シリコン窒化物のような窒化物又は絶縁物を含むことができる。
【0079】
本発明の実施例によると、垂直ピラー202を、エッチングされた基板200の上部表面上に約150nm乃至約250nmの高さ及び約40nmの幅に形成することができる。垂直ピラー202を、四角形、円形、楕円形等の断面を有するように形成することができる。例えば、垂直ピラー202は円形又は楕円形の断面を有することが好ましい。これは、四角断面を有する垂直ピラー202は角部位に電場が集中され、前記電場は製造工程で悪い影響を及ぼす虞があるためである。
【0080】
垂直ピラー202を形成するための基板200をエッチングする工程は、垂直ピラー202の高さ、幅、及び断面的の形状のみならず、基板200が含む物質、目的するピラーマスクパターン204の幾何学的構造によって多様である。一実施例において、前記エッチング工程は、RIE(Reactive Ion Etching,反応性イオンエッチング)及び/又は等方性エッチングを使用することができる。
【0081】
図8及び図9を参照すると、垂直ピラー202を形成した後、基板200上にゲート絶縁膜206aを形成する。ゲート絶縁膜206aは、ピラーマスクパターン204によってマスキングされた垂直ピラー202の側面及び露出された基板200の上部表面を覆うように形成される。
【0082】
第1ソース/ドレイン膜210を形成するために、第1ドーピング工程208を行う。第1ドーピング工程208の例としては、イオン注入工程が挙げられる。
【0083】
垂直ピラー202の側面に犠牲ゲートスペーサ212を形成する。犠牲ゲートスペーサ212は、第1蒸着工程によって犠牲膜を基板200上に形成する。犠牲膜を、垂直ピラー202、ピラーマスクパターン204、及び基板200のプロファイルに沿って連続的に形成することができる。犠牲膜を、ポリシリコン、シリコン窒化物、シリコンゲルマニウム等を利用して形成することができる。一実施例において、犠牲膜を約200Åの厚みに形成することができる。その後、犠牲膜の側面部位を除去するために、RIE工程のような選択的エッチバック工程を行って犠牲ゲートスペーサ212を形成する。犠牲ゲートスペーサ212は垂直ピラー202の側面上に形成され、予め設定された側面幅を有する。
【0084】
ゲート絶縁膜206a及び/又は犠牲ゲートスペーサ212及び第1ドーピング工程208の工程順序は選択的であり得る。一実施例において、第1ドーピング工程208を、ゲート絶縁膜206aを蒸着する前又は後に行うことができるが、犠牲ゲートスペーサ212を形成する前に形成される。第1ドーピング工程208は、第1ソース/ドレイン膜210を限定するために、1つ又はその以上の第2導電型を有する不純物を利用して約10KeV以下のエネルギーで行われる。第2導電型を有する不純物は、基板200に含まれた第1導電型と反対の導電型を有することができる。前記第2導電型を有する不純物は、ホウ素(B)、リン(P)、又はヒ素(As)を含むことができる。
【0085】
選択的に、第1ソース/ドレイン膜210は、第1犠牲ゲートスペーサ212をマスクとして第1ドーピング工程208を行うことで形成されることができ、続いて、熱拡散工程を行うことができる。熱拡散工程は、目的する不純物の分配と基板200の上部表面(特に、犠牲ゲートスペーサ212の下に配置される基板200の上部表面)に第1ソース/ドレイン膜の濃度を限定するために使用される。
【0086】
本発明の一実施例によると、第1ソース/ドレイン膜210を、基板200の上部表面に約200Åの厚みに形成することができる。他の実施例によると、第1ソース/ドレイン膜210を、基板200の表面部位に約1000Å以下の厚みに形成することができる。第1ドーピング工程208は、目的する不純物分布、濃度、及び注入の深さを達成するために、イオン注入及び/又は多数の熱拡散工程を含むことができる。
【0087】
ゲート絶縁膜206aは、シリコン酸化物又は高誘電率物質を含む。高誘電率物質の例としては、ハフニウム酸化物又はタンタル酸化物が挙げられる。ゲート絶縁膜206aを、約40Å又はそれ以下の厚みに形成することができる。ゲート絶縁膜206aを、第1ドーピング工程208前又は後に形成することができる。
【0088】
図10を参照すると、ゲート絶縁膜206a、第1ソース/ドレイン膜210、及び犠牲ゲートスペーサ212を形成した後、第1オフセットステップリセス218を形成するために、ピラーマスクパターン204及び犠牲ゲートスペーサ212によって露出された基板200部位及び前記露出された基板200部位に形成されたゲート絶縁膜206aをRIE工程のようなエッチング工程を利用して除去する。第1オフセットステップリセス218の垂直厚みは、第1ソース/ドレイン膜210のイオン注入深さより実質的に小さいことがある。前記除去工程によって基板200上にゲート絶縁パターン206及び第1ソース/ドレイン領域210を形成することができる。ゲート絶縁パターン206は、犠牲ゲートスペーサ212の下部表面と犠牲ゲートスペーサ212の下に形成された第1ソース/ドレイン領域210を分離する下部側方領域を含む。
【0089】
第1ソース/ドレイン領域210の側面領域の幅は、垂直ピラー202上に形成された犠牲ゲートスペーサ212の厚みと連関している。即ち、第1ソース/ドレイン領域210が垂直ピラー202に対して自己整列方式で形成されることができる。
【0090】
従って、第1ソース/ドレイン領域210を形成するために、追加的なフォト工程が必要ではない。そして、それぞれの第1ソース/ドレイン領域210は、不純物の濃度、物理的サイズ、及び垂直ピラー202に対して整列に関して正確に定義される。第1ソース/ドレイン領域210は、垂直ピラー202に形成される垂直方向チャンネルの一端が形成される下部ソース/ドレイン領域238の一部として機能することができる。自己整列された下部ソース/ドレイン領域238は、埋め込みビットライン構造内に配置され得る。又、このような自己整列された下部ソース/ドレイン領域238を、同じ物質を利用して優秀に制御されるドーピング工程を利用して形成することができる。
【0091】
図11及び図12を参照すると、第2ドーピング工程217は、ピラーマスクパターン204及び犠牲ゲートスペーサ212をドーピングマスクとして使用して行われる。第2ドーピング工程217は、第2ソース/ドレイン膜220を形成するために、基板200(特に、基板の第1オフセットリセス)に第2導電型の不純物を追加的にイオン注入することにより行われる。第2ソース/ドレイン膜220のドーピング深さは、約200Å乃至約500Åを有することができる。第2ソース/ドレイン膜220は、第1ソース/ドレイン膜210と電気的に連結されるように形成される。「電気的連結」という用語は、第1ソース/ドレイン領域210及び第2ソース/ドレイン領域が含む第2導電型の不純物は、アクセス素子の作動中、任意的な電荷のプールとして機能することができるということを意味する。それで、第1及び第2ソース/ドレイン領域は下部ソース/ドレインを効果的に形成する。
【0092】
図12を参照すると、第2ソース/ドレイン領域は、前記第2ソース/ドレイン膜220から形成される。犠牲ゲートスペーサ212の側面上にハードマスクパターン230を形成する。ハードマスクパターン230、基板200の表面上にハードマスク膜を蒸着し、ピラーマスクパターン204及び/又は犠牲ゲートスペーサ212を研磨阻止膜として使用してハードマスク膜の上部表面を平坦化工程を行った後、フォトレジストパターンをハードマスク膜上に形成し、フォトレジストパターンをエッチングマスクとして使用してRIEエッチング工程を行うことにより形成されることができる。前記フォトレジストパターンは除去される。
【0093】
犠牲ゲートスペーサ212の側面に形成されたハードマスクパターン230を、第2ソース/ドレイン領域の側面厚みを限定するのに使用することができる。ハードマスクパターン230をマスクとして使用して露出された基板200をRIE工程等を利用してエッチングして、絶縁リセス232を形成する。絶縁リセス232は、第1層間絶縁膜250と共に、隣接したアクセス要素を分離して電気的に絶縁させる。絶縁リセス232を形成する工程を行う間、前記ハードマスクパターン230の外部に露出された第2ソース/ドレイン膜220がエッチングされ、ハードマスクパターン230の下に第2ソース/ドレイン領域が形成される。絶縁リセス232は約2500Åの深さに形成される。
【0094】
絶縁リセス232が形成された後、第3ドーピング工程で基板200に絶縁領域240を選択的に形成する。絶縁領域240は、隣接したアクセス要素を追加的に電気的絶縁させるための追加的な特徴部である。絶縁領域240を、絶縁リセス232に第1導電型を有する不純物をイオン注入することにより形成することができる。絶縁領域240を、埋め込みビットライン170構造の下で絶縁リセス232の底に形成することができる。絶縁領域240の必要性は、基板200を構成する物質、隣接したアクセス要素間の離隔距離及び多様な要素と領域の導電型濃度によって決定されるものである。例えば、基板200がSOI基板200である場合、絶縁領域240は必要ではない。
【0095】
絶縁領域240を形成した後、ハードマスクパターン230は寄生ゲート絶縁膜206aから除去される。前記除去工程で選択的エッチング工程を使用することができる。エッチング選択比は、ハードマスクパターン230に含まれた物質と犠牲ゲートスペーサ212に含まれた物質との関数である。
【0096】
図13を参照すると、ハードマスクパターン230を除去し、第2ソース/ドレイン領域及び絶縁リセス232を形成した後、第1層間絶縁膜250を基板200上に連続的に蒸着する。第1層間絶縁膜250を、FOX(Flowable Oxide)、HDP(High Density Plasma)酸化物、BPSG(Boro−Phosphous Silicon Glass)、USG(Undoped Silicon Glass)等を利用して形成することができる。基板200上に第1層間絶縁膜250を形成した後、ピラーマスクパターン204を研磨阻止膜として使用し、第1層間絶縁膜250が均一な第1厚み251を有するように第1層間絶縁膜250の上部を研磨する。
【0097】
図14を参照すると、均一な第1厚み251を有する第1層間絶縁膜250を第1厚み251より小さい第2厚み252を有するようにエッチバックして、第1層間絶縁膜パターン255を完成する。第1層間絶縁膜のエッチングは、HF又はLALのような物質を使用して、所定の時間でウェットエッチング工程及び/またはドライエッチングを利用して行われることができる。前記エッチング工程を、第1層間絶縁膜に含まれた物質がピラーマスクパターン204及び犠牲ゲートスペーサ212に含まれた物質と選択エッチング比を有することにより行うことができる。
【0098】
図5、図6、及び図14によると、埋め込みビットラインは、第2方向に延長する。第2方向は、ワードラインの第1方向と垂直方向である。図14を参照すると、埋め込みビットラインはオフセットステップ領域を含む。オフセットステップ領域は、下部ソース/ドレイン領域238を含む。下部ソース/ドレイン領域238は、オフセットステップ領域の多層垂直レベルに形成される。即ち、第1下部ソース/ドレイン領域214をオフセットステップ領域の上部レベルに位置するように形成され、第2下部ソース/ドレイン領域224は、オフセットステップ領域の下部レベルに位置するように形成される(前述したように、第1及び第2下部ソース/ドレイン領域214、224は電気的に連結されるように形成される)。
【0099】
図5、図17、及び図18を参照すると、下部ソース/ドレイン領域238は、第1ソース/ドレイン領域210及び第2ソース/ドレイン領域を含む。第1ソース/ドレイン領域210は、垂直ピラー202の少なくとも一部を取り囲む埋め込みビットラインの周辺領域に配置されるように形成され、第2ソース/ドレイン領域は、埋め込みビットライン構造の長手方向に延長する側面領域に具備されるように形成される。
【0100】
第1層間絶縁膜パターン255は、第1下部ソース/ドレインを完全に埋め立てることができる厚みを有するように形成される。第1層間絶縁膜パターン255は、ゲート絶縁パターン206の下部側面領域より高く、下部側面領域と垂直である方向に延長する上部面を有する。又、第1層間絶縁膜パターン255は、前記第1下部ソース/ドレイン領域214の最高レベルより高い上部面を有する。
【0101】
下部ソース/ドレイン領域238を完全に埋め立てるように形成された第1層間絶縁膜パターン255は、GIDL(Gate Induced Drain Leakage)現象を抑制することができる。GIDL効果は、ドレインとゲート要素との間が不完全に絶縁されるようにオーバーラップする場合に発生される。GIDLは、ロジック素子又は他の形態の半導体素子に深刻な問題を発生させるものではないが、メモリ素子の遂行速度に良くない影響を及ぼす。図7乃至図24を参照すると、第1層間絶縁膜パターン255は下部ソース/ドレイン領域238上で延長する。
【0102】
図15を参照すると、第1層間絶縁膜パターン255を形成した後、犠牲ゲートスペーサ212は垂直ピラー202から除去され、ゲート絶縁パターン206を露出させる。犠牲ゲート絶縁膜の選択的な除去は、等方性ウェットエッチング工程によって行われる。例えば、犠牲ゲートスペーサ212が窒化物を含む場合、リン酸(H3PO4)を使用するウェットエッチングで犠牲ゲートスペーサ212を除去することができる。しかし、犠牲ゲートスペーサ212がポリシリコン又はシリコン酸化物を含む場合、他のウェットエッチング液を利用して除去する。
【0103】
図16を参照すると、犠牲ゲートスペーサ212を除去した後、基板200上に導電膜260を連続的に蒸着し、導電膜260が均一な第1厚みを有するように導電膜260をピラーマスクパターン204を研磨阻止膜として使用する化学機械研磨工程を行って平坦化する。導電膜260は、ポリシリコン又は不純物がドーピングされたポリシリコン、タングステンのような金属、タンタル窒化物のような金属窒化物、金属シリサイド又はこれらの混合物を利用して形成されることができる。導電物質を薄膜状態で積層させて多層構造の導電膜260を形成することができる。
【0104】
図17及び図18を参照すると、導電膜260を平坦化した後、導電膜260が第1厚みより小さい第2厚みを有するように導電膜260をエッチバックする。目的とする第2厚みを有する導電膜260は、一体型ゲート電極/ワードライン280として機能する。一体型ゲート電極/ワードライン280は、導電膜260の物質によって多様な工程によって形成されることができる。しかし、本発明の実施例によると、導電膜260をRIE工程又は選択的ウェット工程によって形成することができる。
【0105】
垂直ピラー202の上部の一部が露出される。露出された垂直ピラー202の上部の一部は、エッチング工程によって一体型ゲート電極/ワードライン280の上部に位置する。垂直ピラー202の上部は、上部ソース/ドレイン領域290が形成される程度の領域だけ露出される。垂直ピラー202の上部は、一体型ゲート電極/ワードライン280の上部から約100nm程度露出され、一体型ゲート電極/ワードライン280構造は約150nmの厚みを有する。
【0106】
上部ソース/ドレイン領域290を形成する。例えば、ピラーマスクパターン204は除去される。露出された垂直ピラー202の上部に垂直に選択された不純物をドーピングさせる。しかし、後続の第2層間絶縁膜300を形成する段階で、ピラーマスクパターン204が継続して具備されることが有利である。このような場合、上部ソース/ドレイン領域290は、大きい角度のイオン注入工程、プラズマが追加されたイオン注入工程又は他のドーピング工程292を行うことにより、垂直ピラー202の上部に形成される。上部ソース/ドレイン領域290を形成する工程は熱拡散工程を含むことができ、前記熱拡散工程はピラーアクティブパターンの除去なしに、上部ソース/ドレイン領域290を形成する場合に使用される。実施例によると、上部ソース/ドレイン領域290はLD構造を有することができる。
【0107】
図19を参照すると、上部ソース/ドレインを形成した後、第2層間絶縁膜300を基板200上に形成し、ピラーマスクパターン204を研磨阻止膜として使用する平坦化工程を行って、均一な第1厚みを有する第2層間絶縁膜300を形成する。第2層間絶縁膜パターン310は、FO、HDP酸化物、BPSG、USG等を含むことができる。
【0108】
図20を参照すると、第2層間絶縁膜300を研磨した後、垂直ピラー202の上部表面を研磨阻止膜として使用する化学的機械的研磨工程を使用して、目的する第2厚みを有する層間絶縁膜を形成する。第2厚みは第1厚みより小さい。化学機械研磨工程は、ピラーマスクパターン204及び第2層間絶縁膜300の上部を共に除去することができる。これによって、第2層間絶縁膜パターン310を形成する。選択的に、第2層間絶縁膜300の上部をエッチングする前に、ハードマスクパターン230を選択的に除去することができる。
【0109】
図21によると、上部ソース/ドレインは後続して形成される保存要素のような要素によって直接的に電気的に連結されるように露出される。選択的に、導電性金属ライン又はこれと類似な構造を上部ソース/ドレイン領域290に連結することができる。
【0110】
図22を参照すると、キャパシタのような保存要素と連結される上部ソース/ドレイン領域290を形成するためにコンディショニングインプラント(conditioning implant)又は他の復帰(rehabilitating fabrication)工程320が行われる。コンディショニングインプラント320は、ピラーマスクパターン204を除去する工程及び/又は第2層間絶縁膜300の上部をエッチングを工程で発生された損傷をキュアリング(curing)する工程であり得る。付加的に、第2層間絶縁膜パターン310を形成する前上部ソース/ドレイン領域290を形成することに代えて、第2層間絶縁膜300の上部がマスキングされて、垂直ピラー202の上部に不純物を選択的に注入することができる。
【0111】
図23及び図24を参照すると、上部ソース/ドレイン領域290と上部連結要素との間に低いコンタクト抵抗を得るために、選択的エピタキシャル成長工程を使用して上部ソース/ドレイン領域290上にコンタクトノード330を形成することができる。前記上部連結要素として保存要素等が挙げられる。上部コンタクトノード330は顕著に低いコンタクト抵抗を提供することができる。
【0112】
本発明の多様な実施例は、LD構造を有するソース/ドレイン領域を図示化している。下部ソース/ドレイン領域238(図6及び図7参照)と上部ソース/ドレイン領域290はLD構造から恩恵を受ける。LDソース/ドレイン領域構造の利点は、前述したので省略する。しかし、本発明の実施例のソース/ドレイン領域は、LD構造のソース/ドレイン領域に限定されない。例えば、コントロールロジック装置に連関されたアクセス要素は、LD構造のソース/ドレイン領域を使用しなくてもよい。
【0113】
本発明の実施例による半導体メモリ装置では、従来の水平に配置されたアクセス要素のGIDLの発生を大幅減少させるか、防止する能力は注目に値する。従来技術の水平方向のアクセス要素とに関連するゲート酸化膜及び/又はソース/ドレイン領域の不純物濃度での工程の多様性は時々GIDLの発生を主導する。本発明の実施例による工程によって形成された垂直方向のチャンネルを有するアクセス要素と類似な要素の特異な配置はこのような問題を抑制する。
【0114】
後述する本発明の実施例によるアクセス素子の形成方法は、一体型ゲート電極/連結ライン280の形成と関連した「犠牲代替ゲート(sacrificial replacement gate)を開示する。即ち、一体型ゲート電極/連結ライン280のディセンディングリップ領域で側面幅を限定する犠牲ゲートスペーサ212の形成、除去、及び代替は、自己整列された下部ソース/ドレイン領域238を精巧に形成することができ、ゲート電極及び連結ラインを別途に形成しなくてもよい。
【0115】
「インプラント」又は「インプランテーション(implantation)」は、直接的なエネルギーフィールドを有して行われる不純物を注入する製造工程に限定されない。「インプランテーション」又は「インプランティング(implanting)」段階は、選択された不純物を有してターゲット物質で「ドーピング」する全ての工程を含む。
【0116】
上部/下部、上に/下に、水平の/垂直の等のような幾何学的又は空間的に記載された用語は、実施例によって記載されたことと関連した文脈によって使用される。このような用語は文字面通りに解されるものではない。X、Y、及びZ方向とその方向の関連した平面のような用語は、図示された実施例の脈絡で関連した方向に区別される。
【0117】
幾つかのDRAMの例は、本発明の実施例を記載するための手段として使用される。しかし、他の形態の半導体メモリ装置も本発明によって形成された垂直方向のチャンネルを有するアクセス要素(例えば、トランジスタ)から効果を得ることができる。他の形態のメモリの例としては、SRAM、PRAM、NOR型フラッシュメモリ、NAND型フラッシュメモリ等が挙げられる。ロジック回路も本発明の実施例によって製造された垂直方向のチャンネルを有するアクセス要素(例えば、トランジスタ)から効果を得ることができる。
【0118】
図25を参照すると、メモリシステムは、メモリコントローラ500及びメモリ502を含む。メモリ502はアクセス要素を含み、アクセス要素は垂直方向のチャンネルを含む。図26を参照すると、メモリはメモリセル領域510と1つ又はその以上の周辺領域512を含む。メモリセル領域510に形成されるメモリアレイの密度は、垂直方向のチャンネルを有するアクセスの要素によって適合させることができる。しかし、周辺領域512のアクセス領域は、本発明の実施例によるデザイン及び製造工程から恩恵を受けることができる。
【0119】
周辺領域512は、水平方向のチャンネルを有するアクセス要素と垂直方向のチャンネルを有するアクセス要素を混合して含むことができる。例えば、このように混合されたアクセス要素を、周辺領域に形成された少なくとも1つ以上のデコーダー回路に使用することができる。デコーダー回路は、メモリセル領域510でメモリアレイを横切って延長するワードラインに制御信号としてワードライン電圧を提供する。周辺領域512は、メモリセル領域より広く、隣接したアクセス要素間の離隔間隔がより広くなることができ、図7に図示された絶縁領域240のような電気的絶縁工程を減少させることができる。
【0120】
図27は、本発明の一実施例による半導体素子を説明するための概略的な斜視図で、図28は、図27に図示された半導体素子をI−I’に沿って切断した断面図である。
【0121】
図27及び図28を参照すると、半導体素子は、基板600上に具備されたアクティブパターン614、前記アクティブパターン614を互いに隔離させるためのフィールド絶縁膜パターン622と、不純物領域と、ゲート絶縁膜パターン616及び導電パターン626を含む。
【0122】
基板600としては、シリコン又はゲルマニウムを含む半導体基板又はSOI基板を使用することができる。
【0123】
アクティブパターン614は基板600上に具備される。それぞれのアクティブパターン614は、第1幅を有する第1パターン604と前記第1パターン604の下部に前記第1パターン604より広い幅を有する第2パターン612を含む。
【0124】
それぞれの第1パターン604は柱(pillar)形状を有し、それぞれの第2パターン612は一方向に延長するフィン(fin)形状を有する。前記第1パターン604は前記第2パターン612上に一列に具備され、前記それぞれの第2パターン612の延長方向と垂直方向にも一列に具備されてもよい。
【0125】
フィールド絶縁膜パターン622は、前記アクティブパターン614を隔離させる機能を行う。それぞれのフィールド絶縁膜パターン622は、前記第2パターン612の側壁と接して具備され、前記第2パターン612が上部面より高い上部面を有する。そして、図示されたように、それぞれのフィールド絶縁膜パターン622と前記第1パターン604は接しなく離隔して位置する。図示されたように、前記離隔された部位に導電パターン626が具備される。
【0126】
前記それぞれのフィールド絶縁膜パターン622は酸化物を含み、前記酸化物の例としては、シリコン酸化物及びシリコン酸窒化物等がある。前記シリコン酸化物として、BPSG(boro−phospho−silicate glass)、TOSZ(Tonen Silazene)、USG(undoped silicate glass)、SOG(spin on glass)、FOX(flowable oxide)、TEOS(tetra−ethyl−ortho−silicate)又はHDP−CVD(high density plasma−CVD)酸化物等が挙げられる。
【0127】
それぞれのフィールド絶縁膜パターン622の下部には、以後に説明される第1不純物領域618の不純物拡散を抑制するために、前記第1不純物領域618と反対導電型の不純物がドーピングされた拡散抑制領域620を具備することができる。例えば、前記第1不純物領域618が13族元素を含むと、前記拡散抑制領域620は15族元素を含むことができる。
【0128】
ゲート絶縁膜パターン616は、アクティブパターン614と導電パターン626を絶縁する機能を行う。それぞれのゲート絶縁膜パターン616は、前記第1パターン604の側面及び第2パターン612の上部面上に具備される。即ち、前記ゲート絶縁膜パターン616は、柱形状の第1パターン604を囲んで具備され、前記第2パターン612の上部面上に具備される。
【0129】
前記それぞれのゲート絶縁膜パターン616は、酸化物又は高誘電率物質を含むことができる。前記酸化物の例としては、シリコン酸化物(SiO2)が挙げられ、高誘電率物質としては、Y2O3、HfO2、ZrO2、Nb2O5、BaTiO3、SrTiO3等が挙げられる。
【0130】
導電パターン626は、トランジスタのゲート電極及びワードラインの機能を行うことになる。それぞれの導電パターン626は、ゲート絶縁膜パターン616と接して下部に突出した第1領域と、前記第1領域から延長され前記第1領域と同一位置の上部面を有して前記第1領域より狭い幅を有する第2領域を含む。特に、第1領域は前述したように、前記第1パターン604及びフィールド絶縁膜パターン622間の離隔した部位に具備されることにより、下部に突出した部位を有することになる。
【0131】
そして、前記第1領域は、前記ゲート絶縁膜パターン616が具備された第1パターン604を囲んで具備され、前記第2領域は隣接した第1領域と電気的に連結する。従って、前記第1領域は、トランジスタのゲート電極として機能し、前記第2領域は、トランジスタのワードラインとして機能する。
【0132】
又、前記導電パターン626の上部面は、前記第1パターン604の上部面より低いことがある。前記導電パターン626が具備されない第1パターン604の上部部位には第2不純物領域634が具備される。
【0133】
前記導電パターン626は不純物がドーピングされたポリシリコン、金属、金属窒化物、又は金属シリサイド等を含むことができる。
【0134】
前記のようにそれぞれの導電パターン626が下部に突出した第1領域及び前記第1領域と段差を有する第2領域を形成することにより、前記導電パターン626を含む半導体素子の工程段階を減少させることができ、より容易に半導体素子を形成することができる。又、前記半導体素子の信頼性を向上させることができる。
【0135】
不純物領域は、前記第2パターン612の上部に具備される第1不純物領域618と、前記第1パターン604の上部に具備される第2不純物領域634を含む。
【0136】
第1不純物領域618は、トランジスタのソース/ドレインとして機能する同時に、一方向に延長するビットラインとしても機能することができる。特に、第1不純物領域618がビットラインとして機能する時、前記ビットラインがトランジスタの下部に具備されることにより、埋め込みビットラインと称される。
【0137】
それぞれの第1不純物領域618は、第2パターン612の上部に具備される。即ち、前記第1不純物領域618は、前記第2パターン612の延長方向と同一方向に延長して具備される。そして、前記それぞれの第1不純物領域618は、前記第1パターン604と自己整列された(self−aligned)状態に具備される。
【0138】
前記第1不純物領域618は第1ドーズ量の第1不純物を含み、前記第1不純物はホウ素(B)等のような13族元素又は窒素(N)及びリン(P)のような15族元素を含むことができる。
【0139】
前記のように前記第1不純物領域618が前記第1パターン604によって自己整列されることにより、ゲート電極及びワードラインを一体に含む導電パターン626を容易にコントロールすることができ、これにより、半導体素子の信頼性を向上させることができる。
【0140】
第2不純物領域634は、前記第1不純物領域618と共にトランジスタのソース/ドレインとして機能する。前記第1不純物領域618及び第2不純物領域634が前記第1パターン604の上部及び下部に具備されることにより、前記第1パターン604の内側面に沿ってチャンネル領域が生成されることができる。即ち、前記チャンネル領域が前記基板600の表面を基準として垂直方向に生成される。
【0141】
前記第2不純物領域634は第2ドーズ量の第2不純物を含み、前記第2不純物はホウ素(B)等のような13族元素又は窒素(N)及びリン(P)のような15族元素を含むことができる。又、前記第2不純物は、前記第1不純物と実質的に同じであり得る。
【0142】
一実施例によると、前記第2不純物領域634は、低濃度領域628及び高濃度領域632を含むことができる。前記低濃度領域628は、前記第1パターン640の上部側面に位置し、前記高濃度領域632は前記第1パターン604の上部表面に位置する。
【0143】
又、前記半導体素子は、前記導電パターン626をキャパシタ又は導電配線と絶縁させる層間絶縁膜パターン630と、第2不純物領域634と電気的に連結されるキャパシタ(図示せず)及び導電配線(図示せず)と、前記第2不純物領域634と前記キャパシタ及び導電配線を電気的に連結させるパッド636を更に含むことができる。
【0144】
前記層間絶縁膜パターン630は前記導電パターン626上に具備され、前記第1パターン604の上部面と同じ位置の上部面を有する。
【0145】
前記パッド636は前記第2不純物領域634と接して具備され、前記第2不純物領域634より広い断面積を有することができる。又、前記パッド636は、前記第1パターン604と実質的に同じ格子構造を有することができる。
【0146】
前記キャパシタを、前記第2不純物領域634と接して具備させるか、前記パッド636上に具備させることもできる。前記キャパシタは円筒型、平板型、又は凹型等多様な構造を有することができる。
【0147】
前記導電配線は、前記第2不純物領域634と接して具備されるか、前記パッド636上に具備されることもある。
【0148】
前記半導体素子の導電パターン626がゲート電極及びワードラインを一体に含むことにより、前記半導体素子の工程段階を簡素化することができる。又、前記第1不純物領域618が前記第1パターン604によって自己整列されることにより、前記導電パターン626をより容易に制御することができる。そして、前記第2不純物領域634上に具備されたパッド636が前記第2不純物領域634より広い断面積を有し、前記第2不純物領域634と同じ格子を有することにより、前記パッド636の抵抗が低くなることができ、前記半導体素子の速度を向上させることができる。
【0149】
図29乃至図37は、図27に図示された半導体素子を一実施例によって形成する方法を説明するための概略的な工程斜視図で、図38乃至図46は、図28に図示された半導体素子を一実施例によって形成する方法を説明するための概略的な工程断面図である。
【0150】
図29及び図38を参照すると、基板600上にマスクパターン602を形成する。
【0151】
前記基板600としては、シリコン又はゲルマニウムを含む半導体基板又はSOI基板を使用することができる。前記マスクパターン602は六方体構造を有し、窒化物を含む。前記窒化物の例としては、シリコン窒化物が挙げられる。
【0152】
詳細に図示されていないが、前記基板600とマスクパターン620との間の応力を抑制するために、前記基板600上にパッド酸化膜(図示せず)を更に形成することができる。前記パッド酸化膜を熱酸化又は化学気相蒸着工程によって形成することができる。
【0153】
その後、前記マスクパターン602をエッチングマスクとして使用して前記基板600をエッチングする。前記エッチング工程によって柱形状を有して第1幅を有する第1パターン604が形成される。
【0154】
図30及び図39を参照すると、前記第1パターン604の側面及び基板600上にゲート絶縁膜606を形成する。特に、前記ゲート絶縁膜606は、前記第1パターン604及び基板600の表面のプロファイルに沿って連続的に形成される。
【0155】
前記ゲート絶縁膜606は、酸化物又は高誘電率物質を含む。前記酸化物の例としてはシリコン酸化物が挙げられ、前記シリコン酸化物を含むゲート絶縁膜606を、熱酸化又は化学気相蒸着工程によって形成することができる。
【0156】
前記高誘電率物質の例としては、Y2O3、HfO2、ZrO2、Nb2O5、BaTiO3、SrTiO3等が挙げられ、化学気相蒸着工程又は原子層積層工程等によって形成することができる。
【0157】
その後、前記第1パターン604によって限定される半導体基板600表面部位に第1不純物をイオン注入して、予備第1不純物領域608を形成する。
【0158】
前記第1不純物は13族元素又は15族元素を含み、第1ドーズ量で前記基板600表面部位に注入される。
【0159】
その後、詳細に図示されていないが、前記予備第1不純物領域608を形成した後、拡散工程を更に行うことができる。前記拡散工程によって前記予備第1アクティブパターン608が前記第1パターン604の中心方向に拡散されることができる。
【0160】
図31及び図40を参照すると、前記ゲート絶縁膜606が形成された第1パターン604の側壁に交替パターン610をそれぞれ形成する。
【0161】
前記交替パターン610は、それぞれ前記ゲート絶縁膜が形成された第1パターン604を囲み、一方向に延長されるフィン形状を有する。前記交替パターン610は、前記マスクパターン602と異なるエッチング選択比を有する物質を含み、例えば、前記交替パターン610はポリシリコンを含むことができる。
【0162】
前記交替パターン610を、以後エッチング工程でエッチングマスクとして使用することもでき、導電パターン626を形成するのにおいて導電パターン626のプロファイルを決定することになる。これについての説明は、以後に詳細に説明する。
【0163】
図32及び図41を参照すると、前記交替パターン610をエッチングマスクとして使用して前記基板600をエッチングする。この際、前記基板600上にはゲート絶縁膜606及び予備第1不純物領域608が形成されている。
【0164】
前記エッチング工程によって前記第1パターン604の下部には、前記第1幅より広い第2幅を有し、前記交替パターン610と同じ方向に延長する第2パターン612が形成される。この際、前記第1幅と第2幅の差異は、前記交替パターン610の線幅と実質的に同じである。前記第2パターン612上には前記第1パターン604が等間隔に一列に離隔して形成され、前記第2パターン612の延長方向と垂直方向にも前記第1パターン604が一列に形成される。
【0165】
又、前記エッチング工程によって前記ゲート絶縁膜606からゲート絶縁膜パターン616が形成される。前記ゲート絶縁膜パターン616は、前記第1パターン604の側面及び前記第2パターン612の上部面上に形成される。
【0166】
そして、前記エッチング工程によって前記予備第1不純物領域608から第1不純物領域618が形成される。前記第1不純物領域618は前記第2パターン612の上部側面に形成され、前記第1パターン604によって自己整列され形成される。前記第1不純物領域618を、前記第2パターン612の延長方向と同一方向に延長して形成することができる。特に、前記第1不純物領域618は、完成されるトランジスタのソース/ドレインとして機能する同時に、埋め込みビットラインとしても機能することになる。
【0167】
これにより、前記基板600上に第1パターン604及び第2パターン612を含むアクティブパターン614と、ゲート絶縁膜パターン616と、第1不純物領域618を形成することができる。
【0168】
図33及び図42を参照すると、前記アクティブパターン614によって露出された基板600に第2不純物をイオン注入して拡散抑制領域620を形成する。
【0169】
前記拡散抑制領域620は、前記第1不純物領域618の第1不純物が拡散されることを抑制する機能を行う。従って、前記第2不純物は前記第1不純物と異なる。例えば、前記第1不純物が13族元素を含む場合、前記第2不純物は15族元素を含むことができる。
【0170】
図34及び図43を参照すると、アクティブパターン614、ゲート絶縁膜パターン616、交替パターン610、第1不純物領域618、及び拡散抑制領域620が形成された基板600上にフィールド絶縁膜(図示せず)を形成する。
【0171】
前記フィールド絶縁膜は酸化物を含み、前記酸化物の例としては、BPSG、TOSZ、USG、SOG、FOX、TEOS、又はHDP−CVD酸化物等が挙げられる。
【0172】
その後、前記フィールド絶縁膜の上部をエッチングしてフィールド絶縁膜パターン622を形成する。前記フィールド絶縁膜パターン622は、前記アクティブパターン614の第2パターン612の側壁と接して、前記交替パターン610の下部側面と接して形成される。即ち、前記フィールド絶縁膜パターン622の上部面が前記第2パターン612の上部面より高く形成される。
【0173】
図35及び図44を参照すると、前記交替パターン610を除去して前記第1パターン604及びフィールド絶縁膜パターン622間にギャップ624を生成する。
【0174】
前記交替パターン610はシリコンを含み、前記マスクパターン602は窒化物を含み、前記フィールド絶縁膜パターン622は酸化物を含むことにより、シリコンのみを選択的にエッチングするエッチング剤を利用したウェットエッチングを行って前記交替パターン610を除去することができる。
【0175】
又、前記交替パターン610を除去することにより、前記ゲート絶縁膜パターン616が露出される。
【0176】
図36及び図45を参照すると、前記ギャップ624を埋め立てながら、前記ゲート絶縁膜パターン616及びフィールド絶縁膜パターン622上に導電膜(図示せず)を形成する。
【0177】
前記導電膜は不純物がドーピングされたシリコン、金属、金属窒化物、又は金属シリサイド等を含むことができる。
【0178】
その後、前記導電膜の上部一部をエッチングして導電パターン626を形成する。前記導電パターン626は、前記第1パターン604の上部一部を露出させるように前記第1パターン604の上部面より低い上部面を有するように形成される。
【0179】
前記導電パターン626は、図示されたように前記ギャップ624を埋め立て下部に突出した第1領域と、前記第1領域から延長され狭い幅を有する第2領域を含む。前記第1領域及び第2領域についての詳細な説明は図2で説明したので、省略する。
【0180】
図37及び図46を参照すると、前記導電パターン626、マスクパターン602、及び第1パターン604上に層間絶縁膜(図示せず)を形成する。前記層間絶縁膜は酸化物を含むことができ、前記酸化物の例としては、BPSG、TOSZ、USG、SOG、FOX、TEOS、又はHDP−CVD酸化物等が挙げられる。
【0181】
その後、前記層間絶縁膜の上部をエッチングして前記マスクパターン602の上部面を露出させる。そして、前記マスクパターン602は除去して前記層間絶縁膜の上部を持続的にエッチングして前記第1パターン604の上部面を露出させて前記第1パターン604の上部面と同じ高さの上部面を有する層間絶縁膜パターン630を形成する。
【0182】
前記露出された第1パターン604上部表面に第3不純物をイオン注入して前記第2不純物領域634を形成することができる。前記第3不純物は13族元素又は15族元素を含むことができ、前記第1不純物と実質的に同じである。
【0183】
一実施例によると、前記第2不純物領域634が低濃度領域628及び高濃度領域632を含むことができる。前記の場合、前記層間絶縁膜を形成する前、前記導電パターン626によって露出された第1パターン604の側面に第3不純物を一次イオン注入して低濃度領域628を形成する。前記一次イオン注入は、前記第1パターン604の上部面に対して傾いた状態で行われる。その後、前記層間絶縁膜パターン630を形成した後、前記露出された第1パターン604上部面に第3不純物を二次イオン注入して高濃度領域632を形成する。前記二次イオン注入は、前記第1パターン604の上部面と垂直方向で行われる。
【0184】
図27及び図28を更に参照すると、第2不純物領域634が形成された第1パターン604上にパッド636を形成する。
【0185】
より詳細に説明すると、前記第1パターン604をシード(seed)として使用して選択的エピタキシャル成長工程によって前記第1パターン604上にパッド636を形成する。前記パッド636は前記第1パターン604と実質的に同じ格子を有する。
【0186】
そして、前記選択的エピタキシャル成長工程を行う間に注入される反応ソースによって前記パッド636内に含まれる物質を異ならせることができる。例えば、前記基板600が単結晶シリコン基板600である場合、前記第1パターン604は前記単結晶シリコンを含む。そして、選択的エピタキシャル成長工程時、シリコンを含む反応ソースを注入した場合、前記パッド636は単結晶シリコンを含む。この場合、反応ソースには不純物として、13族元素又は15族元素が更に含まれることができる。
【0187】
又、前記選択的エピタキシャル成長工程は、上方のみに成長することではなく、前記第1パターン604から成長したエピ層は両側方にも成長することになる。このような現象で成長したパッド636は、前記第1パターン604より広い断面積を有することができる。
【0188】
前記パッド636の断面積を広くするために、前記層間絶縁膜パターンの上部一部をエッチングして前記第1パターン604の側面一部を露出させた後、選択的エピタキシャル成長工程を行うこともできる。
【0189】
詳細に図示されていないが、前記パッド636上には導電配線又はキャパシタを形成することができる。
【産業上の利用可能性】
【0190】
本発明によると、一体型ゲート電極/連結ラインを含むアクセス素子は、連結ラインの抵抗上昇を抑制することができる。又、アクセス素子の垂直ピラー上にコンタクトプラグが選択的エピタキシャル成長工程によって形成されることにより、垂直ピラー及びコンタクトプラグの間の抵抗上昇も抑制することができる。そして、埋め込みビットラインがオフセット領域を有することにより、埋め込みビットラインが垂直ピラーと自己整列構造を有することができる。
【0191】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【0192】
【図1】時間によるデザインルールの減少と工程ウェーハ毎にダイの数量間の関係を説明するためのグラフである。
【図2】従来技術による垂直方向のチャンネルを有するアクセス素子を含むメモリセルアレイを説明するための図である。
【図3】従来技術による垂直方向のチャンネルを有するアクセス素子を含むメモリセルアレイを説明するための図である。
【図4】従来技術による垂直方向のチャンネルを有するアクセス素子を含むメモリセルアレイを説明するための図である。
【図5】本発明の実施例による垂直方向のチャンネルを有するアクセス素子を含むメモリセルアレイを説明するための斜視図である。
【図6】図5に図示されたメモリセルアレイを説明するための断面図である。
【図7】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図8】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図9】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図10】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図11】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図12】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図13】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図14】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図15】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図16】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図17】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図18】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図19】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図20】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図21】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図22】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図23】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図24】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図25】本発明の実施例によってデザインされ製造されたメモリシステムを説明するための図である。
【図26】本発明の実施例によってデザインされ製造されたメモリシステムを説明するための図である。
【図27】本発明の実施例による半導体素子を説明するための斜視図である。
【図28】図27に図示された半導体素子を説明するためのI−I’に沿って切断した断面図である。
【図29】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図30】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図31】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図32】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図33】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図34】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図35】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図36】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図37】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図38】図29に図示された半導体素子の形成方法を説明するための工程断面図である。
【図39】図30に図示された半導体素子の形成方法を説明するための工程断面図である。
【図40】図31に図示された半導体素子の形成方法を説明するための工程断面図である。
【図41】図32に図示された半導体素子の形成方法を説明するための工程断面図である。
【図42】図33に図示された半導体素子の形成方法を説明するための工程断面図である。
【図43】図34に図示された半導体素子の形成方法を説明するための工程断面図である。
【図44】図35に図示された半導体素子の形成方法を説明するための工程断面図である。
【図45】図36に図示された半導体素子の形成方法を説明するための工程断面図である。
【図46】図37に図示された半導体素子の形成方法を説明するための工程断面図である。
【符号の説明】
【0193】
100 基板
102 垂直ピラー
106 ゲート絶縁パターン
130 下部ソース/ドレイン領域
140 上部ソース/ドレイン領域
145 コンタクトパッド
170 ビットライン
180 ワードライン
190 アクセス素子
【特許請求の範囲】
【請求項1】
下部ソース/ドレイン領域と上部ソース/ドレイン領域を分離する垂直方向のチャンネルと、
前記チャンネル上に具備されるゲート絶縁パターンと、
前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体型ゲート電極/連結ラインと、を含み、
前記一体型ゲート電極/連結ラインは前記ゲート絶縁パターンと隣接するように具備され、前記下部ソース/ドレインの一部と少なくともオーバーレイ(overlay)されるディセンディングリップ領域(descending lip portion)を含むことを特徴とするアクセス素子。
【請求項2】
前記絶縁膜パターンは下部側面領域を含み、前記下部側面領域は前記チャンネルから延長され、前記下部ソース/ドレイン領域から前記ディセンディングリップ領域を分離していることを特徴とする請求項1記載のアクセス素子。
【請求項3】
前記一体型ゲート電極/連結ラインは一体型ゲート電極/ワードラインであり、前記下部ソース/ドレイン領域は埋め込みビットライン構造(buried bit line structure)内に配置されていることを特徴とする請求項1記載のアクセス素子。
【請求項4】
前記埋め込みビットライン構造はオフセットステップ領域(offset step region)を含むことを特徴とする請求項3記載のアクセス素子。
【請求項5】
前記下部ソース/ドレイン領域は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含むマルチレベルソース/ドレイン領域であり、前記第1ソース/ドレインは前記オフセットステップ領域の上部領域に配置され、前記第2ソース/ドレイン領域は前記オフセットステップ領域の下部領域に配置されていることを特徴とする請求項4記載のアクセス素子。
【請求項6】
前記下部ソース/ドレイン領域は第1ソース/ドレイン領域及び第2ソース/ドレインを含み、前記第1ソース/ドレインは前記チャンネルを少なくとも一部取り囲む周辺領域に配置され、前記第2ソース/ドレイン領域は前記埋め込みビットラインの長手方向に延長する側面領域に配置されていることを特徴とする請求項3記載のアクセス素子。
【請求項7】
前記上部ソース/ドレイン領域と電気的に連結されたコンタクトパッドを更に含むことを特徴とする請求項6記載のアクセス素子。
【請求項8】
前記チャンネルはシリコン物質の垂直ピラーを含み、前記コンタクトパッドは前記シリコン物質からエピタキシャル成長させたシリコンコンタクトパッドであることを特徴とする請求項7記載のアクセス素子。
【請求項9】
前記一体型ゲート電極/連結ラインは一体型ゲート電極/ワードラインであり、前記下部ソース/ドレイン領域は埋め込みビットライン内に配置され、
前記一体型ゲート電極/ワードライン、前記チャンネル、前記下部ソース/ドレイン及び前記上部ソース/ドレインは、メモリセル内電界効果トランジスタ(FET)として結合され駆動することを特徴とする請求項1記載のアクセス素子。
【請求項10】
前記一体型ゲート電極/連結ラインは、前記チャンネルの少なくとも一部を完全に取り囲むことを特徴とする請求項1記載のアクセス素子。
【請求項11】
基板上に隣接するように配置され、下部ソース/ドレイン及び上部ソース/ドレインを分離する垂直方向のチャンネル及び前記チャンネル上に形成されるゲート絶縁パターンを含む第1アクセス素子及び第2アクセス素子と、
前記基板上に配置され、前記第1及び第2アクセス素子を分離する第1層間絶縁膜と、
前記第1層間絶縁膜上に具備され、前記第1及び第2アクセス素子のチャンネルを連結する一体型ゲート電極/連結ラインと、を含み、
前記一体型ゲート電極/連結ラインはディセンディングリップ領域を含み、前記ディセンディングリップ領域は前記第1又は第2アクセス素子のゲート絶縁パターンと隣接するように配置され前記第1又は第2アクセス素子の結合された下部ソース/ドレインの少なくとも一部とオーバーレイされていることを特徴とする半導体素子。
【請求項12】
前記ゲート絶縁パターンは前記チャンネルから延長し、前記下部ソース/ドレイン領域から前記一体型ゲート電極/連結ラインのディセンディングリップ領域を分離する下部側面領域を含むことを特徴とする請求項11記載の半導体素子。
【請求項13】
前記半導体素子は半導体メモリ素子であり、前記一体型ゲート電極/連結ラインは一体型ゲート電極/ワードラインであり、それぞれの前記下部ソース/ドレイン領域はそれぞれの埋め込みビットライン構造内に配置されることを特徴とする請求項11記載の半導体素子。
【請求項14】
前記それぞれの下部ソース/ドレイン領域は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含むマルチレベルソース/ドレインであり、前記第1ソース/ドレインはオフセットステップ領域の上部領域に形成され、前記第2ソース/ドレインは前記オフセットステップ領域の下部領域に形成されていることを特徴とする請求項11記載の半導体素子。
【請求項15】
それぞれの前記下部ソース/ドレイン領域は第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含み、前記第1ソース/ドレイン領域は前記チャンネルを少なくとも一部取り囲む周辺領域に形成され、前記第2ソース/ドレイン領域は埋め込みビットラインの長手方向に延長される側面領域に形成されていることを特徴とする請求項11記載の半導体素子。
【請求項16】
前記それぞれの一体型ゲート電極/連結ラインはゲート電極/ワードラインであり、それぞれの前記下部ソース/ドレインは埋め込みビットライン構造内に配置され、前記第1及び第2アクセス素子は各メモリセルの電界効果トランジスタとして動作することを特徴とする請求項11記載の半導体素子。
【請求項17】
前記半導体素子は、DRAM、SRAM、PRAM、NOR型フラッシュメモリ、及びNAND型フラッシュメモリで構成されたグループから選択された1つであることを特徴とする請求項16記載の半導体素子。
【請求項18】
メモリの作動を制御するために前記メモリと連結されるメモリコントローラを含み、
前記メモリはメモリセル領域を含み、前記メモリセル領域はメモリセルアレイを含み、前記アレイ内のそれぞれのメモリセルはアクセス要素及び保存要素を含み、それぞれの前記アクセス要素は、下部ソース/ドレイン領域及び上部ソース/ドレイン領域を分離する垂直方向のチャンネル、前記チャンネル上に配置されるゲート絶縁パターン及び前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体型ゲート電極/ワードラインを含み、前記一体型ゲート電極/ワードラインは前記ゲート絶縁パターンと隣接するように具備され前記下部ソース/ドレイン領域に少なくとも一部オーバーレイされたディセンディングリップ領域を含むことを特徴とするメモリシステム。
【請求項19】
前記ゲート絶縁パターンは下部側面領域を含み、前記下部側面領域は前記チャンネルから延長され、前記下部ソース/ドレイン領域から前記一体型ゲート電極/ワードラインのディセンディングリップ領域を分離していることを特徴とする請求項18記載のメモリシステム。
【請求項20】
前記下部ソース/ドレイン領域は、オフセットステップ領域を含む埋め込みビットライン構造内に配置されていることを特徴とする請求項18記載のメモリシステム。
【請求項21】
前記下部ソース/ドレイン領域は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含むマルチレベルソース/ドレインであり、前記第1ソース/ドレイン領域は前記オフセットステップ領域の上部領域に配置され、前記第2ソース/ドレイン領域は前記オフセットステップ領域の下部領域に配置されていることを特徴とする請求項20記載のメモリシステム。
【請求項22】
前記下部ソース/ドレイン領域は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含み、前記第1ソース/ドレイン領域は、前記チャンネルの少なくとも一部を取り囲む周辺領域に配置され、前記第2ソース/ドレイン領域は前記埋め込みビットライン構造の長手方向に延長する側面領域に配置されていることを特徴とする請求項20記載のメモリシステム。
【請求項23】
前記メモリは、DRAM、SRAM、PRAM、NOR型フラッシュメモリ、及びNAND型フラッシュメモリで構成されたグループから選択された1つであることを特徴とする請求項19記載のメモリシステム。
【請求項24】
前記メモリは周辺領域を更に含み、前記周辺領域は、
第1ソース/ドレイン及び第2ソース/ドレインを分離する水平方向のチャンネルを含む第1タイプアクセス素子と、
下部ソース/ドレイン及び上部ソース/ドレインを分離する垂直方向のチャンネル、前記チャンネル上に具備されるゲート絶縁パターン、及び前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体のゲート電極/ワードラインを含む第2タイプアクセス素子と、を含み、前記一体のゲート電極/ワードラインは前記ゲート絶縁パターンに隣接するように配置され、前記下部ソース/ドレイン領域の少なくとも一部にオーバーレイされるディセンディングリップ領域を含むことを特徴とする請求項18記載のメモリシステム。
【請求項25】
基板表面から垂直方向に延長する垂直ピラーを形成する段階と、
前記垂直ピラーの側面上にゲート絶縁パターンを形成する段階と、
自己整列された下部ソース/ドレイン領域を形成するために前記ゲート絶縁パターン上に形成される犠牲ゲートスペーサを利用する段階と、
前記犠牲ゲートスペーサを一体型ゲート電極/連結ラインに交換する段階と、を含むアクセス素子の形成方法。
【請求項26】
前記垂直ピラーを形成する段階は、
前記基板上にピラーマスクパターンを形成する段階と、
前記ピラーマスクを利用して前記基板をエッチングする段階と、を含むことを特徴とする請求項25記載のアクセス素子の形成方法。
【請求項27】
前記ゲート絶縁パターンは、前記チャンネルから延長して前記下部ソース/ドレイン領域から前記一体型ゲート電極/連結ラインのディセンディングリップ領域を分離する下部側面領域を含むことを特徴とする請求項25記載のアクセス素子の形成方法。
【請求項28】
前記自己整列された下部ソース/ドレインを形成するために前記ゲート絶縁パターン上に形成された犠牲ゲートスペーサを利用する段階及び前記犠牲ゲートスペーサを前記一体型ゲート電極/連結ラインに交換する段階は、
前記基板に形成され、前記犠牲ゲートスペーサ下に延長される第1ソース/ドレイン膜を形成する段階を含むことを特徴とする請求項25記載のアクセス素子の形成方法。
【請求項29】
前記基板に第1ソース/ドレイン膜を形成する段階は、
前記基板に不純物を注入する段階と、
前記ゲート絶縁パターン上に犠牲ゲートスペーサを形成する段階と、を含むことを特徴とする請求項28記載のアクセス素子の形成方法。
【請求項30】
前記基板に前記第1ソース/ドレイン膜を形成する段階は、
前記ゲート絶縁パターン上に犠牲ゲートスペーサを形成する段階と、
前記基板に不純物を注入する段階と、
前記不純物を前記犠牲ゲートスペーサの下に熱拡散させる段階と、含むことを特徴とする請求項28記載のアクセス素子の形成方法。
【請求項31】
前記犠牲ゲートスペーサ及び第1オフセットリセス下に前記第1ソース/ドレイン領域を形成するために、前記犠牲ゲートスペーサの外部に露出された前記第1ソース/ドレイン膜の部分を含む基板を除去する段階と、
前記第1オフセットリセスに第2ソース/ドレイン膜を形成するために前記基板をドーピングする段階と、を更に含むことを特徴とする請求項28記載のアクセス素子の形成方法。
【請求項32】
前記犠牲ゲートスペーサの側面上にハードマスクを形成する段階と、
前記ハードマスクパターン下に第2ソース/ドレイン領域を形成し、絶縁リセスを形成するために、前記犠牲ゲートスペーサ及び前記ハードマスクパターンの外部に露出された前記第2ソース/ドレイン膜の部分を含む基板を除去する段階と、
前記ハードマスクパターンを除去する段階と、
前記絶縁リセスに第1層間絶縁膜を形成する段階と、を更に含むことを特徴とする請求項31記載のアクセス素子の形成方法。
【請求項33】
前記第1層間絶縁膜は、前記犠牲膜ゲートスペーサを少なくとも一部埋め立て、前記第1ソース/ドレイン領域より高く位置する上部表面を有することを特徴とする請求項32記載のアクセス素子の形成方法。
【請求項34】
前記犠牲ゲートスペーサを除去する段階と、
前記一体型ゲート電極/連結ラインの空間を形成する段階と、を更に含むことを特徴とする請求項32記載のアクセス素子の形成方法。
【請求項35】
前記一体型ゲート電極/連結ライン上に第2層間絶縁膜を形成する段階と、
前記垂直ピラーの上部に上部ソース/ドレイン領域を形成する段階と、を更に含むことを特徴とする請求項34記載のアクセス素子の形成方法。
【請求項36】
選択的エピタキシャル成長工程を利用して、前記上部ソース/ドレイン領域と電気的に連結されるコンタクトノードを形成する段階を更に含むことを特徴とする請求項35記載のアクセス素子の形成方法。
【請求項37】
前記下部ソース/ドレイン領域及び前記上部ソース/ドレイン領域の少なくとも一部は低い濃度領域を含むことを特徴とする請求項35記載のアクセス素子の形成方法。
【請求項38】
前記一体型ゲート電極/連結ラインは一体型ゲート電極/ワードラインで、前記下部ソース/ドレイン領域は埋め込みビットライン構造内に配置されることを特徴とする請求項25記載のアクセス素子の形成方法。
【請求項39】
前記埋め込みビットライン構造は、第1及び第2ソース/ドレイン領域と前記絶縁リセスによって形成されるオフセットステップ領域を含むことを特徴とする請求項38記載のアクセス素子の形成方法。
【請求項40】
前記下部ソース/ドレイン領域は第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含み、前記第1ソース/ドレイン領域は前記垂直ピラーの少なくとも一部を取り囲む周辺領域に配置され、前記第2ソース/ドレイン領域は前記埋め込みビットライン構造の長手方向に延長する側面領域に配置されることを特徴とする請求項38記載のアクセス素子の形成方法。
【請求項41】
前記垂直ピラーは、楕円の断面を有することを特徴とする請求項25記載のアクセス素子の形成方法。
【請求項1】
下部ソース/ドレイン領域と上部ソース/ドレイン領域を分離する垂直方向のチャンネルと、
前記チャンネル上に具備されるゲート絶縁パターンと、
前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体型ゲート電極/連結ラインと、を含み、
前記一体型ゲート電極/連結ラインは前記ゲート絶縁パターンと隣接するように具備され、前記下部ソース/ドレインの一部と少なくともオーバーレイ(overlay)されるディセンディングリップ領域(descending lip portion)を含むことを特徴とするアクセス素子。
【請求項2】
前記絶縁膜パターンは下部側面領域を含み、前記下部側面領域は前記チャンネルから延長され、前記下部ソース/ドレイン領域から前記ディセンディングリップ領域を分離していることを特徴とする請求項1記載のアクセス素子。
【請求項3】
前記一体型ゲート電極/連結ラインは一体型ゲート電極/ワードラインであり、前記下部ソース/ドレイン領域は埋め込みビットライン構造(buried bit line structure)内に配置されていることを特徴とする請求項1記載のアクセス素子。
【請求項4】
前記埋め込みビットライン構造はオフセットステップ領域(offset step region)を含むことを特徴とする請求項3記載のアクセス素子。
【請求項5】
前記下部ソース/ドレイン領域は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含むマルチレベルソース/ドレイン領域であり、前記第1ソース/ドレインは前記オフセットステップ領域の上部領域に配置され、前記第2ソース/ドレイン領域は前記オフセットステップ領域の下部領域に配置されていることを特徴とする請求項4記載のアクセス素子。
【請求項6】
前記下部ソース/ドレイン領域は第1ソース/ドレイン領域及び第2ソース/ドレインを含み、前記第1ソース/ドレインは前記チャンネルを少なくとも一部取り囲む周辺領域に配置され、前記第2ソース/ドレイン領域は前記埋め込みビットラインの長手方向に延長する側面領域に配置されていることを特徴とする請求項3記載のアクセス素子。
【請求項7】
前記上部ソース/ドレイン領域と電気的に連結されたコンタクトパッドを更に含むことを特徴とする請求項6記載のアクセス素子。
【請求項8】
前記チャンネルはシリコン物質の垂直ピラーを含み、前記コンタクトパッドは前記シリコン物質からエピタキシャル成長させたシリコンコンタクトパッドであることを特徴とする請求項7記載のアクセス素子。
【請求項9】
前記一体型ゲート電極/連結ラインは一体型ゲート電極/ワードラインであり、前記下部ソース/ドレイン領域は埋め込みビットライン内に配置され、
前記一体型ゲート電極/ワードライン、前記チャンネル、前記下部ソース/ドレイン及び前記上部ソース/ドレインは、メモリセル内電界効果トランジスタ(FET)として結合され駆動することを特徴とする請求項1記載のアクセス素子。
【請求項10】
前記一体型ゲート電極/連結ラインは、前記チャンネルの少なくとも一部を完全に取り囲むことを特徴とする請求項1記載のアクセス素子。
【請求項11】
基板上に隣接するように配置され、下部ソース/ドレイン及び上部ソース/ドレインを分離する垂直方向のチャンネル及び前記チャンネル上に形成されるゲート絶縁パターンを含む第1アクセス素子及び第2アクセス素子と、
前記基板上に配置され、前記第1及び第2アクセス素子を分離する第1層間絶縁膜と、
前記第1層間絶縁膜上に具備され、前記第1及び第2アクセス素子のチャンネルを連結する一体型ゲート電極/連結ラインと、を含み、
前記一体型ゲート電極/連結ラインはディセンディングリップ領域を含み、前記ディセンディングリップ領域は前記第1又は第2アクセス素子のゲート絶縁パターンと隣接するように配置され前記第1又は第2アクセス素子の結合された下部ソース/ドレインの少なくとも一部とオーバーレイされていることを特徴とする半導体素子。
【請求項12】
前記ゲート絶縁パターンは前記チャンネルから延長し、前記下部ソース/ドレイン領域から前記一体型ゲート電極/連結ラインのディセンディングリップ領域を分離する下部側面領域を含むことを特徴とする請求項11記載の半導体素子。
【請求項13】
前記半導体素子は半導体メモリ素子であり、前記一体型ゲート電極/連結ラインは一体型ゲート電極/ワードラインであり、それぞれの前記下部ソース/ドレイン領域はそれぞれの埋め込みビットライン構造内に配置されることを特徴とする請求項11記載の半導体素子。
【請求項14】
前記それぞれの下部ソース/ドレイン領域は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含むマルチレベルソース/ドレインであり、前記第1ソース/ドレインはオフセットステップ領域の上部領域に形成され、前記第2ソース/ドレインは前記オフセットステップ領域の下部領域に形成されていることを特徴とする請求項11記載の半導体素子。
【請求項15】
それぞれの前記下部ソース/ドレイン領域は第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含み、前記第1ソース/ドレイン領域は前記チャンネルを少なくとも一部取り囲む周辺領域に形成され、前記第2ソース/ドレイン領域は埋め込みビットラインの長手方向に延長される側面領域に形成されていることを特徴とする請求項11記載の半導体素子。
【請求項16】
前記それぞれの一体型ゲート電極/連結ラインはゲート電極/ワードラインであり、それぞれの前記下部ソース/ドレインは埋め込みビットライン構造内に配置され、前記第1及び第2アクセス素子は各メモリセルの電界効果トランジスタとして動作することを特徴とする請求項11記載の半導体素子。
【請求項17】
前記半導体素子は、DRAM、SRAM、PRAM、NOR型フラッシュメモリ、及びNAND型フラッシュメモリで構成されたグループから選択された1つであることを特徴とする請求項16記載の半導体素子。
【請求項18】
メモリの作動を制御するために前記メモリと連結されるメモリコントローラを含み、
前記メモリはメモリセル領域を含み、前記メモリセル領域はメモリセルアレイを含み、前記アレイ内のそれぞれのメモリセルはアクセス要素及び保存要素を含み、それぞれの前記アクセス要素は、下部ソース/ドレイン領域及び上部ソース/ドレイン領域を分離する垂直方向のチャンネル、前記チャンネル上に配置されるゲート絶縁パターン及び前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体型ゲート電極/ワードラインを含み、前記一体型ゲート電極/ワードラインは前記ゲート絶縁パターンと隣接するように具備され前記下部ソース/ドレイン領域に少なくとも一部オーバーレイされたディセンディングリップ領域を含むことを特徴とするメモリシステム。
【請求項19】
前記ゲート絶縁パターンは下部側面領域を含み、前記下部側面領域は前記チャンネルから延長され、前記下部ソース/ドレイン領域から前記一体型ゲート電極/ワードラインのディセンディングリップ領域を分離していることを特徴とする請求項18記載のメモリシステム。
【請求項20】
前記下部ソース/ドレイン領域は、オフセットステップ領域を含む埋め込みビットライン構造内に配置されていることを特徴とする請求項18記載のメモリシステム。
【請求項21】
前記下部ソース/ドレイン領域は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含むマルチレベルソース/ドレインであり、前記第1ソース/ドレイン領域は前記オフセットステップ領域の上部領域に配置され、前記第2ソース/ドレイン領域は前記オフセットステップ領域の下部領域に配置されていることを特徴とする請求項20記載のメモリシステム。
【請求項22】
前記下部ソース/ドレイン領域は、第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含み、前記第1ソース/ドレイン領域は、前記チャンネルの少なくとも一部を取り囲む周辺領域に配置され、前記第2ソース/ドレイン領域は前記埋め込みビットライン構造の長手方向に延長する側面領域に配置されていることを特徴とする請求項20記載のメモリシステム。
【請求項23】
前記メモリは、DRAM、SRAM、PRAM、NOR型フラッシュメモリ、及びNAND型フラッシュメモリで構成されたグループから選択された1つであることを特徴とする請求項19記載のメモリシステム。
【請求項24】
前記メモリは周辺領域を更に含み、前記周辺領域は、
第1ソース/ドレイン及び第2ソース/ドレインを分離する水平方向のチャンネルを含む第1タイプアクセス素子と、
下部ソース/ドレイン及び上部ソース/ドレインを分離する垂直方向のチャンネル、前記チャンネル上に具備されるゲート絶縁パターン、及び前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体のゲート電極/ワードラインを含む第2タイプアクセス素子と、を含み、前記一体のゲート電極/ワードラインは前記ゲート絶縁パターンに隣接するように配置され、前記下部ソース/ドレイン領域の少なくとも一部にオーバーレイされるディセンディングリップ領域を含むことを特徴とする請求項18記載のメモリシステム。
【請求項25】
基板表面から垂直方向に延長する垂直ピラーを形成する段階と、
前記垂直ピラーの側面上にゲート絶縁パターンを形成する段階と、
自己整列された下部ソース/ドレイン領域を形成するために前記ゲート絶縁パターン上に形成される犠牲ゲートスペーサを利用する段階と、
前記犠牲ゲートスペーサを一体型ゲート電極/連結ラインに交換する段階と、を含むアクセス素子の形成方法。
【請求項26】
前記垂直ピラーを形成する段階は、
前記基板上にピラーマスクパターンを形成する段階と、
前記ピラーマスクを利用して前記基板をエッチングする段階と、を含むことを特徴とする請求項25記載のアクセス素子の形成方法。
【請求項27】
前記ゲート絶縁パターンは、前記チャンネルから延長して前記下部ソース/ドレイン領域から前記一体型ゲート電極/連結ラインのディセンディングリップ領域を分離する下部側面領域を含むことを特徴とする請求項25記載のアクセス素子の形成方法。
【請求項28】
前記自己整列された下部ソース/ドレインを形成するために前記ゲート絶縁パターン上に形成された犠牲ゲートスペーサを利用する段階及び前記犠牲ゲートスペーサを前記一体型ゲート電極/連結ラインに交換する段階は、
前記基板に形成され、前記犠牲ゲートスペーサ下に延長される第1ソース/ドレイン膜を形成する段階を含むことを特徴とする請求項25記載のアクセス素子の形成方法。
【請求項29】
前記基板に第1ソース/ドレイン膜を形成する段階は、
前記基板に不純物を注入する段階と、
前記ゲート絶縁パターン上に犠牲ゲートスペーサを形成する段階と、を含むことを特徴とする請求項28記載のアクセス素子の形成方法。
【請求項30】
前記基板に前記第1ソース/ドレイン膜を形成する段階は、
前記ゲート絶縁パターン上に犠牲ゲートスペーサを形成する段階と、
前記基板に不純物を注入する段階と、
前記不純物を前記犠牲ゲートスペーサの下に熱拡散させる段階と、含むことを特徴とする請求項28記載のアクセス素子の形成方法。
【請求項31】
前記犠牲ゲートスペーサ及び第1オフセットリセス下に前記第1ソース/ドレイン領域を形成するために、前記犠牲ゲートスペーサの外部に露出された前記第1ソース/ドレイン膜の部分を含む基板を除去する段階と、
前記第1オフセットリセスに第2ソース/ドレイン膜を形成するために前記基板をドーピングする段階と、を更に含むことを特徴とする請求項28記載のアクセス素子の形成方法。
【請求項32】
前記犠牲ゲートスペーサの側面上にハードマスクを形成する段階と、
前記ハードマスクパターン下に第2ソース/ドレイン領域を形成し、絶縁リセスを形成するために、前記犠牲ゲートスペーサ及び前記ハードマスクパターンの外部に露出された前記第2ソース/ドレイン膜の部分を含む基板を除去する段階と、
前記ハードマスクパターンを除去する段階と、
前記絶縁リセスに第1層間絶縁膜を形成する段階と、を更に含むことを特徴とする請求項31記載のアクセス素子の形成方法。
【請求項33】
前記第1層間絶縁膜は、前記犠牲膜ゲートスペーサを少なくとも一部埋め立て、前記第1ソース/ドレイン領域より高く位置する上部表面を有することを特徴とする請求項32記載のアクセス素子の形成方法。
【請求項34】
前記犠牲ゲートスペーサを除去する段階と、
前記一体型ゲート電極/連結ラインの空間を形成する段階と、を更に含むことを特徴とする請求項32記載のアクセス素子の形成方法。
【請求項35】
前記一体型ゲート電極/連結ライン上に第2層間絶縁膜を形成する段階と、
前記垂直ピラーの上部に上部ソース/ドレイン領域を形成する段階と、を更に含むことを特徴とする請求項34記載のアクセス素子の形成方法。
【請求項36】
選択的エピタキシャル成長工程を利用して、前記上部ソース/ドレイン領域と電気的に連結されるコンタクトノードを形成する段階を更に含むことを特徴とする請求項35記載のアクセス素子の形成方法。
【請求項37】
前記下部ソース/ドレイン領域及び前記上部ソース/ドレイン領域の少なくとも一部は低い濃度領域を含むことを特徴とする請求項35記載のアクセス素子の形成方法。
【請求項38】
前記一体型ゲート電極/連結ラインは一体型ゲート電極/ワードラインで、前記下部ソース/ドレイン領域は埋め込みビットライン構造内に配置されることを特徴とする請求項25記載のアクセス素子の形成方法。
【請求項39】
前記埋め込みビットライン構造は、第1及び第2ソース/ドレイン領域と前記絶縁リセスによって形成されるオフセットステップ領域を含むことを特徴とする請求項38記載のアクセス素子の形成方法。
【請求項40】
前記下部ソース/ドレイン領域は第1ソース/ドレイン領域及び第2ソース/ドレイン領域を含み、前記第1ソース/ドレイン領域は前記垂直ピラーの少なくとも一部を取り囲む周辺領域に配置され、前記第2ソース/ドレイン領域は前記埋め込みビットライン構造の長手方向に延長する側面領域に配置されることを特徴とする請求項38記載のアクセス素子の形成方法。
【請求項41】
前記垂直ピラーは、楕円の断面を有することを特徴とする請求項25記載のアクセス素子の形成方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【公開番号】特開2008−177565(P2008−177565A)
【公開日】平成20年7月31日(2008.7.31)
【国際特許分類】
【出願番号】特願2008−3657(P2008−3657)
【出願日】平成20年1月10日(2008.1.10)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.PRAM
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】SAMSUNG ELECTRONICS CO.,LTD.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si,Gyeonggi−do 442−742(KR)
【Fターム(参考)】
【公開日】平成20年7月31日(2008.7.31)
【国際特許分類】
【出願日】平成20年1月10日(2008.1.10)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.PRAM
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】SAMSUNG ELECTRONICS CO.,LTD.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si,Gyeonggi−do 442−742(KR)
【Fターム(参考)】
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