半導体記憶装置及びその製造方法
【課題】半導体記憶装置のコスト低減と信頼性向上の両立を図る。
【解決手段】実施形態によれば、半導体記憶装置は、基板と、基板の主面上に設けられた導電層と、積層体と、メモリ膜と、チャネルボディとを備えている。積層体は、導電層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する。メモリ膜は、積層体を貫通して形成されたホールの側壁に設けられ、電荷蓄積膜を含む。チャネルボディは、ホール内におけるメモリ膜の内側に設けられた一対の柱状部と、導電層内に設けられ、一対の柱状部のそれぞれの下端を連結する連結部とを有する。電極層は基板の主面に対して傾いている。メモリ膜及びチャネルボディの柱状部は電極層が傾いている部分を貫通している。
【解決手段】実施形態によれば、半導体記憶装置は、基板と、基板の主面上に設けられた導電層と、積層体と、メモリ膜と、チャネルボディとを備えている。積層体は、導電層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する。メモリ膜は、積層体を貫通して形成されたホールの側壁に設けられ、電荷蓄積膜を含む。チャネルボディは、ホール内におけるメモリ膜の内側に設けられた一対の柱状部と、導電層内に設けられ、一対の柱状部のそれぞれの下端を連結する連結部とを有する。電極層は基板の主面に対して傾いている。メモリ膜及びチャネルボディの柱状部は電極層が傾いている部分を貫通している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にチャネルとなるシリコンを設けることでメモリセルを３次元配列したメモリデバイスが提案されている。
【０００３】
また、そのメモリデバイスにおいて、複数層の電極層を含む積層体の積層方向に延びる一対の柱状部と、バックゲートに埋め込まれ、一対の柱状部をつなぐ連結部とを有するＵ字状のメモリストリング構造が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４６９５４号公報
【特許文献２】特開２００８−１０３４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体記憶装置のコスト低減と信頼性向上の両立を図る。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体記憶装置は、主面を有する基板と、前記基板の前記主面上に設けられた導電層と、積層体と、メモリ膜と、チャネルボディと、を備えている。前記積層体は、前記導電層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する。前記メモリ膜は、前記積層体を貫通して形成されたホールの側壁に設けられ、電荷蓄積膜を含む。前記チャネルボディは、前記ホール内における前記メモリ膜の内側に設けられた一対の柱状部と、前記導電層内に設けられ、前記一対の柱状部のそれぞれの下端を連結する連結部とを有する。前記電極層は前記基板の前記主面に対して傾いている。前記メモリ膜及び前記チャネルボディの前記柱状部は前記電極層が傾いている部分を貫通している。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体記憶装置におけるメモリセルアレイの模式断面図。
【図２】図１における要部の拡大断面図。
【図３】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図４】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図５】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図６】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態の半導体記憶装置におけるメモリセルアレイの模式断面図である。
図２は、図１におけるメモリセルが設けられた部分の拡大断面図である。
【００１０】
基板１１の主面上には、絶縁層１２を介してバックゲート１３が設けられている。バックゲート１３は、導電層であり、例えば不純物が添加され導電性を有するシリコン層を用いることができる。
【００１１】
基板１１は、例えばシリコン基板を用いることができ、基板１１の表面には図示しない周辺回路が形成されている。
【００１２】
バックゲート１３上には、第１の絶縁層（以下、単に絶縁層ともいう）１６が設けられている。バックゲート１３には、後述するように溝１４が形成され、その溝１４内における開口側の上部にも絶縁層１６が設けられている。
【００１３】
バックゲート１３に溝１４が形成されることで、バックゲート１３の表面に凹凸が形成される。すなわち、バックゲート１３の上面と、溝１４における開口側の側壁との間に段差が形成される。絶縁層１６は、その段差を被覆するように形成される。
【００１４】
絶縁層１６の下地が平坦でないため、絶縁層１６の膜厚を適切に制御することで、絶縁層１６の上面に傾斜をつけることが可能になる。すなわち、絶縁層１６の上面は、基板１１の主面に対して傾いている。図１に示す例では、絶縁層１６は、溝１４が形成された領域の外側の部分から、溝１４が形成された領域の上に位置する部分に向かって下り傾斜している。
【００１５】
その絶縁層１６上には、複数の電極層ＷＬと、複数の第２の絶縁層（以下、単に絶縁層ともいう）１７とが、それぞれ交互に積層されている。
【００１６】
電極層ＷＬは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。絶縁層１７は、例えばシリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層を用いることができる。
【００１７】
絶縁層１６は、前述したように、基板１１の主面に対して傾斜した部分を有する。その傾斜部分の上に設けられる電極層ＷＬ及び絶縁層１７も基板１１の主面に対して傾斜する。絶縁層１６と同様、図１に示す例では、電極層ＷＬ及び絶縁層１７は、溝１４が形成された領域の外側の部分から、溝１４が形成された領域の上に位置する部分に向かって下り傾斜している。
【００１８】
電極層ＷＬの膜厚を適切に制御することにより、電極層ＷＬの膜厚は均一にしつつ、電極層ＷＬを基板１１の主面に対して傾けることができる。電極層ＷＬの成膜条件（成膜材料種、成膜時間、成膜室内圧力、成膜室内へのガス導入量、基板温度など）の制御により、電極層ＷＬの膜厚を制御することができる。
【００１９】
電極層ＷＬの層数は任意であり、図１に例示する４層に限らない。電極層ＷＬは、絶縁物２６によって、複数に分断されている。
【００２０】
例えば、図１において最も左側の最上層の電極層ＷＬの上および最も右側の最上層の電極層ＷＬの上には、絶縁層１７を介して、電極層ＷＬとは異なる機能の他の電極層としてドレイン側選択ゲートＳＧＤが設けられている。
【００２１】
ドレイン側選択ゲートＳＧＤは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。ドレイン側選択ゲートＳＧＤの下層の絶縁層１７は、基板１１の主面に対して傾斜している。したがって、ドレイン側選択ゲートＳＧＤも基板１１の主面に対して傾斜している。図１に示す例では、ドレイン側選択ゲートＳＧＤは、溝１４が形成された領域の外側の部分から、溝１４が形成された領域の上に位置する部分に向かって下り傾斜している。
【００２２】
図１においてドレイン側選択ゲートＳＧＤを含む積層体と対をなす積層体における最上層の電極層ＷＬの上には、絶縁層１７を介して、電極層ＷＬとは異なる機能の他の電極層としてソース側選択ゲートＳＧＳが設けられている。
【００２３】
ソース側選択ゲートＳＧＳは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。ソース側選択ゲートＳＧＳの下層の絶縁層１７は、基板１１の主面に対して傾斜している。したがって、ソース側選択ゲートＳＧＳも基板１１の主面に対して傾斜している。図１に示す例では、ソース側選択ゲートＳＧＳは、溝１４が形成された領域の外側の部分から、溝１４が形成された領域の上に位置する部分に向かって下り傾斜している。
【００２４】
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳの膜厚を適切に制御することにより、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳの膜厚は均一にしつつ、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳを基板１１の主面に対して傾けることができる。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳの成膜条件（成膜材料種、成膜時間、成膜室内圧力、成膜室内へのガス導入量、基板温度など）の制御により、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳの膜厚を制御することができる。
【００２５】
ソース側選択ゲートＳＧＳ上には、絶縁層１８を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属層を用いることができる。
【００２６】
ドレイン側選択ゲートＳＧＤ上には、絶縁層１８、６３、６２を介して、金属配線であるビット線ＢＬが設けられている。ビット線ＢＬは、図１において紙面を貫く方向に複数本並列されている。各々のビット線ＢＬは、図１において横方向に延びている。ビット線ＢＬとソース線ＳＬとの間には、絶縁層６２が介在している。
【００２７】
バックゲート１３及びこのバックゲート１３上の積層体には、図５（ａ）に示すように、一対のホール２１ａ、２１ｂと、空間２２とを含むＵ字状のメモリホールが複数形成される。
【００２８】
ホール２１ａ及びホール２１ｂは、選択ゲート（ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳ）及びその下の電極層ＷＬを含む積層体を貫通している。それら一対のホール２１ａ及びホール２１ｂのそれぞれの下端は、バックゲート１３内に形成された空間２２につながり、ホール２１ａ、ホール２１ｂ及び空間２２はＵ字状のメモリホールを構成する。
【００２９】
メモリホールの内部には、図１に示すように、Ｕ字状のチャネルボディ４０が設けられている。チャネルボディ４０は、例えばシリコン膜を用いることができる。チャネルボディ４０と、メモリホールの内壁との間にはメモリ膜３０が設けられている。
【００３０】
ドレイン側選択ゲートＳＧＤとチャネルボディ４０との間にはゲート絶縁膜５１が設けられている。ソース側選択ゲートＳＧＳとチャネルボディ４０との間にはゲート絶縁膜５２が設けられている。
【００３１】
なお、メモリホール内のすべてをチャネルボディ４０で埋める構造に限らず、メモリホールの中心軸側に空洞部が残るようにチャネルボディ４０を形成してもよい。あるいは、そのチャネルボディ４０内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００３２】
チャネルボディ４０は、前述したホール２１ａ及び２１ｂのそれぞれの内部に設けられた一対の柱状部４１と、バックゲート１３内の空間２２内に設けられた連結部４２とを有する。一対の柱状部４１のそれぞれの下端は、連結部４２につながっている。
【００３３】
メモリ膜３０及びチャネルボディ４０の柱状部４１は、電極層ＷＬが基板１１の主面に対して傾いている部分を貫通している。図１に示す例では、電極層ＷＬは、連結部４２が設けられた領域の外側の部分から、連結部４２が設けられた領域の上に位置する部分に向かって下り傾斜している。
【００３４】
メモリ膜３０は、図２に示すように、第１の絶縁膜としてブロック膜３１、電荷蓄積膜３２、および第２の絶縁膜としてトンネル膜３３を有する。各電極層ＷＬとチャネルボディ４０との間には、電極層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２およびトンネル膜３３が設けられている。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ４０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００３５】
チャネルボディ４０はメモリセル（トランジスタ）ＭＣにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ４０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ４０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。
【００３６】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３７】
メモリセルＭＣは、例えばチャージトラップ型のメモリセルＭＣである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜を用いることができる。
【００３８】
トンネル膜３３は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜３２にチャネルボディ４０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ４０へ拡散する際に電位障壁となる。
【００３９】
ブロック膜３１は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００４０】
図１に示されるドレイン側選択ゲートＳＧＤ、チャネルボディ４０及びそれらの間のゲート絶縁膜５１は、ドレイン側選択トランジスタを構成する。そのドレイン側選択トランジスタにおけるチャネルボディ４０は、絶縁層６２、６３を貫通するプラグ６１を介して、ビット線ＢＬと接続されている。
【００４１】
ソース側選択ゲートＳＧＳ、チャネルボディ４０及びそれらの間のゲート絶縁膜５２は、ソース側選択トランジスタを構成する。そのソース側選択トランジスタにおけるチャネルボディ４０は、ソース線ＳＬと接続されている。
【００４２】
バックゲート１３、このバックゲート１３内に設けられたチャネルボディ４０及びメモリ膜３０は、バックゲートトランジスタを構成する。
【００４３】
ドレイン側選択トランジスタとバックゲートトランジスタとの間には、各電極層ＷＬをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタとソース側選択トランジスタとの間にも、各電極層ＷＬをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００４４】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタ、バックゲートトランジスタおよびソース側選択トランジスタは、チャネルボディ４０を通じて直列接続され、Ｕ字状の１つのメモリストリングを構成する。このメモリストリングが、図１において横方向、および紙面を貫く方向に複数配列されている。したがって、複数のメモリセルが３次元配列されている。
【００４５】
一般に、電極層ＷＬの積層数を増やすほど記憶容量は増大するが、それに伴い電極層ＷＬを成膜するコストが増大する。各電極層ＷＬの膜厚を薄くすると、成膜コストを低減することができる。ここで、比較例として、電極層が基板の主面に対して平行に設けられた構造の場合、電極層ＷＬの膜厚を薄くすると、メモリセル（トランジスタ）のゲート長が短くなり信頼性の低下が懸念される。
【００４６】
これに対して、実施形態によれば、電極層ＷＬを基板１１の主面に対して傾けて積層している。電極層ＷＬを傾けることで、電極層ＷＬを基板１１の主面に対して平行に設けた場合と膜厚は変えずに、メモリセルＭＣのゲート長を長くすることができ、製造コストの低減と信頼性の向上を両立させることができる。
【００４７】
実施形態によれば、電極層ＷＬにおけるメモリ膜３０を介してチャネルボディ４０の柱状部４１に対向する部分のゲート長（図２におけるａ）は、電極層ＷＬの膜厚（図２におけるｂ）よりも大きい。
【００４８】
図２において電極層ＷＬのゲート長方向ａと膜厚方向ｂとがなす角度θを例えば４５°とした場合、膜厚ｂは、ゲート長ａに対して（１／ｃｏｓθ）倍、すなわち約０．７１倍となる。したがって、ゲート長ａと膜厚ｂとが同じ比較例の構造に比べて、電極層ＷＬの成膜コストを約３／４弱に抑えることができる。
【００４９】
次に、図３（ａ）〜図６（ｂ）を参照して、実施形態の半導体記憶装置の製造方法について説明する。以下の説明では、メモリセルアレイの形成方法について説明する。
【００５０】
図３（ａ）に示すように、基板１１上に絶縁層１２を介してバックゲート１３が形成される。バックゲート１３上には、図示しないレジストマスクが形成され、そのレジストマスクを用いたエッチングにより、バックゲート１３に、図３（ｂ）に示す溝１４が形成される。
【００５１】
溝１４内には、図３（ｃ）に示す犠牲膜１５が設けられる。犠牲膜１５は、例えばシリコン窒化膜を用いることができる。
【００５２】
具体的には、まず、図３（ｃ）において１点鎖線で表すように、溝１４内を充填しつつ溝１４の開口よりも上方およびバックゲート１３の上面上に犠牲膜１５を堆積させる。
【００５３】
その後、犠牲膜１５の上面をエッチングによりバックゲート１３側に向けて後退させ、バックゲート１３の上面を露出させるとともに、溝１４内に充填された犠牲膜１５における開口側の部分を除去する。
【００５４】
隣接する溝１４と溝１４との間のバックゲート１３の上面は露出される。また、溝１４内において開口側の上部よりも下（底部側）の部分には犠牲膜１５が残るように、犠牲膜１５のエッチング量が制御される。この結果、バックゲート１３の表面側に凹凸が形成される。すなわち、溝１４における開口側の側壁と、バックゲート１３の上面との間に段差が形成される。
【００５５】
その段差を被覆するように、図４（ａ）に示すように、バックゲート１３上及び犠牲膜１５上に絶縁層１６が形成される。
【００５６】
バックゲート１３の表面側は平坦でなく凹凸が形成されている。したがって、絶縁層１６の膜厚を適切に制御することで、絶縁層１６にもバックゲート１３の凹凸を反映した凹凸を形成することができる。
【００５７】
すなわち、絶縁層１６において、溝１４の上方の部分は相対的に凹み、溝１４と溝１４との間のバックゲート１３の凸部の上方の部分は相対的に盛り上がる。したがって、絶縁層１６の上面に、基板１１の主面に対して傾いた傾斜面が形成される。
【００５８】
絶縁層１６上には、複数の電極層ＷＬ及び複数の絶縁層１７を含む積層体が形成される。電極層ＷＬと絶縁層１７とは交互に積層され、絶縁層１７は電極層ＷＬ間に介在される。
【００５９】
上記積層体の下地である絶縁層１６の上面は、前述したように平坦ではなく傾斜面を有する。したがって、電極層ＷＬ及び絶縁層１７の膜厚を適切に制御することで、電極層ＷＬ及び絶縁層１７を、絶縁層１６の上面の傾斜に合わせて形成することができる。すなわち、電極層ＷＬ及び絶縁層１７を、膜厚は均一にしつつ、基板１１の主面に対して傾斜させることができる。
【００６０】
例えば、電極層ＷＬにおいて、溝１４の上方の部分は相対的に凹み、溝１４と溝１４との間のバックゲート１３の凸部の上方の部分は相対的に盛り上がる。同様に、絶縁層１７において、溝１４の上方の部分は相対的に凹み、溝１４と溝１４との間のバックゲート１３の凸部の上方の部分は相対的に盛り上がる。
【００６１】
最上層の電極層ＷＬ上には、絶縁層１７を介して、前述したドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなる選択ゲートＳＧを形成する。
【００６２】
選択ゲートＳＧについても、その膜厚を適切に制御することで、下層の積層体上面の傾斜に合わせて形成することができる。すなわち、選択ゲートＳＧを、膜厚は均一にしつつ、基板１１の主面に対して傾斜させることができる。例えば、選択ゲートＳＧにおいて、溝１４の上方の部分は相対的に凹み、溝１４と溝１４との間のバックゲート１３の凸部の上方の部分は相対的に盛り上がる。
【００６３】
選択ゲートＳＧ上には絶縁層１８が形成され、その絶縁層１８の上面は、例えばＣＭＰ（Chemical Mechanical Polishing）法により平坦化される。
【００６４】
バックゲート１３上の前述した積層体には、図４（ｂ）に示すように、ホール２１ａ、２１ｂが形成される。ホール２１ａ、２１ｂは、例えば、図示しないマスクを用いたＲＩＥ（Reactive Ion Etching）法で形成される。
【００６５】
ホール２１ａ、２１ｂの下端は犠牲膜１５に達し、ホール２１ａ、２１ｂの底部に犠牲膜１５が露出する。その犠牲膜１５は、例えばウェットエッチングによりホール２１ａ、２１ｂを通じて除去される。
【００６６】
犠牲膜１５の除去により、図５（ａ）に示すように、バックゲート１３に形成された前記溝１４内における絶縁層１６の下に空間２２が形成される。一対のホール２１ａ、２１ｂのそれぞれの下端が空間２２につながり、１つのＵ字状のメモリホールが形成される。
【００６７】
そのメモリホールの内壁には、図５（ｂ）に示すように、前述したメモリ膜３０が形成される。さらに、メモリホール内におけるメモリ膜３０の内側に、チャネルボディ４０が形成される。
【００６８】
以上の工程で得られた積層体には、図６（ａ）に示すように、スリット２５が形成される。スリット２５は、チャネルボディ４０における一対の柱状部４１の間に形成され、そのスリット２５の底は絶縁層１６に達する。また、スリット２５は、隣接するメモリストリングを分断し、そのスリット２５の底はバックゲート１３の凸部の上面に達する。
【００６９】
スリット２５は、選択ゲートＳＧを、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとに分断する。また、スリット２５は、電極層ＷＬを、レイン側選択ゲートＳＧＤ側のブロックと、ソース側選択ゲートＳＧＳ側のブロックとに分断する。
【００７０】
スリット２５内には、図６（ｂ）に示すように、絶縁物２６が埋め込まれる。絶縁物２６は、例えば、シリコン酸化物、シリコン窒化物などを用いることができる。その後、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。
【００７１】
実施形態によれば、バックゲート１３の溝１４に設ける犠牲膜１５のエッチバック量を制御することで、電極層ＷＬを含む積層体の下地となる層の上面を基板１１の主面に対して傾斜させることができる。Ｕ字状メモリストリングを形成する既存のプロセスに対して工程数の追加はない。したがって、コスト上昇を抑えつつ、容易に複数の電極層ＷＬを基板１１の主面に対して傾斜させて積層させることができる。
【００７２】
なお、図４（ｂ）に示すホール２１ａ、２１ｂを形成するときに、スリット２５も同時に形成してもよい。その後、ホール２１ａ、２１ｂおよびスリット２５内に絶縁物を埋め込む。
【００７３】
そして、ホール２１ａ、２１ｂ内の絶縁物を除去した後、ホール２１ａ、２１ｂを通じてエッチングにより犠牲膜１５を除去し、Ｕ字状のメモリホールを形成する。以降、前述した実施形態と同様に、メモリホール内に、メモリ膜３０およびチャネルボディ４０の形成を続けることができる。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１１…基板、１３…バックゲート、１４…溝、１５…犠牲膜、１６，１７，１８…絶縁層、２１ａ，２１ｂ…ホール、２２…空間、２５…スリット、２６…絶縁物、３０…メモリ膜、３２…電荷蓄積膜、４０…チャネルボディ、４１…柱状部、４２…連結部、５１，５２…ゲート絶縁膜、ＷＬ…電極層、ＳＧＤ…ドレイン側選択ゲート、ＳＧＳ…ソース側選択ゲート
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にチャネルとなるシリコンを設けることでメモリセルを３次元配列したメモリデバイスが提案されている。
【０００３】
また、そのメモリデバイスにおいて、複数層の電極層を含む積層体の積層方向に延びる一対の柱状部と、バックゲートに埋め込まれ、一対の柱状部をつなぐ連結部とを有するＵ字状のメモリストリング構造が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４６９５４号公報
【特許文献２】特開２００８−１０３４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体記憶装置のコスト低減と信頼性向上の両立を図る。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体記憶装置は、主面を有する基板と、前記基板の前記主面上に設けられた導電層と、積層体と、メモリ膜と、チャネルボディと、を備えている。前記積層体は、前記導電層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する。前記メモリ膜は、前記積層体を貫通して形成されたホールの側壁に設けられ、電荷蓄積膜を含む。前記チャネルボディは、前記ホール内における前記メモリ膜の内側に設けられた一対の柱状部と、前記導電層内に設けられ、前記一対の柱状部のそれぞれの下端を連結する連結部とを有する。前記電極層は前記基板の前記主面に対して傾いている。前記メモリ膜及び前記チャネルボディの前記柱状部は前記電極層が傾いている部分を貫通している。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体記憶装置におけるメモリセルアレイの模式断面図。
【図２】図１における要部の拡大断面図。
【図３】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図４】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図５】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図６】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態の半導体記憶装置におけるメモリセルアレイの模式断面図である。
図２は、図１におけるメモリセルが設けられた部分の拡大断面図である。
【００１０】
基板１１の主面上には、絶縁層１２を介してバックゲート１３が設けられている。バックゲート１３は、導電層であり、例えば不純物が添加され導電性を有するシリコン層を用いることができる。
【００１１】
基板１１は、例えばシリコン基板を用いることができ、基板１１の表面には図示しない周辺回路が形成されている。
【００１２】
バックゲート１３上には、第１の絶縁層（以下、単に絶縁層ともいう）１６が設けられている。バックゲート１３には、後述するように溝１４が形成され、その溝１４内における開口側の上部にも絶縁層１６が設けられている。
【００１３】
バックゲート１３に溝１４が形成されることで、バックゲート１３の表面に凹凸が形成される。すなわち、バックゲート１３の上面と、溝１４における開口側の側壁との間に段差が形成される。絶縁層１６は、その段差を被覆するように形成される。
【００１４】
絶縁層１６の下地が平坦でないため、絶縁層１６の膜厚を適切に制御することで、絶縁層１６の上面に傾斜をつけることが可能になる。すなわち、絶縁層１６の上面は、基板１１の主面に対して傾いている。図１に示す例では、絶縁層１６は、溝１４が形成された領域の外側の部分から、溝１４が形成された領域の上に位置する部分に向かって下り傾斜している。
【００１５】
その絶縁層１６上には、複数の電極層ＷＬと、複数の第２の絶縁層（以下、単に絶縁層ともいう）１７とが、それぞれ交互に積層されている。
【００１６】
電極層ＷＬは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。絶縁層１７は、例えばシリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層を用いることができる。
【００１７】
絶縁層１６は、前述したように、基板１１の主面に対して傾斜した部分を有する。その傾斜部分の上に設けられる電極層ＷＬ及び絶縁層１７も基板１１の主面に対して傾斜する。絶縁層１６と同様、図１に示す例では、電極層ＷＬ及び絶縁層１７は、溝１４が形成された領域の外側の部分から、溝１４が形成された領域の上に位置する部分に向かって下り傾斜している。
【００１８】
電極層ＷＬの膜厚を適切に制御することにより、電極層ＷＬの膜厚は均一にしつつ、電極層ＷＬを基板１１の主面に対して傾けることができる。電極層ＷＬの成膜条件（成膜材料種、成膜時間、成膜室内圧力、成膜室内へのガス導入量、基板温度など）の制御により、電極層ＷＬの膜厚を制御することができる。
【００１９】
電極層ＷＬの層数は任意であり、図１に例示する４層に限らない。電極層ＷＬは、絶縁物２６によって、複数に分断されている。
【００２０】
例えば、図１において最も左側の最上層の電極層ＷＬの上および最も右側の最上層の電極層ＷＬの上には、絶縁層１７を介して、電極層ＷＬとは異なる機能の他の電極層としてドレイン側選択ゲートＳＧＤが設けられている。
【００２１】
ドレイン側選択ゲートＳＧＤは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。ドレイン側選択ゲートＳＧＤの下層の絶縁層１７は、基板１１の主面に対して傾斜している。したがって、ドレイン側選択ゲートＳＧＤも基板１１の主面に対して傾斜している。図１に示す例では、ドレイン側選択ゲートＳＧＤは、溝１４が形成された領域の外側の部分から、溝１４が形成された領域の上に位置する部分に向かって下り傾斜している。
【００２２】
図１においてドレイン側選択ゲートＳＧＤを含む積層体と対をなす積層体における最上層の電極層ＷＬの上には、絶縁層１７を介して、電極層ＷＬとは異なる機能の他の電極層としてソース側選択ゲートＳＧＳが設けられている。
【００２３】
ソース側選択ゲートＳＧＳは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。ソース側選択ゲートＳＧＳの下層の絶縁層１７は、基板１１の主面に対して傾斜している。したがって、ソース側選択ゲートＳＧＳも基板１１の主面に対して傾斜している。図１に示す例では、ソース側選択ゲートＳＧＳは、溝１４が形成された領域の外側の部分から、溝１４が形成された領域の上に位置する部分に向かって下り傾斜している。
【００２４】
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳの膜厚を適切に制御することにより、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳの膜厚は均一にしつつ、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳを基板１１の主面に対して傾けることができる。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳの成膜条件（成膜材料種、成膜時間、成膜室内圧力、成膜室内へのガス導入量、基板温度など）の制御により、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳの膜厚を制御することができる。
【００２５】
ソース側選択ゲートＳＧＳ上には、絶縁層１８を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属層を用いることができる。
【００２６】
ドレイン側選択ゲートＳＧＤ上には、絶縁層１８、６３、６２を介して、金属配線であるビット線ＢＬが設けられている。ビット線ＢＬは、図１において紙面を貫く方向に複数本並列されている。各々のビット線ＢＬは、図１において横方向に延びている。ビット線ＢＬとソース線ＳＬとの間には、絶縁層６２が介在している。
【００２７】
バックゲート１３及びこのバックゲート１３上の積層体には、図５（ａ）に示すように、一対のホール２１ａ、２１ｂと、空間２２とを含むＵ字状のメモリホールが複数形成される。
【００２８】
ホール２１ａ及びホール２１ｂは、選択ゲート（ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳ）及びその下の電極層ＷＬを含む積層体を貫通している。それら一対のホール２１ａ及びホール２１ｂのそれぞれの下端は、バックゲート１３内に形成された空間２２につながり、ホール２１ａ、ホール２１ｂ及び空間２２はＵ字状のメモリホールを構成する。
【００２９】
メモリホールの内部には、図１に示すように、Ｕ字状のチャネルボディ４０が設けられている。チャネルボディ４０は、例えばシリコン膜を用いることができる。チャネルボディ４０と、メモリホールの内壁との間にはメモリ膜３０が設けられている。
【００３０】
ドレイン側選択ゲートＳＧＤとチャネルボディ４０との間にはゲート絶縁膜５１が設けられている。ソース側選択ゲートＳＧＳとチャネルボディ４０との間にはゲート絶縁膜５２が設けられている。
【００３１】
なお、メモリホール内のすべてをチャネルボディ４０で埋める構造に限らず、メモリホールの中心軸側に空洞部が残るようにチャネルボディ４０を形成してもよい。あるいは、そのチャネルボディ４０内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００３２】
チャネルボディ４０は、前述したホール２１ａ及び２１ｂのそれぞれの内部に設けられた一対の柱状部４１と、バックゲート１３内の空間２２内に設けられた連結部４２とを有する。一対の柱状部４１のそれぞれの下端は、連結部４２につながっている。
【００３３】
メモリ膜３０及びチャネルボディ４０の柱状部４１は、電極層ＷＬが基板１１の主面に対して傾いている部分を貫通している。図１に示す例では、電極層ＷＬは、連結部４２が設けられた領域の外側の部分から、連結部４２が設けられた領域の上に位置する部分に向かって下り傾斜している。
【００３４】
メモリ膜３０は、図２に示すように、第１の絶縁膜としてブロック膜３１、電荷蓄積膜３２、および第２の絶縁膜としてトンネル膜３３を有する。各電極層ＷＬとチャネルボディ４０との間には、電極層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２およびトンネル膜３３が設けられている。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ４０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００３５】
チャネルボディ４０はメモリセル（トランジスタ）ＭＣにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ４０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ４０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。
【００３６】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３７】
メモリセルＭＣは、例えばチャージトラップ型のメモリセルＭＣである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜を用いることができる。
【００３８】
トンネル膜３３は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜３２にチャネルボディ４０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ４０へ拡散する際に電位障壁となる。
【００３９】
ブロック膜３１は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００４０】
図１に示されるドレイン側選択ゲートＳＧＤ、チャネルボディ４０及びそれらの間のゲート絶縁膜５１は、ドレイン側選択トランジスタを構成する。そのドレイン側選択トランジスタにおけるチャネルボディ４０は、絶縁層６２、６３を貫通するプラグ６１を介して、ビット線ＢＬと接続されている。
【００４１】
ソース側選択ゲートＳＧＳ、チャネルボディ４０及びそれらの間のゲート絶縁膜５２は、ソース側選択トランジスタを構成する。そのソース側選択トランジスタにおけるチャネルボディ４０は、ソース線ＳＬと接続されている。
【００４２】
バックゲート１３、このバックゲート１３内に設けられたチャネルボディ４０及びメモリ膜３０は、バックゲートトランジスタを構成する。
【００４３】
ドレイン側選択トランジスタとバックゲートトランジスタとの間には、各電極層ＷＬをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタとソース側選択トランジスタとの間にも、各電極層ＷＬをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００４４】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタ、バックゲートトランジスタおよびソース側選択トランジスタは、チャネルボディ４０を通じて直列接続され、Ｕ字状の１つのメモリストリングを構成する。このメモリストリングが、図１において横方向、および紙面を貫く方向に複数配列されている。したがって、複数のメモリセルが３次元配列されている。
【００４５】
一般に、電極層ＷＬの積層数を増やすほど記憶容量は増大するが、それに伴い電極層ＷＬを成膜するコストが増大する。各電極層ＷＬの膜厚を薄くすると、成膜コストを低減することができる。ここで、比較例として、電極層が基板の主面に対して平行に設けられた構造の場合、電極層ＷＬの膜厚を薄くすると、メモリセル（トランジスタ）のゲート長が短くなり信頼性の低下が懸念される。
【００４６】
これに対して、実施形態によれば、電極層ＷＬを基板１１の主面に対して傾けて積層している。電極層ＷＬを傾けることで、電極層ＷＬを基板１１の主面に対して平行に設けた場合と膜厚は変えずに、メモリセルＭＣのゲート長を長くすることができ、製造コストの低減と信頼性の向上を両立させることができる。
【００４７】
実施形態によれば、電極層ＷＬにおけるメモリ膜３０を介してチャネルボディ４０の柱状部４１に対向する部分のゲート長（図２におけるａ）は、電極層ＷＬの膜厚（図２におけるｂ）よりも大きい。
【００４８】
図２において電極層ＷＬのゲート長方向ａと膜厚方向ｂとがなす角度θを例えば４５°とした場合、膜厚ｂは、ゲート長ａに対して（１／ｃｏｓθ）倍、すなわち約０．７１倍となる。したがって、ゲート長ａと膜厚ｂとが同じ比較例の構造に比べて、電極層ＷＬの成膜コストを約３／４弱に抑えることができる。
【００４９】
次に、図３（ａ）〜図６（ｂ）を参照して、実施形態の半導体記憶装置の製造方法について説明する。以下の説明では、メモリセルアレイの形成方法について説明する。
【００５０】
図３（ａ）に示すように、基板１１上に絶縁層１２を介してバックゲート１３が形成される。バックゲート１３上には、図示しないレジストマスクが形成され、そのレジストマスクを用いたエッチングにより、バックゲート１３に、図３（ｂ）に示す溝１４が形成される。
【００５１】
溝１４内には、図３（ｃ）に示す犠牲膜１５が設けられる。犠牲膜１５は、例えばシリコン窒化膜を用いることができる。
【００５２】
具体的には、まず、図３（ｃ）において１点鎖線で表すように、溝１４内を充填しつつ溝１４の開口よりも上方およびバックゲート１３の上面上に犠牲膜１５を堆積させる。
【００５３】
その後、犠牲膜１５の上面をエッチングによりバックゲート１３側に向けて後退させ、バックゲート１３の上面を露出させるとともに、溝１４内に充填された犠牲膜１５における開口側の部分を除去する。
【００５４】
隣接する溝１４と溝１４との間のバックゲート１３の上面は露出される。また、溝１４内において開口側の上部よりも下（底部側）の部分には犠牲膜１５が残るように、犠牲膜１５のエッチング量が制御される。この結果、バックゲート１３の表面側に凹凸が形成される。すなわち、溝１４における開口側の側壁と、バックゲート１３の上面との間に段差が形成される。
【００５５】
その段差を被覆するように、図４（ａ）に示すように、バックゲート１３上及び犠牲膜１５上に絶縁層１６が形成される。
【００５６】
バックゲート１３の表面側は平坦でなく凹凸が形成されている。したがって、絶縁層１６の膜厚を適切に制御することで、絶縁層１６にもバックゲート１３の凹凸を反映した凹凸を形成することができる。
【００５７】
すなわち、絶縁層１６において、溝１４の上方の部分は相対的に凹み、溝１４と溝１４との間のバックゲート１３の凸部の上方の部分は相対的に盛り上がる。したがって、絶縁層１６の上面に、基板１１の主面に対して傾いた傾斜面が形成される。
【００５８】
絶縁層１６上には、複数の電極層ＷＬ及び複数の絶縁層１７を含む積層体が形成される。電極層ＷＬと絶縁層１７とは交互に積層され、絶縁層１７は電極層ＷＬ間に介在される。
【００５９】
上記積層体の下地である絶縁層１６の上面は、前述したように平坦ではなく傾斜面を有する。したがって、電極層ＷＬ及び絶縁層１７の膜厚を適切に制御することで、電極層ＷＬ及び絶縁層１７を、絶縁層１６の上面の傾斜に合わせて形成することができる。すなわち、電極層ＷＬ及び絶縁層１７を、膜厚は均一にしつつ、基板１１の主面に対して傾斜させることができる。
【００６０】
例えば、電極層ＷＬにおいて、溝１４の上方の部分は相対的に凹み、溝１４と溝１４との間のバックゲート１３の凸部の上方の部分は相対的に盛り上がる。同様に、絶縁層１７において、溝１４の上方の部分は相対的に凹み、溝１４と溝１４との間のバックゲート１３の凸部の上方の部分は相対的に盛り上がる。
【００６１】
最上層の電極層ＷＬ上には、絶縁層１７を介して、前述したドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなる選択ゲートＳＧを形成する。
【００６２】
選択ゲートＳＧについても、その膜厚を適切に制御することで、下層の積層体上面の傾斜に合わせて形成することができる。すなわち、選択ゲートＳＧを、膜厚は均一にしつつ、基板１１の主面に対して傾斜させることができる。例えば、選択ゲートＳＧにおいて、溝１４の上方の部分は相対的に凹み、溝１４と溝１４との間のバックゲート１３の凸部の上方の部分は相対的に盛り上がる。
【００６３】
選択ゲートＳＧ上には絶縁層１８が形成され、その絶縁層１８の上面は、例えばＣＭＰ（Chemical Mechanical Polishing）法により平坦化される。
【００６４】
バックゲート１３上の前述した積層体には、図４（ｂ）に示すように、ホール２１ａ、２１ｂが形成される。ホール２１ａ、２１ｂは、例えば、図示しないマスクを用いたＲＩＥ（Reactive Ion Etching）法で形成される。
【００６５】
ホール２１ａ、２１ｂの下端は犠牲膜１５に達し、ホール２１ａ、２１ｂの底部に犠牲膜１５が露出する。その犠牲膜１５は、例えばウェットエッチングによりホール２１ａ、２１ｂを通じて除去される。
【００６６】
犠牲膜１５の除去により、図５（ａ）に示すように、バックゲート１３に形成された前記溝１４内における絶縁層１６の下に空間２２が形成される。一対のホール２１ａ、２１ｂのそれぞれの下端が空間２２につながり、１つのＵ字状のメモリホールが形成される。
【００６７】
そのメモリホールの内壁には、図５（ｂ）に示すように、前述したメモリ膜３０が形成される。さらに、メモリホール内におけるメモリ膜３０の内側に、チャネルボディ４０が形成される。
【００６８】
以上の工程で得られた積層体には、図６（ａ）に示すように、スリット２５が形成される。スリット２５は、チャネルボディ４０における一対の柱状部４１の間に形成され、そのスリット２５の底は絶縁層１６に達する。また、スリット２５は、隣接するメモリストリングを分断し、そのスリット２５の底はバックゲート１３の凸部の上面に達する。
【００６９】
スリット２５は、選択ゲートＳＧを、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとに分断する。また、スリット２５は、電極層ＷＬを、レイン側選択ゲートＳＧＤ側のブロックと、ソース側選択ゲートＳＧＳ側のブロックとに分断する。
【００７０】
スリット２５内には、図６（ｂ）に示すように、絶縁物２６が埋め込まれる。絶縁物２６は、例えば、シリコン酸化物、シリコン窒化物などを用いることができる。その後、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。
【００７１】
実施形態によれば、バックゲート１３の溝１４に設ける犠牲膜１５のエッチバック量を制御することで、電極層ＷＬを含む積層体の下地となる層の上面を基板１１の主面に対して傾斜させることができる。Ｕ字状メモリストリングを形成する既存のプロセスに対して工程数の追加はない。したがって、コスト上昇を抑えつつ、容易に複数の電極層ＷＬを基板１１の主面に対して傾斜させて積層させることができる。
【００７２】
なお、図４（ｂ）に示すホール２１ａ、２１ｂを形成するときに、スリット２５も同時に形成してもよい。その後、ホール２１ａ、２１ｂおよびスリット２５内に絶縁物を埋め込む。
【００７３】
そして、ホール２１ａ、２１ｂ内の絶縁物を除去した後、ホール２１ａ、２１ｂを通じてエッチングにより犠牲膜１５を除去し、Ｕ字状のメモリホールを形成する。以降、前述した実施形態と同様に、メモリホール内に、メモリ膜３０およびチャネルボディ４０の形成を続けることができる。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１１…基板、１３…バックゲート、１４…溝、１５…犠牲膜、１６，１７，１８…絶縁層、２１ａ，２１ｂ…ホール、２２…空間、２５…スリット、２６…絶縁物、３０…メモリ膜、３２…電荷蓄積膜、４０…チャネルボディ、４１…柱状部、４２…連結部、５１，５２…ゲート絶縁膜、ＷＬ…電極層、ＳＧＤ…ドレイン側選択ゲート、ＳＧＳ…ソース側選択ゲート
【特許請求の範囲】
【請求項１】
主面を有する基板と、
前記基板の前記主面上に設けられた導電層と、
前記導電層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体と、
前記積層体を貫通して形成されたホールの側壁に設けられた、電荷蓄積膜を含むメモリ膜と、
前記ホール内における前記メモリ膜の内側に設けられた一対の柱状部と、前記導電層内に設けられ、前記一対の柱状部のそれぞれの下端を連結する連結部とを有するチャネルボディと、
を備え、
前記電極層は前記基板の前記主面に対して傾き、前記連結部が設けられた領域の外側の部分から前記連結部が設けられた領域の上に位置する部分に向かって下り傾斜し、
前記メモリ膜及び前記チャネルボディの前記柱状部は前記電極層が傾いている部分を貫通し、
前記電極層における前記メモリ膜を介して前記チャネルボディの前記柱状部に対向する部分のゲート長は、前記電極層の膜厚よりも大きい半導体記憶装置。
【請求項２】
主面を有する基板と、
前記基板の前記主面上に設けられた導電層と、
前記導電層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体と、
前記積層体を貫通して形成されたホールの側壁に設けられた、電荷蓄積膜を含むメモリ膜と、
前記ホール内における前記メモリ膜の内側に設けられた一対の柱状部と、前記導電層内に設けられ、前記一対の柱状部のそれぞれの下端を連結する連結部とを有するチャネルボディと、
を備え、
前記電極層は前記基板の前記主面に対して傾いており、前記メモリ膜及び前記チャネルボディの前記柱状部は前記電極層が傾いている部分を貫通している半導体記憶装置。
【請求項３】
前記電極層における前記メモリ膜を介して前記チャネルボディの前記柱状部に対向する部分のゲート長は、前記電極層の膜厚よりも大きい請求項２記載の半導体記憶装置。
【請求項４】
基板の主面上に設けられた導電層に溝を形成する工程と、
前記溝における開口側の側壁と前記導電層の上面との間に段差を形成して、前記溝内にに犠牲膜を埋め込む工程と、
前記段差を被覆するように、前記導電層上及び前記犠牲膜上に第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記基板の前記主面に対して傾いた複数の電極層と、前記基板の前記主面に対して傾いた複数の第２の絶縁層とを交互に積層する工程と、
前記第１の絶縁層、前記複数の電極層および前記複数の第２の絶縁層を含む積層体を貫通して前記犠牲膜に達する一対のホールを形成する工程と、
前記犠牲膜を前記ホールを通じてエッチングして除去し、前記溝内における前記第１の絶縁層の下に、前記一対のホールのそれぞれの下端とつながった空間を形成する工程と、
前記ホールの側壁に電荷蓄積膜を含むメモリ膜を形成する工程と、
前記ホール内における前記メモリ膜の内側および前記空間に、チャネルボディを形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項５】
前記段差を形成する工程は、
前記溝内を充填しつつ前記溝の前記開口よりも上方および前記導電層の上面上に、前記犠牲膜を形成する工程と、
前記犠牲膜の上面をエッチングにより前記導電層側に向けて後退させ、前記導電層の上面を露出させるとともに、前記溝内に充填された前記犠牲膜における前記開口側の部分を除去する工程と、
を有する請求項４記載の半導体記憶装置の製造方法。
【請求項１】
主面を有する基板と、
前記基板の前記主面上に設けられた導電層と、
前記導電層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体と、
前記積層体を貫通して形成されたホールの側壁に設けられた、電荷蓄積膜を含むメモリ膜と、
前記ホール内における前記メモリ膜の内側に設けられた一対の柱状部と、前記導電層内に設けられ、前記一対の柱状部のそれぞれの下端を連結する連結部とを有するチャネルボディと、
を備え、
前記電極層は前記基板の前記主面に対して傾き、前記連結部が設けられた領域の外側の部分から前記連結部が設けられた領域の上に位置する部分に向かって下り傾斜し、
前記メモリ膜及び前記チャネルボディの前記柱状部は前記電極層が傾いている部分を貫通し、
前記電極層における前記メモリ膜を介して前記チャネルボディの前記柱状部に対向する部分のゲート長は、前記電極層の膜厚よりも大きい半導体記憶装置。
【請求項２】
主面を有する基板と、
前記基板の前記主面上に設けられた導電層と、
前記導電層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体と、
前記積層体を貫通して形成されたホールの側壁に設けられた、電荷蓄積膜を含むメモリ膜と、
前記ホール内における前記メモリ膜の内側に設けられた一対の柱状部と、前記導電層内に設けられ、前記一対の柱状部のそれぞれの下端を連結する連結部とを有するチャネルボディと、
を備え、
前記電極層は前記基板の前記主面に対して傾いており、前記メモリ膜及び前記チャネルボディの前記柱状部は前記電極層が傾いている部分を貫通している半導体記憶装置。
【請求項３】
前記電極層における前記メモリ膜を介して前記チャネルボディの前記柱状部に対向する部分のゲート長は、前記電極層の膜厚よりも大きい請求項２記載の半導体記憶装置。
【請求項４】
基板の主面上に設けられた導電層に溝を形成する工程と、
前記溝における開口側の側壁と前記導電層の上面との間に段差を形成して、前記溝内にに犠牲膜を埋め込む工程と、
前記段差を被覆するように、前記導電層上及び前記犠牲膜上に第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記基板の前記主面に対して傾いた複数の電極層と、前記基板の前記主面に対して傾いた複数の第２の絶縁層とを交互に積層する工程と、
前記第１の絶縁層、前記複数の電極層および前記複数の第２の絶縁層を含む積層体を貫通して前記犠牲膜に達する一対のホールを形成する工程と、
前記犠牲膜を前記ホールを通じてエッチングして除去し、前記溝内における前記第１の絶縁層の下に、前記一対のホールのそれぞれの下端とつながった空間を形成する工程と、
前記ホールの側壁に電荷蓄積膜を含むメモリ膜を形成する工程と、
前記ホール内における前記メモリ膜の内側および前記空間に、チャネルボディを形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項５】
前記段差を形成する工程は、
前記溝内を充填しつつ前記溝の前記開口よりも上方および前記導電層の上面上に、前記犠牲膜を形成する工程と、
前記犠牲膜の上面をエッチングにより前記導電層側に向けて後退させ、前記導電層の上面を露出させるとともに、前記溝内に充填された前記犠牲膜における前記開口側の部分を除去する工程と、
を有する請求項４記載の半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−９８４７０（Ｐ２０１３−９８４７０Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２４２２６２（Ｐ２０１１−２４２２６２）
【出願日】平成２３年１１月４日（２０１１．１１．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１１月４日（２０１１．１１．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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