不揮発性メモリ装置及びそのソフト判定読出し方法
【課題】不揮発性メモリ装置に対して、読出し/プログラム時間を短縮できる、向上された読出しスキームを提供する。
【解決手段】本発明の一特徴に係る不揮発性メモリ装置のソフト判定読出し方法は、ソフト判定読出し命令を受信し、選択されたワードラインへ読出し電圧を印加し、前記選択されたワードラインの選択されたメモリセルに各々連結されたビットラインをプリチャージし、前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインに供給された読出し電圧は変化されない状態で、前記選択されたメモリセルの状態を連続的に感知することを含む。
【解決手段】本発明の一特徴に係る不揮発性メモリ装置のソフト判定読出し方法は、ソフト判定読出し命令を受信し、選択されたワードラインへ読出し電圧を印加し、前記選択されたワードラインの選択されたメモリセルに各々連結されたビットラインをプリチャージし、前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインに供給された読出し電圧は変化されない状態で、前記選択されたメモリセルの状態を連続的に感知することを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は不揮発性メモリ装置及びそのソフト判定読出し方法に係り、特に可変閾値電圧を有するメモリセルを含む不揮発性メモリ装置及びそのソフト判定読出し方法に関する。
【背景技術】
【0002】
半導体メモリは、一般的に、コンピュータ及び、人工衛星から消費者向け電子装置に至るマイクロプロセッサベースの各種応用のようなデジタルロジックシステム設計にとり最も必須的なマイクロ電子素子である。従って、高集積度及び高速度のための縮小(sca1ing)を通じて得られるプロセス向上及び技術開発を含む半導体メモリの製造技術の進歩は、他のデジタルロジック系列(ファミリ)の性能基準を確立するのに役に立つ。
【0003】
半導体メモリ装置は大きく、揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分けられる。揮発性半導体メモリ装置において、ロジック情報は、SRAM(スタティックランダムアクセスメモリ)の場合のように双安定フリップ−フロップのロジック状態を設定することによって、又はDRAM(ダイナミックランダムアクセスメモリ)の場合のように、キャパシターの充電を通じて、格納される。何れにせよ、揮発性半導体メモリ装置の場合、電源が印加される間にデータが格納乃至読出され、電源が遮断される時、データは消失する。
【0004】
MROM、PROM、EPROM、EEPROM等のような不揮発性半導体メモリ装置は電源が遮断されても格納されたデータを保持できる。不揮発性メモリデータ格納状態は使用される製造技術によって永久的であるか、或いは再プログラムできる。不揮発性半導体メモリ装置は、コンピュータ、航空電子工学、通信、及び消費者向け電子産業のような広い範囲の応用において、プログラム及びマイクロコードを格納するために使用される。
高速且つ再プログラム可能な不揮発性メモリを要求するシステムでは、単一チップ上に揮発性及び不揮発性メモリ格納モードの組合わせを具現したものが、例えば、不揮発性SRAM(nv−SRAM)が使用できる。その上に、特定応用向業務向けに性能を最適化するために、幾つかの追加的なロジック回路を含む特別な特定メモリアーキテクチャが開発されてきた。
【0005】
不揮発性半導体メモリ装置の中でも、MROM、PROM及びEPROMは、システム自身による消去及び書込みが自由にできないので、一般使用者が記憶内容を新しくすることは容易でない。これに反して、EEPROM、特にフラッシュメモリは電気的に消去及び書込みができるので、継続的な更新が必要であるシステムプログラミング(system programming)や補助記憶装置としての応用が拡大されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許第7,812,390号公報
【特許文献2】米国特許公開第2008−0084729号公報
【特許文献3】米国特許第7,830,720号公報
【特許文献4】米国特許公開第2011−0110154号公報
【特許文献5】米国特許第7,800,954号公報
【特許文献6】米国特許公開第2010/0322007号公報
【特許文献7】韓国特許公開第10−2011−0016229号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明の目的は、不揮発性メモリ装置に対して、読出し/プログラム時間を短縮できる、向上された読出しスキームを提供することにある。
【課題を解決するための手段】
【0008】
本発明の一特徴に係る不揮発性メモリ装置のソフト判定読出し方法は、ソフト判定読出し命令を受信し、選択されたワードラインへ読出し電圧を印加し、前記選択されたワードラインの選択されたメモリセルに各々連結されたビットラインをプリチャージし、前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインに供給された読出し電圧は変化されない状態で、前記選択されたメモリセルの状態を連続的に感知することを含む。
【0009】
本発明の他の特徴に係る不揮発性メモリ装置は、ワードラインとビットラインとの交差領域に各々配列されたメモリセルを有するメモリセルアレイと、前記ワードラインの中で選択されたワードラインを駆動するように構成された行選択回路と、前記ビットラインに各々連結されたページバッファを有する読出し/書込み回路と、前記読出し/書込み回路と前記行選択回路を制御するように構成された制御ロジックを含み、ここで、
前記制御ロジックは読出し電圧が供給された選択されたワードラインの選択されたメモリセルに各々連結されたビットラインがプリチャージされ、前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインへ供給された読出し電圧は変化されない状態で、前記ビットラインに各々対応する感知ノードの電圧が少なくとも2回の第1データ及び第2データとして各々感知されるソフト判定読出し動作を制御し、前記制御ロジックは前記ソフト判定読出し動作の連続的な感知動作のデヴェロップ時間を可変的に制御する。
【発明の効果】
【0010】
本発明によれば、不揮発性メモリ装置において、ビットラインのプリチャージされた電圧及び選択されたワードラインに供給された読出し電圧は変化されない状態で、選択されたメモリセルの状態を連続的に感知するので、読出し/プログラム時間(又は、ホストの書込み/読出し要請に対する応答時間)を短縮できる。
【図面の簡単な説明】
【0011】
【図1】本発明による不揮発性メモリ装置の読出し方法を概略的に説明するための図面である。
【図2】本発明の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。
【図3】オールビットラインメモリ構造、又はオッドイーブンメモリ構造を有するメモリセルアレイのブロック構成を示す図面である。
【図4】本発明の例示的な実施形態によるページバッファを示すブロック図である。
【図5】セル当たり2−ビットデータを格納する不揮発性メモリ装置の閾値電圧分布を示す図面である。
【図6】本発明の例示的な実施形態による不揮発性メモリ装置のプログラム方法を説明するための図面である。
【図7】本発明の例示的な実施形態による不揮発性メモリ装置の検証動作を説明するためのタイミング図である。
【図8】本発明の他の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。
【図9】本発明の例示的な実施形態による図7に示したブースタを示す図面である。
【図10】本発明の他の例示的な実施形態による不揮発性メモリ装置のプログラム方法を説明するための図面である。
【0012】
【図11】本発明の例示的な実施形態による不揮発性メモリ装置の検証動作を説明するためのタイミング図である。
【図12】ワードラインカップリングを減らすためのプログラム方法を説明するための図面である。
【図13】n+1番目ワードラインのメモリセルがプログラムされる時に生じるワードラインカップリング以前及び以後にn番目ワードラインのメモリセルに関連された閾値電圧分布を示す図面である。
【図14】カップリングされたメモリセルとカップリングされなかったメモリセルとを含む図13の全体閾値電圧分布の内わけを示す図面である。
【図15】本発明の例示的な実施形態による不揮発性メモリ装置のデータリカバ読出し動作を説明するためのタイミング図である。
【図16】2−ビットソフト判定読出し方式を概略的に説明するための図面である。
【図17】3−ビットソフト判定読出し方式を概略的に説明するための図面である。
【図18】本発明の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
【図19】本発明の他の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
【図20】本発明のその他の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
【0013】
【図21】本発明のその他の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。
【図22】本発明の例示的な実施形態による不揮発性メモリ装置を含むメモリシステムを概略的に示すブロック図である。
【図23】図22に示した制御器を概略的に示すブロック図である。
【図24】本発明の例示的な実施形態による不揮発性メモリ装置を利用する半導体ドライブを概略的に示すブロック図である。
【図25】本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【図26】本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【図27】本発明の例示的な実施形態による不揮発性メモリ装置が適用されるデジタルスチルカメラを概略的に示す図面である。
【図28】本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【図29】本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【発明を実施するための形態】
【0014】
本発明の長所及び特徴、そしてそれを達成する方法は、添付した図面と共に詳細に後述の実施形態を通じて説明される。しかし、本発明はここで説明する実施形態に限定されず他の形態に具体化されることもあり得る。本実施形態は本発明が属する技術分野で通常の知識を有する者に本発明の技術的思想を容易に実施できるように詳細に説明するために提供される。
【0015】
図面において、本発明の実施形態は示された特定形態に制限されず、説明を明確するために誇張される場合がある。また、明細書全体に亘って同一の参照番号で表示された部分は同一の構成要素を示す。
【0016】
本明細書で‘及び/又は’という表現は前後に羅列された構成要素の中で少なくとも1つを含む意味として使用される。また、‘連結される/結合される’という表現は他の構成要素と直接的に連結させるか、或いは他の構成要素を通じて間接的に連結されることを含む意味として使用される。本明細書で単数形は文句で特別に言及しない限り複数形も含む。また、明細書で使用される‘含む’又は‘含む’と言及された構成要素段階、動作、及び素子は1つ以上の他の構成要素段階、動作、素子、及び装置の存在又は追加を意味する。
【0017】
図1は本発明による不揮発性メモリ装置の読出し方法を概略的に説明するための図面である。
不揮発性メモリ装置はメモリセルの閾値電圧を変化させることによって、データを格納する。メモリセルに格納されたデータはワードラインへ印加される読出し電圧を基準として判別される。例えば、ワードラインへ読出し電圧が印加された状態で、読出し電圧より高い閾値電圧を有するメモリセルと読出し電圧より低い閾値電圧を有するメモリセルとが区別される。読出し動作は、例えば、正常読出し動作、検証読出し動作、データリカバ読出し動作、ソフト判定読出し動作、読出しリトライ動作、等を包含する。
図1で、メモリセルCは読出し電圧Vwl2がワードラインへ印加される時、オフセルとして判別される。この時、メモリセルA、Bはオンセルとして判別される。読出し電圧Vwl1がワードラインへ印加される時、メモリセルB、Cはオフセルとして判別され、メモリセルAはオンセルとして判別される。読出し電圧Vwl1、Vwl2の間に存在する閾値電圧を有するメモリセルBは、一般的に、2つの読出し電圧Vwl1、Vwl2を利用して判別される。例えば、メモリセルBは読出し電圧Vwl1を基準にオフセルとして判別され、読出し電圧Vwl2を基準にオンセルとして判別されたメモリセルである。
【0018】
本発明の場合、メモリセルBは1つの読出し電圧Vwl2を利用して判別/検出され得る。例えば、読出し電圧Vwl2がワードラインへ印加された状態で、メモリセルBのビットラインに対応する感知ノードの電圧を連続的にラッチすることによってメモリセルBを検出する。この時、感知ノードのデヴェロップ(develope)時間又は感知ノードの電圧が連続的な感知/ラッチ動作の間に制御される。感知ノードのデヴェロップ時間を制御することによって、或いは感知ノードの電圧を制御することによって、ワードラインへ印加される読出し電圧の変化無しで連続的な感知動作を通じてメモリセルB、Cを各々検出できる。
この時、メモリセルB、Cに連結されたビットラインの電圧は感知ノードの電圧が連続的にラッチ/感知される間に初期電圧(又は、プリチャージ電圧)に維持される。従って、2つの読出し電圧Vwl1、Vwl2の代わりに1つの読出し電圧Vwl2を利用して異なる閾値電圧を有するメモリセルB、Cを各々検出/識別できる。又は、1つの読出し電圧Vwl2を利用して読出し電圧より低い閾値電圧を有するメモリセルを検出できる。これは以下に詳細に説明される。
【0019】
図2は本発明の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。
本発明による不揮発性メモリ装置1000は、例えば、NANDフラッシュメモリ装置である。しかし、本発明の不揮発性メモリ装置1000がNANDフラッシュメモリ装置に制限されないことはよく理解されよう。例えば、本発明は垂直形NANDフラッシュメモリ装置、NORフラッシュメモリ装置、抵抗性RAM(Resistive Random Access Memory、RRAM(登録商標))装置、相変化メモリ(Phase−Change Memory、PRAM)装置、磁気抵抗メモリ(Magnetroresistive Random Access Memory、MRAM)装置、強誘電体メモリ(Ferroe1ectric Random Access Memory、FRAM(登録商標))装置、スピン注入磁化反転メモリ(Spin Transfer Torque Random Access Memory、STT−RAM)装置、及びこれらの類似装置に適用される。
【0020】
図2を参照すれば、不揮発性メモリ装置1000は複数の行(ワードライン)WL)と複数の列(ビットライン、BL)に配列されたメモリセルを有するメモリセルアレイ100を含む。各メモリセルは、1−ビットデータ又はM−ビット(マルチ−ビット)データ(Mは2又はそれより大きい整数)を格納する。各メモリセルはフローティングゲート又は電荷トラップ層のような電荷格納層を有するメモリセル、可変抵抗素子を有するメモリセル、又はその類似セルで具現され得る。メモリセルアレイ100は広く公知された単層アレイ構造(sing1e−1ayer array structure)(又は、2次元アレイ構造と称される)又は多層アレイ構造(mu1ti−1ayer array structure)(又は、3次元/垂直アレイ構造と称される)を有するように具現される。例示的な3次元アレイ構造が特許文献1と特許文献2とに開示され、本出願のレファレンスとして包含される。
【0021】
行選択回路200は制御ロジック400の制御の下にメモリセルアレイ100の行に対する選択及び駆動動作を遂行するように構成される。電圧発生回路300は制御ロジック400によって制御され、プログラム、消去、及び読出し動作に必要な電圧(例えば、プログラム電圧、パス電圧、消去電圧、読出し電圧、検証電圧、等)を生成するように構成される。制御ロジック400は不揮発性メモリ1000の全般的な動作を制御するように構成される。読出し/書込み回路500は制御ロジック400によって制御され、動作モードに従って感知増幅器又は書込みドライバーとして動作する。例えば、読出し動作の間には、読出し/書込み回路500は選択された行のメモリセル(又は、選択されたメモリセル)からデータを感知する感知増幅器として動作する。
【0022】
このように読み出されたデータは定まった入出力単位ごとに入出力回路600を通じて外部へ提供される。又は、読み出されたデータはパス/フェイル検証のためにワイヤードOR方式を通じて制御ロジック400へ提供され得る。例示的なワイヤードOR方式が特許文献3に開示され、本出願のレファレンスとして包含される。プログラム動作の間に、読出し/書込み回路500はプログラムデータに従って選択された行のメモリセルを駆動する書込みドライバーとして動作する。読出し/書込み回路500はビットライン又はビットライン対に各々対応する複数のページバッファを含む。メモリセルの各々がマルチ−ビット/マルチ−レベルデータを格納する場合、読出し/書込み回路500の各ページバッファは複数のラッチを有するように構成される。又は、読出し/書込み回路500の各ページバッファは制御ロジック400の制御に従って論理機能を遂行する複数のラッチを有するように構成され得る。これは以下に詳細に説明される。入出力回路600は外部装置(例えば、ホスト又はメモリ制御器)とインターフェイスするように構成される。
【0023】
図3はオールビットラインメモリ構造、又はオッドイーブンメモリ構造を有するメモリセルアレイのブロック構成を示す図面である。メモリセルアレイ100の例示的な構造が説明される。一例として、メモリセルアレイ100が1024個のメモリブロック(ブロック0〜ブロック1023)に分けられたNANDフラッシュメモリ装置が説明される。各メモリブロックに格納されたデータは同時に消去され得る。一実施形態において、メモリブロックは同時に消去される格納素子の最小単位である。各メモリブロックには、例えば、ビットラインに各々対応するn本の複数の列(BL0〜BL(n−1))と、ワードラインに各々対応するm本の複数の行(WL0〜WL(m−1))がある。オールビットライン(a11 bit line:ABL)構造と称される一実施形態において、メモリブロックの全てビットラインは読出し及びプログラム動作の間に同時に選択され得る。選択されたワードラインに属し、全てビットラインの何れかと連結された格納素子は同時にプログラムされ得る。
【0024】
例示的な実施形態において、同一の列に属する複数の格納素子はNANDストリング111を構成するように直列に連結される。NANDストリングの一端子はストリング選択ラインSSLによって制御される選択トランジスタを通じて対応するビットラインに連結され、他の端子は接地選択ラインGSLによって制御される選択トランジスタを通じて共通ソースラインCSLに連結される。
【0025】
オッドイーブン構造(odd−even architecture)と称される他の例示的な実施形態において、ビットラインはイ−ブンビットラインBLe0〜BLe(n−1)とオッドビットラインBLo0〜BLo(n−1)とに区分される。オッド/イ−ブンビットライン構造において、選択されたワードラインに属し、オッドビットラインと連結された格納素子が第1時間にプログラムされる反面に、選択されたワードラインに属し、イ−ブンビットラインと連結された格納素子は第2時間にプログラムされる。データは、他のブロックへプログラムされ、他のメモリブロックから読み出され得る。このような動作は同時に遂行できる。
【0026】
図4は本発明の例示的な実施形態によるページバッファを示すブロック図である。図4には、読出し/書込み回路500の内の、1つのビットラインに関連されたページバッファPBが示されている。
【0027】
図4を参照すれば、ページバッファPBは制御ロジック400の制御に応答して動作し、複数の、例えば、4つのラッチユニット501、502、503、504、選択的プリチャージ回路(se1ective pre−charge circuit)505、及び複数のトランジスタT1、T2、T9を含む。ビットラインBLと感知ノードSOとの間にトランジスタT1、T2が直列連結される。トランジスタT1、T2は対応する制御信号BLSHF、CLBLKによって各々制御される。
【0028】
ラッチユニット501はインバータI1、I2で構成されたラッチLAT1、ダンプ回路501a、及び複数のトランジスタT3〜T6で構成される。トランジスタT3、T5はラッチノードLN2と接地電圧との間に直列連結され、対応する制御信号SET_S、REFRESHによって各々制御される。トランジスタT4、T6はラッチノードLN1と接地電圧との間に直列連結される。トランジスタT4は制御信号RST_Sによって制御され、トランジスタT6は感知ノードSOの電圧によって制御される。ダンプ回路501aはラッチ1AT1によって維持されるデータを感知ノードSOへ伝達するように構成される。
【0029】
ラッチユニット502はインバータI3、I4で構成されたラッチLAT2、ダンプ回路502b、及び複数のトランジスタT7、T8で構成される。トランジスタT7はラッチノードLN4とトランジスタT9との間に連結され、制御信号SET_Fによって制御される。トランジスタT8はラッチノードLN3とトランジスタT9との間に連結され、制御信号RST_Fによって制御される。トランジスタT9は感知ノードSOの電圧によって制御される。ダンプ回路502aはラッチ1AT1によって維持されるデータを感知ノードSOへ伝達するように構成される。
【0030】
残りのラッチユニット503、504はラッチユニット502と同様に構成されるので、それに関する説明は省略する。
【0031】
選択的プリチャージ回路505は感知ノードSOに、そしてプリチャージ経路(pre−charge path)506及びトランジスタT1を通じてビットラインBLに連結される。選択的プリチャージ回路505はラッチユニット501にラッチされた値に従って感知ノードSOを選択的にプリチャージするように構成される。選択的プリチャージ回路505はビットラインのプリチャージされた電圧が一定に維持されるようにプリチャージ経路506へ所定の電流を供給する。これは以下に詳細に説明される。
【0032】
ページバッファPB及びそれに含まれたラッチの数がここに開示されたことに制限されないことは理解できる。
図5はセル当たり2−ビットデータを格納する不揮発性メモリ装置の閾値電圧分布を示す図面である。
【0033】
1つのメモリセルに1−ビットデータが格納される場合、2つの閾値電圧分布(例えば、消去状態E及びプログラム状態Pに各々対応する閾値電圧分布)が形成される。1つのメモリセルに2−ビットデータが格納される場合、図5に示したように、4つの閾値電圧分布、即ち消去状態E及び3つのプログラム状態P1、P2、P3に各々対応する閾値電圧分布101、102、103、104が形成される。メモリセルが目標プログラム状態を有するようにプログラムされたか否かはプログラム状態P1、P2、P3に各々対応する検証電圧VP1、VP2、VP3を利用して判別される。これはメモリセルに2−ビットデータを格納するために検証電圧VP1、VP2、VP3を利用して3回の検証動作が連続的に行われることを意味する。
【0034】
メモリセルに格納されるデータビットの数の増加に比例して隣接する閾値電圧分布間の間隔が狭くなる。隣接する閾値電圧分布間の間隔が狭くなることによって、読出しマージンは減少する。隣接する閾値電圧分布間の間隔は閾値電圧分布の各々の幅を狭くすることによって、広くすることができる。このために、2−ステップ検証方法が使用される。一般的な2−ステップ検証方法が特許文献4に開示され、本出願のレファレンスとして包含される。
2−ステップ検証方式の場合、プログラム状態の各々に対応する検証動作の各々は異なる2つの検証電圧の中で1つ(例えば、目標検証電圧より低いプリ(pre−)検証電圧と称される)が選択されたワードラインへ印加された状態で感知ノードの電圧変化を感知する動作と異なる2つの検証電圧の中で他の1つ(例えば、目標検証電圧としてファイン(fine−)検証電圧と称される)が選択されたワードラインへ印加された状態で感知ノードの電圧変化を感知する動作を含む。
【0035】
2−ステップ検証方式の場合、1つのプログラム状態における検証動作の感知動作の各々はビットラインをプリチャージする動作と選択されたワードラインに検証電圧を供給する動作とを含む。ビットラインをプリチャージする動作は検証動作を遂行するのに掛かる時間の大部分を占める。メモリセルに格納されるデータビットの数の増加に伴い、1つのプログラム状態を判別するために行われる検証動作の数も増加する。これはメモリセルに格納されるデータビットの数の増加に比例して読出し/プログラム時間(又は、ホストの読出し/書込み要請に対する応答時間)が増加することを意味する。
【0036】
以下に説明するように、本発明の場合、各プログラム状態を判別するために2回の感知動作が連続的に遂行され、ワードラインへ印加される検証電圧は変化されない。特に、2回の感知動作が連続的に遂行される時、ビットラインは初期にプリチャージされた状態に維持される。即ち、2回の感知動作は1回のビットラインプリチャージ動作を必要とする。それ故に、読出し/プログラム時間(又は、ホストの読出し/書込み要請に対する応答時間)を削減できる。また、連続的な感知/ラッチ動作の間にワードライン電圧が変化しないので、ワードライン電圧を設定するのに必要な時間も削減できる。
【0037】
図6は本発明の例示的な実施形態による不揮発性メモリ装置のプログラム方法を説明するための図面であり、図7は本発明の例示的な実施形態による不揮発性メモリ装置の検証動作を説明するためのタイミング図である。以下、本発明の例示的な実施形態による不揮発性メモリ装置のプログラム動作及び検証動作を参照図面に基づいて詳細に説明する。
【0038】
説明に先立って、1つのメモリセルに2−ビットデータが格納されたと仮定する。このような仮定によれば、メモリセルに2−ビットデータが各々格納される時、図5に示した4つの閾値電圧分布101、102、103、104が形成される。プログラムループの反復を通じてメモリセルがプログラムされる。プログラムループは、図6に示したように、プログラム区間PGM及び検証区間P1−VFY、P2−VFY、P3−VFYを含む。最大プログラムループ回数内でプログラムループが反復されることはよく理解されよう。
【0039】
下位ページデータ(例えば、2−ビットデータのうちのLSBデータ)が格納された選択されたメモリセルのプログラミングの前に、選択されたメモリセルに格納されるデータ(例えば、上位ページデータ、2−ビットデータのうちのMSBデータ)が読出し/書込み回路500のページバッファPBへロードされる。ページバッファPBへロードされたデータは制御ロジック400の制御の下にラッチユニット503に格納される。選択されたメモリセルに格納されたデータ(例えば、下位ページデータ)は制御ロジック400の制御の下にラッチユニット504に格納される。これは初期読出し動作(initia1 read operation)を通じて行われる。
【0040】
上述した動作によれば、選択されたメモリセルに各々対応するページバッファPBのラッチユニット503、504は、下の表1に示したように、消去状態E及びプログラム状態P1、P2、P3の中でいずれか1つに対応する値(例えば、‘11’、‘01’、‘00’、及び‘10’)に設定される。以後、選択されたメモリセルがページバッファPBに設定されたデータに基づいてプログラムされる。選択されたメモリセルのプログラミングは選択されたワードラインへプログラム電圧を供給し、ビットラインへ電源電圧又は接地電圧を供給することによって行われる。プログラム電圧は、プログラムループの反複によって定まる増加分ずつ順次的に増加される。
【表1】
【0041】
表1で‘A’、‘B’、及び‘C’は、図1に示したように、読出し電圧Vwl2に対応するプログラム状態の閾値電圧を有するようにプログラムされるメモリセルを各々示す。
【0042】
プログラム動作が遂行された後、図6に示したように、選択されたメモリセルが目標閾値電圧(プログラム状態P1、P2、P3に各々対応する)を有するようにプログラムされたか否かを判別するための検証動作P1−VFY、P2−VFY、P3−VFYが連続的に行われる。先ず、プログラム状態P1にプログラムされるメモリセルに対する検証動作P1−VFYが行われる。検証動作P1−VFYは、図6に示したように、P1状態選択区間201、ビットライン(BL)プリチャージ区間202、感知ノード(SO)デヴェロップ区間203、ラッチ区間204、感知ノード(SO)プリチャージ区間205、感知ノード(SO)デヴェロップ区間206、ラッチ区間207、ビットライン(BL)リカバリ区間208、及びパスされたP1状態処理(プロセス)区間209を含む。
【0043】
P1状態選択区間201ではプログラム状態P1でプログラムされるメモリセルに対応するラッチユニット501のラッチノードLN1がラッチユニット503、504のラッチ値(‘01’)に基づいて‘1’に設定される。表1で分かるように、残り状態E、P2、P3でプログラムされるメモリセルに対応するラッチユニット501のラッチノードLN1は初期状態として‘0’に維持される。P1状態選択区間201が終了された後、図7を参照すれば、選択されたワードラインへ検証電圧VP1が印加される。検証電圧VP1はプログラム状態P1の目標検証電圧(又は目標閾値電圧)に対応する電圧である。
【0044】
ビットラインプリチャージ区間202ではラッチユニット501のラッチ値に従ってビットラインが選択的にプリチャージされる。例えば、ラッチユニット501のラッチノードLN1がプログラム状態P1でプログラムされるメモリセルを示す値である‘1’に設定された場合、ビットラインが選択的プリチャージ回路505によって予め設定された電圧(例えば、0.5V)にプリチャージされる。ビットラインプリチャージ区間202で、感知ノードSOは電源電圧VDDにプリチャージされる。ラッチユニット501のラッチノードLN1が‘0’に設定された場合、ビットラインは選択的プリチャージ回路505を通じて接地される。従って、ビットラインプリチャージ区間202の間に、ラッチユニット501のラッチ値に従ってビットラインが選択的にプリチャージされる。
【0045】
感知ノードデヴェロップ区間203では選択的プリチャージ回路505で感知ノードSOへの電流供給が遮断され、トランジスタT1、T2はターンオンされる。このような条件下では、感知ノードSOのプリチャージされた電圧は選択されたメモリセルの閾値電圧によって変化する。例えば、図7に示したように、感知ノードSOは選択されたメモリセル(例えば、図1のA、B、C)の閾値電圧によって異なる勾配に従ってデヴェロップされる。選択されたメモリセルAに対応する感知ノードSOは速くデヴェロップされる反面に、選択されたメモリセルCに対応する感知ノードSOは概ねデヴェロップされない。選択されたメモリセルBの閾値電圧と検証電圧VP1との間の差が大きくないので、選択されたメモリセルBはデヴェロップ時間によってオンセル又はオフセルとして決定され得る。本発明の場合、感知ノードデヴェロップ区間203のデヴェロップ時間は検証電圧VP1を基準に選択されたメモリセルBがオフセルとして判別されるように決定される。デヴェロップ時間t1は、例えば、図1の読出し電圧Vwl1、Vwl2の間に存在する閾値電圧を有するメモリセルがオフセルとして判別されるように決定され得る。
【0046】
例示的な実施形態において、感知ノードデヴェロップ区間203の間に、ビットラインは選択的プリチャージ回路505で感知ノードSOへの電流供給が遮断された状態でプリチャージ経路505を通じて駆動される。言い換えれば、図7に示したように、ビットラインは感知ノードデヴェロップ区間203の間にプリチャージされた電圧を維持する。
【0047】
感知ノードデヴェロップ区間203に続いてラッチ区間204ではラッチユニット502を通じてラッチ動作が行われる。例えば、トランジスタT2がターンオフされた状態で、制御信号RST_Fが活性化される。この時、感知ノードSOの電圧がトランジスタT9の閾値電圧より高ければ、ラッチノードLN3の値は‘1’から‘0’に転換される。感知ノードSOの電圧がトランジスタT9の閾値電圧より低ければ、ラッチノードLN3の値は‘1’に維持される。図1のメモリセルB、Cの場合、下の表2に示したように、ラッチノードLN3は‘0’に変更される。即ち、検証電圧VP1より高い閾値電圧を有するメモリセルCと検証電圧VP1より低い閾値電圧を有するメモリセルBとが検出/判別される。
【表2】
【0048】
例示的な実施形態において、ラッチ区間204の間に、ビットラインはトランジスタT2がターンオフされた状態でプリチャージ経路505を通じて駆動される。
ラッチ区間204に続いて感知ノードプリチャージ区間205では感知ノードSOがプリチャージされる。これは選択的プリチャージ回路505を通じて行われる。
感知ノードデヴェロップ区間206では選択的プリチャージ回路505で感知ノードSOへの電流供給が遮断され、トランジスタT1、T2はターンオンされる。このような条件下では、感知ノードSOのプリチャージされた電圧は選択されたメモリセルの閾値電圧によって変化する。例えば、図7に示したように、感知ノードSOは選択されたメモリセル(例えば、図1のA、B、C)の閾値電圧によって異なる勾配に従ってデヴェロップされる。選択されたメモリセルAに対応する感知ノードSOは速くデヴェロップされる反面に、選択されたメモリセルCに対応する感知ノードSOは概ねデヴェロップされない。感知ノードデヴェロップ区間206のデヴェロップ時間t2は検証電圧VP1より低い閾値電圧を有するメモリセルがオンセルと判別されるように(又は、検証電圧VP1より高い閾値電圧を有するメモリセルのみがオフセルとして判別されるように)決定される。
【0049】
例示的な実施形態において、感知ノードデヴェロップ区間206の間に、ビットラインは選択的プリチャージ回路505から感知ノードSOへの電流供給が遮断された状態で選択的プリチャージ回路505を通じて駆動される。言い換えれば、図7に示したように、ビットラインは感知ノードデヴェロップ区間206の間にプリチャージされた電圧を維持する。
【0050】
感知ノードデヴェロップ区間206に続いてラッチ区間207ではラッチユニット501を通じてラッチ動作が行われる。例えば、トランジスタT2がターンオフされた状態で、制御信号RST_Sが活性化される。
【0051】
この時、感知ノードSOの電圧がトランジスタT6の閾値電圧より高ければ、ラッチノードLN1の値は‘1’から‘0’に転換される。感知ノードSOの電圧がトランジスタT6の閾値電圧より低ければ、ラッチノードLN1の値は‘1’に維持される。図1のメモリセルCの場合、下の表3に示したように、ラッチノードLN1は‘0’に変更される。
【表3】
【0052】
例示的な実施形態において、ラッチ区間207の間に、ビットラインはトランジスタT2がターンオフされた状態で選択的プリチャージ回路505を通じて駆動される。
ビットラインリカバリ区間208ではビットラインの電圧が放電される。これはトランジスタT1、T4を通じて行われる。
【0053】
パスされたP1状態処理区間209では読出し電圧VP1より高い閾値電圧を有するメモリセル(例えば、C)に対応するラッチユニット503の値が‘1’に設定される。例えば、ラッチユニット501、502のラッチ値が全て‘0’である時、下の表4に示したように、ラッチユニット503の値が‘1’に設定される。これはメモリセルCが次のプログラム動作でプログラム禁止されることを意味する。即ち、メモリセルCはプログラムパスされる。
【表4】
【0054】
ラッチユニット502に格納された‘0’値は次のプログラム動作の時、ビットラインへ供給される電圧を決定するのに使用される。例えば、ラッチユニット502に‘0’値(メモリセルBに対応する)が格納された場合、ビットラインは電源電圧より低く、接地電圧より高い電圧(例えば、1V)(‘ビットライン強制(フォーシング)電圧’と称される)で駆動される。ビットラインが接地電圧に駆動される場合と比較してみる時、ビットライン強制電圧に駆動されるビットラインのメモリセルBはメモリセルAより遅くプログラムされる。これにより閾値電圧分布の幅がより狭く形成される。次のプログラム区間で、ビットラインはラッチユニット503、504のラッチ値及びラッチユニット502のラッチ値に従って、電源電圧、接地電圧、及びビットライン強制電圧(メモリセルBに対応する)の中でいずれか1つに駆動される。
【0055】
プログラム状態P1における検証動作P1−VFYが遂行された後、プログラム状態P2、P3における検証動作P2−VFY、P3−VFYが連続的に遂行される。プログラム状態P2、P3における検証動作P2−VFY、P3−VFYは選択されたワードラインへ印加される検証電圧が変更される点を除外すれば、検証動作P1−VFYと実質的に同様に遂行されるので、それに関する説明は省略する。
【0056】
例示的な実施形態において、検証区間P1−VFY、P2−VFY、P3−VFYでトランジスタT7はターンオフ状態に維持される。
【0057】
以上の説明によれば、ワードラインに供給される検証電圧の変化無しで検証電圧より高い閾値電圧を有するメモリセル(例えば、C)のみでなく検証電圧より低い閾値電圧を有するメモリセル(例えば、B)を検出できる。これはワードライン電圧を変化させるのに必要なセットアップ時間を必要としないことを意味する。その上に、連続的な感知動作が遂行される間、ビットラインの電圧が一定に(又は、プリチャージされた電圧に)維持され、その結果感知ノードデヴェロップ区間206の前に、ビットラインをプリチャージするのに必要な時間を削減できる。従って、読出し/プログラム時間(又は、ホストの読出し/書込み要請に対する応答時間)を削減できる。
【0058】
例示的な実施形態において、本発明による2−ステップ検証スキームはマルチ−レベルセル(MLC)メモリ装置のみでなく単一レベルセル(SLC)メモリ装置にも適用され得る。
【0059】
例示的な実施形態において、感知ノードプリチャージ区間205以前に行われる感知ノードデヴェロップ区間に対応する時間t1が感知ノードプリチャージ区間205以後に行われる感知ノードデヴェロップ区間に対応する時間t2より長く設定され得る。このような場合、感知ノードプリチャージ区間205以前に行われる感知ノードデヴェロップ区間に対応する時間t1は、読出し電圧より低い閾値電圧を有するメモリセルがオンセルとして判別されるように決定され、感知ノードプリチャージ区間205以後に行われる感知ノードデヴェロップ区間に対応する時間t2は、読出し電圧より所定電圧ぐらい低い閾値電圧を有するメモリセルがオフセルとして判別されるように決定される。
【0060】
図8は本発明の他の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。図8を参照すれば、不揮発性メモリ装置2000は読出し/書込み回路2100と制御ロジック2200とを含む。図示しないけれども、不揮発性メモリ装置2000が図2に示したメモリセルアレイ100、行選択回路200、電圧発生回路300、入出力回路600、等を含むことは言うまでもない。
【0061】
読出し/書込み回路2100はビットラインBL0〜BLnを通じてメモリセルアレイ(図2の符番100)に連結される。読出し/書込み回路2100はビットラインBL0〜BLnに各々連結されたページバッファPBを含む。他の例として、読出し/書込み回路2100が、(図3のオッドイーブンメモリ構造に示したような)ビットライン対に各々連結されたページバッファPBで構成され得ることはよく理解されよう。各ページバッファPBはビットラインバイアスブロック2101、ラッチブロック2102、及びブースタ2103を含む。
ビットラインバイアスブロック2101は図4に示した選択的プリチャージ回路505とトランジスタT1、T2とで構成され、ラッチブロック2102は図4に示されたラッチユニット501〜504及びトランジスタT9で構成される。従って、ビットラインバイアスブロック2101とラッチブロック2102とに関する説明は省略する。ページバッファPBのブースタ2103は制御ロジック2200の制御の下に感知ノードSOの電圧を昇圧(boost)するように構成される。例示的な実施形態によれば、ブースタ2103は各検証動作の連続的な感知/ラッチ動作の中でいずれか1つ(例えば、後者の感知/ラッチ動作)以前に感知ノードSOの電圧を昇圧する。これは以下に詳細に説明される。
【0062】
図9は本発明の例示的な実施形態による図8に示したブースタを示す図面である。
図9を参照すれば、ブースタ2103はドライバー2103−1及びキャパシター2103−2を含む。ドライバー2103−1は昇圧信号BSTに応答してキャパシター2103−2の一端を駆動する。キャパシター2103−2は感知ノードSOとドライバー2103−1との間に連結される。感知ノードSOの電圧は昇圧信号BSTのロー−ハイ遷移の時、キャパシター2103−2を通じて昇圧される。例示的な実施形態において、キャパシター2103−2はMOSトランジスタで構成される。
他の実施形態において、キャパシター2103−2は感知ノードSOと隣接する信号ラインとを利用して構成される。即ち、キャパシター2103−2は一電極として使用される感知ノードSO、他の電極として使用される隣接する信号ライン、及び感知ノードSOと信号ラインとの間に存在する絶縁物質で構成され得る。キャパシター2103−2を構成する方法がここに開示されたものに制限されないことはよく理解されよう。
【0063】
図10は本発明の他の例示的な実施形態による不揮発性メモリ装置のプログラム方法を説明するための図面であり、図11は本発明の他の例示的な実施形態による不揮発性メモリ装置の検証動作を説明するためのタイミング図である。以下、本発明の他の例示的な実施形態による不揮発性メモリ装置の検証動作を参照図面に基づいて詳細に説明する。
【0064】
プログラムループは、図10に示したように、プログラム区間PGM及び検証区間P1−VFY、P2−VFY、P3−VFYを含む。プログラム区間PGMは図6で説明したことと実質的に同一であるので、それに関する説明は省略する。
【0065】
プログラム動作が遂行された後、図10に示したように、選択されたメモリセルが目標閾値電圧を有するようにプログラムされたか否かを判別するための検証動作P1−VFY、P2−VFY、P3−VFYが連続的に行われる。先ず、プログラム状態P1においてプログラムされるメモリセルに対する検証動作P1−VFYが行われる。検証動作P1−VFYは、図10に示したように、P1状態選択区間211、ビットライン(BL)プリチャージ区間212、感知ノード(SO)デヴェロップ区間213、ラッチ区間214、感知ノード昇圧(ブースティング)区間215、ラッチ区間216、ビットライン(BL)リカバリ区間217、及びパスされたP1状態処理(プロセス)区間218を含む。
【0066】
P1状態選択区間211及びビットラインプリチャージ区間212の動作は図6で説明したことと実質的に同一であるので、それに関する説明は省略する。
感知ノードデヴェロップ区間213の動作は図6で説明された感知ノードデヴェロップ区間206のそれと実質的に同様に遂行される。即ち、図11に示したように、感知ノードデヴェロップ動作は検証電圧VP1より低い閾値電圧を有するメモリセル(例えば、A、B)がオンセルとして検出されるように決定されたデヴェロップ時間t2の間に行われる。デヴェロップ時間t2の間に検証電圧VP1より高い閾値電圧を有するメモリセルCのみが検出される。
【0067】
例示的な実施形態において、感知ノードデヴェロップ区間213の間に、ビットラインは選択的プリチャージ回路505から感知ノードSOへの電流供給が遮断された状態でプリチャージ経路506を通じて駆動される。言い換えれば、図11に示したように、ビットラインは感知ノードデヴェロップ区間213の間にプリチャージされた電圧を維持する。
【0068】
感知ノードデヴェロップ区間213に続いてラッチ区間214ではラッチユニット501を通じてラッチ動作が行われる。例えば、トランジスタT2がターンオフされた状態で、制御信号RST_Sが活性化される。この時、感知ノードSOの電圧がトランジスタT6の閾値電圧より高ければ、ラッチノードLN1の値は‘1’から‘0’に転換される。感知ノードSOの電圧がトランジスタT6の閾値電圧より低ければ、ラッチノードLN1の値は‘1’に維持される。
【0069】
感知ノード昇圧区間215では制御ロジック2200の制御の下にブースタ2103を通じて感知ノードSOの電圧が昇圧される。図11に示したように、感知ノードSOの電圧は検証電圧VP1より低い閾値電圧を有するメモリセル(例えば、B)がオフセルとして判別されるように又は、検証電圧VP1より低いメモリセルBの閾値電圧がラッチ感知トリップ点より高くなるように)昇圧される。感知ノードSOの昇圧レベルはブースタ2103へ印加される昇圧信号の電圧によって可変できる。
【0070】
感知ノード昇圧区間215に続いてラッチ区間217ではラッチユニット502を通じてラッチ動作が行われる。例えば、トランジスタT2がターンオフされた状態で、制御信号RST_Sが活性化される。この時、感知ノードSOの電圧がトランジスタT9の閾値電圧より高ければ、ラッチノードLN3の値は‘1’から‘0’に転換される。感知ノードSOの電圧がトランジスタT9の閾値電圧より低ければ、ラッチノードLN3の値は‘1’に維持される。図1のメモリセルB、Cの場合、ラッチノードLN3は‘0’に変更される。
【0071】
ビットラインリカバリ区間217及びパスされたP1状態処理区間218は図6で説明したことと実質的に同一であるので、それに関する説明は省略する。
先に説明したように、ラッチユニット502に格納された‘0’値は次のプログラム動作の時、ビットラインに供給される電圧を決定するのに使用される。例えば、ラッチユニット502に‘0’値(メモリセルBに対応する)が格納された場合、ビットラインは電源電圧より低く、接地電圧より高い電圧(例えば、1V)(‘ビットライン強制(フォーシング)電圧’と称される)で駆動される。ビットラインが接地電圧に駆動される場合と比較してみる時、ビットライン強制電圧で駆動されるビットラインのメモリセルBはメモリセルA)より遅くプログラムされる。これにより閾値電圧分布の幅がより狭く形成される。
【0072】
プログラム状態P1における検証動作P1−VFYが遂行された後、プログラム状態P2、P3における検証動作P2−VFY、P3−VFYが連続的に遂行される。プログラム状態P2、P3における検証動作P2−VFY、P3−VFYは選択されたワードラインへ印加される検証電圧が変更される点を除外すれば、検証動作P1−VFYと実質的に同様に遂行されるので、それに関する説明は省略する。
【0073】
以上の説明によれば、ワードラインへ供給される検証電圧の変化無しで検証電圧より高い閾値電圧を有するメモリセル(例えば、C)のみでなく検証電圧より低い閾値電圧を有するメモリセル(例えば、B)を検出できる。これはワードライン電圧を変化させるのに必要なセットアップ時間を必要としないことを意味する。その上に、連続的な感知動作が遂行される間、ビットラインの電圧が一定に(又は、プリチャージされた電圧に)維持され、その結果メモリセルBを検出する前にビットラインをプリチャージするのに必要な時間を削減できる。従って、読出し/プログラム時間(又は、ホストの読出し/書込み要請に対する応答時間)を削減できる。また、連続的な感知/ラッチ動作の間にワードライン電圧が変化しないので、ワードライン電圧を設定するのに必要な時間を削減できる。
【0074】
本発明の例示的な実施形態による感知スキームは、上述した2−ステップ検証動作とは別の読出し動作(例えば、データリカバ読出し動作、ソフト判定読出し動作、読出しる。動作、等)に適用できる。これは以下に詳細に説明される。
<データリカバ読出し動作>
【0075】
図12はワードラインカップリングを減らすためのプログラム方法を説明するための図面である。
図12にはセル当たり2−ビットデータを格納するための、そしてワードラインカップリングを減らすためのプログラム方法が示されている。図12で、曲線210−0、210−1は下位ページプログラム手続の以後のメモリセルの閾値電圧分布を示し、曲線220−0、220−1、220−2、220−3は上位ページプログラム手続の以後のメモリセルの閾値電圧分布を示す。
【0076】
下位及び上位ページがプログラムされた後、図12に示したように、メモリセルは4つのデータ状態E、P1、P2、P3の中でいずれか1つにプログラムされる。図12に示した方法において、下位ページがプログラムされた後、閾値電圧分布210−0に属するメモリセルは閾値電圧分布220−0又は閾値電圧分布220−1にプログラムされ、下位ページがプログラムされた後、閾値電圧分布210−1に属するメモリセルは閾値電圧分布220−2又は閾値電圧分布220−3にプログラムされる。閾値電圧分布220−0、220−1、220−2、220−3は読出し電圧RD1、RD2、RD3を利用して区別される。
【0077】
各メモリセルにM−ビットデータ(Mは2又はそれより大きい整数)が格納される場合、n番目ワードラインのメモリセルの閾値電圧はn+1番目ワードラインのメモリセルに上位ページがプログラムされる時、シフトされ得る。即ち、n番目ワードラインのメモリセルの閾値電圧分布はn+1番目ワードラインのメモリセルに上位ページがプログラムされる以前と比較して見る時、ワードラインカップリングによって広くなる。閾値電圧分布が広くなる理由は、n+1番目ワードラインのメモリセルに上位ページがプログラムされる時、n番目ワードラインのメモリセルがワードラインカップリングを全て受けるのではなく選択的に受けるためである。
【0078】
n+1番目ワードラインのメモリセルの中でn番目ワードラインのメモリセルにカップリングを与えるメモリセル(又は、“攻撃セル(aggressor ce11s)”と称される)はn番目ワードラインのメモリセルに加えられるカップリングの程度(大きさ)に従って、及び/又はプログラム方式に従って1つ又はそれより多い攻撃セルグループを構成する。n+1番目ワードラインのメモリセルの中でn番目ワードラインのメモリセルにカップリングを与えないメモリセルもやはり1つのグループを構成する。n+1番目ワードラインのメモリセルの中で攻撃セルを除外した残りのメモリセルは非攻撃セル(non−aggressor ce11s)として定義される。
【0079】
攻撃セルと非攻撃セルの各々は図12で説明したプログラム状態の中でいずれか1つを有する。このような定義によれば、n番目ワードラインのメモリセルはカップリングを受けたメモリセルとカップリングを受けなかったメモリセルで構成される。それ故に、閾値電圧分布が広くなる。n番目ワードラインのメモリセルにワードラインカップリングを加えるn+1番目ワードラインに対するプログラム動作はアドレススクランブル方式に従って可変的に決定される。
【0080】
図13はn+1番目ワードラインのメモリセルがプログラムされる時に生じるワードラインカップリング以前及び以後において、n番目ワードラインのメモリセルの閾値電圧分布を示す図面である。
【0081】
図13に示した例はn+1番目ワードラインのメモリセルがプログラムされる以前、即ちワードラインカップリング以前のn番目ワードラインのメモリセルに関連された2つの隣接する閾値電圧分布310−0、310−1を示す。図13には単なる2つの閾値電圧分布が示されている。しかし、セル当たりビット数に従ってさらに多い閾値電圧分布が存在することは言うまでもない。閾値電圧分布の数はメモリセルに格納されるデータビットの数に基づいて決定される。
例えば、m−ビットデータ(mは2又はそれより大きい整数)がメモリセルに格納される時、2m個の閾値電圧分布が生じる。閾値電圧分布310−0、310−1は閾値電圧分布310−0、310−1の間に存在する読出し電圧RDを利用して区別される。図示しないけれども、m−ビットデータ(m>1)の場合の残りの閾値電圧分布もやはり隣接する閾値電圧分布の間に存在する読出し電圧を利用して区別される。このような読出し動作を正常読出し動作と称し、正常読出し動作で使用される読出し電圧RDを正常読出し電圧と称する。
【0082】
図13に示された閾値電圧分布311−0、311−1は、n+1番目ワードラインのメモリセルがプログラムされる時に生じるワードラインカップリングに対応する閾値電圧シフトを経験した以後のn番目ワードラインのメモリセルに関連された閾値電圧分布を示す。閾値電圧分布311−0、311−1は、n+1番目ワードラインの、プログラムされる時に生じるワードラインカップリングを経験したメモリセルと、経験しないメモリセルに対する全体閾値電圧分布を示す。
【0083】
図14はカップリングされたメモリセルとカップリングされなかったメモリセルとを含む図13の全体閾値電圧分布の内わけを示す図面である。
図14の例において、閾値電圧分布313−0、313−1はワードラインカップリングによる閾値電圧シフトを経験しなかった(又は、カップリングされなかった)メモリセルの閾値電圧分布を示す。閾値電圧分布315−0、315−1はワードラインカップリングによる閾値電圧シフトを経験した(又は、カップリングされた)メモリセルの閾値電圧分布を示す。即ち、閾値電圧分布315−0、315−1は、データ状態313−0、313−1にプログラムされたメモリセルの閾値電圧がシフトした結果を示す。
【0084】
n番目ワードラインのプログラムされたメモリセルは、n+1番目ワードラインのメモリセルのプログラムによって経験した閾値電圧シフトに従って、カップリングされなかった閾値電圧分布313−0、313−1に、又はカップリングされた閾値電圧分布315−0、315−1に属する。図14に示したように、第1読出し電圧DR1はカップリングされなかったメモリセルを読み出すために、即ち閾値電圧分布313−0、313−1内のメモリセルを区分するために使用され得る。第2読出し電圧DR2はカップリングされたメモリセルを読み出すために即ち、閾値電圧分布315−0、315−1内のメモリセルを区分するために使用され得る。
【0085】
ワードラインカップリングによって生じる読出しエラーを減らすために第1及び第2読出し電圧DR1、DR2を利用して、1つの閾値電圧分布(即ち、カップリングされた分布とカップリングされなかった分布で構成されるデータ状態)に対して2回の読出し動作が行われる。1つのデータ状態に対して行われる読出し動作の回数は攻撃セル(又は、カップリングを発生させるプログラム状態)から成されるグループの数に従って決定される。例えば、攻撃セルは1つのグループを構成するか、2つ又はそれより多いグループを構成する。攻撃セルが1つのグループを構成する場合、2回の読出し動作が行われる。攻撃セルが2つのグループを構成する場合、3回の読出し動作が行われる。
【0086】
攻撃セルが1つのグループを構成する時に行われる読出し動作を説明するための図14を参照すれば、第1読出し電圧DR1を利用する読出し動作はカップリングされなかった分布313−0、313−1に属するメモリセルを区分するために行われ、第2読出し電圧DR2を利用する読出し動作はカップリングされた分布315−0、315−1に属するメモリセルを区分するために行われる。
第1読出し電圧DR1を利用して読み出されるメモリセルと第2読出し電圧DR2を利用して読み出されるメモリセルとは上位ワードラインのメモリセルから読み出されたデータに基づいて区分される。結果的に、選択されたワードラインのメモリセルに対する読出し動作の前に選択されたワードラインの上位ワードライン(又は、隣接するワードライン)のメモリセルに対する読出し動作が先行される。上述した一連の読出し動作を‘データリカバ読出し動作’(data recover read operation)と称し、第1及び第2読出し電圧DR1、DR2を各々第1及び第2データリカバ読出し電圧と称する。
【0087】
先に説明したように、データリカバ読出し動作は異なる閾値電圧分布に含まれたメモリセルを区別するために2回の読出し動作を必要とする。読出し動作各々はビットラインをプリチャージする動作を随伴する。それ故に、全般的な読出し速度(又は、ホストの読出し要請に対する応答速度)が低下する。しかし、図1乃至図11で説明した本発明の感知スキームをデータリカバ読出し動作に適用することによって全般的な読出し速度(又は、ホストの読出し要請に対する応答速度)の低下を最小化できる。これは以下に詳細に説明される。
【0088】
図15は本発明の例示的な実施形態による不揮発性メモリ装置のデータリカバ読出し動作を説明するためのタイミング図である。以下、本発明の例示的な実施形態による不揮発性メモリ装置のデータリカバ読出し動作を参照図面に基づいて詳細に説明する。
【0089】
選択されたワードライン(例えば、n番目ワードライン)に隣接するワードライン(例えば、n+1番目ワードライン)に連結されたメモリセルからデータが読出し電圧RD1、RD2、RD3を利用して読み出される。読み出されたデータは不揮発性メモリ装置1000の読出し/書込み回路500に格納される。その次に、隣接するワードラインのメモリセルから読み出されたデータに基づいて選択されたワードラインに連結されたメモリセルからデータが読み出される。
先の説明と異なり、図15に示したように、1つの読出し電圧DR2が選択されたワードラインへ印加された状態で連続的に感知動作(又は、ラッチ動作)が遂行される。ここで、分布313−0、313−1を区別するための、そして分布315−0、315−1を区別するための感知動作は図6及び図7で説明したデヴェロップ時間の制御スキームを利用するか、或いは図10及び図11で説明した感知ノードの昇圧スキームを利用して連続的に行われるので、それに関する説明は省略する。
【0090】
以上の説明によれば、ワードラインに供給される検証電圧の変化無しで異なる閾値電圧を有するメモリセルを検出できる。これはワードライン電圧を変化させるのに必要なセットアップ時間を必要としないことを意味する。その上に、連続的な感知動作が遂行される間、ビットラインの電圧が一定に(又は、プリチャージされた電圧に)維持され、その結果ビットラインをプリチャージするのに必要な時間を削減できる。従って、読出し/プログラム時間(又は、ホストの読出し/書込み要請に対する応答時間)を削減できる。また、連続的な感知/ラッチ動作の間にワードライン電圧が変化しないので、ワードライン電圧を設定するのに必要な時間を削減できる。
<ソフト判定読出し動作>
【0091】
図16は2−ビットソフト判定読出し方式を概略的に説明するための図面である。図16を参照すれば、実線で示された2つの状態Si、Si+1は読出し電圧101によって区別される。読出し電圧101を利用して行われる読出し動作はハード判定読出し動作(hard decision read operation)と称する。もし状態Si、Si+1が点線で示したように変化されれば、読出し電圧101を利用して点線で示された状態Si、Si+1を区別することは難しい。点線で示された状態Si、Si+1の区別は外部(例えば、メモリ制御器)から提供されるソフト判定読出し命令に従って遂行されるソフト判定読出し動作を通じて行われ得る。例えば、黒い点(●)で表示されたメモリセルのデータは2−ビットソフト判定読出し動作によって判別され得る。例示的なソフト判定読出しスキームが特許文献5に開示され、本出願のレファレンスとして包含される。
【0092】
図16で説明したように、一般的に、2−ビットソフト判定読出し動作は3回の感知動作を必要とする。又は、ハード判定読出し動作を通じて読み出されたデータが2−ビットソフト判定読出し動作に適用される場合、2−ビットソフト判定読出し動作は2回の感知動作を必要とする。
【0093】
例示的な実施形態において、2−ビットソフト判定読出し動作によって読み出されたデータをエンコーディングする方式が多様に具現され得ることはよく理解されよう。エンコーディングは制御ロジック400の制御に従って不揮発性メモリ1000の読出し/書込み回路500によって行われるか、或いは外部装置(例えば、メモリ制御器)によって行われ得る。
【0094】
図17は3−ビットソフト判定読出し方式を概略的に説明するための図面である。図17を参照すれば、実線で示された2つの状態Si、Si+1は読出し電圧104によって区別される。読出し電圧104を利用して行われる読出し動作はハード判定読出し動作(hard decision read operation)と称する。しかし、仮に状態Si、Si+1が点線で示したように変化されれば、読出し電圧104を利用して点線で示された状態Si、Si+1を区別することは難しい。点線で示された状態Si、Si+1の区別はソフト判定読出し動作を通じて行われ得る。
例えば、黒い点(●)で表示されたメモリセルのデータは3−ビットソフト判定読出し動作によって判別され得る。3−ビットソフト判定読出し動作は7つの読出し電圧を基準に行われる7回の感知動作を包含する。7回の感知動作を通じて読み出されたデータをエンコーディングすることによって実際データとエラーの確率データとが生成される。実際データはエラーの確率データに従って‘1’又は‘0’と決定される。
【0095】
図17で説明したように、一般的に3−ビットソフト判定読出し動作は7回の感知動作を必要とする。又は、ハード判定読出し動作を通じて読み出されたデータが3−ビットソフト判定読出し動作に適用される場合、3−ビットソフト判定読出し動作は6回の感知動作を必要とする。
【0096】
例示的な実施形態において、3−ビットソフト判定読出し動作によって読み出されたデータをエンコーディングする方式が多様に具現され得ることはよく理解されよう。エンコーディングは制御ロジック400の制御に従って不揮発性メモリ装置1000の読出し/書込み回路500によって行われるか、或いは外部装置(例えば、メモリ制御器)によって行われ得る。
【0097】
先に説明したように、ソフト判定読出し動作は異なる閾値電圧を有するメモリセルを区別するために複数の読出し動作を必要とする。読出し動作の各々はビットラインをプリチャージする動作を随伴する。それ故に、全般的な読出し速度(又は、ホストの読出し要請に対する応答速度)が低下する。しかし、図1乃至図11で説明した本発明の感知スキームをソフト判定読出し動作に適用することによって、全般的な読出し速度(又は、ホストの読出し要請に対する応答速度)の低下を最小化できる。これは以下に詳細に説明される。
【0098】
図18は本発明の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
図18を参照すれば、本発明の例示的な実施形態によるソフト判定読出し動作は選択されたワードラインに読出し電圧(例えば、図17の105が印加された状態で連続的に行われる感知動作を含む。先ず、ビットラインがプリチャージされる。以後、図6で説明したデヴェロップ時間の制御スキームを利用して連続的にラッチ動作が行われる。即ち、感知ノードデヴェロップ区間に対応して相異なるデヴェロップ時間t1〜t6が設定される。第1番目感知ノードデヴェロップ区間以後に行われる感知ノードデヴェロップ区間の前に感知ノードプリチャージ動作が行われる。ワードラインへ印加される読出し電圧の変化無しで、そしてビットラインの追加的なプリチャージ動作無しでメモリセルの閾値電圧を検出できる。
【0099】
図19は本発明の他の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
ソフト判定読出し動作の時、ワードライン電圧(例えば、105、106)の電圧差が大きい場合、選択されたワードラインへワードライン電圧106が印加された状態において、図6で説明したような方式でラッチ動作が連続的に行われ、その次に選択されたワードラインへワードライン電圧105が印加された状態において、図6で説明したような方式でラッチ動作が連続的に行われる。この時、ワードライン電圧が可変されるので、ビットラインをプリチャージする動作が伴われる。図19に示したソフト判定読出し動作は上述した差異点を除外すれば、図18に示したことと実質的に同一である。
【0100】
以上の説明によれば、ワードラインに供給される検証電圧の変化無しで異なる閾値電圧を有するメモリセルを検出できる。これはワードライン電圧を変化させるのに必要なセットアップ時間を必要としないことを意味する。その上に、連続的な感知動作が遂行される間、ビットラインの電圧が一定に(又は、プリチャージされた電圧に)維持され、その結果、ビットラインをプリチャージするのに必要な時間を削減できる。従って、読出し/プログラム時間(又は、ホストの読出し/書込み要請に対する応答時間)を削減できる。また、連続的な感知/ラッチ動作の間にワードライン電圧が変化されないので、ワードライン電圧を設定するのに必要な時間を削減できる。
【0101】
図18及び図19で説明したことと異なり、デヴェロップ時間は降順に決定され得る。例えば、最も長いデヴェロップ時間を必要とするラッチ動作が最初に遂行され、最も短いデヴェロップ時間を必要とするラッチ動作が最後に遂行される。
【0102】
図20は本発明の更に他の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
図20を参照すれば、ソフト判定読出し動作は図10及び図11で説明した感知ノードの昇圧スキームを利用して行われる。先ず、ビットラインが所定電圧にプリチャージされる。この時、感知ノードSOは電源電圧にプリチャージされる。所定時間(例えば、t2)の間に、感知ノードSOの電圧がデヴェロップされる。その次に、ラッチ動作が行われる。ラッチ動作が行われた後、図20に示したように、感知ノードSOの電圧が連続的に昇圧される。感知ノードSOの電圧が昇圧される時毎に感知ノードSOの電圧がラッチされる。図20には感知ノードSOの電圧が順次的に昇圧される例が示されている。しかし、感知ノードSOの電圧が順次的に減少するように制御できることもよく理解されよう。
【0103】
以上の説明によれば、ワードラインへ供給される検証電圧の変化無しで異なる閾値電圧を有するメモリセルを検出できる。これはワードライン電圧を変化させるのに必要なセットアップ時間を必要としないことを意味する。その上に、連続的な感知動作が遂行される間、ビットラインの電圧が一定に(又は、プリチャージされた電圧に)維持され、その結果、ビットラインをプリチャージするのに必要な時間を削減できる。従って、読出し/プログラム時間(又は、ホストの読出し/書込み要請に対する応答時間)を削減できる。
【0104】
図示しないけれども、先に説明した感知スキームは読出しリトライ動作(read retry operation)にも適用できる。例示的な読出しリトライ動作が特許文献6に開示され、本出願のレファレンスとして包含される。
【0105】
図21は本発明の更に他の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。
図21を参照すれば、不揮発性メモリ装置3000はメモリセルアレイ3100、行選択回路3200、電圧発生回路3300、制御ロジック3400、読出し/書込み回路3500、及び入出力回路3600を含む。図21に示した不揮発性メモリ装置3000は制御ロジック3400を除外すれば、図2又は図8に示されたことと実質的に同一であるので、それに関する説明は省略する。
【0106】
制御ロジック3400は制御ブロック3401、温度検出器3402、及びタイミング補償器3403を含む。制御ブロック3401は不揮発性メモリ装置3000の全般的な動作を制御する。例えば、制御ブロック3401は連続的な感知動作のデヴェロップ時間を制御するか、或いは感知ノードの昇圧レベルを制御するように構成される。
【0107】
温度検出器3402は不揮発性メモリ装置3000の温度を検出するように構成される。検出結果はタイミング補償器3403へ提供される。タイミング補償器3403は補償情報を格納するためのレジスター3403aを含む。
ここで補償情報は、温度変化によって変化されるドレーン電流を補償するためのデヴェロップ時間情報及び昇圧レベル情報、PEサイクル変化によって変化されるドレーン電流を補償するためのデヴェロップ時間情報/昇圧レベル情報、ワードライン位置に従って変化されるデヴェロップ時間情報/昇圧レベル情報、感知レベルによって変化されるデヴェロップ時間情報/昇圧レベル情報、等を含む。
タイミング補償器3403は温度検出器3402の検出結果、PEサイクル情報、ワードライン位置情報、及び感知レベル情報の中で少なくとも1つに基づいてデヴェロップ時間情報/昇圧レベル情報を制御ブロック3401へ提供する。制御ブロック3401はタイミング補償器3403から提供されるデヴェロップ時間情報/昇圧レベル情報に基づいて連続的な感知動作のデヴェロップ時間を可変的に制御するか、或いは感知ノードの昇圧レベルを可変的に制御する。
【0108】
図22は本発明の例示的な実施形態による不揮発性メモリ装置を含むメモリシステムを概略的に示すブロック図である。
図22を参照すれば、メモリシステム4000は少なくとも1つの不揮発性メモリ装置4100と制御器4200とを包含する。不揮発性メモリ装置4100は図2、図8、又は図21に示されたことと実質的に同様に構成されるか、或いは図12乃至図20で説明したデータリカバ読出し方式及びソフト判定読出し方式を利用するように構成される。制御器4200は不揮発性メモリ装置4100を制御するように構成される。
【0109】
図23は図22に示した制御器を概略的に示すブロック図である。
図23を参照すれば、本発明の例示的な実施形態による制御器4200は第1インターフェイス(HI)4210、第2インターフェイス(MI)4220、処理(プロセシング)ユニット4230、バッファ4240、ECCユニット4250、及びROM(4260)を包含する。
【0110】
ホストインターフェイスとして第1インターフェイス4210は外部(又は、ホスト)とインターフェイスするように構成される。メモリインターフェイスとして第2インターフェイス4220は図22に示された不揮発性メモリ装置4100とインターフェイスするように構成される。処理ユニット4230、例えば、CPUは制御器4200の全般的な動作を制御するように構成される。例えば、処理ユニット4230はROM3260に格納されたフラッシュ変換階層(F1ash Trans1ation Layer、FTL)のようなファームウェアを運用するように構成される。
ROM(4260)を包含しないように制御器4200を構成できる。このような場合、ROM(4260)に格納されるファームウェアは制御器4200によって制御される不揮発性メモリ装置に格納され、パワーアップの時、不揮発性メモリ装置4100から制御器4200へロードされる。バッファ4240は第1インターフェイス4210を通じて外部へ伝達されるデータを臨時格納するのに使用される。バッファ4240は第2インターフェイス4220を通じて不揮発性メモリ装置4100から伝達されるデータを臨時格納するのに使用される。ECCユニット4250は不揮発性メモリ装置4100に格納されるデータを符号化するようにそして不揮発性メモリ装置4100から読み出されたデータを復号化するように構成される。
【0111】
例示的な実施形態において、第1インターフェイス4210はコンピュータバス標準、ストレージバス標準、iFCPPeriphera1バス標準、等の中の1つ又は複数の組合で構成され得る。
コンピュータバス標準(computer bus standards)はS−100 bus、Mbus、Smbus、Q−Bus、ISA、Zorro II、Zorro III、CAMAC、FASTBUS、1PC、EISA、VME、VXI、NuBus、TURBOchanne1、MCA、Sbus、V1B、PCI、PXI、HP GSC bus、CoreConnect、InfiniBand、UPA、PCI−X、AGP、PCIe、Inte1 QuickPath Interconnect、Hyper Transport、等を含む。
【0112】
ストレージバス標準(Storage bus standards)は ST−506、ESDI、SMD、Para11e1 ATA、DMA、SSA、HIPPI、USB MSC、FireWire(1394)、Seria1 ATA、eSATA、SCSI、Para11e1 SCSI、Seria1 Attached SCSI、Fibre Channe1、iSCSI、SAS、RapidIO、FCIP、等を含む。iFCPPeriphera1バス標準(iFCPPeriphera1 bus standards)は App1e Desktop Bus、HI1、MIDI、Mu1tibus、RS−232、DMX512−A、EIA/RS−422、IEEE−1284、UNI/O、1−Wire、I2C、SPI、EIA/RS−485、USB、Camera Link、Externa1 PCIe、Light Peak、Mu1tidrop Bus、等を含む。
【0113】
図24は本発明の例示的な実施形態による不揮発性メモリ装置を利用する半導体ドライブを概略的に示すブロック図である。
図24を参照すれば、半導体ドライブ5000(SSD)は格納媒体5100と制御器5200とを包含する。格納媒体5100は複数のチャンネルCH0〜CHn−1を通じて制御器5200に連結される。各チャンネルには複数の不揮発性メモリNVMが共通に連結される。各不揮発性メモリNVMは図2、図8、又は図21に示されたことと実質的に同様に構成されるか、或いは図12乃至図20で説明したデータリカバ読出し方式及びソフト判定読出し方式を利用するように構成される。制御器5200は図23で説明したのと同様に構成され得る。
【0114】
図25乃至図29は本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【0115】
図25は本発明の実施形態による不揮発性メモリ装置が使用される携帯電話システム(ce11u1ar phone system)を概略的に示すブロック図である。
図25を参照すれば、携帯電話システム9000は音声を圧縮するか、或いは圧縮された音声を解凍する(compression or decompression)、ADPCMコーデック回路9202、スピーカー9203、マイクロフォン9204、デジタルデータを時分割マルチプレクシングするTDMA回路9206、無線信号のキャリヤー周波数をセッティングするPLL回路9210、無線信号を送受信するためのRF回路9211等を包含できる。
【0116】
また、携帯電話システム9000は様々な種類のメモリ装置を包含できるが、例えば、携帯電話システムは不揮発性メモリ装置9207、ROM(9208)、SRAM9209を包含できる。携帯電話システムの不揮発性メモリ装置9207は、例えば、図2、図8、又は図21に示されたのと実質的に同様に構成されるか、或いは図12乃至図20で説明したデータリカバ読出し方式及びソフト判定読出し方式を利用するように構成される。ROM(920)8はプログラムを格納でき、SRAM9209はシステムコントロールマイクロコンピュータ9212のための作業領域として役割を果たすか、或いはデータを一時的に格納する。ここで、システムコントロールマイクロコンピュータ9212はプロセッサであって、不揮発性メモリ装置9207のライト動作及びリード動作を制御する。
【0117】
図26は本発明の実施形態による不揮発性メモリ装置が使用されるメモリカード(memory card)の例示的な図面である。メモリカードは例えば、MMCカード、SDカード、マルチユーズ(mu1tiuse)カード、マイクロSDカード、メモリスティック、コンパクトSDカード、IDカード、PCMCIAカード、SSDカード、チップカード(chip−card)、スマートカード(smart_card)、USBカード等であり得る。
【0118】
図26を参照すれば、メモリカードは外部とのインターフェイスを遂行するインターフェイス部9221、バッファメモリを有し、メモリカードの動作を制御するコントローラ9222、及び少なくとも1つの不揮発性メモリ装置9207を包含できる。不揮発性メモリ装置9207は図2、図8、又は図21に示したのと実質的に同様に構成されるか、或いは図12乃至図20で説明したデータリカバ読出し方式及びソフト判定読出し方式を利用するように構成される。コントローラ9222はプロセッサであって、不揮発性メモリ装置9207のライト動作及びリード動作を制御する。具体的に、コントローラ9222はデータバスDATAとアドレスバスADDRESSを通じて不揮発性メモリ装置9207、インターフェイス部9221とカップリングされている。
【0119】
図27は本発明の実施形態による不揮発性メモリ装置が使用されるデジタルスチルカメラ(digita1 sti11 camera)の例示的な図面である。
図27を参照すれば、デジタルスチルカメラはボディー9301、スロット9302、レンズ9303、ディスプレイ部9308、シャッターボタン9312、ストロボ(strobe)9318等を含む。特に、スロット9302にはメモリカード9331を挿入でき、メモリカード9331は本発明の実施形態による不揮発性メモリ装置9207を少なくとも1つ包含できる。
【0120】
メモリカード9331が接触形(contact type)である場合、メモリカード9331がスロット9308に挿入される時メモリカード9331と回路基板上の特定電気回路が電気的に接触される。メモリカード9331が非接触形(non−contact type)である場合、無線信号を通じてメモリカード9331がアクセスされる。
【0121】
図28は図27のメモリカードが使用される多様なシステムを説明する例示的な図面である。
図28を参照すれば、メモリカード2331はビデオカメラ(VC)、テレビジョン(TV)、オーディオ装置(AV)、ゲーム装置(GM)、電子音楽装置(EMD)、携帯電話(HP)、コンピュータ(CP)、PDA(Persona1 Digita1 Assistant)、ボイスレコーダー(VR)、PCカード(PCC)、等に使用され得る。
【0122】
図29は本発明の実施形態による不揮発性メモリ装置が使用されるイメージセンサー(image sensor)システムの例示的な図面である。
図29を参照すれば、イメージセンサーシステムはイメージセンサー9332、入出力装置9336、RAM(9348)、CPU(9344)、本発明の実施形態による不揮発性メモリ装置9354等を包含できる。各構成要素即ち、イメージセンサー9332、入出力装置9336、RAM(9348)、CPU(9344)、不揮発性メモリ装置9354はバス9352を通じて互いに通信する。イメージセンサー9332はフォトゲート、フォトダイオード等のようなフォトセンシング(photo sensing)素子を包含できる。各々の構成要素はプロセッサと共に1つのチップに構成されることもあり得、プロセッサと各々別個のチップに構成されることもあり得る。
【0123】
本発明の範囲又は技術的思想を逸脱することなく本発明の構造が多様に修正や変更され得ることは該分野に熟練した者には明確であろう。上述した内容を考慮して見るとき、仮に本発明の修正及び変更が下記の請求項及び同等物の範疇内に属すれば、本発明がこの発明の変更及び修正を含むことと看做す。
【符号の説明】
【0124】
100 メモリセルアレイ
200 行選択回路
300 電圧発生回路
400 制御ロジック
500 読出し/書込み回路
600 入出力回路
1000、2000、3000 不揮発性メモリ装置
4000 メモリシステム
5000 半導体ドライブ
9000 携帯電話システム
【技術分野】
【0001】
本発明は不揮発性メモリ装置及びそのソフト判定読出し方法に係り、特に可変閾値電圧を有するメモリセルを含む不揮発性メモリ装置及びそのソフト判定読出し方法に関する。
【背景技術】
【0002】
半導体メモリは、一般的に、コンピュータ及び、人工衛星から消費者向け電子装置に至るマイクロプロセッサベースの各種応用のようなデジタルロジックシステム設計にとり最も必須的なマイクロ電子素子である。従って、高集積度及び高速度のための縮小(sca1ing)を通じて得られるプロセス向上及び技術開発を含む半導体メモリの製造技術の進歩は、他のデジタルロジック系列(ファミリ)の性能基準を確立するのに役に立つ。
【0003】
半導体メモリ装置は大きく、揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分けられる。揮発性半導体メモリ装置において、ロジック情報は、SRAM(スタティックランダムアクセスメモリ)の場合のように双安定フリップ−フロップのロジック状態を設定することによって、又はDRAM(ダイナミックランダムアクセスメモリ)の場合のように、キャパシターの充電を通じて、格納される。何れにせよ、揮発性半導体メモリ装置の場合、電源が印加される間にデータが格納乃至読出され、電源が遮断される時、データは消失する。
【0004】
MROM、PROM、EPROM、EEPROM等のような不揮発性半導体メモリ装置は電源が遮断されても格納されたデータを保持できる。不揮発性メモリデータ格納状態は使用される製造技術によって永久的であるか、或いは再プログラムできる。不揮発性半導体メモリ装置は、コンピュータ、航空電子工学、通信、及び消費者向け電子産業のような広い範囲の応用において、プログラム及びマイクロコードを格納するために使用される。
高速且つ再プログラム可能な不揮発性メモリを要求するシステムでは、単一チップ上に揮発性及び不揮発性メモリ格納モードの組合わせを具現したものが、例えば、不揮発性SRAM(nv−SRAM)が使用できる。その上に、特定応用向業務向けに性能を最適化するために、幾つかの追加的なロジック回路を含む特別な特定メモリアーキテクチャが開発されてきた。
【0005】
不揮発性半導体メモリ装置の中でも、MROM、PROM及びEPROMは、システム自身による消去及び書込みが自由にできないので、一般使用者が記憶内容を新しくすることは容易でない。これに反して、EEPROM、特にフラッシュメモリは電気的に消去及び書込みができるので、継続的な更新が必要であるシステムプログラミング(system programming)や補助記憶装置としての応用が拡大されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許第7,812,390号公報
【特許文献2】米国特許公開第2008−0084729号公報
【特許文献3】米国特許第7,830,720号公報
【特許文献4】米国特許公開第2011−0110154号公報
【特許文献5】米国特許第7,800,954号公報
【特許文献6】米国特許公開第2010/0322007号公報
【特許文献7】韓国特許公開第10−2011−0016229号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明の目的は、不揮発性メモリ装置に対して、読出し/プログラム時間を短縮できる、向上された読出しスキームを提供することにある。
【課題を解決するための手段】
【0008】
本発明の一特徴に係る不揮発性メモリ装置のソフト判定読出し方法は、ソフト判定読出し命令を受信し、選択されたワードラインへ読出し電圧を印加し、前記選択されたワードラインの選択されたメモリセルに各々連結されたビットラインをプリチャージし、前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインに供給された読出し電圧は変化されない状態で、前記選択されたメモリセルの状態を連続的に感知することを含む。
【0009】
本発明の他の特徴に係る不揮発性メモリ装置は、ワードラインとビットラインとの交差領域に各々配列されたメモリセルを有するメモリセルアレイと、前記ワードラインの中で選択されたワードラインを駆動するように構成された行選択回路と、前記ビットラインに各々連結されたページバッファを有する読出し/書込み回路と、前記読出し/書込み回路と前記行選択回路を制御するように構成された制御ロジックを含み、ここで、
前記制御ロジックは読出し電圧が供給された選択されたワードラインの選択されたメモリセルに各々連結されたビットラインがプリチャージされ、前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインへ供給された読出し電圧は変化されない状態で、前記ビットラインに各々対応する感知ノードの電圧が少なくとも2回の第1データ及び第2データとして各々感知されるソフト判定読出し動作を制御し、前記制御ロジックは前記ソフト判定読出し動作の連続的な感知動作のデヴェロップ時間を可変的に制御する。
【発明の効果】
【0010】
本発明によれば、不揮発性メモリ装置において、ビットラインのプリチャージされた電圧及び選択されたワードラインに供給された読出し電圧は変化されない状態で、選択されたメモリセルの状態を連続的に感知するので、読出し/プログラム時間(又は、ホストの書込み/読出し要請に対する応答時間)を短縮できる。
【図面の簡単な説明】
【0011】
【図1】本発明による不揮発性メモリ装置の読出し方法を概略的に説明するための図面である。
【図2】本発明の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。
【図3】オールビットラインメモリ構造、又はオッドイーブンメモリ構造を有するメモリセルアレイのブロック構成を示す図面である。
【図4】本発明の例示的な実施形態によるページバッファを示すブロック図である。
【図5】セル当たり2−ビットデータを格納する不揮発性メモリ装置の閾値電圧分布を示す図面である。
【図6】本発明の例示的な実施形態による不揮発性メモリ装置のプログラム方法を説明するための図面である。
【図7】本発明の例示的な実施形態による不揮発性メモリ装置の検証動作を説明するためのタイミング図である。
【図8】本発明の他の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。
【図9】本発明の例示的な実施形態による図7に示したブースタを示す図面である。
【図10】本発明の他の例示的な実施形態による不揮発性メモリ装置のプログラム方法を説明するための図面である。
【0012】
【図11】本発明の例示的な実施形態による不揮発性メモリ装置の検証動作を説明するためのタイミング図である。
【図12】ワードラインカップリングを減らすためのプログラム方法を説明するための図面である。
【図13】n+1番目ワードラインのメモリセルがプログラムされる時に生じるワードラインカップリング以前及び以後にn番目ワードラインのメモリセルに関連された閾値電圧分布を示す図面である。
【図14】カップリングされたメモリセルとカップリングされなかったメモリセルとを含む図13の全体閾値電圧分布の内わけを示す図面である。
【図15】本発明の例示的な実施形態による不揮発性メモリ装置のデータリカバ読出し動作を説明するためのタイミング図である。
【図16】2−ビットソフト判定読出し方式を概略的に説明するための図面である。
【図17】3−ビットソフト判定読出し方式を概略的に説明するための図面である。
【図18】本発明の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
【図19】本発明の他の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
【図20】本発明のその他の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
【0013】
【図21】本発明のその他の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。
【図22】本発明の例示的な実施形態による不揮発性メモリ装置を含むメモリシステムを概略的に示すブロック図である。
【図23】図22に示した制御器を概略的に示すブロック図である。
【図24】本発明の例示的な実施形態による不揮発性メモリ装置を利用する半導体ドライブを概略的に示すブロック図である。
【図25】本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【図26】本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【図27】本発明の例示的な実施形態による不揮発性メモリ装置が適用されるデジタルスチルカメラを概略的に示す図面である。
【図28】本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【図29】本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【発明を実施するための形態】
【0014】
本発明の長所及び特徴、そしてそれを達成する方法は、添付した図面と共に詳細に後述の実施形態を通じて説明される。しかし、本発明はここで説明する実施形態に限定されず他の形態に具体化されることもあり得る。本実施形態は本発明が属する技術分野で通常の知識を有する者に本発明の技術的思想を容易に実施できるように詳細に説明するために提供される。
【0015】
図面において、本発明の実施形態は示された特定形態に制限されず、説明を明確するために誇張される場合がある。また、明細書全体に亘って同一の参照番号で表示された部分は同一の構成要素を示す。
【0016】
本明細書で‘及び/又は’という表現は前後に羅列された構成要素の中で少なくとも1つを含む意味として使用される。また、‘連結される/結合される’という表現は他の構成要素と直接的に連結させるか、或いは他の構成要素を通じて間接的に連結されることを含む意味として使用される。本明細書で単数形は文句で特別に言及しない限り複数形も含む。また、明細書で使用される‘含む’又は‘含む’と言及された構成要素段階、動作、及び素子は1つ以上の他の構成要素段階、動作、素子、及び装置の存在又は追加を意味する。
【0017】
図1は本発明による不揮発性メモリ装置の読出し方法を概略的に説明するための図面である。
不揮発性メモリ装置はメモリセルの閾値電圧を変化させることによって、データを格納する。メモリセルに格納されたデータはワードラインへ印加される読出し電圧を基準として判別される。例えば、ワードラインへ読出し電圧が印加された状態で、読出し電圧より高い閾値電圧を有するメモリセルと読出し電圧より低い閾値電圧を有するメモリセルとが区別される。読出し動作は、例えば、正常読出し動作、検証読出し動作、データリカバ読出し動作、ソフト判定読出し動作、読出しリトライ動作、等を包含する。
図1で、メモリセルCは読出し電圧Vwl2がワードラインへ印加される時、オフセルとして判別される。この時、メモリセルA、Bはオンセルとして判別される。読出し電圧Vwl1がワードラインへ印加される時、メモリセルB、Cはオフセルとして判別され、メモリセルAはオンセルとして判別される。読出し電圧Vwl1、Vwl2の間に存在する閾値電圧を有するメモリセルBは、一般的に、2つの読出し電圧Vwl1、Vwl2を利用して判別される。例えば、メモリセルBは読出し電圧Vwl1を基準にオフセルとして判別され、読出し電圧Vwl2を基準にオンセルとして判別されたメモリセルである。
【0018】
本発明の場合、メモリセルBは1つの読出し電圧Vwl2を利用して判別/検出され得る。例えば、読出し電圧Vwl2がワードラインへ印加された状態で、メモリセルBのビットラインに対応する感知ノードの電圧を連続的にラッチすることによってメモリセルBを検出する。この時、感知ノードのデヴェロップ(develope)時間又は感知ノードの電圧が連続的な感知/ラッチ動作の間に制御される。感知ノードのデヴェロップ時間を制御することによって、或いは感知ノードの電圧を制御することによって、ワードラインへ印加される読出し電圧の変化無しで連続的な感知動作を通じてメモリセルB、Cを各々検出できる。
この時、メモリセルB、Cに連結されたビットラインの電圧は感知ノードの電圧が連続的にラッチ/感知される間に初期電圧(又は、プリチャージ電圧)に維持される。従って、2つの読出し電圧Vwl1、Vwl2の代わりに1つの読出し電圧Vwl2を利用して異なる閾値電圧を有するメモリセルB、Cを各々検出/識別できる。又は、1つの読出し電圧Vwl2を利用して読出し電圧より低い閾値電圧を有するメモリセルを検出できる。これは以下に詳細に説明される。
【0019】
図2は本発明の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。
本発明による不揮発性メモリ装置1000は、例えば、NANDフラッシュメモリ装置である。しかし、本発明の不揮発性メモリ装置1000がNANDフラッシュメモリ装置に制限されないことはよく理解されよう。例えば、本発明は垂直形NANDフラッシュメモリ装置、NORフラッシュメモリ装置、抵抗性RAM(Resistive Random Access Memory、RRAM(登録商標))装置、相変化メモリ(Phase−Change Memory、PRAM)装置、磁気抵抗メモリ(Magnetroresistive Random Access Memory、MRAM)装置、強誘電体メモリ(Ferroe1ectric Random Access Memory、FRAM(登録商標))装置、スピン注入磁化反転メモリ(Spin Transfer Torque Random Access Memory、STT−RAM)装置、及びこれらの類似装置に適用される。
【0020】
図2を参照すれば、不揮発性メモリ装置1000は複数の行(ワードライン)WL)と複数の列(ビットライン、BL)に配列されたメモリセルを有するメモリセルアレイ100を含む。各メモリセルは、1−ビットデータ又はM−ビット(マルチ−ビット)データ(Mは2又はそれより大きい整数)を格納する。各メモリセルはフローティングゲート又は電荷トラップ層のような電荷格納層を有するメモリセル、可変抵抗素子を有するメモリセル、又はその類似セルで具現され得る。メモリセルアレイ100は広く公知された単層アレイ構造(sing1e−1ayer array structure)(又は、2次元アレイ構造と称される)又は多層アレイ構造(mu1ti−1ayer array structure)(又は、3次元/垂直アレイ構造と称される)を有するように具現される。例示的な3次元アレイ構造が特許文献1と特許文献2とに開示され、本出願のレファレンスとして包含される。
【0021】
行選択回路200は制御ロジック400の制御の下にメモリセルアレイ100の行に対する選択及び駆動動作を遂行するように構成される。電圧発生回路300は制御ロジック400によって制御され、プログラム、消去、及び読出し動作に必要な電圧(例えば、プログラム電圧、パス電圧、消去電圧、読出し電圧、検証電圧、等)を生成するように構成される。制御ロジック400は不揮発性メモリ1000の全般的な動作を制御するように構成される。読出し/書込み回路500は制御ロジック400によって制御され、動作モードに従って感知増幅器又は書込みドライバーとして動作する。例えば、読出し動作の間には、読出し/書込み回路500は選択された行のメモリセル(又は、選択されたメモリセル)からデータを感知する感知増幅器として動作する。
【0022】
このように読み出されたデータは定まった入出力単位ごとに入出力回路600を通じて外部へ提供される。又は、読み出されたデータはパス/フェイル検証のためにワイヤードOR方式を通じて制御ロジック400へ提供され得る。例示的なワイヤードOR方式が特許文献3に開示され、本出願のレファレンスとして包含される。プログラム動作の間に、読出し/書込み回路500はプログラムデータに従って選択された行のメモリセルを駆動する書込みドライバーとして動作する。読出し/書込み回路500はビットライン又はビットライン対に各々対応する複数のページバッファを含む。メモリセルの各々がマルチ−ビット/マルチ−レベルデータを格納する場合、読出し/書込み回路500の各ページバッファは複数のラッチを有するように構成される。又は、読出し/書込み回路500の各ページバッファは制御ロジック400の制御に従って論理機能を遂行する複数のラッチを有するように構成され得る。これは以下に詳細に説明される。入出力回路600は外部装置(例えば、ホスト又はメモリ制御器)とインターフェイスするように構成される。
【0023】
図3はオールビットラインメモリ構造、又はオッドイーブンメモリ構造を有するメモリセルアレイのブロック構成を示す図面である。メモリセルアレイ100の例示的な構造が説明される。一例として、メモリセルアレイ100が1024個のメモリブロック(ブロック0〜ブロック1023)に分けられたNANDフラッシュメモリ装置が説明される。各メモリブロックに格納されたデータは同時に消去され得る。一実施形態において、メモリブロックは同時に消去される格納素子の最小単位である。各メモリブロックには、例えば、ビットラインに各々対応するn本の複数の列(BL0〜BL(n−1))と、ワードラインに各々対応するm本の複数の行(WL0〜WL(m−1))がある。オールビットライン(a11 bit line:ABL)構造と称される一実施形態において、メモリブロックの全てビットラインは読出し及びプログラム動作の間に同時に選択され得る。選択されたワードラインに属し、全てビットラインの何れかと連結された格納素子は同時にプログラムされ得る。
【0024】
例示的な実施形態において、同一の列に属する複数の格納素子はNANDストリング111を構成するように直列に連結される。NANDストリングの一端子はストリング選択ラインSSLによって制御される選択トランジスタを通じて対応するビットラインに連結され、他の端子は接地選択ラインGSLによって制御される選択トランジスタを通じて共通ソースラインCSLに連結される。
【0025】
オッドイーブン構造(odd−even architecture)と称される他の例示的な実施形態において、ビットラインはイ−ブンビットラインBLe0〜BLe(n−1)とオッドビットラインBLo0〜BLo(n−1)とに区分される。オッド/イ−ブンビットライン構造において、選択されたワードラインに属し、オッドビットラインと連結された格納素子が第1時間にプログラムされる反面に、選択されたワードラインに属し、イ−ブンビットラインと連結された格納素子は第2時間にプログラムされる。データは、他のブロックへプログラムされ、他のメモリブロックから読み出され得る。このような動作は同時に遂行できる。
【0026】
図4は本発明の例示的な実施形態によるページバッファを示すブロック図である。図4には、読出し/書込み回路500の内の、1つのビットラインに関連されたページバッファPBが示されている。
【0027】
図4を参照すれば、ページバッファPBは制御ロジック400の制御に応答して動作し、複数の、例えば、4つのラッチユニット501、502、503、504、選択的プリチャージ回路(se1ective pre−charge circuit)505、及び複数のトランジスタT1、T2、T9を含む。ビットラインBLと感知ノードSOとの間にトランジスタT1、T2が直列連結される。トランジスタT1、T2は対応する制御信号BLSHF、CLBLKによって各々制御される。
【0028】
ラッチユニット501はインバータI1、I2で構成されたラッチLAT1、ダンプ回路501a、及び複数のトランジスタT3〜T6で構成される。トランジスタT3、T5はラッチノードLN2と接地電圧との間に直列連結され、対応する制御信号SET_S、REFRESHによって各々制御される。トランジスタT4、T6はラッチノードLN1と接地電圧との間に直列連結される。トランジスタT4は制御信号RST_Sによって制御され、トランジスタT6は感知ノードSOの電圧によって制御される。ダンプ回路501aはラッチ1AT1によって維持されるデータを感知ノードSOへ伝達するように構成される。
【0029】
ラッチユニット502はインバータI3、I4で構成されたラッチLAT2、ダンプ回路502b、及び複数のトランジスタT7、T8で構成される。トランジスタT7はラッチノードLN4とトランジスタT9との間に連結され、制御信号SET_Fによって制御される。トランジスタT8はラッチノードLN3とトランジスタT9との間に連結され、制御信号RST_Fによって制御される。トランジスタT9は感知ノードSOの電圧によって制御される。ダンプ回路502aはラッチ1AT1によって維持されるデータを感知ノードSOへ伝達するように構成される。
【0030】
残りのラッチユニット503、504はラッチユニット502と同様に構成されるので、それに関する説明は省略する。
【0031】
選択的プリチャージ回路505は感知ノードSOに、そしてプリチャージ経路(pre−charge path)506及びトランジスタT1を通じてビットラインBLに連結される。選択的プリチャージ回路505はラッチユニット501にラッチされた値に従って感知ノードSOを選択的にプリチャージするように構成される。選択的プリチャージ回路505はビットラインのプリチャージされた電圧が一定に維持されるようにプリチャージ経路506へ所定の電流を供給する。これは以下に詳細に説明される。
【0032】
ページバッファPB及びそれに含まれたラッチの数がここに開示されたことに制限されないことは理解できる。
図5はセル当たり2−ビットデータを格納する不揮発性メモリ装置の閾値電圧分布を示す図面である。
【0033】
1つのメモリセルに1−ビットデータが格納される場合、2つの閾値電圧分布(例えば、消去状態E及びプログラム状態Pに各々対応する閾値電圧分布)が形成される。1つのメモリセルに2−ビットデータが格納される場合、図5に示したように、4つの閾値電圧分布、即ち消去状態E及び3つのプログラム状態P1、P2、P3に各々対応する閾値電圧分布101、102、103、104が形成される。メモリセルが目標プログラム状態を有するようにプログラムされたか否かはプログラム状態P1、P2、P3に各々対応する検証電圧VP1、VP2、VP3を利用して判別される。これはメモリセルに2−ビットデータを格納するために検証電圧VP1、VP2、VP3を利用して3回の検証動作が連続的に行われることを意味する。
【0034】
メモリセルに格納されるデータビットの数の増加に比例して隣接する閾値電圧分布間の間隔が狭くなる。隣接する閾値電圧分布間の間隔が狭くなることによって、読出しマージンは減少する。隣接する閾値電圧分布間の間隔は閾値電圧分布の各々の幅を狭くすることによって、広くすることができる。このために、2−ステップ検証方法が使用される。一般的な2−ステップ検証方法が特許文献4に開示され、本出願のレファレンスとして包含される。
2−ステップ検証方式の場合、プログラム状態の各々に対応する検証動作の各々は異なる2つの検証電圧の中で1つ(例えば、目標検証電圧より低いプリ(pre−)検証電圧と称される)が選択されたワードラインへ印加された状態で感知ノードの電圧変化を感知する動作と異なる2つの検証電圧の中で他の1つ(例えば、目標検証電圧としてファイン(fine−)検証電圧と称される)が選択されたワードラインへ印加された状態で感知ノードの電圧変化を感知する動作を含む。
【0035】
2−ステップ検証方式の場合、1つのプログラム状態における検証動作の感知動作の各々はビットラインをプリチャージする動作と選択されたワードラインに検証電圧を供給する動作とを含む。ビットラインをプリチャージする動作は検証動作を遂行するのに掛かる時間の大部分を占める。メモリセルに格納されるデータビットの数の増加に伴い、1つのプログラム状態を判別するために行われる検証動作の数も増加する。これはメモリセルに格納されるデータビットの数の増加に比例して読出し/プログラム時間(又は、ホストの読出し/書込み要請に対する応答時間)が増加することを意味する。
【0036】
以下に説明するように、本発明の場合、各プログラム状態を判別するために2回の感知動作が連続的に遂行され、ワードラインへ印加される検証電圧は変化されない。特に、2回の感知動作が連続的に遂行される時、ビットラインは初期にプリチャージされた状態に維持される。即ち、2回の感知動作は1回のビットラインプリチャージ動作を必要とする。それ故に、読出し/プログラム時間(又は、ホストの読出し/書込み要請に対する応答時間)を削減できる。また、連続的な感知/ラッチ動作の間にワードライン電圧が変化しないので、ワードライン電圧を設定するのに必要な時間も削減できる。
【0037】
図6は本発明の例示的な実施形態による不揮発性メモリ装置のプログラム方法を説明するための図面であり、図7は本発明の例示的な実施形態による不揮発性メモリ装置の検証動作を説明するためのタイミング図である。以下、本発明の例示的な実施形態による不揮発性メモリ装置のプログラム動作及び検証動作を参照図面に基づいて詳細に説明する。
【0038】
説明に先立って、1つのメモリセルに2−ビットデータが格納されたと仮定する。このような仮定によれば、メモリセルに2−ビットデータが各々格納される時、図5に示した4つの閾値電圧分布101、102、103、104が形成される。プログラムループの反復を通じてメモリセルがプログラムされる。プログラムループは、図6に示したように、プログラム区間PGM及び検証区間P1−VFY、P2−VFY、P3−VFYを含む。最大プログラムループ回数内でプログラムループが反復されることはよく理解されよう。
【0039】
下位ページデータ(例えば、2−ビットデータのうちのLSBデータ)が格納された選択されたメモリセルのプログラミングの前に、選択されたメモリセルに格納されるデータ(例えば、上位ページデータ、2−ビットデータのうちのMSBデータ)が読出し/書込み回路500のページバッファPBへロードされる。ページバッファPBへロードされたデータは制御ロジック400の制御の下にラッチユニット503に格納される。選択されたメモリセルに格納されたデータ(例えば、下位ページデータ)は制御ロジック400の制御の下にラッチユニット504に格納される。これは初期読出し動作(initia1 read operation)を通じて行われる。
【0040】
上述した動作によれば、選択されたメモリセルに各々対応するページバッファPBのラッチユニット503、504は、下の表1に示したように、消去状態E及びプログラム状態P1、P2、P3の中でいずれか1つに対応する値(例えば、‘11’、‘01’、‘00’、及び‘10’)に設定される。以後、選択されたメモリセルがページバッファPBに設定されたデータに基づいてプログラムされる。選択されたメモリセルのプログラミングは選択されたワードラインへプログラム電圧を供給し、ビットラインへ電源電圧又は接地電圧を供給することによって行われる。プログラム電圧は、プログラムループの反複によって定まる増加分ずつ順次的に増加される。
【表1】
【0041】
表1で‘A’、‘B’、及び‘C’は、図1に示したように、読出し電圧Vwl2に対応するプログラム状態の閾値電圧を有するようにプログラムされるメモリセルを各々示す。
【0042】
プログラム動作が遂行された後、図6に示したように、選択されたメモリセルが目標閾値電圧(プログラム状態P1、P2、P3に各々対応する)を有するようにプログラムされたか否かを判別するための検証動作P1−VFY、P2−VFY、P3−VFYが連続的に行われる。先ず、プログラム状態P1にプログラムされるメモリセルに対する検証動作P1−VFYが行われる。検証動作P1−VFYは、図6に示したように、P1状態選択区間201、ビットライン(BL)プリチャージ区間202、感知ノード(SO)デヴェロップ区間203、ラッチ区間204、感知ノード(SO)プリチャージ区間205、感知ノード(SO)デヴェロップ区間206、ラッチ区間207、ビットライン(BL)リカバリ区間208、及びパスされたP1状態処理(プロセス)区間209を含む。
【0043】
P1状態選択区間201ではプログラム状態P1でプログラムされるメモリセルに対応するラッチユニット501のラッチノードLN1がラッチユニット503、504のラッチ値(‘01’)に基づいて‘1’に設定される。表1で分かるように、残り状態E、P2、P3でプログラムされるメモリセルに対応するラッチユニット501のラッチノードLN1は初期状態として‘0’に維持される。P1状態選択区間201が終了された後、図7を参照すれば、選択されたワードラインへ検証電圧VP1が印加される。検証電圧VP1はプログラム状態P1の目標検証電圧(又は目標閾値電圧)に対応する電圧である。
【0044】
ビットラインプリチャージ区間202ではラッチユニット501のラッチ値に従ってビットラインが選択的にプリチャージされる。例えば、ラッチユニット501のラッチノードLN1がプログラム状態P1でプログラムされるメモリセルを示す値である‘1’に設定された場合、ビットラインが選択的プリチャージ回路505によって予め設定された電圧(例えば、0.5V)にプリチャージされる。ビットラインプリチャージ区間202で、感知ノードSOは電源電圧VDDにプリチャージされる。ラッチユニット501のラッチノードLN1が‘0’に設定された場合、ビットラインは選択的プリチャージ回路505を通じて接地される。従って、ビットラインプリチャージ区間202の間に、ラッチユニット501のラッチ値に従ってビットラインが選択的にプリチャージされる。
【0045】
感知ノードデヴェロップ区間203では選択的プリチャージ回路505で感知ノードSOへの電流供給が遮断され、トランジスタT1、T2はターンオンされる。このような条件下では、感知ノードSOのプリチャージされた電圧は選択されたメモリセルの閾値電圧によって変化する。例えば、図7に示したように、感知ノードSOは選択されたメモリセル(例えば、図1のA、B、C)の閾値電圧によって異なる勾配に従ってデヴェロップされる。選択されたメモリセルAに対応する感知ノードSOは速くデヴェロップされる反面に、選択されたメモリセルCに対応する感知ノードSOは概ねデヴェロップされない。選択されたメモリセルBの閾値電圧と検証電圧VP1との間の差が大きくないので、選択されたメモリセルBはデヴェロップ時間によってオンセル又はオフセルとして決定され得る。本発明の場合、感知ノードデヴェロップ区間203のデヴェロップ時間は検証電圧VP1を基準に選択されたメモリセルBがオフセルとして判別されるように決定される。デヴェロップ時間t1は、例えば、図1の読出し電圧Vwl1、Vwl2の間に存在する閾値電圧を有するメモリセルがオフセルとして判別されるように決定され得る。
【0046】
例示的な実施形態において、感知ノードデヴェロップ区間203の間に、ビットラインは選択的プリチャージ回路505で感知ノードSOへの電流供給が遮断された状態でプリチャージ経路505を通じて駆動される。言い換えれば、図7に示したように、ビットラインは感知ノードデヴェロップ区間203の間にプリチャージされた電圧を維持する。
【0047】
感知ノードデヴェロップ区間203に続いてラッチ区間204ではラッチユニット502を通じてラッチ動作が行われる。例えば、トランジスタT2がターンオフされた状態で、制御信号RST_Fが活性化される。この時、感知ノードSOの電圧がトランジスタT9の閾値電圧より高ければ、ラッチノードLN3の値は‘1’から‘0’に転換される。感知ノードSOの電圧がトランジスタT9の閾値電圧より低ければ、ラッチノードLN3の値は‘1’に維持される。図1のメモリセルB、Cの場合、下の表2に示したように、ラッチノードLN3は‘0’に変更される。即ち、検証電圧VP1より高い閾値電圧を有するメモリセルCと検証電圧VP1より低い閾値電圧を有するメモリセルBとが検出/判別される。
【表2】
【0048】
例示的な実施形態において、ラッチ区間204の間に、ビットラインはトランジスタT2がターンオフされた状態でプリチャージ経路505を通じて駆動される。
ラッチ区間204に続いて感知ノードプリチャージ区間205では感知ノードSOがプリチャージされる。これは選択的プリチャージ回路505を通じて行われる。
感知ノードデヴェロップ区間206では選択的プリチャージ回路505で感知ノードSOへの電流供給が遮断され、トランジスタT1、T2はターンオンされる。このような条件下では、感知ノードSOのプリチャージされた電圧は選択されたメモリセルの閾値電圧によって変化する。例えば、図7に示したように、感知ノードSOは選択されたメモリセル(例えば、図1のA、B、C)の閾値電圧によって異なる勾配に従ってデヴェロップされる。選択されたメモリセルAに対応する感知ノードSOは速くデヴェロップされる反面に、選択されたメモリセルCに対応する感知ノードSOは概ねデヴェロップされない。感知ノードデヴェロップ区間206のデヴェロップ時間t2は検証電圧VP1より低い閾値電圧を有するメモリセルがオンセルと判別されるように(又は、検証電圧VP1より高い閾値電圧を有するメモリセルのみがオフセルとして判別されるように)決定される。
【0049】
例示的な実施形態において、感知ノードデヴェロップ区間206の間に、ビットラインは選択的プリチャージ回路505から感知ノードSOへの電流供給が遮断された状態で選択的プリチャージ回路505を通じて駆動される。言い換えれば、図7に示したように、ビットラインは感知ノードデヴェロップ区間206の間にプリチャージされた電圧を維持する。
【0050】
感知ノードデヴェロップ区間206に続いてラッチ区間207ではラッチユニット501を通じてラッチ動作が行われる。例えば、トランジスタT2がターンオフされた状態で、制御信号RST_Sが活性化される。
【0051】
この時、感知ノードSOの電圧がトランジスタT6の閾値電圧より高ければ、ラッチノードLN1の値は‘1’から‘0’に転換される。感知ノードSOの電圧がトランジスタT6の閾値電圧より低ければ、ラッチノードLN1の値は‘1’に維持される。図1のメモリセルCの場合、下の表3に示したように、ラッチノードLN1は‘0’に変更される。
【表3】
【0052】
例示的な実施形態において、ラッチ区間207の間に、ビットラインはトランジスタT2がターンオフされた状態で選択的プリチャージ回路505を通じて駆動される。
ビットラインリカバリ区間208ではビットラインの電圧が放電される。これはトランジスタT1、T4を通じて行われる。
【0053】
パスされたP1状態処理区間209では読出し電圧VP1より高い閾値電圧を有するメモリセル(例えば、C)に対応するラッチユニット503の値が‘1’に設定される。例えば、ラッチユニット501、502のラッチ値が全て‘0’である時、下の表4に示したように、ラッチユニット503の値が‘1’に設定される。これはメモリセルCが次のプログラム動作でプログラム禁止されることを意味する。即ち、メモリセルCはプログラムパスされる。
【表4】
【0054】
ラッチユニット502に格納された‘0’値は次のプログラム動作の時、ビットラインへ供給される電圧を決定するのに使用される。例えば、ラッチユニット502に‘0’値(メモリセルBに対応する)が格納された場合、ビットラインは電源電圧より低く、接地電圧より高い電圧(例えば、1V)(‘ビットライン強制(フォーシング)電圧’と称される)で駆動される。ビットラインが接地電圧に駆動される場合と比較してみる時、ビットライン強制電圧に駆動されるビットラインのメモリセルBはメモリセルAより遅くプログラムされる。これにより閾値電圧分布の幅がより狭く形成される。次のプログラム区間で、ビットラインはラッチユニット503、504のラッチ値及びラッチユニット502のラッチ値に従って、電源電圧、接地電圧、及びビットライン強制電圧(メモリセルBに対応する)の中でいずれか1つに駆動される。
【0055】
プログラム状態P1における検証動作P1−VFYが遂行された後、プログラム状態P2、P3における検証動作P2−VFY、P3−VFYが連続的に遂行される。プログラム状態P2、P3における検証動作P2−VFY、P3−VFYは選択されたワードラインへ印加される検証電圧が変更される点を除外すれば、検証動作P1−VFYと実質的に同様に遂行されるので、それに関する説明は省略する。
【0056】
例示的な実施形態において、検証区間P1−VFY、P2−VFY、P3−VFYでトランジスタT7はターンオフ状態に維持される。
【0057】
以上の説明によれば、ワードラインに供給される検証電圧の変化無しで検証電圧より高い閾値電圧を有するメモリセル(例えば、C)のみでなく検証電圧より低い閾値電圧を有するメモリセル(例えば、B)を検出できる。これはワードライン電圧を変化させるのに必要なセットアップ時間を必要としないことを意味する。その上に、連続的な感知動作が遂行される間、ビットラインの電圧が一定に(又は、プリチャージされた電圧に)維持され、その結果感知ノードデヴェロップ区間206の前に、ビットラインをプリチャージするのに必要な時間を削減できる。従って、読出し/プログラム時間(又は、ホストの読出し/書込み要請に対する応答時間)を削減できる。
【0058】
例示的な実施形態において、本発明による2−ステップ検証スキームはマルチ−レベルセル(MLC)メモリ装置のみでなく単一レベルセル(SLC)メモリ装置にも適用され得る。
【0059】
例示的な実施形態において、感知ノードプリチャージ区間205以前に行われる感知ノードデヴェロップ区間に対応する時間t1が感知ノードプリチャージ区間205以後に行われる感知ノードデヴェロップ区間に対応する時間t2より長く設定され得る。このような場合、感知ノードプリチャージ区間205以前に行われる感知ノードデヴェロップ区間に対応する時間t1は、読出し電圧より低い閾値電圧を有するメモリセルがオンセルとして判別されるように決定され、感知ノードプリチャージ区間205以後に行われる感知ノードデヴェロップ区間に対応する時間t2は、読出し電圧より所定電圧ぐらい低い閾値電圧を有するメモリセルがオフセルとして判別されるように決定される。
【0060】
図8は本発明の他の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。図8を参照すれば、不揮発性メモリ装置2000は読出し/書込み回路2100と制御ロジック2200とを含む。図示しないけれども、不揮発性メモリ装置2000が図2に示したメモリセルアレイ100、行選択回路200、電圧発生回路300、入出力回路600、等を含むことは言うまでもない。
【0061】
読出し/書込み回路2100はビットラインBL0〜BLnを通じてメモリセルアレイ(図2の符番100)に連結される。読出し/書込み回路2100はビットラインBL0〜BLnに各々連結されたページバッファPBを含む。他の例として、読出し/書込み回路2100が、(図3のオッドイーブンメモリ構造に示したような)ビットライン対に各々連結されたページバッファPBで構成され得ることはよく理解されよう。各ページバッファPBはビットラインバイアスブロック2101、ラッチブロック2102、及びブースタ2103を含む。
ビットラインバイアスブロック2101は図4に示した選択的プリチャージ回路505とトランジスタT1、T2とで構成され、ラッチブロック2102は図4に示されたラッチユニット501〜504及びトランジスタT9で構成される。従って、ビットラインバイアスブロック2101とラッチブロック2102とに関する説明は省略する。ページバッファPBのブースタ2103は制御ロジック2200の制御の下に感知ノードSOの電圧を昇圧(boost)するように構成される。例示的な実施形態によれば、ブースタ2103は各検証動作の連続的な感知/ラッチ動作の中でいずれか1つ(例えば、後者の感知/ラッチ動作)以前に感知ノードSOの電圧を昇圧する。これは以下に詳細に説明される。
【0062】
図9は本発明の例示的な実施形態による図8に示したブースタを示す図面である。
図9を参照すれば、ブースタ2103はドライバー2103−1及びキャパシター2103−2を含む。ドライバー2103−1は昇圧信号BSTに応答してキャパシター2103−2の一端を駆動する。キャパシター2103−2は感知ノードSOとドライバー2103−1との間に連結される。感知ノードSOの電圧は昇圧信号BSTのロー−ハイ遷移の時、キャパシター2103−2を通じて昇圧される。例示的な実施形態において、キャパシター2103−2はMOSトランジスタで構成される。
他の実施形態において、キャパシター2103−2は感知ノードSOと隣接する信号ラインとを利用して構成される。即ち、キャパシター2103−2は一電極として使用される感知ノードSO、他の電極として使用される隣接する信号ライン、及び感知ノードSOと信号ラインとの間に存在する絶縁物質で構成され得る。キャパシター2103−2を構成する方法がここに開示されたものに制限されないことはよく理解されよう。
【0063】
図10は本発明の他の例示的な実施形態による不揮発性メモリ装置のプログラム方法を説明するための図面であり、図11は本発明の他の例示的な実施形態による不揮発性メモリ装置の検証動作を説明するためのタイミング図である。以下、本発明の他の例示的な実施形態による不揮発性メモリ装置の検証動作を参照図面に基づいて詳細に説明する。
【0064】
プログラムループは、図10に示したように、プログラム区間PGM及び検証区間P1−VFY、P2−VFY、P3−VFYを含む。プログラム区間PGMは図6で説明したことと実質的に同一であるので、それに関する説明は省略する。
【0065】
プログラム動作が遂行された後、図10に示したように、選択されたメモリセルが目標閾値電圧を有するようにプログラムされたか否かを判別するための検証動作P1−VFY、P2−VFY、P3−VFYが連続的に行われる。先ず、プログラム状態P1においてプログラムされるメモリセルに対する検証動作P1−VFYが行われる。検証動作P1−VFYは、図10に示したように、P1状態選択区間211、ビットライン(BL)プリチャージ区間212、感知ノード(SO)デヴェロップ区間213、ラッチ区間214、感知ノード昇圧(ブースティング)区間215、ラッチ区間216、ビットライン(BL)リカバリ区間217、及びパスされたP1状態処理(プロセス)区間218を含む。
【0066】
P1状態選択区間211及びビットラインプリチャージ区間212の動作は図6で説明したことと実質的に同一であるので、それに関する説明は省略する。
感知ノードデヴェロップ区間213の動作は図6で説明された感知ノードデヴェロップ区間206のそれと実質的に同様に遂行される。即ち、図11に示したように、感知ノードデヴェロップ動作は検証電圧VP1より低い閾値電圧を有するメモリセル(例えば、A、B)がオンセルとして検出されるように決定されたデヴェロップ時間t2の間に行われる。デヴェロップ時間t2の間に検証電圧VP1より高い閾値電圧を有するメモリセルCのみが検出される。
【0067】
例示的な実施形態において、感知ノードデヴェロップ区間213の間に、ビットラインは選択的プリチャージ回路505から感知ノードSOへの電流供給が遮断された状態でプリチャージ経路506を通じて駆動される。言い換えれば、図11に示したように、ビットラインは感知ノードデヴェロップ区間213の間にプリチャージされた電圧を維持する。
【0068】
感知ノードデヴェロップ区間213に続いてラッチ区間214ではラッチユニット501を通じてラッチ動作が行われる。例えば、トランジスタT2がターンオフされた状態で、制御信号RST_Sが活性化される。この時、感知ノードSOの電圧がトランジスタT6の閾値電圧より高ければ、ラッチノードLN1の値は‘1’から‘0’に転換される。感知ノードSOの電圧がトランジスタT6の閾値電圧より低ければ、ラッチノードLN1の値は‘1’に維持される。
【0069】
感知ノード昇圧区間215では制御ロジック2200の制御の下にブースタ2103を通じて感知ノードSOの電圧が昇圧される。図11に示したように、感知ノードSOの電圧は検証電圧VP1より低い閾値電圧を有するメモリセル(例えば、B)がオフセルとして判別されるように又は、検証電圧VP1より低いメモリセルBの閾値電圧がラッチ感知トリップ点より高くなるように)昇圧される。感知ノードSOの昇圧レベルはブースタ2103へ印加される昇圧信号の電圧によって可変できる。
【0070】
感知ノード昇圧区間215に続いてラッチ区間217ではラッチユニット502を通じてラッチ動作が行われる。例えば、トランジスタT2がターンオフされた状態で、制御信号RST_Sが活性化される。この時、感知ノードSOの電圧がトランジスタT9の閾値電圧より高ければ、ラッチノードLN3の値は‘1’から‘0’に転換される。感知ノードSOの電圧がトランジスタT9の閾値電圧より低ければ、ラッチノードLN3の値は‘1’に維持される。図1のメモリセルB、Cの場合、ラッチノードLN3は‘0’に変更される。
【0071】
ビットラインリカバリ区間217及びパスされたP1状態処理区間218は図6で説明したことと実質的に同一であるので、それに関する説明は省略する。
先に説明したように、ラッチユニット502に格納された‘0’値は次のプログラム動作の時、ビットラインに供給される電圧を決定するのに使用される。例えば、ラッチユニット502に‘0’値(メモリセルBに対応する)が格納された場合、ビットラインは電源電圧より低く、接地電圧より高い電圧(例えば、1V)(‘ビットライン強制(フォーシング)電圧’と称される)で駆動される。ビットラインが接地電圧に駆動される場合と比較してみる時、ビットライン強制電圧で駆動されるビットラインのメモリセルBはメモリセルA)より遅くプログラムされる。これにより閾値電圧分布の幅がより狭く形成される。
【0072】
プログラム状態P1における検証動作P1−VFYが遂行された後、プログラム状態P2、P3における検証動作P2−VFY、P3−VFYが連続的に遂行される。プログラム状態P2、P3における検証動作P2−VFY、P3−VFYは選択されたワードラインへ印加される検証電圧が変更される点を除外すれば、検証動作P1−VFYと実質的に同様に遂行されるので、それに関する説明は省略する。
【0073】
以上の説明によれば、ワードラインへ供給される検証電圧の変化無しで検証電圧より高い閾値電圧を有するメモリセル(例えば、C)のみでなく検証電圧より低い閾値電圧を有するメモリセル(例えば、B)を検出できる。これはワードライン電圧を変化させるのに必要なセットアップ時間を必要としないことを意味する。その上に、連続的な感知動作が遂行される間、ビットラインの電圧が一定に(又は、プリチャージされた電圧に)維持され、その結果メモリセルBを検出する前にビットラインをプリチャージするのに必要な時間を削減できる。従って、読出し/プログラム時間(又は、ホストの読出し/書込み要請に対する応答時間)を削減できる。また、連続的な感知/ラッチ動作の間にワードライン電圧が変化しないので、ワードライン電圧を設定するのに必要な時間を削減できる。
【0074】
本発明の例示的な実施形態による感知スキームは、上述した2−ステップ検証動作とは別の読出し動作(例えば、データリカバ読出し動作、ソフト判定読出し動作、読出しる。動作、等)に適用できる。これは以下に詳細に説明される。
<データリカバ読出し動作>
【0075】
図12はワードラインカップリングを減らすためのプログラム方法を説明するための図面である。
図12にはセル当たり2−ビットデータを格納するための、そしてワードラインカップリングを減らすためのプログラム方法が示されている。図12で、曲線210−0、210−1は下位ページプログラム手続の以後のメモリセルの閾値電圧分布を示し、曲線220−0、220−1、220−2、220−3は上位ページプログラム手続の以後のメモリセルの閾値電圧分布を示す。
【0076】
下位及び上位ページがプログラムされた後、図12に示したように、メモリセルは4つのデータ状態E、P1、P2、P3の中でいずれか1つにプログラムされる。図12に示した方法において、下位ページがプログラムされた後、閾値電圧分布210−0に属するメモリセルは閾値電圧分布220−0又は閾値電圧分布220−1にプログラムされ、下位ページがプログラムされた後、閾値電圧分布210−1に属するメモリセルは閾値電圧分布220−2又は閾値電圧分布220−3にプログラムされる。閾値電圧分布220−0、220−1、220−2、220−3は読出し電圧RD1、RD2、RD3を利用して区別される。
【0077】
各メモリセルにM−ビットデータ(Mは2又はそれより大きい整数)が格納される場合、n番目ワードラインのメモリセルの閾値電圧はn+1番目ワードラインのメモリセルに上位ページがプログラムされる時、シフトされ得る。即ち、n番目ワードラインのメモリセルの閾値電圧分布はn+1番目ワードラインのメモリセルに上位ページがプログラムされる以前と比較して見る時、ワードラインカップリングによって広くなる。閾値電圧分布が広くなる理由は、n+1番目ワードラインのメモリセルに上位ページがプログラムされる時、n番目ワードラインのメモリセルがワードラインカップリングを全て受けるのではなく選択的に受けるためである。
【0078】
n+1番目ワードラインのメモリセルの中でn番目ワードラインのメモリセルにカップリングを与えるメモリセル(又は、“攻撃セル(aggressor ce11s)”と称される)はn番目ワードラインのメモリセルに加えられるカップリングの程度(大きさ)に従って、及び/又はプログラム方式に従って1つ又はそれより多い攻撃セルグループを構成する。n+1番目ワードラインのメモリセルの中でn番目ワードラインのメモリセルにカップリングを与えないメモリセルもやはり1つのグループを構成する。n+1番目ワードラインのメモリセルの中で攻撃セルを除外した残りのメモリセルは非攻撃セル(non−aggressor ce11s)として定義される。
【0079】
攻撃セルと非攻撃セルの各々は図12で説明したプログラム状態の中でいずれか1つを有する。このような定義によれば、n番目ワードラインのメモリセルはカップリングを受けたメモリセルとカップリングを受けなかったメモリセルで構成される。それ故に、閾値電圧分布が広くなる。n番目ワードラインのメモリセルにワードラインカップリングを加えるn+1番目ワードラインに対するプログラム動作はアドレススクランブル方式に従って可変的に決定される。
【0080】
図13はn+1番目ワードラインのメモリセルがプログラムされる時に生じるワードラインカップリング以前及び以後において、n番目ワードラインのメモリセルの閾値電圧分布を示す図面である。
【0081】
図13に示した例はn+1番目ワードラインのメモリセルがプログラムされる以前、即ちワードラインカップリング以前のn番目ワードラインのメモリセルに関連された2つの隣接する閾値電圧分布310−0、310−1を示す。図13には単なる2つの閾値電圧分布が示されている。しかし、セル当たりビット数に従ってさらに多い閾値電圧分布が存在することは言うまでもない。閾値電圧分布の数はメモリセルに格納されるデータビットの数に基づいて決定される。
例えば、m−ビットデータ(mは2又はそれより大きい整数)がメモリセルに格納される時、2m個の閾値電圧分布が生じる。閾値電圧分布310−0、310−1は閾値電圧分布310−0、310−1の間に存在する読出し電圧RDを利用して区別される。図示しないけれども、m−ビットデータ(m>1)の場合の残りの閾値電圧分布もやはり隣接する閾値電圧分布の間に存在する読出し電圧を利用して区別される。このような読出し動作を正常読出し動作と称し、正常読出し動作で使用される読出し電圧RDを正常読出し電圧と称する。
【0082】
図13に示された閾値電圧分布311−0、311−1は、n+1番目ワードラインのメモリセルがプログラムされる時に生じるワードラインカップリングに対応する閾値電圧シフトを経験した以後のn番目ワードラインのメモリセルに関連された閾値電圧分布を示す。閾値電圧分布311−0、311−1は、n+1番目ワードラインの、プログラムされる時に生じるワードラインカップリングを経験したメモリセルと、経験しないメモリセルに対する全体閾値電圧分布を示す。
【0083】
図14はカップリングされたメモリセルとカップリングされなかったメモリセルとを含む図13の全体閾値電圧分布の内わけを示す図面である。
図14の例において、閾値電圧分布313−0、313−1はワードラインカップリングによる閾値電圧シフトを経験しなかった(又は、カップリングされなかった)メモリセルの閾値電圧分布を示す。閾値電圧分布315−0、315−1はワードラインカップリングによる閾値電圧シフトを経験した(又は、カップリングされた)メモリセルの閾値電圧分布を示す。即ち、閾値電圧分布315−0、315−1は、データ状態313−0、313−1にプログラムされたメモリセルの閾値電圧がシフトした結果を示す。
【0084】
n番目ワードラインのプログラムされたメモリセルは、n+1番目ワードラインのメモリセルのプログラムによって経験した閾値電圧シフトに従って、カップリングされなかった閾値電圧分布313−0、313−1に、又はカップリングされた閾値電圧分布315−0、315−1に属する。図14に示したように、第1読出し電圧DR1はカップリングされなかったメモリセルを読み出すために、即ち閾値電圧分布313−0、313−1内のメモリセルを区分するために使用され得る。第2読出し電圧DR2はカップリングされたメモリセルを読み出すために即ち、閾値電圧分布315−0、315−1内のメモリセルを区分するために使用され得る。
【0085】
ワードラインカップリングによって生じる読出しエラーを減らすために第1及び第2読出し電圧DR1、DR2を利用して、1つの閾値電圧分布(即ち、カップリングされた分布とカップリングされなかった分布で構成されるデータ状態)に対して2回の読出し動作が行われる。1つのデータ状態に対して行われる読出し動作の回数は攻撃セル(又は、カップリングを発生させるプログラム状態)から成されるグループの数に従って決定される。例えば、攻撃セルは1つのグループを構成するか、2つ又はそれより多いグループを構成する。攻撃セルが1つのグループを構成する場合、2回の読出し動作が行われる。攻撃セルが2つのグループを構成する場合、3回の読出し動作が行われる。
【0086】
攻撃セルが1つのグループを構成する時に行われる読出し動作を説明するための図14を参照すれば、第1読出し電圧DR1を利用する読出し動作はカップリングされなかった分布313−0、313−1に属するメモリセルを区分するために行われ、第2読出し電圧DR2を利用する読出し動作はカップリングされた分布315−0、315−1に属するメモリセルを区分するために行われる。
第1読出し電圧DR1を利用して読み出されるメモリセルと第2読出し電圧DR2を利用して読み出されるメモリセルとは上位ワードラインのメモリセルから読み出されたデータに基づいて区分される。結果的に、選択されたワードラインのメモリセルに対する読出し動作の前に選択されたワードラインの上位ワードライン(又は、隣接するワードライン)のメモリセルに対する読出し動作が先行される。上述した一連の読出し動作を‘データリカバ読出し動作’(data recover read operation)と称し、第1及び第2読出し電圧DR1、DR2を各々第1及び第2データリカバ読出し電圧と称する。
【0087】
先に説明したように、データリカバ読出し動作は異なる閾値電圧分布に含まれたメモリセルを区別するために2回の読出し動作を必要とする。読出し動作各々はビットラインをプリチャージする動作を随伴する。それ故に、全般的な読出し速度(又は、ホストの読出し要請に対する応答速度)が低下する。しかし、図1乃至図11で説明した本発明の感知スキームをデータリカバ読出し動作に適用することによって全般的な読出し速度(又は、ホストの読出し要請に対する応答速度)の低下を最小化できる。これは以下に詳細に説明される。
【0088】
図15は本発明の例示的な実施形態による不揮発性メモリ装置のデータリカバ読出し動作を説明するためのタイミング図である。以下、本発明の例示的な実施形態による不揮発性メモリ装置のデータリカバ読出し動作を参照図面に基づいて詳細に説明する。
【0089】
選択されたワードライン(例えば、n番目ワードライン)に隣接するワードライン(例えば、n+1番目ワードライン)に連結されたメモリセルからデータが読出し電圧RD1、RD2、RD3を利用して読み出される。読み出されたデータは不揮発性メモリ装置1000の読出し/書込み回路500に格納される。その次に、隣接するワードラインのメモリセルから読み出されたデータに基づいて選択されたワードラインに連結されたメモリセルからデータが読み出される。
先の説明と異なり、図15に示したように、1つの読出し電圧DR2が選択されたワードラインへ印加された状態で連続的に感知動作(又は、ラッチ動作)が遂行される。ここで、分布313−0、313−1を区別するための、そして分布315−0、315−1を区別するための感知動作は図6及び図7で説明したデヴェロップ時間の制御スキームを利用するか、或いは図10及び図11で説明した感知ノードの昇圧スキームを利用して連続的に行われるので、それに関する説明は省略する。
【0090】
以上の説明によれば、ワードラインに供給される検証電圧の変化無しで異なる閾値電圧を有するメモリセルを検出できる。これはワードライン電圧を変化させるのに必要なセットアップ時間を必要としないことを意味する。その上に、連続的な感知動作が遂行される間、ビットラインの電圧が一定に(又は、プリチャージされた電圧に)維持され、その結果ビットラインをプリチャージするのに必要な時間を削減できる。従って、読出し/プログラム時間(又は、ホストの読出し/書込み要請に対する応答時間)を削減できる。また、連続的な感知/ラッチ動作の間にワードライン電圧が変化しないので、ワードライン電圧を設定するのに必要な時間を削減できる。
<ソフト判定読出し動作>
【0091】
図16は2−ビットソフト判定読出し方式を概略的に説明するための図面である。図16を参照すれば、実線で示された2つの状態Si、Si+1は読出し電圧101によって区別される。読出し電圧101を利用して行われる読出し動作はハード判定読出し動作(hard decision read operation)と称する。もし状態Si、Si+1が点線で示したように変化されれば、読出し電圧101を利用して点線で示された状態Si、Si+1を区別することは難しい。点線で示された状態Si、Si+1の区別は外部(例えば、メモリ制御器)から提供されるソフト判定読出し命令に従って遂行されるソフト判定読出し動作を通じて行われ得る。例えば、黒い点(●)で表示されたメモリセルのデータは2−ビットソフト判定読出し動作によって判別され得る。例示的なソフト判定読出しスキームが特許文献5に開示され、本出願のレファレンスとして包含される。
【0092】
図16で説明したように、一般的に、2−ビットソフト判定読出し動作は3回の感知動作を必要とする。又は、ハード判定読出し動作を通じて読み出されたデータが2−ビットソフト判定読出し動作に適用される場合、2−ビットソフト判定読出し動作は2回の感知動作を必要とする。
【0093】
例示的な実施形態において、2−ビットソフト判定読出し動作によって読み出されたデータをエンコーディングする方式が多様に具現され得ることはよく理解されよう。エンコーディングは制御ロジック400の制御に従って不揮発性メモリ1000の読出し/書込み回路500によって行われるか、或いは外部装置(例えば、メモリ制御器)によって行われ得る。
【0094】
図17は3−ビットソフト判定読出し方式を概略的に説明するための図面である。図17を参照すれば、実線で示された2つの状態Si、Si+1は読出し電圧104によって区別される。読出し電圧104を利用して行われる読出し動作はハード判定読出し動作(hard decision read operation)と称する。しかし、仮に状態Si、Si+1が点線で示したように変化されれば、読出し電圧104を利用して点線で示された状態Si、Si+1を区別することは難しい。点線で示された状態Si、Si+1の区別はソフト判定読出し動作を通じて行われ得る。
例えば、黒い点(●)で表示されたメモリセルのデータは3−ビットソフト判定読出し動作によって判別され得る。3−ビットソフト判定読出し動作は7つの読出し電圧を基準に行われる7回の感知動作を包含する。7回の感知動作を通じて読み出されたデータをエンコーディングすることによって実際データとエラーの確率データとが生成される。実際データはエラーの確率データに従って‘1’又は‘0’と決定される。
【0095】
図17で説明したように、一般的に3−ビットソフト判定読出し動作は7回の感知動作を必要とする。又は、ハード判定読出し動作を通じて読み出されたデータが3−ビットソフト判定読出し動作に適用される場合、3−ビットソフト判定読出し動作は6回の感知動作を必要とする。
【0096】
例示的な実施形態において、3−ビットソフト判定読出し動作によって読み出されたデータをエンコーディングする方式が多様に具現され得ることはよく理解されよう。エンコーディングは制御ロジック400の制御に従って不揮発性メモリ装置1000の読出し/書込み回路500によって行われるか、或いは外部装置(例えば、メモリ制御器)によって行われ得る。
【0097】
先に説明したように、ソフト判定読出し動作は異なる閾値電圧を有するメモリセルを区別するために複数の読出し動作を必要とする。読出し動作の各々はビットラインをプリチャージする動作を随伴する。それ故に、全般的な読出し速度(又は、ホストの読出し要請に対する応答速度)が低下する。しかし、図1乃至図11で説明した本発明の感知スキームをソフト判定読出し動作に適用することによって、全般的な読出し速度(又は、ホストの読出し要請に対する応答速度)の低下を最小化できる。これは以下に詳細に説明される。
【0098】
図18は本発明の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
図18を参照すれば、本発明の例示的な実施形態によるソフト判定読出し動作は選択されたワードラインに読出し電圧(例えば、図17の105が印加された状態で連続的に行われる感知動作を含む。先ず、ビットラインがプリチャージされる。以後、図6で説明したデヴェロップ時間の制御スキームを利用して連続的にラッチ動作が行われる。即ち、感知ノードデヴェロップ区間に対応して相異なるデヴェロップ時間t1〜t6が設定される。第1番目感知ノードデヴェロップ区間以後に行われる感知ノードデヴェロップ区間の前に感知ノードプリチャージ動作が行われる。ワードラインへ印加される読出し電圧の変化無しで、そしてビットラインの追加的なプリチャージ動作無しでメモリセルの閾値電圧を検出できる。
【0099】
図19は本発明の他の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
ソフト判定読出し動作の時、ワードライン電圧(例えば、105、106)の電圧差が大きい場合、選択されたワードラインへワードライン電圧106が印加された状態において、図6で説明したような方式でラッチ動作が連続的に行われ、その次に選択されたワードラインへワードライン電圧105が印加された状態において、図6で説明したような方式でラッチ動作が連続的に行われる。この時、ワードライン電圧が可変されるので、ビットラインをプリチャージする動作が伴われる。図19に示したソフト判定読出し動作は上述した差異点を除外すれば、図18に示したことと実質的に同一である。
【0100】
以上の説明によれば、ワードラインに供給される検証電圧の変化無しで異なる閾値電圧を有するメモリセルを検出できる。これはワードライン電圧を変化させるのに必要なセットアップ時間を必要としないことを意味する。その上に、連続的な感知動作が遂行される間、ビットラインの電圧が一定に(又は、プリチャージされた電圧に)維持され、その結果、ビットラインをプリチャージするのに必要な時間を削減できる。従って、読出し/プログラム時間(又は、ホストの読出し/書込み要請に対する応答時間)を削減できる。また、連続的な感知/ラッチ動作の間にワードライン電圧が変化されないので、ワードライン電圧を設定するのに必要な時間を削減できる。
【0101】
図18及び図19で説明したことと異なり、デヴェロップ時間は降順に決定され得る。例えば、最も長いデヴェロップ時間を必要とするラッチ動作が最初に遂行され、最も短いデヴェロップ時間を必要とするラッチ動作が最後に遂行される。
【0102】
図20は本発明の更に他の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
図20を参照すれば、ソフト判定読出し動作は図10及び図11で説明した感知ノードの昇圧スキームを利用して行われる。先ず、ビットラインが所定電圧にプリチャージされる。この時、感知ノードSOは電源電圧にプリチャージされる。所定時間(例えば、t2)の間に、感知ノードSOの電圧がデヴェロップされる。その次に、ラッチ動作が行われる。ラッチ動作が行われた後、図20に示したように、感知ノードSOの電圧が連続的に昇圧される。感知ノードSOの電圧が昇圧される時毎に感知ノードSOの電圧がラッチされる。図20には感知ノードSOの電圧が順次的に昇圧される例が示されている。しかし、感知ノードSOの電圧が順次的に減少するように制御できることもよく理解されよう。
【0103】
以上の説明によれば、ワードラインへ供給される検証電圧の変化無しで異なる閾値電圧を有するメモリセルを検出できる。これはワードライン電圧を変化させるのに必要なセットアップ時間を必要としないことを意味する。その上に、連続的な感知動作が遂行される間、ビットラインの電圧が一定に(又は、プリチャージされた電圧に)維持され、その結果、ビットラインをプリチャージするのに必要な時間を削減できる。従って、読出し/プログラム時間(又は、ホストの読出し/書込み要請に対する応答時間)を削減できる。
【0104】
図示しないけれども、先に説明した感知スキームは読出しリトライ動作(read retry operation)にも適用できる。例示的な読出しリトライ動作が特許文献6に開示され、本出願のレファレンスとして包含される。
【0105】
図21は本発明の更に他の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。
図21を参照すれば、不揮発性メモリ装置3000はメモリセルアレイ3100、行選択回路3200、電圧発生回路3300、制御ロジック3400、読出し/書込み回路3500、及び入出力回路3600を含む。図21に示した不揮発性メモリ装置3000は制御ロジック3400を除外すれば、図2又は図8に示されたことと実質的に同一であるので、それに関する説明は省略する。
【0106】
制御ロジック3400は制御ブロック3401、温度検出器3402、及びタイミング補償器3403を含む。制御ブロック3401は不揮発性メモリ装置3000の全般的な動作を制御する。例えば、制御ブロック3401は連続的な感知動作のデヴェロップ時間を制御するか、或いは感知ノードの昇圧レベルを制御するように構成される。
【0107】
温度検出器3402は不揮発性メモリ装置3000の温度を検出するように構成される。検出結果はタイミング補償器3403へ提供される。タイミング補償器3403は補償情報を格納するためのレジスター3403aを含む。
ここで補償情報は、温度変化によって変化されるドレーン電流を補償するためのデヴェロップ時間情報及び昇圧レベル情報、PEサイクル変化によって変化されるドレーン電流を補償するためのデヴェロップ時間情報/昇圧レベル情報、ワードライン位置に従って変化されるデヴェロップ時間情報/昇圧レベル情報、感知レベルによって変化されるデヴェロップ時間情報/昇圧レベル情報、等を含む。
タイミング補償器3403は温度検出器3402の検出結果、PEサイクル情報、ワードライン位置情報、及び感知レベル情報の中で少なくとも1つに基づいてデヴェロップ時間情報/昇圧レベル情報を制御ブロック3401へ提供する。制御ブロック3401はタイミング補償器3403から提供されるデヴェロップ時間情報/昇圧レベル情報に基づいて連続的な感知動作のデヴェロップ時間を可変的に制御するか、或いは感知ノードの昇圧レベルを可変的に制御する。
【0108】
図22は本発明の例示的な実施形態による不揮発性メモリ装置を含むメモリシステムを概略的に示すブロック図である。
図22を参照すれば、メモリシステム4000は少なくとも1つの不揮発性メモリ装置4100と制御器4200とを包含する。不揮発性メモリ装置4100は図2、図8、又は図21に示されたことと実質的に同様に構成されるか、或いは図12乃至図20で説明したデータリカバ読出し方式及びソフト判定読出し方式を利用するように構成される。制御器4200は不揮発性メモリ装置4100を制御するように構成される。
【0109】
図23は図22に示した制御器を概略的に示すブロック図である。
図23を参照すれば、本発明の例示的な実施形態による制御器4200は第1インターフェイス(HI)4210、第2インターフェイス(MI)4220、処理(プロセシング)ユニット4230、バッファ4240、ECCユニット4250、及びROM(4260)を包含する。
【0110】
ホストインターフェイスとして第1インターフェイス4210は外部(又は、ホスト)とインターフェイスするように構成される。メモリインターフェイスとして第2インターフェイス4220は図22に示された不揮発性メモリ装置4100とインターフェイスするように構成される。処理ユニット4230、例えば、CPUは制御器4200の全般的な動作を制御するように構成される。例えば、処理ユニット4230はROM3260に格納されたフラッシュ変換階層(F1ash Trans1ation Layer、FTL)のようなファームウェアを運用するように構成される。
ROM(4260)を包含しないように制御器4200を構成できる。このような場合、ROM(4260)に格納されるファームウェアは制御器4200によって制御される不揮発性メモリ装置に格納され、パワーアップの時、不揮発性メモリ装置4100から制御器4200へロードされる。バッファ4240は第1インターフェイス4210を通じて外部へ伝達されるデータを臨時格納するのに使用される。バッファ4240は第2インターフェイス4220を通じて不揮発性メモリ装置4100から伝達されるデータを臨時格納するのに使用される。ECCユニット4250は不揮発性メモリ装置4100に格納されるデータを符号化するようにそして不揮発性メモリ装置4100から読み出されたデータを復号化するように構成される。
【0111】
例示的な実施形態において、第1インターフェイス4210はコンピュータバス標準、ストレージバス標準、iFCPPeriphera1バス標準、等の中の1つ又は複数の組合で構成され得る。
コンピュータバス標準(computer bus standards)はS−100 bus、Mbus、Smbus、Q−Bus、ISA、Zorro II、Zorro III、CAMAC、FASTBUS、1PC、EISA、VME、VXI、NuBus、TURBOchanne1、MCA、Sbus、V1B、PCI、PXI、HP GSC bus、CoreConnect、InfiniBand、UPA、PCI−X、AGP、PCIe、Inte1 QuickPath Interconnect、Hyper Transport、等を含む。
【0112】
ストレージバス標準(Storage bus standards)は ST−506、ESDI、SMD、Para11e1 ATA、DMA、SSA、HIPPI、USB MSC、FireWire(1394)、Seria1 ATA、eSATA、SCSI、Para11e1 SCSI、Seria1 Attached SCSI、Fibre Channe1、iSCSI、SAS、RapidIO、FCIP、等を含む。iFCPPeriphera1バス標準(iFCPPeriphera1 bus standards)は App1e Desktop Bus、HI1、MIDI、Mu1tibus、RS−232、DMX512−A、EIA/RS−422、IEEE−1284、UNI/O、1−Wire、I2C、SPI、EIA/RS−485、USB、Camera Link、Externa1 PCIe、Light Peak、Mu1tidrop Bus、等を含む。
【0113】
図24は本発明の例示的な実施形態による不揮発性メモリ装置を利用する半導体ドライブを概略的に示すブロック図である。
図24を参照すれば、半導体ドライブ5000(SSD)は格納媒体5100と制御器5200とを包含する。格納媒体5100は複数のチャンネルCH0〜CHn−1を通じて制御器5200に連結される。各チャンネルには複数の不揮発性メモリNVMが共通に連結される。各不揮発性メモリNVMは図2、図8、又は図21に示されたことと実質的に同様に構成されるか、或いは図12乃至図20で説明したデータリカバ読出し方式及びソフト判定読出し方式を利用するように構成される。制御器5200は図23で説明したのと同様に構成され得る。
【0114】
図25乃至図29は本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【0115】
図25は本発明の実施形態による不揮発性メモリ装置が使用される携帯電話システム(ce11u1ar phone system)を概略的に示すブロック図である。
図25を参照すれば、携帯電話システム9000は音声を圧縮するか、或いは圧縮された音声を解凍する(compression or decompression)、ADPCMコーデック回路9202、スピーカー9203、マイクロフォン9204、デジタルデータを時分割マルチプレクシングするTDMA回路9206、無線信号のキャリヤー周波数をセッティングするPLL回路9210、無線信号を送受信するためのRF回路9211等を包含できる。
【0116】
また、携帯電話システム9000は様々な種類のメモリ装置を包含できるが、例えば、携帯電話システムは不揮発性メモリ装置9207、ROM(9208)、SRAM9209を包含できる。携帯電話システムの不揮発性メモリ装置9207は、例えば、図2、図8、又は図21に示されたのと実質的に同様に構成されるか、或いは図12乃至図20で説明したデータリカバ読出し方式及びソフト判定読出し方式を利用するように構成される。ROM(920)8はプログラムを格納でき、SRAM9209はシステムコントロールマイクロコンピュータ9212のための作業領域として役割を果たすか、或いはデータを一時的に格納する。ここで、システムコントロールマイクロコンピュータ9212はプロセッサであって、不揮発性メモリ装置9207のライト動作及びリード動作を制御する。
【0117】
図26は本発明の実施形態による不揮発性メモリ装置が使用されるメモリカード(memory card)の例示的な図面である。メモリカードは例えば、MMCカード、SDカード、マルチユーズ(mu1tiuse)カード、マイクロSDカード、メモリスティック、コンパクトSDカード、IDカード、PCMCIAカード、SSDカード、チップカード(chip−card)、スマートカード(smart_card)、USBカード等であり得る。
【0118】
図26を参照すれば、メモリカードは外部とのインターフェイスを遂行するインターフェイス部9221、バッファメモリを有し、メモリカードの動作を制御するコントローラ9222、及び少なくとも1つの不揮発性メモリ装置9207を包含できる。不揮発性メモリ装置9207は図2、図8、又は図21に示したのと実質的に同様に構成されるか、或いは図12乃至図20で説明したデータリカバ読出し方式及びソフト判定読出し方式を利用するように構成される。コントローラ9222はプロセッサであって、不揮発性メモリ装置9207のライト動作及びリード動作を制御する。具体的に、コントローラ9222はデータバスDATAとアドレスバスADDRESSを通じて不揮発性メモリ装置9207、インターフェイス部9221とカップリングされている。
【0119】
図27は本発明の実施形態による不揮発性メモリ装置が使用されるデジタルスチルカメラ(digita1 sti11 camera)の例示的な図面である。
図27を参照すれば、デジタルスチルカメラはボディー9301、スロット9302、レンズ9303、ディスプレイ部9308、シャッターボタン9312、ストロボ(strobe)9318等を含む。特に、スロット9302にはメモリカード9331を挿入でき、メモリカード9331は本発明の実施形態による不揮発性メモリ装置9207を少なくとも1つ包含できる。
【0120】
メモリカード9331が接触形(contact type)である場合、メモリカード9331がスロット9308に挿入される時メモリカード9331と回路基板上の特定電気回路が電気的に接触される。メモリカード9331が非接触形(non−contact type)である場合、無線信号を通じてメモリカード9331がアクセスされる。
【0121】
図28は図27のメモリカードが使用される多様なシステムを説明する例示的な図面である。
図28を参照すれば、メモリカード2331はビデオカメラ(VC)、テレビジョン(TV)、オーディオ装置(AV)、ゲーム装置(GM)、電子音楽装置(EMD)、携帯電話(HP)、コンピュータ(CP)、PDA(Persona1 Digita1 Assistant)、ボイスレコーダー(VR)、PCカード(PCC)、等に使用され得る。
【0122】
図29は本発明の実施形態による不揮発性メモリ装置が使用されるイメージセンサー(image sensor)システムの例示的な図面である。
図29を参照すれば、イメージセンサーシステムはイメージセンサー9332、入出力装置9336、RAM(9348)、CPU(9344)、本発明の実施形態による不揮発性メモリ装置9354等を包含できる。各構成要素即ち、イメージセンサー9332、入出力装置9336、RAM(9348)、CPU(9344)、不揮発性メモリ装置9354はバス9352を通じて互いに通信する。イメージセンサー9332はフォトゲート、フォトダイオード等のようなフォトセンシング(photo sensing)素子を包含できる。各々の構成要素はプロセッサと共に1つのチップに構成されることもあり得、プロセッサと各々別個のチップに構成されることもあり得る。
【0123】
本発明の範囲又は技術的思想を逸脱することなく本発明の構造が多様に修正や変更され得ることは該分野に熟練した者には明確であろう。上述した内容を考慮して見るとき、仮に本発明の修正及び変更が下記の請求項及び同等物の範疇内に属すれば、本発明がこの発明の変更及び修正を含むことと看做す。
【符号の説明】
【0124】
100 メモリセルアレイ
200 行選択回路
300 電圧発生回路
400 制御ロジック
500 読出し/書込み回路
600 入出力回路
1000、2000、3000 不揮発性メモリ装置
4000 メモリシステム
5000 半導体ドライブ
9000 携帯電話システム
【特許請求の範囲】
【請求項1】
ソフト判定読出し命令を受信し、
選択されたワードラインへ読出し電圧を印加し、
前記選択されたワードラインの選択されたメモリセルに各々連結されたビットラインをプリチャージし、
前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインへ供給された読出し電圧は変化されない状態で、前記選択されたメモリセルの状態を連続的に感知することを含むことを特徴とする不揮発性メモリ装置のソフト判定読出し方法。
【請求項2】
前記感知することは複数の感知動作を含み、前記各感知動作はデヴェロップ時間の間に前記選択されたメモリセルの閾値電圧に従って前記ビットラインに各々対応する感知ノードの電圧を変化させ、前記感知ノードの電圧をラッチし、前記感知ノードをプリチャージすることによって行われ、そして前記感知動作のデヴェロップ時間は互いに異なることを特徴とする請求項1に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項3】
前記感知動作で各々ラッチされたデータはハード判定読出しデータ及び複数のソフト判定読出しデータを含むことを特徴とする請求項2に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項4】
前記感知動作で各々ラッチされたデータは複数のソフト判定読出しデータを含むことを特徴とする請求項2に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項5】
前記感知することは前記ビットラインに各々対応する感知ノードの電圧を少なくとも2回、第1データ及び第2データとして各々ラッチすることを含むことを特徴とする請求項1に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項6】
前記第1データは前記読出し電圧より高い閾値電圧を有するメモリセルと前記読出し電圧より所定電圧ぐらい低い閾値電圧を有するメモリセルを示し、前記第2データは前記読出し電圧より高い閾値電圧を有するメモリセルを示すことを特徴とする請求項5に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項7】
前記感知ノードの電圧を少なくとも2回の第1データ及び第2データとして各々ラッチすることは、
第1時間の間、前記選択されたメモリセルの閾値電圧に従って前記感知ノードの電圧を変化させ、
前記感知ノードの電圧を前記第1データとしてラッチし、
前記感知ノードをプリチャージし、
前記第1時間と相異なる第2時間の間、前記選択されたメモリセルの閾値電圧に従って前記感知ノードの電圧を変化させ、
前記感知ノードの電圧を前記第2データとしてラッチすることを含むことを特徴とする請求項6に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項8】
前記第1時間は前記第2時間より短く、前記第1時間は前記読出し電圧より所定電圧ぐらい低い閾値電圧を有するメモリセルがオフセルとして判別されるように決定され、前記第2時間は前記読出し電圧より所定電圧ぐらい低い閾値電圧を有するメモリセルがオンセルとして判別されるように決定されることを特徴とする請求項7に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項9】
ワードラインとビットラインとの交差領域に各々配列されたメモリセルを有するメモリセルアレイと、
前記ワードラインの中で選択されたワードラインを駆動するように構成された行選択回路と、
前記ビットラインに各々連結されたページバッファを有する読出し/書込み回路と、
前記読出し/書込み回路と前記行選択回路を制御するように構成された制御ロジックと、を含み、
前記制御ロジックは読出し電圧が供給された選択されたワードラインの選択されたメモリセルに各々連結されたビットラインがプリチャージされ、前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインに供給された読出し電圧は変化されない状態で、前記ビットラインに各々対応する感知ノードの電圧が少なくとも2回、第1データ及び第2データとして各々感知されるソフト判定読出し動作を制御し、
前記制御ロジックは前記ソフト判定読出し動作の連続的な感知動作のデヴェロップ時間を可変的に制御することを特徴とする不揮発性メモリ装置。
【請求項10】
前記感知ノードの電圧を少なくとも2回の第1データ及び第2データとして各々感知することは、
第1時間の間、前記選択されたメモリセルの閾値電圧に従って前記感知ノードの電圧を変化させ、
前記感知ノードの電圧を前記第1データとしてラッチし、
前記感知ノードをプリチャージし、
前記第1時間より長い第2時間の間、前記選択されたメモリセルの閾値電圧に従って前記感知ノードの電圧を変化させ、
前記感知ノードの電圧を前記第2データとしてラッチすることを含み、
前記感知動作で各々ラッチされたデータはハード判定読出しデータ及び複数のソフト判定読出しデータを包含するか、或いは複数のソフト判定読出しデータを含むことを特徴とする請求項9に記載の不揮発性メモリ装置。
【請求項1】
ソフト判定読出し命令を受信し、
選択されたワードラインへ読出し電圧を印加し、
前記選択されたワードラインの選択されたメモリセルに各々連結されたビットラインをプリチャージし、
前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインへ供給された読出し電圧は変化されない状態で、前記選択されたメモリセルの状態を連続的に感知することを含むことを特徴とする不揮発性メモリ装置のソフト判定読出し方法。
【請求項2】
前記感知することは複数の感知動作を含み、前記各感知動作はデヴェロップ時間の間に前記選択されたメモリセルの閾値電圧に従って前記ビットラインに各々対応する感知ノードの電圧を変化させ、前記感知ノードの電圧をラッチし、前記感知ノードをプリチャージすることによって行われ、そして前記感知動作のデヴェロップ時間は互いに異なることを特徴とする請求項1に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項3】
前記感知動作で各々ラッチされたデータはハード判定読出しデータ及び複数のソフト判定読出しデータを含むことを特徴とする請求項2に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項4】
前記感知動作で各々ラッチされたデータは複数のソフト判定読出しデータを含むことを特徴とする請求項2に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項5】
前記感知することは前記ビットラインに各々対応する感知ノードの電圧を少なくとも2回、第1データ及び第2データとして各々ラッチすることを含むことを特徴とする請求項1に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項6】
前記第1データは前記読出し電圧より高い閾値電圧を有するメモリセルと前記読出し電圧より所定電圧ぐらい低い閾値電圧を有するメモリセルを示し、前記第2データは前記読出し電圧より高い閾値電圧を有するメモリセルを示すことを特徴とする請求項5に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項7】
前記感知ノードの電圧を少なくとも2回の第1データ及び第2データとして各々ラッチすることは、
第1時間の間、前記選択されたメモリセルの閾値電圧に従って前記感知ノードの電圧を変化させ、
前記感知ノードの電圧を前記第1データとしてラッチし、
前記感知ノードをプリチャージし、
前記第1時間と相異なる第2時間の間、前記選択されたメモリセルの閾値電圧に従って前記感知ノードの電圧を変化させ、
前記感知ノードの電圧を前記第2データとしてラッチすることを含むことを特徴とする請求項6に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項8】
前記第1時間は前記第2時間より短く、前記第1時間は前記読出し電圧より所定電圧ぐらい低い閾値電圧を有するメモリセルがオフセルとして判別されるように決定され、前記第2時間は前記読出し電圧より所定電圧ぐらい低い閾値電圧を有するメモリセルがオンセルとして判別されるように決定されることを特徴とする請求項7に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項9】
ワードラインとビットラインとの交差領域に各々配列されたメモリセルを有するメモリセルアレイと、
前記ワードラインの中で選択されたワードラインを駆動するように構成された行選択回路と、
前記ビットラインに各々連結されたページバッファを有する読出し/書込み回路と、
前記読出し/書込み回路と前記行選択回路を制御するように構成された制御ロジックと、を含み、
前記制御ロジックは読出し電圧が供給された選択されたワードラインの選択されたメモリセルに各々連結されたビットラインがプリチャージされ、前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインに供給された読出し電圧は変化されない状態で、前記ビットラインに各々対応する感知ノードの電圧が少なくとも2回、第1データ及び第2データとして各々感知されるソフト判定読出し動作を制御し、
前記制御ロジックは前記ソフト判定読出し動作の連続的な感知動作のデヴェロップ時間を可変的に制御することを特徴とする不揮発性メモリ装置。
【請求項10】
前記感知ノードの電圧を少なくとも2回の第1データ及び第2データとして各々感知することは、
第1時間の間、前記選択されたメモリセルの閾値電圧に従って前記感知ノードの電圧を変化させ、
前記感知ノードの電圧を前記第1データとしてラッチし、
前記感知ノードをプリチャージし、
前記第1時間より長い第2時間の間、前記選択されたメモリセルの閾値電圧に従って前記感知ノードの電圧を変化させ、
前記感知ノードの電圧を前記第2データとしてラッチすることを含み、
前記感知動作で各々ラッチされたデータはハード判定読出しデータ及び複数のソフト判定読出しデータを包含するか、或いは複数のソフト判定読出しデータを含むことを特徴とする請求項9に記載の不揮発性メモリ装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【公開番号】特開2013−77371(P2013−77371A)
【公開日】平成25年4月25日(2013.4.25)
【国際特許分類】
【出願番号】特願2012−219634(P2012−219634)
【出願日】平成24年10月1日(2012.10.1)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】129,Samsung−ro,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
【公開日】平成25年4月25日(2013.4.25)
【国際特許分類】
【出願日】平成24年10月1日(2012.10.1)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】129,Samsung−ro,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
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