半導体記憶システム
【課題】 複数のチップを実装した場合において、複数のチップ間で通信する通信線を設けることなく、ピーク電流を抑制可能な半導体記憶システムを提供する。
【解決手段】 半導体記憶システムによれば、電源配線81は、第１の半導体記憶装置71aと第２の半導体記憶装置71bに共通接続され、第１、第２の半導体記憶装置に電源を供給する。電圧検知回路74a,74b,74cは、第１、第２の半導体記憶装置のそれぞれに設けられ、電源配線の電源電圧を検知する。制御回路7は、第１、第２の半導体記憶装置のそれぞれに設けられ、電圧検知回路により電源電圧の低下が検知された場合、電源電圧が復帰するまで、第１、又は第２の半導体記憶装置の動作を、次の動作に遷移させない。
【解決手段】 半導体記憶システムによれば、電源配線81は、第１の半導体記憶装置71aと第２の半導体記憶装置71bに共通接続され、第１、第２の半導体記憶装置に電源を供給する。電圧検知回路74a,74b,74cは、第１、第２の半導体記憶装置のそれぞれに設けられ、電源配線の電源電圧を検知する。制御回路7は、第１、第２の半導体記憶装置のそれぞれに設けられ、電圧検知回路により電源電圧の低下が検知された場合、電源電圧が復帰するまで、第１、又は第２の半導体記憶装置の動作を、次の動作に遷移させない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、例えば不揮発性半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリに係り、特に、複数のフラッシュメモリを実装した半導体記憶システムに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、プログラム動作の開始時、全ビット線を充電する必要があり、ベリファイ動作の開始時も、全ビット線を充電し、全ビット線に流れる電流を判定する必要がある。このため、非常に大きな電流が必要となり、一時的に大きなピーク電流が発生する。
【０００３】
さらに、ＮＡＮＤ型フラッシュメモリは、記憶容量を増加するため、複数個、例えば２〜４個のチップを同時に実装するマルチチップパッケージ（ＭＣＰ）や、複数のチップを実装したメモリカードとして使用されることが多い。このように、複数のチップを実装した場合、各チップのピーク電流が重なると、さらに大きなピーク電流が発生し、電源断などの信頼性を低下する問題が発生する可能性がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７-０３０７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、複数のチップを実装した場合において、複数のチップ間で通信する通信線を設けることなく、ピーク電流を抑制可能な半導体記憶システムを提供しようとするものである。
【課題を解決するための手段】
【０００６】
本実施形態の半導体記憶システムによれば、第１の半導体記憶装置と、第２の半導体記憶装置と、電源配線と、電圧検知回路と、制御回路とを含んでいる。電源配線は、前記第１の半導体記憶装置と第２の半導体記憶装置に共通接続され、前記第１の半導体記憶装置と第２の半導体記憶装置に電源を供給する。電圧検知回路は、前記第１の半導体記憶装置及び第２の半導体記憶装置のそれぞれに設けられ、前記電源配線の電源電圧を検知する。制御回路は、前記第１の半導体記憶装置及び第２の半導体記憶装置のそれぞれに設けられ、前記電圧検知回路により前記電源電圧の低下が検知された場合、電源電圧が復帰するまで、前記第１の半導体記憶装置、又は第２の半導体記憶装置の動作を、次の動作に遷移させない。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に適用されるＮＡＮＤ型フラッシュメモリの一例を概略的に示す構成図。
【図２】図１の一部の構成を概略的に示す回路図。
【図３】図１の一部の構成を概略的に示すものであり、図２と異なる例を示す回路図。
【図４】図４（ａ）（ｂ）はメモリセル及び選択トランジスタを示す断面図。
【図５】ＮＡＮＤ型フラッシュメモリを示す断面図。
【図６】図５に示す各領域に供給される電圧の例を示す図。
【図７】図２、図３に示すデータ記憶回路の一例を示す回路図。
【図８】図８（ａ）（ｂ）（ｃ）は、メモリセルに２ビットのデータを記憶する場合におけるデータと閾値電圧との関係を示す図。
【図９】リード、ベリファイリード動作を示す波形図。
【図１０】プログラム動作を示す波形図。
【図１１】第１ページのプログラム動作を示すフローチャート。
【図１２】第２ページのプログラム動作を示すフローチャート。
【図１３】第１の実施形態に係る半導体記憶システムの一例を概略的に示す構成図。
【図１４】図１３に示す電圧検知回路の一例を示す回路図。
【図１５】第１の実施形態の動作の一例を説明するために示す図。
【図１６】第２の実施形態に係る半導体記憶システムの一例を概略的に示す構成図。
【図１７】図１６の動作の一例を示す波形図。
【図１８】第３の実施形態に係る半導体記憶システムの一例を概略的に示す構成図。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を参照して説明する。
【０００９】
先ず、図１乃至図１２を用いて、本実施形態に適用される１つのＮＡＮＤ型フラッシュメモリの構成及び動作について説明する。
図１は、例えば２ビット、４値のデータを記憶するＮＡＮＤ型フラッシュメモリの概略構成を示している。
【００１０】
メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。
【００１１】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。外部から供給されたＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴは、データ入出力端子５に入力される。データ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。
【００１２】
ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００１３】
メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＷ（リード・イネーブル）によって制御される。
【００１４】
前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。
【００１５】
図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、直列接続された例えば３２個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ２９、ＷＬ３０、ＷＬ３１に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。
【００１６】
ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬ８ｋｅ、ＢＬ８ｋｏ）が接続されている。
【００１７】
メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。
【００１８】
また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。すなわち、ロウ方向に配置された複数のメモリセルのうち半数のメモリセルが対応するビット線に接続される。このため、ロウ方向に配置された複数のメモリセルの半数ずつに対して書き込み又は読み出し動作が実行される。
【００１９】
リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡ８ｋ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、破線で示す、２ページが選択される。この２ページの切り替えはアドレスによって行われる。
【００２０】
図３は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の他の例を示している。図２に示す構成の場合、データ記憶回路１０に２本のビット線（ＢＬｉｅ、ＢＬｉｏ）が接続されていた。これに対して、図３に示す構成の場合、各ビット線にデータ記憶回路１０が接続され、ロウ方向に配置された複数のメモリセルは、全て対応するビット線に接続される。このため、ロウ方向に配置された全てのメモリセルに対して書き込み又は読み出し動作を行うことができる。
【００２１】
尚、以下の説明は、図２に示す構成、及び図３に示す構成のいずれも適用することが可能であるが、図２を使用する場合について説明する。
【００２２】
図４（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図４（ａ）はメモリセルを示している。基板５１（後述するＰ型ウェル領域５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図４（ｂ）は選択ゲートを示している。Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。
【００２３】
図５は、ＮＡＮＤ型フラッシュメモリの断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメモリセルアレイ１を構成するメモリセルＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。
【００２４】
図６は、図５に示す各領域に供給される電圧の例を示している。消去、プログラム、リードにおいて、各領域に図６に示すような電圧が供給される。ここで、Ｖｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電圧、Ｖｐｇｍｈは、データの書き込み時にワード線に供給されるＶｐｇｍを転送するローデコーダのトランジスタのゲートに供給される電圧であり、Ｖｐｇｍ＋Ｖｔ（転送トランジスタの閾値電圧）以上の電圧である。
【００２５】
Ｖｒｅａｄｈは、データの読出し時にワード線に供給されるＶｒｅａｄを、転送するローデコーダのトランジスタのゲートに供給される電圧で、Ｖｒｅａｄ＋Ｖｔ（転送トランジスタの閾値電圧）以上の電圧である。
【００２６】
図７は、図２に示すデータ記憶回路１０の一例を示す回路図である。
【００２７】
このデータ記憶回路１０は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。
【００２８】
ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂ、及びトランジスタ６１ｃ、６１ｄにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続されている。このトランジスタ６１ｃのゲートには信号ＥＱ２が供給されている。トランジスタ６１ｄはクロックドインバータ回路６１ｂの出力端と接地間に接続されている。このトランジスタ６１ｄのゲートには信号ＰＲＳＴが供給されている。ＳＤＣのノードＮ２ａは、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯに接続され、ノードＮ２ｂは、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯｎに接続される。これらトランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。ＳＤＣのノードＮ２ａは、トランジスタ６１ｇ、６１ｈを介してＰＤＣのノードＮ１ａに接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。
【００２９】
ＰＤＣは、クロックドインバータ回路６１ｉ、６１ｊ及びトランジスタ６１ｋにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。ＰＤＣのノードＮ１ｂはトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファーゲートを構成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジスタ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲートは前記クロックドインバータ回路６１ａの出力端に接続されている。トランジスタ６１ｎ、６１ｏの電流通路の他端には、配線ＣＯＭｉが接続されている。この配線ＣＯＭｉは全データ記憶回路１０に共通の配線であり、全データ記憶回路１０のベリファイが完了した場合、配線ＣＯＭｉの電位はハイレベルとなる。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂがローレベルとなる。この状態において、信号ＣＨＫ１、ＣＨＫ２ｎをハイレベルとすると、ベリファイが完了している場合、配線ＣＯＭｉの電位はハイレベルとなる。
【００３０】
さらに、前記ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このキャパシタ６１ｐは、前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３と接地間に接続されている。また、接続ノードＮ３には、トランジスタ６１ｑを介してＤＤＣが接続されている。トランジスタ６１ｑのゲートには、信号ＲＥＧが供給されている。
【００３１】
ＤＤＣは、トランジスタ６１ｒ、６１ｓにより構成されている。トランジスタ６１ｒの電流通路の一端には信号ＶＲＥＧが供給され、他端は前記トランジスタ６１ｑの電流通路に接続されている。このトランジスタ６１ｒのゲートはトランジスタ６１ｓを介して前記ＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１ｓのゲートには信号ＤＴＧが供給されている。
【００３２】
さらに、前記接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートにはＢＬＰＲＥが供給されている。前記トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６１ｖを介してビット線ＢＬｏの一端に接続され、トランジスタ６１ｗを介してビット線ＢＬｅの一端に接続されている。ビット線ＢＬｏの他端はトランジスタ６１ｘの電流通路の一端に接続されている。このトランジスタ６１ｘのゲートには信号ＢＩＡＳｏが供給されている。ビット線ＢＬｅの他端はトランジスタ６１ｙの電流通路の一端に接続されている。このトランジスタ６１ｙのゲートには信号ＢＩＡＳｅが供給されている。これらトランジスタ６１ｘ、６１ｙの電流通路の他端には、信号ＢＬＣＲＬが供給されている。トランジスタ６１ｘ、６１ｙは、信号ＢＩＡＳｏ、ＢＩＡＳｅに応じてトランジスタ６１ｖ、６１ｗと相補的にオンとされ、非選択のビット線に信号ＢＬＣＲＬの電位を供給する。
【００３３】
上記各信号及び電圧は、図１に示す制御信号及び制御電圧発生回路７により生成され、この制御信号及び制御電圧発生回路７の制御に基づき、以下の動作が制御される。
【００３４】
また、図３に示すデータ記憶回路１０は、図７に示す構成と同様であり、ビット線との接続のみが相違している。すなわち、図７に示すように、トランジスタ６１ｔの他端部には、例えばトランジスタ６１ｖのみが接続され、このトランジスタ６１ｖを介してビット線ＢＬｅ又はＢＬｏが接続される。
【００３５】
本メモリは、多値メモリであり、１セルに２ビットのデータを記憶することができる。２ビットの切り替えはアドレス（第１ページ、第２ページ）によって行なう。１セルに２ビットを記憶する場合、２ページであるが、１セルに３ビットを記憶する場合、アドレス（第１ページ、第２ページ、第３ページ）によって切り換える。さらに、１セルに４ビットを記憶する場合は、アドレス（第１ページ、第２ページ、第３ページ、第４ページ）によって切り換える。
【００３６】
図８（ａ）（ｂ）（ｃ）は、メモリセルに２ビットのデータを記憶する場合におけるデータと閾値電圧との関係を示している。消去動作を行なうと、図８（ｃ）に示すように、メモリセルのデータは“０”となる。消去後、閾値分布の広がりを狭めるため、例えばベリファイリード時の電位“ｚ”を用いて書き込みが行なわれる。このデータ“０”は、例えば負の閾値電圧分布に設定されている。
【００３７】
図８（ａ）に示すように、第１ページの書き込みにおいて、書き込みデータが“１”の場合、メモリセルのデータは“０”のままであり、書き込みデータが“０”の場合、メモリセルのデータは“１”となる。
【００３８】
図８（ｂ）に示すように、第２ページの書き込み後、メモリセルのデータは書き込みデータに応じて“０”、“２”、“３”、“４”のいずれかとなる。すなわち、第１ページ書き込み後のメモリセルのデータが“０”であり、第２ページの書き込みデータが“１”の場合、メモリセルのデータは“０”のままであり、書き込みデータが“０”の場合、メモリセルのデータは“２”となる。また、第１ページ書き込み後のメモリセルのデータが“１”であり、書き込みデータが“０”である場合、メモリセルのデータは“３”となり、書き込みデータが“１”である場合、メモリセルのデータは“４”となる。本実施形態において、メモリセルのデータは閾値電圧の低いほうから高い方へと定義されている。
【００３９】
（読み出し（リード）動作）
図８（ａ）に示すように、第１ページ書き込み後、メモリセルのデータは、データ“０”又は“１”に存在するために、リード時の電位“ａ”で読み出し動作をする。また、第２ページ書き込み後、メモリセルのデータは、図８（ｂ）に示すように、“０”、“２”、“３”、“４”のいずれかにある。このため、リード時の電位“ｂ”、“ｃ”、“ｄ”のいずれかで読み出し動作をする。
【００４０】
図９は、リード、ベリファイリード動作の波形を示している。読み出し動作は、先ず、選択されているセルのウェル、ソース線、非選択ビット線を、０Ｖとする。
【００４１】
選択ワード線にリード時の電位“ａ”（例えば“ａ”＝０Ｖ）、又は“ｂ”、“ｃ”、“ｄ”を供給する。これと同時に、選択ブロックの非選択ワード線にＶread、選択ブロックのセレクト線ＳＧＤにＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）設定し、セレクト線ＳＧＳをＶｓｓに設定する。図７に示すデータ記憶回路のＶＰＲＥにＶｄｄ（例えば２．５Ｖ）、ＢＬＰＲＥにＶｓｇ、ＢＬＣＬＡＭＰに例えば（０．６Ｖ＋Ｖｔｈ）の電圧を一旦供給し、ビット線を例えば０．６Ｖにプリチャージする。ここで、Ｖｔｈは図７に示すトランジスタ６１uの閾値電圧である。
【００４２】
ビット線をプリチャージするとき、選択ビット線は０．６Ｖ、非選択ビット線はＶｓｓである。このため、ある１本の選択ビット線と非選択ビット線及びウェル、ソース等の容量が例えば４ｐＦとすると、１本のビット線の容量Ｑは、Ｑ＝Ｃ×Ｖ、Ｑ＝４ｐＦ×０．６Ｖとなる。ここで、例えば８ｋＢ同時に書き込む場合、Ｑ＝８×１０２４×８×４ｐＦ×０．６Ｖとなる。このため、図９に示すように、ＮＡＮＤ型フラッシュメモリに流れる電流（以下、「消費電流」と称する場合もある）の大きなピーク電流が発生する。
【００４３】
次に、セルのソース側のセレクト線ＳＧＳをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）にする。閾値電圧が“ａ”又は“ｂ”、“ｃ”、“ｄ”より高い時、セルがオフするため、ビット線はハイレベル（例えば０．６Ｖ）のままであり、閾値電圧が“ａ”又は“ｂ”、“ｃ”、“ｄ”より低いとセルがオンするためビット線は放電され、ソースと同電位つまりＶｓｓとなる。
【００４４】
次いで、図７に示すデータ記憶回路の信号ＢＬＰＲＥを一旦Ｖｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣのノードをＶｄｄにプリチャージする。この後、信号ＢＬＣＬＡＭＰに例えば（０．４５Ｖ＋Ｖｔｈ）の電圧を供給する。ＴＤＣのノードはビット線が０．４５Ｖより低い場合、ローレベルとなり、ビット線が０．４５Ｖより高い場合、ハイレベルのままとなる。ここで、信号ＢＬＣ１をＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣの電位をＰＤＣに読み込む。したがって、セルの閾値電圧が、“ａ”又は“ｂ”、“ｃ”、“ｄ”のレベルより低い場合、ＰＤＣはローレベル、高い場合ＰＤＣはハイレベルとなり、読み出しが行なわれる。
【００４５】
図３に示すように、ロウ方向に並んだ全セルを一括して読み出す場合、選択ブロックのセレクト線ＳＧＳは、選択ブロックのセレクト線ＳＧＤと同時にハイレベルとされる。このため、ビット線を充電すると同時に、セルがオン状態である場合、ビット線を放電させ、セルがオフ状態である場合、ビット線が充電状態に保持される。ビット線のレベルはＴＤＣを介してＰＤＣに読み込まれる。したがって、オン状態のセルの数が多い場合、信号ＶＰＲＥが供給されるノードから、ソース線に大電流が流れ、ソース線の電位が浮いた状態となる問題がある。これを抑えるため、複数回の読み出し動作を行い、先ずセルがオンする場合、つまり、ソース線が浮いても電流が流れるセルは、読み出し結果をローレベルとし、次回からビット線は充電せず、１回目の読み出しで、ハイレベルが読み出されたセルに対して、再度読み出しを行う。したがって、１回目の読み出しでは、大きなピーク電流が発生する。
【００４６】
（プログラム及びプログラムベリファイ）
（プログラム）
図１０は、プログラム動作の波形を示し、図１１は、第１ページのプログラム動作を示し、図１２は、第２ページのプログラム動作を示している。
【００４７】
プログラム動作は、先ずアドレスを指定し、図２で示す２ページが選択される。本メモリは、この２ページのうち、第１ページ、第２ページの順でしか、プログラムできない。したがって、初めにアドレスで第１ページを選択する。
【００４８】
次に、書き込みデータを外部より入力し、全てのデータ記憶回路１０内のＳＤＣに記憶する（ステップＳ１１）。書き込みコマンドが入力されると、全てのデータ記憶回路１０内のＳＤＣのデータがＰＤＣに転送される（ステップＳ１２）。外部よりデータ“１”（書き込みを行なわない）が入力されると、ＰＤＣのノードＮ１ａはハイレベルになり、データ“０”（書き込みを行なう）が入力されるとローレベルとなる。以後、ＰＤＣのデータはデータ記憶回路１０のＮ１ａの電位、ＳＤＣのデータはデータ記憶回路１０のＮ２ａの電位とする。
【００４９】
（プログラム動作）（Ｓ１３）
図７に示すデータ記憶回路１０の信号ＢＬＣ１をＶｄｄ＋Ｖｔｈに設定すると、ＰＤＣにデータ“１”（書き込みを行なわない）が記憶されている時、ビット線がＶｄｄとなり、データ“０”（書き込みを行なう）が記憶されている時、ビット線がＶｓｓになる。また、選択されたワード線に接続され、非選択ページのセル（ビット線が非選択である）は、書き込まれてはならないため、これらのセルに接続されているビット線もＶｄｄに設定する。
【００５０】
このとき、選択ビット線が書き込みの場合（Ｖｓｓ）、非選択ビット線は非書き込み（Ｖｄｄ）であるため、１本の選択ビット線と非選択ビット線及びウェル、ソース等の容量が例えば４ｐＦとすると、１本のビット線の電荷Ｑは、Ｑ＝Ｃ（４ｐＦ）×Ｖ（２．５Ｖ）となる。ここで、例えば８ｋＢのメモリセルを同時に書き込む場合、Ｑ（８ｋＢ）＝８×１０２４×８×Ｃ（４ｐＦ）×Ｖ（２．５Ｖ）となり、ＮＡＮＤ型フラッシュメモリに流れる電流の大きなピーク電流が発生する（例えば、図１０の非選択ビット線、選択ビット線（非書き込み）にＶｄｄを印加してから非選択ワード線にＶＰＡＳＳが印加される前までの間）。
【００５１】
また、図３に示すように、ロウ方向に並んだ全メモリセルを一括して書き込む場合、全ビット線が選択状態である。特に、書き込みデータが、例えばデータ“１”とデータ“０”が交互となる場合、全ビット線間の容量が最大となり、大きなピーク電流が発生する。
【００５２】
ここで選択されているブロックのセレクト線ＳＧＤをＶｄｄ、選択ワード線に書き込み電圧ＶＰＧＭ（２０Ｖ）、非選択ワード線にＶＰＡＳＳ（１０Ｖ）を与えるとビット線がＶｓｓになっている場合、セルのチャネルがＶｓｓ、ワード線がＶＰＧＭとなり、書き込みが行なわれる。一方、ビット線がＶｄｄになっている場合、セルのチャネルがＶｓｓでなくＶｄｄであり、カップリングでＶＰＧＭ／２程度となるため、メモリセルはプログラムされない。
【００５３】
第１ページの書き込みで、メモリセルのデータはデータ“０”とデータ“１”になる。第２ページの書き込み後、メモリセルのデータはデータ“０”、“２”、“３”、“４”となる（Ｓ２１〜Ｓ２４）。
【００５４】
（プログラムベリファイリード）（Ｓ１４、Ｓ２５〜Ｓ２７）
メモリセルは、閾値電圧の低いレベルより書き込まれるため、第１ページのプログラムベリファイは、レベル“ａ’”でベリファイし、第２ページのプログラムベリファイは、レベル“ｂ’”、“ｃ’”又は“ｄ’”でベリファイする。すなわち、プログラムベリファイは、リード時の電位“ａ”、“ｂ”、“ｃ”、“ｄ”よりそれぞれ補正が加わった電位“ａ’”、“ｂ’”、“ｃ’”、“ｄ’”（例えば“ａ”＝０Ｖとすると“ａ’”＝０．５Ｖ）がベリファイ電位として用いられる。以後“’”は、ベリファイ電位を示し、リード電位より若干補正が加わった値とする。プログラムベリファイ動作は、前述したリード動作と殆ど同じである。
【００５５】
先ず、選択されているセルのウェル、ソース線、非選択ビット線に所定の電圧を設定し、選択ワード線にベリファイ電位“ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”を印加する。
【００５６】
次に、図７に示すデータ記憶回路１０の信号ＶＰＲＥをＶｄｄ（例えば２．５Ｖ）、信号ＢＬＰＲＥをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）、信号ＢＬＣＬＡＭＰを例えば（０．６Ｖ＋Ｖｔｈ）にそれぞれ設定し、ビット線を例えば０．６Ｖにプリチャージする。次に、セルのソース側のセレクト線ＳＧＳをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定する。ウェル及びソース線はＶｓｓとなっている。このため、閾値電圧が“ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”より高い時、セルはオフするため、ビット線はハイレベル（例えば２．２Ｖ）のままであり、閾値電圧が“ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”より低い時、セルはオンするため、ビット線は放電されＶｓｓとなる。このビット線の放電時間中に、信号ＶＰＲＥをＶｓｓ、信号ＢＬＰＲＥをＶｄｄとし、ＴＤＣをＶｓｓ、信号ＲＥＧをハイレベル、信号ＶＲＥＧをハイレベルとしてＤＤＣのデータをＴＤＣに移動させる。この後、一旦信号ＤＴＧをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）とし、ＰＤＣのデータをＤＤＣにコピーする。次いで、信号ＢＬＣ１をハイレベルとして、ＴＤＣのデータをＰＤＣに移す。この動作により、ＰＤＣに記憶されていた書き込み又は非書き込みを示すデータはＤＤＣに移り、ＤＤＣのデータは、ＰＤＣに移る。
【００５７】
次に、信号ＢＬＰＲＥを一旦Ｖｓｇ（＝Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣのノードＮ３をＶｄｄにプリチャージする。この後、信号ＢＬＣＬＡＭＰを例えば（０．４５Ｖ＋Ｖｔｈ）に設定する。ＴＤＣのノードＮ３は、ビット線が０．４５Ｖより低い場合、ローレベルとなり、ビット線が０．４５Ｖより高い場合、ハイレベルのままとなる。ここで、信号ＢＬＣ１をＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣの電位をＰＤＣに読み込む。次に、信号ＶＲＥＧをＶｄｄ、信号ＲＥＧをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＤＤＣがハイレベル（非書き込み）の場合、ＴＤＣを強制的にハイレベルとする。しかし、ＤＤＣがローレベル（書き込み）の場合、ＴＤＣの値は変わらない。ここで、信号ＤＴＧをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＰＤＣのデータをＤＤＣに移した後、信号ＢＬＣ１をＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣの電位をＰＤＣに読み込む。したがって、元々ＰＤＣがローレベル（書き込み）の場合で、セルの閾値電圧が“ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”より低い場合、ＰＤＣは再びローレベル（書き込み）となる。また、セルの閾値電圧が “ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”より高い場合、ＰＤＣはハイレベルとなり、次回のプログラムより非書き込みとなる。さらに、元々ＰＤＣがハイレベル（非書き込み）の場合、ＰＤＣはハイレベルとなり、次回のプログラムより非書き込みとなる。
【００５８】
また、第２ページの書き込みにおいて、データ“２”のプログラムベリファイは、上記の動作を行なうと、データ“３”及び“４”への書き込みセルが、データ“２”のプログラムベリファイで、非書き込みとなってしまう。このため、例えば、データ“３”及び“４”の書き込みの場合、図７に示すデータ記憶回路１０のノードＮ２ａをローレベルに設定し、データ“２”の書き込みの場合、ノードＮ２ａをハイレベルに設定する。この状態において、信号ＲＥＧをＶｓｇに設定し、非書き込みの場合、ＴＤＣを強制的にハイレベルとする動作の前に、信号ＢＬＣ２をＶｔｒ（＝０．１Ｖ＋Ｖｔｈ）に設定し、データ“３”及び“４”の書き込みの場合、ＴＤＣを強制的にローレベルに設定しておき、データ“２”のプログラムベリファイにおいて書き込みが完了しないようにする。
【００５９】
また、第２ページの書き込みにおいて、データ“３”のプログラムベリファイは、上記動作を行なうと、データ“４”への書き込みセルが、データ“３”のプログラムベリファイにおいて、非書き込みとなってしまう。このため、例えば、データ“３”の書き込みの場合、予め図７に示すデータ記憶回路１０のＤＤＣのデータをローレベルに設定しておく。ビット線の放電中に、ＰＤＣのデータとＤＤＣのデータを交換しているため、ＴＤＣを強制的にハイレベルとする動作の前に、信号ＢＬＣ１をＶｔｒ（＝０．１Ｖ＋Ｖｔｈ）に設定し、データ“４”の書き込みの場合、ＴＤＣを強制的にローレベルに設定し、データ“４”でのプログラムベリファイにおいて書き込みが完了しないようにする。
【００６０】
ＰＤＣがローレベルの場合、再び書き込み動作を行ない全てのデータ記憶回路１０のＰＤＣのデータがハイレベルになるまでこのプログラム動作とベリファイ動作を繰り返す（Ｓ１５〜Ｓ１３、Ｓ２８〜Ｓ２４）。
【００６１】
また、図３に示すように、ロウ方向に並んだ全メモリセルを一括してプログラムベリファイする場合、ロウ方向に並んだ全メモリセルを一括して読み出す場合と同様に、前メモリセルからデータを読み出し、ベリファイする。
【００６２】
（消去動作）
消去動作は、図２、図３に破線で示すブロック単位で行う。消去後、セルの閾値電圧は、図８（ｃ）に示すように、メモリセルのデータ“０”と同様となる。
【００６３】
（第１の実施形態）
図１３は、第１の実施形態に係り、例えばＭＣＰ（マルチチップパッケージ）７０を概略的に示している。しかし、第１の実施形態は、ＭＣＰに限らず、メモリカードに適用することも可能である。
【００６４】
図１３において、ＭＣＰ７０は、第１、第２のチップ７１ａ、７１ｂを含んでいる。第１、第２のチップ７１ａ、７１ｂは、上述した構成の半導体記憶装置としてのＮＡＮＤ型フラッシュメモリを含んでいる。図１３は、説明を簡単化するため、ＮＡＮＤ型フラッシュメモリを２チップ実装した例を示しているが、２チップ以上であってもよい。
【００６５】
コントローラ７２は、第１、第２のチップ７１ａ、７１ｂと電気的に接続されており、第１、第２のチップ７１ａ、７１ｂにチップイネーブル信号ＣＥ（Ａ）、ＣＥ（Ｂ）を供給するとともに、レディ／ビズィを示す信号Ｒ／Ｂ、前記アドレス・ラッチ・イネーブル信号ＡＬＥ、コマンド・ラッチ・イネーブル信号ＣＬＥ、ライト・イネーブル信号ＷＥ、リード・イネーブル信号ＲＥ、及びアドレス信号ＡＤＤ、データＤＴ等を供給し、第１、第２のチップ７１ａ、７１ｂに対するデータの書き込み、及び読み出しを制御する。尚、第１、第２のチップ７１ａ、７１ｂにそれぞれチップイネーブル信号ＣＥ（Ａ）、ＣＥ（Ｂ）を与えず、共通のチップイネーブル信号ＣＥを与え、アドレスにより第１、第２のチップ７１ａ、７１ｂの選択及び非選択を制御することも可能である。
【００６６】
また、コントローラ７２は、第１、第２のチップ７１ａ、７１ｂから読み出されたデータを受け、外部に出力する。さらに、コントローラ７２は、ＥＣＣ（Error Checking and Correcting）回路７５を含み、データの書き込み時、書き込みデータにパリティデータを付加し、データの読み出し時、エラー検出及びエラー訂正を行う。
【００６７】
また、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２には、電源発生回路７３から、電源電圧ＶＥＸＴと接地電圧ＶＳＳが供給される。すなわち、電源発生回路７３と第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２は、電源配線８１、８２により共通に接続されている。その結果、電源配線８１、８２により電源電圧ＶＥＸＴ、及び接地電圧ＶＳＳが、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２に供給される。
【００６８】
尚、電源発生回路７３は、コントローラ７２内にあってもよい。また、コントローラ７２及び電源発生回路７３は、ＭＣＰ７０の外にあっても良い。
【００６９】
さらに、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２は、それぞれ電圧検知回路７４ａ、７４ｂ、７４ｃを含んでいる。これら電圧検知回路７４ａ、７４ｂ、７４ｃは同様な構成であり、電源電圧ＶＥＸＴ及び接地電圧ＶＳＳの電位差を検出し、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２に電流が流れることによる、電源電圧ＶＥＸＴのドロップ及び接地電圧ＶＳＳのバウンドを検出する。尚、コントローラ７２の電圧検知回路７４ｃは、省略することも可能である。この検知結果から、電圧検知回路７４ａは、第２のチップ７１ｂ、コントローラ７２の動作状態をモニターすることができ、電圧検知回路７４ｂは、第１のチップ７１ａ、コントローラ７２の動作状態をモニターすることができる。さらに、電圧検知回路７４ｃは、第１、第２のチップ７１ａ、７１ｂの動作状態をモニターすることができる。電圧検知回路７４ａ、７４ｂの出力信号は、それを含む第１、第２のチップ７１ａ、７１ｂの制御信号及び制御電圧発生回路７に供給され、電圧検知回路７４ｃの出力信号は、コントローラ７２を構成する図示せぬ例えばＣＰＵに供給される。
【００７０】
図１４は、第１のチップ７１ａに設けられた電圧検知回路７４ａを示している。電圧検知回路７４ａは、分圧抵抗Ｒ１、Ｒ２、及び演算増幅器ＯＰＡにより構成されている。分圧抵抗Ｒ１、Ｒ２は、第１のチップ７１ａ内の電源端子７６ａ、７６ｂの相互間に直列接続されている。電源端子７６ａは電源配線８１と例えば、金属ワイヤにより接続されており、電源端子７６ａには電源電圧ＶＥＸＴが供給される。電源端子７６ｂは接地配線８２と例えば、金属ワイヤにより接続されており、接地端子７６ｂには接地電圧ＶＳＳが供給されている。抵抗Ｒ１、Ｒ２の接続ノードは、演算増幅器ＯＰＡの一方入力端に接続されている。この演算増幅器ＯＰＡの他方入力端には、基準電圧Ｖｒｅｆが供給されている。この演算増幅器ＯＰＡ及び基準電圧Ｖｒｅｆを発生する図示せぬ基準電圧発生回路は、電源電圧ＶＥＸＴ、又は接地電圧ＶＳＳに基づき動作する。また、演算増幅器ＯＰＡの出力信号は、例えば制御信号及び制御電圧発生回路７に供給される。
【００７１】
上記構成において、例えば第１のチップ７１ａ又は、第２のチップ７１ｂに流れる電流は、分圧抵抗Ｒ１、Ｒ２により電圧に変換されて検出される。この検出された電圧は、演算増幅器ＯＰＡにおいて、基準電圧Ｖｒｅｆと比較される。この比較の結果、検出された電圧が基準電圧Ｖｒｅｆより大きい電圧（第１のチップ７１ａ、第２チップ７１ｂ及び他の回路の消費電流が小さい）場合、演算増幅器ＯＰＡの出力信号はハイレベルとなる。
【００７２】
一方、検出された電圧が基準電圧Ｖｒｅｆより小さい電圧（第１のチップ７１ａ、第２チップ７１ｂ及び他の回路の消費電流が大きい）場合、演算増幅器ＯＰＡの出力信号はローレベルとなる。
【００７３】
例えば第１のチップ７１ａがプログラム動作状態である場合、第１のチップ７１ａの消費電流がピークに達する。これに伴い、電源電圧ＶＥＸＴが低下し、第２のチップ７１ｂ内の電圧検知回路７４ｂの演算増幅器ＯＰＡの出力信号がローレベルとなり、第２のチップ７１ｂは、第１のチップ７１ａの消費電流がピーク状態であると知ることができる。ここで、仮に、第２のチップ７１ｂも、消費電流が大きい、例えばプログラム動作に遷移してしまうと、電源電圧ＶＥＸＴが更に低下してしまう。このため、第２チップ７１ｂの制御信号及び制御電圧発生回路７は、第１のチップ７１ａの消費電流がピーク状態であること知ると、第２のチップ７１ｂが、消費電流の大きい、例えばプログラム動作に遷移にしないように制御する。これにより、電源電圧ＶＥＸＴのさらなる低下を防止できる。ＮＡＮＤ型フラッシュメモリは、図１１、図１２に示すように、プログラム及びベリファイ動作を繰り返す。このため、このプロラム動作やベリファイ動作における消費電流のピークが同じタイミングとならないように制御される。
【００７４】
図１５は、上記構成のＭＣＰ７０の動作の一例を具体的に示している。コントローラ７２より、例えば第１のチップ７１ａに書き込みデータが転送された後、書き込み動作を示す命令が発行される。これにより、図１５に示すように、第１のチップ７１ａにおいて、プログラム電圧ＶｐｇｍやＶｒｅａｄが発生され、第１のチップ７１ａはプログラム動作が開始される。これにより、第１のチップ７１ａの消費電流がピークとなる。第１のチップ７１ａの消費電流がピークとなったことにより、電源電圧ＶＥＸＴが低下する。この電源電圧ＶＥＸＴの低下が第２のチップ７１ｂの電圧検知回路７４ｂにより検出される。
【００７５】
一方、第２のチップ７１ｂでは、コントローラ７２より第２のチップ７１ｂへ書き込みデータが転送され、この後、書き込み動作を示す命令が発行される。第２のチップ７１ｂは、プログラム電圧ＶｐｇｍやＶｒｅａｄが発生するため、制御信号及び制御電圧発生回路７に含まれるポンプ回路を立ち上げる。この後、一般的な動作であれば、第１のチップ７１ａと同様に、プログラム状態となるが、第１の実施形態の場合、上記のように、電圧検知回路７４ｂにより、電源電圧ＶＥＸＴが低下していることが検知されているため、第２のチップ７１ｂはプログラム状態に移行せず、待ち状態とされる。
【００７６】
この後、第１のチップ７１ａのプログラム動作が終了に近づき、電流消費が少なくなる。この状態において、第２のチップ７１ｂの電圧検知回路７４ｂの出力信号がハイレベルとなると、第２のチップ７１ｂがプログラム動作を開始し、第２のチップ７１ｂの消費電流がピークとなる。
【００７７】
このように、第１、第２のチップ７１ａ、７１ｂに設けられた電圧検知回路７４ａ、７４ｂによって、電源電圧ＶＥＸＴをモニターし、第１、第２のチップ７１ａ、７１ｂの電流ピークが重ならないようにすることが可能である。
【００７８】
また、コントローラ７２において、ＥＣＣ回路７５が動作する場合、消費電流が増加し、電源電圧ＶＥＸＴが低下する。この場合においても、電圧検知回路７４ａ、７４ｂにより電源電圧ＶＥＸＴをモニターし、第１、第２のチップ７１ａ、７１ｂの電流ピークがコントローラ７２の電流ピークと重ならないように制御することが可能である。
【００７９】
上記第１の実施形態によれば、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２にそれぞれ電源電圧を検出する電圧検知回路７４ａ、７４ｂ、７４ｃを設け、各電圧検知回路７４ａ、７４ｂ、７４ｃにより電源電圧の降下が検出された場合、プログラム動作や、ＥＣＣ処理を行わず、待ち状態とし、電源電圧が所定のレベルに復帰した後、プログラム動作やＥＣＣ処理を実行するように制御している。このため、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２が、同時に消費電流の大きな動作を実行することを回避できる。したがって、大きなピーク電流が流れることにより電源断となることを防止できる。
【００８０】
また、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２のそれぞれに設けられた電圧検知回路７４ａ、７４ｂ、７４ｃは、独立に動作する。また、電圧検知回路７４ａ、７４ｂ、７４ｃはそれぞれ電圧検知回路７４ａ、７４ｂ、７４ｃが設けられた第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２の動作を、例えば、遅延回路７７や制御信号及び制御電圧発生回路７などによって制御している。このため、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２の間で信号を授受して動作タイミングを制御する必要がない。したがって、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２の間の配線数を削減することが可能である。ここでは、２チップ、又はコントローラ回路と２チップの構成について、説明したが、さらに複数のチップにより構成することも可能である。さらに、複数チップの構成において、一部のチップの電圧検知回路を省略することも可能である。
【００８１】
（第２の実施形態）
図１６は、第２の実施形態を示しており、第１の実施形態と同一部分には同一符合を付している。第１の実施形態は、第１、第２のチップ７１ａ、７１ｂの２つのチップを搭載したＭＣＰについて説明した。これに対して、第２の実施形態は、３つ以上のチップを搭載したＭＣＰを示している。
【００８２】
図１６において、第１、第２のチップ７１ａ、７１ｂに加えて第３のチップ７１ｃが設けられている。第３のチップ７１ｃは、電源電圧を検知する電圧検知回路７４ｄを有している。３つ以上のチップを有する場合、例えば第１のチップ７１ａの消費電流のピークが終了した場合、第２、第３のチップ７１ｂ、７１ｃにおいて、電源電圧が所定レベルに復帰したことを検知すると、第２、第３のチップ７１ｂ、７１ｃが同時に動作し、大きなピーク電流が発生する可能性がある。
【００８３】
そこで、第２の実施形態は、電圧検知回路７４ａ、７４ｂ、７４ｃ、７４ｄにより、電源電圧が所定レベル以上に復帰したことが検知された際、第１、第２、第３のチップ７１ａ、７１ｂ、７１ｃが、大きな消費電流を必要とする動作を開始するまでの時間が異なるように設定されている。換言すると、電圧検知回路７４ａ、７４ｂ、７４ｃ、７４ｄにより、電源電圧が所定レベル以上に復帰したことが検知されてから、第１、第２、第３のチップ７１ａ、７１ｂ、７１ｃがプログラム動作を開始するまでと、場合によってはコントローラ７２がＥＣＣ処理などの消費電流の多い動作を再開するまでの、遅延時間を異ならせている。
【００８４】
図１７は、第１、第２、第３のチップ７１ａ、７１ｂ、７１ｃに設定された待ち時間から次の動作に遷移するまでの遅延時間を示している。図１７に示すように、第１のチップ７１ａは、遅延時間が例えば０μｓに設定されている。このため、ハイレベルの待ち状態が終了すると即、次の動作に遷移される。また、第２のチップ７１ｂは、遅延時間Ｄ１が例えば１μｓに設定され、第３のチップ７１ｃは、遅延時間Ｄ２が例えば２μｓに設定されている。このため、第２、第３のチップ７１ｂ、７１ｃは、待ち状態が終了した後、遅延時間Ｄ１、又はＤ２だけ遅延されて、次の動作に遷移する。
【００８５】
これらの遅延時間は、例えば電圧検知回路７４ｂ、７４ｄの出力端に、それぞれ上記遅延時間が設定された遅延回路を設けることにより実現することが可能である。すなわち、図１４に示す演算増幅器ＯＰＡの出力端と制御信号及び制御電圧発生回路７の間に所定の遅延時間が設定された遅延回路を接続することにより実現可能である。
【００８６】
さらに、コントローラ７２に設けられた電圧検知回路７４ｃの出力端に上記と異なる遅延時間を有する遅延回路を設け、コントローラ７２の大きな消費電流を必要とするＥＣＣ処理と第１、第２、第３のチップ７１ａ、７１ｂ、７１ｃの動作が同時に実行されないようにしてもよい。
【００８７】
上記第２の実施形態によれば、３つ以上チップを有するＭＣＰにおいて、電源電圧が所定レベルに復帰してから、第１、第２、第３のチップ７１ａ、７１ｂ、７１ｃ、及びコントローラ７２により、大きな消費電流を必要とする動作が開始されるまでの移行時間を異ならせている。このため、複数のチップやコントローラが同時に消費電流の大きな動作を実行することを回避することができる。したがって、大きなピーク電流が流れることによる電源断を防止することが可能である。
【００８８】
尚、２つのチップを有するＭＣＰにおいても、例えばコントローラ７２が大消費電流から小消費電流の状態に遷移したとき、第１、第２のチップ７１ａ、７１ｂが同時にプログラム状態となる可能性がある。このような場合、上記のように、第１、第２のチップ７１ａ、７１ｂの動作開示時間を異なる設定とすることにより、第１、第２のチップ７１ａ、７１ｂが同時にプログラム状態となることを回避できる。
【００８９】
（第３の実施形態）
図１８は、第３の実施形態を示している。第３の実施形態を変形したものであり、図１３、図１６と同一部分には同一符号を付す。第３の実施形態は、ＭＣＰに適用した場合を示しているが、メモリカード等、他の装置に適用することが可能である。また、第３の実施形態において、チップの数は２つとしているが、３つ以上であってもよい。
【００９０】
第１、第２の実施形態において、電圧検知回路７４ａ〜７４ｄは、図１４に示すように、それぞれのチップの電源端子７６ａ、７６ｂに接続されている。この場合、電源発生回路７３（ＭＣＰ外からの電源供給パッドの場合もある）から第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２までの配線抵抗が異なる場合がある。例えば、配線がパッケージ基板の基板配線であり、この基板配線を用いて引き回した場合などである。また、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２自体の電流消費により、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２の電圧検知回路７４ａ、７４ｂ、７４ｃが他のチップの電流消費を正確に検知できないため、電源電圧ＶＥＸＴを正確に検知できない可能性がある。
【００９１】
そこで、第３の実施形態において、電圧検知回路７４ａは、それぞれのチップの電源端子と異なる端子に接続されている。すなわち、図１８に示すように、電源電圧ＶＥＸＴが供給される電源配線８１、及び接地電圧ＶＳＳが供給される接地配線８２、例えば第２のチップ７１ｂと電源発生回路７３の間には、モニター端子８１ａ、８２ａがそれぞれ設けられている。これらモニター端子８１ａ、８１ｂに、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２の電圧検知回路７４ａ、７４ｂ、７４ｃが配線ＰＡ１、ＰＡ２を介して接続されている。配線ＰＡ１、ＰＡ２は、例えば、金属ワイヤなどである。なお、配線ＰＡ１と配線ＰＡ２の電気抵抗は等しいことが好ましい。例えば、配線ＰＡ１、ＰＡ２に同じ材料、同じ配線幅を用いているのであれば、配線長さが等しいことが好ましい。
【００９２】
上記第３の実施形態によれば、電圧検知回路７４ａ、７４ｂ、７４ｃは、電源配線８１、及び接地配線８２にそれぞれ設けられたモニター端子８１ａ、８２ａに接続されている。このため、電圧検知回路７４ａ、７４ｂ、７４ｃのそれぞれは、配線抵抗の影響を低減することができる。また、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２の内部からではなく、外部のモニター端子８１ａ、８２ａから電源を供給している。その結果、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２自体の電流消費に影響を受けることなく、電源電圧ＶＥＸＴを正確に検知することができる。
【００９３】
尚、モニター端子８１ａ、８２ａの配設位置は、例えば配線基板上の電源電圧の変化が大きい箇所に配置することが好ましい。例えば、第１のチップ用のモニター端子は、第２のチップに近い位置、第２のチップ用のモニター端子は、第１のチップに近い位置に配置することも可能である。
【００９４】
また、電圧検知回路７４ａ、７４ｂ、７４ｃの接地端は、モニター端子８２ａではなく、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２の電源端子７６ｂに接続してもよい。
【００９５】
さらに、モニター端子８１ａ、８２ａの配設位置は、図１８に示すように、電源配線８１、接地配線８２の１箇所に限定されるものではなく、モニター端子８１ａ、８２ａを電源配線８１、接地配線８２の複数個所に配置し、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２において、それぞれモニターすべき最適なモニター端子に電圧検知回路７４ａ、７４ｂ、７４ｃを接続してもよい。
【００９６】
具体的には、図１８に破線で示すように、例えば２つのチップが搭載されている場合、第１のチップ７１ａの近傍の電源配線８１、接地配線８２にモニター端子８１ｂ、８２ｂをさらに設け、第１のチップ７１ａの電圧検知回路７４ａを、第２のチップ７１ｂの近傍のモニター端子８１ａ、８２ａに接続し、第２のチップ７１ｂの電圧検知回路７４ｂを、第１のチップ７１ａの近傍のモニター端子８１ｂ、８２ｂに接続し、第１、第２のチップ７１ａ、７１ｂの消費電流を互いにモニターすることにより、他のチップの電流消費を正確に検出することが可能である。
【００９７】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００９８】
７０…マルチチップパッケージ（ＭＣＰ）、７１ａ、７１ｂ、７１ｃ…第１、第２、第３のチップ、７２…コントローラ、７３…電源発生回路、７４ａ、７４ｂ、７４ｃ、７４ｄ…電圧検知回路、７５…ＥＣＣ回路、７７…遅延回路、８１…電源配線、８２…接地配線。
【技術分野】
【０００１】
本発明の実施形態は、例えば不揮発性半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリに係り、特に、複数のフラッシュメモリを実装した半導体記憶システムに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、プログラム動作の開始時、全ビット線を充電する必要があり、ベリファイ動作の開始時も、全ビット線を充電し、全ビット線に流れる電流を判定する必要がある。このため、非常に大きな電流が必要となり、一時的に大きなピーク電流が発生する。
【０００３】
さらに、ＮＡＮＤ型フラッシュメモリは、記憶容量を増加するため、複数個、例えば２〜４個のチップを同時に実装するマルチチップパッケージ（ＭＣＰ）や、複数のチップを実装したメモリカードとして使用されることが多い。このように、複数のチップを実装した場合、各チップのピーク電流が重なると、さらに大きなピーク電流が発生し、電源断などの信頼性を低下する問題が発生する可能性がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７-０３０７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、複数のチップを実装した場合において、複数のチップ間で通信する通信線を設けることなく、ピーク電流を抑制可能な半導体記憶システムを提供しようとするものである。
【課題を解決するための手段】
【０００６】
本実施形態の半導体記憶システムによれば、第１の半導体記憶装置と、第２の半導体記憶装置と、電源配線と、電圧検知回路と、制御回路とを含んでいる。電源配線は、前記第１の半導体記憶装置と第２の半導体記憶装置に共通接続され、前記第１の半導体記憶装置と第２の半導体記憶装置に電源を供給する。電圧検知回路は、前記第１の半導体記憶装置及び第２の半導体記憶装置のそれぞれに設けられ、前記電源配線の電源電圧を検知する。制御回路は、前記第１の半導体記憶装置及び第２の半導体記憶装置のそれぞれに設けられ、前記電圧検知回路により前記電源電圧の低下が検知された場合、電源電圧が復帰するまで、前記第１の半導体記憶装置、又は第２の半導体記憶装置の動作を、次の動作に遷移させない。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に適用されるＮＡＮＤ型フラッシュメモリの一例を概略的に示す構成図。
【図２】図１の一部の構成を概略的に示す回路図。
【図３】図１の一部の構成を概略的に示すものであり、図２と異なる例を示す回路図。
【図４】図４（ａ）（ｂ）はメモリセル及び選択トランジスタを示す断面図。
【図５】ＮＡＮＤ型フラッシュメモリを示す断面図。
【図６】図５に示す各領域に供給される電圧の例を示す図。
【図７】図２、図３に示すデータ記憶回路の一例を示す回路図。
【図８】図８（ａ）（ｂ）（ｃ）は、メモリセルに２ビットのデータを記憶する場合におけるデータと閾値電圧との関係を示す図。
【図９】リード、ベリファイリード動作を示す波形図。
【図１０】プログラム動作を示す波形図。
【図１１】第１ページのプログラム動作を示すフローチャート。
【図１２】第２ページのプログラム動作を示すフローチャート。
【図１３】第１の実施形態に係る半導体記憶システムの一例を概略的に示す構成図。
【図１４】図１３に示す電圧検知回路の一例を示す回路図。
【図１５】第１の実施形態の動作の一例を説明するために示す図。
【図１６】第２の実施形態に係る半導体記憶システムの一例を概略的に示す構成図。
【図１７】図１６の動作の一例を示す波形図。
【図１８】第３の実施形態に係る半導体記憶システムの一例を概略的に示す構成図。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を参照して説明する。
【０００９】
先ず、図１乃至図１２を用いて、本実施形態に適用される１つのＮＡＮＤ型フラッシュメモリの構成及び動作について説明する。
図１は、例えば２ビット、４値のデータを記憶するＮＡＮＤ型フラッシュメモリの概略構成を示している。
【００１０】
メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。
【００１１】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。外部から供給されたＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴは、データ入出力端子５に入力される。データ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。
【００１２】
ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００１３】
メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＷ（リード・イネーブル）によって制御される。
【００１４】
前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。
【００１５】
図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、直列接続された例えば３２個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ２９、ＷＬ３０、ＷＬ３１に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。
【００１６】
ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬ８ｋｅ、ＢＬ８ｋｏ）が接続されている。
【００１７】
メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。
【００１８】
また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。すなわち、ロウ方向に配置された複数のメモリセルのうち半数のメモリセルが対応するビット線に接続される。このため、ロウ方向に配置された複数のメモリセルの半数ずつに対して書き込み又は読み出し動作が実行される。
【００１９】
リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡ８ｋ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、破線で示す、２ページが選択される。この２ページの切り替えはアドレスによって行われる。
【００２０】
図３は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の他の例を示している。図２に示す構成の場合、データ記憶回路１０に２本のビット線（ＢＬｉｅ、ＢＬｉｏ）が接続されていた。これに対して、図３に示す構成の場合、各ビット線にデータ記憶回路１０が接続され、ロウ方向に配置された複数のメモリセルは、全て対応するビット線に接続される。このため、ロウ方向に配置された全てのメモリセルに対して書き込み又は読み出し動作を行うことができる。
【００２１】
尚、以下の説明は、図２に示す構成、及び図３に示す構成のいずれも適用することが可能であるが、図２を使用する場合について説明する。
【００２２】
図４（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図４（ａ）はメモリセルを示している。基板５１（後述するＰ型ウェル領域５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図４（ｂ）は選択ゲートを示している。Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。
【００２３】
図５は、ＮＡＮＤ型フラッシュメモリの断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメモリセルアレイ１を構成するメモリセルＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。
【００２４】
図６は、図５に示す各領域に供給される電圧の例を示している。消去、プログラム、リードにおいて、各領域に図６に示すような電圧が供給される。ここで、Ｖｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電圧、Ｖｐｇｍｈは、データの書き込み時にワード線に供給されるＶｐｇｍを転送するローデコーダのトランジスタのゲートに供給される電圧であり、Ｖｐｇｍ＋Ｖｔ（転送トランジスタの閾値電圧）以上の電圧である。
【００２５】
Ｖｒｅａｄｈは、データの読出し時にワード線に供給されるＶｒｅａｄを、転送するローデコーダのトランジスタのゲートに供給される電圧で、Ｖｒｅａｄ＋Ｖｔ（転送トランジスタの閾値電圧）以上の電圧である。
【００２６】
図７は、図２に示すデータ記憶回路１０の一例を示す回路図である。
【００２７】
このデータ記憶回路１０は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。
【００２８】
ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂ、及びトランジスタ６１ｃ、６１ｄにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続されている。このトランジスタ６１ｃのゲートには信号ＥＱ２が供給されている。トランジスタ６１ｄはクロックドインバータ回路６１ｂの出力端と接地間に接続されている。このトランジスタ６１ｄのゲートには信号ＰＲＳＴが供給されている。ＳＤＣのノードＮ２ａは、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯに接続され、ノードＮ２ｂは、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯｎに接続される。これらトランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。ＳＤＣのノードＮ２ａは、トランジスタ６１ｇ、６１ｈを介してＰＤＣのノードＮ１ａに接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。
【００２９】
ＰＤＣは、クロックドインバータ回路６１ｉ、６１ｊ及びトランジスタ６１ｋにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。ＰＤＣのノードＮ１ｂはトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファーゲートを構成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジスタ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲートは前記クロックドインバータ回路６１ａの出力端に接続されている。トランジスタ６１ｎ、６１ｏの電流通路の他端には、配線ＣＯＭｉが接続されている。この配線ＣＯＭｉは全データ記憶回路１０に共通の配線であり、全データ記憶回路１０のベリファイが完了した場合、配線ＣＯＭｉの電位はハイレベルとなる。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂがローレベルとなる。この状態において、信号ＣＨＫ１、ＣＨＫ２ｎをハイレベルとすると、ベリファイが完了している場合、配線ＣＯＭｉの電位はハイレベルとなる。
【００３０】
さらに、前記ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このキャパシタ６１ｐは、前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３と接地間に接続されている。また、接続ノードＮ３には、トランジスタ６１ｑを介してＤＤＣが接続されている。トランジスタ６１ｑのゲートには、信号ＲＥＧが供給されている。
【００３１】
ＤＤＣは、トランジスタ６１ｒ、６１ｓにより構成されている。トランジスタ６１ｒの電流通路の一端には信号ＶＲＥＧが供給され、他端は前記トランジスタ６１ｑの電流通路に接続されている。このトランジスタ６１ｒのゲートはトランジスタ６１ｓを介して前記ＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１ｓのゲートには信号ＤＴＧが供給されている。
【００３２】
さらに、前記接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートにはＢＬＰＲＥが供給されている。前記トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６１ｖを介してビット線ＢＬｏの一端に接続され、トランジスタ６１ｗを介してビット線ＢＬｅの一端に接続されている。ビット線ＢＬｏの他端はトランジスタ６１ｘの電流通路の一端に接続されている。このトランジスタ６１ｘのゲートには信号ＢＩＡＳｏが供給されている。ビット線ＢＬｅの他端はトランジスタ６１ｙの電流通路の一端に接続されている。このトランジスタ６１ｙのゲートには信号ＢＩＡＳｅが供給されている。これらトランジスタ６１ｘ、６１ｙの電流通路の他端には、信号ＢＬＣＲＬが供給されている。トランジスタ６１ｘ、６１ｙは、信号ＢＩＡＳｏ、ＢＩＡＳｅに応じてトランジスタ６１ｖ、６１ｗと相補的にオンとされ、非選択のビット線に信号ＢＬＣＲＬの電位を供給する。
【００３３】
上記各信号及び電圧は、図１に示す制御信号及び制御電圧発生回路７により生成され、この制御信号及び制御電圧発生回路７の制御に基づき、以下の動作が制御される。
【００３４】
また、図３に示すデータ記憶回路１０は、図７に示す構成と同様であり、ビット線との接続のみが相違している。すなわち、図７に示すように、トランジスタ６１ｔの他端部には、例えばトランジスタ６１ｖのみが接続され、このトランジスタ６１ｖを介してビット線ＢＬｅ又はＢＬｏが接続される。
【００３５】
本メモリは、多値メモリであり、１セルに２ビットのデータを記憶することができる。２ビットの切り替えはアドレス（第１ページ、第２ページ）によって行なう。１セルに２ビットを記憶する場合、２ページであるが、１セルに３ビットを記憶する場合、アドレス（第１ページ、第２ページ、第３ページ）によって切り換える。さらに、１セルに４ビットを記憶する場合は、アドレス（第１ページ、第２ページ、第３ページ、第４ページ）によって切り換える。
【００３６】
図８（ａ）（ｂ）（ｃ）は、メモリセルに２ビットのデータを記憶する場合におけるデータと閾値電圧との関係を示している。消去動作を行なうと、図８（ｃ）に示すように、メモリセルのデータは“０”となる。消去後、閾値分布の広がりを狭めるため、例えばベリファイリード時の電位“ｚ”を用いて書き込みが行なわれる。このデータ“０”は、例えば負の閾値電圧分布に設定されている。
【００３７】
図８（ａ）に示すように、第１ページの書き込みにおいて、書き込みデータが“１”の場合、メモリセルのデータは“０”のままであり、書き込みデータが“０”の場合、メモリセルのデータは“１”となる。
【００３８】
図８（ｂ）に示すように、第２ページの書き込み後、メモリセルのデータは書き込みデータに応じて“０”、“２”、“３”、“４”のいずれかとなる。すなわち、第１ページ書き込み後のメモリセルのデータが“０”であり、第２ページの書き込みデータが“１”の場合、メモリセルのデータは“０”のままであり、書き込みデータが“０”の場合、メモリセルのデータは“２”となる。また、第１ページ書き込み後のメモリセルのデータが“１”であり、書き込みデータが“０”である場合、メモリセルのデータは“３”となり、書き込みデータが“１”である場合、メモリセルのデータは“４”となる。本実施形態において、メモリセルのデータは閾値電圧の低いほうから高い方へと定義されている。
【００３９】
（読み出し（リード）動作）
図８（ａ）に示すように、第１ページ書き込み後、メモリセルのデータは、データ“０”又は“１”に存在するために、リード時の電位“ａ”で読み出し動作をする。また、第２ページ書き込み後、メモリセルのデータは、図８（ｂ）に示すように、“０”、“２”、“３”、“４”のいずれかにある。このため、リード時の電位“ｂ”、“ｃ”、“ｄ”のいずれかで読み出し動作をする。
【００４０】
図９は、リード、ベリファイリード動作の波形を示している。読み出し動作は、先ず、選択されているセルのウェル、ソース線、非選択ビット線を、０Ｖとする。
【００４１】
選択ワード線にリード時の電位“ａ”（例えば“ａ”＝０Ｖ）、又は“ｂ”、“ｃ”、“ｄ”を供給する。これと同時に、選択ブロックの非選択ワード線にＶread、選択ブロックのセレクト線ＳＧＤにＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）設定し、セレクト線ＳＧＳをＶｓｓに設定する。図７に示すデータ記憶回路のＶＰＲＥにＶｄｄ（例えば２．５Ｖ）、ＢＬＰＲＥにＶｓｇ、ＢＬＣＬＡＭＰに例えば（０．６Ｖ＋Ｖｔｈ）の電圧を一旦供給し、ビット線を例えば０．６Ｖにプリチャージする。ここで、Ｖｔｈは図７に示すトランジスタ６１uの閾値電圧である。
【００４２】
ビット線をプリチャージするとき、選択ビット線は０．６Ｖ、非選択ビット線はＶｓｓである。このため、ある１本の選択ビット線と非選択ビット線及びウェル、ソース等の容量が例えば４ｐＦとすると、１本のビット線の容量Ｑは、Ｑ＝Ｃ×Ｖ、Ｑ＝４ｐＦ×０．６Ｖとなる。ここで、例えば８ｋＢ同時に書き込む場合、Ｑ＝８×１０２４×８×４ｐＦ×０．６Ｖとなる。このため、図９に示すように、ＮＡＮＤ型フラッシュメモリに流れる電流（以下、「消費電流」と称する場合もある）の大きなピーク電流が発生する。
【００４３】
次に、セルのソース側のセレクト線ＳＧＳをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）にする。閾値電圧が“ａ”又は“ｂ”、“ｃ”、“ｄ”より高い時、セルがオフするため、ビット線はハイレベル（例えば０．６Ｖ）のままであり、閾値電圧が“ａ”又は“ｂ”、“ｃ”、“ｄ”より低いとセルがオンするためビット線は放電され、ソースと同電位つまりＶｓｓとなる。
【００４４】
次いで、図７に示すデータ記憶回路の信号ＢＬＰＲＥを一旦Ｖｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣのノードをＶｄｄにプリチャージする。この後、信号ＢＬＣＬＡＭＰに例えば（０．４５Ｖ＋Ｖｔｈ）の電圧を供給する。ＴＤＣのノードはビット線が０．４５Ｖより低い場合、ローレベルとなり、ビット線が０．４５Ｖより高い場合、ハイレベルのままとなる。ここで、信号ＢＬＣ１をＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣの電位をＰＤＣに読み込む。したがって、セルの閾値電圧が、“ａ”又は“ｂ”、“ｃ”、“ｄ”のレベルより低い場合、ＰＤＣはローレベル、高い場合ＰＤＣはハイレベルとなり、読み出しが行なわれる。
【００４５】
図３に示すように、ロウ方向に並んだ全セルを一括して読み出す場合、選択ブロックのセレクト線ＳＧＳは、選択ブロックのセレクト線ＳＧＤと同時にハイレベルとされる。このため、ビット線を充電すると同時に、セルがオン状態である場合、ビット線を放電させ、セルがオフ状態である場合、ビット線が充電状態に保持される。ビット線のレベルはＴＤＣを介してＰＤＣに読み込まれる。したがって、オン状態のセルの数が多い場合、信号ＶＰＲＥが供給されるノードから、ソース線に大電流が流れ、ソース線の電位が浮いた状態となる問題がある。これを抑えるため、複数回の読み出し動作を行い、先ずセルがオンする場合、つまり、ソース線が浮いても電流が流れるセルは、読み出し結果をローレベルとし、次回からビット線は充電せず、１回目の読み出しで、ハイレベルが読み出されたセルに対して、再度読み出しを行う。したがって、１回目の読み出しでは、大きなピーク電流が発生する。
【００４６】
（プログラム及びプログラムベリファイ）
（プログラム）
図１０は、プログラム動作の波形を示し、図１１は、第１ページのプログラム動作を示し、図１２は、第２ページのプログラム動作を示している。
【００４７】
プログラム動作は、先ずアドレスを指定し、図２で示す２ページが選択される。本メモリは、この２ページのうち、第１ページ、第２ページの順でしか、プログラムできない。したがって、初めにアドレスで第１ページを選択する。
【００４８】
次に、書き込みデータを外部より入力し、全てのデータ記憶回路１０内のＳＤＣに記憶する（ステップＳ１１）。書き込みコマンドが入力されると、全てのデータ記憶回路１０内のＳＤＣのデータがＰＤＣに転送される（ステップＳ１２）。外部よりデータ“１”（書き込みを行なわない）が入力されると、ＰＤＣのノードＮ１ａはハイレベルになり、データ“０”（書き込みを行なう）が入力されるとローレベルとなる。以後、ＰＤＣのデータはデータ記憶回路１０のＮ１ａの電位、ＳＤＣのデータはデータ記憶回路１０のＮ２ａの電位とする。
【００４９】
（プログラム動作）（Ｓ１３）
図７に示すデータ記憶回路１０の信号ＢＬＣ１をＶｄｄ＋Ｖｔｈに設定すると、ＰＤＣにデータ“１”（書き込みを行なわない）が記憶されている時、ビット線がＶｄｄとなり、データ“０”（書き込みを行なう）が記憶されている時、ビット線がＶｓｓになる。また、選択されたワード線に接続され、非選択ページのセル（ビット線が非選択である）は、書き込まれてはならないため、これらのセルに接続されているビット線もＶｄｄに設定する。
【００５０】
このとき、選択ビット線が書き込みの場合（Ｖｓｓ）、非選択ビット線は非書き込み（Ｖｄｄ）であるため、１本の選択ビット線と非選択ビット線及びウェル、ソース等の容量が例えば４ｐＦとすると、１本のビット線の電荷Ｑは、Ｑ＝Ｃ（４ｐＦ）×Ｖ（２．５Ｖ）となる。ここで、例えば８ｋＢのメモリセルを同時に書き込む場合、Ｑ（８ｋＢ）＝８×１０２４×８×Ｃ（４ｐＦ）×Ｖ（２．５Ｖ）となり、ＮＡＮＤ型フラッシュメモリに流れる電流の大きなピーク電流が発生する（例えば、図１０の非選択ビット線、選択ビット線（非書き込み）にＶｄｄを印加してから非選択ワード線にＶＰＡＳＳが印加される前までの間）。
【００５１】
また、図３に示すように、ロウ方向に並んだ全メモリセルを一括して書き込む場合、全ビット線が選択状態である。特に、書き込みデータが、例えばデータ“１”とデータ“０”が交互となる場合、全ビット線間の容量が最大となり、大きなピーク電流が発生する。
【００５２】
ここで選択されているブロックのセレクト線ＳＧＤをＶｄｄ、選択ワード線に書き込み電圧ＶＰＧＭ（２０Ｖ）、非選択ワード線にＶＰＡＳＳ（１０Ｖ）を与えるとビット線がＶｓｓになっている場合、セルのチャネルがＶｓｓ、ワード線がＶＰＧＭとなり、書き込みが行なわれる。一方、ビット線がＶｄｄになっている場合、セルのチャネルがＶｓｓでなくＶｄｄであり、カップリングでＶＰＧＭ／２程度となるため、メモリセルはプログラムされない。
【００５３】
第１ページの書き込みで、メモリセルのデータはデータ“０”とデータ“１”になる。第２ページの書き込み後、メモリセルのデータはデータ“０”、“２”、“３”、“４”となる（Ｓ２１〜Ｓ２４）。
【００５４】
（プログラムベリファイリード）（Ｓ１４、Ｓ２５〜Ｓ２７）
メモリセルは、閾値電圧の低いレベルより書き込まれるため、第１ページのプログラムベリファイは、レベル“ａ’”でベリファイし、第２ページのプログラムベリファイは、レベル“ｂ’”、“ｃ’”又は“ｄ’”でベリファイする。すなわち、プログラムベリファイは、リード時の電位“ａ”、“ｂ”、“ｃ”、“ｄ”よりそれぞれ補正が加わった電位“ａ’”、“ｂ’”、“ｃ’”、“ｄ’”（例えば“ａ”＝０Ｖとすると“ａ’”＝０．５Ｖ）がベリファイ電位として用いられる。以後“’”は、ベリファイ電位を示し、リード電位より若干補正が加わった値とする。プログラムベリファイ動作は、前述したリード動作と殆ど同じである。
【００５５】
先ず、選択されているセルのウェル、ソース線、非選択ビット線に所定の電圧を設定し、選択ワード線にベリファイ電位“ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”を印加する。
【００５６】
次に、図７に示すデータ記憶回路１０の信号ＶＰＲＥをＶｄｄ（例えば２．５Ｖ）、信号ＢＬＰＲＥをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）、信号ＢＬＣＬＡＭＰを例えば（０．６Ｖ＋Ｖｔｈ）にそれぞれ設定し、ビット線を例えば０．６Ｖにプリチャージする。次に、セルのソース側のセレクト線ＳＧＳをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定する。ウェル及びソース線はＶｓｓとなっている。このため、閾値電圧が“ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”より高い時、セルはオフするため、ビット線はハイレベル（例えば２．２Ｖ）のままであり、閾値電圧が“ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”より低い時、セルはオンするため、ビット線は放電されＶｓｓとなる。このビット線の放電時間中に、信号ＶＰＲＥをＶｓｓ、信号ＢＬＰＲＥをＶｄｄとし、ＴＤＣをＶｓｓ、信号ＲＥＧをハイレベル、信号ＶＲＥＧをハイレベルとしてＤＤＣのデータをＴＤＣに移動させる。この後、一旦信号ＤＴＧをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）とし、ＰＤＣのデータをＤＤＣにコピーする。次いで、信号ＢＬＣ１をハイレベルとして、ＴＤＣのデータをＰＤＣに移す。この動作により、ＰＤＣに記憶されていた書き込み又は非書き込みを示すデータはＤＤＣに移り、ＤＤＣのデータは、ＰＤＣに移る。
【００５７】
次に、信号ＢＬＰＲＥを一旦Ｖｓｇ（＝Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣのノードＮ３をＶｄｄにプリチャージする。この後、信号ＢＬＣＬＡＭＰを例えば（０．４５Ｖ＋Ｖｔｈ）に設定する。ＴＤＣのノードＮ３は、ビット線が０．４５Ｖより低い場合、ローレベルとなり、ビット線が０．４５Ｖより高い場合、ハイレベルのままとなる。ここで、信号ＢＬＣ１をＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣの電位をＰＤＣに読み込む。次に、信号ＶＲＥＧをＶｄｄ、信号ＲＥＧをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＤＤＣがハイレベル（非書き込み）の場合、ＴＤＣを強制的にハイレベルとする。しかし、ＤＤＣがローレベル（書き込み）の場合、ＴＤＣの値は変わらない。ここで、信号ＤＴＧをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＰＤＣのデータをＤＤＣに移した後、信号ＢＬＣ１をＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣの電位をＰＤＣに読み込む。したがって、元々ＰＤＣがローレベル（書き込み）の場合で、セルの閾値電圧が“ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”より低い場合、ＰＤＣは再びローレベル（書き込み）となる。また、セルの閾値電圧が “ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”より高い場合、ＰＤＣはハイレベルとなり、次回のプログラムより非書き込みとなる。さらに、元々ＰＤＣがハイレベル（非書き込み）の場合、ＰＤＣはハイレベルとなり、次回のプログラムより非書き込みとなる。
【００５８】
また、第２ページの書き込みにおいて、データ“２”のプログラムベリファイは、上記の動作を行なうと、データ“３”及び“４”への書き込みセルが、データ“２”のプログラムベリファイで、非書き込みとなってしまう。このため、例えば、データ“３”及び“４”の書き込みの場合、図７に示すデータ記憶回路１０のノードＮ２ａをローレベルに設定し、データ“２”の書き込みの場合、ノードＮ２ａをハイレベルに設定する。この状態において、信号ＲＥＧをＶｓｇに設定し、非書き込みの場合、ＴＤＣを強制的にハイレベルとする動作の前に、信号ＢＬＣ２をＶｔｒ（＝０．１Ｖ＋Ｖｔｈ）に設定し、データ“３”及び“４”の書き込みの場合、ＴＤＣを強制的にローレベルに設定しておき、データ“２”のプログラムベリファイにおいて書き込みが完了しないようにする。
【００５９】
また、第２ページの書き込みにおいて、データ“３”のプログラムベリファイは、上記動作を行なうと、データ“４”への書き込みセルが、データ“３”のプログラムベリファイにおいて、非書き込みとなってしまう。このため、例えば、データ“３”の書き込みの場合、予め図７に示すデータ記憶回路１０のＤＤＣのデータをローレベルに設定しておく。ビット線の放電中に、ＰＤＣのデータとＤＤＣのデータを交換しているため、ＴＤＣを強制的にハイレベルとする動作の前に、信号ＢＬＣ１をＶｔｒ（＝０．１Ｖ＋Ｖｔｈ）に設定し、データ“４”の書き込みの場合、ＴＤＣを強制的にローレベルに設定し、データ“４”でのプログラムベリファイにおいて書き込みが完了しないようにする。
【００６０】
ＰＤＣがローレベルの場合、再び書き込み動作を行ない全てのデータ記憶回路１０のＰＤＣのデータがハイレベルになるまでこのプログラム動作とベリファイ動作を繰り返す（Ｓ１５〜Ｓ１３、Ｓ２８〜Ｓ２４）。
【００６１】
また、図３に示すように、ロウ方向に並んだ全メモリセルを一括してプログラムベリファイする場合、ロウ方向に並んだ全メモリセルを一括して読み出す場合と同様に、前メモリセルからデータを読み出し、ベリファイする。
【００６２】
（消去動作）
消去動作は、図２、図３に破線で示すブロック単位で行う。消去後、セルの閾値電圧は、図８（ｃ）に示すように、メモリセルのデータ“０”と同様となる。
【００６３】
（第１の実施形態）
図１３は、第１の実施形態に係り、例えばＭＣＰ（マルチチップパッケージ）７０を概略的に示している。しかし、第１の実施形態は、ＭＣＰに限らず、メモリカードに適用することも可能である。
【００６４】
図１３において、ＭＣＰ７０は、第１、第２のチップ７１ａ、７１ｂを含んでいる。第１、第２のチップ７１ａ、７１ｂは、上述した構成の半導体記憶装置としてのＮＡＮＤ型フラッシュメモリを含んでいる。図１３は、説明を簡単化するため、ＮＡＮＤ型フラッシュメモリを２チップ実装した例を示しているが、２チップ以上であってもよい。
【００６５】
コントローラ７２は、第１、第２のチップ７１ａ、７１ｂと電気的に接続されており、第１、第２のチップ７１ａ、７１ｂにチップイネーブル信号ＣＥ（Ａ）、ＣＥ（Ｂ）を供給するとともに、レディ／ビズィを示す信号Ｒ／Ｂ、前記アドレス・ラッチ・イネーブル信号ＡＬＥ、コマンド・ラッチ・イネーブル信号ＣＬＥ、ライト・イネーブル信号ＷＥ、リード・イネーブル信号ＲＥ、及びアドレス信号ＡＤＤ、データＤＴ等を供給し、第１、第２のチップ７１ａ、７１ｂに対するデータの書き込み、及び読み出しを制御する。尚、第１、第２のチップ７１ａ、７１ｂにそれぞれチップイネーブル信号ＣＥ（Ａ）、ＣＥ（Ｂ）を与えず、共通のチップイネーブル信号ＣＥを与え、アドレスにより第１、第２のチップ７１ａ、７１ｂの選択及び非選択を制御することも可能である。
【００６６】
また、コントローラ７２は、第１、第２のチップ７１ａ、７１ｂから読み出されたデータを受け、外部に出力する。さらに、コントローラ７２は、ＥＣＣ（Error Checking and Correcting）回路７５を含み、データの書き込み時、書き込みデータにパリティデータを付加し、データの読み出し時、エラー検出及びエラー訂正を行う。
【００６７】
また、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２には、電源発生回路７３から、電源電圧ＶＥＸＴと接地電圧ＶＳＳが供給される。すなわち、電源発生回路７３と第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２は、電源配線８１、８２により共通に接続されている。その結果、電源配線８１、８２により電源電圧ＶＥＸＴ、及び接地電圧ＶＳＳが、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２に供給される。
【００６８】
尚、電源発生回路７３は、コントローラ７２内にあってもよい。また、コントローラ７２及び電源発生回路７３は、ＭＣＰ７０の外にあっても良い。
【００６９】
さらに、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２は、それぞれ電圧検知回路７４ａ、７４ｂ、７４ｃを含んでいる。これら電圧検知回路７４ａ、７４ｂ、７４ｃは同様な構成であり、電源電圧ＶＥＸＴ及び接地電圧ＶＳＳの電位差を検出し、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２に電流が流れることによる、電源電圧ＶＥＸＴのドロップ及び接地電圧ＶＳＳのバウンドを検出する。尚、コントローラ７２の電圧検知回路７４ｃは、省略することも可能である。この検知結果から、電圧検知回路７４ａは、第２のチップ７１ｂ、コントローラ７２の動作状態をモニターすることができ、電圧検知回路７４ｂは、第１のチップ７１ａ、コントローラ７２の動作状態をモニターすることができる。さらに、電圧検知回路７４ｃは、第１、第２のチップ７１ａ、７１ｂの動作状態をモニターすることができる。電圧検知回路７４ａ、７４ｂの出力信号は、それを含む第１、第２のチップ７１ａ、７１ｂの制御信号及び制御電圧発生回路７に供給され、電圧検知回路７４ｃの出力信号は、コントローラ７２を構成する図示せぬ例えばＣＰＵに供給される。
【００７０】
図１４は、第１のチップ７１ａに設けられた電圧検知回路７４ａを示している。電圧検知回路７４ａは、分圧抵抗Ｒ１、Ｒ２、及び演算増幅器ＯＰＡにより構成されている。分圧抵抗Ｒ１、Ｒ２は、第１のチップ７１ａ内の電源端子７６ａ、７６ｂの相互間に直列接続されている。電源端子７６ａは電源配線８１と例えば、金属ワイヤにより接続されており、電源端子７６ａには電源電圧ＶＥＸＴが供給される。電源端子７６ｂは接地配線８２と例えば、金属ワイヤにより接続されており、接地端子７６ｂには接地電圧ＶＳＳが供給されている。抵抗Ｒ１、Ｒ２の接続ノードは、演算増幅器ＯＰＡの一方入力端に接続されている。この演算増幅器ＯＰＡの他方入力端には、基準電圧Ｖｒｅｆが供給されている。この演算増幅器ＯＰＡ及び基準電圧Ｖｒｅｆを発生する図示せぬ基準電圧発生回路は、電源電圧ＶＥＸＴ、又は接地電圧ＶＳＳに基づき動作する。また、演算増幅器ＯＰＡの出力信号は、例えば制御信号及び制御電圧発生回路７に供給される。
【００７１】
上記構成において、例えば第１のチップ７１ａ又は、第２のチップ７１ｂに流れる電流は、分圧抵抗Ｒ１、Ｒ２により電圧に変換されて検出される。この検出された電圧は、演算増幅器ＯＰＡにおいて、基準電圧Ｖｒｅｆと比較される。この比較の結果、検出された電圧が基準電圧Ｖｒｅｆより大きい電圧（第１のチップ７１ａ、第２チップ７１ｂ及び他の回路の消費電流が小さい）場合、演算増幅器ＯＰＡの出力信号はハイレベルとなる。
【００７２】
一方、検出された電圧が基準電圧Ｖｒｅｆより小さい電圧（第１のチップ７１ａ、第２チップ７１ｂ及び他の回路の消費電流が大きい）場合、演算増幅器ＯＰＡの出力信号はローレベルとなる。
【００７３】
例えば第１のチップ７１ａがプログラム動作状態である場合、第１のチップ７１ａの消費電流がピークに達する。これに伴い、電源電圧ＶＥＸＴが低下し、第２のチップ７１ｂ内の電圧検知回路７４ｂの演算増幅器ＯＰＡの出力信号がローレベルとなり、第２のチップ７１ｂは、第１のチップ７１ａの消費電流がピーク状態であると知ることができる。ここで、仮に、第２のチップ７１ｂも、消費電流が大きい、例えばプログラム動作に遷移してしまうと、電源電圧ＶＥＸＴが更に低下してしまう。このため、第２チップ７１ｂの制御信号及び制御電圧発生回路７は、第１のチップ７１ａの消費電流がピーク状態であること知ると、第２のチップ７１ｂが、消費電流の大きい、例えばプログラム動作に遷移にしないように制御する。これにより、電源電圧ＶＥＸＴのさらなる低下を防止できる。ＮＡＮＤ型フラッシュメモリは、図１１、図１２に示すように、プログラム及びベリファイ動作を繰り返す。このため、このプロラム動作やベリファイ動作における消費電流のピークが同じタイミングとならないように制御される。
【００７４】
図１５は、上記構成のＭＣＰ７０の動作の一例を具体的に示している。コントローラ７２より、例えば第１のチップ７１ａに書き込みデータが転送された後、書き込み動作を示す命令が発行される。これにより、図１５に示すように、第１のチップ７１ａにおいて、プログラム電圧ＶｐｇｍやＶｒｅａｄが発生され、第１のチップ７１ａはプログラム動作が開始される。これにより、第１のチップ７１ａの消費電流がピークとなる。第１のチップ７１ａの消費電流がピークとなったことにより、電源電圧ＶＥＸＴが低下する。この電源電圧ＶＥＸＴの低下が第２のチップ７１ｂの電圧検知回路７４ｂにより検出される。
【００７５】
一方、第２のチップ７１ｂでは、コントローラ７２より第２のチップ７１ｂへ書き込みデータが転送され、この後、書き込み動作を示す命令が発行される。第２のチップ７１ｂは、プログラム電圧ＶｐｇｍやＶｒｅａｄが発生するため、制御信号及び制御電圧発生回路７に含まれるポンプ回路を立ち上げる。この後、一般的な動作であれば、第１のチップ７１ａと同様に、プログラム状態となるが、第１の実施形態の場合、上記のように、電圧検知回路７４ｂにより、電源電圧ＶＥＸＴが低下していることが検知されているため、第２のチップ７１ｂはプログラム状態に移行せず、待ち状態とされる。
【００７６】
この後、第１のチップ７１ａのプログラム動作が終了に近づき、電流消費が少なくなる。この状態において、第２のチップ７１ｂの電圧検知回路７４ｂの出力信号がハイレベルとなると、第２のチップ７１ｂがプログラム動作を開始し、第２のチップ７１ｂの消費電流がピークとなる。
【００７７】
このように、第１、第２のチップ７１ａ、７１ｂに設けられた電圧検知回路７４ａ、７４ｂによって、電源電圧ＶＥＸＴをモニターし、第１、第２のチップ７１ａ、７１ｂの電流ピークが重ならないようにすることが可能である。
【００７８】
また、コントローラ７２において、ＥＣＣ回路７５が動作する場合、消費電流が増加し、電源電圧ＶＥＸＴが低下する。この場合においても、電圧検知回路７４ａ、７４ｂにより電源電圧ＶＥＸＴをモニターし、第１、第２のチップ７１ａ、７１ｂの電流ピークがコントローラ７２の電流ピークと重ならないように制御することが可能である。
【００７９】
上記第１の実施形態によれば、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２にそれぞれ電源電圧を検出する電圧検知回路７４ａ、７４ｂ、７４ｃを設け、各電圧検知回路７４ａ、７４ｂ、７４ｃにより電源電圧の降下が検出された場合、プログラム動作や、ＥＣＣ処理を行わず、待ち状態とし、電源電圧が所定のレベルに復帰した後、プログラム動作やＥＣＣ処理を実行するように制御している。このため、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２が、同時に消費電流の大きな動作を実行することを回避できる。したがって、大きなピーク電流が流れることにより電源断となることを防止できる。
【００８０】
また、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２のそれぞれに設けられた電圧検知回路７４ａ、７４ｂ、７４ｃは、独立に動作する。また、電圧検知回路７４ａ、７４ｂ、７４ｃはそれぞれ電圧検知回路７４ａ、７４ｂ、７４ｃが設けられた第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２の動作を、例えば、遅延回路７７や制御信号及び制御電圧発生回路７などによって制御している。このため、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２の間で信号を授受して動作タイミングを制御する必要がない。したがって、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２の間の配線数を削減することが可能である。ここでは、２チップ、又はコントローラ回路と２チップの構成について、説明したが、さらに複数のチップにより構成することも可能である。さらに、複数チップの構成において、一部のチップの電圧検知回路を省略することも可能である。
【００８１】
（第２の実施形態）
図１６は、第２の実施形態を示しており、第１の実施形態と同一部分には同一符合を付している。第１の実施形態は、第１、第２のチップ７１ａ、７１ｂの２つのチップを搭載したＭＣＰについて説明した。これに対して、第２の実施形態は、３つ以上のチップを搭載したＭＣＰを示している。
【００８２】
図１６において、第１、第２のチップ７１ａ、７１ｂに加えて第３のチップ７１ｃが設けられている。第３のチップ７１ｃは、電源電圧を検知する電圧検知回路７４ｄを有している。３つ以上のチップを有する場合、例えば第１のチップ７１ａの消費電流のピークが終了した場合、第２、第３のチップ７１ｂ、７１ｃにおいて、電源電圧が所定レベルに復帰したことを検知すると、第２、第３のチップ７１ｂ、７１ｃが同時に動作し、大きなピーク電流が発生する可能性がある。
【００８３】
そこで、第２の実施形態は、電圧検知回路７４ａ、７４ｂ、７４ｃ、７４ｄにより、電源電圧が所定レベル以上に復帰したことが検知された際、第１、第２、第３のチップ７１ａ、７１ｂ、７１ｃが、大きな消費電流を必要とする動作を開始するまでの時間が異なるように設定されている。換言すると、電圧検知回路７４ａ、７４ｂ、７４ｃ、７４ｄにより、電源電圧が所定レベル以上に復帰したことが検知されてから、第１、第２、第３のチップ７１ａ、７１ｂ、７１ｃがプログラム動作を開始するまでと、場合によってはコントローラ７２がＥＣＣ処理などの消費電流の多い動作を再開するまでの、遅延時間を異ならせている。
【００８４】
図１７は、第１、第２、第３のチップ７１ａ、７１ｂ、７１ｃに設定された待ち時間から次の動作に遷移するまでの遅延時間を示している。図１７に示すように、第１のチップ７１ａは、遅延時間が例えば０μｓに設定されている。このため、ハイレベルの待ち状態が終了すると即、次の動作に遷移される。また、第２のチップ７１ｂは、遅延時間Ｄ１が例えば１μｓに設定され、第３のチップ７１ｃは、遅延時間Ｄ２が例えば２μｓに設定されている。このため、第２、第３のチップ７１ｂ、７１ｃは、待ち状態が終了した後、遅延時間Ｄ１、又はＤ２だけ遅延されて、次の動作に遷移する。
【００８５】
これらの遅延時間は、例えば電圧検知回路７４ｂ、７４ｄの出力端に、それぞれ上記遅延時間が設定された遅延回路を設けることにより実現することが可能である。すなわち、図１４に示す演算増幅器ＯＰＡの出力端と制御信号及び制御電圧発生回路７の間に所定の遅延時間が設定された遅延回路を接続することにより実現可能である。
【００８６】
さらに、コントローラ７２に設けられた電圧検知回路７４ｃの出力端に上記と異なる遅延時間を有する遅延回路を設け、コントローラ７２の大きな消費電流を必要とするＥＣＣ処理と第１、第２、第３のチップ７１ａ、７１ｂ、７１ｃの動作が同時に実行されないようにしてもよい。
【００８７】
上記第２の実施形態によれば、３つ以上チップを有するＭＣＰにおいて、電源電圧が所定レベルに復帰してから、第１、第２、第３のチップ７１ａ、７１ｂ、７１ｃ、及びコントローラ７２により、大きな消費電流を必要とする動作が開始されるまでの移行時間を異ならせている。このため、複数のチップやコントローラが同時に消費電流の大きな動作を実行することを回避することができる。したがって、大きなピーク電流が流れることによる電源断を防止することが可能である。
【００８８】
尚、２つのチップを有するＭＣＰにおいても、例えばコントローラ７２が大消費電流から小消費電流の状態に遷移したとき、第１、第２のチップ７１ａ、７１ｂが同時にプログラム状態となる可能性がある。このような場合、上記のように、第１、第２のチップ７１ａ、７１ｂの動作開示時間を異なる設定とすることにより、第１、第２のチップ７１ａ、７１ｂが同時にプログラム状態となることを回避できる。
【００８９】
（第３の実施形態）
図１８は、第３の実施形態を示している。第３の実施形態を変形したものであり、図１３、図１６と同一部分には同一符号を付す。第３の実施形態は、ＭＣＰに適用した場合を示しているが、メモリカード等、他の装置に適用することが可能である。また、第３の実施形態において、チップの数は２つとしているが、３つ以上であってもよい。
【００９０】
第１、第２の実施形態において、電圧検知回路７４ａ〜７４ｄは、図１４に示すように、それぞれのチップの電源端子７６ａ、７６ｂに接続されている。この場合、電源発生回路７３（ＭＣＰ外からの電源供給パッドの場合もある）から第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２までの配線抵抗が異なる場合がある。例えば、配線がパッケージ基板の基板配線であり、この基板配線を用いて引き回した場合などである。また、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２自体の電流消費により、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２の電圧検知回路７４ａ、７４ｂ、７４ｃが他のチップの電流消費を正確に検知できないため、電源電圧ＶＥＸＴを正確に検知できない可能性がある。
【００９１】
そこで、第３の実施形態において、電圧検知回路７４ａは、それぞれのチップの電源端子と異なる端子に接続されている。すなわち、図１８に示すように、電源電圧ＶＥＸＴが供給される電源配線８１、及び接地電圧ＶＳＳが供給される接地配線８２、例えば第２のチップ７１ｂと電源発生回路７３の間には、モニター端子８１ａ、８２ａがそれぞれ設けられている。これらモニター端子８１ａ、８１ｂに、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２の電圧検知回路７４ａ、７４ｂ、７４ｃが配線ＰＡ１、ＰＡ２を介して接続されている。配線ＰＡ１、ＰＡ２は、例えば、金属ワイヤなどである。なお、配線ＰＡ１と配線ＰＡ２の電気抵抗は等しいことが好ましい。例えば、配線ＰＡ１、ＰＡ２に同じ材料、同じ配線幅を用いているのであれば、配線長さが等しいことが好ましい。
【００９２】
上記第３の実施形態によれば、電圧検知回路７４ａ、７４ｂ、７４ｃは、電源配線８１、及び接地配線８２にそれぞれ設けられたモニター端子８１ａ、８２ａに接続されている。このため、電圧検知回路７４ａ、７４ｂ、７４ｃのそれぞれは、配線抵抗の影響を低減することができる。また、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２の内部からではなく、外部のモニター端子８１ａ、８２ａから電源を供給している。その結果、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２自体の電流消費に影響を受けることなく、電源電圧ＶＥＸＴを正確に検知することができる。
【００９３】
尚、モニター端子８１ａ、８２ａの配設位置は、例えば配線基板上の電源電圧の変化が大きい箇所に配置することが好ましい。例えば、第１のチップ用のモニター端子は、第２のチップに近い位置、第２のチップ用のモニター端子は、第１のチップに近い位置に配置することも可能である。
【００９４】
また、電圧検知回路７４ａ、７４ｂ、７４ｃの接地端は、モニター端子８２ａではなく、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２の電源端子７６ｂに接続してもよい。
【００９５】
さらに、モニター端子８１ａ、８２ａの配設位置は、図１８に示すように、電源配線８１、接地配線８２の１箇所に限定されるものではなく、モニター端子８１ａ、８２ａを電源配線８１、接地配線８２の複数個所に配置し、第１、第２のチップ７１ａ、７１ｂ、及びコントローラ７２において、それぞれモニターすべき最適なモニター端子に電圧検知回路７４ａ、７４ｂ、７４ｃを接続してもよい。
【００９６】
具体的には、図１８に破線で示すように、例えば２つのチップが搭載されている場合、第１のチップ７１ａの近傍の電源配線８１、接地配線８２にモニター端子８１ｂ、８２ｂをさらに設け、第１のチップ７１ａの電圧検知回路７４ａを、第２のチップ７１ｂの近傍のモニター端子８１ａ、８２ａに接続し、第２のチップ７１ｂの電圧検知回路７４ｂを、第１のチップ７１ａの近傍のモニター端子８１ｂ、８２ｂに接続し、第１、第２のチップ７１ａ、７１ｂの消費電流を互いにモニターすることにより、他のチップの電流消費を正確に検出することが可能である。
【００９７】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００９８】
７０…マルチチップパッケージ（ＭＣＰ）、７１ａ、７１ｂ、７１ｃ…第１、第２、第３のチップ、７２…コントローラ、７３…電源発生回路、７４ａ、７４ｂ、７４ｃ、７４ｄ…電圧検知回路、７５…ＥＣＣ回路、７７…遅延回路、８１…電源配線、８２…接地配線。
【特許請求の範囲】
【請求項１】
第１の半導体記憶装置と、
第２の半導体記憶装置と、
前記第１の半導体記憶装置と第２の半導体記憶装置に共通接続され、前記第１の半導体記憶装置と第２の半導体記憶装置に電源を供給する電源配線と、
前記第１の半導体記憶装置及び第２の半導体記憶装置のそれぞれに設けられ、前記電源配線の電源電圧を検知する電圧検知回路と、
前記第１の半導体記憶装置及び第２の半導体記憶装置のそれぞれに設けられ、前記電圧検知回路により前記電源電圧の低下が検知された場合、電源電圧が復帰するまで、前記第１の半導体記憶装置、又は第２の半導体記憶装置の動作を、次の動作に遷移させない制御回路とを具備することを特徴とする半導体記憶システム。
【請求項２】
前記第１の半導体記憶装置及び第２の半導体記憶装置の前記制御回路は、複数の動作状態を有し、前記電源電圧の低下が検知された場合、次の動作に遷移させないことを特徴とする前記請求項第１記載の半導体記憶システム。
【請求項３】
前記第１の半導体記憶装置及び第２の半導体記憶装置の前記制御回路は、前記電源電圧の低下が検知された状態から戻るときに、それぞれ異なる遅延時間で戻ることを特徴とする請求項１記載の半導体記憶システム。
【請求項４】
前記第１の半導体記憶装置及び第２の半導体記憶装置に接続されたコントローラをさらに含み、前記コントローラは前記電源配線に接続され、前記電源電圧を検知する前記電圧検知する電圧検知回路を含むことを特徴とする請求項１記載の半導体記憶システム。
【請求項５】
前記第１の半導体記憶装置及び第２の半導体記憶装置のそれぞれに設けられた前記電圧検知回路は、前記電源配線に設けられたモニター端子に接続されることを特徴とする請求項１記載の半導体記憶システム。
【請求項６】
前記モニター端子は、第１、第２のモニター端子を含み、前記第１のモニター端子は、前記第１の半導体記憶装置の近傍の前記電源配線に設けられ、前記第２のモニター端子は、前記第２の半導体記憶装置の近傍の前記電源配線に設けられ、前記第１の半導体記憶装置の前記電圧検知回路は、前記第２のモニター端子に接続され、前記第２の半導体記憶装置の前記電圧検知回路は、前記第１のモニター端子に接続されることを特徴とする請求項５記載の半導体記憶システム。
【請求項１】
第１の半導体記憶装置と、
第２の半導体記憶装置と、
前記第１の半導体記憶装置と第２の半導体記憶装置に共通接続され、前記第１の半導体記憶装置と第２の半導体記憶装置に電源を供給する電源配線と、
前記第１の半導体記憶装置及び第２の半導体記憶装置のそれぞれに設けられ、前記電源配線の電源電圧を検知する電圧検知回路と、
前記第１の半導体記憶装置及び第２の半導体記憶装置のそれぞれに設けられ、前記電圧検知回路により前記電源電圧の低下が検知された場合、電源電圧が復帰するまで、前記第１の半導体記憶装置、又は第２の半導体記憶装置の動作を、次の動作に遷移させない制御回路とを具備することを特徴とする半導体記憶システム。
【請求項２】
前記第１の半導体記憶装置及び第２の半導体記憶装置の前記制御回路は、複数の動作状態を有し、前記電源電圧の低下が検知された場合、次の動作に遷移させないことを特徴とする前記請求項第１記載の半導体記憶システム。
【請求項３】
前記第１の半導体記憶装置及び第２の半導体記憶装置の前記制御回路は、前記電源電圧の低下が検知された状態から戻るときに、それぞれ異なる遅延時間で戻ることを特徴とする請求項１記載の半導体記憶システム。
【請求項４】
前記第１の半導体記憶装置及び第２の半導体記憶装置に接続されたコントローラをさらに含み、前記コントローラは前記電源配線に接続され、前記電源電圧を検知する前記電圧検知する電圧検知回路を含むことを特徴とする請求項１記載の半導体記憶システム。
【請求項５】
前記第１の半導体記憶装置及び第２の半導体記憶装置のそれぞれに設けられた前記電圧検知回路は、前記電源配線に設けられたモニター端子に接続されることを特徴とする請求項１記載の半導体記憶システム。
【請求項６】
前記モニター端子は、第１、第２のモニター端子を含み、前記第１のモニター端子は、前記第１の半導体記憶装置の近傍の前記電源配線に設けられ、前記第２のモニター端子は、前記第２の半導体記憶装置の近傍の前記電源配線に設けられ、前記第１の半導体記憶装置の前記電圧検知回路は、前記第２のモニター端子に接続され、前記第２の半導体記憶装置の前記電圧検知回路は、前記第１のモニター端子に接続されることを特徴とする請求項５記載の半導体記憶システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−１３８１５８（Ｐ２０１２−１３８１５８Ａ）
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願番号】特願２０１０−２９１３０４（Ｐ２０１０−２９１３０４）
【出願日】平成２２年１２月２７日（２０１０．１２．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願日】平成２２年１２月２７日（２０１０．１２．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]