メモリテストシステム
【課題】被試験デバイスのテスト時のスループットを向上することのできるメモリテストシステムを実現すること。
【解決手段】ＤＵＴ部１７をテストするテストパターンを生成するＡＬＰＧ１３と、テストトパターンに基づいて、ＤＵＴ部１７に印加する信号波形を整形するＦＣ部１４を含むプログマラブル論理回路１６と、ＦＣ部１４により整形された信号をＤＵＴ部１７に送信し、当該送信信号に対する応答信号をＤＵＴ部１７より受信するＰＥ部１５と、ＰＥ部１５とＤＵＴ部１７との間で信号を送受信する際に、テスタピンの総数Ｍ及びピンの数ｍ２を記憶するＲＡＭ１２と、テスタピンの総数Ｍ及びピンの数ｍ２を読み出して、テスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数を算出し、当該算出した数にＦＣ部１４のＦＣ１〜ＦＣｎの数を設定する制御部１１と、を備える。
【解決手段】ＤＵＴ部１７をテストするテストパターンを生成するＡＬＰＧ１３と、テストトパターンに基づいて、ＤＵＴ部１７に印加する信号波形を整形するＦＣ部１４を含むプログマラブル論理回路１６と、ＦＣ部１４により整形された信号をＤＵＴ部１７に送信し、当該送信信号に対する応答信号をＤＵＴ部１７より受信するＰＥ部１５と、ＰＥ部１５とＤＵＴ部１７との間で信号を送受信する際に、テスタピンの総数Ｍ及びピンの数ｍ２を記憶するＲＡＭ１２と、テスタピンの総数Ｍ及びピンの数ｍ２を読み出して、テスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数を算出し、当該算出した数にＦＣ部１４のＦＣ１〜ＦＣｎの数を設定する制御部１１と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリテストシステムに関する。
【背景技術】
【０００２】
従来から、メモリデバイスの性能を評価するメモリテストシステムが知られている。
【０００３】
図６を参照して、従来のメモリテストシステム１００と、ＤＵＴ（Device Under Test）部１０６と、の構成を説明する。メモリテストシステム１００は、ピンエレクトロニクスカード（以下、ＰＥカード）１０１と、制御部１０２と、を備えて構成されている。メモリテストシステム１００は、ＰＥカード１０１を複数枚備えて構成される。以下、複数のＰＥカード１０１のうちの１枚のＰＥカード１０１を代表して説明する。
【０００４】
ＰＥカード１０１は、ＡＬＰＧ（Algorithmic Pattern Generator）１０３と、ＦＣ（Format Control）部１０４と、ＰＥ（Pin Electronics）部１０５と、を備えて構成されている。ここで、ＦＣ部１０４はｎ個のＦＣ１〜ＦＣｎ（ｎは整数）で構成されている。同様にＰＥ部１０５は、ｎ個のＰＥ１〜ＰＥｎ（ｎは整数）で構成されている。
【０００５】
ＡＬＰＧ１０３は、ＤＵＴ部１０６をテストするテストパターンを生成する。ＦＣ部１０４は、ＤＵＴ部１０６に印加する信号波形を整形する。ＰＥ部１０５は、整形された信号をＤＵＴ部１０６に送信し、当該送信信号に対する応答信号をＤＵＴ部１０６から受信する。ここで、メモリテストシステム１００が有するテスタピンの総数をＭとすると、当該総数Ｍからｍ１個のテスタピンが各ＤＵＴ１〜ＤＵＴｎに割り振られる。制御部１０２は、ＡＬＰＧ１０４にテストパターンを生成する指示を送る。ＤＵＴ部１０６は、ｎ個（ｎは整数）のＤＵＴ１〜ＤＵＴｎで構成されている。ＤＵＴ１〜ＤＵＴｎは、試験用のＩＣ（Integrated Circuit）である。ＤＵＴのピン数ｍ２はＤＵＴ部１０６の各ＤＵＴ１〜ＤＵＴｎが有するピンの数である。
【０００６】
ここで、ＤＵＴのピン数ｍ２を２０ピン、テスタピンの総数Ｍを８０ピンとする。この場合、メモリテストシステム１００でテスト可能なＤＵＴ１〜ＤＵＴｎの数は８０／２０＝４となる。したがって、メモリテストシステム１００が有するテスタピンは余ることなくＤＵＴ１〜ＤＵＴｎのテストを行うことができる。
【０００７】
また、テスタピンのデッドピン（余りピン）の発生を最小限にしてテスタピンの利用率を向上することのできるＩＣ試験装置も知られている（例えば、特許文献１参照）。
【特許文献１】特公平６−２７７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、メモリテストシステム１００は、テスタピンの有効利用が出来ないおそれがあった。例えば、ＤＵＴのピン数ｍ２を１６ピン、テスタピンの総数Ｍを８０ピンとする。この場合、メモリテストシステム１００でテスト可能なＤＵＴ１〜ＤＵＴｎの数は、８０／１６＝「５」とはならずに「４」となってしまう。したがって、テストに用いられるテスタピンの数は、１６×４＝６４ピンとなる。そうすると、８０−６４＝１６個のテスタピンは、余りピンとなってしまう。
【０００９】
ここで、図７を参照して、ＤＵＴ部１０６の各ＤＵＴ１〜ＤＵＴｎが有するＤＵＴのピン数ｍ２とメモリテストシステム１００においてテスト可能なＤＵＴ１〜ＤＵＴｎの数との関係を表したグラフを説明する。図７のグラフの縦軸はメモリテストシステム１００においてテスト可能なＤＵＴ１〜ＤＵＴｎの数を示す。横軸は、ＤＵＴのピン数ｍ２を示す。
【００１０】
図７に示すように、テスタピンの総数Ｍが８０ピン、ＤＵＴのピン数ｍ２が２０ピンの場合、メモリテストシステム１００でテスト可能なＤＵＴ１〜ＤＵＴｎの数は４である（図７のＡ）。また、テスタピンの総数Ｍが８０ピン、ＤＵＴのピン数ｍ２が１６ピンの場合、メモリテストシステム１００でテスト可能なＤＵＴ１〜ＤＵＴｎの数は４のままである（図７のＢ）。即ち、ＤＵＴのピン数ｍ２が１１ピン〜２０ピンの場合、メモリテストシステム１００でテスト可能なＤＵＴ１〜ＤＵＴｎの数は４のまま固定される。この場合、メモリテストシステムが有するテスタピンの総数Ｍの中から余りのテスタピンが発生してしまう。余りのテスタピンが発生すると、テスタピンを有効利用することが出来ない。これは、ＤＵＴ１０６をテストする際、スループットの低下を招いてしまう。
したがって、ＤＵＴ１０６のテスト時のスループットを向上することのできるメモリテストシステムを実現する要請があった。
【００１１】
本発明の課題は、被試験デバイスのテスト時のスループットを向上することのできるメモリテストシステムを実現することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、請求項１に記載の発明のメモリテストシステムは、
被試験デバイスをテストするテストパターンを生成するテストパターン生成手段と、
前記テストパターン生成手段により生成されたテストパターンに基づいて、前記被試験デバイスに印加する信号波形を整形する信号整形手段を含むプログマラブル論理回路と、
前記信号整形手段により整形された信号を前記被試験デバイスに送信し、当該送信信号に対する応答信号を前記被試験デバイスより受信する送受信手段と、
前記送受信手段と前記被試験デバイスとの間で信号を送受信する際に用いられるテスタピンと、
前記テスタピンの総数及び前記テスタピンと電気的に接続される前記被試験デバイスのピンの数を記憶する記憶手段と、
前記記憶手段から前記テスタピンの総数及び前記被試験デバイスのピンの数を読み出して、テスト可能な前記被試験デバイスの数を算出し、当該算出した数に前記プログマラブル論理回路に含まれる前記信号整形手段の数を設定する制御手段と、
を備えることを特徴とする。
【００１３】
請求項２に記載の発明は、請求項１に記載のメモリテストシステムにおいて、
前記テストパターン生成手段は、
前記プログマラブル論理回路に含まれ、
前記制御手段は、
前記算出した数に前記プログマラブル論理回路に含まれる前記テストパターン生成手段の数を設定することを特徴とする。
【００１４】
請求項３に記載の発明は、請求項１又は２に記載のメモリテストシステムにおいて、
前記テストパターン生成手段、前記信号波形整形手段、及び前記送受信手段を有する複数のピンエレクトロニクスカードを備え、
前記制御手段は、
前記ピンエレクトロニクスカード毎の前記テスタピンの端数ピン数の総数に基づいて、前記信号波形整形手段、または前記信号波形整形手段及び前記テストパターン生成手段の数を設定することを特徴とする。
【発明の効果】
【００１５】
請求項１に記載の発明によれば、制御手段によりテスト可能な被試験デバイスの数を算出し、当該算出した数の信号整形手段を設定することができる。これにより、メモリテストシステムが有するテスタピンを最大源有効活用し、被試験デバイスのテスト時のスループットを向上させることができる。
【００１６】
請求項２に記載の発明によれば、制御手段により算出した数のテストパターン生成手段を設定することができる。これにより、被試験デバイス毎に非同期テストを行うことができ、被試験デバイスのテスト時のスループットを向上させることができる。
【００１７】
請求項３に記載の発明によれば、ピンエレクトロニクスカード毎のテスタピンの端数ピン数の総数に基づいて、信号整形手段、またはテストパターン発生手段及び信号整形手段の数を設定することができる。これにより、メモリテストシステムが有するテスタピンの余りピンを有効利用することができる。
【発明を実施するための最良の形態】
【００１８】
（本発明に係る実施の形態）
以下、添付図面を参照して本発明に係る実施の形態を詳細に説明する。ただし、発明の範囲は、図示例に限定されない。
【００１９】
図１及び図２を参照して本発明に係る実施の形態を説明する。図１に、本実施の形態のメモリテストシステム１とＤＵＴ部１７との構成図を示す。図２に、ＤＵＴ部１７のＤＵＴのピン数ｍ２とメモリテストシステム１においてテスト可能なＤＵＴの数との関係を表したグラフを示す。
【００２０】
先ず、図１を参照して本実施の形態のメモリテストシステム１と、被試験デバイスとしてのＤＵＴ部１７と、の構成を説明する。メモリテストシステム１は、ピンエレクトロニクスカード１０（以下、ＰＥカード）と、制御手段としての制御部１１と、記憶手段としてのＲＡＭ（Random Access Memory）１２と、を備えて構成される。メモリテストシステム１はＰＥカード１０を複数枚備えて構成される。以下、複数のＰＥカード１０のうちの１枚のＰＥカード１０を代表して説明する。
【００２１】
ＰＥカード１０は、テストパターン生成手段としてのＡＬＰＧ１３と、信号整形手段としてのＦＣ部１４と、送受信手段としてのＰＥ部１５と、を備えて構成される。ＦＣ部１４は、ｎ個のＦＣ１〜ＦＣｎ（ｎは整数）で構成されている。また、ＦＣ部１４は、プログラマブル論理回路１６に含まれる。ここで、ブログラマブル論理回路１６とは、制御部１１の指示により構成が変更可能である論理回路のことをいう。したがって、制御部１１の指示に基づいてＦＣ部１４のＦＣ１〜ＦＣｎの数は可変となる。ＰＥ部１０５は、ｎ個のＰＥ１〜ＰＥｎ（ｎは整数）で構成されている。
【００２２】
ＡＬＰＧ１３は、ＤＵＴ部１７をテストするテストパターンを生成する。テストパターンとは、アドレス信号、データ信号及び制御信号のことをいう。アドレス信号とは、メモリにおける位置を示す信号のことをいう。データ信号とは、メモリアドレスに格納されているデータを示す信号のことをいう。制御信号とは、データをＤＵＴ１７に書き込み（ライト）又は読み出し（リード）を行うための指示信号や、クロック信号等のことをいう。
【００２３】
ＦＣ部１４は、テストパターンに基づいて、ＤＵＴ部１７に印加する信号波形を整形する。
【００２４】
また、ＦＣ部１４は、ＡＬＰＧ１３から受信した期待値信号と、ＤＵＴ部１７から読み出した信号と、を比較する。例えば、データ信号をＤＵＴ部１７からリードしたとする。この時、ＡＬＰＧ１３からＦＣ部１４に期待値信号が出力される。ここで、期待値信号とは、リードしたデータ信号を予測する信号のことをいう。この場合、期待値信号としてＡＬＰＧ１３からデータ信号が出力される。即ち、ＦＣ部１４は、期待値信号と、ＤＵＴ部１７からリードしたデータ信号と、を比較する。
【００２５】
ＰＥ部１５は、ＦＣ部１４により整形された信号をＤＵＴ部１７に送信し、当該送信信号に対する応答信号をＤＵＴ部１７より受信する。
【００２６】
また、ＰＥ部１５は、送信信号をデジタル信号からアナログ信号へ変換して、当該送信信号をＤＵＴ部１７に送信する。また、ＤＵＴ部１７から信号を受信する時は、当該受信信号をアナログ信号からデジタル信号へ変換する。
【００２７】
ここで、メモリテストシステム１００が有するテスタピンの総数をＭとすると、当該総数Ｍからｍ１個のテスタピンがＤＵＴ部１７の各ＤＵＴ１〜ＤＵＴｎに割り振られる。
【００２８】
ＲＡＭ１２は、揮発性のメモリである。ＲＡＭ１２には構成データ１２Ａが記憶される。構成データ１２Ａは、ＤＵＴ部１７の各ＤＵＴ１〜ＤＵＴｎが有するＤＵＴのピン数ｍ２、テスタピンの総数Ｍ、及びピン情報が構成されている。ピン情報とは、ＤＵＴ部１７の各ＤＵＴ１〜ＤＵＴｎに印加される情報のことであり、上述したアドレス信号、データ信号及び制御信号に該当する。
また、本実施の形態では、構成データがＲＡＭ１２に記憶されているものとして説明するが、ＲＯＭ（Read Only Memory）、ＨＤＤ（Hard Disc Drive）等に記憶されているものとしてもよい。
【００２９】
制御部１１は、メモリテストシステム１の各部を中央制御する。制御部１１は、ＲＡＭ１２からテスタピンの総数及びＤＵＴのピン数ｍ２を読み出して、テスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数を算出し、当該算出した数にＦＣ部１４のＦＣ１〜ＦＣｎの数を設定する。また、制御部１１は、ＡＬＰＧ１３にテストパターンを生成する指令を送る。
【００３０】
ＤＵＴ部１７は、ｎ個（ｎは整数）のＤＵＴ１〜ＤＵＴｎが構成されている。ＤＵＴ１〜ＤＵＴｎは被試験用のＩＣである。当該ＩＣは、ＤＲＡＭ（Dynamic Random Access Memory）、ＮＡＮＤ型／ＮＯＲ型フラッシュ、ＰＳＲＡＭ（Pseudo Static Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）等のメモリデバイスである。
【００３１】
被試験デバイスのピンの数としてのＤＵＴのピン数ｍ２は、ＤＵＴ部１０６の各ＤＵＴ１〜ＤＵＴｎが有するピンの数である。ＤＵＴのピン数ｍ２は、テスタピンと電気的に接続される。
【００３２】
次に、メモリテストシステム１の動作について説明する。以下、テスタピンの総数Ｍが８０ピン、ＤＵＴのピン数ｍ２が２０ピンの場合について説明する。
先ず、制御部１１は、構成データ１２Ａにあるテスタピンの総数Ｍである８０ピン、ＤＵＴのピン数ｍ２である２０ピンを読み出す。そして、読み出した値の割り算（テスタピンの総数Ｍ／ＤＵＴのピン数ｍ２＝８０／２０＝４）を行う。この割り算により算出された「４」がメモリテストシステム１でテスト可能なＤＵＴ１〜ＤＵＴｎの数となる。
【００３３】
そして、制御部１１は、算出した「４」に基づいて、ＦＣ部１４の構成を４個とする指示をプログマラブル論理回路１６へ送る。そして、ＦＣ部１４は、ＦＣ１〜ＦＣ４で構成される。
【００３４】
次に、テスタピンの総数Ｍが８０ピン、ＤＵＴのピン数ｍ２が１６ピンの場合について説明する。この場合、制御部１１は、上記と同様に「８０ピン」、「１６ピン」の情報を読み出す。そして、割り算（８０／１６＝５）を行う。この割り算により算出された「５」がメモリテストシステム１でテスト可能なＤＵＴ１〜ＤＵＴｎの数となる。
【００３５】
そして、制御部１１は、算出した「５」に基づいて、ＦＣ部１４の構成を５個とする指示をプログマラブル論理回路１６へ送る。そして、ＦＣ部１４は、ＦＣ１〜ＦＣ５で構成される。
【００３６】
次に、図２を参照して、ＤＵＴのピン数ｍ２とメモリテストシステム１でテスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数との関係を表すグラフを説明する。図２のグラフの縦軸はメモリテストシステム１でテスト可能なＤＵＴ１〜ＤＵＴｎの数を示す。横軸はＤＵＴのピン数ｍ２を示す。ここで、斜線部分は、本発明のメモリテストシステム１と従来のメモリテストシステム１００とを比較した場合、本発明のメモリテストシステム１でテスト可能となったＤＵＴ１〜ＤＵＴｎの数の範囲を示している。
【００３７】
例えば、テスタピンの総数Ｍが８０ピン、ＤＵＴのピン数ｍ２が１６ピンの場合、本発明のメモリテストシステム１は、５個のＤＵＴ１〜ＤＵＴ５をテストすることができる（図２のＣ）。したがって、従来のメモリテストシステム１００では同じ条件で４個のＤＵＴ１〜ＤＵＴ４しかテストできなかったのに対し、本発明のメモリテストシステム１は５個のＤＵＴ１〜ＤＵＴ５をテストすることができる。これにより、テスタピンの総数Ｍを最大源有効利用し、最大数のＤＵＴ１〜ＤＵＴｎをテストすることができる。
【００３８】
以上、本実施の形態によれば、制御部１１によりテスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数を算出し、当該算出した数のＦＣ１〜ＦＣｎを設定することができる。これにより、テスタピンを最大源有効活用し、ＤＵＴ部１７のテスト時のスループットを向上させることができる。
【００３９】
（変形例）
図３〜図５を参照して、本発明に係る実施の形態の変形例を説明する。図３に本発明に係るメモリテストシステム２とＤＵＴ部１７との構成図を示す。図４及び図５にメモリテストシステム２Ａ〜２ＥとＤＵＴ部１７との構成図を示す。以下、メモリテストシステム１と同様な部分には同一の符号を付し、その詳細な説明を援用し、異なる部分について説明する。
【００４０】
メモリテストシステム２は、ＰＥカード４０と、制御部４１と、を備える。
ＰＥカード４０は、ＡＬＰＧ部４３を備える。ＡＬＰＧ部４３は、ＦＣ部１４と共に、プログマラブル論理回路４６に含まれる。また、ＡＬＰＧ部４３は、ｎ個のＡＬＰＧ１〜ＡＬＰＧｎ（ｎは整数）で構成されている。このとき、ＡＬＰＧ部４３を構成するＡＬＰＧ１〜ＡＬＰＧｎの数は可変となる。制御部４１は、ＲＡＭ１２からテスタピンの総数及びＤＵＴのピン数ｍ２を読み出して、テスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数を算出し、算出したＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数にＡＬＰＧ部４３のＡＬＰＧ１〜ＡＬＰＧｎ及びＦＣ部１４のＦＣ１〜ＦＣｎの数を設定する。
【００４１】
次に、メモリテストシステム２の動作を説明する。上記実施の形態と同様に、テスタピンの総数Ｍが８０ピン、ＤＵＴのピン数ｍ２が２０ピンの場合、制御部４１は、テスト可能なＤＵＴ部１７の数「４」を算出する。そして、算出した値である「４」に基づいて、ＡＬＰＧ部４３及びＦＣ部１４の構成を４個とする指示をプログマラブル論理回路４６へ送る。そうすると、ＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎ毎にＡＬＰＧ部４３のＡＬＰＧ１〜ＡＬＰＧｎが設けられることとなる。
【００４２】
ここで、例えば、ＤＵＴ部１７のＤＵＴ３のテスト時間が最低テスト時間であったとする。ここで、最低テスト時間とは、ＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎのテスト時間の中で最長のテスト時間のことをいう。この場合、従来のメモリテストシステム１００では、ＤＵＴ１又はＤＵＴ２は、ＤＵＴ３よりも先にテストが終わっても、ＤＵＴ３の最低テスト時間になるまで次のテストに移行せずに待機状態となっていた。すなわち、ＤＵＴ１又はＤＵＴ２のテスト時間は、ＤＵＴ３の最低テスト時間に制約されていた。
【００４３】
しかし、メモリテストシステム２の構成はＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎ毎にＡＬＰＧ部４３のＡＬＰＧ１〜ＡＬＰＧｎを設ける構成である。したがって、ＤＵＴ１〜ＤＵＴｎは、ＤＵＴ毎に非同期でテストを行うことができる。すなわち、ＤＵＴ３の最低テスト時間に制約されずテストを行うことができ、ＤＵＴ部１７のテスト時のスループットを向上させることができる。
【００４４】
次に、図４及び図５を参照して、メモリテストシステム２Ａ〜２ＥとＤＵＴ部１７との構成を説明する。図４（Ａ）〜図５（Ｂ）に示すように、テスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数に応じて、ＡＬＰＧ４３及びＦＣ１４の構成が変化する。
【００４５】
以上、本実施の形態によれば、制御部４１により算出した数のＡＬＰＧ１〜ＡＬＰＧｎを設定することができる。これにより、ＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎ毎に非同期テストを行うことができ、ＤＵＴ部１７のテスト時のスループットを向上させることができる。
【００４６】
なお、上記実施の形態及び変形例における記述は、本発明に係るメモリテストシステムの一例であり、これに限定されるものではない。
【００４７】
例えば、上記実施の形態及び実施の形態の変形例において、制御部１１（制御部４１）は、複数のＰＥカード１０（ＰＥカード４０）毎のテスタピンの端数ピン（余りピン）の合計数に基づいて、テスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数を算出し、当該算出した値に基づいて、ＦＣ部１４、またはＦＣ部１４及びＡＬＰＧ部４３の数を設定することとしてもよい。
【００４８】
具体的には、メモリテストシステム１のＰＥカード１０がｎ枚であり、ＰＥカード１０毎に５ピンずつ余りピンが発生したとする。この場合、５ｎのテスタピンが余りピンとなる。当該余りピン数５ｎがＤＵＴ部１７のＤＵＴのピン数ｍ２以上の値となった場合は、テスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎが増えることとなる。この場合、余りピンをＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎのテストに用いることができる。したがって、テスタピンの余りピンを有効利用することができる。
【００４９】
その他、本実施の形態におけるメモリテストシステムの細部構造及び詳細動作に関しても、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明に係る実施の形態のメモリテストシステム１とＤＵＴ部１７との構成図を示す。
【図２】ＤＵＴのピン数ｍ２とメモリテストシステム１においてテスト可能なＤＵＴ１〜ＤＵＴｎの数との関係を表したグラフを示す。
【図３】メモリテストシステム２とＤＵＴ部１７との構成図を示す。
【図４】（Ａ）にメモリテストシステム２ＡとＤＵＴ部１７との構成図を示す。（Ｂ）にメモリテストシステム２ＢとＤＵＴ部１７との構成図を示す。（Ｃ）にメモリテストシステム２ＣとＤＵＴ部１７との構成図を示す。
【図５】（Ａ）にメモリテストシステム２ＤとＤＵＴ部１７との構成図を示す。（Ｂ）にメモリテストシステム２ＥとＤＵＴ部１７との構成図を示す。
【図６】従来のメモリテストシステム１００とＤＵＴ部１０６との構成図を示す。
【図７】ＤＵＴのピン数ｍ２とメモリテストシステム１００においてテスト可能なＤＵＴ１〜ＤＵＴｎの数との関係を表したグラフを示す。
【符号の説明】
【００５１】
１，２，２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，１００ メモリテストシステム
１０，４０，１０１ ピンエレクトロニクスカード
１１，４１，１０２ 制御部
１２ ＲＯＭ
１２Ａ 構成データ
１３，１０３ ＡＬＰＧ
１４，１０４ ＦＣ
１５，１０５ ＰＥ
１６ ブログラマブル論理回路
１７，１０６ ＤＵＴ
ｍ１ 各ＤＵＴに割り振られるテスタピンの数
ｍ２ ＤＵＴのピン数
【技術分野】
【０００１】
本発明は、メモリテストシステムに関する。
【背景技術】
【０００２】
従来から、メモリデバイスの性能を評価するメモリテストシステムが知られている。
【０００３】
図６を参照して、従来のメモリテストシステム１００と、ＤＵＴ（Device Under Test）部１０６と、の構成を説明する。メモリテストシステム１００は、ピンエレクトロニクスカード（以下、ＰＥカード）１０１と、制御部１０２と、を備えて構成されている。メモリテストシステム１００は、ＰＥカード１０１を複数枚備えて構成される。以下、複数のＰＥカード１０１のうちの１枚のＰＥカード１０１を代表して説明する。
【０００４】
ＰＥカード１０１は、ＡＬＰＧ（Algorithmic Pattern Generator）１０３と、ＦＣ（Format Control）部１０４と、ＰＥ（Pin Electronics）部１０５と、を備えて構成されている。ここで、ＦＣ部１０４はｎ個のＦＣ１〜ＦＣｎ（ｎは整数）で構成されている。同様にＰＥ部１０５は、ｎ個のＰＥ１〜ＰＥｎ（ｎは整数）で構成されている。
【０００５】
ＡＬＰＧ１０３は、ＤＵＴ部１０６をテストするテストパターンを生成する。ＦＣ部１０４は、ＤＵＴ部１０６に印加する信号波形を整形する。ＰＥ部１０５は、整形された信号をＤＵＴ部１０６に送信し、当該送信信号に対する応答信号をＤＵＴ部１０６から受信する。ここで、メモリテストシステム１００が有するテスタピンの総数をＭとすると、当該総数Ｍからｍ１個のテスタピンが各ＤＵＴ１〜ＤＵＴｎに割り振られる。制御部１０２は、ＡＬＰＧ１０４にテストパターンを生成する指示を送る。ＤＵＴ部１０６は、ｎ個（ｎは整数）のＤＵＴ１〜ＤＵＴｎで構成されている。ＤＵＴ１〜ＤＵＴｎは、試験用のＩＣ（Integrated Circuit）である。ＤＵＴのピン数ｍ２はＤＵＴ部１０６の各ＤＵＴ１〜ＤＵＴｎが有するピンの数である。
【０００６】
ここで、ＤＵＴのピン数ｍ２を２０ピン、テスタピンの総数Ｍを８０ピンとする。この場合、メモリテストシステム１００でテスト可能なＤＵＴ１〜ＤＵＴｎの数は８０／２０＝４となる。したがって、メモリテストシステム１００が有するテスタピンは余ることなくＤＵＴ１〜ＤＵＴｎのテストを行うことができる。
【０００７】
また、テスタピンのデッドピン（余りピン）の発生を最小限にしてテスタピンの利用率を向上することのできるＩＣ試験装置も知られている（例えば、特許文献１参照）。
【特許文献１】特公平６−２７７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、メモリテストシステム１００は、テスタピンの有効利用が出来ないおそれがあった。例えば、ＤＵＴのピン数ｍ２を１６ピン、テスタピンの総数Ｍを８０ピンとする。この場合、メモリテストシステム１００でテスト可能なＤＵＴ１〜ＤＵＴｎの数は、８０／１６＝「５」とはならずに「４」となってしまう。したがって、テストに用いられるテスタピンの数は、１６×４＝６４ピンとなる。そうすると、８０−６４＝１６個のテスタピンは、余りピンとなってしまう。
【０００９】
ここで、図７を参照して、ＤＵＴ部１０６の各ＤＵＴ１〜ＤＵＴｎが有するＤＵＴのピン数ｍ２とメモリテストシステム１００においてテスト可能なＤＵＴ１〜ＤＵＴｎの数との関係を表したグラフを説明する。図７のグラフの縦軸はメモリテストシステム１００においてテスト可能なＤＵＴ１〜ＤＵＴｎの数を示す。横軸は、ＤＵＴのピン数ｍ２を示す。
【００１０】
図７に示すように、テスタピンの総数Ｍが８０ピン、ＤＵＴのピン数ｍ２が２０ピンの場合、メモリテストシステム１００でテスト可能なＤＵＴ１〜ＤＵＴｎの数は４である（図７のＡ）。また、テスタピンの総数Ｍが８０ピン、ＤＵＴのピン数ｍ２が１６ピンの場合、メモリテストシステム１００でテスト可能なＤＵＴ１〜ＤＵＴｎの数は４のままである（図７のＢ）。即ち、ＤＵＴのピン数ｍ２が１１ピン〜２０ピンの場合、メモリテストシステム１００でテスト可能なＤＵＴ１〜ＤＵＴｎの数は４のまま固定される。この場合、メモリテストシステムが有するテスタピンの総数Ｍの中から余りのテスタピンが発生してしまう。余りのテスタピンが発生すると、テスタピンを有効利用することが出来ない。これは、ＤＵＴ１０６をテストする際、スループットの低下を招いてしまう。
したがって、ＤＵＴ１０６のテスト時のスループットを向上することのできるメモリテストシステムを実現する要請があった。
【００１１】
本発明の課題は、被試験デバイスのテスト時のスループットを向上することのできるメモリテストシステムを実現することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、請求項１に記載の発明のメモリテストシステムは、
被試験デバイスをテストするテストパターンを生成するテストパターン生成手段と、
前記テストパターン生成手段により生成されたテストパターンに基づいて、前記被試験デバイスに印加する信号波形を整形する信号整形手段を含むプログマラブル論理回路と、
前記信号整形手段により整形された信号を前記被試験デバイスに送信し、当該送信信号に対する応答信号を前記被試験デバイスより受信する送受信手段と、
前記送受信手段と前記被試験デバイスとの間で信号を送受信する際に用いられるテスタピンと、
前記テスタピンの総数及び前記テスタピンと電気的に接続される前記被試験デバイスのピンの数を記憶する記憶手段と、
前記記憶手段から前記テスタピンの総数及び前記被試験デバイスのピンの数を読み出して、テスト可能な前記被試験デバイスの数を算出し、当該算出した数に前記プログマラブル論理回路に含まれる前記信号整形手段の数を設定する制御手段と、
を備えることを特徴とする。
【００１３】
請求項２に記載の発明は、請求項１に記載のメモリテストシステムにおいて、
前記テストパターン生成手段は、
前記プログマラブル論理回路に含まれ、
前記制御手段は、
前記算出した数に前記プログマラブル論理回路に含まれる前記テストパターン生成手段の数を設定することを特徴とする。
【００１４】
請求項３に記載の発明は、請求項１又は２に記載のメモリテストシステムにおいて、
前記テストパターン生成手段、前記信号波形整形手段、及び前記送受信手段を有する複数のピンエレクトロニクスカードを備え、
前記制御手段は、
前記ピンエレクトロニクスカード毎の前記テスタピンの端数ピン数の総数に基づいて、前記信号波形整形手段、または前記信号波形整形手段及び前記テストパターン生成手段の数を設定することを特徴とする。
【発明の効果】
【００１５】
請求項１に記載の発明によれば、制御手段によりテスト可能な被試験デバイスの数を算出し、当該算出した数の信号整形手段を設定することができる。これにより、メモリテストシステムが有するテスタピンを最大源有効活用し、被試験デバイスのテスト時のスループットを向上させることができる。
【００１６】
請求項２に記載の発明によれば、制御手段により算出した数のテストパターン生成手段を設定することができる。これにより、被試験デバイス毎に非同期テストを行うことができ、被試験デバイスのテスト時のスループットを向上させることができる。
【００１７】
請求項３に記載の発明によれば、ピンエレクトロニクスカード毎のテスタピンの端数ピン数の総数に基づいて、信号整形手段、またはテストパターン発生手段及び信号整形手段の数を設定することができる。これにより、メモリテストシステムが有するテスタピンの余りピンを有効利用することができる。
【発明を実施するための最良の形態】
【００１８】
（本発明に係る実施の形態）
以下、添付図面を参照して本発明に係る実施の形態を詳細に説明する。ただし、発明の範囲は、図示例に限定されない。
【００１９】
図１及び図２を参照して本発明に係る実施の形態を説明する。図１に、本実施の形態のメモリテストシステム１とＤＵＴ部１７との構成図を示す。図２に、ＤＵＴ部１７のＤＵＴのピン数ｍ２とメモリテストシステム１においてテスト可能なＤＵＴの数との関係を表したグラフを示す。
【００２０】
先ず、図１を参照して本実施の形態のメモリテストシステム１と、被試験デバイスとしてのＤＵＴ部１７と、の構成を説明する。メモリテストシステム１は、ピンエレクトロニクスカード１０（以下、ＰＥカード）と、制御手段としての制御部１１と、記憶手段としてのＲＡＭ（Random Access Memory）１２と、を備えて構成される。メモリテストシステム１はＰＥカード１０を複数枚備えて構成される。以下、複数のＰＥカード１０のうちの１枚のＰＥカード１０を代表して説明する。
【００２１】
ＰＥカード１０は、テストパターン生成手段としてのＡＬＰＧ１３と、信号整形手段としてのＦＣ部１４と、送受信手段としてのＰＥ部１５と、を備えて構成される。ＦＣ部１４は、ｎ個のＦＣ１〜ＦＣｎ（ｎは整数）で構成されている。また、ＦＣ部１４は、プログラマブル論理回路１６に含まれる。ここで、ブログラマブル論理回路１６とは、制御部１１の指示により構成が変更可能である論理回路のことをいう。したがって、制御部１１の指示に基づいてＦＣ部１４のＦＣ１〜ＦＣｎの数は可変となる。ＰＥ部１０５は、ｎ個のＰＥ１〜ＰＥｎ（ｎは整数）で構成されている。
【００２２】
ＡＬＰＧ１３は、ＤＵＴ部１７をテストするテストパターンを生成する。テストパターンとは、アドレス信号、データ信号及び制御信号のことをいう。アドレス信号とは、メモリにおける位置を示す信号のことをいう。データ信号とは、メモリアドレスに格納されているデータを示す信号のことをいう。制御信号とは、データをＤＵＴ１７に書き込み（ライト）又は読み出し（リード）を行うための指示信号や、クロック信号等のことをいう。
【００２３】
ＦＣ部１４は、テストパターンに基づいて、ＤＵＴ部１７に印加する信号波形を整形する。
【００２４】
また、ＦＣ部１４は、ＡＬＰＧ１３から受信した期待値信号と、ＤＵＴ部１７から読み出した信号と、を比較する。例えば、データ信号をＤＵＴ部１７からリードしたとする。この時、ＡＬＰＧ１３からＦＣ部１４に期待値信号が出力される。ここで、期待値信号とは、リードしたデータ信号を予測する信号のことをいう。この場合、期待値信号としてＡＬＰＧ１３からデータ信号が出力される。即ち、ＦＣ部１４は、期待値信号と、ＤＵＴ部１７からリードしたデータ信号と、を比較する。
【００２５】
ＰＥ部１５は、ＦＣ部１４により整形された信号をＤＵＴ部１７に送信し、当該送信信号に対する応答信号をＤＵＴ部１７より受信する。
【００２６】
また、ＰＥ部１５は、送信信号をデジタル信号からアナログ信号へ変換して、当該送信信号をＤＵＴ部１７に送信する。また、ＤＵＴ部１７から信号を受信する時は、当該受信信号をアナログ信号からデジタル信号へ変換する。
【００２７】
ここで、メモリテストシステム１００が有するテスタピンの総数をＭとすると、当該総数Ｍからｍ１個のテスタピンがＤＵＴ部１７の各ＤＵＴ１〜ＤＵＴｎに割り振られる。
【００２８】
ＲＡＭ１２は、揮発性のメモリである。ＲＡＭ１２には構成データ１２Ａが記憶される。構成データ１２Ａは、ＤＵＴ部１７の各ＤＵＴ１〜ＤＵＴｎが有するＤＵＴのピン数ｍ２、テスタピンの総数Ｍ、及びピン情報が構成されている。ピン情報とは、ＤＵＴ部１７の各ＤＵＴ１〜ＤＵＴｎに印加される情報のことであり、上述したアドレス信号、データ信号及び制御信号に該当する。
また、本実施の形態では、構成データがＲＡＭ１２に記憶されているものとして説明するが、ＲＯＭ（Read Only Memory）、ＨＤＤ（Hard Disc Drive）等に記憶されているものとしてもよい。
【００２９】
制御部１１は、メモリテストシステム１の各部を中央制御する。制御部１１は、ＲＡＭ１２からテスタピンの総数及びＤＵＴのピン数ｍ２を読み出して、テスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数を算出し、当該算出した数にＦＣ部１４のＦＣ１〜ＦＣｎの数を設定する。また、制御部１１は、ＡＬＰＧ１３にテストパターンを生成する指令を送る。
【００３０】
ＤＵＴ部１７は、ｎ個（ｎは整数）のＤＵＴ１〜ＤＵＴｎが構成されている。ＤＵＴ１〜ＤＵＴｎは被試験用のＩＣである。当該ＩＣは、ＤＲＡＭ（Dynamic Random Access Memory）、ＮＡＮＤ型／ＮＯＲ型フラッシュ、ＰＳＲＡＭ（Pseudo Static Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）等のメモリデバイスである。
【００３１】
被試験デバイスのピンの数としてのＤＵＴのピン数ｍ２は、ＤＵＴ部１０６の各ＤＵＴ１〜ＤＵＴｎが有するピンの数である。ＤＵＴのピン数ｍ２は、テスタピンと電気的に接続される。
【００３２】
次に、メモリテストシステム１の動作について説明する。以下、テスタピンの総数Ｍが８０ピン、ＤＵＴのピン数ｍ２が２０ピンの場合について説明する。
先ず、制御部１１は、構成データ１２Ａにあるテスタピンの総数Ｍである８０ピン、ＤＵＴのピン数ｍ２である２０ピンを読み出す。そして、読み出した値の割り算（テスタピンの総数Ｍ／ＤＵＴのピン数ｍ２＝８０／２０＝４）を行う。この割り算により算出された「４」がメモリテストシステム１でテスト可能なＤＵＴ１〜ＤＵＴｎの数となる。
【００３３】
そして、制御部１１は、算出した「４」に基づいて、ＦＣ部１４の構成を４個とする指示をプログマラブル論理回路１６へ送る。そして、ＦＣ部１４は、ＦＣ１〜ＦＣ４で構成される。
【００３４】
次に、テスタピンの総数Ｍが８０ピン、ＤＵＴのピン数ｍ２が１６ピンの場合について説明する。この場合、制御部１１は、上記と同様に「８０ピン」、「１６ピン」の情報を読み出す。そして、割り算（８０／１６＝５）を行う。この割り算により算出された「５」がメモリテストシステム１でテスト可能なＤＵＴ１〜ＤＵＴｎの数となる。
【００３５】
そして、制御部１１は、算出した「５」に基づいて、ＦＣ部１４の構成を５個とする指示をプログマラブル論理回路１６へ送る。そして、ＦＣ部１４は、ＦＣ１〜ＦＣ５で構成される。
【００３６】
次に、図２を参照して、ＤＵＴのピン数ｍ２とメモリテストシステム１でテスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数との関係を表すグラフを説明する。図２のグラフの縦軸はメモリテストシステム１でテスト可能なＤＵＴ１〜ＤＵＴｎの数を示す。横軸はＤＵＴのピン数ｍ２を示す。ここで、斜線部分は、本発明のメモリテストシステム１と従来のメモリテストシステム１００とを比較した場合、本発明のメモリテストシステム１でテスト可能となったＤＵＴ１〜ＤＵＴｎの数の範囲を示している。
【００３７】
例えば、テスタピンの総数Ｍが８０ピン、ＤＵＴのピン数ｍ２が１６ピンの場合、本発明のメモリテストシステム１は、５個のＤＵＴ１〜ＤＵＴ５をテストすることができる（図２のＣ）。したがって、従来のメモリテストシステム１００では同じ条件で４個のＤＵＴ１〜ＤＵＴ４しかテストできなかったのに対し、本発明のメモリテストシステム１は５個のＤＵＴ１〜ＤＵＴ５をテストすることができる。これにより、テスタピンの総数Ｍを最大源有効利用し、最大数のＤＵＴ１〜ＤＵＴｎをテストすることができる。
【００３８】
以上、本実施の形態によれば、制御部１１によりテスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数を算出し、当該算出した数のＦＣ１〜ＦＣｎを設定することができる。これにより、テスタピンを最大源有効活用し、ＤＵＴ部１７のテスト時のスループットを向上させることができる。
【００３９】
（変形例）
図３〜図５を参照して、本発明に係る実施の形態の変形例を説明する。図３に本発明に係るメモリテストシステム２とＤＵＴ部１７との構成図を示す。図４及び図５にメモリテストシステム２Ａ〜２ＥとＤＵＴ部１７との構成図を示す。以下、メモリテストシステム１と同様な部分には同一の符号を付し、その詳細な説明を援用し、異なる部分について説明する。
【００４０】
メモリテストシステム２は、ＰＥカード４０と、制御部４１と、を備える。
ＰＥカード４０は、ＡＬＰＧ部４３を備える。ＡＬＰＧ部４３は、ＦＣ部１４と共に、プログマラブル論理回路４６に含まれる。また、ＡＬＰＧ部４３は、ｎ個のＡＬＰＧ１〜ＡＬＰＧｎ（ｎは整数）で構成されている。このとき、ＡＬＰＧ部４３を構成するＡＬＰＧ１〜ＡＬＰＧｎの数は可変となる。制御部４１は、ＲＡＭ１２からテスタピンの総数及びＤＵＴのピン数ｍ２を読み出して、テスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数を算出し、算出したＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数にＡＬＰＧ部４３のＡＬＰＧ１〜ＡＬＰＧｎ及びＦＣ部１４のＦＣ１〜ＦＣｎの数を設定する。
【００４１】
次に、メモリテストシステム２の動作を説明する。上記実施の形態と同様に、テスタピンの総数Ｍが８０ピン、ＤＵＴのピン数ｍ２が２０ピンの場合、制御部４１は、テスト可能なＤＵＴ部１７の数「４」を算出する。そして、算出した値である「４」に基づいて、ＡＬＰＧ部４３及びＦＣ部１４の構成を４個とする指示をプログマラブル論理回路４６へ送る。そうすると、ＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎ毎にＡＬＰＧ部４３のＡＬＰＧ１〜ＡＬＰＧｎが設けられることとなる。
【００４２】
ここで、例えば、ＤＵＴ部１７のＤＵＴ３のテスト時間が最低テスト時間であったとする。ここで、最低テスト時間とは、ＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎのテスト時間の中で最長のテスト時間のことをいう。この場合、従来のメモリテストシステム１００では、ＤＵＴ１又はＤＵＴ２は、ＤＵＴ３よりも先にテストが終わっても、ＤＵＴ３の最低テスト時間になるまで次のテストに移行せずに待機状態となっていた。すなわち、ＤＵＴ１又はＤＵＴ２のテスト時間は、ＤＵＴ３の最低テスト時間に制約されていた。
【００４３】
しかし、メモリテストシステム２の構成はＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎ毎にＡＬＰＧ部４３のＡＬＰＧ１〜ＡＬＰＧｎを設ける構成である。したがって、ＤＵＴ１〜ＤＵＴｎは、ＤＵＴ毎に非同期でテストを行うことができる。すなわち、ＤＵＴ３の最低テスト時間に制約されずテストを行うことができ、ＤＵＴ部１７のテスト時のスループットを向上させることができる。
【００４４】
次に、図４及び図５を参照して、メモリテストシステム２Ａ〜２ＥとＤＵＴ部１７との構成を説明する。図４（Ａ）〜図５（Ｂ）に示すように、テスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数に応じて、ＡＬＰＧ４３及びＦＣ１４の構成が変化する。
【００４５】
以上、本実施の形態によれば、制御部４１により算出した数のＡＬＰＧ１〜ＡＬＰＧｎを設定することができる。これにより、ＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎ毎に非同期テストを行うことができ、ＤＵＴ部１７のテスト時のスループットを向上させることができる。
【００４６】
なお、上記実施の形態及び変形例における記述は、本発明に係るメモリテストシステムの一例であり、これに限定されるものではない。
【００４７】
例えば、上記実施の形態及び実施の形態の変形例において、制御部１１（制御部４１）は、複数のＰＥカード１０（ＰＥカード４０）毎のテスタピンの端数ピン（余りピン）の合計数に基づいて、テスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数を算出し、当該算出した値に基づいて、ＦＣ部１４、またはＦＣ部１４及びＡＬＰＧ部４３の数を設定することとしてもよい。
【００４８】
具体的には、メモリテストシステム１のＰＥカード１０がｎ枚であり、ＰＥカード１０毎に５ピンずつ余りピンが発生したとする。この場合、５ｎのテスタピンが余りピンとなる。当該余りピン数５ｎがＤＵＴ部１７のＤＵＴのピン数ｍ２以上の値となった場合は、テスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎが増えることとなる。この場合、余りピンをＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎのテストに用いることができる。したがって、テスタピンの余りピンを有効利用することができる。
【００４９】
その他、本実施の形態におけるメモリテストシステムの細部構造及び詳細動作に関しても、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明に係る実施の形態のメモリテストシステム１とＤＵＴ部１７との構成図を示す。
【図２】ＤＵＴのピン数ｍ２とメモリテストシステム１においてテスト可能なＤＵＴ１〜ＤＵＴｎの数との関係を表したグラフを示す。
【図３】メモリテストシステム２とＤＵＴ部１７との構成図を示す。
【図４】（Ａ）にメモリテストシステム２ＡとＤＵＴ部１７との構成図を示す。（Ｂ）にメモリテストシステム２ＢとＤＵＴ部１７との構成図を示す。（Ｃ）にメモリテストシステム２ＣとＤＵＴ部１７との構成図を示す。
【図５】（Ａ）にメモリテストシステム２ＤとＤＵＴ部１７との構成図を示す。（Ｂ）にメモリテストシステム２ＥとＤＵＴ部１７との構成図を示す。
【図６】従来のメモリテストシステム１００とＤＵＴ部１０６との構成図を示す。
【図７】ＤＵＴのピン数ｍ２とメモリテストシステム１００においてテスト可能なＤＵＴ１〜ＤＵＴｎの数との関係を表したグラフを示す。
【符号の説明】
【００５１】
１，２，２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，１００ メモリテストシステム
１０，４０，１０１ ピンエレクトロニクスカード
１１，４１，１０２ 制御部
１２ ＲＯＭ
１２Ａ 構成データ
１３，１０３ ＡＬＰＧ
１４，１０４ ＦＣ
１５，１０５ ＰＥ
１６ ブログラマブル論理回路
１７，１０６ ＤＵＴ
ｍ１ 各ＤＵＴに割り振られるテスタピンの数
ｍ２ ＤＵＴのピン数
【特許請求の範囲】
【請求項１】
被試験デバイスをテストするためのテストパターンを生成するテストパターン生成手段と、
前記テストパターン生成手段により生成されたテストパターンに基づいて、前記被試験デバイスに印加する信号波形を整形する信号整形手段を含むプログマラブル論理回路と、
前記信号整形手段により整形された信号を前記被試験デバイスに送信し、当該送信信号に対する応答信号を前記被試験デバイスより受信する送受信手段と、
前記送受信手段と前記被試験デバイスとの間で信号を送受信する際に用いられるテスタピンと、
前記テスタピンの総数及び前記テスタピンと電気的に接続される前記被試験デバイスのピンの数を記憶する記憶手段と、
前記記憶手段から前記テスタピンの総数及び前記被試験デバイスのピンの数を読み出して、テスト可能な前記被試験デバイスの数を算出し、当該算出した数に前記プログマラブル論理回路に含まれる前記信号整形手段の数を設定する制御手段と、
を備えることを特徴とするメモリテストシステム。
【請求項２】
前記テストパターン生成手段は、
前記プログマラブル論理回路に含まれ、
前記制御手段は、
前記算出した数に前記プログマラブル論理回路に含まれる前記テストパターン生成手段の数を設定することを特徴とする請求項１に記載のメモリテストシステム。
【請求項３】
前記テストパターン生成手段、前記信号波形整形手段、及び前記送受信手段を有する複数のピンエレクトロニクスカードを備え、
前記制御手段は、
前記ピンエレクトロニクスカード毎の前記テスタピンの端数ピン数の総数に基づいて、前記信号波形整形手段、または前記信号波形整形手段及び前記テストパターン生成手段の数を設定することを特徴とする請求項１又は２に記載のメモリテストシステム。
【請求項１】
被試験デバイスをテストするためのテストパターンを生成するテストパターン生成手段と、
前記テストパターン生成手段により生成されたテストパターンに基づいて、前記被試験デバイスに印加する信号波形を整形する信号整形手段を含むプログマラブル論理回路と、
前記信号整形手段により整形された信号を前記被試験デバイスに送信し、当該送信信号に対する応答信号を前記被試験デバイスより受信する送受信手段と、
前記送受信手段と前記被試験デバイスとの間で信号を送受信する際に用いられるテスタピンと、
前記テスタピンの総数及び前記テスタピンと電気的に接続される前記被試験デバイスのピンの数を記憶する記憶手段と、
前記記憶手段から前記テスタピンの総数及び前記被試験デバイスのピンの数を読み出して、テスト可能な前記被試験デバイスの数を算出し、当該算出した数に前記プログマラブル論理回路に含まれる前記信号整形手段の数を設定する制御手段と、
を備えることを特徴とするメモリテストシステム。
【請求項２】
前記テストパターン生成手段は、
前記プログマラブル論理回路に含まれ、
前記制御手段は、
前記算出した数に前記プログマラブル論理回路に含まれる前記テストパターン生成手段の数を設定することを特徴とする請求項１に記載のメモリテストシステム。
【請求項３】
前記テストパターン生成手段、前記信号波形整形手段、及び前記送受信手段を有する複数のピンエレクトロニクスカードを備え、
前記制御手段は、
前記ピンエレクトロニクスカード毎の前記テスタピンの端数ピン数の総数に基づいて、前記信号波形整形手段、または前記信号波形整形手段及び前記テストパターン生成手段の数を設定することを特徴とする請求項１又は２に記載のメモリテストシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−１５２８７３（Ｐ２００８−１５２８７３Ａ）
【公開日】平成２０年７月３日（２００８．７．３）
【国際特許分類】
【出願番号】特願２００６−３４０９５２（Ｐ２００６−３４０９５２）
【出願日】平成１８年１２月１９日（２００６．１２．１９）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２０年７月３日（２００８．７．３）
【国際特許分類】
【出願日】平成１８年１２月１９日（２００６．１２．１９）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
[ Back to top ]