【課題】複数の記憶装置を備えるシステムにおいて正確かつ高速にデータ転送を行うこと、及び、データ転送時の消費電流を低減すること。
【解決手段】複数の記憶装置は、制御部に接続された１本のクロック信号線と１本のデータ信号線とにそれぞれバス接続される。複数の記憶装置のうちの各記憶装置は、他の記憶装置と識別するための識別情報を予め格納している。制御部は、
（ｉ）複数の記憶装置のうちの１つの記憶装置の識別情報を、データ信号線を介して複数の記憶装置に送信して１つの記憶装置を選択する識別情報送信期間と、
（ｉｉ）選択された１つの記憶装置との間でデータ転送を実行するデータ転送期間と、を利用してデータ転送処理を行う。また、制御部は、識別情報送信期間におけるクロック信号の周波数を、データ転送期間におけるクロック信号の周波数よりも低く設定する。 （もっと読む）

【課題】複数のコアチップとインターフェースチップからなる半導体記憶装置において、Ｉ／Ｏ構成の切り替えを容易とする。
【解決手段】互いに異なるチップ識別情報ＬＩＤが割り当てられた複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦとを備える。インターフェースチップＩＦは、外部との間で同時に入出力する単位外部データのビット数が可変であり、チップ識別情報ＬＩＤと比較するためのチップ選択情報ＳＥＬを、単位外部データのビット数に応じて可変とする。これにより、Ｉ／Ｏ構成の変更に伴うページ構成の切り替えを不要とすることが可能となる。 （もっと読む）

デバイス識別子を選択するシステムおよび方法が開示される。１つの特定の実施形態では、１つの方法は、ホストデバイスおよび１つ以上の他のデバイスに動作可能に結合されるデバイスのホストインターフェイスを介して計数メッセージを受け取ることと、ホストデバイスにより発せられたコマンドまたは他のデバイスのうちの１つからの応答メッセージであると、計数メッセージを識別することとを含む。この方法は、計数メッセージをコマンドであると識別したことに応答して、計数応答メッセージをホストデバイスに選択的に送ることを含む。計数応答メッセージは特有デバイス識別子値を示す。この方法は、計数メッセージを他のデバイスのうちの１つからの応答メッセージであると識別したことに応答して、そのような他のデバイスにより使用されている識別子値を応答メッセージから読み出し、かつデバイスが特有デバイス識別子値を選択できるようにこの識別子値をデバイスに少なくとも一時的に記憶することをも含む。
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デバイス識別子を選択するシステムおよび方法が開示される。１つの特定の実施形態において、１つの方法は、第１のポート、第２のポート、および第３のポートを含む複数のポートを有するハブデバイスにおいて、ホストデバイスから第１のメッセージを受け取ることを含む。第１のメッセージはブロードキャストインジケータを含む。この方法は、第１のメッセージが計数を要求していると判定したことに応答して、計数インジケータを含むメッセージを第１のポートを介して第１のデバイスに、また第２のポートを介して第２のデバイスに、逐次伝播させることによってリング通信トポロジーをエミュレートすることをも含む。この方法は、第１のメッセージが計数を要求していないと判定したことに応答して、第１のメッセージを第２のデバイスに送るのと実質的に同時に第１のメッセージを第１のデバイスに選択的に送ることをさらに含む。リング通信トポロジーをエミュレートすることにより、ハブデバイスは第１のデバイスの第１の特有識別子値および第２のデバイスの第２の特有識別子値をホストデバイスに提供することができる。
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いくつかの実施形態は、スタック内に配列されるダイを有する装置および方法を含む。ダイは、少なくとも第１のダイおよび第２のダイ、ならびにそのダイに結合される接続部を含む。接続部は、第１の識別の第１のダイへの割り当ての間に第１のダイに制御情報を転送し、第２の識別の第２のダイへの割り当ての間に第１のダイから第２のダイに制御情報を転送するように構成されてよい。 （もっと読む）

【課題】メモリモジュールにおいて、メモリコントローラから出力されるバンクアドレスのビット数と、ロウアドレスのビット数と、カラムアドレスのビット数とが、それぞれ、アクセス対象となるメモリセルを特定するためのバンクアドレスのビット数と、ロウアドレスのビット数と、カラムアドレスのビット数と整合していない場合でも、メモリモジュールのすべてのメモリセルにアクセス可能にするとともに、メモリモジュールを正常に動作させる。
【解決手段】メモリモジュール１００は、ＳＤＲＡＭ１１０と、アドレス生成回路１２０とを備える。アドレス生成回路１２０は、メモリコントローラ１２から出力されたロウアドレスの最上位ビットを用いて、アクセス対象となるメモリセルを特定するために不足する最上位ビットのバンクアドレスＢ２を生成し、生成されたバンクアドレスＢ２をＳＤＲＡＭ１１０に出力する。 （もっと読む）

【課題】コストを削減しつつ、確実、適切に新旧両基板の不揮発性メモリのアドレスを決定し、接続間違い状態等、データの複写状況を通知して効率的な基板交換作業を可能とする。
【解決手段】複写元から複写先の不揮発性メモリにデータの複写を行うためのデータ複写装置１であって、不揮発性メモリが設けられた複写元基板４ａと、不揮発性メモリが設けられた複写先基板４ｚと、複写先基板４ｚと複写元基板４ａに接続し、データ複写状況を通知する状態通知部８１を有する治具８で構成され、データの複写を制御する制御部が基板に設けられ、不揮発性メモリのアドレスを複写元又は複写先と設定するアドレス設定部を複写元、複写先の両基板は含み、制御部は、アドレス設定部の設定アドレスに基づき、複写元から複写先の不揮発性メモリにデータ複写を行い、その状況を状態通知部８１に表示させる。 （もっと読む）

【課題】記憶容量を増加することができるＵＳＢメモリを提供する。
【解決手段】ホスト機器２と接続するためのＵＳＢ規格の第１のインターフェイス部１４と、ＮＡＮＤメモリ部１０と、それぞれが第２の半導体メモリ部３ａ〜３ｄを有する１以上の小型メモリカード３Ａ〜３Ｄが接続可能な第２のインターフェイス部２８とを有するＵＳＢメモリ１であって、ＮＡＮＤメモリ部１０および１以上の第２の半導体メモリ部３ａ〜３ｄを、ひとつのリニアアドレスで管理可能であるコントローラ１９を有する。 （もっと読む）

【課題】所定のアドレス値を拡張アドレス空間の先頭番地としても、主実装基板上のＦｅＲＡＭのアドレス空間と拡張用記憶デバイスのアドレス空間とが重ならないようにする。
【解決手段】複数個のＦｅＲＡＭ２１を搭載した拡張用ＦｅＲＡＭボード２を標準装備ＦｅＲＡＭ１２が１個搭載されたメインボード１に実装したとき、拡張用ＦｅＲＡＭボード２上のＦｅＲＡＭ２１ａに与えるＣＳ信号を切り替えスイッチ１６によりＣＳ１からＣＳ５に切り替えるとともに、ＣＳ５のカバーするアドレス空間をＣＳ４のカバーするアドレス空間の後に続くアドレス空間とする。 （もっと読む）

【課題】半導体記憶装置から出力される信号を用いて、制御装置に対する半導体記憶装置の装着位置が正しいか否かを判定すること、制御装置における半導体記憶装置の装着位置の判定処理に用いられる半導体記憶装置を提供すること。
【解決手段】半導体記憶装置１０は、電源端子ＶＴ、リセット端子ＲＴ、クロック端子ＣＴ、データ端子ＤＴ、接地端子ＧＴ、検出信号入力端子ＣＩＴ、検出信号出力端子ＣＯＴ、内部回路２０を備えている。検出信号入力端子ＣＩＴおよび検出信号出力端子ＣＯＴは、それぞれ、検出信号入力信号線ＣＩＬおよび検出信号出力信号線ＣＯＬを介して、内部回路２０と接続されている信号切替回路３０に接続されている。 （もっと読む）

【課題】 フラッシュメモリ制御インターフェースを提供する。
【解決手段】 ピンカウントを増やすことなく、マルチデバイスシステムが備える複数のフラッシュメモリデバイスを制御するインターフェース、装置および方法を開示する。一実施形態に係るシステムは、第１および第２のフラッシュメモリデバイスと、メモリコントローラとを備える。第１のメモリデバイスは、メモリコントローラから設定信号を受信して、設定信号から記録信号を第２のメモリデバイスのために生成する。当該記録信号はさらに、複数のメモリデバイスのうち最後のメモリデバイスからメモリコントローラに供給されるとしてもよい。メモリコントローラは、インターフェースを介して複数のメモリデバイスと通信する。当該インターフェースは、各メモリデバイスに接続されている複数のパラレル入出力（Ｉ／Ｏ）端子と、シリアルに接続されている制御端子とを有する。パラレルＩ／Ｏ端子は通常、データ（パラメータデータを含む）およびコマンドを送信する１以上のデータＩ／Ｏ端子と、クロック信号を受信するクロック端子と、ライトプロテクト信号を受信するライトプロテクト端子とを含む。 （もっと読む）

【課題】既に搭載されているメモリモジュールと素子構成において異なるメモリモジュールが増設される場合においてもメモリアドレスを制御可能な記憶制御装置を提供する。
【解決手段】複数のメモリモジュールで構成され得る記憶装置を制御する記憶制御装置が、メモリモジュールの基本搭載単位及び増設単位毎にメモリモジュール構成情報を記憶するレジスタ３２と、前記レジスタに格納されたメモリモジュール構成情報に基づいて、前記基本搭載単位のメモリモジュールのメモリアドレス空間と前記増設単位のメモリモジュールのメモリアドレス空間とが異なる場合にも、前記記憶装置にアクセス可能なアドレスを生成するアドレス変換手段３８、４２と、を具備するように構成される。 （もっと読む）

【課題】貫通ビアによって共通接続された積層メモリチップのメモリチップを別々に動作させる。
【解決手段】制御パッド１２に入力される信号は、それぞれメモリチップ２が有するＲＳＴバッファ２５、ＣＥバッファ２６、ＷＥバッファ２７、ＲＥバッファ２８、ＣＬＥバッファ２９、及びＡＬＥバッファ３０に出力される。チップアドレス比較器２４は、ヒューズ２３に記憶された自己のチップアドレスＩＮＴＣＡｉとアドレスバッファ１７から入力されたチップアドレスＥＸＴＣＡｉとを比較し、一致するか否かをアドレスフラグ信号ＣＡＦＬＧとしてＣＥバッファ２６に出力するよう構成されている。アドレスフラグ信号ＣＡＦＬＧが“Ｈ”の状態において、ＣＥバッファ２６からチップイネーブル信号ＣＥ’が出力され、メモリチップ２への書き込みや読み出しなどの動作が行われる。 （もっと読む）

【課題】高速且つ低コストで、メモリ容量の拡張性を確保できる使い勝手の良い情報システム装置を提供する。
【解決手段】情報処理装置、揮発性メモリおよび不揮発性メモリを含む情報処理システムを構成する。情報処理装置、揮発性メモリおよび不揮発性メモリは直列接続させ、接続信号数を少なくすることにより、メモリ容量の拡張性を保ちつつ、高速化を図る。不揮発性メモリのデータを揮発性メモリへ転送させる際は、エラー訂正を行い、信頼性の向上を図る。これら複数のチップからなる情報処理システムを、各チップが相互に積層して配置され、ボールグリッドアレイ(BGA)やチップ間のボンディングによって配線された情報処理システム・モジュールとして構成する。 （もっと読む）

【課題】揮発性メモリを介してホストと記憶媒体との間でのデータのリード／ライトを制御する記憶媒体コントローラに対し、Ｔ１３に準拠する不揮発性メモリを、ピン数の増加やサイズの増大を伴うことなく、付設することを課題とする。
【解決手段】インタフェース制御機能部１０をさらに導入する。該機能部１０は、揮発性メモリ（ＳＤＲＡＭ）４と互換性を有するインタフェース制御を行う、不揮発性メモリ（フラッシュメモリ）８に対する不揮発性メモリ制御機能を、前記コントローラ２内の揮発性メモリ制御部６を介してサポートするように構成する。 （もっと読む）

【課題】 複数のチップセレクト信号を受け取ることなく、上位装置から内蔵のレジスタへのアクセスを受け付け、かつ、上位装置とメモリとの仲介を行うことができる集積回路装置を提供する。
【解決手段】 画像処理ＬＳＩ１０には、レジスタ１２と制御部１１が設けられている。制御部１１は、チップセレクト信号ＣＳがアサートされており、かつ、アドレス信号が非開放領域４２のアドレスを指定するものである場合には、ＣＰＵ２０によるレジスタ１２へのアクセスの仲介を行い、チップセレクト信号ＣＳがアサートされており、かつ、アドレス信号が開放領域４１のアドレスを指定するものである場合には、ＣＰＵ２０による画像メモリ４０へのアクセスを仲介する。 （もっと読む）

メモリモジュール（１５０Ａ〜Ｂ）のシリアル接続されたチェーンに結合されたホスト（１００）を含むシステム（５０）。１つの実施形態において、メモリモジュールの各々は、メモリモジュール上の複数のメモリチップ（２６１）へのアクセスを制御するためのメモリ制御ハブ（１６０）を含む。メモリモジュールは、複数のメモリリンク（１１０）を介してホストへチェーン状にシリアル結合される。各メモリリンクは、ホストの方向へトランザクションを伝達するためのアップリンク（２１１）と、ホストで生じたトランザクションをチェーンの次のメモリモジュールに伝達するためのダウンリンク（２１２）とを含んでもよい。アップリンクおよびダウンリンクは、制御およびコンフィギュレーションパケットと、メモリアクセスパケットとを含むパケットを用いて、トランザクションを伝達してもよい。メモリ制御ハブは、トランザクションの復号とは関係なく、第２のメモリリンクの第２のダウンリンク上で、第１のメモリリンクの第１のダウンリンク上で受信したトランザクションを伝達してもよい。
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【課題】２以上のメモリチップを含み、優先処理命令を実行するブートコードを効果的にアクセス可能であるマルチチップパッケージデバイス及びその駆動方法を提供する。
【解決手段】マルチチップパッケージデバイスは、制御信号及びアドレスを共有する第１及び第２メモリチップを含む。第１及び第２メモリチップのそれぞれはメインメモリとバッファメモリを備える。メインメモリは、所定の優先処理命令による動作を行うブートコードを記憶する。バッファメモリは、前記ブートコードを一時的に記憶するブートラムを含む。第１及び第２メモリチップのそれぞれは、アドレス及び制御信号に応答して、メインメモリのアクセスを駆動するメインアクセス信号及びバッファメモリのアクセスを駆動するバッファアクセス信号を発生するアクセス信号発生ブロックを含む。前記バッファアクセス信号は、所定のブート組合せのアドレスに応答して、一方向遷移が実行される。 （もっと読む）

【課題】限られた転送相手の数に関係なく、制御装置が少種類の多数のデバイスとデータ転送することを可能にする記憶装置を提供することを目的とする。
【解決手段】制御装置と複数のデバイスとを中継部を介して接続する。中継部は、制御装置の転送相手となる分岐部と、上記デバイスを特定するセレクト信号が入力されると、上記分岐部を介して、入力されたセレクト信号にて特定されるデバイスと上記データ転送部との間でデータ転送を行うための転送経路を確保する転送制御部を備える。 （もっと読む）

【課題】低電力マルチチップ半導体メモリ装置及びそれのチップイネーブル方法を提供する。
【解決手段】低電力マルチチップ半導体メモリ装置及びそれのチップイネーブル方法は、外部から入力されたチップイネーブル信号と、外部から入力されたアドレス、及び前記半導体チップの識別情報に応答して、内部チップイネーブル信号を発生して、前記内部チップイネーブル信号に応答して前記複数個の半導体チップの中の一つを活性化させる。その結果、実際動作されない半導体チップが非活性化されて、電流消耗を効果的に減らすことができる。 （もっと読む）