半導体モジュール及びこれを搭載したマザーボード
【課題】リセット信号配線上における共振現象を防止する。
【解決手段】リセット信号ＲＳＴが供給されるリセット端子３０Ｒ及びリセット信号ＲＳＴの活性化に応答してリセットされる内部回路３１，３２をそれぞれ含む複数の半導体チップ１２と、複数の半導体チップ１２が搭載されたモジュール基板１１とを備える。モジュール基板１１は、複数の半導体チップ１２にそれぞれ設けられたリセット端子３０Ｒに共通接続されたリセット信号配線１４Ｒと、リセット信号配線１４Ｒに接続された共振防止素子１５とを備える。本発明によれば、通常動作時において論理レベルが固定されるリセット信号ＲＳＴが共振現象によって活性化されることがなくなる。
【解決手段】リセット信号ＲＳＴが供給されるリセット端子３０Ｒ及びリセット信号ＲＳＴの活性化に応答してリセットされる内部回路３１，３２をそれぞれ含む複数の半導体チップ１２と、複数の半導体チップ１２が搭載されたモジュール基板１１とを備える。モジュール基板１１は、複数の半導体チップ１２にそれぞれ設けられたリセット端子３０Ｒに共通接続されたリセット信号配線１４Ｒと、リセット信号配線１４Ｒに接続された共振防止素子１５とを備える。本発明によれば、通常動作時において論理レベルが固定されるリセット信号ＲＳＴが共振現象によって活性化されることがなくなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体モジュール及びこれを搭載したマザーボードに関し、特に、リセット信号のように通常動作時において論理レベルが固定される信号とアドレス信号のように通常動作時において論理レベルが変化する信号とが供給される半導体モジュール及びこれを搭載したマザーボードに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体チップには、リセット信号を入力するためのリセット端子が設けられていることがある（特許文献１参照）。リセット信号は電源投入直後の起動時などにおいて活性化され、これによりチップ全体が初期化される。リセット信号はチップ全体を初期化する必要がある場合にのみ活性化されることから、起動後の通常動作時においては非活性レベルに固定される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−９５２７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、コントローラ側からリセット信号を正しく非活性レベルに固定しているにもかかわらず、リセット信号が偶発的に活性化してしまい、これにより半導体チップが初期化されるという現象が現れることがあった。その原因について本発明者らが鋭意研究を重ねた結果、他の信号配線からのクロストークによってリセット信号配線上で共振現象が発生し、これによってリセット信号が意図せずに活性化することが明らかとなった。
【課題を解決するための手段】
【０００５】
本発明者らはさらに研究を進めた結果、リセット信号配線上における共振現象を防止するためのいくつかの手段を見いだした。そのうちの一つは、共振防止素子をリセット信号配線に接続するという方法である。別の手段としては、クロストークの元となる信号源の周波数等を考慮して、リセット信号配線が共振しない長さに設計するというものである。さらに別の手段としては、リセット信号配線がそもそも共振しにくくなるよう、開管構造を避けるというものである。本発明は、このような技術的知見に基づいてなされたものである。
【０００６】
本発明の一側面による半導体モジュールは、リセット信号が供給されるリセット端子及び前記リセット信号の活性化に応答してリセットされる内部回路をそれぞれ含む複数の半導体チップと、前記複数の半導体チップが搭載されたモジュール基板とを備え、前記モジュール基板は、前記複数の半導体チップにそれぞれ設けられた前記リセット端子に共通接続されたリセット信号配線と、前記リセット信号配線に接続された共振防止素子とを備えることを特徴とする。
【０００７】
本発明の他の側面による半導体モジュールは、モジュール基板と、互いに併走するよう前記モジュール基板に設けられた第１及び第２の信号配線と、前記モジュール基板に搭載され、前記第１及び第２の信号配線を介して第１及び第２の信号が供給される半導体チップと、前記第１の信号配線に接続された共振防止素子とを備え、前記第１の信号は、起動時において第１の論理レベルに活性化されるとともに、起動後の通常動作時において第２の論理レベルに固定され、前記第２の信号は、前記通常動作時において前記第１の論理レベルと前記第２の論理レベルとの間で変化し、前記共振防止素子は、前記第２の信号配線から前記第１の信号配線へのクロストークによって、前記通常動作時における前記第２の信号の周期的な変化が前記第１の信号配線上での共振を引き起こさないよう、前記第１の信号を前記第２の論理レベルに固定することを特徴とする。
【０００８】
また、本発明によるマザーボードは、上記の半導体モジュールと、該半導体モジュールに少なくとも前記リセット信号を供給するコントローラとが搭載されていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、リセット信号のように通常動作時において論理レベルが固定される信号が共振現象によって活性化されることがなくなる。
【図面の簡単な説明】
【００１０】
【図１】開管の共振モードを説明するための模式図である。
【図２】本発明の好ましい第１の実施形態による半導体モジュール１０ａの構成を示す模式図である。
【図３】半導体チップ１２がＤＲＡＭである場合の構成を示す模式的なブロック図である。
【図４】半導体モジュール１０ａが搭載されたマザーボード２０の模式図である。
【図５】マザーボード２０上の配線の一例を示す図である。
【図６】共振が生じるリセット信号配線１４Ｒの長さを説明するための模式図である。
【図７】共振防止素子１５として使用可能ないくつかの終端素子を示す図である。
【図８】本発明の好ましい第２の実施形態による半導体モジュール１０ｂの構成を示す模式図である。
【図９】本発明の好ましい第３の実施形態による半導体モジュール１０ｃの構成を示す模式図である。
【図１０】本発明の好ましい第４の実施形態による半導体モジュール１０ｄの構成を示す模式図である。
【図１１】本発明の好ましい第５の実施形態による半導体モジュール１０ｅの構成を示す模式図である。
【図１２】本発明の好ましい第６の実施形態による半導体モジュール１０ｆの構成を示す模式図である。
【図１３】チャネルＣｈＡ，ＣｈＢを備える半導体モジュール１０ｇにおいて共振防止素子１５として抵抗素子Ｒを用いた場合の配線モデルである。
【図１４】半導体モジュール１０ｇにおいて生じる共振現象をシミュレーションするための配線モデルである。
【図１５】半導体モジュール１０ｇにおいてリセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２を開放した場合のシミュレーション結果である。
【図１６】半導体モジュール１０ｇにおいてリセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２に２００Ωの抵抗素子Ｒをそれぞれ接続した場合のシミュレーション結果である。
【図１７】チャネルＣｈＡ，ＣｈＢを備える半導体モジュール１０ｈにおいて共振防止素子１５として容量素子Ｃを用いた場合の配線モデルである。
【図１８】半導体モジュール１０ｈにおいてリセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２に１５ｐＦの容量素子Ｃをそれぞれ接続した場合のシミュレーション結果である。
【図１９】チャネルＣｈＡ，ＣｈＢを備える半導体モジュール１０ｉにおいてリセット信号配線１４Ｒに抵抗素子１６を挿入した場合の配線モデルである。
【図２０】半導体モジュール１０ｉにおいて分岐配線１４Ｒ１，１４Ｒ２に１０Ωの抵抗素子１６をそれぞれ挿入した場合のシミュレーション結果である。
【図２１】共振周波数と配線の長さと関係を示す表であり、（ａ）はクロック周波数が５３３ＭＨｚである場合を示し、（ｂ）はクロック周波数が６６７ＭＨｚである場合を示している。
【図２２】それぞれチャネルＣｈＡ，ＣｈＢを備える半導体モジュールが２つのスロットｓｌｏｔ０，ｓｌｏｔ１に接続された状態を示す模式的な配線図である。
【図２３】第１の改良例を示す模式的な配線図である。
【図２４】第２の改良例を示す模式的な配線図である。
【図２５】第３の改良例を示す模式的な配線図である。
【図２６】第４の改良例を示す模式的な配線図である。
【図２７】第５の改良例を示す模式的な配線図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態について説明する前に、本発明が問題とする共振現象の発生メカニズムについて、励振元がアドレス信号、励振先がリセット信号である場合を例に説明する。
【００１２】
リセット信号配線が共振を起こすのは、リセット信号を伝送するリセット信号配線が開管として働くケースである。開管は、両端部が「腹」となる共振モードである。開管の長さをＬとした場合、図１（ａ）に示すようにＬ＝λ／２が基本振動周波数となり、図１（ｂ）〜（ｅ）に示すように基本振動周波数の整数倍においても共振する。図１（ａ）〜（ｅ）において符号２は長さＬの開管、符号４は共振しているリセット信号である。
【００１３】
ここで、図１（ａ），（ｃ），（ｅ）に示すように、基本振動周波数の奇数倍の共振モードでは開管の両端が逆相となるため、開管の両端が互いに逆相に励振される条件が成立すると基本振動周波数の奇数倍の共振モードが発生しやすくなる。開管の両端が互いに逆相に励振される条件としては、開管の一端に隣接して設けられたアドレス信号配線上のアドレス信号と、開管の他端に隣接して設けられたアドレス信号配線上のアドレス信号とが互いに異なる信号であり、これらアドレス信号が偶発的に逆相となるケースが挙げられる。
【００１４】
一方、図１（ｂ），（ｄ）に示すように、基本振動周波数の偶数倍の共振モードでは開管の両端が同相となるため、開管の両端が互いに同相に励振される条件では基本振動周波数の偶数倍の共振モードが発生しやすくなる。開管の両端が互いに同相に励振される条件としては、開管の一端及び他端に隣接して設けられたアドレス信号配線上のアドレス信号が同じ信号であるケースが挙げられる。
【００１５】
リセット信号配線が共振を起こすと、単にクロストークによって生じるノイズよりもかなり大きなレベルでリセット信号が振動する。このため、単なるクロストークでは反転しないリセット信号が共振によって反転してしまうことがある。このような共振現象を防止するためには、共振防止素子をリセット信号配線に接続する、リセット信号配線を共振しない長さに設計する、或いは、リセット信号配線が開管構造とならないよう設計するといった手段が考えられる。これらの手段は単独で用いても構わないが、２つ又は３つの手段を併用すればより効果的である。
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図２は、本発明の好ましい第１の実施形態による半導体モジュール１０ａの構成を示す模式図である。
【００１８】
図２に示すように、本実施形態による半導体モジュール１０ａは、モジュール基板１１と、モジュール基板１１に搭載された複数の半導体チップ１２とを備える。半導体チップ１２の種類については特に限定されないが、一例としてＤＲＡＭなどの半導体メモリが挙げられる。半導体チップ１２としてＤＲＡＭなどの半導体メモリを用いれば、半導体モジュール１０ａはメモリモジュールを構成する。
【００１９】
図３は、半導体チップ１２がＤＲＡＭである場合の構成を示す模式的なブロック図である。
【００２０】
図３に示すように、半導体チップ１２がＤＲＡＭである場合、外部端子としてアドレスコマンド端子３０Ａ、データ入出力端子３０Ｄ及びリセット端子３０Ｒが少なくとも設けられる。これらの端子３０Ａ，３０Ｄ，３０Ｒはリードライト制御回路３１に接続されている。リードライト制御回路３１は、メモリセルアレイ３２へのアクセスを制御するための回路であり、アクセス先のアドレスはアドレスコマンド端子３０Ａを介して供給されるアドレス信号ＡＤＤによって指定される。したがって、アドレスコマンド端子３０Ａを介して供給されるコマンドＣＭＤがリード動作を示している場合には、メモリセルアレイ３２に保持されたデータのうち、アドレス信号ＡＤＤによって指定されるアドレスに保持されたデータがデータ入出力端子３０Ｄから出力される。また、アドレスコマンド端子３０Ａを介して供給されるコマンドＣＭＤがライト動作を示している場合には、データ入出力端子３０Ｄから入力されるデータが、アドレス信号ＡＤＤによって指定されるアドレスに書き込まれる。
【００２１】
また、リセット端子３０Ｒは、リセット信号ＲＳＴが入力される端子であり、リセット信号ＲＳＴが活性化すると半導体チップ１２の内部回路がリセットされる。内部回路とは、リードライト制御回路３１及びメモリセルアレイ３２を含む半導体チップ１２の全体回路を指す。
【００２２】
半導体モジュール１０ａは、実使用時においては図４に示すようにマザーボード２０に搭載される。マザーボード２０にはスロット２１が設けられており、スロット２１に半導体モジュール１０ａが挿入されている。また、マザーボード２０にはコントローラ２２が実装されており、マザーボード２０に設けられた配線２３及びスロット２１を介して半導体モジュール１０ａに接続されている。コントローラ２２は半導体モジュール１０ａを制御するための半導体チップである。したがって、半導体モジュール１０ａがメモリモジュールである場合、コントローラ２２としてはメモリコントローラが用いられる。
【００２３】
図４に示すように、マザーボード２０には複数のスロット２１を設けることができる。各スロット２１に挿入された半導体モジュール１０ａは、コントローラ２２に対して個別に又は共通に接続される。一例として、図５に示すように、一方のスロット２１に半導体モジュール１０ａ−０が挿入され、他方のスロット２１に半導体モジュール１０ａ−１が挿入されている場合、半導体モジュール１０ａ−０，１０ａ−１に含まれる半導体チップのうち、チャネルＣｈＡに属する半導体チップがコントローラ２２に共通接続され、同様に、チャネルＣｈＢに属する半導体チップがコントローラ２２に共通接続される。この場合、チャネルＣｈＡとチャネルＣｈＢは独立して動作するため、例えばコントローラ２２からチャネルＣｈＡに供給する信号（例えばアドレス信号ＡＤＤ）と、コントローラ２２からチャネルＣｈＢに供給する信号（例えばアドレス信号ＡＤＤ）の出力タイミングやその論理レベルは互いに無関係となる。但し、この場合であっても、リセット信号ＲＳＴについては各チャネルＣｈＡ，ＣｈＢに対して共通の配線が用いられることがある。
【００２４】
図２に戻って、モジュール基板１１にはスロット２１上の電極に接続される複数の端子１３が設けられている。したがって、例えばコントローラ２２から出力されるアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、リセット信号ＲＳＴなどは、それぞれ対応する端子１３を介して半導体チップ１２に供給され、半導体チップ１２とコントローラ２２との間で送受信されるデータＤＱは対応する端子１３を介して授受される。
【００２５】
ここで、図２に示す端子１３Ａはアドレス信号ＡＤＤが入力される端子であり、端子１３Ｒはリセット信号ＲＳＴが入力される端子である。アドレス信号ＡＤＤとは、半導体チップに対してアクセス先のアドレスを指定するための信号であり、リセット信号ＲＳＴとは半導体チップ１２をリセットするための信号である。特に限定されるものではないが、半導体チップ１２がＤＤＲ３（Double Data Rate 3）型のＤＲＡＭである場合、リセット信号ＲＳＴの活性レベルはローレベルであり、電源投入後の起動時において一時的にローレベルとされ、その後の通常動作時においてはハイレベル（非活性レベル）に固定される。
【００２６】
また、通常動作時においてリセット信号ＲＳＴが誤ってローレベルに変化しないよう、ローレベルとハイレベルとを区別するしきい値電圧が設定されている。具体的には、高速なアドレス信号ＡＤＤなど他の信号のしきい値電圧は電源電圧ＶＤＤの中間レベル（ＶＤＤ／２）付近に設定される一方、リセット信号ＲＳＴについてはハイレベルのしきい値電圧が０．８ＶＤＤ、ローレベルのしきい値電圧が電源電圧ＶＤＤの２０％のレベル（ＶＤＤ／５）に設定される。一例として、電源電圧ＶＤＤが１．５Ｖである場合、アドレス信号ＡＤＤなど他の信号のしきい値電圧は０．７５Ｖ±１５０ｍＶ程度に設定される一方、リセット信号ＲＳＴのハイレベルのしきい値電圧は１．２Ｖに、ローレベルのしきい値電圧は０．３Ｖに設定される。このようなしきい値電圧のオフセットにより、リセット信号ＲＳＴが誤ってローレベルに反転する危険性が低減されている。しかしながら、既に説明したように、クロストークに起因するノイズが共振を起こした場合、リセット信号ＲＳＴがハイレベルのしきい値を超えてローレベルに反転することがある。このような問題は、後述する共振防止素子の付加によって解決される。
【００２７】
図２に示すように、アドレス信号ＡＤＤ及びリセット信号ＲＳＴは、モジュール基板１１上の複数の半導体チップ１２に対して共通に供給される。具体的に説明すると、アドレス信号ＡＤＤを伝送するアドレス信号配線１４Ａは、複数の半導体チップ１２に対してフライバイ方式（一筆書き方式）で接続され、その終端部は終端抵抗ＲＴを介して終端電位ＶＴＴに接続されている。これに対し、リセット信号ＲＳＴを伝送するリセット信号配線１４Ｒは、リセット端子１３Ｒに接続された共通配線１４Ｒ０と、共通配線１４Ｒ０から分岐した分岐配線１４Ｒ１，１４Ｒ２を含み、半分の半導体チップ１２については分岐配線１４Ｒ１に接続され、残り半分の半導体チップ１２については分岐配線１４Ｒ２に接続される。
【００２８】
ここで、アドレス信号配線１４Ａとリセット信号配線１４Ｒ１，１４Ｒ２は、モジュール基板１１上において隣接しながら併走する部分を有している。このため、アドレス信号配線１４Ａとリセット信号配線１４Ｒ１，１４Ｒ２との間においてはクロストークが発生する。但し、通常動作時においてはリセット信号ＲＳＴの論理レベルがハイレベルに固定されることから、リセット信号配線１４Ｒ１，１４Ｒ２からアドレス信号配線１４Ａへのクロストークは生じない。これに対し、通常動作時においてはアドレス信号ＡＤＤの論理レベルが高速に変化するため、アドレス信号配線１４Ａからリセット信号配線１４Ｒ１，１４Ｒ２へのクロストークが問題となる。
【００２９】
本実施形態では、クロストークに起因するノイズが共振を起こさないよう、リセット信号配線１４Ｒ１，１４Ｒ２の終端部に共振防止素子１５が接続されている。共振防止素子１５は、アドレス信号配線１４Ａからリセット信号配線１４Ｒ１，１４Ｒ２へのクロストークによって、通常動作時におけるアドレス信号ＡＤＤの周期的な変化がリセット信号配線１４Ｒ１，１４Ｒ２上での共振を引き起こさないよう、リセット信号の系を開管でないようにし、リセット信号ＲＳＴをハイレベルに固定する役割を果たす。
【００３０】
図１を用いて説明したように、共振は、配線の長さＬと信号の周波数λとが所定の関係を満たした場合に発生する。ここで、配線の長さＬとは、図６（ａ）に示すように分岐されたリセット信号配線１４Ｒ１，１４Ｒ２の端部ＮＴ１，ＮＴ２間の距離に相当するとともに、図６（ｂ）に示すようにマザーボード上の配線２３によって複数の半導体モジュール１０ａが共通接続されている場合には、ある半導体モジュール１０ａ上の端部ＮＴ１又はＮＴ２と、別の半導体モジュール１０ａ上の端部ＮＴ１又はＮＴ２との距離にも相当する。つまり、システム構成によって複数のＬが存在することになる。一方、周波数λは、周期的に変化しうる信号の周波数に相当し、本実施形態ではアドレス信号ＡＤＤの周波数に相当する。アドレス信号ＡＤＤの周波数は基本クロックの周波数に依存するが、基本クロックの周波数は切り替え可能であることが多いため、同じ半導体モジュール１０ａであっても複数の周波数λが想定される。したがって、共振防止素子１５の特性としては、これら複数の長さＬと複数の周波数λとの組み合わせによって生じうる共振を防止可能な特性が求められる。
【００３１】
図７は、共振防止素子１５として使用可能ないくつかの終端素子を示す図である。これらはいずれもリセット信号の系を開管でなくする働きを有する。
【００３２】
図７（ａ）は、共振防止素子１５として抵抗素子Ｒを用いた例を示す。抵抗素子Ｒの一端はリセット信号配線１４Ｒの端部ＮＴ（図２に示す例ではＮＴ１及びＮＴ２）に接続され、抵抗素子Ｒの他端は電源電位ＶＤＤに接続されている。共振防止素子１５として抵抗素子Ｒを用いれば、リセット信号配線１４Ｒのレベルが低下すると抵抗素子Ｒを介して電流が流れるため、リセット信号配線１４Ｒのレベルの低下が防止される。
【００３３】
図７（ｂ）は、共振防止素子１５として容量素子Ｃを用いた例を示す。容量素子Ｃの一端はリセット信号配線１４Ｒの端部ＮＴ（図２に示す例ではＮＴ１及びＮＴ２）に接続され、容量素子Ｃの他端は接地電位ＶＳＳに接続されている。共振防止素子１５として容量素子Ｃを用いれば、容量素子Ｃが常に電源電圧ＶＤＤに充電されるため、リセット信号配線１４Ｒのレベルの低下が防止される。尚、容量素子Ｃの他端を接地電位ＶＳＳに接続する代わりに電源電位ＶＤＤに接続しても構わない。
【００３４】
図７（ｃ）は、共振防止素子１５として抵抗素子Ｒと容量素子Ｃの直列回路を用いた例を示す。容量素子Ｃの一端はリセット信号配線１４Ｒの端部ＮＴ（図２に示す例ではＮＴ１及びＮＴ２）に接続され、抵抗素子Ｒの一端は電源電位ＶＤＤに接続されている。共振防止素子１５として抵抗素子Ｒと容量素子Ｃの直列回路を用いれば、これが時定数回路、いわゆるＡＣ終端として機能するため、リセット信号配線１４Ｒのレベルの低下が防止される。尚、抵抗素子Ｒの一端を電源電圧ＶＤＤに接続する代わりに接地電位ＶＳＳに接続しても構わない。
【００３５】
図７（ｄ）は、共振防止素子１５としてダイオードＤを用いた例を示す。ダイオードＤのアノードはリセット信号配線１４Ｒの端部ＮＴ（図２に示す例ではＮＴ１及びＮＴ２）に接続され、ダイオードＤのカソードは電源電位ＶＤＤに接続されている。共振防止素子１５としてダイオードＤを用いれば、図７（ｂ）に示した回路と同じ機能が実現される。
【００３６】
そして、上述した長さＬと周波数λとの組み合わせに応じ、共振防止素子１５の素子定数を適切に選択すれば、クロストークに起因するノイズによってリセット信号配線１４Ｒ上で共振が生じることが無くなる。
【００３７】
図８は、本発明の好ましい第２の実施形態による半導体モジュール１０ｂの構成を示す模式図である。
【００３８】
図８に示す半導体モジュール１０ｂは、リセット信号配線１４Ｒが複数の半導体チップ１２に対してフライバイ方式（一筆書き方式）で接続されている点において、図２に示した半導体モジュール１０ａと相違している。その他の点については図２に示した半導体モジュール１０ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００３９】
本実施形態においても、リセット信号配線１４Ｒの終端部には共振防止素子１５が接続されている。但し、本実施形態ではリセット信号配線１４Ｒの終端部が一つしか存在しないことから、単体の半導体モジュール１０ｂ上では開管は構成されない。しかしながら、図６（ｃ）に示すように、マザーボード上の配線２３を介して複数の半導体モジュール１０ｂが共通接続されると開管が構成され、ある半導体モジュール１０ｂ上の端部ＮＴ３と、別の半導体モジュール１０ｂ上の端部ＮＴ３との長さＬに基づいて共振が発生する。したがって、本実施形態においては、マザーボード上の配線２３を介した長さＬを考慮して、共振防止素子１５の素子定数を選択すればよい。
【００４０】
図９は、本発明の好ましい第３の実施形態による半導体モジュール１０ｃの構成を示す模式図である。
【００４１】
図９に示す半導体モジュール１０ｃは、共振防止素子１５を削除する代わりにリセット信号配線１４Ｒに抵抗素子１６が挿入されている点において、図２に示した半導体モジュール１０ａと相違している。その他の点については図２に示した半導体モジュール１０ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００４２】
抵抗素子１６は、リセット信号配線１４Ｒ上におけるレベルの変化を減衰させる役割を果たす。本実施形態においては、リセット信号配線１４Ｒのうち共通配線１４Ｒ０の部分に抵抗素子１６が挿入されているが、これに加え、分岐配線１４Ｒ１或いは１４Ｒ２に抵抗素子１６を挿入しても構わない。本実施形態では、リセット信号配線１４Ｒの終端部ＮＴ１，ＮＴ２が開放されるが、抵抗素子１６の挿入によってリセット信号配線１４Ｒ上におけるレベルの変化が抑制されるため、共振の発生を防止することができる。また、図示しないが、リセット信号配線１４Ｒ上に抵抗素子１６を挿入し、且つ、リセット信号配線１４Ｒの終端部ＮＴ１，ＮＴ２に共振防止素子１５を接続しても構わない。
【００４３】
図１０は、本発明の好ましい第４の実施形態による半導体モジュール１０ｄの構成を示す模式図である。
【００４４】
図１０に示す半導体モジュール１０ｄは、共振防止素子１５を削除する代わりにリセット信号配線１４Ｒに抵抗素子１６が挿入されている点において、図８に示した半導体モジュール１０ｂと相違している。その他の点については図８に示した半導体モジュール１０ｃと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態においてもリセット信号配線１４Ｒの終端部ＮＴ３が開放されるが、抵抗素子１６の挿入によってリセット信号配線１４Ｒ上におけるレベルの変化が抑制されるため、共振の発生を防止することができる。また、図示しないが、リセット信号配線１４Ｒ上に抵抗素子１６を挿入し、且つ、リセット信号配線１４Ｒの終端部ＮＴ３に共振防止素子１５を接続しても構わない。
【００４５】
図１１は、本発明の好ましい第５の実施形態による半導体モジュール１０ｅの構成を示す模式図である。
【００４６】
図１１に示す半導体モジュール１０ｅは、モジュール基板１１上にレジスタバッファ１７が搭載されている点において、図２に示した半導体モジュール１０ａと大きく相違している。レジスタバッファ１７は、アドレス信号ＡＤＤやコマンド信号ＣＭＤなどをバッファリングする半導体チップであり、マザーボード上のコントローラ２２から出力されるアドレス信号ＡＤＤやコマンド信号ＣＭＤなどは一旦レジスタバッファ１７に入力され、レジスタバッファ１７にてバッファリングされたアドレス信号ＡＤＤやコマンド信号ＣＭＤなどが各半導体チップ１２に供給される。その際、通常の構成では、左側半分の半導体チップ１２に供給するアドレス信号ＡＤＤと、右側半分に供給するアドレス信号ＡＤＤとは互いに極性が逆とされる。これは、同時スイッチングノイズの防止や、コネクタに流れる終端電流（ＶＴＴ電流）を低減するためである。また、レジスタバッファ１７の代わりにメモリバッファを搭載するメモリモジュールも存在する。
【００４７】
リセット信号ＲＳＴについてもレジスタバッファ１７に供給される。但し、レジスタバッファ１７はリセット信号ＲＳＴをバッファリングするのではなく、他の半導体チップ１２と同様、リセット信号配線１４Ｒに共通接続される。リセット信号ＲＳＴが活性化すると、レジスタバッファ１７もリセットされる。
【００４８】
その他の点については図２に示した半導体モジュール１０ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態においても、図２に示した半導体モジュール１０ａと同様の効果を得ることが可能となる。尚、図１１に示す例ではリセット信号配線１４Ｒを分岐させているが、図８に示した例のようにリセット信号配線１４Ｒを半導体チップ１２にフライバイ方式で接続しても構わない。
【００４９】
図１２は、本発明の好ましい第６の実施形態による半導体モジュール１０ｆの構成を示す模式図である。
【００５０】
図１２に示す半導体モジュール１０ｆは、モジュール基板１１上にレジスタバッファ１７が搭載されている点において、図９に示した半導体モジュール１０ｃと大きく相違している。その他の点については図９に示した半導体モジュール１０ｃと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態においても、図９に示した半導体モジュール１０ｃと同様の効果を得ることが可能となる。図１２分岐配線１４Ｒ２に抵抗素子１６を挿入しているが、これに加えて共通配線１４Ｒ０に抵抗素子１６を挿入しても構わない。尚、図１２に示す例ではリセット信号配線１４Ｒを分岐させているが、図１０に示した例のようにリセット信号配線１４Ｒを半導体チップ１２にフライバイ方式で接続しても構わない。その場合は、図１０と同様に抵抗素子１６を挿入すれば良い。
【００５１】
図１３は、チャネルＣｈＡ，ＣｈＢを備える半導体モジュール１０ｇにおいて共振防止素子１５として抵抗素子Ｒを用いた場合の配線モデルである。
【００５２】
図１３に示す出力ドライバＤＲＶはコントローラ２２に含まれる回路であり、リセット信号ＲＳＴを半導体モジュール１０ｇに供給する。チャネルＣｈＡとチャネルＣｈＢは独立に動作するため、アドレス信号ＡＤＤなどは個別に供給されるが、リセット信号ＲＳＴについては共通に供給される。上述の通り、リセット信号ＲＳＴは通常動作時においてハイレベルに固定されるため、抵抗素子Ｒを介してリセット信号配線１４Ｒが電源電圧ＶＤＤに接続されていても問題はない。しかしながら、リセット時においてはリセット信号ＲＳＴの電圧がしきい値電圧以下となる必要があることから、抵抗素子Ｒの抵抗値はこれを考慮して設計する必要がある。
【００５３】
一例として、電源電圧ＶＤＤが１．５Ｖ、リセット信号ＲＳＴのローレベルのしきい値電圧が０．３Ｖ、出力ドライバＤＲＶのオン抵抗Ｒｏｎが１９Ωである場合を考えると、リセット時（すなわち出力ドライバＤＲＶがローレベルを出力する場合）において、リセット信号配線１４Ｒのレベルを０．３Ｖ未満にするためには、抵抗素子Ｒの抵抗値は１５２Ω超とする必要がある。例えばある程度のマージンを確保し、抵抗素子Ｒの抵抗値を２００Ω程度に設計すればよい。
【００５４】
図１４は、半導体モジュール１０ｇにおいて生じる共振現象をシミュレーションするための配線モデルである。
【００５５】
図１４に示すように、半導体モジュール１０ｇは１６個のＤＲＡＭを含み、それぞれ８個のＤＲＡＭからなるチャネルＣｈＡ，ＣｈＢに分離されている。上述の通り、チャネルＣｈＡ，ＣｈＢに供給されるアドレス信号ＡＤＤなどはそれぞれ別個の信号である一方、リセット信号ＲＳＴについては共通である。ここで、アドレス信号配線１４Ａ及びリセット信号配線１４Ｒに付加された抵抗成分、容量成分、長さを図１４に示す通りとし、チャネルＣｈＡに供給するアドレス信号ＡＤＤ１とチャネルＣｈＢに供給するアドレス信号ＡＤＤ２を互いに逆相の信号とした場合にリセット信号配線１４Ｒに現れるノイズについてシミュレーションした。アドレス信号ＡＤＤ１，ＡＤＤ２の周波数は１３３ＭＨｚとした。
【００５６】
図１５は、リセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２を開放した場合のシミュレーション結果である。図１５に示すように、リセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２を開放すると、リセット信号ＲＳＴをハイレベルに固定しているにもかかわらず、共振現象によってリセット信号配線１４Ｒ上のレベルが大きく変動していることが分かる。その振幅は端部ＮＴ１，ＮＴ２に近いほど大きくなっており、開管が共振を起こしていることが分かる。
【００５７】
図１６は、リセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２に２００Ωの抵抗素子Ｒをそれぞれ接続した場合のシミュレーション結果である。図１６に示すように、リセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２に２００Ωの抵抗素子Ｒをそれぞれ接続すると、共振現象が大幅に抑制されることが分かる。
【００５８】
図１７は、チャネルＣｈＡ，ＣｈＢを備える半導体モジュール１０ｈにおいて共振防止素子１５として容量素子Ｃを用いた場合の配線モデルである。容量素子Ｃは直流抵抗が十分に大きいことから、その容量値については共振を抑制する観点から設計すればよい。一例として、出力ドライバＤＲＶのオン抵抗Ｒｏｎが１９Ωであり、配線モデルが図１４に示した例と同様である場合、容量素子Ｃの容量値を１５ｐＦ程度に設計すればよい。
【００５９】
図１８は、リセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２に１５ｐＦの容量素子Ｃをそれぞれ接続した場合のシミュレーション結果である。シミュレーション条件は上記と同様である。図１８に示すように、リセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２に１５ｐＦの容量素子Ｃをそれぞれ接続すると、共振現象が大幅に抑制されることが分かる。
【００６０】
図１９は、チャネルＣｈＡ，ＣｈＢを備える半導体モジュール１０ｉにおいてリセット信号配線１４Ｒに抵抗素子１６を挿入した場合の配線モデルである。図１９に示す例では、抵抗素子１６が分岐配線１４Ｒ１，１４Ｒ２にそれぞれ挿入されている。本例では、図１３に示した例と異なり、リセット信号配線１４Ｒがプルアップされないことから、その抵抗値については共振を抑制する観点から設計すればよい。一例として、出力ドライバＤＲＶのオン抵抗Ｒｏｎが１９Ωであり、配線モデルが図１４に示した例と同様である場合、抵抗素子１６の抵抗値を１０Ω程度に設計すればよい。
【００６１】
図２０は、分岐配線１４Ｒ１，１４Ｒ２に１０Ωの抵抗素子１６をそれぞれ挿入した場合のシミュレーション結果である。シミュレーション条件は上記と同様である。図２０に示すように、分岐配線１４Ｒ１，１４Ｒ２に１０Ωの抵抗素子１６をそれぞれ挿入すると、共振現象が大幅に抑制されることが分かる。
【００６２】
以上、リセット信号配線１４Ｒに共振防止素子を接続することによって共振現象を防止した例について説明した。以下、クロストークの元となる信号源の周波数等を考慮して、リセット信号配線が共振しない長さに設計する方法について説明する。
【００６３】
図２１は、共振周波数と配線の長さと関係を示す表であり、（ａ）はクロック周波数が５３３２６６ＭＨｚである場合を示し、（ｂ）はクロック周波数が６６７ＭＨｚである場合を示している。
【００６４】
共振現象は、配線の長さをｄ、クロック周波数をｆ０、伝搬時間をｔｐｄとした場合、
ｄ＝Ｎ／｛２（ｆ０／２ｎ）ｔｐｄ｝
が満たされると発生する。ここで、ｎ及びＮは任意の自然数である。一例として、クロック周波数ｆ０＝５３３ＭＨｚ、伝搬時間ｔｐｄが８．８１ｎｓ／ｍであるとすると、ｄ＝２１３ｍｍである場合に共振周波数２６６ＭＨｚの基本振動が生じる。また、クロック周波数ｆ０＝６６７ＭＨｚ、伝搬時間ｔｐｄが１０．５ｎｓ／ｍであるとすると、ｄ＝１４３ｍｍである場合に共振周波数３３３ＭＨｚの基本振動が生じる。配線の長さｄがその整数倍であれば各種共振が生じることになる。
【００６５】
したがって、そもそも共振を生じにくくするためには、開管を構成するリセット信号配線１４Ｒの長さｄを共振の生じない長さに設定すればよい。具体的には、図６（ａ）に示す構成であれば端部ＮＴ１からＮＴ２までの距離を共振の生じない長さに設定すれば良く、図６（ｂ）に示す構成であれば、上記に加え、一方の半導体モジュール１０ａの端部ＮＴ１又はＮＴ２から他方の半導体モジュール１０ａの端部ＮＴ１又はＮＴ２までの距離を共振の生じない長さに設定すれば良く、図６（ｃ）に示す構成であれば、一方の半導体モジュール１０ｂの端部ＮＴ３から他方の半導体モジュール１０ｂの端部ＮＴ３までの距離を共振の生じない長さに設定すれば良い。
【００６６】
次に、リセット信号配線がそもそも共振しにくくなるよう、開管構造の長さを長くする方法、或いは、開管構造をなくす方法について説明する。
【００６７】
図２２は、それぞれチャネルＣｈＡ，ＣｈＢを備える半導体モジュールが２つのスロットｓｌｏｔ０，ｓｌｏｔ１に接続された状態を示す模式的な配線図である。図２２に示すように、各スロットのチャネルＣｈＡ，ＣｈＢに供給するリセット信号配線１４Ｒを全て短絡した場合、図６（ｂ）又は図６（ｃ）を用いて説明したように開管が形成される。ここで、図２１に示した基本振動の奇数倍の振動は、開管の両端が逆相となるため、チャネルＣｈＡに供給されるアドレス信号ＡＤＤとチャネルＣｈＢに供給されるアドレス信号ＡＤＤとが逆相となる場合に共振が生じやすい。これに対し、図２１に示した基本振動の偶数倍の振動は、開管の両端が同相となるため、チャネルＣｈＡに供給されるアドレス信号ＡＤＤとチャネルＣｈＢに供給されるアドレス信号ＡＤＤとが同相となる場合に共振が生じやすい。
【００６８】
図２３は第１の改良例であり、チャネルＣｈＡに供給するリセット信号配線１４ＲとチャネルＣｈＢに供給するリセット信号配線１４Ｒとを完全に分離した例である。本例を実現するためには、マザーボード上のメモリコントローラ２２にチャネルＣｈＡ用の出力ドライバＤＲＶとチャネルＣｈＢ用の出力ドライバＤＲＶを設ける必要がある。本例のようにチャネルＣｈＡに供給するリセット信号配線１４ＲとチャネルＣｈＢに供給するリセット信号配線１４Ｒとを完全に分離すれば、チャネルＣｈＡとチャネルＣｈＢに跨る開管が形成されないことから、これらのチャネルに逆相のアドレス信号ＡＤＤが供給された場合であっても、基本振動の奇数倍の振動を持つ共振は生じにくくなる。
【００６９】
図２４は第２の改良例であり、チャネルＣｈＡに供給するリセット信号配線１４ＲとチャネルＣｈＢに供給するリセット信号配線１４Ｒをコントローラ２２の近傍で分離した例である。本例においては、メモリコントローラ２２にチャネルＣｈＡ用の出力ドライバＤＲＶとチャネルＣｈＢ用の出力ドライバＤＲＶを設ける必要はない。本例ではチャネルＣｈＡに供給するリセット信号配線１４ＲとチャネルＣｈＢに供給するリセット信号配線１４Ｒとが完全には分離されない。しかしながら、実際にはスロット間の距離に比べ、メモリコントローラ２２とスロットとの距離は十分に長いことから、図２２に示した配線例と比べて開管の長さが大幅に長くなる。これにより、図２１に示した共振の生じる長さを容易に外すことが可能となるとともに、共振の起こり得る周波数を極端に下げて実質共振の発生を防ぐことが可能になる。
【００７０】
図２５は第３の改良例であり、各スロットの各チャネルに供給するリセット信号配線１４Ｒを全てコントローラ２２の近傍で分離した例である。本例によれば、図２４に示す改良例の効果に加え、同一チャネル内において形成される開管についても長さが大幅に長くなることから、共振の生じる長さを容易に外すことが可能となるとともに、共振の起こり得る周波数を極端に下げて実質共振の発生を防ぐことが可能になる。
【００７１】
図２６は第４の改良例であり、チャネルＣｈＡに供給するリセット信号配線１４ＲとチャネルＣｈＢに供給するリセット信号配線１４Ｒとを完全に分離するとともに、異なるスロットに対応する配線をコントローラ２２の近傍で分離した例である。本例によれば、異なるチャネル間においては図２３に示した例と同じ効果が得られるとともに、同じチャネル内においては図２５に示した例と同じ効果が得られる。
【００７２】
図２７は第５の改良例であり、各スロットの各チャネルに供給するリセット信号配線１４Ｒを全て完全に分離した例である。本例を実現するためには、メモリコントローラ２２に４つの出力ドライバＤＲＶを設ける必要がある。本例によれば、マザーボード上の配線２３を介した開管が形成されないため、共振が非常に生じにくくなる。
【００７３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７４】
例えば、上記実施形態においては、アドレス信号ＡＤＤの変化によってリセット信号ＲＳＴが共振を起こすケースを例に挙げ、これを防止する方法について説明したが、本発明がこれに限定されるものではない。したがって、アドレス信号に限らず通常動作時において論理レベルが変化する信号によって、リセット信号に限らず通常動作時において論理レベルが固定される信号が共振現象を起こす全てのケースに対し、本発明の適用が可能である。
【符号の説明】
【００７５】
２ 開管
４ リセット信号
１０ａ〜１０ｉ 半導体モジュール
１１ モジュール基板
１２ 半導体チップ
１３ 端子
１３Ａ アドレス端子
１３Ｒ リセット端子
１４Ａ アドレス信号配線
１４Ｒ リセット信号配線
１４Ｒ０ 共通配線
１４Ｒ１，１４Ｒ２ 分岐配線
１５ 共振防止素子
１６ 抵抗素子
１７ レジスタバッファ
２０ マザーボード
２１ スロット
２２ コントローラ
２３ 配線
３０Ａ アドレスコマンド端子
３０Ｄ データ入出力端子
３０Ｒ リセット端子
３１ リードライト制御回路
３２ メモリセルアレイ
ＡＤＤ アドレス信号
Ｃ 容量素子
Ｄ ダイオード
ＮＴ，ＮＴ１〜ＮＴ３ 終端部
Ｒ 抵抗素子
ＲＳＴ リセット信号
ＲＴ 終端抵抗
【技術分野】
【０００１】
本発明は半導体モジュール及びこれを搭載したマザーボードに関し、特に、リセット信号のように通常動作時において論理レベルが固定される信号とアドレス信号のように通常動作時において論理レベルが変化する信号とが供給される半導体モジュール及びこれを搭載したマザーボードに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体チップには、リセット信号を入力するためのリセット端子が設けられていることがある（特許文献１参照）。リセット信号は電源投入直後の起動時などにおいて活性化され、これによりチップ全体が初期化される。リセット信号はチップ全体を初期化する必要がある場合にのみ活性化されることから、起動後の通常動作時においては非活性レベルに固定される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−９５２７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、コントローラ側からリセット信号を正しく非活性レベルに固定しているにもかかわらず、リセット信号が偶発的に活性化してしまい、これにより半導体チップが初期化されるという現象が現れることがあった。その原因について本発明者らが鋭意研究を重ねた結果、他の信号配線からのクロストークによってリセット信号配線上で共振現象が発生し、これによってリセット信号が意図せずに活性化することが明らかとなった。
【課題を解決するための手段】
【０００５】
本発明者らはさらに研究を進めた結果、リセット信号配線上における共振現象を防止するためのいくつかの手段を見いだした。そのうちの一つは、共振防止素子をリセット信号配線に接続するという方法である。別の手段としては、クロストークの元となる信号源の周波数等を考慮して、リセット信号配線が共振しない長さに設計するというものである。さらに別の手段としては、リセット信号配線がそもそも共振しにくくなるよう、開管構造を避けるというものである。本発明は、このような技術的知見に基づいてなされたものである。
【０００６】
本発明の一側面による半導体モジュールは、リセット信号が供給されるリセット端子及び前記リセット信号の活性化に応答してリセットされる内部回路をそれぞれ含む複数の半導体チップと、前記複数の半導体チップが搭載されたモジュール基板とを備え、前記モジュール基板は、前記複数の半導体チップにそれぞれ設けられた前記リセット端子に共通接続されたリセット信号配線と、前記リセット信号配線に接続された共振防止素子とを備えることを特徴とする。
【０００７】
本発明の他の側面による半導体モジュールは、モジュール基板と、互いに併走するよう前記モジュール基板に設けられた第１及び第２の信号配線と、前記モジュール基板に搭載され、前記第１及び第２の信号配線を介して第１及び第２の信号が供給される半導体チップと、前記第１の信号配線に接続された共振防止素子とを備え、前記第１の信号は、起動時において第１の論理レベルに活性化されるとともに、起動後の通常動作時において第２の論理レベルに固定され、前記第２の信号は、前記通常動作時において前記第１の論理レベルと前記第２の論理レベルとの間で変化し、前記共振防止素子は、前記第２の信号配線から前記第１の信号配線へのクロストークによって、前記通常動作時における前記第２の信号の周期的な変化が前記第１の信号配線上での共振を引き起こさないよう、前記第１の信号を前記第２の論理レベルに固定することを特徴とする。
【０００８】
また、本発明によるマザーボードは、上記の半導体モジュールと、該半導体モジュールに少なくとも前記リセット信号を供給するコントローラとが搭載されていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、リセット信号のように通常動作時において論理レベルが固定される信号が共振現象によって活性化されることがなくなる。
【図面の簡単な説明】
【００１０】
【図１】開管の共振モードを説明するための模式図である。
【図２】本発明の好ましい第１の実施形態による半導体モジュール１０ａの構成を示す模式図である。
【図３】半導体チップ１２がＤＲＡＭである場合の構成を示す模式的なブロック図である。
【図４】半導体モジュール１０ａが搭載されたマザーボード２０の模式図である。
【図５】マザーボード２０上の配線の一例を示す図である。
【図６】共振が生じるリセット信号配線１４Ｒの長さを説明するための模式図である。
【図７】共振防止素子１５として使用可能ないくつかの終端素子を示す図である。
【図８】本発明の好ましい第２の実施形態による半導体モジュール１０ｂの構成を示す模式図である。
【図９】本発明の好ましい第３の実施形態による半導体モジュール１０ｃの構成を示す模式図である。
【図１０】本発明の好ましい第４の実施形態による半導体モジュール１０ｄの構成を示す模式図である。
【図１１】本発明の好ましい第５の実施形態による半導体モジュール１０ｅの構成を示す模式図である。
【図１２】本発明の好ましい第６の実施形態による半導体モジュール１０ｆの構成を示す模式図である。
【図１３】チャネルＣｈＡ，ＣｈＢを備える半導体モジュール１０ｇにおいて共振防止素子１５として抵抗素子Ｒを用いた場合の配線モデルである。
【図１４】半導体モジュール１０ｇにおいて生じる共振現象をシミュレーションするための配線モデルである。
【図１５】半導体モジュール１０ｇにおいてリセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２を開放した場合のシミュレーション結果である。
【図１６】半導体モジュール１０ｇにおいてリセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２に２００Ωの抵抗素子Ｒをそれぞれ接続した場合のシミュレーション結果である。
【図１７】チャネルＣｈＡ，ＣｈＢを備える半導体モジュール１０ｈにおいて共振防止素子１５として容量素子Ｃを用いた場合の配線モデルである。
【図１８】半導体モジュール１０ｈにおいてリセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２に１５ｐＦの容量素子Ｃをそれぞれ接続した場合のシミュレーション結果である。
【図１９】チャネルＣｈＡ，ＣｈＢを備える半導体モジュール１０ｉにおいてリセット信号配線１４Ｒに抵抗素子１６を挿入した場合の配線モデルである。
【図２０】半導体モジュール１０ｉにおいて分岐配線１４Ｒ１，１４Ｒ２に１０Ωの抵抗素子１６をそれぞれ挿入した場合のシミュレーション結果である。
【図２１】共振周波数と配線の長さと関係を示す表であり、（ａ）はクロック周波数が５３３ＭＨｚである場合を示し、（ｂ）はクロック周波数が６６７ＭＨｚである場合を示している。
【図２２】それぞれチャネルＣｈＡ，ＣｈＢを備える半導体モジュールが２つのスロットｓｌｏｔ０，ｓｌｏｔ１に接続された状態を示す模式的な配線図である。
【図２３】第１の改良例を示す模式的な配線図である。
【図２４】第２の改良例を示す模式的な配線図である。
【図２５】第３の改良例を示す模式的な配線図である。
【図２６】第４の改良例を示す模式的な配線図である。
【図２７】第５の改良例を示す模式的な配線図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態について説明する前に、本発明が問題とする共振現象の発生メカニズムについて、励振元がアドレス信号、励振先がリセット信号である場合を例に説明する。
【００１２】
リセット信号配線が共振を起こすのは、リセット信号を伝送するリセット信号配線が開管として働くケースである。開管は、両端部が「腹」となる共振モードである。開管の長さをＬとした場合、図１（ａ）に示すようにＬ＝λ／２が基本振動周波数となり、図１（ｂ）〜（ｅ）に示すように基本振動周波数の整数倍においても共振する。図１（ａ）〜（ｅ）において符号２は長さＬの開管、符号４は共振しているリセット信号である。
【００１３】
ここで、図１（ａ），（ｃ），（ｅ）に示すように、基本振動周波数の奇数倍の共振モードでは開管の両端が逆相となるため、開管の両端が互いに逆相に励振される条件が成立すると基本振動周波数の奇数倍の共振モードが発生しやすくなる。開管の両端が互いに逆相に励振される条件としては、開管の一端に隣接して設けられたアドレス信号配線上のアドレス信号と、開管の他端に隣接して設けられたアドレス信号配線上のアドレス信号とが互いに異なる信号であり、これらアドレス信号が偶発的に逆相となるケースが挙げられる。
【００１４】
一方、図１（ｂ），（ｄ）に示すように、基本振動周波数の偶数倍の共振モードでは開管の両端が同相となるため、開管の両端が互いに同相に励振される条件では基本振動周波数の偶数倍の共振モードが発生しやすくなる。開管の両端が互いに同相に励振される条件としては、開管の一端及び他端に隣接して設けられたアドレス信号配線上のアドレス信号が同じ信号であるケースが挙げられる。
【００１５】
リセット信号配線が共振を起こすと、単にクロストークによって生じるノイズよりもかなり大きなレベルでリセット信号が振動する。このため、単なるクロストークでは反転しないリセット信号が共振によって反転してしまうことがある。このような共振現象を防止するためには、共振防止素子をリセット信号配線に接続する、リセット信号配線を共振しない長さに設計する、或いは、リセット信号配線が開管構造とならないよう設計するといった手段が考えられる。これらの手段は単独で用いても構わないが、２つ又は３つの手段を併用すればより効果的である。
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図２は、本発明の好ましい第１の実施形態による半導体モジュール１０ａの構成を示す模式図である。
【００１８】
図２に示すように、本実施形態による半導体モジュール１０ａは、モジュール基板１１と、モジュール基板１１に搭載された複数の半導体チップ１２とを備える。半導体チップ１２の種類については特に限定されないが、一例としてＤＲＡＭなどの半導体メモリが挙げられる。半導体チップ１２としてＤＲＡＭなどの半導体メモリを用いれば、半導体モジュール１０ａはメモリモジュールを構成する。
【００１９】
図３は、半導体チップ１２がＤＲＡＭである場合の構成を示す模式的なブロック図である。
【００２０】
図３に示すように、半導体チップ１２がＤＲＡＭである場合、外部端子としてアドレスコマンド端子３０Ａ、データ入出力端子３０Ｄ及びリセット端子３０Ｒが少なくとも設けられる。これらの端子３０Ａ，３０Ｄ，３０Ｒはリードライト制御回路３１に接続されている。リードライト制御回路３１は、メモリセルアレイ３２へのアクセスを制御するための回路であり、アクセス先のアドレスはアドレスコマンド端子３０Ａを介して供給されるアドレス信号ＡＤＤによって指定される。したがって、アドレスコマンド端子３０Ａを介して供給されるコマンドＣＭＤがリード動作を示している場合には、メモリセルアレイ３２に保持されたデータのうち、アドレス信号ＡＤＤによって指定されるアドレスに保持されたデータがデータ入出力端子３０Ｄから出力される。また、アドレスコマンド端子３０Ａを介して供給されるコマンドＣＭＤがライト動作を示している場合には、データ入出力端子３０Ｄから入力されるデータが、アドレス信号ＡＤＤによって指定されるアドレスに書き込まれる。
【００２１】
また、リセット端子３０Ｒは、リセット信号ＲＳＴが入力される端子であり、リセット信号ＲＳＴが活性化すると半導体チップ１２の内部回路がリセットされる。内部回路とは、リードライト制御回路３１及びメモリセルアレイ３２を含む半導体チップ１２の全体回路を指す。
【００２２】
半導体モジュール１０ａは、実使用時においては図４に示すようにマザーボード２０に搭載される。マザーボード２０にはスロット２１が設けられており、スロット２１に半導体モジュール１０ａが挿入されている。また、マザーボード２０にはコントローラ２２が実装されており、マザーボード２０に設けられた配線２３及びスロット２１を介して半導体モジュール１０ａに接続されている。コントローラ２２は半導体モジュール１０ａを制御するための半導体チップである。したがって、半導体モジュール１０ａがメモリモジュールである場合、コントローラ２２としてはメモリコントローラが用いられる。
【００２３】
図４に示すように、マザーボード２０には複数のスロット２１を設けることができる。各スロット２１に挿入された半導体モジュール１０ａは、コントローラ２２に対して個別に又は共通に接続される。一例として、図５に示すように、一方のスロット２１に半導体モジュール１０ａ−０が挿入され、他方のスロット２１に半導体モジュール１０ａ−１が挿入されている場合、半導体モジュール１０ａ−０，１０ａ−１に含まれる半導体チップのうち、チャネルＣｈＡに属する半導体チップがコントローラ２２に共通接続され、同様に、チャネルＣｈＢに属する半導体チップがコントローラ２２に共通接続される。この場合、チャネルＣｈＡとチャネルＣｈＢは独立して動作するため、例えばコントローラ２２からチャネルＣｈＡに供給する信号（例えばアドレス信号ＡＤＤ）と、コントローラ２２からチャネルＣｈＢに供給する信号（例えばアドレス信号ＡＤＤ）の出力タイミングやその論理レベルは互いに無関係となる。但し、この場合であっても、リセット信号ＲＳＴについては各チャネルＣｈＡ，ＣｈＢに対して共通の配線が用いられることがある。
【００２４】
図２に戻って、モジュール基板１１にはスロット２１上の電極に接続される複数の端子１３が設けられている。したがって、例えばコントローラ２２から出力されるアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、リセット信号ＲＳＴなどは、それぞれ対応する端子１３を介して半導体チップ１２に供給され、半導体チップ１２とコントローラ２２との間で送受信されるデータＤＱは対応する端子１３を介して授受される。
【００２５】
ここで、図２に示す端子１３Ａはアドレス信号ＡＤＤが入力される端子であり、端子１３Ｒはリセット信号ＲＳＴが入力される端子である。アドレス信号ＡＤＤとは、半導体チップに対してアクセス先のアドレスを指定するための信号であり、リセット信号ＲＳＴとは半導体チップ１２をリセットするための信号である。特に限定されるものではないが、半導体チップ１２がＤＤＲ３（Double Data Rate 3）型のＤＲＡＭである場合、リセット信号ＲＳＴの活性レベルはローレベルであり、電源投入後の起動時において一時的にローレベルとされ、その後の通常動作時においてはハイレベル（非活性レベル）に固定される。
【００２６】
また、通常動作時においてリセット信号ＲＳＴが誤ってローレベルに変化しないよう、ローレベルとハイレベルとを区別するしきい値電圧が設定されている。具体的には、高速なアドレス信号ＡＤＤなど他の信号のしきい値電圧は電源電圧ＶＤＤの中間レベル（ＶＤＤ／２）付近に設定される一方、リセット信号ＲＳＴについてはハイレベルのしきい値電圧が０．８ＶＤＤ、ローレベルのしきい値電圧が電源電圧ＶＤＤの２０％のレベル（ＶＤＤ／５）に設定される。一例として、電源電圧ＶＤＤが１．５Ｖである場合、アドレス信号ＡＤＤなど他の信号のしきい値電圧は０．７５Ｖ±１５０ｍＶ程度に設定される一方、リセット信号ＲＳＴのハイレベルのしきい値電圧は１．２Ｖに、ローレベルのしきい値電圧は０．３Ｖに設定される。このようなしきい値電圧のオフセットにより、リセット信号ＲＳＴが誤ってローレベルに反転する危険性が低減されている。しかしながら、既に説明したように、クロストークに起因するノイズが共振を起こした場合、リセット信号ＲＳＴがハイレベルのしきい値を超えてローレベルに反転することがある。このような問題は、後述する共振防止素子の付加によって解決される。
【００２７】
図２に示すように、アドレス信号ＡＤＤ及びリセット信号ＲＳＴは、モジュール基板１１上の複数の半導体チップ１２に対して共通に供給される。具体的に説明すると、アドレス信号ＡＤＤを伝送するアドレス信号配線１４Ａは、複数の半導体チップ１２に対してフライバイ方式（一筆書き方式）で接続され、その終端部は終端抵抗ＲＴを介して終端電位ＶＴＴに接続されている。これに対し、リセット信号ＲＳＴを伝送するリセット信号配線１４Ｒは、リセット端子１３Ｒに接続された共通配線１４Ｒ０と、共通配線１４Ｒ０から分岐した分岐配線１４Ｒ１，１４Ｒ２を含み、半分の半導体チップ１２については分岐配線１４Ｒ１に接続され、残り半分の半導体チップ１２については分岐配線１４Ｒ２に接続される。
【００２８】
ここで、アドレス信号配線１４Ａとリセット信号配線１４Ｒ１，１４Ｒ２は、モジュール基板１１上において隣接しながら併走する部分を有している。このため、アドレス信号配線１４Ａとリセット信号配線１４Ｒ１，１４Ｒ２との間においてはクロストークが発生する。但し、通常動作時においてはリセット信号ＲＳＴの論理レベルがハイレベルに固定されることから、リセット信号配線１４Ｒ１，１４Ｒ２からアドレス信号配線１４Ａへのクロストークは生じない。これに対し、通常動作時においてはアドレス信号ＡＤＤの論理レベルが高速に変化するため、アドレス信号配線１４Ａからリセット信号配線１４Ｒ１，１４Ｒ２へのクロストークが問題となる。
【００２９】
本実施形態では、クロストークに起因するノイズが共振を起こさないよう、リセット信号配線１４Ｒ１，１４Ｒ２の終端部に共振防止素子１５が接続されている。共振防止素子１５は、アドレス信号配線１４Ａからリセット信号配線１４Ｒ１，１４Ｒ２へのクロストークによって、通常動作時におけるアドレス信号ＡＤＤの周期的な変化がリセット信号配線１４Ｒ１，１４Ｒ２上での共振を引き起こさないよう、リセット信号の系を開管でないようにし、リセット信号ＲＳＴをハイレベルに固定する役割を果たす。
【００３０】
図１を用いて説明したように、共振は、配線の長さＬと信号の周波数λとが所定の関係を満たした場合に発生する。ここで、配線の長さＬとは、図６（ａ）に示すように分岐されたリセット信号配線１４Ｒ１，１４Ｒ２の端部ＮＴ１，ＮＴ２間の距離に相当するとともに、図６（ｂ）に示すようにマザーボード上の配線２３によって複数の半導体モジュール１０ａが共通接続されている場合には、ある半導体モジュール１０ａ上の端部ＮＴ１又はＮＴ２と、別の半導体モジュール１０ａ上の端部ＮＴ１又はＮＴ２との距離にも相当する。つまり、システム構成によって複数のＬが存在することになる。一方、周波数λは、周期的に変化しうる信号の周波数に相当し、本実施形態ではアドレス信号ＡＤＤの周波数に相当する。アドレス信号ＡＤＤの周波数は基本クロックの周波数に依存するが、基本クロックの周波数は切り替え可能であることが多いため、同じ半導体モジュール１０ａであっても複数の周波数λが想定される。したがって、共振防止素子１５の特性としては、これら複数の長さＬと複数の周波数λとの組み合わせによって生じうる共振を防止可能な特性が求められる。
【００３１】
図７は、共振防止素子１５として使用可能ないくつかの終端素子を示す図である。これらはいずれもリセット信号の系を開管でなくする働きを有する。
【００３２】
図７（ａ）は、共振防止素子１５として抵抗素子Ｒを用いた例を示す。抵抗素子Ｒの一端はリセット信号配線１４Ｒの端部ＮＴ（図２に示す例ではＮＴ１及びＮＴ２）に接続され、抵抗素子Ｒの他端は電源電位ＶＤＤに接続されている。共振防止素子１５として抵抗素子Ｒを用いれば、リセット信号配線１４Ｒのレベルが低下すると抵抗素子Ｒを介して電流が流れるため、リセット信号配線１４Ｒのレベルの低下が防止される。
【００３３】
図７（ｂ）は、共振防止素子１５として容量素子Ｃを用いた例を示す。容量素子Ｃの一端はリセット信号配線１４Ｒの端部ＮＴ（図２に示す例ではＮＴ１及びＮＴ２）に接続され、容量素子Ｃの他端は接地電位ＶＳＳに接続されている。共振防止素子１５として容量素子Ｃを用いれば、容量素子Ｃが常に電源電圧ＶＤＤに充電されるため、リセット信号配線１４Ｒのレベルの低下が防止される。尚、容量素子Ｃの他端を接地電位ＶＳＳに接続する代わりに電源電位ＶＤＤに接続しても構わない。
【００３４】
図７（ｃ）は、共振防止素子１５として抵抗素子Ｒと容量素子Ｃの直列回路を用いた例を示す。容量素子Ｃの一端はリセット信号配線１４Ｒの端部ＮＴ（図２に示す例ではＮＴ１及びＮＴ２）に接続され、抵抗素子Ｒの一端は電源電位ＶＤＤに接続されている。共振防止素子１５として抵抗素子Ｒと容量素子Ｃの直列回路を用いれば、これが時定数回路、いわゆるＡＣ終端として機能するため、リセット信号配線１４Ｒのレベルの低下が防止される。尚、抵抗素子Ｒの一端を電源電圧ＶＤＤに接続する代わりに接地電位ＶＳＳに接続しても構わない。
【００３５】
図７（ｄ）は、共振防止素子１５としてダイオードＤを用いた例を示す。ダイオードＤのアノードはリセット信号配線１４Ｒの端部ＮＴ（図２に示す例ではＮＴ１及びＮＴ２）に接続され、ダイオードＤのカソードは電源電位ＶＤＤに接続されている。共振防止素子１５としてダイオードＤを用いれば、図７（ｂ）に示した回路と同じ機能が実現される。
【００３６】
そして、上述した長さＬと周波数λとの組み合わせに応じ、共振防止素子１５の素子定数を適切に選択すれば、クロストークに起因するノイズによってリセット信号配線１４Ｒ上で共振が生じることが無くなる。
【００３７】
図８は、本発明の好ましい第２の実施形態による半導体モジュール１０ｂの構成を示す模式図である。
【００３８】
図８に示す半導体モジュール１０ｂは、リセット信号配線１４Ｒが複数の半導体チップ１２に対してフライバイ方式（一筆書き方式）で接続されている点において、図２に示した半導体モジュール１０ａと相違している。その他の点については図２に示した半導体モジュール１０ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００３９】
本実施形態においても、リセット信号配線１４Ｒの終端部には共振防止素子１５が接続されている。但し、本実施形態ではリセット信号配線１４Ｒの終端部が一つしか存在しないことから、単体の半導体モジュール１０ｂ上では開管は構成されない。しかしながら、図６（ｃ）に示すように、マザーボード上の配線２３を介して複数の半導体モジュール１０ｂが共通接続されると開管が構成され、ある半導体モジュール１０ｂ上の端部ＮＴ３と、別の半導体モジュール１０ｂ上の端部ＮＴ３との長さＬに基づいて共振が発生する。したがって、本実施形態においては、マザーボード上の配線２３を介した長さＬを考慮して、共振防止素子１５の素子定数を選択すればよい。
【００４０】
図９は、本発明の好ましい第３の実施形態による半導体モジュール１０ｃの構成を示す模式図である。
【００４１】
図９に示す半導体モジュール１０ｃは、共振防止素子１５を削除する代わりにリセット信号配線１４Ｒに抵抗素子１６が挿入されている点において、図２に示した半導体モジュール１０ａと相違している。その他の点については図２に示した半導体モジュール１０ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００４２】
抵抗素子１６は、リセット信号配線１４Ｒ上におけるレベルの変化を減衰させる役割を果たす。本実施形態においては、リセット信号配線１４Ｒのうち共通配線１４Ｒ０の部分に抵抗素子１６が挿入されているが、これに加え、分岐配線１４Ｒ１或いは１４Ｒ２に抵抗素子１６を挿入しても構わない。本実施形態では、リセット信号配線１４Ｒの終端部ＮＴ１，ＮＴ２が開放されるが、抵抗素子１６の挿入によってリセット信号配線１４Ｒ上におけるレベルの変化が抑制されるため、共振の発生を防止することができる。また、図示しないが、リセット信号配線１４Ｒ上に抵抗素子１６を挿入し、且つ、リセット信号配線１４Ｒの終端部ＮＴ１，ＮＴ２に共振防止素子１５を接続しても構わない。
【００４３】
図１０は、本発明の好ましい第４の実施形態による半導体モジュール１０ｄの構成を示す模式図である。
【００４４】
図１０に示す半導体モジュール１０ｄは、共振防止素子１５を削除する代わりにリセット信号配線１４Ｒに抵抗素子１６が挿入されている点において、図８に示した半導体モジュール１０ｂと相違している。その他の点については図８に示した半導体モジュール１０ｃと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態においてもリセット信号配線１４Ｒの終端部ＮＴ３が開放されるが、抵抗素子１６の挿入によってリセット信号配線１４Ｒ上におけるレベルの変化が抑制されるため、共振の発生を防止することができる。また、図示しないが、リセット信号配線１４Ｒ上に抵抗素子１６を挿入し、且つ、リセット信号配線１４Ｒの終端部ＮＴ３に共振防止素子１５を接続しても構わない。
【００４５】
図１１は、本発明の好ましい第５の実施形態による半導体モジュール１０ｅの構成を示す模式図である。
【００４６】
図１１に示す半導体モジュール１０ｅは、モジュール基板１１上にレジスタバッファ１７が搭載されている点において、図２に示した半導体モジュール１０ａと大きく相違している。レジスタバッファ１７は、アドレス信号ＡＤＤやコマンド信号ＣＭＤなどをバッファリングする半導体チップであり、マザーボード上のコントローラ２２から出力されるアドレス信号ＡＤＤやコマンド信号ＣＭＤなどは一旦レジスタバッファ１７に入力され、レジスタバッファ１７にてバッファリングされたアドレス信号ＡＤＤやコマンド信号ＣＭＤなどが各半導体チップ１２に供給される。その際、通常の構成では、左側半分の半導体チップ１２に供給するアドレス信号ＡＤＤと、右側半分に供給するアドレス信号ＡＤＤとは互いに極性が逆とされる。これは、同時スイッチングノイズの防止や、コネクタに流れる終端電流（ＶＴＴ電流）を低減するためである。また、レジスタバッファ１７の代わりにメモリバッファを搭載するメモリモジュールも存在する。
【００４７】
リセット信号ＲＳＴについてもレジスタバッファ１７に供給される。但し、レジスタバッファ１７はリセット信号ＲＳＴをバッファリングするのではなく、他の半導体チップ１２と同様、リセット信号配線１４Ｒに共通接続される。リセット信号ＲＳＴが活性化すると、レジスタバッファ１７もリセットされる。
【００４８】
その他の点については図２に示した半導体モジュール１０ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態においても、図２に示した半導体モジュール１０ａと同様の効果を得ることが可能となる。尚、図１１に示す例ではリセット信号配線１４Ｒを分岐させているが、図８に示した例のようにリセット信号配線１４Ｒを半導体チップ１２にフライバイ方式で接続しても構わない。
【００４９】
図１２は、本発明の好ましい第６の実施形態による半導体モジュール１０ｆの構成を示す模式図である。
【００５０】
図１２に示す半導体モジュール１０ｆは、モジュール基板１１上にレジスタバッファ１７が搭載されている点において、図９に示した半導体モジュール１０ｃと大きく相違している。その他の点については図９に示した半導体モジュール１０ｃと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態においても、図９に示した半導体モジュール１０ｃと同様の効果を得ることが可能となる。図１２分岐配線１４Ｒ２に抵抗素子１６を挿入しているが、これに加えて共通配線１４Ｒ０に抵抗素子１６を挿入しても構わない。尚、図１２に示す例ではリセット信号配線１４Ｒを分岐させているが、図１０に示した例のようにリセット信号配線１４Ｒを半導体チップ１２にフライバイ方式で接続しても構わない。その場合は、図１０と同様に抵抗素子１６を挿入すれば良い。
【００５１】
図１３は、チャネルＣｈＡ，ＣｈＢを備える半導体モジュール１０ｇにおいて共振防止素子１５として抵抗素子Ｒを用いた場合の配線モデルである。
【００５２】
図１３に示す出力ドライバＤＲＶはコントローラ２２に含まれる回路であり、リセット信号ＲＳＴを半導体モジュール１０ｇに供給する。チャネルＣｈＡとチャネルＣｈＢは独立に動作するため、アドレス信号ＡＤＤなどは個別に供給されるが、リセット信号ＲＳＴについては共通に供給される。上述の通り、リセット信号ＲＳＴは通常動作時においてハイレベルに固定されるため、抵抗素子Ｒを介してリセット信号配線１４Ｒが電源電圧ＶＤＤに接続されていても問題はない。しかしながら、リセット時においてはリセット信号ＲＳＴの電圧がしきい値電圧以下となる必要があることから、抵抗素子Ｒの抵抗値はこれを考慮して設計する必要がある。
【００５３】
一例として、電源電圧ＶＤＤが１．５Ｖ、リセット信号ＲＳＴのローレベルのしきい値電圧が０．３Ｖ、出力ドライバＤＲＶのオン抵抗Ｒｏｎが１９Ωである場合を考えると、リセット時（すなわち出力ドライバＤＲＶがローレベルを出力する場合）において、リセット信号配線１４Ｒのレベルを０．３Ｖ未満にするためには、抵抗素子Ｒの抵抗値は１５２Ω超とする必要がある。例えばある程度のマージンを確保し、抵抗素子Ｒの抵抗値を２００Ω程度に設計すればよい。
【００５４】
図１４は、半導体モジュール１０ｇにおいて生じる共振現象をシミュレーションするための配線モデルである。
【００５５】
図１４に示すように、半導体モジュール１０ｇは１６個のＤＲＡＭを含み、それぞれ８個のＤＲＡＭからなるチャネルＣｈＡ，ＣｈＢに分離されている。上述の通り、チャネルＣｈＡ，ＣｈＢに供給されるアドレス信号ＡＤＤなどはそれぞれ別個の信号である一方、リセット信号ＲＳＴについては共通である。ここで、アドレス信号配線１４Ａ及びリセット信号配線１４Ｒに付加された抵抗成分、容量成分、長さを図１４に示す通りとし、チャネルＣｈＡに供給するアドレス信号ＡＤＤ１とチャネルＣｈＢに供給するアドレス信号ＡＤＤ２を互いに逆相の信号とした場合にリセット信号配線１４Ｒに現れるノイズについてシミュレーションした。アドレス信号ＡＤＤ１，ＡＤＤ２の周波数は１３３ＭＨｚとした。
【００５６】
図１５は、リセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２を開放した場合のシミュレーション結果である。図１５に示すように、リセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２を開放すると、リセット信号ＲＳＴをハイレベルに固定しているにもかかわらず、共振現象によってリセット信号配線１４Ｒ上のレベルが大きく変動していることが分かる。その振幅は端部ＮＴ１，ＮＴ２に近いほど大きくなっており、開管が共振を起こしていることが分かる。
【００５７】
図１６は、リセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２に２００Ωの抵抗素子Ｒをそれぞれ接続した場合のシミュレーション結果である。図１６に示すように、リセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２に２００Ωの抵抗素子Ｒをそれぞれ接続すると、共振現象が大幅に抑制されることが分かる。
【００５８】
図１７は、チャネルＣｈＡ，ＣｈＢを備える半導体モジュール１０ｈにおいて共振防止素子１５として容量素子Ｃを用いた場合の配線モデルである。容量素子Ｃは直流抵抗が十分に大きいことから、その容量値については共振を抑制する観点から設計すればよい。一例として、出力ドライバＤＲＶのオン抵抗Ｒｏｎが１９Ωであり、配線モデルが図１４に示した例と同様である場合、容量素子Ｃの容量値を１５ｐＦ程度に設計すればよい。
【００５９】
図１８は、リセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２に１５ｐＦの容量素子Ｃをそれぞれ接続した場合のシミュレーション結果である。シミュレーション条件は上記と同様である。図１８に示すように、リセット信号配線１４Ｒの端部ＮＴ１，ＮＴ２に１５ｐＦの容量素子Ｃをそれぞれ接続すると、共振現象が大幅に抑制されることが分かる。
【００６０】
図１９は、チャネルＣｈＡ，ＣｈＢを備える半導体モジュール１０ｉにおいてリセット信号配線１４Ｒに抵抗素子１６を挿入した場合の配線モデルである。図１９に示す例では、抵抗素子１６が分岐配線１４Ｒ１，１４Ｒ２にそれぞれ挿入されている。本例では、図１３に示した例と異なり、リセット信号配線１４Ｒがプルアップされないことから、その抵抗値については共振を抑制する観点から設計すればよい。一例として、出力ドライバＤＲＶのオン抵抗Ｒｏｎが１９Ωであり、配線モデルが図１４に示した例と同様である場合、抵抗素子１６の抵抗値を１０Ω程度に設計すればよい。
【００６１】
図２０は、分岐配線１４Ｒ１，１４Ｒ２に１０Ωの抵抗素子１６をそれぞれ挿入した場合のシミュレーション結果である。シミュレーション条件は上記と同様である。図２０に示すように、分岐配線１４Ｒ１，１４Ｒ２に１０Ωの抵抗素子１６をそれぞれ挿入すると、共振現象が大幅に抑制されることが分かる。
【００６２】
以上、リセット信号配線１４Ｒに共振防止素子を接続することによって共振現象を防止した例について説明した。以下、クロストークの元となる信号源の周波数等を考慮して、リセット信号配線が共振しない長さに設計する方法について説明する。
【００６３】
図２１は、共振周波数と配線の長さと関係を示す表であり、（ａ）はクロック周波数が５３３２６６ＭＨｚである場合を示し、（ｂ）はクロック周波数が６６７ＭＨｚである場合を示している。
【００６４】
共振現象は、配線の長さをｄ、クロック周波数をｆ０、伝搬時間をｔｐｄとした場合、
ｄ＝Ｎ／｛２（ｆ０／２ｎ）ｔｐｄ｝
が満たされると発生する。ここで、ｎ及びＮは任意の自然数である。一例として、クロック周波数ｆ０＝５３３ＭＨｚ、伝搬時間ｔｐｄが８．８１ｎｓ／ｍであるとすると、ｄ＝２１３ｍｍである場合に共振周波数２６６ＭＨｚの基本振動が生じる。また、クロック周波数ｆ０＝６６７ＭＨｚ、伝搬時間ｔｐｄが１０．５ｎｓ／ｍであるとすると、ｄ＝１４３ｍｍである場合に共振周波数３３３ＭＨｚの基本振動が生じる。配線の長さｄがその整数倍であれば各種共振が生じることになる。
【００６５】
したがって、そもそも共振を生じにくくするためには、開管を構成するリセット信号配線１４Ｒの長さｄを共振の生じない長さに設定すればよい。具体的には、図６（ａ）に示す構成であれば端部ＮＴ１からＮＴ２までの距離を共振の生じない長さに設定すれば良く、図６（ｂ）に示す構成であれば、上記に加え、一方の半導体モジュール１０ａの端部ＮＴ１又はＮＴ２から他方の半導体モジュール１０ａの端部ＮＴ１又はＮＴ２までの距離を共振の生じない長さに設定すれば良く、図６（ｃ）に示す構成であれば、一方の半導体モジュール１０ｂの端部ＮＴ３から他方の半導体モジュール１０ｂの端部ＮＴ３までの距離を共振の生じない長さに設定すれば良い。
【００６６】
次に、リセット信号配線がそもそも共振しにくくなるよう、開管構造の長さを長くする方法、或いは、開管構造をなくす方法について説明する。
【００６７】
図２２は、それぞれチャネルＣｈＡ，ＣｈＢを備える半導体モジュールが２つのスロットｓｌｏｔ０，ｓｌｏｔ１に接続された状態を示す模式的な配線図である。図２２に示すように、各スロットのチャネルＣｈＡ，ＣｈＢに供給するリセット信号配線１４Ｒを全て短絡した場合、図６（ｂ）又は図６（ｃ）を用いて説明したように開管が形成される。ここで、図２１に示した基本振動の奇数倍の振動は、開管の両端が逆相となるため、チャネルＣｈＡに供給されるアドレス信号ＡＤＤとチャネルＣｈＢに供給されるアドレス信号ＡＤＤとが逆相となる場合に共振が生じやすい。これに対し、図２１に示した基本振動の偶数倍の振動は、開管の両端が同相となるため、チャネルＣｈＡに供給されるアドレス信号ＡＤＤとチャネルＣｈＢに供給されるアドレス信号ＡＤＤとが同相となる場合に共振が生じやすい。
【００６８】
図２３は第１の改良例であり、チャネルＣｈＡに供給するリセット信号配線１４ＲとチャネルＣｈＢに供給するリセット信号配線１４Ｒとを完全に分離した例である。本例を実現するためには、マザーボード上のメモリコントローラ２２にチャネルＣｈＡ用の出力ドライバＤＲＶとチャネルＣｈＢ用の出力ドライバＤＲＶを設ける必要がある。本例のようにチャネルＣｈＡに供給するリセット信号配線１４ＲとチャネルＣｈＢに供給するリセット信号配線１４Ｒとを完全に分離すれば、チャネルＣｈＡとチャネルＣｈＢに跨る開管が形成されないことから、これらのチャネルに逆相のアドレス信号ＡＤＤが供給された場合であっても、基本振動の奇数倍の振動を持つ共振は生じにくくなる。
【００６９】
図２４は第２の改良例であり、チャネルＣｈＡに供給するリセット信号配線１４ＲとチャネルＣｈＢに供給するリセット信号配線１４Ｒをコントローラ２２の近傍で分離した例である。本例においては、メモリコントローラ２２にチャネルＣｈＡ用の出力ドライバＤＲＶとチャネルＣｈＢ用の出力ドライバＤＲＶを設ける必要はない。本例ではチャネルＣｈＡに供給するリセット信号配線１４ＲとチャネルＣｈＢに供給するリセット信号配線１４Ｒとが完全には分離されない。しかしながら、実際にはスロット間の距離に比べ、メモリコントローラ２２とスロットとの距離は十分に長いことから、図２２に示した配線例と比べて開管の長さが大幅に長くなる。これにより、図２１に示した共振の生じる長さを容易に外すことが可能となるとともに、共振の起こり得る周波数を極端に下げて実質共振の発生を防ぐことが可能になる。
【００７０】
図２５は第３の改良例であり、各スロットの各チャネルに供給するリセット信号配線１４Ｒを全てコントローラ２２の近傍で分離した例である。本例によれば、図２４に示す改良例の効果に加え、同一チャネル内において形成される開管についても長さが大幅に長くなることから、共振の生じる長さを容易に外すことが可能となるとともに、共振の起こり得る周波数を極端に下げて実質共振の発生を防ぐことが可能になる。
【００７１】
図２６は第４の改良例であり、チャネルＣｈＡに供給するリセット信号配線１４ＲとチャネルＣｈＢに供給するリセット信号配線１４Ｒとを完全に分離するとともに、異なるスロットに対応する配線をコントローラ２２の近傍で分離した例である。本例によれば、異なるチャネル間においては図２３に示した例と同じ効果が得られるとともに、同じチャネル内においては図２５に示した例と同じ効果が得られる。
【００７２】
図２７は第５の改良例であり、各スロットの各チャネルに供給するリセット信号配線１４Ｒを全て完全に分離した例である。本例を実現するためには、メモリコントローラ２２に４つの出力ドライバＤＲＶを設ける必要がある。本例によれば、マザーボード上の配線２３を介した開管が形成されないため、共振が非常に生じにくくなる。
【００７３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７４】
例えば、上記実施形態においては、アドレス信号ＡＤＤの変化によってリセット信号ＲＳＴが共振を起こすケースを例に挙げ、これを防止する方法について説明したが、本発明がこれに限定されるものではない。したがって、アドレス信号に限らず通常動作時において論理レベルが変化する信号によって、リセット信号に限らず通常動作時において論理レベルが固定される信号が共振現象を起こす全てのケースに対し、本発明の適用が可能である。
【符号の説明】
【００７５】
２ 開管
４ リセット信号
１０ａ〜１０ｉ 半導体モジュール
１１ モジュール基板
１２ 半導体チップ
１３ 端子
１３Ａ アドレス端子
１３Ｒ リセット端子
１４Ａ アドレス信号配線
１４Ｒ リセット信号配線
１４Ｒ０ 共通配線
１４Ｒ１，１４Ｒ２ 分岐配線
１５ 共振防止素子
１６ 抵抗素子
１７ レジスタバッファ
２０ マザーボード
２１ スロット
２２ コントローラ
２３ 配線
３０Ａ アドレスコマンド端子
３０Ｄ データ入出力端子
３０Ｒ リセット端子
３１ リードライト制御回路
３２ メモリセルアレイ
ＡＤＤ アドレス信号
Ｃ 容量素子
Ｄ ダイオード
ＮＴ，ＮＴ１〜ＮＴ３ 終端部
Ｒ 抵抗素子
ＲＳＴ リセット信号
ＲＴ 終端抵抗
【特許請求の範囲】
【請求項１】
リセット信号が供給されるリセット端子及び前記リセット信号の活性化に応答してリセットされる内部回路をそれぞれ含む複数の半導体チップと、
前記複数の半導体チップが搭載されたモジュール基板と、を備え、
前記モジュール基板は、前記複数の半導体チップにそれぞれ設けられた前記リセット端子に共通接続されたリセット信号配線と、前記リセット信号配線に接続された共振防止素子とを備えることを特徴とする半導体モジュール。
【請求項２】
前記共振防止素子は、前記リセット信号配線の終端部に接続された終端素子を含むことを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記終端素子は、抵抗素子、容量素子及びダイオードの少なくとも一つを含むことを特徴とする請求項２に記載の半導体モジュール。
【請求項４】
前記共振防止素子は、前記リセット信号配線に挿入された抵抗素子を含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体モジュール。
【請求項５】
前記モジュール基板は、前記リセット信号配線に沿って設けられたアドレス信号配線をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体モジュール。
【請求項６】
前記複数の半導体チップは前記アドレス信号配線を介してアドレス信号が供給されるアドレス端子をさらに含み、前記複数の半導体チップにそれぞれ設けられた前記内部回路は前記アドレス信号に基づいて動作することを特徴とする請求項５に記載の半導体モジュール。
【請求項７】
前記複数の半導体チップは、少なくとも第１及び第２のチャネルに分類され、
前記第１のチャネルに属する複数の半導体チップに対しては、第１のアドレス信号配線を介して第１のアドレス信号が共通に供給され、
前記第２のチャネルに属する複数の半導体チップに対しては、第２のアドレス信号配線を介して第２のアドレス信号が共通に供給される、ことを特徴とする請求項６に記載の半導体モジュール。
【請求項８】
前記リセット信号配線は、共通配線及び前記共通配線から分岐した少なくとも第１及び第２の分岐配線を含み、
前記リセット信号配線のうち、前記第１の分岐配線の終端部から前記第２の分岐配線の終端部までの配線距離は、前記アドレス信号配線から前記リセット信号配線へのクロストークによって、前記アドレス信号の周期的な変化が前記リセット信号配線上での共振を引き起こす距離とは異なる距離に設定されている、ことを特徴とする請求項６又は７に記載の半導体モジュール。
【請求項９】
請求項１乃至８のいずれか一項に記載の半導体モジュールと、前記半導体モジュールに少なくとも前記リセット信号を供給するコントローラとが搭載されていることを特徴とするマザーボード。
【請求項１０】
前記半導体モジュールが複数搭載されていることを特徴とする請求項９に記載のマザーボード。
【請求項１１】
モジュール基板と、
互いに併走するよう前記モジュール基板に設けられた第１及び第２の信号配線と、
前記モジュール基板に搭載され、前記第１及び第２の信号配線を介して第１及び第２の信号が供給される半導体チップと、
前記第１の信号配線に接続された共振防止素子と、を備え、
前記第１の信号は、起動時において第１の論理レベルに活性化されるとともに、起動後の通常動作時において第２の論理レベルに固定され、
前記第２の信号は、前記通常動作時において前記第１の論理レベルと前記第２の論理レベルとの間で変化し、
前記共振防止素子は、前記第２の信号配線から前記第１の信号配線へのクロストークによって、前記通常動作時における前記第２の信号の周期的な変化が前記第１の信号配線上での共振を引き起こさないよう、前記第１の信号を前記第２の論理レベルに固定する、ことを特徴とする半導体モジュール。
【請求項１２】
前記第１の論理レベルと前記第２の論理レベルとを区別するしきい値電圧は、前記第１の信号と前記第２の信号とで異なることを特徴とする請求項１１に記載の半導体モジュール。
【請求項１３】
前記第１の信号は前記半導体チップをリセットするためのリセット信号であり、前記第２の信号は前記半導体チップに対してアドレス指定するためのアドレス信号であることを特徴とする請求項１１又は１２に記載の半導体モジュール。
【請求項１】
リセット信号が供給されるリセット端子及び前記リセット信号の活性化に応答してリセットされる内部回路をそれぞれ含む複数の半導体チップと、
前記複数の半導体チップが搭載されたモジュール基板と、を備え、
前記モジュール基板は、前記複数の半導体チップにそれぞれ設けられた前記リセット端子に共通接続されたリセット信号配線と、前記リセット信号配線に接続された共振防止素子とを備えることを特徴とする半導体モジュール。
【請求項２】
前記共振防止素子は、前記リセット信号配線の終端部に接続された終端素子を含むことを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記終端素子は、抵抗素子、容量素子及びダイオードの少なくとも一つを含むことを特徴とする請求項２に記載の半導体モジュール。
【請求項４】
前記共振防止素子は、前記リセット信号配線に挿入された抵抗素子を含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体モジュール。
【請求項５】
前記モジュール基板は、前記リセット信号配線に沿って設けられたアドレス信号配線をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体モジュール。
【請求項６】
前記複数の半導体チップは前記アドレス信号配線を介してアドレス信号が供給されるアドレス端子をさらに含み、前記複数の半導体チップにそれぞれ設けられた前記内部回路は前記アドレス信号に基づいて動作することを特徴とする請求項５に記載の半導体モジュール。
【請求項７】
前記複数の半導体チップは、少なくとも第１及び第２のチャネルに分類され、
前記第１のチャネルに属する複数の半導体チップに対しては、第１のアドレス信号配線を介して第１のアドレス信号が共通に供給され、
前記第２のチャネルに属する複数の半導体チップに対しては、第２のアドレス信号配線を介して第２のアドレス信号が共通に供給される、ことを特徴とする請求項６に記載の半導体モジュール。
【請求項８】
前記リセット信号配線は、共通配線及び前記共通配線から分岐した少なくとも第１及び第２の分岐配線を含み、
前記リセット信号配線のうち、前記第１の分岐配線の終端部から前記第２の分岐配線の終端部までの配線距離は、前記アドレス信号配線から前記リセット信号配線へのクロストークによって、前記アドレス信号の周期的な変化が前記リセット信号配線上での共振を引き起こす距離とは異なる距離に設定されている、ことを特徴とする請求項６又は７に記載の半導体モジュール。
【請求項９】
請求項１乃至８のいずれか一項に記載の半導体モジュールと、前記半導体モジュールに少なくとも前記リセット信号を供給するコントローラとが搭載されていることを特徴とするマザーボード。
【請求項１０】
前記半導体モジュールが複数搭載されていることを特徴とする請求項９に記載のマザーボード。
【請求項１１】
モジュール基板と、
互いに併走するよう前記モジュール基板に設けられた第１及び第２の信号配線と、
前記モジュール基板に搭載され、前記第１及び第２の信号配線を介して第１及び第２の信号が供給される半導体チップと、
前記第１の信号配線に接続された共振防止素子と、を備え、
前記第１の信号は、起動時において第１の論理レベルに活性化されるとともに、起動後の通常動作時において第２の論理レベルに固定され、
前記第２の信号は、前記通常動作時において前記第１の論理レベルと前記第２の論理レベルとの間で変化し、
前記共振防止素子は、前記第２の信号配線から前記第１の信号配線へのクロストークによって、前記通常動作時における前記第２の信号の周期的な変化が前記第１の信号配線上での共振を引き起こさないよう、前記第１の信号を前記第２の論理レベルに固定する、ことを特徴とする半導体モジュール。
【請求項１２】
前記第１の論理レベルと前記第２の論理レベルとを区別するしきい値電圧は、前記第１の信号と前記第２の信号とで異なることを特徴とする請求項１１に記載の半導体モジュール。
【請求項１３】
前記第１の信号は前記半導体チップをリセットするためのリセット信号であり、前記第２の信号は前記半導体チップに対してアドレス指定するためのアドレス信号であることを特徴とする請求項１１又は１２に記載の半導体モジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２０１２−２３０４９９（Ｐ２０１２−２３０４９９Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１１−９７５２１（Ｐ２０１１−９７５２１）
【出願日】平成２３年４月２５日（２０１１．４．２５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２３年４月２５日（２０１１．４．２５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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