【課題】Registered型のメモリモジュールにおいてメモリチップに供給するコマンドアドレス信号の信号品質を向上させる。
【解決手段】コマンドアドレス信号ＣＡが供給されるコマンドアドレスコネクタ１２１を有するモジュール基板５１０と、メモリデバイス２０１〜２７２と、コマンドアドレスレジスタバッファ４０１，４０２とを備える。コマンドアドレスレジスタバッファ４０１は、メモリデバイス２０１〜２３６にコマンドアドレス信号ＣＡを供給し、コマンドアドレスレジスタバッファ４０２は、メモリデバイス２３７〜２７２にコマンドアドレス信号ＣＡを供給する。本発明によれば、複数のコマンドアドレスレジスタバッファを用いていることから、メモリチップの数が多い場合であってもモジュール基板上における配線負荷が低減され、その結果、メモリチップに供給するコマンドアドレス信号の信号品質が向上する。 （もっと読む）

【課題】 メモリを低消費電力化しながらも、高速なアクセスを可能とする情報処理装置を提供すること。
【解決手段】 本発明の実施形態による情報処理装置は、ＣＰＵと、不揮発性メモリを含む複数のメモリブロックと、前記複数のメモリブロックに接続された内部電圧発生回路と、前記内部電圧発生回路および前記複数のメモリブロックの各々に対応して設けられ、電源との接続をＯＮ／ＯＦＦするスイッチと、前記スイッチのＯＮ／ＯＦＦを制御するデータセットを格納する電源制御データレジスタと、前記電源制御データレジスタにデータセットを設定する電源制御データ管理回路と、前記電源制御データ管理回路は、前記ＣＰＵへ入力されるクロック信号がＯＦＦとなると、前記内部電圧発生回路に接続されたスイッチをＯＮにし、前記複数のメモリブロックに接続されたスイッチをＯＦＦにするデータセットを生成して前記電源制御データレジスタに設定する。 （もっと読む）

【課題】仮想マシンを有する情報処理装置のメモリの消費電力を削減すること。
【解決手段】複数の仮想メモリバンクのうちの第１の仮想メモリバンクに有効なデータが無い場合に、前記複数の仮想メモリバンクの各々が前記物理メモリの複数の物理メモリバンクのいずれに属するかを示す情報を格納する仮想メモリバンクプール管理部を参照し、前記第１の仮想メモリバンクに割り当てられた物理メモリバンクが電源オフ可能か判定し、可能であれば電源オフ対象として前記第１の仮想メモリバンクに割り当てられた物理メモリバンクを指定し、前記指定された物理メモリバンクの電源をオフとする。 （もっと読む）

【課題】レジスタバッファから多数のメモリチップに高品質なコマンドアドレス信号を供給可能なメモリモジュールを提供する。
【解決手段】モジュール基板１１０に搭載されたレジスタバッファ３００及びメモリチップ２００を備える。レジスタバッファ３００の第１のコマンドアドレス出力端子は、コンタクトプラグ及び第１の配線層を介して、メモリチップ２００の第１のコマンドアドレス入力端子に接続され、レジスタバッファ３００の第２のコマンドアドレス出力端子は、コンタクトプラグ及び第２の配線層を介して、メモリチップ２００の第２のコマンドアドレス入力端子に接続される。本発明によれば、各配線層の配線密度が低下することから、配線間容量を低減することが可能となる。 （もっと読む）

【課題】ＳＯ−ＤＩＭＭ規格に準じてメモリバス幅が３２ビットのモジュールを構成する際に、より小型且つ波形品質を良好とする。
【解決手段】データバス幅８ビットのＤＤＲ−ＳＤＲＡＭのデータ信号のピン配列は、データバス幅１６ビットのＤＤＲ−ＳＤＲＡＭのピン配列を、１ピンおきに用いている。８ビットＤＤＲ−ＳＤＲＡＭを、１６ビットＤＤＲ−ＳＤＲＡＭ用に配線を形成したＳＯ−ＤＩＭＭにそのまま搭載する。基板およびコネクタでは、１６ビットＤＤＲ−ＳＤＲＡＭでは１６本のデータ線が割り当てられていた箇所に、８本のデータ線が割り当てられる。データストローブ信号は、２のデータブロックを１のデータブロックとして扱えるため、１のデータストローブ信号をメモリ制御基板上で分岐して接続する。 （もっと読む）

【課題】レジスタチップを搭載するためのコストを抑えつつ、メモリモジュールとメモリコントローラの間の通信を安定化させることのできる技術を提供する。
【解決手段】本発明に係るサーバ装置は、複数のメモリモジュールに対する命令を格納する共用レジスタを備える。メモリコントローラは、複数のメモリモジュールに対する命令を共用レジスタに格納し、共用レジスタは、メモリコントローラから受け取った命令を複数のメモリモジュールに対して並列出力する。 （もっと読む）

【課題】コンピュータの種々の仕様に対応し、すべてのメモリセルにアクセス可能とするメモリモジュールを提供する。
【解決手段】メモリモジュール２０は、半導体メモリ２２および特定データを記憶する不揮発性メモリ２３と、電源供給部２５および動作モード設定部２７を有する制御回路２１とを備えている。電源供給部２５は、半導体メモリ２２への第１供給電圧Ｖａおよび不揮発性メモリ２３への第２供給電圧Ｖｂのいずれかの電源で動作モード設定部２７および不揮発性メモリ２３を起動する。動作モード設定部２７は、選別データＳＰＤｓに基づいて、第１および第２特定データＳＰＤ１，ＳＰＤ２のいずれかを読み込み、動作モードを設定する初期化処理を実行する。 （もっと読む）

【課題】ホスト装置からの要求性能に応じて消費電力を変化させることができるメモリシステムを提供すること。
【解決手段】ホスト装置２００からの書き込みデータを夫々記憶する、夫々個別にリード／ライトされる並列動作要素１ａ〜１ｄを備えるメモリ１と、複数の並列動作要素１ａ〜１ｄに対してリード／ライトを同時実行する制御部４と、ホスト装置２００からの要求性能を計測する要求性能計測部６と、を備え、制御部４は、要求性能計測部６が計測した要求性能に基づいて並列動作要素１ａ〜１ｄのリード／ライトの同時実行数を変化させる。 （もっと読む）

【課題】不揮発性半導体メモリの寿命を延ばす。
【解決手段】本発明の一態様に係るメモリ管理装置１は、第１の半導体メモリと、第１の半導体メモリよりもアクセス可能上限回数の小さい不揮発性の第２の半導体メモリとのうちの少なくとも一方に記憶される各データの特性に基づいて生成され、当該各データの配置領域を決定するヒントとなる配置ヒント情報１４を管理する。メモリ管理装置１は、配置ヒント情報１４とメモリ使用情報とメモリ固有情報とに基づいて、書き込み対象データに対して第１の半導体メモリと第２の半導体メモリとのメモリ領域の中から、書き込み領域を決定する管理部１５を具備する。管理部１５は、書き込み対象データに対する配置ヒント情報１４に基づいて、書き込み対象データが複数のグループのうちのどのグループに属するか判断し、各グループに属する複数のデータをまとめて書き込み単位のデータを形成する。 （もっと読む）

【課題】内部メモリを有する電子回路において、待機状態での動作要求時の処理効率および省電力化の向上を図れる電子回路を提供する。
【解決手段】電子回路３１は、通常モードにおいて外部メモリ３４とアクセス可能な制御部４１と、外部メモリより消費電力の少ない内部メモリ４４と、ネットワークＩ／Ｆ６７と、省電力モードにおいて、ネットワークＩ／Ｆ６７から内部メモリ４４へのアクセスを可能とする第２アクセス経路Ｇ２，Ｆ２と、経路切替部６５とを含む。経路切替部６５は、通常モードから省電力モードへの切替時に、制御部４１の制御に応じて、外部メモリ３４への第１アクセス経路Ｇ１を第２アクセス経路Ｇ２，Ｆ２に切替えることによって、通常モードにおいて外部メモリ用のアドレスがマッピングされていたアドレス空間を、内部メモリ用のアドレス空間に切替る。 （もっと読む）

【課題】不揮発性半導体メモリの寿命の長期化を図る。
【解決手段】本発明の一態様に係るメモリ管理装置１は、不揮発性半導体メモリ９，１０のＳＬＣ領域とＭＬＣ領域とのうちの少なくとも一方に記憶される各データの特性に基づいて生成され、当該各データの配置領域を決定するヒントとなる配置ヒント情報１４を管理する。メモリ管理装置１は、配置ヒント情報１４とメモリ使用情報１１とメモリ固有情報１２とに基づいて、書き込み対象データに対して不揮発性半導体メモリ９，１０に含まれる複数のメモリ領域の中から、書き込み領域を決定する管理部２０を具備する。さらに、メモリ管理装置１は、メモリ使用情報１１とメモリ固有情報１２とに基づいて、メモリ領域に対してＳＬＣとＭＬＣの切り替えを行うか否かを判断する切替判断部３５と、切り替えを行うと判断されたメモリ領域に対してＳＬＣとＭＬＣとの間で切り替えを行う切替制御部３６とを具備する。 （もっと読む）

本発明の実施例は、一般にハイブリッドメモリのためのシステム、方法及び装置に関する。一実施例では、ハイブリッドメモリは、パッケージ基板を有してもよい。ハイブリッドメモリはまた、パッケージ基板の第１サイドに付属されるハイブリッドメモリバッファチップを有してもよい。高速入出力（ＨＳＩＯ）ロジックは、プロセッサとのＨＳＩＯインタフェースをサポートする。ハイブリッドメモリはまた、ＨＳＩＯインタフェース上のパケット処理プロトコルをサポートするパケット処理ロジックを有する。さらに、ハイブリッドメモリはまた、ハイブリッドメモリバッファに垂直方向にスタックされる１以上のメモリタイルを有する。
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【課題】複数のエリアを有する半導体システムにおいて不使用エリアにおける消費電力を削減する。
【解決手段】内部電源発生回路７０ｂ〜７０ｄを其々有する複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦと、を備えた半導体システムであって、前記インターフェースチップＩＦはコアチップＣＣ０〜ＣＣ７の不使用チップ情報ＤＥＦを保持する不使用チップ情報保持回路３３を備える。コアチップＣＣ０〜ＣＣ７は其々対応する不使用チップ情報ＤＥＦを不使用チップ情報保持回路３３から受け、該不使用チップ情報ＤＥＦが不使用状態を示すときには内部電源発生回路７０ｂ〜７０ｄを非活性とし、使用状態を示すときには内部電源発生回路７０ｂ〜７０ｄを活性とする。これにより、不使用チップにおける無駄な電力消費が削減される。 （もっと読む）

【課題】積層された複数の半導体チップ間で貫通電極切替情報を共有する。
【解決手段】複数の半導体チップ間でデータ転送を行うための複数の貫通電極を互いに共有した積層型半導体装置であって、複数の半導体チップに含まれる第１の半導体チップＩＦは、複数の貫通電極のうちデータ転送を行う貫通電極を指定する貫通電極切替情報ＳＷを保持し、複数の半導体チップに含まれる第２の半導体チップＣＣ０〜ＣＣ７に貫通電極切替情報ＳＷを転送する。本発明によれば、貫通電極切替情報ＳＷが第１の半導体チップＩＦから第２の半導体チップＣＣ０〜ＣＣ７に転送されることから、第２の半導体チップには貫通電極切替情報ＳＷを不揮発的に記憶する回路を設ける必要がない。これにより、第２の半導体チップのチップ面積を縮小することが可能となる。 （もっと読む）

【課題】複数のコアチップから出力されるリードデータをインターフェースチップにおいて正しく取り込む。
【解決手段】コアチップＣＣ０〜ＣＣ７は、パラレルデータの出力に同期したタイミング信号ＤＲＡＯＩＦをインターフェースチップＩＦに出力するタイミング制御回路１００を含み、インターフェースチップＩＦは、タイミング信号ＤＲＡＯＩＦに同期してパラレルデータを取り込むデータ入力回路２５ｉを含む。これにより、パラレルデータの出力タイミングと、パラレルデータの取り込みタイミングがいずれもコアチップによって生成されるタイミング信号に同期することから、各コアチップとインターフェースチップとの間に動作速度差がある場合であっても、インターフェースチップ側においてパラレルデータを正しく取り込むことが可能となる。 （もっと読む）

【課題】省電力モード中における確実な低消費電力化と必要なデータの適切な保持を両立し、省電力モードの状態から通常動作状態へ復帰する際の処理の高速化も図る。
【解決手段】セルフリフレッシュを実行可能な複数のＲＡＭと、複数のＲＡＭのうち一部のＲＡＭに対して電源供給を行う第一電源供給部と、第一電源供給部とは異なる供給経路にて複数のＲＡＭのうち上記一部のＲＡＭ以外のＲＡＭに対して電源供給を行う第二電源供給部を備え、制御部は、省電力モードへの移行指示を受けた場合に、複数のＲＡＭに格納されているプログラムを上記一部のＲＡＭに記録した上で少なくとも上記一部のＲＡＭをセルフリフレッシュ状態とし、かつ第二電源供給部による上記一部のＲＡＭ以外のＲＡＭに対する電源供給を停止させる。 （もっと読む）

【課題】オンボードで複数回書換えが可能な、低価格な不揮発性メモリ１を提供する。
【解決手段】複数のワンタイムＰＲＯＭ（２−０、２−１）と、前記ワンタイムＰＲＯＭ（２−０、２−１）のいずれが書込済かの情報を保持する状態保持手段（５ｗ、５ｒ）と、前記状態保持手段（５ｗ、５ｒ）の情報に基づきいずれのワンタイムＰＲＯＭ（２−０、２−１）にアクセスするかを切替える切替手段６を備え、複数回書換え可能とした。 （もっと読む）

【課題】 複数のメモリデバイスが搭載された半導体チップにおいて、各メモリデバイスの消費電力を削減しつつ、各メモリデバイスへのアクセス効率を向上させる。
【解決手段】 複数のメモリデバイスと接続され、アクセス要求に基づいて該複数のメモリデバイスの動作を制御するメモリ制御回路１００であって、前記複数のメモリデバイスのうち、アクセス要求に基づいてチップ選択信号により選択されたメモリデバイスに対して、アクセス要求に応じた動作を指示するコマンドを発行するコマンド生成部１０７と、コマンド生成部１０７がコマンドを発行しようとしているメモリデバイスについてのクロックイネーブル信号を、該コマンドを発行するタイミングに対して、該メモリデバイス固有の時間だけ前のタイミングでＨｉｇｈにし、該コマンドに基づく該メモリデバイスにおける動作が完了した後にＬｏｗにするよう制御するアクセス管理部１０６とを備える。 （もっと読む）

【課題】高いデータ転送レートを実現可能なLoad Reduced型のメモリモジュールを提供する。
【解決手段】モジュール基板１１０に搭載されたメモリチップ２００、データレジスタバッファ３００及びコマンド／アドレスレジスタバッファ４００を備える。データレジスタバッファ３００は、メモリチップ２００との間でデータ転送を行う。コマンド／アドレスレジスタバッファ４００は、コマンド／アドレス信号をバッファリングするとともに、コントロール信号を生成する。バッファリングされたコマンド／アドレス信号は、メモリチップ２００に供給され、コントロール信号はデータレジスタバッファ３００に供給される。本発明によれば、データレジスタバッファ３００とメモリチップ２００との配線距離が短くなることから、非常に高いデータ転送レートを実現することが可能となる。 （もっと読む）

【課題】高いデータ転送レートを実現可能なLoad Reduced型のメモリモジュールを提供する。
【解決手段】モジュール基板１１０の長辺に沿って設けられた複数のデータコネクタ１２０と、モジュール基板１１０に搭載されたメモリチップ２００及びデータレジスタバッファ３００と、データコネクタ１２０とデータレジスタバッファ３００とを接続するデータ配線Ｌ０と、データレジスタバッファ３００とメモリチップ２００とを接続するデータ配線Ｌ１，Ｌ２とを備える。各データレジスタバッファ３００と、これに対応するデータコネクタ１２０及びメモリチップ２００は、モジュール基板１１０の短辺方向に並べて配置されている。本発明によれば、データ配線の配線距離が非常に短くなることから、非常に高いデータ転送レートを実現することが可能となる。 （もっと読む）