サーバ装置、メモリ装置
【課題】レジスタチップを搭載するためのコストを抑えつつ、メモリモジュールとメモリコントローラの間の通信を安定化させることのできる技術を提供する。
【解決手段】本発明に係るサーバ装置は、複数のメモリモジュールに対する命令を格納する共用レジスタを備える。メモリコントローラは、複数のメモリモジュールに対する命令を共用レジスタに格納し、共用レジスタは、メモリコントローラから受け取った命令を複数のメモリモジュールに対して並列出力する。
【解決手段】本発明に係るサーバ装置は、複数のメモリモジュールに対する命令を格納する共用レジスタを備える。メモリコントローラは、複数のメモリモジュールに対する命令を共用レジスタに格納し、共用レジスタは、メモリコントローラから受け取った命令を複数のメモリモジュールに対して並列出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリモジュールに対するデータアクセスに関するものである。
【背景技術】
【０００２】
近年のプロセッサ性能の向上に伴い、ローエンドサーバにおいても、仮想化やマルチタスクＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）を活用したサーバ統合などの用途のため、１台のサーバ装置上で稼動するアプリケーションョン数が増加している。これに伴い、メインメモリの記憶容量を増やすため、多数のメモリモジュールをサーバ装置に搭載する必要がある。
【０００３】
一方、近年のメモリインターフェースの高速化（例えば１６００Ｍｂｐｓ）に伴い、複数のメモリモジュールをサーバ装置に搭載したとき、メモリモジュールとメモリコントローラの間の通信を安定化させる必要がある。そこで、高速なメモリインターフェースを搭載したサーバ装置では、メモリモジュールとメモリコントローラは、レジスタチップと呼ばれるバッファＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を介して通信するように構成されている。
【０００４】
メモリコントローラは、レジスタチップを介してメモリモジュールにアクセスすることにより、複数メモリモジュールに実装された複数ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップ全体ではなく、レジスタチップのみを駆動することができる。これにより、メモリコントローラに接続される全ＤＲＡＭチップ数が増えても、通信信号品質を維持することができる。
【０００５】
下記特許文献１に記載されている技術では、メモリモジュール上に複数レジスタチップを搭載することにより、複数メモリモジュールを高速に駆動する方法を実現している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００９−５１０５６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のレジスタチップをメモリモジュール上に搭載する場合、そのために必要な回路部品（例えば、レジスタチップ本体およびＰＬＬ回路などのクロック発生器）をメモリモジュール毎に実装する必要がある。これにより、部品点数が増加し、メモリモジュールが高価になる。
【０００８】
特に、レジスタチップを搭載するために必要なコストはメモリモジュールの容量に関係なく発生するため、搭載されているＤＲＡＭチップ数が少ない小容量のメモリモジュールほど、メモリモジュール全体に占める同コストの割合が大きくなってしまう。そのため、特に小容量のメモリモジュールを多数搭載する傾向にあるローエンドサーバにおいては、メモリモジュール毎に搭載されるレジスタチップやＰＬＬ回路がサーバ装置の原価に占める割合が大きくなり、コスト高となる。
【０００９】
本発明は、上記のような課題を解決するためになされたものであり、レジスタチップを搭載するためのコストを抑えつつ、メモリモジュールとメモリコントローラの間の通信を安定化させることのできる技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るサーバ装置は、複数のメモリモジュールに対する命令を格納する共用レジスタを備える。メモリコントローラは、複数のメモリモジュールに対する命令を共用レジスタに格納し、共用レジスタは、メモリコントローラから受け取った命令を複数のメモリモジュールに対して並列出力する。
【発明の効果】
【００１１】
本発明に係るサーバ装置によれば、メモリモジュールに対する命令を共用レジスタに格納することにより、通信を安定化させることができる。また、各メモリモジュールが共用レジスタを共有するので、レジスタチップを搭載するために必要なコストを抑えることができる。
【図面の簡単な説明】
【００１２】
【図１】従来のメモリモジュールと本発明に係るメモリモジュールの差異を比較する図である。
【図２】実施形態１に係るサーバ装置１００の機能ブロック図である。
【図３】共用レジスタチップ１２０がメモリモジュール１４０を冗長化構成する動作フローを示す図である。
【図４】メモリモジュール１４０上に冗長化構成を構築したときの記憶領域割当を示す図である。
【図５】共用レジスタチップ１２０がデータ読取命令を受け取ったときの動作フローである。
【図６】実施形態３に係るメモリ装置２００の機能ブロック図である。
【発明を実施するための形態】
【００１３】
＜実施の形態１＞
図１は、従来のメモリモジュールと本発明に係るメモリモジュールの差異を比較する図である。従来のメモリモジュールは、各メモリモジュール上にそれぞれレジスタチップとＰＬＬ回路を搭載しているが、本発明に係るメモリモジュールは、レジスタチップとＰＬＬ回路を各メモリモジュールから共有する構成とした。
【００１４】
レジスタチップとＰＬＬ回路を各メモリモジュールから共有することにより、部品点数を削減することによるコスト低減効果を見込むことができる。また、ＣＰＵから見ると単一の共用レジスタチップに対して命令を発行すれば済むので、命令処理回数を削減することにより処理速度を向上させることもできる。
【００１５】
図２は、本発明の実施形態１に係るサーバ装置１００の機能ブロック図である。サーバ装置１００は、ＣＰＵ１１０、メモリコントローラ１１１、共用レジスタチップ１２０、ＰＬＬ回路１３０、１以上のメモリモジュール１４０、回路基板１５０を備える。各メモリモジュールは同様の構成を備えるため、個々のメモリモジュールを区別するときには、内部的な構成要素と併せてアルファベット添字を付与する。また、ここでは図示しないが、サーバ装置１００は、キーボードやマウスなどの入力装置、ディスプレイなどの出力装置、ネットワークインターフェースなどを備えることもできる。
【００１６】
ＣＰＵ１１０は、メモリコントローラ１１１に対し、メモリモジュール１４０が格納しているデータを読み取るデータ読取命令、またはメモリモジュール１４０にデータを書き込むデータ書込命令を発行する。
【００１７】
メモリコントローラ１１１は、ＣＰＵ１１０から受け取ったデータ読取命令またはデータ書込命令に基づき、共用レジスタチップ１２０を介して、メモリモジュール１４０に対しデータ読取命令またはデータ書込命令を発行する。このデータ読取命令またはデータ書込命令には、メモリモジュール１４０上のアクセス先アドレスを指示するアドレス信号、命令内容を指定するコマンド信号、データを記述したデータ信号などが含まれる。
【００１８】
共用レジスタチップ１２０は、メモリコントローラ１１１から受け取ったデータ読取命令またはデータ書込命令のうち、アドレス信号とコマンド信号を格納し、ＰＬＬ回路１３０が出力するクロック信号に同期して各メモリモジュール１４０に並列的に出力する。共用レジスタチップ１２０は、各メモリモジュール１４０との間でアドレス信号とコマンド信号を送受信した後、残りの信号を各メモリモジュール１４０との間で送受信する。
【００１９】
ＰＬＬ回路１３０は、各メモリモジュール１４０に共通するクロック信号を、共用レジスタチップ１２０、各メモリモジュール１４０、メモリコントローラ１１１に出力する。これら各デバイスは、ＰＬＬ回路１３０が出力するクロック信号に同期して命令を送受信する。
【００２０】
メモリモジュール１４０は、１以上のメモリチップ（ここではＤＲＡＭチップ）１４１、ＳＰＤ（Ｓｅｒｉａｌ Ｐｒｅｓｅｎｃｅ Ｄｅｔｅｃｔ）１４２を備える。メモリチップ１４１は、例えばＤＲＡＭチップのような、データを格納する記憶デバイスである。ＳＰＤ１４２は、メモリモジュール１４０の仕様情報などを格納する記憶デバイスである。
【００２１】
ＣＰＵ１１０、メモリコントローラ１１１、共用レジスタチップ１２０、ＰＬＬ回路１３０、メモリモジュール１４０は、サーバ装置１００が備える同一の回路基板１５０上に実装することができる。
【００２２】
＜実施の形態１：まとめ＞
以上のように、本実施形態１に係るサーバ装置１００は、各メモリモジュール１４０に対するデータ読取命令またはデータ書込命令を格納する共用レジスタチップ１２０を備える。これにより、メモリモジュール１４０毎にレジスタチップを搭載する必要がなくなるので、部品点数を削減してコストを抑えることができる。
【００２３】
また、本実施形態１に係るサーバ装置１００において、共用レジスタチップ１２０は、メモリコントローラ１１１から受け取った命令を、各メモリモジュール１４０に対して並列出力する。これにより、メモリチップ１４１の数が多くなっても、メモリコントローラ１１１と各メモリモジュール１４０を接続するメモリバスの本数を少なくすることができるので、信号送受信に係る制御を容易にすることができる。したがって、信号周波数が高くなっても、メモリコントローラ１１１と各メモリモジュール１４０の間の通信を安定させることができる。
【００２４】
また、本実施形態１に係るサーバ装置１００において、ＣＰＵ１１０は単一の共用レジスタチップ１２０に対して命令を発行すれば済むので、メモリモジュール１４０毎にレジスタチップを搭載する場合と比較して、ＣＰＵ１１０の処理負荷を軽減して処理速度を向上させることができる。
【００２５】
また、本実施形態１に係るサーバ装置１００は、各メモリモジュール１４０に共通するクロック信号を生成するＰＬＬ回路１３０を備え、共用レジスタチップ１２０は、そのクロック信号に同期してアドレス信号とコマンド信号を各メモリモジュール１４０に並列出力する。これにより、各メモリモジュール１４０間の同期を保ちつつ、メモリモジュール１４０毎にＰＬＬ回路１３０を搭載する必要がなくなるので、部品点数を削減してコストを抑えることができる。
【００２６】
また、本実施形態１に係るサーバ装置１００において、共用レジスタチップ１２０、ＰＬＬ回路１３０、メモリモジュール１４０を同一の回路基板１５０上に実装することにより、共用レジスタチップ１２０をサーバ装置１００の構成部品として提供しやすくなる。
【００２７】
＜実施の形態２＞
サーバ装置１００に搭載するメモリモジュールの個数が増えると、ソフトエラーや素子欠陥によるメモリエラーが発生する確率が増す。そのため、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ：エラー訂正コード）機能をメモリモジュールに搭載することにより、メモリエラーに対処することが求められる。しかし、メモリモジュールのＥＣＣ機能を実現するためには、各メモリモジュール上にデータ記録用のメモリチップとは別にＥＣＣパリティ記録用のメモリチップを搭載する必要があり、メモリモジュールのコストを増加させる要因となっている。
【００２８】
そこで本発明の実施形態２では、メモリモジュール１４０毎にＥＣＣ機能を実現するためのチップを搭載することなく、共用レジスタチップ１２０にメモリモジュール１４０を冗長化構成する機能を搭載し、同等の機能を実現する構成例を説明する。
【００２９】
図３は、共用レジスタチップ１２０がメモリモジュール１４０を冗長化構成する動作フローを示す図である。以下、図３の各ステップについて説明する。
【００３０】
（図３：ステップＳ３００）
共用レジスタチップ１２０は、サーバ装置１００が起動するとき、またはサーバ装置１００のユーザが指示した時点などで、本動作フローを起動する。
【００３１】
（図３：ステップＳ３０１）
共用レジスタチップ１２０は、各メモリモジュール１４０が備えているＳＰＤ１４２から、各メモリモジュール１４０の記憶容量、個数などの仕様情報を取得する。
【００３２】
（図３：ステップＳ３０２）
共用レジスタチップ１２０は、サーバ装置１００が備えているメモリモジュール１４０の個数が２以上であるか否かを判定する。２以上であればステップＳ３０３へ進み、それ以外であればステップＳ３０６へスキップする。本ステップは、サーバ装置１００が冗長化構成するために十分な数のメモリモジュール１４０を備えているか否かを判定する意義を有する。
【００３３】
（図３：ステップＳ３０３）
共用レジスタチップ１２０は、サーバ装置１００が備えている各メモリモジュール１４０の記憶容量が同じであるか否かを判定する。同じであればステップＳ３０４へ進み、それ以外であればステップＳ３０６へスキップする。本ステップは、メモリモジュール１４０を冗長化構成するためには各メモリモジュール１４０の記憶容量が同じであることが望ましいので、あらかじめこれを判定する意義を有する。
【００３４】
（図３：ステップＳ３０４）
共用レジスタチップ１２０は、メモリモジュール１４０を冗長化構成するか否かを判定する。例えば、冗長化構成すべき旨のビットが所定のレジスタ等にセットされているか否かなどにより、冗長化構成するか否かを判定することができる。
【００３５】
（図３：ステップＳ３０５）
共用レジスタチップ１２０は、後述の図４で説明するような冗長化構成を、メモリモジュール１４０上に構築する。
【００３６】
（図３：ステップＳ３０６）
共用レジスタチップ１２０は、メモリモジュール１４０の冗長化構成を構築せず、本動作フローを終了する。
【００３７】
図４は、メモリモジュール１４０上に冗長化構成を構築したときの記憶領域割当を示す図である。図４（ａ）は２つのメモリモジュール１４０を用いた場合、図４（ｂ）は３つ以上のメモリモジュール１４０を用いた場合の例を示す。
【００３８】
共用レジスタチップ１２０は、２つのメモリモジュール１４０を用いて冗長化構成を構築する場合は、各メモリモジュール１４０に全く同じデータを格納することにより、ミラー構成を構築する。共用レジスタチップ１２０は、メモリコントローラ１１１からデータ書込命令を受け取ったときは、各メモリモジュール１４０に同じデータを書き込み、データ読取命令を受け取ったときは、各メモリモジュール１４０から同じデータを読み取って整合性を確認した上でメモリコントローラ１１１に送信する。
【００３９】
共用レジスタチップ１２０は、３つ以上のメモリモジュール１４０を用いて冗長化構成を構築する場合は、各メモリモジュール１４０の記憶領域をメモリモジュール１４０の個数で分割し、いずれかの記憶領域にパリティデータを格納し、その他の記憶領域には本来格納すべきデータを格納する。各パリティデータは、他のメモリモジュール１４０が格納しているデータを復元することができるように構成する。
【００４０】
図４（ｂ）に示す例では、データ領域Ａ１、Ｂ１、Ｃ１に対するパリティデータがＰ１、データ領域Ａ２、Ｂ２、Ｃ２に対するパリティデータがＰ２、データ領域Ａ３、Ｂ３、Ｃ３に対するパリティデータがＰ３、データ領域Ａ４、Ｂ４、Ｃ４に対するパリティデータがＰ４となる。
【００４１】
この構成により、いずれかのメモリモジュール１４０に障害が発生したとしても、パリティデータから元のデータを再計算することにより、失われたデータを復旧することができる。また、冗長化構成機能はＥＣＣ機能と異なりＥＣＣパリティ数による訂正ｂｉｔ数の制限を受けないため、仮に２ｂｉｔ以上のエラーが発生したとしても復旧できる可能性が高い。ただし、冗長化グループ内で複数のエラーが発生した場合は復旧できない場合がある。例えば、記憶領域Ａ１、Ｂ１、Ｃ１、Ｐ１のグループにおいて、データ領域Ａ１とパリティデータＰ１に同時にエラーが発生した場合、復旧することができない。
【００４２】
なお、パリティデータを各メモリモジュール１４０に分散して格納しているのは、パリティデータのみを記録しているメモリモジュール１４０に対してアクセスが集中することを避けるためである。
【００４３】
共用レジスタチップ１２０は、メモリコントローラ１１１からデータ書込命令を受け取ったときは、各メモリモジュール１４０にデータを書き込むとともに、データを書き込んだ記憶領域を復元するためのパリティデータを更新する。読取命令を受け取ったときは、メモリモジュール１４０からデータを読み取るとともに、パリティデータを用いて読み取ったデータを別途復元し、整合性を確認した上でメモリコントローラ１１１に送信する。
【００４４】
図５は、共用レジスタチップ１２０がデータ読取命令を受け取ったときの動作フローである。以下、図５の各ステップについて説明する。
【００４５】
（図５：ステップＳ５００）
共用レジスタチップ１２０は、メモリコントローラ１１１からデータ読取命令を受け取ると、本動作フローを開始する。
【００４６】
（図５：ステップＳ５０１）
共用レジスタチップ１２０は、メモリモジュール１４０をミラー構成しているときは、読取対象データのミラーデータを取得する。３つ以上のメモリモジュール１４０を用いて冗長化構成を構築しているときは、読取対象データのパリティデータを用いて、読取対象データを別途復元する。
【００４７】
（図５：ステップＳ５０２〜Ｓ５０３）
共用レジスタチップ１２０は、ステップＳ５０１で取得したミラーデータまたはパリティデータから復元したデータと、読取対象データとを比較する（Ｓ５０２）。両者が一致した場合はステップＳ５０５へスキップし、一致しなかった場合はステップＳ５０４へ進む（Ｓ５０３）。
【００４８】
（図５：ステップＳ５０４）
共用レジスタチップ１２０は、ステップＳ５０１で取得したミラーデータまたはパリティデータから復元したデータを用いて、読取対象データを上書きする。これにより、エラーが発生しているデータを復旧する。
【００４９】
（図５：ステップＳ５０５）
共用レジスタチップ１２０は、ステップＳ５０３でミラーデータまたは復元データと読取対象データが一致した場合は、いずれかのデータをメモリコントローラ１１１へ出力する。一致しなかった場合は、ステップＳ５０１で取得したデータを正常データであるとみなし、メモリコントローラ１１１へ出力する。
【００５０】
＜実施の形態２：まとめ＞
以上のように、本実施形態２に係るサーバ装置１００において、共用レジスタチップ１２０は、メモリモジュール１４０上に冗長化した記憶領域を構成する。これにより、メモリモジュール毎に冗長化構成のための専用チップを搭載する必要がなくなり、コストを抑えることができる。
【００５１】
また、本実施形態２に係るサーバ装置１００において、共用レジスタチップ１２０は、いずれかのメモリモジュール１４０にエラーが生じると、冗長化した記憶領域に格納されているデータを用いてエラーを回復する。これにより、コストを抑えつつメモリモジュール１４０の信頼性を向上させることができる。
【００５２】
また、本実施形態２に係るサーバ装置１００において、共用レジスタチップ１２０は、メモリモジュール１４０上にミラー構成を構築し、ミラー化された記憶領域それぞれに同一のデータを書き込む。また、いずれかの記憶領域にエラーが生じた場合は、ミラー化されているデータを用いて動作を継続する。これにより、メモリモジュール１４０の信頼性を向上させることができる。
【００５３】
また、本実施形態２に係るサーバ装置１００において、共用レジスタチップ１２０は、メモリモジュール１４０上にパリティデータを用いた冗長化構成を構築し、記憶領域にデータを書き込む際にパリティデータを更新する。また、いずれかの記憶領域にエラーが生じた場合は、パリティデータを用いてデータを復元する。これにより、メモリモジュール１４０の信頼性を向上させることができる。
【００５４】
また、本実施形態２に係るサーバ装置１００において、共用レジスタチップ１２０は、パリティデータを用いて復元したデータと、読取対象データとを比較し、両者が一致しない場合は、パリティデータを用いて復元したデータをメモリコントローラ１１１に出力する。これにより、メモリモジュール１４０の内部でエラーが発生しても、正しいデータをメモリコントローラ１１１に戻すことができるので、メモリモジュール１４０の信頼性を向上させることができる。
【００５５】
＜実施の形態３＞
図６は、本発明の実施形態３に係るメモリ装置２００の機能ブロック図である。メモリ装置２００は、実施形態１〜２で説明したサーバ装置１００の機能のうち、共用レジスタチップ１２０、ＰＬＬ回路１３０、およびメモリモジュール１４０を抜き出して１つの装置として構成した記憶装置である。
【００５６】
メモリ装置２００は、例えばＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）のようなインターフェースを介して、サーバ装置１００などのコンピュータに接続し、記憶装置として動作することができる。具体的な動作は実施形態１〜２と同様である。
【００５７】
本実施形態３のように、実施形態１〜２で説明した手法を用いてメモリ装置２００を構成することにより、コンピュータへ追加的に搭載するメモリデバイスの信頼性と動作速度を向上させつつ、メモリデバイスのコストを抑えることができる。
【００５８】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５９】
また、上記各構成、機能、処理部などは、それらの全部または一部を、例えば集積回路で設計することによりハードウェアとして実現することもできるし、プロセッサがそれぞれの機能を実現するプログラムを実行することによりソフトウェアとして実現することもできる。各機能を実現するプログラム、テーブルなどの情報は、メモリやハードディスクなどの記憶装置、ＩＣカード、ＤＶＤなどの記憶媒体に格納することができる。
【符号の説明】
【００６０】
１００：サーバ装置、１１０：ＣＰＵ、１１１：メモリコントローラ、１２０：共用レジスタチップ、１３０：ＰＬＬ回路、１４０：メモリモジュール、１５０：回路基板、２００：メモリ装置。
【技術分野】
【０００１】
本発明は、複数のメモリモジュールに対するデータアクセスに関するものである。
【背景技術】
【０００２】
近年のプロセッサ性能の向上に伴い、ローエンドサーバにおいても、仮想化やマルチタスクＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）を活用したサーバ統合などの用途のため、１台のサーバ装置上で稼動するアプリケーションョン数が増加している。これに伴い、メインメモリの記憶容量を増やすため、多数のメモリモジュールをサーバ装置に搭載する必要がある。
【０００３】
一方、近年のメモリインターフェースの高速化（例えば１６００Ｍｂｐｓ）に伴い、複数のメモリモジュールをサーバ装置に搭載したとき、メモリモジュールとメモリコントローラの間の通信を安定化させる必要がある。そこで、高速なメモリインターフェースを搭載したサーバ装置では、メモリモジュールとメモリコントローラは、レジスタチップと呼ばれるバッファＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を介して通信するように構成されている。
【０００４】
メモリコントローラは、レジスタチップを介してメモリモジュールにアクセスすることにより、複数メモリモジュールに実装された複数ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップ全体ではなく、レジスタチップのみを駆動することができる。これにより、メモリコントローラに接続される全ＤＲＡＭチップ数が増えても、通信信号品質を維持することができる。
【０００５】
下記特許文献１に記載されている技術では、メモリモジュール上に複数レジスタチップを搭載することにより、複数メモリモジュールを高速に駆動する方法を実現している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００９−５１０５６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のレジスタチップをメモリモジュール上に搭載する場合、そのために必要な回路部品（例えば、レジスタチップ本体およびＰＬＬ回路などのクロック発生器）をメモリモジュール毎に実装する必要がある。これにより、部品点数が増加し、メモリモジュールが高価になる。
【０００８】
特に、レジスタチップを搭載するために必要なコストはメモリモジュールの容量に関係なく発生するため、搭載されているＤＲＡＭチップ数が少ない小容量のメモリモジュールほど、メモリモジュール全体に占める同コストの割合が大きくなってしまう。そのため、特に小容量のメモリモジュールを多数搭載する傾向にあるローエンドサーバにおいては、メモリモジュール毎に搭載されるレジスタチップやＰＬＬ回路がサーバ装置の原価に占める割合が大きくなり、コスト高となる。
【０００９】
本発明は、上記のような課題を解決するためになされたものであり、レジスタチップを搭載するためのコストを抑えつつ、メモリモジュールとメモリコントローラの間の通信を安定化させることのできる技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るサーバ装置は、複数のメモリモジュールに対する命令を格納する共用レジスタを備える。メモリコントローラは、複数のメモリモジュールに対する命令を共用レジスタに格納し、共用レジスタは、メモリコントローラから受け取った命令を複数のメモリモジュールに対して並列出力する。
【発明の効果】
【００１１】
本発明に係るサーバ装置によれば、メモリモジュールに対する命令を共用レジスタに格納することにより、通信を安定化させることができる。また、各メモリモジュールが共用レジスタを共有するので、レジスタチップを搭載するために必要なコストを抑えることができる。
【図面の簡単な説明】
【００１２】
【図１】従来のメモリモジュールと本発明に係るメモリモジュールの差異を比較する図である。
【図２】実施形態１に係るサーバ装置１００の機能ブロック図である。
【図３】共用レジスタチップ１２０がメモリモジュール１４０を冗長化構成する動作フローを示す図である。
【図４】メモリモジュール１４０上に冗長化構成を構築したときの記憶領域割当を示す図である。
【図５】共用レジスタチップ１２０がデータ読取命令を受け取ったときの動作フローである。
【図６】実施形態３に係るメモリ装置２００の機能ブロック図である。
【発明を実施するための形態】
【００１３】
＜実施の形態１＞
図１は、従来のメモリモジュールと本発明に係るメモリモジュールの差異を比較する図である。従来のメモリモジュールは、各メモリモジュール上にそれぞれレジスタチップとＰＬＬ回路を搭載しているが、本発明に係るメモリモジュールは、レジスタチップとＰＬＬ回路を各メモリモジュールから共有する構成とした。
【００１４】
レジスタチップとＰＬＬ回路を各メモリモジュールから共有することにより、部品点数を削減することによるコスト低減効果を見込むことができる。また、ＣＰＵから見ると単一の共用レジスタチップに対して命令を発行すれば済むので、命令処理回数を削減することにより処理速度を向上させることもできる。
【００１５】
図２は、本発明の実施形態１に係るサーバ装置１００の機能ブロック図である。サーバ装置１００は、ＣＰＵ１１０、メモリコントローラ１１１、共用レジスタチップ１２０、ＰＬＬ回路１３０、１以上のメモリモジュール１４０、回路基板１５０を備える。各メモリモジュールは同様の構成を備えるため、個々のメモリモジュールを区別するときには、内部的な構成要素と併せてアルファベット添字を付与する。また、ここでは図示しないが、サーバ装置１００は、キーボードやマウスなどの入力装置、ディスプレイなどの出力装置、ネットワークインターフェースなどを備えることもできる。
【００１６】
ＣＰＵ１１０は、メモリコントローラ１１１に対し、メモリモジュール１４０が格納しているデータを読み取るデータ読取命令、またはメモリモジュール１４０にデータを書き込むデータ書込命令を発行する。
【００１７】
メモリコントローラ１１１は、ＣＰＵ１１０から受け取ったデータ読取命令またはデータ書込命令に基づき、共用レジスタチップ１２０を介して、メモリモジュール１４０に対しデータ読取命令またはデータ書込命令を発行する。このデータ読取命令またはデータ書込命令には、メモリモジュール１４０上のアクセス先アドレスを指示するアドレス信号、命令内容を指定するコマンド信号、データを記述したデータ信号などが含まれる。
【００１８】
共用レジスタチップ１２０は、メモリコントローラ１１１から受け取ったデータ読取命令またはデータ書込命令のうち、アドレス信号とコマンド信号を格納し、ＰＬＬ回路１３０が出力するクロック信号に同期して各メモリモジュール１４０に並列的に出力する。共用レジスタチップ１２０は、各メモリモジュール１４０との間でアドレス信号とコマンド信号を送受信した後、残りの信号を各メモリモジュール１４０との間で送受信する。
【００１９】
ＰＬＬ回路１３０は、各メモリモジュール１４０に共通するクロック信号を、共用レジスタチップ１２０、各メモリモジュール１４０、メモリコントローラ１１１に出力する。これら各デバイスは、ＰＬＬ回路１３０が出力するクロック信号に同期して命令を送受信する。
【００２０】
メモリモジュール１４０は、１以上のメモリチップ（ここではＤＲＡＭチップ）１４１、ＳＰＤ（Ｓｅｒｉａｌ Ｐｒｅｓｅｎｃｅ Ｄｅｔｅｃｔ）１４２を備える。メモリチップ１４１は、例えばＤＲＡＭチップのような、データを格納する記憶デバイスである。ＳＰＤ１４２は、メモリモジュール１４０の仕様情報などを格納する記憶デバイスである。
【００２１】
ＣＰＵ１１０、メモリコントローラ１１１、共用レジスタチップ１２０、ＰＬＬ回路１３０、メモリモジュール１４０は、サーバ装置１００が備える同一の回路基板１５０上に実装することができる。
【００２２】
＜実施の形態１：まとめ＞
以上のように、本実施形態１に係るサーバ装置１００は、各メモリモジュール１４０に対するデータ読取命令またはデータ書込命令を格納する共用レジスタチップ１２０を備える。これにより、メモリモジュール１４０毎にレジスタチップを搭載する必要がなくなるので、部品点数を削減してコストを抑えることができる。
【００２３】
また、本実施形態１に係るサーバ装置１００において、共用レジスタチップ１２０は、メモリコントローラ１１１から受け取った命令を、各メモリモジュール１４０に対して並列出力する。これにより、メモリチップ１４１の数が多くなっても、メモリコントローラ１１１と各メモリモジュール１４０を接続するメモリバスの本数を少なくすることができるので、信号送受信に係る制御を容易にすることができる。したがって、信号周波数が高くなっても、メモリコントローラ１１１と各メモリモジュール１４０の間の通信を安定させることができる。
【００２４】
また、本実施形態１に係るサーバ装置１００において、ＣＰＵ１１０は単一の共用レジスタチップ１２０に対して命令を発行すれば済むので、メモリモジュール１４０毎にレジスタチップを搭載する場合と比較して、ＣＰＵ１１０の処理負荷を軽減して処理速度を向上させることができる。
【００２５】
また、本実施形態１に係るサーバ装置１００は、各メモリモジュール１４０に共通するクロック信号を生成するＰＬＬ回路１３０を備え、共用レジスタチップ１２０は、そのクロック信号に同期してアドレス信号とコマンド信号を各メモリモジュール１４０に並列出力する。これにより、各メモリモジュール１４０間の同期を保ちつつ、メモリモジュール１４０毎にＰＬＬ回路１３０を搭載する必要がなくなるので、部品点数を削減してコストを抑えることができる。
【００２６】
また、本実施形態１に係るサーバ装置１００において、共用レジスタチップ１２０、ＰＬＬ回路１３０、メモリモジュール１４０を同一の回路基板１５０上に実装することにより、共用レジスタチップ１２０をサーバ装置１００の構成部品として提供しやすくなる。
【００２７】
＜実施の形態２＞
サーバ装置１００に搭載するメモリモジュールの個数が増えると、ソフトエラーや素子欠陥によるメモリエラーが発生する確率が増す。そのため、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ：エラー訂正コード）機能をメモリモジュールに搭載することにより、メモリエラーに対処することが求められる。しかし、メモリモジュールのＥＣＣ機能を実現するためには、各メモリモジュール上にデータ記録用のメモリチップとは別にＥＣＣパリティ記録用のメモリチップを搭載する必要があり、メモリモジュールのコストを増加させる要因となっている。
【００２８】
そこで本発明の実施形態２では、メモリモジュール１４０毎にＥＣＣ機能を実現するためのチップを搭載することなく、共用レジスタチップ１２０にメモリモジュール１４０を冗長化構成する機能を搭載し、同等の機能を実現する構成例を説明する。
【００２９】
図３は、共用レジスタチップ１２０がメモリモジュール１４０を冗長化構成する動作フローを示す図である。以下、図３の各ステップについて説明する。
【００３０】
（図３：ステップＳ３００）
共用レジスタチップ１２０は、サーバ装置１００が起動するとき、またはサーバ装置１００のユーザが指示した時点などで、本動作フローを起動する。
【００３１】
（図３：ステップＳ３０１）
共用レジスタチップ１２０は、各メモリモジュール１４０が備えているＳＰＤ１４２から、各メモリモジュール１４０の記憶容量、個数などの仕様情報を取得する。
【００３２】
（図３：ステップＳ３０２）
共用レジスタチップ１２０は、サーバ装置１００が備えているメモリモジュール１４０の個数が２以上であるか否かを判定する。２以上であればステップＳ３０３へ進み、それ以外であればステップＳ３０６へスキップする。本ステップは、サーバ装置１００が冗長化構成するために十分な数のメモリモジュール１４０を備えているか否かを判定する意義を有する。
【００３３】
（図３：ステップＳ３０３）
共用レジスタチップ１２０は、サーバ装置１００が備えている各メモリモジュール１４０の記憶容量が同じであるか否かを判定する。同じであればステップＳ３０４へ進み、それ以外であればステップＳ３０６へスキップする。本ステップは、メモリモジュール１４０を冗長化構成するためには各メモリモジュール１４０の記憶容量が同じであることが望ましいので、あらかじめこれを判定する意義を有する。
【００３４】
（図３：ステップＳ３０４）
共用レジスタチップ１２０は、メモリモジュール１４０を冗長化構成するか否かを判定する。例えば、冗長化構成すべき旨のビットが所定のレジスタ等にセットされているか否かなどにより、冗長化構成するか否かを判定することができる。
【００３５】
（図３：ステップＳ３０５）
共用レジスタチップ１２０は、後述の図４で説明するような冗長化構成を、メモリモジュール１４０上に構築する。
【００３６】
（図３：ステップＳ３０６）
共用レジスタチップ１２０は、メモリモジュール１４０の冗長化構成を構築せず、本動作フローを終了する。
【００３７】
図４は、メモリモジュール１４０上に冗長化構成を構築したときの記憶領域割当を示す図である。図４（ａ）は２つのメモリモジュール１４０を用いた場合、図４（ｂ）は３つ以上のメモリモジュール１４０を用いた場合の例を示す。
【００３８】
共用レジスタチップ１２０は、２つのメモリモジュール１４０を用いて冗長化構成を構築する場合は、各メモリモジュール１４０に全く同じデータを格納することにより、ミラー構成を構築する。共用レジスタチップ１２０は、メモリコントローラ１１１からデータ書込命令を受け取ったときは、各メモリモジュール１４０に同じデータを書き込み、データ読取命令を受け取ったときは、各メモリモジュール１４０から同じデータを読み取って整合性を確認した上でメモリコントローラ１１１に送信する。
【００３９】
共用レジスタチップ１２０は、３つ以上のメモリモジュール１４０を用いて冗長化構成を構築する場合は、各メモリモジュール１４０の記憶領域をメモリモジュール１４０の個数で分割し、いずれかの記憶領域にパリティデータを格納し、その他の記憶領域には本来格納すべきデータを格納する。各パリティデータは、他のメモリモジュール１４０が格納しているデータを復元することができるように構成する。
【００４０】
図４（ｂ）に示す例では、データ領域Ａ１、Ｂ１、Ｃ１に対するパリティデータがＰ１、データ領域Ａ２、Ｂ２、Ｃ２に対するパリティデータがＰ２、データ領域Ａ３、Ｂ３、Ｃ３に対するパリティデータがＰ３、データ領域Ａ４、Ｂ４、Ｃ４に対するパリティデータがＰ４となる。
【００４１】
この構成により、いずれかのメモリモジュール１４０に障害が発生したとしても、パリティデータから元のデータを再計算することにより、失われたデータを復旧することができる。また、冗長化構成機能はＥＣＣ機能と異なりＥＣＣパリティ数による訂正ｂｉｔ数の制限を受けないため、仮に２ｂｉｔ以上のエラーが発生したとしても復旧できる可能性が高い。ただし、冗長化グループ内で複数のエラーが発生した場合は復旧できない場合がある。例えば、記憶領域Ａ１、Ｂ１、Ｃ１、Ｐ１のグループにおいて、データ領域Ａ１とパリティデータＰ１に同時にエラーが発生した場合、復旧することができない。
【００４２】
なお、パリティデータを各メモリモジュール１４０に分散して格納しているのは、パリティデータのみを記録しているメモリモジュール１４０に対してアクセスが集中することを避けるためである。
【００４３】
共用レジスタチップ１２０は、メモリコントローラ１１１からデータ書込命令を受け取ったときは、各メモリモジュール１４０にデータを書き込むとともに、データを書き込んだ記憶領域を復元するためのパリティデータを更新する。読取命令を受け取ったときは、メモリモジュール１４０からデータを読み取るとともに、パリティデータを用いて読み取ったデータを別途復元し、整合性を確認した上でメモリコントローラ１１１に送信する。
【００４４】
図５は、共用レジスタチップ１２０がデータ読取命令を受け取ったときの動作フローである。以下、図５の各ステップについて説明する。
【００４５】
（図５：ステップＳ５００）
共用レジスタチップ１２０は、メモリコントローラ１１１からデータ読取命令を受け取ると、本動作フローを開始する。
【００４６】
（図５：ステップＳ５０１）
共用レジスタチップ１２０は、メモリモジュール１４０をミラー構成しているときは、読取対象データのミラーデータを取得する。３つ以上のメモリモジュール１４０を用いて冗長化構成を構築しているときは、読取対象データのパリティデータを用いて、読取対象データを別途復元する。
【００４７】
（図５：ステップＳ５０２〜Ｓ５０３）
共用レジスタチップ１２０は、ステップＳ５０１で取得したミラーデータまたはパリティデータから復元したデータと、読取対象データとを比較する（Ｓ５０２）。両者が一致した場合はステップＳ５０５へスキップし、一致しなかった場合はステップＳ５０４へ進む（Ｓ５０３）。
【００４８】
（図５：ステップＳ５０４）
共用レジスタチップ１２０は、ステップＳ５０１で取得したミラーデータまたはパリティデータから復元したデータを用いて、読取対象データを上書きする。これにより、エラーが発生しているデータを復旧する。
【００４９】
（図５：ステップＳ５０５）
共用レジスタチップ１２０は、ステップＳ５０３でミラーデータまたは復元データと読取対象データが一致した場合は、いずれかのデータをメモリコントローラ１１１へ出力する。一致しなかった場合は、ステップＳ５０１で取得したデータを正常データであるとみなし、メモリコントローラ１１１へ出力する。
【００５０】
＜実施の形態２：まとめ＞
以上のように、本実施形態２に係るサーバ装置１００において、共用レジスタチップ１２０は、メモリモジュール１４０上に冗長化した記憶領域を構成する。これにより、メモリモジュール毎に冗長化構成のための専用チップを搭載する必要がなくなり、コストを抑えることができる。
【００５１】
また、本実施形態２に係るサーバ装置１００において、共用レジスタチップ１２０は、いずれかのメモリモジュール１４０にエラーが生じると、冗長化した記憶領域に格納されているデータを用いてエラーを回復する。これにより、コストを抑えつつメモリモジュール１４０の信頼性を向上させることができる。
【００５２】
また、本実施形態２に係るサーバ装置１００において、共用レジスタチップ１２０は、メモリモジュール１４０上にミラー構成を構築し、ミラー化された記憶領域それぞれに同一のデータを書き込む。また、いずれかの記憶領域にエラーが生じた場合は、ミラー化されているデータを用いて動作を継続する。これにより、メモリモジュール１４０の信頼性を向上させることができる。
【００５３】
また、本実施形態２に係るサーバ装置１００において、共用レジスタチップ１２０は、メモリモジュール１４０上にパリティデータを用いた冗長化構成を構築し、記憶領域にデータを書き込む際にパリティデータを更新する。また、いずれかの記憶領域にエラーが生じた場合は、パリティデータを用いてデータを復元する。これにより、メモリモジュール１４０の信頼性を向上させることができる。
【００５４】
また、本実施形態２に係るサーバ装置１００において、共用レジスタチップ１２０は、パリティデータを用いて復元したデータと、読取対象データとを比較し、両者が一致しない場合は、パリティデータを用いて復元したデータをメモリコントローラ１１１に出力する。これにより、メモリモジュール１４０の内部でエラーが発生しても、正しいデータをメモリコントローラ１１１に戻すことができるので、メモリモジュール１４０の信頼性を向上させることができる。
【００５５】
＜実施の形態３＞
図６は、本発明の実施形態３に係るメモリ装置２００の機能ブロック図である。メモリ装置２００は、実施形態１〜２で説明したサーバ装置１００の機能のうち、共用レジスタチップ１２０、ＰＬＬ回路１３０、およびメモリモジュール１４０を抜き出して１つの装置として構成した記憶装置である。
【００５６】
メモリ装置２００は、例えばＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）のようなインターフェースを介して、サーバ装置１００などのコンピュータに接続し、記憶装置として動作することができる。具体的な動作は実施形態１〜２と同様である。
【００５７】
本実施形態３のように、実施形態１〜２で説明した手法を用いてメモリ装置２００を構成することにより、コンピュータへ追加的に搭載するメモリデバイスの信頼性と動作速度を向上させつつ、メモリデバイスのコストを抑えることができる。
【００５８】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５９】
また、上記各構成、機能、処理部などは、それらの全部または一部を、例えば集積回路で設計することによりハードウェアとして実現することもできるし、プロセッサがそれぞれの機能を実現するプログラムを実行することによりソフトウェアとして実現することもできる。各機能を実現するプログラム、テーブルなどの情報は、メモリやハードディスクなどの記憶装置、ＩＣカード、ＤＶＤなどの記憶媒体に格納することができる。
【符号の説明】
【００６０】
１００：サーバ装置、１１０：ＣＰＵ、１１１：メモリコントローラ、１２０：共用レジスタチップ、１３０：ＰＬＬ回路、１４０：メモリモジュール、１５０：回路基板、２００：メモリ装置。
【特許請求の範囲】
【請求項１】
メモリチップを搭載した複数のメモリモジュールに対するデータ読み取りまたはデータ書き込みを制御するメモリコントローラと、
前記複数のメモリモジュールに対する命令を格納する共用レジスタと、
前記メモリコントローラおよび前記共用レジスタを介して前記複数のメモリモジュールに対してデータ読取命令またはデータ書込命令を発行するプロセッサと、
を備え、
前記メモリコントローラは、
前記複数のメモリモジュールに対する命令を前記共用レジスタに格納し、
前記共用レジスタは、
前記メモリコントローラから受け取った命令を前記複数のメモリモジュールに対して並列出力する
ことを特徴とするサーバ装置。
【請求項２】
前記複数のメモリモジュールに共通するクロック信号を生成するクロック生成器を備え、
前記共用レジスタは、
前記複数のメモリモジュールに対する命令のうち、アクセス先アドレスを指示するアドレス信号と、命令内容を指定するコマンド信号とを格納し、
前記クロック生成器が生成するクロック信号に同期して、前記メモリコントローラから受け取った命令を前記複数のメモリモジュールに対して並列出力する
ことを特徴とする請求項１記載のサーバ装置。
【請求項３】
前記共用レジスタは、
前記複数のメモリモジュール上で冗長化構成を構築し、
前記複数のメモリモジュールが格納しているデータにエラーが生じると、冗長化されているデータを用いてエラーを回復する
ことを特徴とする請求項１記載のサーバ装置。
【請求項４】
前記共用レジスタは、
前記複数のメモリモジュール上でミラー構成を構築し、
前記複数のメモリモジュールが格納しているデータにエラーが生じると、ミラー化されているデータを用いて動作を継続する
ことを特徴とする請求項１記載のサーバ装置。
【請求項５】
前記共用レジスタは、
パリティデータを格納するパリティ領域を前記複数のメモリモジュール上に構築し、
前記複数のメモリモジュールが格納しているデータにエラーが生じると、前記パリティデータを用いてデータを復元する
ことを特徴とする請求項１記載のサーバ装置。
【請求項６】
前記共用レジスタは、
前記メモリコントローラからデータ書込命令を受け取ると、そのデータを前記複数のメモリモジュールに書き込むとともに前記パリティデータを更新し、
前記メモリコントローラからデータ読取命令を受け取ると、そのデータを前記複数のメモリモジュールから読み出すとともに前記パリティデータを用いてデータを復元し、両者が一致した場合はそのデータを前記メモリコントローラに出力し、両者が一致しなかった場合は復元したデータを前記複数のメモリモジュールに対して上書更新し、復元したデータを前記メモリコントローラに出力する
ことを特徴とする請求項５記載のサーバ装置。
【請求項７】
前記メモリモジュール、前記メモリコントローラ、前記共用レジスタは、同一の回路基板上に実装されている
ことを特徴とする請求項１記載のサーバ装置。
【請求項８】
メモリチップを搭載した複数のメモリモジュールと、
前記複数のメモリモジュールに対するデータ読み取りまたはデータ書き込みを制御するメモリコントローラと、
前記複数のメモリモジュールに対する命令を格納する共用レジスタと、
を備え、
前記メモリコントローラは、
前記複数のメモリモジュールに対する命令を前記共用レジスタに格納し、
前記共用レジスタは、
前記メモリコントローラから受け取った命令を前記複数のメモリモジュールに対して並列出力する
ことを特徴とするメモリ装置。
【請求項１】
メモリチップを搭載した複数のメモリモジュールに対するデータ読み取りまたはデータ書き込みを制御するメモリコントローラと、
前記複数のメモリモジュールに対する命令を格納する共用レジスタと、
前記メモリコントローラおよび前記共用レジスタを介して前記複数のメモリモジュールに対してデータ読取命令またはデータ書込命令を発行するプロセッサと、
を備え、
前記メモリコントローラは、
前記複数のメモリモジュールに対する命令を前記共用レジスタに格納し、
前記共用レジスタは、
前記メモリコントローラから受け取った命令を前記複数のメモリモジュールに対して並列出力する
ことを特徴とするサーバ装置。
【請求項２】
前記複数のメモリモジュールに共通するクロック信号を生成するクロック生成器を備え、
前記共用レジスタは、
前記複数のメモリモジュールに対する命令のうち、アクセス先アドレスを指示するアドレス信号と、命令内容を指定するコマンド信号とを格納し、
前記クロック生成器が生成するクロック信号に同期して、前記メモリコントローラから受け取った命令を前記複数のメモリモジュールに対して並列出力する
ことを特徴とする請求項１記載のサーバ装置。
【請求項３】
前記共用レジスタは、
前記複数のメモリモジュール上で冗長化構成を構築し、
前記複数のメモリモジュールが格納しているデータにエラーが生じると、冗長化されているデータを用いてエラーを回復する
ことを特徴とする請求項１記載のサーバ装置。
【請求項４】
前記共用レジスタは、
前記複数のメモリモジュール上でミラー構成を構築し、
前記複数のメモリモジュールが格納しているデータにエラーが生じると、ミラー化されているデータを用いて動作を継続する
ことを特徴とする請求項１記載のサーバ装置。
【請求項５】
前記共用レジスタは、
パリティデータを格納するパリティ領域を前記複数のメモリモジュール上に構築し、
前記複数のメモリモジュールが格納しているデータにエラーが生じると、前記パリティデータを用いてデータを復元する
ことを特徴とする請求項１記載のサーバ装置。
【請求項６】
前記共用レジスタは、
前記メモリコントローラからデータ書込命令を受け取ると、そのデータを前記複数のメモリモジュールに書き込むとともに前記パリティデータを更新し、
前記メモリコントローラからデータ読取命令を受け取ると、そのデータを前記複数のメモリモジュールから読み出すとともに前記パリティデータを用いてデータを復元し、両者が一致した場合はそのデータを前記メモリコントローラに出力し、両者が一致しなかった場合は復元したデータを前記複数のメモリモジュールに対して上書更新し、復元したデータを前記メモリコントローラに出力する
ことを特徴とする請求項５記載のサーバ装置。
【請求項７】
前記メモリモジュール、前記メモリコントローラ、前記共用レジスタは、同一の回路基板上に実装されている
ことを特徴とする請求項１記載のサーバ装置。
【請求項８】
メモリチップを搭載した複数のメモリモジュールと、
前記複数のメモリモジュールに対するデータ読み取りまたはデータ書き込みを制御するメモリコントローラと、
前記複数のメモリモジュールに対する命令を格納する共用レジスタと、
を備え、
前記メモリコントローラは、
前記複数のメモリモジュールに対する命令を前記共用レジスタに格納し、
前記共用レジスタは、
前記メモリコントローラから受け取った命令を前記複数のメモリモジュールに対して並列出力する
ことを特徴とするメモリ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１１８９３５（Ｐ２０１２−１１８９３５Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１０−２７０６５９（Ｐ２０１０−２７０６５９）
【出願日】平成２２年１２月３日（２０１０．１２．３）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２２年１２月３日（２０１０．１２．３）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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