【課題】仮想アドレスを物理アドレスに変換するメモリ管理装置が正常に動作しているか否かを確認可能とする。
【解決手段】情報処理装置１は、メモリ１１と、メモリ１１の物理アドレス又はそれに対応する仮想アドレスを指定することで、メモリ１１の物理アドレスに対してデータの読み出し又は書き込みを行うためのシステムプログラムと、システムプログラムを実行するプロセッサ１０と、プロセッサ１０からのメモリ１１に対する仮想アドレスを指定した読み出し及び書き込みにおいて、仮想アドレスを物理アドレスに変換するメモリ管理装置１４を備える。プロセッサ１０は、システムプログラムによって、物理アドレスを指定してデータの書き込みを実施した後、その物理アドレスに対応する仮想アドレスを指定してデータの読み出しを実施して、書き込んだデータと、読み出したデータが一致するか否かを判定する。 （もっと読む）

【課題】レジスタチップを搭載するためのコストを抑えつつ、メモリモジュールとメモリコントローラの間の通信を安定化させることのできる技術を提供する。
【解決手段】本発明に係るサーバ装置は、複数のメモリモジュールに対する命令を格納する共用レジスタを備える。メモリコントローラは、複数のメモリモジュールに対する命令を共用レジスタに格納し、共用レジスタは、メモリコントローラから受け取った命令を複数のメモリモジュールに対して並列出力する。 （もっと読む）

【課題】 メモリへのデータの書込みを禁止する際に誤書込みを確実に防止する。
【解決手段】 コントローラ１からメモリ２への書込み信号ライン３に、書込み信号を伝送する伝送回路４を介装する。書込み許可・禁止信号発生部５は、書込み許可信号として交番信号を発生し、書込み禁止信号として非交番信号を発生するように構成する。信号発生部５からの信号は整流回路６に入力し、整流回路６は交番信号が入力されるときにのみ電源電圧を発生させる。ここにおいて、前記伝送回路４は、その作動用電源として、前記整流回路６を用い、電源電圧が供給されているときのみ、書込み信号を伝送し、電源電圧が供給されていないときは、書込み信号の伝送を遮断する。 （もっと読む）

【課題】アドレス変換テーブルのエントリデータに誤り訂正符号を付与することなく、そのエントリデータに生じたビット異常の訂正を可能とする。
【解決手段】半導体記憶装置２は、論理アドレスに対応する物理アドレスへの変換にかかるアドレス変換テーブル３１のエントリデータに付与された誤り検出符号をもとに、エントリデータに生じたビット異常を検出するアドレス変換テーブル異常検出部２１と、ビット異常が検出されたエントリデータに含まれる所定のビットを反転させたデータが、正常なエントリデータであるか否かを検査するエントリデータ検査部２２と、ビット異常が検出されたエントリデータを、検査された正常なエントリデータに置き換えるエントリデータ置換部２３と、を備える。 （もっと読む）

【課題】復号化回路を備えたメモリコントローラにおいて、シンドロームを算出する処理から誤り位置多項式を導出する処理への処理の引継ぎの円滑化と、誤り位置多項式を導出する処理の効率化を図る。
【解決手段】データ保持回路内の領域、シンドローム保持回路内の領域及び係数保持回路内の領域は、相互に対応関係が定められており、データ保持回路内の第１の領域に保持されたデータに基づいて算出されたシンドロームは、当該第１の領域に対応するシンドローム保持回路内の領域である第２の領域に保持され、当該第２の領域に保持されたシンドロームに基づいて算出された係数は、当該第２の領域に対応する係数保持回路内の領域である第３の領域に保持され、当該第３の領域に保持された係数に基づいて、当該第１の領域に保持されたデータのビットエラーが訂正される。 （もっと読む）

【課題】メモリ等の入力対象に入力される信号の誤判定を行うのに好適な誤り検出回路を提供する。
【解決手段】集積回路１を、誤り検出回路２Ａ〜２Ｃとメモリ回路３とを含み、誤り検出回路２Ａ〜２Ｃを、クロック信号ＣＫの立ち上がりエッジにおいて入力信号ＩＮ０〜ＩＮｎの状態を保持し、保持した状態を示す第１信号ＩＮ＿Ａ０〜ＩＮ＿Ａｎを出力するラッチ回路２１Ａ０〜２１Ａｎと、クロック信号ＣＫを遅延時間ｔ１だけ遅延させる遅延回路２０Ａと、遅延クロック信号ＣＫ＿Ａの立ち上がりエッジにおいて入力信号ＩＮ０〜ＩＮｎの状態を保持し、保持した状態を示す第２信号ＩＮ＿Ｂ０〜ＩＮ＿Ｂｎを出力するラッチ回路２１Ｂ０〜２１Ｂｎと、第１信号ＩＮ＿Ａ０〜ＩＮ＿Ａｎと第２信号ＩＮ＿Ｂ０〜ＩＮ＿Ｂｎとが一致しているか否かを比較判定し、判定結果を示す第３信号ＣＯＭＰ０〜ＣＯＭＰｎを出力する比較回路２４＿０〜２４＿ｎとを含む構成とした。 （もっと読む）

【課題】出力するデータ量を増加させることなく、チップ間のアドレスの転送誤りを検出することができるメモリ回路を提供すること
【解決手段】本発明のメモリ回路は、アドレス毎にデータが対応付けられたメモリ１０３を搭載するメモリチップ１０２と、メモリチップ１０２に接続されメモリ１０３のアドレスを指定してアドレスに対応するデータを読み出すメインチップ１０１と、を備える。メモリチップ１０２は、メインチップ１０１において指定され入力されたアドレスを取得するアドレス情報取得部１０５と、メモリ１０３内のデータをアドレスを用いて暗号化し、メインチップ１０１へ出力する暗号部１０４を備え、メインチップ１０１は、暗号部１０４から出力された暗号化データを、指定したアドレスを用いて復号化する復号部１１３と、復号化されたデータに誤りがあるか否かを判定する判定部１１６とを備えるものである。 （もっと読む）

【課題】不揮発性の記憶部に記憶されたデータの破壊を抑止できる記憶装置、基板、液体容器、システム及び不揮発性の記憶部の制御方法等を提供すること。
【解決手段】記憶装置２０は、不揮発性の記憶部６０と、不揮発性の記憶部６０を制御する制御部３０を含む。制御部３０は、ホスト装置１０からの電源電圧ＶＤＤが供給されるホスト側電源端子ＴＶＨに接続される電源端子ＴＶ及び、ホスト装置１０からのグランド電圧ＶＳＳが供給されるホスト側グランド端子ＴＧＨに接続されるグランド端子ＴＧの少なくとも一方のフローティング状態を検出する検出回路３２と、システムクロックＳＣＫのマスク処理を行うマスク処理部３４を有する。そして、マスク処理部３４は、検出回路３２によりフローティング状態が検出された場合に、システムクロックＳＣＫをマスクする。 （もっと読む）

【解決手段】
誤り検出機能の結果に基づきメモリデバイスにおける書き込みタイミングを調節するための方法、システム及びコンピュータプログラム製品が提供される。例えば方法は、誤り検出機能の結果に基づきデータバス上の信号と書き込みクロック信号との間の書き込みタイミング窓を決定することを含むことができる。方法はまた、書き込みタイミング窓に基づきデータバス上の信号と書き込みクロック信号との間の位相差を調節することを含むことができる。メモリデバイスは、調節された位相差に基づきデータバス上の信号を回復することができる。 （もっと読む）

【課題】 量産に適用されるような一般的なテスタでも遅延回路の遅延量の測定が可能なメモリ制御装置及びその遅延量測定方法を提供することを課題とする。
【解決手段】 本メモリ制御装置は、半導体記憶装置にデータを書き込むメモリ制御装置であって、入力信号を遅延させて出力する複数の遅延回路を有し、通常動作時に、前記複数の遅延回路は、互いに独立し、個々の遅延回路に入力される信号を個々に遅延して出力し、テスト動作時に、前記複数の遅延回路は、テスト用入力信号が全ての遅延回路を経由し、それぞれの遅延量の合計分だけ遅延するように接続され、遅延後の前記テスト用入力信号は、テスト用出力信号として、前記メモリ制御装置の外部に出力されていることを要件とする。 （もっと読む）

データ処理システム（１０）及び方法は、外部デバッグツールをリアルタイムトレース機能を有するように許可することによってデバッグメッセージを生成する。データプロセッサ（２０、２２、２４）は複数のデータ命令を実行し、情報記憶のためにメモリ（３０）を使用する。デバッグ回路２６はアドレス変換トレースメッセージを含むデバッグメッセージを生成する。仮想形態及び物理形態との間にアドレスを変換するようにアドレス変換を実行するために、メモリ管理ユニット（１６）はアドレス変換論理（２０５）を有する。デバッグ回路（２６）は、１つ以上のアドレス変換マッピングは変更される時に通信を受信するためにメモリ管理ユニット（１６）に接続されるメッセージ生成回路（６４）を含む。メッセージ生成回路（６４）は、アドレスマッピングの変更を検出したことに応答してアドレス変換トレースメッセージを生成し、デバッグ回路（２６）の外部にアドレス変換トレースメッセージを与える。
（もっと読む）

【課題】テストコストの低減に対して有利な半導体記憶装置及びその自己テスト方法を提供する。
【解決手段】半導体記憶装置は、不揮発性メモリ１１と前記不揮発性メモリの入出力データを格納するバッファ１３とを備える主記憶部１と、揮発性メモリを備える前記主記憶部のバッファ部２と、データ入出力ピンを有する自己テストインターフェイス５０と、前記主記憶部と前記バッファ部とを制御する制御部３０とを具備し、前記制御部は、前記データ入出力ピンを介して自己テストインターフェイスから前記バッファへデータを格納し（Ｓ１）、前記バッファの格納データを、前記揮発性メモリへ書き込み（Ｓ２）、前記揮発性メモリから読み出したデータを前記バッファへ格納し（Ｓ４）、前記バッファの格納データを前記自己テストインターフェイスから読み出し、判定させる（Ｓ５）。 （もっと読む）

【課題】
メモリとの接続故障の誤り訂正，検出方法が必要になってきた。
【解決手段】
プロセッサと、メモリ制御装置と、メモリ装置とを備えたコントローラにおいて、アドレスに対して任意のデータをライトアクセスするとき、アドレスと任意のデータから決定される誤り検出符号ＣＲＣと、誤り検出符号ＣＲＣと任意のデータから決定される誤り訂正符合ＥＣＣを生成し、任意のデータと伴に誤り検出符号ＣＲＣと誤り訂正符号ＥＣＣをメモリ装置に書き込み、プロセッサが任意のアドレスに対してリードアクセスするとき、メモリ装置に書き込まれている誤り訂正符号ＥＣＣと、誤り検出符号ＣＲＣとデータを読み出し、読み出した誤り訂正符号ＥＣＣに基づき読み出した誤り検出符号ＣＲＣと読み出したデータの誤りを訂正し、訂正された誤り検出符号ＣＲＣと読み出したデータに誤りが有るか検出する。 （もっと読む）

【課題】エラーを特定することができるメモリシステムを提供すること。
【解決手段】本発明のメモリシステムによれば、ライト時において、ライトデータをループバックし、そのライトデータがエラーである場合、そのエラーは、第１処理部（５１〜５３）、第２処理部（５６〜５８）と入出力部（６０）間で発生している。これにより、第１処理部（５１〜５３）、第２処理部（５６〜５８）と入出力部（６０）間で発生するエラーであるのか、メモリ（８）で発生するエラーであるのかを特定することができる。 （もっと読む）

【課題】メモリセルの状態が異常状態になっても、メモリ装置を正常に作動させることが可能なメモリ制御装置を提供すること。
【解決手段】このメモリ制御装置は、第１のアドレス制御部及び第２のアドレス制御部を有する。メモリ制御装置は、第１のアドレス制御部を用いることにより、アドレス情報に基づいてメモリセルを特定する。メモリ制御装置は、アドレス情報及び書込用情報を含む書込指示情報に応じて、上記特定されたメモリセルに書込用情報を保持させる。メモリ制御装置は、メモリセルが保持している情報に基づいて当該メモリセルの状態が異常状態であるか否かを検出する。メモリ制御装置は、メモリセルの状態が異常状態であると検出された場合に、メモリセルを特定するために用いるアドレス制御部を第1のアドレス制御部から第2のアドレス制御部へ変更する。 （もっと読む）

読み取りレベル制御装置およびその方法を開示する。本発明の一実施形態に係る読み取りレベル制御装置は、格納手段から読み取ったデータをＥＣＣ復号するＥＣＣ復号部と、ＥＣＣ復号されたデータおよび読み取ったデータに基づいてビットエラー率をモニタリングするモニタリング部と、モニタリングされたビットエラー率に基づいて読み取ったデータのエラー率を判断するエラー判断部と、エラー率に基づいて格納手段の読み取りレベルを制御するレベル制御部とを備えることを特徴とする。
（もっと読む）

【課題】コストを抑制しつつシステムの信頼性を向上させることができる二重化情報処理システムを提供する。
【解決手段】データのライト時には、第１のサブシステム１０では、メモリインタフェースコントローラ１３からデータをデータ用メモリ装置４１に書き込む。またこのとき、第２のサブシステム２０では、同一データに基づいて、誤り検出訂正回路２４で生成したチェックコードをチェック用メモリ装置４２に書き込む。データのリード時には、両サブシステム１０，２０により、メモリインタフェースコントローラ１３，２３により、データ用メモリ装置４１から所定のデータを読み込むとともに、チェック用メモリ装置４２からそのデータに対応するチェックコードを読み込む。 （もっと読む）

【課題】メモリモジュールとメモリコントローラとの間で発生した異常を検出すると共に、該異常が発生した箇所を判定することが可能なメモリ制御装置及びそれを備える画像形成装置を提供すること。
【解決手段】メモリＩ／Ｆコントローラ１９は、Ｖｃｃ電源、及びＧＮＤ電源に対してメモリモジュール１１と接続された制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎのうち何れかの制御線にＶｃｃ電圧又はＧＮＤ電圧を交互に印加させるスイッチ制御部４１と、スイッチ制御部４１によって制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに印加させられたＶｃｃ電圧、及びＧＮＤ電圧を検出するＩ／Ｏ制御部２１と、Ｖｃｃ電圧及びＧＮＤ電圧の検出値と、Ｖｃｃ電圧及びＧＮＤ電圧の印加値を比較し、比較結果に基づいて制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎの異常原因を判定する比較／判定部４３と、異常原因に関する情報を出力する入出力部２４とを備える （もっと読む）

【課題】メモリー制御装置において物理的に故障しているかどうかのみの確認しか可能でなく、タイミング的に問題がある場合などの検証を行うことができない。
【解決手段】高速インターフェイスを所有するＤＤＲ−ＳＤＲＡＭなどのメモリー制御装置において、物理的に故障しているかどうかのみならずタイミング的に問題があるかどうかを含めて確認を行うことを目的として、外部メモリー（例えばＤＤＲ−ＳＤＲＡＭ）への書込み信号と外部メモリー（例えばＤＤＲ−ＳＤＲＡＭ）からの読み出し信号を比較判別することによって、メモリー制御装置のＣＬＫ及び外部メモリーのＣＬＫの周波数を変化させることを特徴としたメモリー制御装置。 （もっと読む）

【課題】バックアップ処理を容易にするとともに、バックアップ時の消費電力を削減し、ＳＤＲＡＭを高速動作させる。
【解決手段】プロセッサＭＰＵと、セルフリフレッシュ機能を有するＳＤＲＡＭと、ＳＤＲＡＭ制御手段を内蔵するメモリコントローラとを含むメモリ制御システムにおいて、前記ＳＤＲＡＭがバックアップ状態であるか否かを検知して前記メモリコントローラに通知する電源監視手段を備え、前記メモリコントローラが、前記電源監視手段からの通知に基づいてシステムパワーオン時における前記ＳＤＲＡＭのクロック無効化期間を選択することを特徴とする。 （もっと読む）