メモリシステム、半導体記憶装置、及び配線基板
【課題】ODT端子による内蔵終端抵抗の制御とリードデータの出力タイミングのずれによるバス転送時間の遅れをなくす。
【解決手段】終端抵抗制御信号により外部からオンオフが制御可能な終端抵抗回路を備えた複数の半導体記憶装置と、複数の半導体記憶装置のうちいずれかの半導体記憶装置にリードコマンド又はライトコマンドを実行させるときに複数の半導体記憶装置の終端抵抗値がいずれもオンし、いずれの半導体記憶装置もリードコマンド又はライトコマンドを実行しないときに複数の半導体記憶装置の終端抵抗値がいずれもオフするように終端抵抗制御信号を出力する終端抵抗制御部を有するメモリコントローラと、を備え、半導体記憶装置の終端抵抗回路が、リードコマンドに応答してデータを出力するときに終端抵抗制御信号のレベルによらず、オフする。
【解決手段】終端抵抗制御信号により外部からオンオフが制御可能な終端抵抗回路を備えた複数の半導体記憶装置と、複数の半導体記憶装置のうちいずれかの半導体記憶装置にリードコマンド又はライトコマンドを実行させるときに複数の半導体記憶装置の終端抵抗値がいずれもオンし、いずれの半導体記憶装置もリードコマンド又はライトコマンドを実行しないときに複数の半導体記憶装置の終端抵抗値がいずれもオフするように終端抵抗制御信号を出力する終端抵抗制御部を有するメモリコントローラと、を備え、半導体記憶装置の終端抵抗回路が、リードコマンドに応答してデータを出力するときに終端抵抗制御信号のレベルによらず、オフする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリシステム、半導体記憶装置、及び配線基板に関する。特に配線基板は、半導体記憶装置を実装する配線基板に関する。
【背景技術】
【0002】
ダイナミックRAM等の半導体記憶装置も用いたメモリシステムの大容量化、高速化には目覚しいものがある。特に、DDR SDRAM(Double Data Rate
Synchronous DRAM)を実装したメモリシステムでは、半導体記憶装置の内部の動作をパイプライン化させ、外部からクロックに同期して与えられたコマンドを順次実行すると共に、DDR SDRAMとメモリコントローラとの間をバスクロック周波数の2倍のレートでデータ転送を行えるようにしてシステムの高速動作を実現している。上記DDR SDRAM等では、DLL(Delay Locked Loop)回路が用いられ、外部から与えられるクロックに同期して内部回路を動作させ、高速なデータ転送を実現している。特に、DDR2以降のDDR SDRAMでは、DQ、DQS等のデータ入出力端子に終端抵抗を内蔵し、メモリコントローラからDDR SDRAMのODT端子に制御信号を与えて終端抵抗のオンオフを制御することにより、データ入出力端子から反射を低減させることにより高速なデータ伝送を実現している。
【0003】
図1は、従来のメモリシステムのメモリシステム全体の構成図である。図1は、64ビット並列読み出し書き込みのメモリシステムである。半導体記憶装置101は、8ビット並列読み出し書き込みであり、8個の半導体記憶装置101を並列に接続して64ビット並列読み出し書き込みを行っている。また、図1のメモリシステムでは、2個のDIMM(Dual Inline Memory Module)にそれぞれ2ランクの半導体記憶装置101を実装した構成を想定している。すなわち、DIMM1 Rank−1、DIMM1 Rank−2、DIMM2 Rank−1、DIMM2 Rank−2の計4ランクの半導体記憶装置で構成され、各ランクは、さらに8個の半導体記憶装置101で構成されている。全部で4ランク*8個=32個の半導体記憶装置101が実装されている。図1では、並列接続された8個の半導体記憶装置のうち、3個の半導体記憶装置101のみを図示している。これらの32個の半導体記憶装置101を制御する信号がメモリコントローラ102から与えられ、メモリコントローラとの間でデータの入出力を行う。
【0004】
なお、図1では、メモリコントローラ102は各半導体記憶装置101に直接接続されているが、メモリコントローラ102と半導体記憶装置101との間には、DIMM毎にPLLやバッファレジスタが配置され、DIMM毎にメモリコントローラとの間のタイミングの同期化を図るいわゆるRegistered DIMMや、Fully Buffered DIMM(FBDIMM)もある。また、メモリコントローラ102は、メモリ制御専用の機能を持つLSIでもよいし、CPUが直接メモリを制御するものもある。また、メモリコントローラ102は、複数のLSIで構成されるものもある。
【0005】
図1において、ADR、CMDはアドレス及びコマンド信号であり、メモリコントローラ102から各ランクの半導体記憶装置101に共通に接続される。なお、コマンド信号CMDには、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEが含まれる。DQ0〜DQ63信号は、メモリコントローラ102と半導体記憶装置101との間でリードライトデータの転送等に用いられる双方向のデータ入出力信号である。半導体記憶装置101は8ビット並列入出力であることを想定しているので、DQ0〜DQ63の64ビットをカバーするため、8個の半導体記憶装置101が並列に接続されている。このDQ0〜DQ63のデータ入出力信号も各ランクに共通に接続される。また、DQS0〜7信号、/DQS0〜7信号は、それぞれ、差動のデータストローブ信号で、ライト動作時にはメモリコントローラ102から半導体記憶装置101へ、リード時には半導体記憶装置101からメモリコントローラ102へ転送するデータのストローブ信号であり、双方向の入出力信号である。なお、リード動作時に、半導体記憶装置101が出力するデータストローブ信号DSQ、/DQS信号は、リードデータの変化点と同期しているので、メモリコントローラ102側でストローブ信号として用いるときは、データ信号のラッチできるタイミングに位相をずらして使用される。このデータストローブ信号DQS0〜7、/DQS0〜7も各ランクの半導体記憶装置に共通に接続される。ただし、各ランクに並列接続される8個の半導体記憶装置101には、それぞれ、独立したDQS信号と/DQS信号が接続される。
【0006】
また、クロック信号CK0〜3、/CK0〜3、クロックイネーブル信号CKE0〜3、チップセレクト信号/CS0〜3、内蔵終端抵抗制御信号ODT0〜3は、メモリコントローラ102から半導体記憶装置101へ出力される信号で、ランク毎に独立した別々の信号が出力される。クロック信号CK0〜3、/CK0〜3は半導体記憶装置101に対してシステムクロックとして与えられる信号であり、メモリコントローラ102から半導体記憶装置101に与えられるリードライト等のコマンドもこのシステムクロックに同期して与えられる。クロックイネーブル信号CKE0〜3は、クロックCKが有効か無効かを決定する信号である。クロックCKの立ち上がりエッジでCKEがハイレベルの場合、次のCKの立ち上がりエッジは有効である。それ以外の場合は無効となる。チップセレクト信号/CS0〜3は、ローレベルの場合コマンドの入力が有効となる。/CS0〜3がハイレベルの場合、コマンドは無視される。ただし、動作は続行される。このチップセレクト信号を用いて複数のランクの半導体記憶装置101のうち、任意のランクの半導体記憶装置101に対してコマンドを与え、選択的にアクセスすることができる。さらに、内蔵終端抵抗制御信号ODT0〜3は、各半導体記憶装置101に内蔵されている終端抵抗の値が無限大でないときに、その終端抵抗のオンオフを制御することができる。ODT0〜3がハイレベルのとき終端抵抗はオンし、ローレベルのとき終端抵抗はオフする。
【0007】
また、図1のメモリコントローラから半導体記憶装置101へのデータバス(DQ、DQS等)の配線は、DIMM1のみを実装し、DIMM2を実装しない場合にもスタブ(stub、未終端配線)が生じないように、メモリコントローラ102からの配線の遠端にDIMM1を実装し、メモリコントローラ102からDIMM1への配線の途中にDIMM2を接続するいわゆるフライバイ(FLY−BY)で配線している。なお、フライバイで配線するのは、DIMM2を実装せずにDIMM1のみを実装する場合に、スタブからの信号の反射を防ぐためである。
【0008】
次に、半導体記憶装置101がDDR3 SDRAMである場合に、好適な終端抵抗設定の例を図2に示す。図2では、DIMMの構成として、DIMM1、DIMM2共に2ランクのDDR3 SDRAMを実装した場合(2R/2R)、DIMM1の2ランク、DIMM2に1ランクのDDR3 SDRAMを実装した場合(2R/1R)、DIMM1、DIMM2共に1ランクのDDR3 SDRAMを実装した場合(1R/1R)を想定している。このときのメモリコントローラ102から与えられるリードまたはライトコマンド(WRITE、READ)、そのリード、ライトコマンドのアクセス対象となるDIMMとランク、そのリード、ライトコマンド実行時のメモリコントローラ102の終端抵抗値、ボードに実装されている各DIMM、各ランクの終端抵抗の抵抗値を示している。なお、終端抵抗の抵抗値は、あらかじめ、メモリコントローラ102から半導体記憶装置101の終端抵抗値指定レジスタに終端抵抗値を設定することにより行う。
【0009】
また、DDR3 SDRAMでは、ダイナミックODTの機能を有しているので、ライトコマンド実行時の終端抵抗の抵抗値を指定するライトコマンド実行時終端抵抗値指令レジスタと、ライトコマンド実行時以外のときの終端抵抗の抵抗値を指定するノミナル終端抵抗値指定レジスタを備えており、ダイナミックODTの機能を選択すると、ライトコマンド実行時とライトコマンド実行時以外のときで終端抵抗の抵抗値を変えることができる。すなわち、ダイナミックODTの機能を使用するときは、終端抵抗をオフするかオンするかをODT端子により制御し、オンするときの抵抗値は、ライトコマンド実行時と、それ以外のときで異なる終端抵抗値を指定することができる。図2では、そのダイナミックODTの機能を用いて、ライトコマンド実行時には、ライトコマンド実行の対象となるランクの終端抵抗値とそれ以外の終端抵抗の抵抗値に異なる抵抗値を設定している。図2のような終端抵抗値の設定を行うと信号の反射を好適に防ぐことができる。
【0010】
なお、ダイナミックODTを含むDDR3 SDRAMの仕様については、非特許文献1(89ページ〜105ページ)に記載されている。また、特許文献1には、図2と同様な終端抵抗設定の例が記載されている。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】米国特許第7342411号明細書
【非特許文献】
【0012】
【非特許文献1】JEDEC STANDARD DDR3 SDRAM Specification、JESD79−3B、2008年4月、JEDEC半導体技術協会(JEDEC SOLID STATE TECHNOLOGY ASSOCIATION)、37ページ、89〜105ページ
【発明の概要】
【発明が解決しようとする課題】
【0013】
上述したように、メモリシステムにおいて、データ転送の高速化が求められる一方、消費電力の低減が求められている。この消費電流低減のネックの一つとなっているのが、半導体記憶装置に用いられているDLL等の同期回路による消費電力である。PLLやDLL等の同期回路は、起動開始からロックするまでに時間を要するため、常時高速に動作させる必要がある。従って、アクセスがないときでも大きな消費電力を要する。
【0014】
DDR3 SDRAMにもDLLをオフするDLLオフモードが一応設けられているが、DLLオフモードでは、終端抵抗のオンオフのタイミングとデータ入出力の切り換えタイミングについて明確化されていない。
【0015】
また、一対のランクを有するDIMMについて、アクセスのないランクをパワーダウンモードに設定しDLLを停止させることにより消費電力を低減させることも考えられる。しかし、対となるランクをアクセスするときには、パワーダウンモードに設定したランクについても終端抵抗の制御が必要である。この場合もパワーダウンモードに設定してしまうと通常動作モードと同一のタイミングでは、終端抵抗の制御ができない。
【課題を解決するための手段】
【0016】
本発明の1つの側面によるメモリシステムは、終端抵抗制御信号により外部からオンオフが制御可能な終端抵抗回路を備えた複数の半導体記憶装置と、前記複数の半導体記憶装置のうち、いずれかの半導体記憶装置にリードコマンド又はライトコマンドを実行させるときに前記複数の半導体記憶装置の終端抵抗値がいずれもオンし、前記いずれの半導体記憶装置もリードコマンド又はライトコマンドを実行しないときに前記複数の半導体記憶装置の終端抵抗値がいずれもオフするように前記終端抵抗制御信号を出力する終端抵抗制御部を有するメモリコントローラと、を備え、前記終端抵抗回路は、前記半導体記憶装置が前記リードコマンドに応答してデータを出力するときに前記終端抵抗制御信号のレベルによらず、オフする終端抵抗回路である。
【0017】
本発明の他の側面によるメモリシステムは、終端抵抗制御信号により外部からオンオフが制御可能であって、リードコマンドに応答してデータを出力するときに前記終端抵抗制御信号のレベルによらずオフする終端抵抗回路を備えた複数の半導体記憶装置と、前記終端抵抗回路の初期抵抗値を設定するとともに前記終端抵抗制御信号により前記終端抵抗回路のオンオフを制御する終端抵抗制御部を備え前記複数の半導体記憶装置を制御するメモリコントローラと、を備え、前記複数の半導体記憶装置が、ライトコマンド及び前記リードコマンドを実行可能な通常動作モードと、前記ライトコマンド及びリードコマンドの実行を停止するパワーダウンモードとを備え、前記通常動作モードと前記パワーダウンモードで前記終端抵抗制御信号による前記終端抵抗回路のオンオフのタイミングが実質的に同一である。
【0018】
本発明の別な側面による半導体記憶装置は、データ入出力端子に接続された内蔵終端抵抗と、前記内蔵終端抵抗のオンオフを外部から制御する終端抵抗制御端子と、リードコマンドに応答して前記データ入出力端子にリードデータを出力するときに前記終端抵抗制御端子のレベルの如何によらず、前記内蔵終端抵抗をオフにする終端抵抗制御回路と、を備える。
【0019】
本発明のさらに他の側面による配線基板は、終端抵抗と、前記終端抵抗のオンオフを外部から制御する終端抵抗制御端子と、を備え、リードコマンド実行時に前記終端抵抗制御端子のレベルの如何によらず前記終端抵抗をオフにする機能を有する半導体記憶装置が複数実装された配線基板であって、前記配線基板は、前記複数の半導体記憶装置が共通に接続される共通データバスを備え、前記複数の半導体記憶装置がそれぞれ前記共通データバスから分岐する分岐バスを介して共通データバスに接続され、前記共通バスの任意の1点から各半導体記憶装置への配線長が等しくなるように各分岐バスが配線されている。
【発明の効果】
【0020】
本発明によれば、システムクロックに対するデータ入出力タイミングがばらついても内蔵終端抵抗を適切なタイミングでオンオフ制御し、データを高速に転送可能なメモリシステム、半導体記憶装置、及び配線基板が得られる。
【図面の簡単な説明】
【0021】
【図1】従来のフライバイに配線されたメモリシステム全体の構成図である。
【図2】DDR3 SDRAMにおける終端抵抗設定値の一例である。
【図3】本発明の一実施例によるメモリシステム全体の構成図である。
【図4】本発明の一実施例による半導体記憶装置全体の構成図である。
【図5】本発明の一実施例による半導体記憶装置におけるデータ出力端子周辺の回路ブロック図である。
【図6】本発明の一実施例による半導体記憶装置における終端抵抗設定値の設定例である。
【図7】本発明の一実施例による配線基板の断面図である。
【図8】本発明の一実施例によるライトコマンドの後、リードコマンドを実行する場合のタイミング図である。
【図9】本発明の比較例によるライトコマンドの後、リードコマンドを実行する場合のタイミング図である。
【図10】本発明の別な実施例によるライトコマンドを実行する場合のタイミング図である。
【図11】本発明の比較例によるライトコマンドを実行する場合のタイミング図である。
【発明を実施するための形態】
【0022】
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【0023】
本発明の一実施形態のメモリシステム50は、例えば図3〜6に示すように、終端抵抗制御信号(ODT0〜3)により外部からオンオフが制御可能な終端抵抗回路25を備えた複数の半導体記憶装置1と、複数の半導体記憶装置1のうち、いずれかの半導体記憶装置1にリードコマンド又はライトコマンドを実行させるときに複数の半導体記憶装置1の終端抵抗がいずれもオンし、いずれの半導体記憶装置1もリードコマンド又はライトコマンドを実行しないときに複数の半導体記憶装置1の終端抵抗がいずれもオフするように終端抵抗制御信号を出力する終端抵抗制御部3を有するメモリコントローラと、を備え、終端抵抗回路25が、半導体記憶装置1がリードコマンドに応答してデータを出力するときに終端抵抗制御信号(ODT0〜3)のレベルによらず、オフする終端抵抗回路25である。すなわち、終端抵抗回路に含まれる終端抵抗(図5の87と88)はODT端子23から入力されるODT信号によりオンオフ制御を行うことが可能である。いずれのランクの半導体記憶装置1に対するリードアクセルもライトアクセスもないときは、ODT信号をローレベルにして終端抵抗をオフし、終端抵抗に流れる電流を低減することができる。また、いずれかのランクの半導体記憶装置にリードコマンド又はライトコマンドを実行させるときは、ODT信号をハイレベルにして終端させ、反射を低減させる。ただし、半導体記憶装置がリードコマンドを実行してリードデータを出力するときは、終端抵抗をオフする必要があるが、半導体記憶装置はODT信号のレベルによらず、リードコマンド実行時には終端抵抗をオフする。上記構成とすれば、DLL等の同期回路を用いずにシステムクロックに対するデータ入出力タイミングがばらつく場合においても、内蔵終端抵抗を適切なタイミングでオンオフ制御することができる。すなわち、リードコマンド実行時には、半導体記憶装置が自動的に判断してデータ出力タイミングに同期して終端抵抗をオフにする。同期回路を用いない場合、終端抵抗のオンオフ制御タイミングのネックとなるのは、リードコマンドとライトコマンドの相互の切り替えと、アクセス対象となるランクによる終端抵抗の切り替えであるが、上記実施形態によれば、問題とならない。
【0024】
また、本発明の一実施形態のメモリシステム50は、特に、図10に示すように、終端抵抗制御信号(ODT0〜3)により外部からオンオフが制御可能であって、リードコマンドに応答してデータを出力するときに終端抵抗制御信号(ODT0〜3)のレベルによらずオフする終端抵抗回路25を備えた複数の半導体記憶装置1と、終端抵抗回路25の初期抵抗値を設定するとともに終端抵抗制御信号(ODT0〜3)により終端抵抗回路25のオンオフを制御する終端抵抗制御部3を備え複数の半導体記憶装置1を制御するメモリコントローラ2と、を備え、複数の半導体記憶装置1が、ライトコマンド及びリードコマンドを実行可能な通常動作モードと、ライトコマンド及びリードコマンドの実行を停止するパワーダウンモードとを備え、通常動作モードと前記パワーダウンモードで終端抵抗制御信号(ODT0〜3)による終端抵抗回路25のオンオフのタイミングが実質的に同一である。上記構成によれば、メモリコントローラは、半導体記憶装置1がパワーダウンモードであるか通常動作モードであるかによって終端抵抗制御信号による終端抵抗の制御を変える必要がないので、アクセスする必要がないときは、容易にパワーダウンモードに設定することができ、半導体記憶装置1の消費電力を低減することができる。
【0025】
また、本発明の一実施形態の半導体記憶装置1は、図4、5に示すように、データ入出力端子(21)に接続された内蔵終端抵抗(87、88)と、内蔵終端抵抗のオンオフを外部から制御する終端抵抗制御端子23と、リードコマンドに応答してデータ入出力端子21にリードデータを出力するときに終端抵抗制御端子23のレベルの如何によらず、内蔵終端抵抗(87、88)をオフにする終端抵抗制御回路81と、を備える。上記半導体記憶装置によれば、リードデータを出力するときに内蔵終端抵抗をオフするので、終端抵抗制御端子によりリードコマンド実行時に外部から内蔵終端抵抗のオンオフを制御する必要がない。上記半導体記憶装置を用いれば、メモリコントローラは、どのランクの半導体記憶装置に対してリードアクセスもライトアクセスもないときに終端抵抗制御信号(ODT信号)をオフにして終端抵抗に流れる電流を低減し、いずれかのランクに対してリードアクセス又はライトアクセスがある場合は、終端抵抗制御信号をオン状態に固定しておけばよい。
【0026】
さらに、本発明の配線基板は、図7に示すように、終端抵抗(87、88)と、終端抵抗のオンオフを外部から制御する終端抵抗制御端子23と、を備え、リードコマンド実行時に終端抵抗制御端子23のレベルの如何によらず終端抵抗(87、88)をオフにする機能を有する半導体記憶装置1が複数実装された配線基板91であって、配線基板91は、複数の半導体記憶装置1が共通に接続される共通データバス92を備え、複数の半導体記憶装置1がそれぞれ共通データバス92から分岐する分岐バス93を介して共通データバス92に接続され、共通データバス92の任意の1点から各半導体記憶装置1への配線長が等しくなるように各分岐バス93が配線されている。上記配線基板は各半導体記憶装置1へのデータバスの配線長が等しくなるように配線されている。例えば、半導体記憶装置1がDLL等の同期回路を備えていないか、同期回路を備えていてもその同期回路が動作していないときに、リードコマンドやライトコマンドの実行に伴う高速データ転送を連続的に行う場合、リードとライトの切り換えやアクセス対象とするランクの違いによってメモリコントローラから各半導体装置の終端抵抗のオンオフをコマンド毎に同期を取って制御することは困難である。かかる場合においても、半導体記憶装置がリードコマンド実行時に終端抵抗をオフする機能を有していれば、配線基板を上記のように対称に配線することにより、信号の反射を最小限に抑えることができる。以下、実施例に即し、図面を参照して詳しく説明する。
【実施例1】
【0027】
図3は、本発明の一実施例によるメモリシステム全体の構成図である。図3のメモリコントローラ2と半導体記憶装置1との基本的な接続関係は、メモリコントローラ102をメモリコントローラ2に、半導体記憶装置101を半導体記憶装置1に置き換えれば図1と同一である。しかし、図3では、後で述べるように半導体記憶装置1の同期回路を動作させない場合であっても反射の影響を極力低減し、高速にデータの転送を行うためにDQバス、DQS信号線の引き回しを各DIMM、ランクに対して対称になるように配線している。すなわち、メモリコントローラ2から各DIMM、ランクの半導体記憶装置1までのDQバスの配線長、DQS信号線の長さが同じになるように配線している。ただし、図3は作図上の都合により、完全には、対称な配線になっておらず、実際の配線基板でも、完全に対称に配置配線することは困難である。しかし、できるだけ対称になるように配置配線を行うことが望ましい。また、DQバス、DQSバスは、メモリコントローラ2から各DIMM、各ランクに共通な共通データバスと、共通データバスから分岐した分岐バスを介して各半導体記憶装置1へ接続されている。この共通データバスの任意の1点から半導体記憶装置への配線長が等しくなるように配置、配線している。必ずしも上記のように配置配線しなくともよいが、極力反射を低減し、できるだけ、高速にデータ転送を行うためには、上記のように配置配線することが望ましい。
【0028】
また、メモリコントローラ2は、終端抵抗制御部3を備えている。終端抵抗制御部3は、半導体記憶装置1のDQ端子、DQS端子、/DQS端子に内蔵される終端抵抗をリードコマンド実行時以外のときに一定の固定値となるように半導体記憶装置1を初期設定する。また、いずれかのランクの半導体記憶装置1に対してリードコマンド又はライトコマンドを実行するときは、4つのランクのODT端子に対して終端抵抗がオン状態となるように制御する。
【0029】
一方、4つのランクについて、いずれのランクへリードアクセスもライトアクセスもないときは、全てのランクのODT端子をローレベルに設定し、各半導体記憶装置1の終端抵抗をオフさせ、終端抵抗に流れる消費電力を低減させることができる。メモリコントローラ2が、メモリ制御専用の機能を持つLSIでもよいし、CPUが直接メモリを制御するものでもよい。また、メモリコントローラ2は、複数のLSIで構成されるものでもよい。
【0030】
次に、図4は、半導体記憶装置1全体の構成図である。図4において、10はメモリセルアレイ、11はロウアドレスをデコードし選択されたワード線を駆動するロウデコーダ、12はセンスアンプ、13はカラムアドレスをデコードし選択されたビット線を選択するカラムデコーダ、14は、所定のアドレス信号と、コマンド信号(チップセレクト/CS、ロウアドレスストローブ/RAS、カラムアドレスストローブ/CAS、ライトイネーブル/WE)を入力し、コマンドをデコードするコマンドデコーダ、15はコントロールロジック、16はカラムアドレスバッファ・バーストカウンタ、17はアドレスA0−A13とバンク選択用(8バンクの中の1つを選択)の信号BA0、BA1、BA2を入力するモードレジスタ、18はロウアドレスバッファ、19はリフレッシュ制御信号REFCを入力してカウントアップしカウント出力をリフレッシュアドレスとして出力するリフレッシュカウンタ回路、20はクロック生成器、21はリードライトデータを外部と入出力するためのデータ入出力端子(DQ端子)、24はDLL回路、25は、DLLから与えられたクロックまたは、外部クロックから発生させた内部クロックに同期してDQ端子とメモリセルアレイ10との間でデータの入出力を行うデータ入出力部である。
【0031】
また、データリード時に出力するストローブ信号DQSの出力を制御するDQS出力制御回路32とDQS出力バッファ33が設けられており、リードコマンド実行時には、DQS出力制御回路32でタイミングが調整され、DQS出力バッファ33で増幅されたDQS信号がDQS端子22から出力される。また、DQS信号の出力に同期してDQ端子21からデータが出力される。また、ライトコマンド実行時には、DQS端子22からデータストローブ信号が入力され、DQS入力バッファ34により整形されたDQS信号に同期してDQ端子からデータ入出力部25にデータが取り込まれる。
【0032】
さらに、ODT端子23はDQ端子やDQS端子に設けられる内蔵終端抵抗のオンオフを制御する端子である。ODT端子23にハイレベルが与えられると内蔵終端抵抗の抵抗値が無限大以外の値が設定されたとき、オンしてその設定値になる。一方、ODT端子23にローレベルが与えられるとあらかじめ設定した内蔵終端抵抗値の如何によらず、内蔵抵抗はオフする。
【0033】
また、モードレジスタ17には、図4では図示を省略しているが、CASレイテンシを指定するCASレイテンシ指定レジスタや、DLL選択モードとDLL非選択モードとを切り換えるDLL選択レジスタや、ODT(On=Die Termination)を制御するレジスタ等が設けられている。
【0034】
DLL選択レジスタの出力は、DLL選択回路31に入力され、DQS出力制御回路32に入力する内部クロックとして、DLL24により位相が調整されたクロックを用いるか、DLL24により位相が調整されていない位相が遅れた内部クロックをそのままDQS制御回路32のクロックとして用いるか選択することができる。なお、DLL非選択モードに設定されたときは、DLL24をオフし、DLL24が消費する消費電力を低減することができる。また、DLL非選択モードに設定したときは、DLL回路の電源が自動的にオフするようにしてもよい。なお、この実施例による半導体記憶装置1は、DLL回路を備えており、DLLを用いるか用いないかDLL選択回路31により選択しているが、最初からDLL24を設けずにDLL非選択モードしかない半導体記憶装置1であってもよい。
【0035】
また、ODTを制御するレジスタとしては、DQ端子やDQS端子に設けられる内蔵終端抵抗の抵抗値を設定する内蔵終端値設定レジスタ、ダイナミックODTを選択するためのダイナミックODTモード選択レジスタ、ダイナミックODTが選択されたときのライトコマンド実行時の終端抵抗値を指定するライトコマンド実行時終端抵抗値指定レジスタ、ライトコマンド実行時以外のときの終端抵抗値を指定するノミナル終端抵抗値指定レジスタがある。
【0036】
図5は、データ入出力部25の内、内蔵終端抵抗の制御に関する部分のブロック図である。図5は半導体記憶装置1に8個備えているDQ端子入出力回路のうち、1個のDQ端子の入出力回路を示している。DQS端子の入出力回路も内蔵終端抵抗の制御に関する部分は同一である。図5において、Pチャンネル出力バッファ87とNチャンネル出力バッファ88は、DQ端子の出力バッファとDQ端子の内蔵終端抵抗を兼ねている。出力データ制御回路82は、DQ端子が出力端子となるときに、出力バッファを制御する信号を生成する回路である。終端抵抗値決定回路83は、ODTを制御するレジスタと、ODT端子により、終端抵抗をオンするかオフするか、また、オンする場合の抵抗値を決定する回路である。レイテンシカウンタ85は、リードコマンドを入力してからリードデータの出力を開始するまでクロックCKをカウントする回路である。選択回路84は、出力データ制御回路82の出力信号によってプリバッファ86を制御するか、終端抵抗値決定回路83の出力信号によってプリバッファ86を制御するかを選択する回路である。選択回路84は通常状態では、終端抵抗値決定回路83によりプリバッファ回路86を制御し、リードフラグがセットされ、リードコマンドを実行するときだけ、出力データ制御回路82によりプリバッファ回路86を制御する。
【0037】
終端抵抗制御回路81は、初期設定した内蔵終端抵抗の抵抗値如何、ODT端子の電圧レベルの如何に係わらず、内蔵終端抵抗を強制的にオフさせるように制御する回路である。終端抵抗制御回路81は、リードコマンドが入力され、リードフラグがセットされ、レイテンシカウンタ85がリードデータ出力タイミングが到来したことを知らせると選択回路84が終端抵抗値決定回路83の出力信号に代えて、出力データ制御回路の出力信号を選択するように制御する。リードデータの出力が完了し、リードフラグがリセットされると終端抵抗制御回路81は、選択回路84が終端抵抗値決定回路83の出力信号を選択するように機能する。
【0038】
プリバッファ86は、選択回路の出力信号を入力し、Pチャンネル出力バッファ制御信号PCによってPチャンネル出力バッファ87のオンオフを、Nチャンネル出力バッファ制御信号NCによってNチャンネル出力バッファ88のオンオフを制御する。Pチャンネル出力バッファ87とNチャンネル出力バッファ88を終端抵抗として機能させるときは、PCにローレベルをNCにハイレベルを出力し、Pチャンネル出力バッファ87とNチャンネル出力バッファ88とを共にオンさせる。終端抵抗をオフするときは、PCをハイレベルに、NCをローレベルに制御する。また、Pチャンネル出力バッファ87とNチャンネル出力バッファ88を出力バッファとして機能させ、ハイレベルをDQ端子から出力するときは、PC、NCを共にローレベルにし、Pチャンネル出力バッファ87をオンさせ、Nチャンネル出力バッファ88をオフさせる。ローレベルをDQ端子から出力するときは、PC、NCを共にハイレベルにし、Pチャンネル出力バッファ87をオフさせ、Nチャンネル出力バッファ88をオンさせる。なお、図5には、図示していないが、Pチャンネル出力バッファ87、Nチャンネル出力バッファ88は複数のバッファトランジスタが並列に接続されており、その複数並列に接続されたバッファのうち、何個のバッファトランジスタをオンさせるかによって内蔵終端抵抗の抵抗値を制御する。さらに、また、入力バッファ89は、DQ端子から入力したデータを内部回路に伝える。
【0039】
本来的には、内蔵終端抵抗と出力バッファの機能は別の機能であり、本来の機能からは、内蔵終端抵抗と出力バッファはそれぞれ独立に制御することが考えられる。しかし、実施例1では、出力バッファとしての機能を使用するリードコマンドの実行時に内蔵終端抵抗をオフするようにしているので、実施例1においては、内蔵終端抵抗と出力バッファの回路を兼用することができる。
【0040】
図6は、実施例1において、半導体記憶装置1がDLL等の同期回路を内蔵していないか、または同期回路を内蔵している場合にも同期回路を用いないで、高速なデータ転送を行う場合に好適な終端抵抗の設定値である。図2と比べて異なる点のみ説明する。特に限定されるものではないが、図6では、対称性を重視して反射を極力防ぐため、DIMM1に2ランク実装し、DIMM2に1ランクしか実装しない場合は除いている。すなわち、DIMM1と2で実装しているランクの数は同一である。また、内蔵終端抵抗値はすべて120Ωに設定している。ダイナミックODTは使用せずに、ライトコマンド実行時の内蔵終端抵抗の値とそれ以外のときの内蔵終端抵抗の値は同一である。また、内蔵終端抵抗をオフするのは、リードコマンドを実行するときのみである。それ以外のときは、すべて120Ωにしている。すなわち、メモリコントローラ2の側からは、リードコマンドとライトコマンドとの区別やリードコマンドやライトコマンドをどのランクに対して実行するかによって、ランク毎にODT端子による制御を変える必要はない。
【0041】
従って、メモリコントローラは、初期設定によって、各半導体記憶装置の内蔵終端抵抗の抵抗値を120Ωに設定した後は、いずれかのランクに対してリードコマンドかライトコマンドを実行するときは、いずれのランクの半導体記憶装置1に対してもODT端子にハイレベルを与え、内蔵終端抵抗をオンさせるように制御する。また、この図6には、記載していないが、いずれのランクの半導体記憶装置1に対して、リードコマンドも、ライトコマンドも実行しないときは、ODT端子をローレベルにしてすべての半導体記憶装置の内蔵抵抗をオフさせ、内蔵終端抵抗に流れる消費電力を低減させることができる。
【0042】
メモリコントローラ2が半導体記憶装置1の終端抵抗のオンオフをODT信号を用いて制御する場合に、オンオフのタイミングの制約が多いのは、リードコマンド、ライトコマンドが連続する場合のその連続動作の途中での切り換えである。特にデータバスはパイプライン化しているので、そのタイミングを合わせることは、半導体記憶装置1の同期回路が動作していない場合には難しい。実施例1の半導体記憶装置1に対して図6のとおりに終端抵抗を制御する場合には、連続動作の途中でのODT端子による内蔵終端抵抗の制御は必要ない。リードライトコマンドが連続する場合に、実施例1で行っているのは、その連続動作の先頭でODT信号を立ち上げ、連続動作の終了でODT信号を立ち下げることである。したがって、半導体記憶装置1が同期回路を内蔵していない場合でもODT信号の制御が高速なデータ転送のネックになることはない。
【0043】
図7は、本発明の一実施例による配線基板の断面図である。図7では、マザーボード91の上にメモリコントローラ2とメモリモジュール用ソケット(DIMMソケット)95が設けられており、2つのメモリモジュール用ソケット95には、それぞれDIMM1とDIMM2のメモリモジュール96が実装されている。さらに、メモリモジュール96の基板の両面には、Rank1とRank2の半導体記憶装置1が実装されている。また、マザーボード上でメモリコントローラ2から各DIMMに対して共通に共通データバス92が分岐点94まで配線されている。共通データバス92には、DQデータバスとDQSデータストローブ信号線が含まれる。分岐点94からDIMM1とDIMM2までの配線は、その配線長が等しくなるように配線されている。このように配線することにより、信号の反射を防いでいる。
【0044】
次に、実施例1の動作について説明する。図8は、実施例1において、リードコマンドの後にライトコマンドを実行する場合のタイミング図である。図8において、「CK」は半導体記憶装置1のCK端子にメモリコントローラから与えられるシステムクロック信号、「/CK」は/CK端子に与えられるその反転信号である。図8では、CK信号を実線で、/CK信号を破線で示す。また、「Command」は半導体記憶装置1にメモリコントーラ2から与えられるコマンド、「Bank Add」と「Col Add」はそのときのバンクアドレスとカラムアドレスである。
【0045】
また、DIMM1の半導体記憶装置1について、「/CS0」はランク1のチップセレクト信号、「/CS1」はランク2のチップセレクト信号、「DQ」はDQバスに入出力されるデータである。また、「DQS、/DQS」はそれぞれ正転、反転のデータストローブ信号で、「DQS」を実線で、「/DQS」を破線で示す。また、「ODT0」、「ODT1」はそれぞれメモリコントローラ2から出力される終端抵抗制御信号であり、「RTT2」はDIMM1ランク2の半導体記憶装置1に内蔵する終端抵抗の状態を示す。
【0046】
さらに、DIMM2の半導体記憶装置1について、「ODT」はDIMM2に対する終端抵抗制御信号ODT2とODT3を示し、終端抵抗の状態を「DRAM RTT」で示す。なお、CASレイテンシはCL=6、アディティブレイテンシ(Additive Latency)はAL=0、CASライトレイテンシ(CAS Write Latency)はCWL=5であるとする。また、図6の通り、全ての半導体記憶装置1の内蔵終端抵抗の抵抗値は120Ωに設定されているとする。
【0047】
図8において、T0サイクルの立ち上がりで、リードコマンドが与えられている。このとき、DIMM1のCS0にローレベルのパルスが与えられているので、このリードコマンドは、DIMM1のランク1に対するリードコマンドである。図6に示したとおり、実施例1では、DIMM1または、DIMM2のいずれかのランクに対してリードコマンド又はライトコマンドを与えるときは、いずれのランクのODT端子にもハイレベルを与える。ここでは、T1サイクルの立ち上がりのタイミングでODT0、ODT1、DIMM2のODTにいずれもハイレベルを与えている。すると各ランクの内蔵終端抵抗は、tAONDFの時間経過後に、ターンオンし、いずれのランクの内蔵終端抵抗値もあらかじめ決められた抵抗値120Ωになる。このODT端子を立ち上げてから内蔵終端抵抗がターンオンするまでの時間tAONDFは、DLL等の同期回路を動作させていない場合、かなりばらつきが生じることはやむを得ない。その最小値tAONDFminは2.0ns、その最大値tAONDFmaxは7.0ns程度の値となる。
【0048】
一方、DIMM1ランク1の半導体記憶装置1は、リードコマンドに応答してT0から5サイクル目のT5サイクルの立ち上がりを基準としてtDQSCKだけ遅延した時間からデータストローブ信号DQSに同期してリードデータの出力が開始される。このT5サイクルの立ち上がりが基準となるのは、DLL非選択モード(DLLオフモード)であるので、CL=6、AL=0から決まるT6サイクルより1サイクル早いタイミングを基準とするからである。DLL非選択モードのときは、システムクロックに対する内部クロックの位相遅延によるデータストローブ信号立ち上がり遅延時間tDQSCKが加算された時刻にDQS端子から出力されるDQS信号は立ち上がる。tDQSCKは、2.0〜5.0ns程度の時間である。図8では、tDQSCKの最大値tDQSCKmaxにDQS信号が立ち上がっている。
【0049】
なお、DQS端子を立ち上げてリードデータの出力を開始する前に、DQS端子をハイインピーダンスの状態からローレベルに立ち下げてプリアンブル信号を出力している。このプリアンブル信号の出力と同時にDIMM1ランク1の半導体記憶装置1の内蔵終端抵抗はオフする。したがって、DQ端子やDQS端子に設けられた内蔵終端抵抗が、リードデータ出力の妨げとなることはない。また、DIMM1ランク2やDIMM2の半導体記憶装置1のDQ端子やDQS端子に設けられた内蔵終端抵抗は120Ωの状態を維持する。従って、DIMM1ランク1の半導体記憶装置1から出力される信号を他のランクの半導体記憶装置のDQ端子やDQS端子が反射してメモリコントローラ2へのデータ転送の妨げとなることを防ぐことができる。
【0050】
次に、リードデータの転送中であるT9サイクルの頭で、メモリコントローラ2は、ライトコマンドを出力すると共に、DIMM1のチップセレクト信号/CS1にローレベルを与え、DIMM1ランク2の半導体記憶装置1に対してライトコマンドを与えている。このライトコマンド実行に伴ってメモリコントローラ2は、ODT信号の電圧レベルを変更する必要はない。すでにリードコマンドの実行に伴ってすべてのランクのODT信号を半導体記憶装置1の内蔵終端抵抗がオンするようにハイレベルに立ち上げてあるからである。リードコマンドの実行に伴ってリードデータの出力を行ったDIMM1ランク1の半導体記憶装置1の内蔵終端抵抗は、リードデータの出力が終了するとともに再びオンし、120Ωの状態に戻る。ライトコマンド実行に伴うライトデータのメモリコントローラからの出力は、CWL=5であるからライトコマンドを与えたT9サイクルより5サイクル後のT14から半導体記憶装置1へのデータの取り込みが開始される。そのタイミングまでには、すべてのランクの内蔵終端抵抗は120Ωの状態に戻っている。
【0051】
上述したように、DLL非選択モードを選択した場合や、元々半導体記憶装置1にDLLやPLL等の同期回路を備えておらず、内蔵終端抵抗のオンオフタイミングやリードデータの出力タイミングがメモリコントローラから与えられるシステムクロックCKに精度よく同期できない場合であっても、内蔵終端抵抗のオンオフ制御のための待ち時間を必要としないので、高速に効率よくリードコマンドやライトコマンドの実行に伴うデータ転送を行うことができる。リードコマンドやライトコマンド実行に伴う内蔵終端抵抗の切り替えをリードコマンド実行時(プリアンブル、ポストアンブルまで含むリードデータ出力時)に内蔵抵抗をオフすることを除いて、内蔵抵抗を一律にオンするようにして、リードコマンド実行に伴う内蔵抵抗オフをメモリコントローラからの終端抵抗制御端子の制御によらず、半導体記憶装置1の内部でデータ出力タイミングに同期して制御しているからである。従って、リードデータの出力と内蔵終端抵抗のオンオフ制御はリードコマンドを実行する半導体記憶装置の内部の相対的なタイミング差だけの問題となり、DLL等の同期回路を有していない場合にも比較的精度よく同期が取れるからである。
【0052】
さらに、どのランクの半導体記憶装置に対してリードコマンドもライトコマンドも実行させる必要のないときは、メモリコントローラ2が、終端抵抗制御信号をローレベルにすることにより、どのランクの半導体記憶装置1の終端抵抗もオフし、終端抵抗に流れる電流を停止することができる。
【0053】
ここで比較のため、従来の半導体記憶装置101とメモリコントローラ102(図1参照)にDLLオフモードで図8と同様なリードコマンドの後でライトコマンドを実行させた場合のタイミング図を図9に示す。なお、図9では、終端抵抗の制御も図2に示す従来の終端抵抗の制御を行うとする。図9の説明において、図8と同一である部分の説明は省略する。図9において、図8と異なるのは、まず、ODT0信号がローレベルを維持している点と、ODT1信号のローレベルからハイレベルの立ち上がりがリードコマンド実行によるデータ転送が終了した後になっている点である。すなわち、図2より、DIMM1ランク1に対してリードコマンドの実行を行うときは、DIMM1ランク1、ランク2とも内蔵終端抵抗はオフになる。また、DIMM1ランク2に対してライトコマンドを実行するときは、DIMM1ランク1の内蔵終端抵抗は120Ω、DIMMランク2の内蔵終端抵抗はオフになる。また、DIMM2の内蔵終端抵抗はいずれも40Ωである。従って上述したとおりのODT信号の制御が必要になる。ここで問題となるのは、ODT1信号の立ち上がりタイミングである。半導体記憶装置101からリードデータが出力されるタイミングはすでに説明したように大きくばらつく。従って、ODT1信号の立ち上げは、リードデータの出力が最大限遅れるtDQSCKmaxの場合を考慮してそれより遅らせなければならない。また、メモリコントローラ102がODT1信号をハイレベルに立ち上げた後、半導体記憶装置101の内蔵終端抵抗の立ち上げが最も遅くなるtAONDFmaxの場合を想定してライトコマンドを与えるタイミングを遅らせなければならない。図9では、メモリコントローラ102がライトコマンドを与えているのは、T12サイクルの頭であり、実施例1のT9サイクルより3サイクル遅い。図8と図9の比較からも、同期回路を使用しない場合は、実施例1の方がODT信号による終端抵抗オンオフによる待ち時間が生ぜず、データ転送の効率が高いことが確認できる。
【実施例2】
【0054】
次に、本発明の実施例2について説明する。半導体記憶装置1が同期回路を用いない場合は、例えば図6に示すように、終端抵抗の抵抗値を一律に設定し、リードコマンドの実行によりデータを出力するときだけ、終端抵抗をオフすることが最も好ましい。しかし、終端抵抗の抵抗値を図6以外の抵抗値、たとえば、図2の抵抗値に設定した場合であっても、パワーダウンモードと通常動作モードで終端抵抗の制御タイミングを同一にできるという効果が得られる。パワーダウンモードは、従来のDDR SDRAMにもあるモードで、パワーダウンモードでは、メモリコントローラからリードライトコマンドを与えられても半導体記憶装置1はそれに応答せずに消費電力を節約できる。通常動作モードでは、メモリコントローラからリードライトコマンドが与えられるとそれに応答してリードライト動作を行う。
【0055】
図10は、実施例2において、半導体記憶装置1がライトコマンドを実行する場合のタイミング図である。このとき、DIMM1の半導体記憶装置1は通常動作モードであり、DIMM2の半導体記憶装置1はパワーダウンモードであるとする。また、終端抵抗の値は、図2に示す従来どおりの値を採用している。また、図10では、実施例1の図8と異なりアディティブレイテンシ(Additive Latency)はAL=5である。従ってライトコマンドの実行によるデータ取り込みの開始は、ライトコマンドを与えた後、CWL+AL=5+5=10の10サイクル後である。
【0056】
図10において、T0サイクルの立ち上がりでDIMM1のランク2にライトコマンドを与えている。それに応答してライトデータの取り込みを開始するのは、10サイクル後のT10サイクルの立ち上がりである。また、DIMM1のODT1とDIMM2のODT信号のハイレベルをT0サイクルの立ち上がりで捉えている。AL=5であるので、T0サイクルから5サイクル後のT5サイクルの立ち上がりを基準にしてそれからtAONDF経過した時刻にDIMM1ランク2の終端抵抗と、DIMM2の終端抵抗がオンしている。図10では、tAONDFが最大の場合と最小の場合を示している。しかし、通常動作モードにあるDIMM1ランク2の終端抵抗とパワーダウンモードにあるDIMM2の終端抵抗がオンする時刻はほぼ同一である。また、この実施例では、DDR3の規格にも記載されているダイナミックODTの機能を用いて、ライトコマンドの実行対象であるDIMM1ランク2の内蔵抵抗をライトコマンド実行時の終端抵抗値である120Ω、DIMM2の終端抵抗値をライトコマンド実行時以外の終端抵抗値である40Ωに設定している。
【0057】
次に、T9の立ち上がりの前にODT1信号をハイレベルからローレベルに立ち下げている。すると、5サイクル後のT14サイクルの立ち上がりを基準にしてそこから、tAOFDF経過した時刻にDIMM1ランク2の終端抵抗はオフする。
【0058】
この実施例2によれば、例えば、通常動作モードにあるDIMM1ランク2に対してODT2信号を立ち上げてから終端抵抗がオンするまでの時間と、パワーダウンモードにあるDIMM2に対してODT信号を立ち上げてから終端抵抗がオンするまでの時間は共にtAONDFでばらつきを除けば実質的に同一である。また、図10には、記載していないが、通常動作モードとパワーダウンモードでODT信号を立ち下げてから終端抵抗がオフするまでの時間もtAOFDFで実質的に同一である。したがって、メモリコントローラは、半導体記憶装置1がパワーダウンモードにあるか通常動作モードにあるかを気にすることなく、内蔵終端抵抗の制御を行うことができる。
【0059】
実施例2の比較例を図11に示す。図11は、DDR3 SDRAMにおいて、実施例2と同じ結果が得られるようにメモリコントローラが制御を行う場合のタイミング図である。特に言及しない限り、条件は実施例2と同一である。DIMM1ランク2は、通常動作モードであるので、DLLによりシステムクロックに同期して内蔵終端抵抗のオンオフを切り換えている。通常動作モードでは、ODT端子を立ち上げたあと、CWL+AL−2サイクル経過後であるODTon時間の経過後に内蔵終端抵抗はオンする。また、ODT端子を立ち下げたあと、CWL+AL−2サイクル経過後であるODToff時間の経過後に内蔵終端抵抗はオフする。
【0060】
一方、パワーダウンモードにあるDIMM2のODT信号を立ち上げてから終端抵抗がオンするまでの時間は、実施例2の図10と同様にtAONPDに依存する。また、実施例2では、AL=5を反映してODT信号を立ち上げてから5サイクル後のT5サイクルを基準にしてオンする時刻が決まっていたのに対して、図11では、パワーダウンモードにあるDDR3 SDRAMでは、AL=5は無視され、ODT信号を立ち上げたT0サイクルを基準にオンする時刻が決まっている。従って、図11を見れば容易に理解できるように、通常動作モードにあるDIMM1ランク2に対してODT2信号を立ち上げてから終端抵抗がオンするまでの時間と、パワーダウンモードにあるDIMM2に対してODT信号を立ち上げてから終端抵抗がオンするまでのタイミングは大きく異なる。また、図11には記載していないが、通常動作モードとパワーダウンモードで、終端抵抗制御信号ODT信号を立ち下げてから終端抵抗がオフするまでの時間も異なる。したがって、一般的にはメモリコントローラは、半導体記憶装置がパワーダウンモードにあるか、通常動作モードにあるかによって終端抵抗の制御タイミングを変えなければならず、実施例2に比べて、メモリコントローラの負担が大きい。
【0061】
なお、上記実施例では、DLL回路を内蔵し、DLL回路を使用するかしないするか機能の切り替えることができる半導体記憶装置について説明したが、本発明は、元々DLL回路を有していない半導体記憶装置、及びそのような半導体記憶装置を使用するメモリシステム、配線基板にも有効である。
【0062】
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【0063】
1、101:半導体記憶装置
2、102:メモリコントローラ
3:終端抵抗制御部
10:メモリセルアレイ
11:ロウデコーダ
12:センスアンプ
13:カラムデコーダ
14:コマンドデコーダ
15:コントロールロジック
16:カラムアドレスバッファ・バーストカウンタ
17:モードレジスタ
18:ロウアドレスバッファ
19:リフレッシュカウンタ回路
20:クロック生成器
21:データ入出力端子(DQ端子)
22:データストローブ端子(DQS端子)
23:ODT端子
24:DLL
25:データ入出力部
31:DLL選択回路
32:DQS出力制御回路
33:DQS出力バッファ
34:DQS入力バッファ
50、150:メモリシステム
81:終端抵抗制御回路
82:出力データ制御回路
83:終端抵抗値決定回路
84:選択回路
85:レイテンシカウンタ
86:プリバッファ
87:Pチャンネル出力バッファ
88:Nチャンネル出力バッファ
89:入力バッファ
91:マザーボード
92:共通データバス
93:分岐データバス
94:分岐点
95:メモリモジュール用ソケット
96:メモリモジュール
【技術分野】
【0001】
本発明は、メモリシステム、半導体記憶装置、及び配線基板に関する。特に配線基板は、半導体記憶装置を実装する配線基板に関する。
【背景技術】
【0002】
ダイナミックRAM等の半導体記憶装置も用いたメモリシステムの大容量化、高速化には目覚しいものがある。特に、DDR SDRAM(Double Data Rate
Synchronous DRAM)を実装したメモリシステムでは、半導体記憶装置の内部の動作をパイプライン化させ、外部からクロックに同期して与えられたコマンドを順次実行すると共に、DDR SDRAMとメモリコントローラとの間をバスクロック周波数の2倍のレートでデータ転送を行えるようにしてシステムの高速動作を実現している。上記DDR SDRAM等では、DLL(Delay Locked Loop)回路が用いられ、外部から与えられるクロックに同期して内部回路を動作させ、高速なデータ転送を実現している。特に、DDR2以降のDDR SDRAMでは、DQ、DQS等のデータ入出力端子に終端抵抗を内蔵し、メモリコントローラからDDR SDRAMのODT端子に制御信号を与えて終端抵抗のオンオフを制御することにより、データ入出力端子から反射を低減させることにより高速なデータ伝送を実現している。
【0003】
図1は、従来のメモリシステムのメモリシステム全体の構成図である。図1は、64ビット並列読み出し書き込みのメモリシステムである。半導体記憶装置101は、8ビット並列読み出し書き込みであり、8個の半導体記憶装置101を並列に接続して64ビット並列読み出し書き込みを行っている。また、図1のメモリシステムでは、2個のDIMM(Dual Inline Memory Module)にそれぞれ2ランクの半導体記憶装置101を実装した構成を想定している。すなわち、DIMM1 Rank−1、DIMM1 Rank−2、DIMM2 Rank−1、DIMM2 Rank−2の計4ランクの半導体記憶装置で構成され、各ランクは、さらに8個の半導体記憶装置101で構成されている。全部で4ランク*8個=32個の半導体記憶装置101が実装されている。図1では、並列接続された8個の半導体記憶装置のうち、3個の半導体記憶装置101のみを図示している。これらの32個の半導体記憶装置101を制御する信号がメモリコントローラ102から与えられ、メモリコントローラとの間でデータの入出力を行う。
【0004】
なお、図1では、メモリコントローラ102は各半導体記憶装置101に直接接続されているが、メモリコントローラ102と半導体記憶装置101との間には、DIMM毎にPLLやバッファレジスタが配置され、DIMM毎にメモリコントローラとの間のタイミングの同期化を図るいわゆるRegistered DIMMや、Fully Buffered DIMM(FBDIMM)もある。また、メモリコントローラ102は、メモリ制御専用の機能を持つLSIでもよいし、CPUが直接メモリを制御するものもある。また、メモリコントローラ102は、複数のLSIで構成されるものもある。
【0005】
図1において、ADR、CMDはアドレス及びコマンド信号であり、メモリコントローラ102から各ランクの半導体記憶装置101に共通に接続される。なお、コマンド信号CMDには、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEが含まれる。DQ0〜DQ63信号は、メモリコントローラ102と半導体記憶装置101との間でリードライトデータの転送等に用いられる双方向のデータ入出力信号である。半導体記憶装置101は8ビット並列入出力であることを想定しているので、DQ0〜DQ63の64ビットをカバーするため、8個の半導体記憶装置101が並列に接続されている。このDQ0〜DQ63のデータ入出力信号も各ランクに共通に接続される。また、DQS0〜7信号、/DQS0〜7信号は、それぞれ、差動のデータストローブ信号で、ライト動作時にはメモリコントローラ102から半導体記憶装置101へ、リード時には半導体記憶装置101からメモリコントローラ102へ転送するデータのストローブ信号であり、双方向の入出力信号である。なお、リード動作時に、半導体記憶装置101が出力するデータストローブ信号DSQ、/DQS信号は、リードデータの変化点と同期しているので、メモリコントローラ102側でストローブ信号として用いるときは、データ信号のラッチできるタイミングに位相をずらして使用される。このデータストローブ信号DQS0〜7、/DQS0〜7も各ランクの半導体記憶装置に共通に接続される。ただし、各ランクに並列接続される8個の半導体記憶装置101には、それぞれ、独立したDQS信号と/DQS信号が接続される。
【0006】
また、クロック信号CK0〜3、/CK0〜3、クロックイネーブル信号CKE0〜3、チップセレクト信号/CS0〜3、内蔵終端抵抗制御信号ODT0〜3は、メモリコントローラ102から半導体記憶装置101へ出力される信号で、ランク毎に独立した別々の信号が出力される。クロック信号CK0〜3、/CK0〜3は半導体記憶装置101に対してシステムクロックとして与えられる信号であり、メモリコントローラ102から半導体記憶装置101に与えられるリードライト等のコマンドもこのシステムクロックに同期して与えられる。クロックイネーブル信号CKE0〜3は、クロックCKが有効か無効かを決定する信号である。クロックCKの立ち上がりエッジでCKEがハイレベルの場合、次のCKの立ち上がりエッジは有効である。それ以外の場合は無効となる。チップセレクト信号/CS0〜3は、ローレベルの場合コマンドの入力が有効となる。/CS0〜3がハイレベルの場合、コマンドは無視される。ただし、動作は続行される。このチップセレクト信号を用いて複数のランクの半導体記憶装置101のうち、任意のランクの半導体記憶装置101に対してコマンドを与え、選択的にアクセスすることができる。さらに、内蔵終端抵抗制御信号ODT0〜3は、各半導体記憶装置101に内蔵されている終端抵抗の値が無限大でないときに、その終端抵抗のオンオフを制御することができる。ODT0〜3がハイレベルのとき終端抵抗はオンし、ローレベルのとき終端抵抗はオフする。
【0007】
また、図1のメモリコントローラから半導体記憶装置101へのデータバス(DQ、DQS等)の配線は、DIMM1のみを実装し、DIMM2を実装しない場合にもスタブ(stub、未終端配線)が生じないように、メモリコントローラ102からの配線の遠端にDIMM1を実装し、メモリコントローラ102からDIMM1への配線の途中にDIMM2を接続するいわゆるフライバイ(FLY−BY)で配線している。なお、フライバイで配線するのは、DIMM2を実装せずにDIMM1のみを実装する場合に、スタブからの信号の反射を防ぐためである。
【0008】
次に、半導体記憶装置101がDDR3 SDRAMである場合に、好適な終端抵抗設定の例を図2に示す。図2では、DIMMの構成として、DIMM1、DIMM2共に2ランクのDDR3 SDRAMを実装した場合(2R/2R)、DIMM1の2ランク、DIMM2に1ランクのDDR3 SDRAMを実装した場合(2R/1R)、DIMM1、DIMM2共に1ランクのDDR3 SDRAMを実装した場合(1R/1R)を想定している。このときのメモリコントローラ102から与えられるリードまたはライトコマンド(WRITE、READ)、そのリード、ライトコマンドのアクセス対象となるDIMMとランク、そのリード、ライトコマンド実行時のメモリコントローラ102の終端抵抗値、ボードに実装されている各DIMM、各ランクの終端抵抗の抵抗値を示している。なお、終端抵抗の抵抗値は、あらかじめ、メモリコントローラ102から半導体記憶装置101の終端抵抗値指定レジスタに終端抵抗値を設定することにより行う。
【0009】
また、DDR3 SDRAMでは、ダイナミックODTの機能を有しているので、ライトコマンド実行時の終端抵抗の抵抗値を指定するライトコマンド実行時終端抵抗値指令レジスタと、ライトコマンド実行時以外のときの終端抵抗の抵抗値を指定するノミナル終端抵抗値指定レジスタを備えており、ダイナミックODTの機能を選択すると、ライトコマンド実行時とライトコマンド実行時以外のときで終端抵抗の抵抗値を変えることができる。すなわち、ダイナミックODTの機能を使用するときは、終端抵抗をオフするかオンするかをODT端子により制御し、オンするときの抵抗値は、ライトコマンド実行時と、それ以外のときで異なる終端抵抗値を指定することができる。図2では、そのダイナミックODTの機能を用いて、ライトコマンド実行時には、ライトコマンド実行の対象となるランクの終端抵抗値とそれ以外の終端抵抗の抵抗値に異なる抵抗値を設定している。図2のような終端抵抗値の設定を行うと信号の反射を好適に防ぐことができる。
【0010】
なお、ダイナミックODTを含むDDR3 SDRAMの仕様については、非特許文献1(89ページ〜105ページ)に記載されている。また、特許文献1には、図2と同様な終端抵抗設定の例が記載されている。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】米国特許第7342411号明細書
【非特許文献】
【0012】
【非特許文献1】JEDEC STANDARD DDR3 SDRAM Specification、JESD79−3B、2008年4月、JEDEC半導体技術協会(JEDEC SOLID STATE TECHNOLOGY ASSOCIATION)、37ページ、89〜105ページ
【発明の概要】
【発明が解決しようとする課題】
【0013】
上述したように、メモリシステムにおいて、データ転送の高速化が求められる一方、消費電力の低減が求められている。この消費電流低減のネックの一つとなっているのが、半導体記憶装置に用いられているDLL等の同期回路による消費電力である。PLLやDLL等の同期回路は、起動開始からロックするまでに時間を要するため、常時高速に動作させる必要がある。従って、アクセスがないときでも大きな消費電力を要する。
【0014】
DDR3 SDRAMにもDLLをオフするDLLオフモードが一応設けられているが、DLLオフモードでは、終端抵抗のオンオフのタイミングとデータ入出力の切り換えタイミングについて明確化されていない。
【0015】
また、一対のランクを有するDIMMについて、アクセスのないランクをパワーダウンモードに設定しDLLを停止させることにより消費電力を低減させることも考えられる。しかし、対となるランクをアクセスするときには、パワーダウンモードに設定したランクについても終端抵抗の制御が必要である。この場合もパワーダウンモードに設定してしまうと通常動作モードと同一のタイミングでは、終端抵抗の制御ができない。
【課題を解決するための手段】
【0016】
本発明の1つの側面によるメモリシステムは、終端抵抗制御信号により外部からオンオフが制御可能な終端抵抗回路を備えた複数の半導体記憶装置と、前記複数の半導体記憶装置のうち、いずれかの半導体記憶装置にリードコマンド又はライトコマンドを実行させるときに前記複数の半導体記憶装置の終端抵抗値がいずれもオンし、前記いずれの半導体記憶装置もリードコマンド又はライトコマンドを実行しないときに前記複数の半導体記憶装置の終端抵抗値がいずれもオフするように前記終端抵抗制御信号を出力する終端抵抗制御部を有するメモリコントローラと、を備え、前記終端抵抗回路は、前記半導体記憶装置が前記リードコマンドに応答してデータを出力するときに前記終端抵抗制御信号のレベルによらず、オフする終端抵抗回路である。
【0017】
本発明の他の側面によるメモリシステムは、終端抵抗制御信号により外部からオンオフが制御可能であって、リードコマンドに応答してデータを出力するときに前記終端抵抗制御信号のレベルによらずオフする終端抵抗回路を備えた複数の半導体記憶装置と、前記終端抵抗回路の初期抵抗値を設定するとともに前記終端抵抗制御信号により前記終端抵抗回路のオンオフを制御する終端抵抗制御部を備え前記複数の半導体記憶装置を制御するメモリコントローラと、を備え、前記複数の半導体記憶装置が、ライトコマンド及び前記リードコマンドを実行可能な通常動作モードと、前記ライトコマンド及びリードコマンドの実行を停止するパワーダウンモードとを備え、前記通常動作モードと前記パワーダウンモードで前記終端抵抗制御信号による前記終端抵抗回路のオンオフのタイミングが実質的に同一である。
【0018】
本発明の別な側面による半導体記憶装置は、データ入出力端子に接続された内蔵終端抵抗と、前記内蔵終端抵抗のオンオフを外部から制御する終端抵抗制御端子と、リードコマンドに応答して前記データ入出力端子にリードデータを出力するときに前記終端抵抗制御端子のレベルの如何によらず、前記内蔵終端抵抗をオフにする終端抵抗制御回路と、を備える。
【0019】
本発明のさらに他の側面による配線基板は、終端抵抗と、前記終端抵抗のオンオフを外部から制御する終端抵抗制御端子と、を備え、リードコマンド実行時に前記終端抵抗制御端子のレベルの如何によらず前記終端抵抗をオフにする機能を有する半導体記憶装置が複数実装された配線基板であって、前記配線基板は、前記複数の半導体記憶装置が共通に接続される共通データバスを備え、前記複数の半導体記憶装置がそれぞれ前記共通データバスから分岐する分岐バスを介して共通データバスに接続され、前記共通バスの任意の1点から各半導体記憶装置への配線長が等しくなるように各分岐バスが配線されている。
【発明の効果】
【0020】
本発明によれば、システムクロックに対するデータ入出力タイミングがばらついても内蔵終端抵抗を適切なタイミングでオンオフ制御し、データを高速に転送可能なメモリシステム、半導体記憶装置、及び配線基板が得られる。
【図面の簡単な説明】
【0021】
【図1】従来のフライバイに配線されたメモリシステム全体の構成図である。
【図2】DDR3 SDRAMにおける終端抵抗設定値の一例である。
【図3】本発明の一実施例によるメモリシステム全体の構成図である。
【図4】本発明の一実施例による半導体記憶装置全体の構成図である。
【図5】本発明の一実施例による半導体記憶装置におけるデータ出力端子周辺の回路ブロック図である。
【図6】本発明の一実施例による半導体記憶装置における終端抵抗設定値の設定例である。
【図7】本発明の一実施例による配線基板の断面図である。
【図8】本発明の一実施例によるライトコマンドの後、リードコマンドを実行する場合のタイミング図である。
【図9】本発明の比較例によるライトコマンドの後、リードコマンドを実行する場合のタイミング図である。
【図10】本発明の別な実施例によるライトコマンドを実行する場合のタイミング図である。
【図11】本発明の比較例によるライトコマンドを実行する場合のタイミング図である。
【発明を実施するための形態】
【0022】
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【0023】
本発明の一実施形態のメモリシステム50は、例えば図3〜6に示すように、終端抵抗制御信号(ODT0〜3)により外部からオンオフが制御可能な終端抵抗回路25を備えた複数の半導体記憶装置1と、複数の半導体記憶装置1のうち、いずれかの半導体記憶装置1にリードコマンド又はライトコマンドを実行させるときに複数の半導体記憶装置1の終端抵抗がいずれもオンし、いずれの半導体記憶装置1もリードコマンド又はライトコマンドを実行しないときに複数の半導体記憶装置1の終端抵抗がいずれもオフするように終端抵抗制御信号を出力する終端抵抗制御部3を有するメモリコントローラと、を備え、終端抵抗回路25が、半導体記憶装置1がリードコマンドに応答してデータを出力するときに終端抵抗制御信号(ODT0〜3)のレベルによらず、オフする終端抵抗回路25である。すなわち、終端抵抗回路に含まれる終端抵抗(図5の87と88)はODT端子23から入力されるODT信号によりオンオフ制御を行うことが可能である。いずれのランクの半導体記憶装置1に対するリードアクセルもライトアクセスもないときは、ODT信号をローレベルにして終端抵抗をオフし、終端抵抗に流れる電流を低減することができる。また、いずれかのランクの半導体記憶装置にリードコマンド又はライトコマンドを実行させるときは、ODT信号をハイレベルにして終端させ、反射を低減させる。ただし、半導体記憶装置がリードコマンドを実行してリードデータを出力するときは、終端抵抗をオフする必要があるが、半導体記憶装置はODT信号のレベルによらず、リードコマンド実行時には終端抵抗をオフする。上記構成とすれば、DLL等の同期回路を用いずにシステムクロックに対するデータ入出力タイミングがばらつく場合においても、内蔵終端抵抗を適切なタイミングでオンオフ制御することができる。すなわち、リードコマンド実行時には、半導体記憶装置が自動的に判断してデータ出力タイミングに同期して終端抵抗をオフにする。同期回路を用いない場合、終端抵抗のオンオフ制御タイミングのネックとなるのは、リードコマンドとライトコマンドの相互の切り替えと、アクセス対象となるランクによる終端抵抗の切り替えであるが、上記実施形態によれば、問題とならない。
【0024】
また、本発明の一実施形態のメモリシステム50は、特に、図10に示すように、終端抵抗制御信号(ODT0〜3)により外部からオンオフが制御可能であって、リードコマンドに応答してデータを出力するときに終端抵抗制御信号(ODT0〜3)のレベルによらずオフする終端抵抗回路25を備えた複数の半導体記憶装置1と、終端抵抗回路25の初期抵抗値を設定するとともに終端抵抗制御信号(ODT0〜3)により終端抵抗回路25のオンオフを制御する終端抵抗制御部3を備え複数の半導体記憶装置1を制御するメモリコントローラ2と、を備え、複数の半導体記憶装置1が、ライトコマンド及びリードコマンドを実行可能な通常動作モードと、ライトコマンド及びリードコマンドの実行を停止するパワーダウンモードとを備え、通常動作モードと前記パワーダウンモードで終端抵抗制御信号(ODT0〜3)による終端抵抗回路25のオンオフのタイミングが実質的に同一である。上記構成によれば、メモリコントローラは、半導体記憶装置1がパワーダウンモードであるか通常動作モードであるかによって終端抵抗制御信号による終端抵抗の制御を変える必要がないので、アクセスする必要がないときは、容易にパワーダウンモードに設定することができ、半導体記憶装置1の消費電力を低減することができる。
【0025】
また、本発明の一実施形態の半導体記憶装置1は、図4、5に示すように、データ入出力端子(21)に接続された内蔵終端抵抗(87、88)と、内蔵終端抵抗のオンオフを外部から制御する終端抵抗制御端子23と、リードコマンドに応答してデータ入出力端子21にリードデータを出力するときに終端抵抗制御端子23のレベルの如何によらず、内蔵終端抵抗(87、88)をオフにする終端抵抗制御回路81と、を備える。上記半導体記憶装置によれば、リードデータを出力するときに内蔵終端抵抗をオフするので、終端抵抗制御端子によりリードコマンド実行時に外部から内蔵終端抵抗のオンオフを制御する必要がない。上記半導体記憶装置を用いれば、メモリコントローラは、どのランクの半導体記憶装置に対してリードアクセスもライトアクセスもないときに終端抵抗制御信号(ODT信号)をオフにして終端抵抗に流れる電流を低減し、いずれかのランクに対してリードアクセス又はライトアクセスがある場合は、終端抵抗制御信号をオン状態に固定しておけばよい。
【0026】
さらに、本発明の配線基板は、図7に示すように、終端抵抗(87、88)と、終端抵抗のオンオフを外部から制御する終端抵抗制御端子23と、を備え、リードコマンド実行時に終端抵抗制御端子23のレベルの如何によらず終端抵抗(87、88)をオフにする機能を有する半導体記憶装置1が複数実装された配線基板91であって、配線基板91は、複数の半導体記憶装置1が共通に接続される共通データバス92を備え、複数の半導体記憶装置1がそれぞれ共通データバス92から分岐する分岐バス93を介して共通データバス92に接続され、共通データバス92の任意の1点から各半導体記憶装置1への配線長が等しくなるように各分岐バス93が配線されている。上記配線基板は各半導体記憶装置1へのデータバスの配線長が等しくなるように配線されている。例えば、半導体記憶装置1がDLL等の同期回路を備えていないか、同期回路を備えていてもその同期回路が動作していないときに、リードコマンドやライトコマンドの実行に伴う高速データ転送を連続的に行う場合、リードとライトの切り換えやアクセス対象とするランクの違いによってメモリコントローラから各半導体装置の終端抵抗のオンオフをコマンド毎に同期を取って制御することは困難である。かかる場合においても、半導体記憶装置がリードコマンド実行時に終端抵抗をオフする機能を有していれば、配線基板を上記のように対称に配線することにより、信号の反射を最小限に抑えることができる。以下、実施例に即し、図面を参照して詳しく説明する。
【実施例1】
【0027】
図3は、本発明の一実施例によるメモリシステム全体の構成図である。図3のメモリコントローラ2と半導体記憶装置1との基本的な接続関係は、メモリコントローラ102をメモリコントローラ2に、半導体記憶装置101を半導体記憶装置1に置き換えれば図1と同一である。しかし、図3では、後で述べるように半導体記憶装置1の同期回路を動作させない場合であっても反射の影響を極力低減し、高速にデータの転送を行うためにDQバス、DQS信号線の引き回しを各DIMM、ランクに対して対称になるように配線している。すなわち、メモリコントローラ2から各DIMM、ランクの半導体記憶装置1までのDQバスの配線長、DQS信号線の長さが同じになるように配線している。ただし、図3は作図上の都合により、完全には、対称な配線になっておらず、実際の配線基板でも、完全に対称に配置配線することは困難である。しかし、できるだけ対称になるように配置配線を行うことが望ましい。また、DQバス、DQSバスは、メモリコントローラ2から各DIMM、各ランクに共通な共通データバスと、共通データバスから分岐した分岐バスを介して各半導体記憶装置1へ接続されている。この共通データバスの任意の1点から半導体記憶装置への配線長が等しくなるように配置、配線している。必ずしも上記のように配置配線しなくともよいが、極力反射を低減し、できるだけ、高速にデータ転送を行うためには、上記のように配置配線することが望ましい。
【0028】
また、メモリコントローラ2は、終端抵抗制御部3を備えている。終端抵抗制御部3は、半導体記憶装置1のDQ端子、DQS端子、/DQS端子に内蔵される終端抵抗をリードコマンド実行時以外のときに一定の固定値となるように半導体記憶装置1を初期設定する。また、いずれかのランクの半導体記憶装置1に対してリードコマンド又はライトコマンドを実行するときは、4つのランクのODT端子に対して終端抵抗がオン状態となるように制御する。
【0029】
一方、4つのランクについて、いずれのランクへリードアクセスもライトアクセスもないときは、全てのランクのODT端子をローレベルに設定し、各半導体記憶装置1の終端抵抗をオフさせ、終端抵抗に流れる消費電力を低減させることができる。メモリコントローラ2が、メモリ制御専用の機能を持つLSIでもよいし、CPUが直接メモリを制御するものでもよい。また、メモリコントローラ2は、複数のLSIで構成されるものでもよい。
【0030】
次に、図4は、半導体記憶装置1全体の構成図である。図4において、10はメモリセルアレイ、11はロウアドレスをデコードし選択されたワード線を駆動するロウデコーダ、12はセンスアンプ、13はカラムアドレスをデコードし選択されたビット線を選択するカラムデコーダ、14は、所定のアドレス信号と、コマンド信号(チップセレクト/CS、ロウアドレスストローブ/RAS、カラムアドレスストローブ/CAS、ライトイネーブル/WE)を入力し、コマンドをデコードするコマンドデコーダ、15はコントロールロジック、16はカラムアドレスバッファ・バーストカウンタ、17はアドレスA0−A13とバンク選択用(8バンクの中の1つを選択)の信号BA0、BA1、BA2を入力するモードレジスタ、18はロウアドレスバッファ、19はリフレッシュ制御信号REFCを入力してカウントアップしカウント出力をリフレッシュアドレスとして出力するリフレッシュカウンタ回路、20はクロック生成器、21はリードライトデータを外部と入出力するためのデータ入出力端子(DQ端子)、24はDLL回路、25は、DLLから与えられたクロックまたは、外部クロックから発生させた内部クロックに同期してDQ端子とメモリセルアレイ10との間でデータの入出力を行うデータ入出力部である。
【0031】
また、データリード時に出力するストローブ信号DQSの出力を制御するDQS出力制御回路32とDQS出力バッファ33が設けられており、リードコマンド実行時には、DQS出力制御回路32でタイミングが調整され、DQS出力バッファ33で増幅されたDQS信号がDQS端子22から出力される。また、DQS信号の出力に同期してDQ端子21からデータが出力される。また、ライトコマンド実行時には、DQS端子22からデータストローブ信号が入力され、DQS入力バッファ34により整形されたDQS信号に同期してDQ端子からデータ入出力部25にデータが取り込まれる。
【0032】
さらに、ODT端子23はDQ端子やDQS端子に設けられる内蔵終端抵抗のオンオフを制御する端子である。ODT端子23にハイレベルが与えられると内蔵終端抵抗の抵抗値が無限大以外の値が設定されたとき、オンしてその設定値になる。一方、ODT端子23にローレベルが与えられるとあらかじめ設定した内蔵終端抵抗値の如何によらず、内蔵抵抗はオフする。
【0033】
また、モードレジスタ17には、図4では図示を省略しているが、CASレイテンシを指定するCASレイテンシ指定レジスタや、DLL選択モードとDLL非選択モードとを切り換えるDLL選択レジスタや、ODT(On=Die Termination)を制御するレジスタ等が設けられている。
【0034】
DLL選択レジスタの出力は、DLL選択回路31に入力され、DQS出力制御回路32に入力する内部クロックとして、DLL24により位相が調整されたクロックを用いるか、DLL24により位相が調整されていない位相が遅れた内部クロックをそのままDQS制御回路32のクロックとして用いるか選択することができる。なお、DLL非選択モードに設定されたときは、DLL24をオフし、DLL24が消費する消費電力を低減することができる。また、DLL非選択モードに設定したときは、DLL回路の電源が自動的にオフするようにしてもよい。なお、この実施例による半導体記憶装置1は、DLL回路を備えており、DLLを用いるか用いないかDLL選択回路31により選択しているが、最初からDLL24を設けずにDLL非選択モードしかない半導体記憶装置1であってもよい。
【0035】
また、ODTを制御するレジスタとしては、DQ端子やDQS端子に設けられる内蔵終端抵抗の抵抗値を設定する内蔵終端値設定レジスタ、ダイナミックODTを選択するためのダイナミックODTモード選択レジスタ、ダイナミックODTが選択されたときのライトコマンド実行時の終端抵抗値を指定するライトコマンド実行時終端抵抗値指定レジスタ、ライトコマンド実行時以外のときの終端抵抗値を指定するノミナル終端抵抗値指定レジスタがある。
【0036】
図5は、データ入出力部25の内、内蔵終端抵抗の制御に関する部分のブロック図である。図5は半導体記憶装置1に8個備えているDQ端子入出力回路のうち、1個のDQ端子の入出力回路を示している。DQS端子の入出力回路も内蔵終端抵抗の制御に関する部分は同一である。図5において、Pチャンネル出力バッファ87とNチャンネル出力バッファ88は、DQ端子の出力バッファとDQ端子の内蔵終端抵抗を兼ねている。出力データ制御回路82は、DQ端子が出力端子となるときに、出力バッファを制御する信号を生成する回路である。終端抵抗値決定回路83は、ODTを制御するレジスタと、ODT端子により、終端抵抗をオンするかオフするか、また、オンする場合の抵抗値を決定する回路である。レイテンシカウンタ85は、リードコマンドを入力してからリードデータの出力を開始するまでクロックCKをカウントする回路である。選択回路84は、出力データ制御回路82の出力信号によってプリバッファ86を制御するか、終端抵抗値決定回路83の出力信号によってプリバッファ86を制御するかを選択する回路である。選択回路84は通常状態では、終端抵抗値決定回路83によりプリバッファ回路86を制御し、リードフラグがセットされ、リードコマンドを実行するときだけ、出力データ制御回路82によりプリバッファ回路86を制御する。
【0037】
終端抵抗制御回路81は、初期設定した内蔵終端抵抗の抵抗値如何、ODT端子の電圧レベルの如何に係わらず、内蔵終端抵抗を強制的にオフさせるように制御する回路である。終端抵抗制御回路81は、リードコマンドが入力され、リードフラグがセットされ、レイテンシカウンタ85がリードデータ出力タイミングが到来したことを知らせると選択回路84が終端抵抗値決定回路83の出力信号に代えて、出力データ制御回路の出力信号を選択するように制御する。リードデータの出力が完了し、リードフラグがリセットされると終端抵抗制御回路81は、選択回路84が終端抵抗値決定回路83の出力信号を選択するように機能する。
【0038】
プリバッファ86は、選択回路の出力信号を入力し、Pチャンネル出力バッファ制御信号PCによってPチャンネル出力バッファ87のオンオフを、Nチャンネル出力バッファ制御信号NCによってNチャンネル出力バッファ88のオンオフを制御する。Pチャンネル出力バッファ87とNチャンネル出力バッファ88を終端抵抗として機能させるときは、PCにローレベルをNCにハイレベルを出力し、Pチャンネル出力バッファ87とNチャンネル出力バッファ88とを共にオンさせる。終端抵抗をオフするときは、PCをハイレベルに、NCをローレベルに制御する。また、Pチャンネル出力バッファ87とNチャンネル出力バッファ88を出力バッファとして機能させ、ハイレベルをDQ端子から出力するときは、PC、NCを共にローレベルにし、Pチャンネル出力バッファ87をオンさせ、Nチャンネル出力バッファ88をオフさせる。ローレベルをDQ端子から出力するときは、PC、NCを共にハイレベルにし、Pチャンネル出力バッファ87をオフさせ、Nチャンネル出力バッファ88をオンさせる。なお、図5には、図示していないが、Pチャンネル出力バッファ87、Nチャンネル出力バッファ88は複数のバッファトランジスタが並列に接続されており、その複数並列に接続されたバッファのうち、何個のバッファトランジスタをオンさせるかによって内蔵終端抵抗の抵抗値を制御する。さらに、また、入力バッファ89は、DQ端子から入力したデータを内部回路に伝える。
【0039】
本来的には、内蔵終端抵抗と出力バッファの機能は別の機能であり、本来の機能からは、内蔵終端抵抗と出力バッファはそれぞれ独立に制御することが考えられる。しかし、実施例1では、出力バッファとしての機能を使用するリードコマンドの実行時に内蔵終端抵抗をオフするようにしているので、実施例1においては、内蔵終端抵抗と出力バッファの回路を兼用することができる。
【0040】
図6は、実施例1において、半導体記憶装置1がDLL等の同期回路を内蔵していないか、または同期回路を内蔵している場合にも同期回路を用いないで、高速なデータ転送を行う場合に好適な終端抵抗の設定値である。図2と比べて異なる点のみ説明する。特に限定されるものではないが、図6では、対称性を重視して反射を極力防ぐため、DIMM1に2ランク実装し、DIMM2に1ランクしか実装しない場合は除いている。すなわち、DIMM1と2で実装しているランクの数は同一である。また、内蔵終端抵抗値はすべて120Ωに設定している。ダイナミックODTは使用せずに、ライトコマンド実行時の内蔵終端抵抗の値とそれ以外のときの内蔵終端抵抗の値は同一である。また、内蔵終端抵抗をオフするのは、リードコマンドを実行するときのみである。それ以外のときは、すべて120Ωにしている。すなわち、メモリコントローラ2の側からは、リードコマンドとライトコマンドとの区別やリードコマンドやライトコマンドをどのランクに対して実行するかによって、ランク毎にODT端子による制御を変える必要はない。
【0041】
従って、メモリコントローラは、初期設定によって、各半導体記憶装置の内蔵終端抵抗の抵抗値を120Ωに設定した後は、いずれかのランクに対してリードコマンドかライトコマンドを実行するときは、いずれのランクの半導体記憶装置1に対してもODT端子にハイレベルを与え、内蔵終端抵抗をオンさせるように制御する。また、この図6には、記載していないが、いずれのランクの半導体記憶装置1に対して、リードコマンドも、ライトコマンドも実行しないときは、ODT端子をローレベルにしてすべての半導体記憶装置の内蔵抵抗をオフさせ、内蔵終端抵抗に流れる消費電力を低減させることができる。
【0042】
メモリコントローラ2が半導体記憶装置1の終端抵抗のオンオフをODT信号を用いて制御する場合に、オンオフのタイミングの制約が多いのは、リードコマンド、ライトコマンドが連続する場合のその連続動作の途中での切り換えである。特にデータバスはパイプライン化しているので、そのタイミングを合わせることは、半導体記憶装置1の同期回路が動作していない場合には難しい。実施例1の半導体記憶装置1に対して図6のとおりに終端抵抗を制御する場合には、連続動作の途中でのODT端子による内蔵終端抵抗の制御は必要ない。リードライトコマンドが連続する場合に、実施例1で行っているのは、その連続動作の先頭でODT信号を立ち上げ、連続動作の終了でODT信号を立ち下げることである。したがって、半導体記憶装置1が同期回路を内蔵していない場合でもODT信号の制御が高速なデータ転送のネックになることはない。
【0043】
図7は、本発明の一実施例による配線基板の断面図である。図7では、マザーボード91の上にメモリコントローラ2とメモリモジュール用ソケット(DIMMソケット)95が設けられており、2つのメモリモジュール用ソケット95には、それぞれDIMM1とDIMM2のメモリモジュール96が実装されている。さらに、メモリモジュール96の基板の両面には、Rank1とRank2の半導体記憶装置1が実装されている。また、マザーボード上でメモリコントローラ2から各DIMMに対して共通に共通データバス92が分岐点94まで配線されている。共通データバス92には、DQデータバスとDQSデータストローブ信号線が含まれる。分岐点94からDIMM1とDIMM2までの配線は、その配線長が等しくなるように配線されている。このように配線することにより、信号の反射を防いでいる。
【0044】
次に、実施例1の動作について説明する。図8は、実施例1において、リードコマンドの後にライトコマンドを実行する場合のタイミング図である。図8において、「CK」は半導体記憶装置1のCK端子にメモリコントローラから与えられるシステムクロック信号、「/CK」は/CK端子に与えられるその反転信号である。図8では、CK信号を実線で、/CK信号を破線で示す。また、「Command」は半導体記憶装置1にメモリコントーラ2から与えられるコマンド、「Bank Add」と「Col Add」はそのときのバンクアドレスとカラムアドレスである。
【0045】
また、DIMM1の半導体記憶装置1について、「/CS0」はランク1のチップセレクト信号、「/CS1」はランク2のチップセレクト信号、「DQ」はDQバスに入出力されるデータである。また、「DQS、/DQS」はそれぞれ正転、反転のデータストローブ信号で、「DQS」を実線で、「/DQS」を破線で示す。また、「ODT0」、「ODT1」はそれぞれメモリコントローラ2から出力される終端抵抗制御信号であり、「RTT2」はDIMM1ランク2の半導体記憶装置1に内蔵する終端抵抗の状態を示す。
【0046】
さらに、DIMM2の半導体記憶装置1について、「ODT」はDIMM2に対する終端抵抗制御信号ODT2とODT3を示し、終端抵抗の状態を「DRAM RTT」で示す。なお、CASレイテンシはCL=6、アディティブレイテンシ(Additive Latency)はAL=0、CASライトレイテンシ(CAS Write Latency)はCWL=5であるとする。また、図6の通り、全ての半導体記憶装置1の内蔵終端抵抗の抵抗値は120Ωに設定されているとする。
【0047】
図8において、T0サイクルの立ち上がりで、リードコマンドが与えられている。このとき、DIMM1のCS0にローレベルのパルスが与えられているので、このリードコマンドは、DIMM1のランク1に対するリードコマンドである。図6に示したとおり、実施例1では、DIMM1または、DIMM2のいずれかのランクに対してリードコマンド又はライトコマンドを与えるときは、いずれのランクのODT端子にもハイレベルを与える。ここでは、T1サイクルの立ち上がりのタイミングでODT0、ODT1、DIMM2のODTにいずれもハイレベルを与えている。すると各ランクの内蔵終端抵抗は、tAONDFの時間経過後に、ターンオンし、いずれのランクの内蔵終端抵抗値もあらかじめ決められた抵抗値120Ωになる。このODT端子を立ち上げてから内蔵終端抵抗がターンオンするまでの時間tAONDFは、DLL等の同期回路を動作させていない場合、かなりばらつきが生じることはやむを得ない。その最小値tAONDFminは2.0ns、その最大値tAONDFmaxは7.0ns程度の値となる。
【0048】
一方、DIMM1ランク1の半導体記憶装置1は、リードコマンドに応答してT0から5サイクル目のT5サイクルの立ち上がりを基準としてtDQSCKだけ遅延した時間からデータストローブ信号DQSに同期してリードデータの出力が開始される。このT5サイクルの立ち上がりが基準となるのは、DLL非選択モード(DLLオフモード)であるので、CL=6、AL=0から決まるT6サイクルより1サイクル早いタイミングを基準とするからである。DLL非選択モードのときは、システムクロックに対する内部クロックの位相遅延によるデータストローブ信号立ち上がり遅延時間tDQSCKが加算された時刻にDQS端子から出力されるDQS信号は立ち上がる。tDQSCKは、2.0〜5.0ns程度の時間である。図8では、tDQSCKの最大値tDQSCKmaxにDQS信号が立ち上がっている。
【0049】
なお、DQS端子を立ち上げてリードデータの出力を開始する前に、DQS端子をハイインピーダンスの状態からローレベルに立ち下げてプリアンブル信号を出力している。このプリアンブル信号の出力と同時にDIMM1ランク1の半導体記憶装置1の内蔵終端抵抗はオフする。したがって、DQ端子やDQS端子に設けられた内蔵終端抵抗が、リードデータ出力の妨げとなることはない。また、DIMM1ランク2やDIMM2の半導体記憶装置1のDQ端子やDQS端子に設けられた内蔵終端抵抗は120Ωの状態を維持する。従って、DIMM1ランク1の半導体記憶装置1から出力される信号を他のランクの半導体記憶装置のDQ端子やDQS端子が反射してメモリコントローラ2へのデータ転送の妨げとなることを防ぐことができる。
【0050】
次に、リードデータの転送中であるT9サイクルの頭で、メモリコントローラ2は、ライトコマンドを出力すると共に、DIMM1のチップセレクト信号/CS1にローレベルを与え、DIMM1ランク2の半導体記憶装置1に対してライトコマンドを与えている。このライトコマンド実行に伴ってメモリコントローラ2は、ODT信号の電圧レベルを変更する必要はない。すでにリードコマンドの実行に伴ってすべてのランクのODT信号を半導体記憶装置1の内蔵終端抵抗がオンするようにハイレベルに立ち上げてあるからである。リードコマンドの実行に伴ってリードデータの出力を行ったDIMM1ランク1の半導体記憶装置1の内蔵終端抵抗は、リードデータの出力が終了するとともに再びオンし、120Ωの状態に戻る。ライトコマンド実行に伴うライトデータのメモリコントローラからの出力は、CWL=5であるからライトコマンドを与えたT9サイクルより5サイクル後のT14から半導体記憶装置1へのデータの取り込みが開始される。そのタイミングまでには、すべてのランクの内蔵終端抵抗は120Ωの状態に戻っている。
【0051】
上述したように、DLL非選択モードを選択した場合や、元々半導体記憶装置1にDLLやPLL等の同期回路を備えておらず、内蔵終端抵抗のオンオフタイミングやリードデータの出力タイミングがメモリコントローラから与えられるシステムクロックCKに精度よく同期できない場合であっても、内蔵終端抵抗のオンオフ制御のための待ち時間を必要としないので、高速に効率よくリードコマンドやライトコマンドの実行に伴うデータ転送を行うことができる。リードコマンドやライトコマンド実行に伴う内蔵終端抵抗の切り替えをリードコマンド実行時(プリアンブル、ポストアンブルまで含むリードデータ出力時)に内蔵抵抗をオフすることを除いて、内蔵抵抗を一律にオンするようにして、リードコマンド実行に伴う内蔵抵抗オフをメモリコントローラからの終端抵抗制御端子の制御によらず、半導体記憶装置1の内部でデータ出力タイミングに同期して制御しているからである。従って、リードデータの出力と内蔵終端抵抗のオンオフ制御はリードコマンドを実行する半導体記憶装置の内部の相対的なタイミング差だけの問題となり、DLL等の同期回路を有していない場合にも比較的精度よく同期が取れるからである。
【0052】
さらに、どのランクの半導体記憶装置に対してリードコマンドもライトコマンドも実行させる必要のないときは、メモリコントローラ2が、終端抵抗制御信号をローレベルにすることにより、どのランクの半導体記憶装置1の終端抵抗もオフし、終端抵抗に流れる電流を停止することができる。
【0053】
ここで比較のため、従来の半導体記憶装置101とメモリコントローラ102(図1参照)にDLLオフモードで図8と同様なリードコマンドの後でライトコマンドを実行させた場合のタイミング図を図9に示す。なお、図9では、終端抵抗の制御も図2に示す従来の終端抵抗の制御を行うとする。図9の説明において、図8と同一である部分の説明は省略する。図9において、図8と異なるのは、まず、ODT0信号がローレベルを維持している点と、ODT1信号のローレベルからハイレベルの立ち上がりがリードコマンド実行によるデータ転送が終了した後になっている点である。すなわち、図2より、DIMM1ランク1に対してリードコマンドの実行を行うときは、DIMM1ランク1、ランク2とも内蔵終端抵抗はオフになる。また、DIMM1ランク2に対してライトコマンドを実行するときは、DIMM1ランク1の内蔵終端抵抗は120Ω、DIMMランク2の内蔵終端抵抗はオフになる。また、DIMM2の内蔵終端抵抗はいずれも40Ωである。従って上述したとおりのODT信号の制御が必要になる。ここで問題となるのは、ODT1信号の立ち上がりタイミングである。半導体記憶装置101からリードデータが出力されるタイミングはすでに説明したように大きくばらつく。従って、ODT1信号の立ち上げは、リードデータの出力が最大限遅れるtDQSCKmaxの場合を考慮してそれより遅らせなければならない。また、メモリコントローラ102がODT1信号をハイレベルに立ち上げた後、半導体記憶装置101の内蔵終端抵抗の立ち上げが最も遅くなるtAONDFmaxの場合を想定してライトコマンドを与えるタイミングを遅らせなければならない。図9では、メモリコントローラ102がライトコマンドを与えているのは、T12サイクルの頭であり、実施例1のT9サイクルより3サイクル遅い。図8と図9の比較からも、同期回路を使用しない場合は、実施例1の方がODT信号による終端抵抗オンオフによる待ち時間が生ぜず、データ転送の効率が高いことが確認できる。
【実施例2】
【0054】
次に、本発明の実施例2について説明する。半導体記憶装置1が同期回路を用いない場合は、例えば図6に示すように、終端抵抗の抵抗値を一律に設定し、リードコマンドの実行によりデータを出力するときだけ、終端抵抗をオフすることが最も好ましい。しかし、終端抵抗の抵抗値を図6以外の抵抗値、たとえば、図2の抵抗値に設定した場合であっても、パワーダウンモードと通常動作モードで終端抵抗の制御タイミングを同一にできるという効果が得られる。パワーダウンモードは、従来のDDR SDRAMにもあるモードで、パワーダウンモードでは、メモリコントローラからリードライトコマンドを与えられても半導体記憶装置1はそれに応答せずに消費電力を節約できる。通常動作モードでは、メモリコントローラからリードライトコマンドが与えられるとそれに応答してリードライト動作を行う。
【0055】
図10は、実施例2において、半導体記憶装置1がライトコマンドを実行する場合のタイミング図である。このとき、DIMM1の半導体記憶装置1は通常動作モードであり、DIMM2の半導体記憶装置1はパワーダウンモードであるとする。また、終端抵抗の値は、図2に示す従来どおりの値を採用している。また、図10では、実施例1の図8と異なりアディティブレイテンシ(Additive Latency)はAL=5である。従ってライトコマンドの実行によるデータ取り込みの開始は、ライトコマンドを与えた後、CWL+AL=5+5=10の10サイクル後である。
【0056】
図10において、T0サイクルの立ち上がりでDIMM1のランク2にライトコマンドを与えている。それに応答してライトデータの取り込みを開始するのは、10サイクル後のT10サイクルの立ち上がりである。また、DIMM1のODT1とDIMM2のODT信号のハイレベルをT0サイクルの立ち上がりで捉えている。AL=5であるので、T0サイクルから5サイクル後のT5サイクルの立ち上がりを基準にしてそれからtAONDF経過した時刻にDIMM1ランク2の終端抵抗と、DIMM2の終端抵抗がオンしている。図10では、tAONDFが最大の場合と最小の場合を示している。しかし、通常動作モードにあるDIMM1ランク2の終端抵抗とパワーダウンモードにあるDIMM2の終端抵抗がオンする時刻はほぼ同一である。また、この実施例では、DDR3の規格にも記載されているダイナミックODTの機能を用いて、ライトコマンドの実行対象であるDIMM1ランク2の内蔵抵抗をライトコマンド実行時の終端抵抗値である120Ω、DIMM2の終端抵抗値をライトコマンド実行時以外の終端抵抗値である40Ωに設定している。
【0057】
次に、T9の立ち上がりの前にODT1信号をハイレベルからローレベルに立ち下げている。すると、5サイクル後のT14サイクルの立ち上がりを基準にしてそこから、tAOFDF経過した時刻にDIMM1ランク2の終端抵抗はオフする。
【0058】
この実施例2によれば、例えば、通常動作モードにあるDIMM1ランク2に対してODT2信号を立ち上げてから終端抵抗がオンするまでの時間と、パワーダウンモードにあるDIMM2に対してODT信号を立ち上げてから終端抵抗がオンするまでの時間は共にtAONDFでばらつきを除けば実質的に同一である。また、図10には、記載していないが、通常動作モードとパワーダウンモードでODT信号を立ち下げてから終端抵抗がオフするまでの時間もtAOFDFで実質的に同一である。したがって、メモリコントローラは、半導体記憶装置1がパワーダウンモードにあるか通常動作モードにあるかを気にすることなく、内蔵終端抵抗の制御を行うことができる。
【0059】
実施例2の比較例を図11に示す。図11は、DDR3 SDRAMにおいて、実施例2と同じ結果が得られるようにメモリコントローラが制御を行う場合のタイミング図である。特に言及しない限り、条件は実施例2と同一である。DIMM1ランク2は、通常動作モードであるので、DLLによりシステムクロックに同期して内蔵終端抵抗のオンオフを切り換えている。通常動作モードでは、ODT端子を立ち上げたあと、CWL+AL−2サイクル経過後であるODTon時間の経過後に内蔵終端抵抗はオンする。また、ODT端子を立ち下げたあと、CWL+AL−2サイクル経過後であるODToff時間の経過後に内蔵終端抵抗はオフする。
【0060】
一方、パワーダウンモードにあるDIMM2のODT信号を立ち上げてから終端抵抗がオンするまでの時間は、実施例2の図10と同様にtAONPDに依存する。また、実施例2では、AL=5を反映してODT信号を立ち上げてから5サイクル後のT5サイクルを基準にしてオンする時刻が決まっていたのに対して、図11では、パワーダウンモードにあるDDR3 SDRAMでは、AL=5は無視され、ODT信号を立ち上げたT0サイクルを基準にオンする時刻が決まっている。従って、図11を見れば容易に理解できるように、通常動作モードにあるDIMM1ランク2に対してODT2信号を立ち上げてから終端抵抗がオンするまでの時間と、パワーダウンモードにあるDIMM2に対してODT信号を立ち上げてから終端抵抗がオンするまでのタイミングは大きく異なる。また、図11には記載していないが、通常動作モードとパワーダウンモードで、終端抵抗制御信号ODT信号を立ち下げてから終端抵抗がオフするまでの時間も異なる。したがって、一般的にはメモリコントローラは、半導体記憶装置がパワーダウンモードにあるか、通常動作モードにあるかによって終端抵抗の制御タイミングを変えなければならず、実施例2に比べて、メモリコントローラの負担が大きい。
【0061】
なお、上記実施例では、DLL回路を内蔵し、DLL回路を使用するかしないするか機能の切り替えることができる半導体記憶装置について説明したが、本発明は、元々DLL回路を有していない半導体記憶装置、及びそのような半導体記憶装置を使用するメモリシステム、配線基板にも有効である。
【0062】
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【0063】
1、101:半導体記憶装置
2、102:メモリコントローラ
3:終端抵抗制御部
10:メモリセルアレイ
11:ロウデコーダ
12:センスアンプ
13:カラムデコーダ
14:コマンドデコーダ
15:コントロールロジック
16:カラムアドレスバッファ・バーストカウンタ
17:モードレジスタ
18:ロウアドレスバッファ
19:リフレッシュカウンタ回路
20:クロック生成器
21:データ入出力端子(DQ端子)
22:データストローブ端子(DQS端子)
23:ODT端子
24:DLL
25:データ入出力部
31:DLL選択回路
32:DQS出力制御回路
33:DQS出力バッファ
34:DQS入力バッファ
50、150:メモリシステム
81:終端抵抗制御回路
82:出力データ制御回路
83:終端抵抗値決定回路
84:選択回路
85:レイテンシカウンタ
86:プリバッファ
87:Pチャンネル出力バッファ
88:Nチャンネル出力バッファ
89:入力バッファ
91:マザーボード
92:共通データバス
93:分岐データバス
94:分岐点
95:メモリモジュール用ソケット
96:メモリモジュール
【特許請求の範囲】
【請求項1】
終端抵抗制御信号により外部からオンオフが制御可能な終端抵抗回路を備えた複数の半導体記憶装置と、
前記複数の半導体記憶装置のうち、いずれかの半導体記憶装置にリードコマンド又はライトコマンドを実行させるときに前記複数の半導体記憶装置の終端抵抗がいずれもオンし、前記いずれの半導体記憶装置もリードコマンド又はライトコマンドを実行しないときに前記複数の半導体記憶装置の終端抵抗がいずれもオフするように前記終端抵抗制御信号を出力する終端抵抗制御部を有するメモリコントローラと、を備え、
前記終端抵抗回路が、前記半導体記憶装置が前記リードコマンドに応答してデータを出力するときに前記終端抵抗制御信号のレベルによらずにオフする終端抵抗回路であることを特徴とするメモリシステム。
【請求項2】
前記複数の半導体記憶装置が、前記リードコマンド及びライトコマンドを実行可能な通常動作モードと、前記リードコマンド及びライトコマンドの実行を停止するパワーダウンモードとを備え、前記通常動作モードと前記パワーダウンモードで前記終端抵抗制御信号による前記終端抵抗回路のオンオフのタイミングが実質的に同一であることを特徴とする請求項1記載のメモリシステム。
【請求項3】
終端抵抗制御信号により外部からオンオフが制御可能であって、リードコマンドに応答してデータを出力するときに前記終端抵抗制御信号のレベルによらずオフする終端抵抗回路を備えた複数の半導体記憶装置と、
前記終端抵抗回路の初期抵抗値を設定するとともに前記終端抵抗制御信号により前記終端抵抗回路のオンオフを制御する終端抵抗制御部を備え前記複数の半導体記憶装置を制御するメモリコントローラと、
を備え、
前記複数の半導体記憶装置が、ライトコマンド及び前記リードコマンドを実行可能な通常動作モードと、前記ライトコマンド及びリードコマンドの実行を停止するパワーダウンモードとを備え、前記通常動作モードと前記パワーダウンモードで前記終端抵抗制御信号による前記終端抵抗回路のオンオフのタイミングが実質的に同一であることを特徴とするメモリシステム。
【請求項4】
前記複数の半導体記憶装置が、終端抵抗値指定レジスタを有しており、前記メモリコントローラが、前記終端抵抗値指定レジスタで指定する各終端抵抗値の値を一定の固定値になるように初期設定することを特徴とする請求項1乃至3いずれか1項記載のメモリシステム。
【請求項5】
前記複数の半導体記憶装置は、複数のランクに分けて前記メモリコントローラに接続され、前記メモリコントローラから前記各ランクの半導体記憶装置にコマンド及びアドレス信号が共通に与えられ、前記終端抵抗制御信号が、前記ランク毎に独立して与えられていることを特徴とする請求項1乃至4いずれか1項記載のメモリシステム。
【請求項6】
前記メモリコントローラが、前記複数の半導体記憶装置のいずれにもリードコマンドもライトコマンドも実行させていない状態から、連続してリードコマンド又はライトコマンドを実行させ、その後にリードコマンドもライトコマンドも実行させない状態に戻るように制御するときは、前記終端抵抗制御部は、前記連続するリードコマンド又はライトコマンドによるデータ転送に先立って前記複数の半導体記憶装置の終端抵抗回路をオンするように制御し、前記連続するリードコマンド又はライトコマンドによるデータ転送の終了後に前記複数の半導体記憶装置の終端抵抗回路をオフするように制御し、前記連続するコマンドによるデータの転送中は前記複数の半導体記憶装置に対する前記終端抵抗制御信号のレベルを保持することを特徴とする請求項1乃至5いずれか1項記載のメモリシステム。
【請求項7】
前記メモリコントローラと、前記各半導体記憶装置とを接続するデータバスをさらに備え、前記データバスの前記メモリコントローラから前記各半導体記憶装置までの配線長が互いに実質的に等しくなるように配線されていることを特徴とする請求項1乃至6いずれか1項記載のメモリシステム。
【請求項8】
前記データバスは、前記メモリコントローラと分岐点を接続する共通バスと、前記分岐点から各半導体記憶装置を接続する複数の分岐バスとを備え、前記複数の分岐バスの長さが互いに等しいことを特徴とする請求項7記載のメモリシステム。
【請求項9】
データ入出力端子に接続された内蔵終端抵抗と、
前記内蔵終端抵抗のオンオフを外部から制御する終端抵抗制御端子と、
リードコマンドに応答して前記データ入出力端子にリードデータを出力するときに前記終端抵抗制御端子のレベルの如何によらず、前記内蔵終端抵抗をオフにする終端抵抗制御回路と、
を備えた半導体記憶装置。
【請求項10】
ライトコマンド及び前記リードコマンドを実行可能な通常動作モードと、前記ライトコマンド及びリードコマンドの実行を停止するパワーダウンモードとを備え、前記通常動作モードと前記パワーダウンモードで前記終端抵抗制御端子から入力する終端抵抗制御信号による前記内蔵終端抵抗のオンオフタイミングが実質的に同一であることを特徴とする請求項9記載の半導体記憶装置。
【請求項11】
前記リードデータを出力する出力バッファ回路の少なくとも一部が前記内蔵終端抵抗を兼用していることを特徴とする請求項9又は10記載の半導体記憶装置。
【請求項12】
前記出力バッファ回路が前記リードコマンド実行時にはリードデータを出力し、前記リードコマンド実行時以外のときは、前記終端抵抗として機能することを特徴とする請求項11記載の半導体記憶装置。
【請求項13】
前記リードコマンドは、システムクロックに同期して与えられるコマンドであって、さらに同期回路と、
前記同期回路を用いて前記リードコマンド実行時にリードデータを前記システムクロックに同期して出力する同期回路選択モードと、前期同期回路を用いずに、システムクロックから生成した内部クロックに同期して前記リードデータを出力する同期回路非選択モードと、を切り替える同期回路選択回路と、を備え、
前記同期回路選択回路が、同期回路非選択モードを選択した場合に、前記終端抵抗制御回路がリードコマンド実行時に終端抵抗制御端子のレベルの如何によらず、前記内蔵終端抵抗をオフにすることを特徴とする請求項9乃至12いずれか1項記載の半導体記憶装置。
【請求項14】
終端抵抗と、前記終端抵抗のオンオフを外部から制御する終端抵抗制御端子と、を備え、リードコマンド実行時に前記終端抵抗制御端子のレベルの如何によらず前記終端抵抗をオフにする機能を有する半導体記憶装置、が複数実装された配線基板であって、
前記配線基板は、前記複数の半導体記憶装置が共通に接続される共通データバスを備え、前記複数の半導体記憶装置がそれぞれ前記共通データバスから分岐する分岐バスを介して共通データバスに接続され、前記共通データバスの任意の1点から各半導体記憶装置への配線長が等しくなるように各分岐バスが配線されていることを特徴とする配線基板。
【請求項15】
前記配線基板はマザーボードであって、前記各半導体記憶装置が、前記マザーボードに実装されたメモリモジュールにさらに実装されていることを特徴とする請求項14記載の配線基板。
【請求項16】
前記配線基板には前記共通データバスに接続されたメモリコントローラが実装されていることを特徴とする請求項14又は15記載の配線基板。
【請求項1】
終端抵抗制御信号により外部からオンオフが制御可能な終端抵抗回路を備えた複数の半導体記憶装置と、
前記複数の半導体記憶装置のうち、いずれかの半導体記憶装置にリードコマンド又はライトコマンドを実行させるときに前記複数の半導体記憶装置の終端抵抗がいずれもオンし、前記いずれの半導体記憶装置もリードコマンド又はライトコマンドを実行しないときに前記複数の半導体記憶装置の終端抵抗がいずれもオフするように前記終端抵抗制御信号を出力する終端抵抗制御部を有するメモリコントローラと、を備え、
前記終端抵抗回路が、前記半導体記憶装置が前記リードコマンドに応答してデータを出力するときに前記終端抵抗制御信号のレベルによらずにオフする終端抵抗回路であることを特徴とするメモリシステム。
【請求項2】
前記複数の半導体記憶装置が、前記リードコマンド及びライトコマンドを実行可能な通常動作モードと、前記リードコマンド及びライトコマンドの実行を停止するパワーダウンモードとを備え、前記通常動作モードと前記パワーダウンモードで前記終端抵抗制御信号による前記終端抵抗回路のオンオフのタイミングが実質的に同一であることを特徴とする請求項1記載のメモリシステム。
【請求項3】
終端抵抗制御信号により外部からオンオフが制御可能であって、リードコマンドに応答してデータを出力するときに前記終端抵抗制御信号のレベルによらずオフする終端抵抗回路を備えた複数の半導体記憶装置と、
前記終端抵抗回路の初期抵抗値を設定するとともに前記終端抵抗制御信号により前記終端抵抗回路のオンオフを制御する終端抵抗制御部を備え前記複数の半導体記憶装置を制御するメモリコントローラと、
を備え、
前記複数の半導体記憶装置が、ライトコマンド及び前記リードコマンドを実行可能な通常動作モードと、前記ライトコマンド及びリードコマンドの実行を停止するパワーダウンモードとを備え、前記通常動作モードと前記パワーダウンモードで前記終端抵抗制御信号による前記終端抵抗回路のオンオフのタイミングが実質的に同一であることを特徴とするメモリシステム。
【請求項4】
前記複数の半導体記憶装置が、終端抵抗値指定レジスタを有しており、前記メモリコントローラが、前記終端抵抗値指定レジスタで指定する各終端抵抗値の値を一定の固定値になるように初期設定することを特徴とする請求項1乃至3いずれか1項記載のメモリシステム。
【請求項5】
前記複数の半導体記憶装置は、複数のランクに分けて前記メモリコントローラに接続され、前記メモリコントローラから前記各ランクの半導体記憶装置にコマンド及びアドレス信号が共通に与えられ、前記終端抵抗制御信号が、前記ランク毎に独立して与えられていることを特徴とする請求項1乃至4いずれか1項記載のメモリシステム。
【請求項6】
前記メモリコントローラが、前記複数の半導体記憶装置のいずれにもリードコマンドもライトコマンドも実行させていない状態から、連続してリードコマンド又はライトコマンドを実行させ、その後にリードコマンドもライトコマンドも実行させない状態に戻るように制御するときは、前記終端抵抗制御部は、前記連続するリードコマンド又はライトコマンドによるデータ転送に先立って前記複数の半導体記憶装置の終端抵抗回路をオンするように制御し、前記連続するリードコマンド又はライトコマンドによるデータ転送の終了後に前記複数の半導体記憶装置の終端抵抗回路をオフするように制御し、前記連続するコマンドによるデータの転送中は前記複数の半導体記憶装置に対する前記終端抵抗制御信号のレベルを保持することを特徴とする請求項1乃至5いずれか1項記載のメモリシステム。
【請求項7】
前記メモリコントローラと、前記各半導体記憶装置とを接続するデータバスをさらに備え、前記データバスの前記メモリコントローラから前記各半導体記憶装置までの配線長が互いに実質的に等しくなるように配線されていることを特徴とする請求項1乃至6いずれか1項記載のメモリシステム。
【請求項8】
前記データバスは、前記メモリコントローラと分岐点を接続する共通バスと、前記分岐点から各半導体記憶装置を接続する複数の分岐バスとを備え、前記複数の分岐バスの長さが互いに等しいことを特徴とする請求項7記載のメモリシステム。
【請求項9】
データ入出力端子に接続された内蔵終端抵抗と、
前記内蔵終端抵抗のオンオフを外部から制御する終端抵抗制御端子と、
リードコマンドに応答して前記データ入出力端子にリードデータを出力するときに前記終端抵抗制御端子のレベルの如何によらず、前記内蔵終端抵抗をオフにする終端抵抗制御回路と、
を備えた半導体記憶装置。
【請求項10】
ライトコマンド及び前記リードコマンドを実行可能な通常動作モードと、前記ライトコマンド及びリードコマンドの実行を停止するパワーダウンモードとを備え、前記通常動作モードと前記パワーダウンモードで前記終端抵抗制御端子から入力する終端抵抗制御信号による前記内蔵終端抵抗のオンオフタイミングが実質的に同一であることを特徴とする請求項9記載の半導体記憶装置。
【請求項11】
前記リードデータを出力する出力バッファ回路の少なくとも一部が前記内蔵終端抵抗を兼用していることを特徴とする請求項9又は10記載の半導体記憶装置。
【請求項12】
前記出力バッファ回路が前記リードコマンド実行時にはリードデータを出力し、前記リードコマンド実行時以外のときは、前記終端抵抗として機能することを特徴とする請求項11記載の半導体記憶装置。
【請求項13】
前記リードコマンドは、システムクロックに同期して与えられるコマンドであって、さらに同期回路と、
前記同期回路を用いて前記リードコマンド実行時にリードデータを前記システムクロックに同期して出力する同期回路選択モードと、前期同期回路を用いずに、システムクロックから生成した内部クロックに同期して前記リードデータを出力する同期回路非選択モードと、を切り替える同期回路選択回路と、を備え、
前記同期回路選択回路が、同期回路非選択モードを選択した場合に、前記終端抵抗制御回路がリードコマンド実行時に終端抵抗制御端子のレベルの如何によらず、前記内蔵終端抵抗をオフにすることを特徴とする請求項9乃至12いずれか1項記載の半導体記憶装置。
【請求項14】
終端抵抗と、前記終端抵抗のオンオフを外部から制御する終端抵抗制御端子と、を備え、リードコマンド実行時に前記終端抵抗制御端子のレベルの如何によらず前記終端抵抗をオフにする機能を有する半導体記憶装置、が複数実装された配線基板であって、
前記配線基板は、前記複数の半導体記憶装置が共通に接続される共通データバスを備え、前記複数の半導体記憶装置がそれぞれ前記共通データバスから分岐する分岐バスを介して共通データバスに接続され、前記共通データバスの任意の1点から各半導体記憶装置への配線長が等しくなるように各分岐バスが配線されていることを特徴とする配線基板。
【請求項15】
前記配線基板はマザーボードであって、前記各半導体記憶装置が、前記マザーボードに実装されたメモリモジュールにさらに実装されていることを特徴とする請求項14記載の配線基板。
【請求項16】
前記配線基板には前記共通データバスに接続されたメモリコントローラが実装されていることを特徴とする請求項14又は15記載の配線基板。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2010−170296(P2010−170296A)
【公開日】平成22年8月5日(2010.8.5)
【国際特許分類】
【出願番号】特願2009−11641(P2009−11641)
【出願日】平成21年1月22日(2009.1.22)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成22年8月5日(2010.8.5)
【国際特許分類】
【出願日】平成21年1月22日(2009.1.22)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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