【課題】半導体メモリ装置、半導体メモリパッケージ、及び半導体メモリ装置の集積度増大方法を提供すること。
【解決手段】半導体メモリ装置は、２の指数ビットの集積度で形成された揮発性メモリセル及び揮発性メモリセルのデータ入出力のための入出力端子を各々具備し、１つのチップに形成することによってインテリム集積度（ｉｎｔｅｒｉｍ ｄｅｎｓｉｔｙ）を有する複数のメモリ領域、並びに、外部から入力されるコマンド及びアドレスに基づいて複数のメモリ領域にデータを書き込みするか、または、複数のメモリ領域からデータを読み出しする動作を制御する少なくとも１つ以上の周辺領域を含む。従って、半導体メモリ装置は、インテリム集積度、即ち、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは０以上の整数として互いに相異する）の集積度を有することができる。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より一層詳細には、揮発性メモリセルを含む半導体メモリ装置、半導体メモリパッケージ、及び半導体メモリ装置の集積度増大方法に関する。
【背景技術】
【０００２】
動的ランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＤＲＡＭ）装置の集積度は、技術の進歩で工程微細化が進行されることによって、２＾ｍ倍に増大（例えば、４Ｇｂ、８Ｇｂ、１６Ｇｂ、３２Ｇｂ、６４Ｇｂ順）してきた。一般的に、ＤＲＡＭ装置の集積度増大は、ローアドレス（ｒｏｗ ａｄｄｒｅｓｓ）、コラムアドレス（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ）、及び／または、バンクアドレス（ｂａｎｋ ａｄｄｒｅｓｓ）を増加させる方式で成り立った。しかし、ＤＲＡＭ装置の集積度を増大させるための工程微細化がその限界に到達しているから、ローアドレス、コラムアドレス、及び／または、バンクアドレスを増加させた従来の方式としてはＤＲＡＭ装置の集積度を世代間２倍まで増大させることが容易ではない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０８１８８４号公報
【特許文献２】韓国登録特許第０７６１７５５号公報
【特許文献３】韓国登録特許第０４６８７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一目的は、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは、０以上の整数として互いに相異する）の集積度、即ち、インテリム集積度（ｉｎｔｅｒｉｍ ｄｅｎｓｉｔｙ）を有する半導体メモリ装置を提供することにある。
【０００５】
本発明の他の目的は、インテリム集積度を有する複数の半導体メモリ装置で構成された半導体メモリパッケージを提供することにある。
【０００６】
本発明のまた他の目的は、半導体メモリ装置をインテリム集積度を有するように製造する半導体メモリ装置の集積度増大方法を提供することにある。
【０００７】
本発明の解決しようとする課題は、上述した課題に限定されるのではなく、本発明の思想及び領域から逸脱しない範囲で多様に拡張するべきである。
【課題を解決するための手段】
【０００８】
本発明の一目的を達成するために、本発明の実施形態に係る半導体メモリ装置は、２の指数ビット（ｂｉｔ）の集積度（ｄｅｎｓｉｔｙ）で形成された揮発性メモリセル、及び前記揮発性メモリセルのデータ入出力のための入出力端子を各々具備し、１つのチップ（ｃｈｉｐ）に形成することによってインテリム集積度（ｉｎｔｅｒｉｍ ｄｅｎｓｉｔｙ）を有する複数のメモリ領域、及び外部から入力されるコマンド（ｃｏｍｍａｎｄ）、及びアドレス（ａｄｄｒｅｓｓ）に基づいて前記メモリ領域にデータを書き込み（ｗｒｉｔｅ）、または、前記メモリ領域からデータを読み出し（ｒｅａｄ）する動作を制御する少なくとも１つ以上の周辺領域を含むことができる。
【０００９】
一実施形態によれば、前記メモリ領域は２^ｍ（ただし、ｍは０以上の整数）ビットの集積度で形成された第１揮発性メモリセル、及び、前記第１揮発性メモリセルのデータ入出力のための第１入出力端子を具備する第１メモリ領域、並びに、２^ｎ（ただし、ｎはｍと相異する０以上の整数）ビットの集積度で形成された第２揮発性メモリセル、及び前記第２揮発性メモリセルのデータ入出力のための第２入出力端子を具備する第２メモリ領域を含むことができる。
【００１０】
一実施形態によれば、前記第１入出力端子の個数と前記第２入出力端子の個数は、各々２の指数形態に決定することができる。
【００１１】
一実施形態によれば、前記第１入出力端子の個数と前記第２入出力端子の個数は互いに同一であることもできる。
【００１２】
一実施形態によれば、前記第１入出力端子の個数と前記第２入出力端子の個数は互いに相異することができる。
【００１３】
一実施形態によれば、前記第１メモリ領域と前記第２メモリ領域は半導体メモリモジュールの同一ランク（ｒａｎｋ）に属することができる。
【００１４】
一実施形態によれば、前記第１入出力端子、及び前記第２入出力端子は同時にチップ入出力端子として動作できる。
【００１５】
一実施形態によれば、前記チップ入出力端子の個数は、前記第１入出力端子の個数と前記第２入出力端子の個数の和に相応することができる。
【００１６】
一実施形態によれば、前記第１メモリ領域と前記第２メモリ領域は、半導体メモリモジュールの他のランクに属することができる。
【００１７】
一実施形態によれば、前記第１入出力端子、及び前記第２入出力端子は、少なくとも１つ以上のチップ選択信号に応答して選択的にチップ入出力端子として動作できる。
【００１８】
一実施形態によれば、前記チップ入出力端子の個数は、前記第１入出力端子の個数または前記第２入出力端子の個数に相応することができる。
【００１９】
本発明の他の目的を達成するために、本発明の実施形態に係る半導体メモリパッケージは複数の半導体メモリ装置を含み、前記半導体メモリ装置の各々は、２の指数ビット（ｂｉｔ）の集積度（ｄｅｎｓｉｔｙ）で形成された揮発性メモリセル、及び、前記揮発性メモリセルのデータ入出力のための入出力端子を各々具備し、１つのチップ（ｃｈｉｐ）に形成することによってインテリム集積度（ｉｎｔｅｒｉｍ ｄｅｎｓｉｔｙ）を有する複数のメモリ領域、及び外部から入力されるコマンド（ｃｏｍｍａｎｄ）、及びアドレス（ａｄｄｒｅｓｓ）に基づいて前記メモリ領域にデータを書き込み（ｗｒｉｔｅ）、または、前記メモリ領域からデータを読み出し（ｒｅａｄ）する動作を制御する少なくとも１つ以上の周辺領域を含むことができる。
【００２０】
一実施形態によれば、前記メモリ領域は２^ｍ（ただし、ｍは０以上の整数）ビットの集積度で形成された第１揮発性メモリセル、及び前記第１揮発性メモリセルのデータ入出力のための第１入出力端子を具備する第１メモリ領域、及び、２^ｎ（ただし、ｎはｍと相異する０以上の整数）ビットの集積度で形成された第２揮発性メモリセル、及び前記第２揮発性メモリセルのデータ入出力のための第２入出力端子を具備する第２メモリ領域を含むことができる。
【００２１】
一実施形態によれば、前記第１メモリ領域と前記第２メモリ領域は、半導体メモリモジュールの同一ランク（ｒａｎｋ）に属することができる。
【００２２】
一実施形態によれば、前記第１入出力端子及び前記第２入出力端子は、同時にチップ入出力端子として動作できる。
【００２３】
一実施形態によれば、前記チップ入出力端子の個数は、前記第１入出力端子の個数と前記第２入出力端子の個数の和に相応することができる。
【００２４】
一実施形態によれば、前記第１メモリ領域と前記第２メモリ領域は、半導体メモリモジュールの他のランクに属することができる。
【００２５】
一実施形態によれば、前記第１入出力端子及び前記第２入出力端子は、少なくとも１つ以上のチップ選択信号に応答して選択的にチップ入出力端子として動作できる。
【００２６】
一実施形態によれば、前記チップ入出力端子の個数は前記第１入出力端子の個数または、前記第２入出力端子の個数に相応することができる。
【００２７】
一実施形態によれば、前記半導体メモリ装置は、第１〜第ｋ（ただし、ｋは２以上の整数）半導体メモリ装置を含み、前記第１〜第ｋ半導体メモリ装置は、モノリシックパッケージ（ｍｏｎｏｌｉｔｈｉｃ ｐａｃｋａｇｅ）形態で結合できる。
【００２８】
一実施形態によれば、前記半導体メモリ装置は第１〜第ｋ（ただし、ｋは２以上の整数）半導体メモリ装置を含み、前記第１〜第ｋ半導体メモリ装置は、ＤＤＰ（ｄｕａｌ ｄｉｅ ｐａｃｋａｇｅ）形態で結合できる。
【００２９】
一実施形態によれば、前記半導体メモリ装置は第１〜第ｋ（ただし、ｋは２以上の整数）半導体メモリ装置を含み、前記第１〜第ｋ半導体メモリ装置は、ＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｖｉａ）が適用されたデュアル・ダイ・スタック（ｄｕａｌ ｄｉｅ ｓｔａｃｋ）形態で結合できる。
【００３０】
本発明の他の目的を達成するために、本発明の実施形態に係る半導体メモリ装置の集積度増大方法は、２の指数ビット（ｂｉｔ）の集積度（ｄｅｎｓｉｔｙ）で形成された揮発性メモリセル、及び前記揮発性メモリセルのデータ入出力のための入出力端子を各々具備する複数のメモリ領域を形成する段階、及び、前記メモリ領域の各々に備わった前記入出力端子を半導体メモリ装置のチップ入出力端子で決定する段階を含むことができる。この時、前記メモリ領域は、１つのチップ（ｃｈｉｐ）に形成することによってインテリム集積度（ｉｎｔｅｒｉｍ ｄｅｎｓｉｔｙ）を有することができる。
【００３１】
一実施形態によれば、前記メモリ領域の各々に備わった前記入出力端子の個数は、２の指数形態に決定されることができる。
【００３２】
一実施形態によれば、前記メモリ領域を形成する段階は、前記メモリ領域を各々の半導体メモリモジュールの同一ランク（ｒａｎｋ）に結合する段階を含むことができる。
【００３３】
一実施形態によれば、前記チップ入出力端子で決定する段階は、前記メモリ領域の各々に備わった前記入出力端子を同時に前記チップ入出力端子として動作させる段階を含むことができる。
【００３４】
一実施形態によれば、前記チップ入出力端子の個数は、前記メモリ領域の各々に備わった前記入出力端子の個数の和に相応することができる。
【００３５】
一実施形態によれば、前記メモリ領域を形成する段階は、前記メモリ領域を各々の半導体メモリモジュールの他のランク（ｒａｎｋ）に結合する段階を含むことができる。
【００３６】
一実施形態によれば、前記チップ入出力端子で決定する段階は前記メモリ領域の各々に備わった前記入出力端子を少なくとも１つ以上のチップ選択信号に応答して選択的に前記チップ入出力端子として動作させる段階を含むことができる。
【００３７】
一実施形態によれば、前記チップ入出力端子の個数は、前記メモリ領域の各々に備わった前記入出力端子の個数に各々相応することができる。
【発明の効果】
【００３８】
本発明の実施形態に係る半導体メモリ装置はインテリム集積度、即ち、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは、０以上の整数として互いに相異する）の集積度を有することによって、従来の半導体メモリ装置に比べて小型で製造することができ、電力消費をおさえることができる。
【００３９】
本発明の実施形態に係る半導体メモリパッケージは、インテリム集積度を有する複数の半導体メモリ装置で構成されることによって、従来の半導体メモリパッケージに比べて小型で製造することができ、電力消費もおさえることができる。従って、それを含むシステムの全般的な性能が向上できる。
【００４０】
本発明の実施形態に係る半導体メモリ装置の集積度増大方法は、半導体メモリ装置がインテリム集積度を有するように製造することができる。
【００４１】
ただし、本発明の効果は、上述した効果に限定されるのではなく、本発明の思想及び領域から逸脱しない範囲で多様に拡張するべきである。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態に係る半導体メモリ装置を示す図面である。
【図２】図１の半導体メモリ装置に備わった複数のメモリ領域を示す図面である。
【図３】図２のメモリ領域が同一ランクに属する場合のチップ入出力端子を示す図面である。
【図４】図２のメモリ領域が同一ランクに属する場合の半導体メモリ装置を示すブロック図である。
【図５】図２のメモリ領域が他のランクに属する場合のチップ入出力端子を示す図面である。
【図６】図２のメモリ領域が他のランクに属する場合の半導体メモリ装置を示すブロック図である。
【図７】図１の半導体メモリ装置を具備した単一ランクの半導体メモリモジュールの一例を示す図面である。
【図８】図１の半導体メモリ装置を具備した単一ランクの半導体メモリモジュールの他の例を示す図面である。
【図９】図１の半導体メモリ装置を具備したマルチランクの半導体メモリモジュールの一例を示す図面である。
【図１０】図１の半導体メモリ装置を具備したマルチランクの半導体メモリモジュールの他の例を示す図面である。
【図１１】本発明の他の実施形態に係る半導体メモリ装置を示す図面である。
【図１２】本発明の実施形態に係る半導体メモリパッケージを示す図面である。
【図１３】図１２の半導体メモリパッケージで複数の半導体メモリ装置がモノリシックパッケージ形態で結合する一例を示す図面である。
【図１４】図１２の半導体メモリパッケージで複数の半導体メモリ装置がモノリシックパッケージ形態で結合する他の例を示す図面である。
【図１５】図１２の半導体メモリパッケージで複数の半導体メモリ装置がモノリシックパッケージ形態で結合するまた他の例を示す図面である。
【図１６】図１２の半導体メモリパッケージで複数の半導体メモリ装置がモノリシックパッケージ形態で結合するまた他の例を示す図面である。
【図１７】図１２の半導体メモリパッケージで複数の半導体メモリ装置がＤＤＰ形態で結合する一例を示す図面である。
【図１８】図１２の半導体メモリパッケージで複数の半導体メモリ装置がＤＤＰ形態で結合する他の例を示す図面である。
【図１９】図１２の半導体メモリパッケージで複数の半導体メモリ装置がＤＤＰ形態で結合するまた他の例を示す図面である。
【図２０】図１２の半導体メモリパッケージで複数の半導体メモリ装置がＤＤＰ形態で結合するまた他の例を示す図面である。
【図２１】図１２の半導体メモリパッケージで複数の半導体メモリ装置がＴＳＶが適用されたデュアル・ダイ・スタック形態で結合する一例を示す図面である。
【図２２】図１２の半導体メモリパッケージで複数の半導体メモリ装置がＴＳＶが適用されたデュアル・ダイ・スタック形態で結合する他の例を示す図面である。
【図２３】図１２の半導体メモリパッケージで複数の半導体メモリ装置がＴＳＶが適用されたデュアル・ダイ・スタック形態で結合するまた他の例を示す図面である。
【図２４】図１２の半導体メモリパッケージで複数の半導体メモリ装置がＴＳＶが適用されたデュアル・ダイ・スタック形態で結合するまた他の例を示す図面である。
【図２５】本発明の実施形態に係る半導体メモリ装置の集積度増大方法を示すフローチャートである。
【図２６】図２５で複数のメモリ領域が半導体メモリモジュールのランクに接続される時、チップ入出力端子が決定される一例を示すフローチャートである。
【図２７】複数の半導体メモリ装置で構成される半導体メモリモジュールの例を示す図面である。
【図２８】複数の半導体メモリ装置で構成される半導体メモリモジュールの例を示す図面である。
【図２９】複数の半導体メモリ装置で構成される半導体メモリモジュールの例を示す図面である。
【図３０】複数の半導体メモリ装置で構成される半導体メモリモジュールの例を示す図面である。
【図３１】複数の半導体メモリ装置で構成される半導体メモリモジュールの例を示す図面である。
【図３２】複数の半導体メモリ装置で構成される半導体メモリモジュールの例を示す図面である。
【図３３】本発明の実施形態に係るメモリシステムを示すブロック図である。
【図３４】図３３のメモリシステムを具備したモバイルシステムを示すブロック図である。
【図３５】図３３のメモリシステムを具備したコンピューティングシステムを示すブロック図である。
【発明を実施するための最良の形態】
【００４３】
本明細書に開示されている本発明の実施形態に対して、特定の構造的ないし機能的説明は、単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施することができ、本明細書に説明された実施形態に限定されるものではない。
【００４４】
本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むと理解するべきである。
【００４５】
本明細書において、第１、第２等の用語は多様な構成要素を説明するのに使用することができるが、これらの構成要素がこのような用語によって限定されてはならない。これらの用語は１つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の権利範囲から逸脱せずに第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。
【００４６】
ある構成要素が他の構成要素に「連結されて」いる、または「接続されて」いると言及された場合には、その他の構成要素に直接的に連結されていたり、接続されていることも意味するが、中間に他の構成要素が存在する場合も含むと理解するべきである。
【００４７】
一方、ある構成要素が他の構成要素に「直接連結されて」いる、または「直接接続されて」いると言及された場合には、中間に他の構成要素が存在しないと理解すべきである。構成要素の間の関係を説明する他の表現、即ち、「〜間に」と「すぐに〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。
【００４８】
本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」または「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたのが存在するということを示すものであって、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものなどの存在または、付加の可能性を、予め排除するわけではない。
【００４９】
また、別に定義しない限り、技術的或いは科学的用語を含み、本明細書中において使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解するのと同一の意味を有する。
【００５０】
一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。
【００５１】
以下、添付図面を参照して、本発明の望ましい実施形態をより詳細に説明する。図面上の同一構成要素に対しては同一参照符号を使用し、同一構成要素に対しては重複される説明は省略する。
【００５２】
図１は本発明の一実施形態に係る半導体メモリ装置を示す図面である。
【００５３】
図１を参照すれば、半導体メモリ装置１００は、複数のメモリ領域１２０、及びそれを制御するための周辺領域１４０を含むことができる。
【００５４】
複数のメモリ領域１２０は、２の指数ビット（ｂｉｔ）の集積度（ｄｅｎｓｉｔｙ）で形成された揮発性メモリセルと前記揮発性メモリセルのデータ入出力のための入出力端子（Ｉ／０＿１，…，Ｉ／Ｏ＿ｋ）を各々具備することができる。この時、複数のメモリ領域１２０は、１つのチップ（ｃｈｉｐ）に形成する。このように、複数のメモリ領域１２０の各々が２の指数ビットの集積度（即ち、標準集積度）で形成された揮発性メモリセルを具備するから、複数のメモリ領域１２０を含む半導体メモリ装置１００は、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは、０以上の整数として互いに相異する）の集積度、即ち、インテリム集積度（ｉｎｔｅｒｉｍ ｄｅｎｓｉｔｙ）を有することができる。実施形態により、複数のメモリ領域１２０の各々は、メモリセルアレイ部、センスアンプ部、入出力ゲーティング部などを含むことができる。説明の便宜のために、複数のメモリ領域１２０が第１メモリ領域と第２メモリ領域とで構成されると仮定する。この場合、第１メモリ領域は、２^ｍ（ただし、ｍは０以上の整数）ビットの集積度で形成された第１揮発性メモリセル、及び前記第１揮発性メモリセルのデータ入出力のための第１入出力端子Ｉ／Ｏ＿１を具備でき、第２メモリ領域は、２^ｎ（ただし、ｎはｍと相異する０以上の整数）ビットの集積度で形成された第２揮発性メモリセル、及び、前記第２揮発性メモリセルのデータ入出力のための第２入出力端子Ｉ／Ｏ＿２を具備することができる。ただし、これは１つの例示として複数のメモリ領域１２０は、３以上のメモリ領域で構成されることができる。一実施形態において、第１入出力端子Ｉ／Ｏ＿１の個数と第２入出力端子Ｉ／Ｏ＿２の個数は、各々２の指数形態に決定されることができる。例えば、第１入出力端子Ｉ／Ｏ＿１と第２入出力端子Ｉ／Ｏ＿２の個数は、各々、１つ、２つ、４つ、８つ、１６個、３２個、６４個でありうる。このような場合、第１入出力端子Ｉ／Ｏ＿１と第２入出力端子Ｉ／Ｏ＿２は、各々１ビット、２ビット、４ビット、８ビット、１６ビット、３２ビット、または、６４ビットのデータを入出力させることができる。ただし、これは１つの例示として、第１入出力端子Ｉ／Ｏ＿１と第２入出力端子Ｉ／Ｏ＿２の個数がそれに限定されるのではない。
【００５５】
一般的に、第１メモリ領域の第１入出力端子Ｉ／Ｏ＿１の個数と第２メモリ領域の第２入出力端子Ｉ／Ｏ＿２の個数は、システムに要求される条件によって決定されるか、または、第１メモリ領域と第２メモリ領域の集積度により決定されることもできる。一実施形態において、第１入出力端子Ｉ／Ｏ＿１の個数と第２入出力端子Ｉ／Ｏ＿２の個数は、互いに同一であることもできる。このような場合、第１メモリ領域と第２メモリ領域の集積度は、互いに同一であることもできる。他の実施形態において、第１入出力端子Ｉ／Ｏ＿１の個数と第２入出力端子Ｉ／Ｏ＿２の個数は互いに相異することができる。このような場合、第１メモリ領域と第２メモリ領域の集積度は、互いに相異することができる。一方、第１メモリ領域と第２メモリ領域が、半導体メモリモジュールの同一ランクに属する場合に、第１メモリ領域と第２メモリ領域のデータを同時に入出力させるために、第１入出力端子Ｉ／Ｏ＿１と第２入出力端子Ｉ／Ｏ＿２が同時に半導体メモリ装置１００のチップ入出力端子Ｉ／Ｏとして動作できる。この時、チップ入出力端子Ｉ／Ｏの個数は、第１入出力端子Ｉ／Ｏ＿１の個数と第２入出力端子Ｉ／Ｏ＿２の個数の和に相応することができる。反面、第１メモリ領域と第２メモリ領域が半導体メモリモジュールの他のランクに属する場合、第１メモリ領域と第２メモリ領域のデータを選択的に入出力させるために、第１入出力端子Ｉ／Ｏ＿１と第２入出力端子Ｉ／Ｏ＿２は少なくとも１つ以上のチップ選択信号に応答して選択的に半導体メモリ装置１００のチップ入出力端子Ｉ／Ｏとして動作できる。この時、チップ入出力端子Ｉ／Ｏの個数は、第１入出力端子Ｉ／Ｏ＿１の個数または第２入出力端子Ｉ／Ｏ＿２の個数に相応することができる。
【００５６】
周辺領域１４０は、外部から入力されるコマンド（ｃｏｍｍａｎｄ；ＣＭＤ）、及びアドレス（ａｄｄｒｅｓｓ；ＡＤＤＲ）に基づいて複数のメモリ領域１２０にデータを書き込み（ｗｒｉｔｅ）したり、または、複数のメモリ領域１２０からデータを読み出し（ｒｅａｄ）する動作を制御することができる。このために、周辺領域１４０は、外部から入力されるコマンドＣＭＤ及びアドレスＡＤＤＲに基づいて制御信号（ＣＴＬ）を生成して、前記制御信号（ＣＴＬ）を複数のメモリ領域１２０に同時にまたは、選択的に提供することができる。従って、複数のメモリ領域１２０は、制御信号（ＣＴＬ）に基づいて外部から入力されるデータを内部の揮発性メモリセルに書き込みさせるか、または、内部の揮発性メモリセルに保存されているデータを読み出しさせることができる。実施形態によって、周辺領域１４０は、コントロールロジック部、アドレスレジスタ部、バンクコントロールロジック部、ローデコーダ部、コラムデコーダ部、コラムアドレスラッチ部、データ入出力バッファ部などを含むことができる。ただし、これに対しては詳しく後述する。上述した通り、複数のメモリ領域１２０は、各々２の指数ビットの集積度（即ち、標準集積度）を有するから、複数のメモリ領域１２０を含む半導体メモリ装置１００は、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは、０以上の整数として互いに相異する）の集積度、即ち、インテリム集積度を有することができる。また、複数のメモリ領域１２０を含む半導体メモリ装置１００は、複数のメモリ領域１２０のそれぞれの入出力端子（Ｉ／Ｏ＿１，…，Ｉ／Ｏ＿ｋ）をチップ入出力端子Ｉ／Ｏとして使うことができる。その結果、複数のメモリ領域１２０が１つのチップに形成された半導体メモリ装置１００は、従来の半導体メモリ装置に比べて小型で製造することができ、電力消費をおさえることができる。一方、図１では半導体メモリ装置１００が揮発性メモリ装置の動的ランダムアクセスメモリＤＲＡＭ装置であると説明しているが、半導体メモリ装置１００は非揮発性メモリ装置にも適用することができる。例えば、半導体メモリ装置１００は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＦＧＭ（Ｎａｎｏ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｍｅｍｏｒｙ）、ＰｏＲＡＭ（Ｐｏｌｙｍｅｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などに適用することができる。
【００５７】
図２は図１の半導体メモリ装置に備わった複数のメモリ領域を示す図面である。
【００５８】
図２を参照すれば、複数のメモリ領域１２０は、第１メモリ領域〜第ｋメモリ領域（１２２，…，１２６）を含むことができる。この時、第１メモリ領域〜第ｋメモリ領域（１２２，…，１２６）は、１つのチップに形成する。ただし、説明の便宜のために、ｋは３であると仮定する。上述した通り、第１メモリ領域〜第ｋメモリ領域（１２２，…，１２６）は、各々２の指数ビットの集積度（即ち、標準集積度）で形成された揮発性メモリセルを具備するから、第１メモリ領域〜第ｋメモリ領域（１２２，…，１２６）を具備する半導体メモリ装置１００は、インテリム集積度を有することができる。例えば、第１メモリ領域１２２は、２^ｍ（ただし、ｍは０以上の整数）Ｇｂ（ｇｉｇａ ｂｉｔ）の容量（ｃａｐａｃｉｔｙ）を有することができ、第２メモリ領域１２４は、２^ｎ（ただし、ｎはｍと相異する０以上の整数）Ｇｂの容量を有することができ、第ｋメモリ領域１２６は、２^ｏ（ただし、ｏは０以上の整数）Ｇｂの容量を有することができる。即ち、第１メモリ領域１２２は、２^（ｍ＋３０）個の第１揮発性メモリセルを含むことができ、第２メモリ領域１２４は２^（ｎ＋３０）個の第２揮発性メモリセルを含むことができ、第ｋメモリ領域１２６は２^（ｏ＋３０）個の第ｋ揮発性メモリセルを含むことができる。一方、第１メモリ領域１２２は、２^（ｍ＋３０）個の第１揮発性メモリセルのデータ入出力のための第１入出力端子Ｉ／Ｏ＿１を有することができ、第２メモリ領域１２４は２^（ｎ＋３０）個の第２揮発性メモリセルのデータ入出力のための第２入出力端子Ｉ／Ｏ＿２を有することができ、第ｋメモリ領域１２６は２^（ｏ＋３０）個の第ｋ揮発性メモリセルのデータ入出力のための第ｋ入出力端子Ｉ／Ｏ＿ｋを有することができる。一実施形態において、第１メモリ領域１２２、第２メモリ領域１２４、及び第ｋメモリ領域１２６が半導体メモリモジュールの同一ランクに属する場合に、第１メモリ領域１２２、第２メモリ領域１２４、及び第ｋメモリ領域１２６のデータを同時に入出力させるために、第１入出力端子Ｉ／Ｏ＿１、第２入出力端子Ｉ／Ｏ＿２、及び第ｋ入出力端子Ｉ／Ｏ＿ｋが同時にチップ入出力端子Ｉ／Ｏとして動作できる。他の実施形態において、第１メモリ領域１２２、第２メモリ領域１２４、及び第ｋメモリ領域１２６が半導体メモリモジュールの他のランクに属する場合、第１メモリ領域１２２、第２メモリ領域１２４、及び第ｋメモリ領域１２６のデータを選択的に入出力させるために、第１入出力端子Ｉ／Ｏ＿１、第２入出力端子Ｉ／Ｏ＿２、及び第ｋ入出力端子Ｉ／Ｏ＿ｋは少なくとも１つ以上のチップ選択信号に応答して選択的にチップ入出力端子Ｉ／Ｏとして動作できる。このように、第１メモリ領域１２２〜第ｋメモリ領域１２６が各々２の指数ビットの集積度（即ち、標準集積度）を有するから、第１メモリ領域１２２〜第ｋメモリ領域１２６を含む半導体メモリ装置１００は、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは０以上の整数として互いに相異する）の集積度、即ち、インテリム集積度を有することができる。
【００５９】
図３は図２のメモリ領域が同一ランクに属する場合のチップ入出力端子を示す図面である。
【００６０】
図３を参照すれば、第１メモリ領域１２２〜第ｋメモリ領域１２６が、半導体メモリモジュールの同一ランクに属することができる。ただし、説明の便宜のためにｋは３であると仮定する。このような場合に、第１メモリ領域１２２〜第ｋメモリ領域１２６のデータを各々入出力するための第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋは、同時にチップ入出力端子（ＰＤＱ＿Ｇ１，…，ＰＤＱ＿Ｇｋ）として動作できる。このために、第１メモリ領域１２２〜第ｋメモリ領域１２６に各々備わった第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋは入出力接続動作を通じて同時にチップ入出力端子（ＰＤＱ＿Ｇ１，…，ＰＤＱ＿Ｇｋ）に接続されることができる。例えば、第１メモリ領域１２２の第１入出力端子Ｉ／Ｏ＿１は第１チップ入出力端子ＰＤＱ＿Ｇ１に接続されることができ、第２メモリ領域１２４の第２入出力端子Ｉ／Ｏ＿２は第２チップ入出力端子ＰＤＱ＿Ｇ２に接続されることができ、第ｋメモリ領域１２６の第ｋ入出力端子Ｉ／Ｏ＿ｋは第ｋチップ入出力端子ＰＤＱ＿Ｇｋに接続されることができる。実施形態により、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋそれぞれの個数は、２の指数形態に決定されるが、それに限定されるのではない。例えば、第１入出力端子Ｉ／Ｏ＿１が８ビットのデータを入出力させる場合、第１チップ入出力端子ＰＤＱ＿Ｇ１の個数は、８つになることができ、第２入出力端子Ｉ／Ｏ＿２が１６ビットのデータを入出力させる場合、第２チップ入出力端子ＰＤＱ＿Ｇ２の個数は１６個になることができ、第ｋ入出力端子Ｉ／Ｏ＿ｋが３２ビットのデータを入出力させる場合、第ｋチップ入出力端子ＰＤＱ＿Ｇｋの個数は３２個になることができる。一方、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋの個数の合計は、第１チップ入力端子ＰＤＱ＿Ｇ１〜第ｋチップ入出力端子ＰＤＱ＿Ｇｋの個数に相応することができる。一般的に、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋそれぞれの個数は、システムに要求される条件により決定されるか、または、第１メモリ領域１２２〜第ｋメモリ領域１２６それぞれの集積度により決定されることもできる。一実施形態において、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋそれぞれの個数は互いに同一であることもできる。他の実施形態において、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋそれぞれの個数は互いに相異することができる。上述では、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋが第１チップ入力端子ＰＤＱ＿Ｇ１〜第ｋチップ入出力端子ＰＤＱ＿Ｇｋに接続されると説明したが、前記入出力接続動作は第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋがチップ入出力端子（ＰＤＱ＿Ｇ１，…，ＰＤＱ＿Ｇｋ）として動作するための多様な方式を含むことと理解しなければならない。
【００６１】
図４は図２のメモリ領域が同一ランクに属する場合の半導体メモリ装置を示すブロック図である。
【００６２】
図４を参照すれば、半導体メモリ装置２００は、複数のメモリ領域２２０、及びそれを制御するための周辺領域２４０を含むことができる。この時、半導体メモリ装置２００は、揮発性メモリセルを含む揮発性メモリ装置として、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）、ＧＤＤＲ（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）、ＲＤＲＡＭ（Ｒａｍｂｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのような動的ランダムアクセスメモリＤＲＡＭ装置であることができる。
【００６３】
複数のメモリ領域２２０は、メモリセルアレイ部２２２、センスアンプ部２２４、及び入出力ゲーティング部２２６を含むことができる。上述した通り、複数のメモリ領域２２０は、１つのチップに形成され、各々２の指数ビットの集積度（即ち、標準集積度）で形成された揮発性メモリセルを具備することができる。従って、複数のメモリ領域２２０に相応するメモリセルアレイ部２２２は、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは０以上の整数として互いに相異する）の集積度、即ち、インテリム集積度を有することができる。メモリセルアレイ部２２２は、ローデコーダ部２４４に提供されるロー制御信号（ＣＴＬ＿Ｒ）、及びコラムデコーダ部２４６に提供されるコラム制御信号（ＣＴＬ＿Ｃ）に基づいて内部の揮発性メモリセルにデータを書き込みするか、または、内部の揮発性メモリセルに保存されているデータを読み出しすることができる。実施形態により、メモリセルアレイ部２２２は、複数のバンクアレイを含むことができる。センスアンプ部２２４は、外部から入力されるデータをメモリセルアレイ部２２２に印加して書き込み動作を遂行し、メモリセルアレイ部２２２に保存されているデータをセンシングして読み出し動作を遂行できる。入出力ゲーティング部２２６は半導体メモリ装置２００の書き込み動作、または、読み出し動作の時に、外部から入力されるデータ、及びメモリセルアレイ部２２２に保存されているデータに対してゲーティング動作を遂行することができる。
【００６４】
周辺領域２４０は、コントロールロジック部２４１、アドレスレジスタ部２４２、バンクコントロールロジック部２４３、ローデコーダ部２４４、コラムアドレスラッチ部２４５、コラムデコーダ部２４６、及びデータ入出力バッファ部２４７を含むことができる。コントロールロジック部２４１は、半導体メモリ装置２００の全般的な動作を制御することができる。例えば、コントロールロジック部２４１は、半導体メモリ装置２００の書き込み動作、及び読み出し動作のために内部制御信号ＩＣＭＤを生成することができる。実施形態により、コントロールロジック部２４１は、外部（即ち、メモリコントローラ）から受信されるコマンドＣＭＤをデコードするコマンドデコーダ２４１ａ、及び、半導体メモリ装置２００の動作モードを設定するためのモードレジスタ２４１ｂを含むことができる。例えば、コマンドデコーダ２４１ａは、書き込みイネーブル信号／ＷＥ、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、チップ選択信号／ＣＳなどをデコードしてコマンドＣＭＤに相応する内部制御信号ＩＣＭＤを生成することができる。一方、コントロールロジック部２４１は、同期方式で半導体メモリ装置２００を駆動するためにクロック信号ＣＬＫ、及びクロックイネーブル信号／ＣＫＥをさらに受信することができる。さらに、コントロールロジック部２４１は、リフレッシュコマンドＲＥＦに応答して半導体メモリ装置２００のリフレッシュ動作を制御することができる。アドレスレジスタ部２４２は、外部（即ち、メモリコントローラ）からバンクアドレスＢＡＮＫ＿ＡＤＤＲ、ローアドレスＲＯＷ＿ＡＤＤＲ、及びコラムアドレスＣＯＬ＿ＡＤＤＲを含むアドレスＡＤＤＲを受信することができる。アドレスレジスタ部２４２は、バンクアドレスＢＡＮＫ＿ＡＤＤＲをバンクコントロールロジック部２４３に提供し、ローアドレスＲＯＷ＿ＡＤＤＲをローデコーダ部２４４に提供し、コラムアドレスＣＯＬ＿ＡＤＤＲをコラムアドレスラッチ部２４５を通じてコラムデコーダ部２４６に提供することができる。
【００６５】
バンクコントロールロジック部２４３は、バンクアドレスＢＡＮＫ＿ＡＤＤＲに応答して第１及び第２バンク制御信号ＢＣＴ＿Ｒ、ＢＣＴ＿Ｃを生成することができる。例えば、メモリセルアレイ部２２２が複数のバンクアレイを含む場合、第１バンク制御信号ＢＣＴ＿Ｒに応答してローデコーダ部２４４内に含まれた複数のバンク ローデコーダのうち、バンクアドレスＢＡＮＫ＿ＡＤＤＲに相応するバンクローデコーダが活性化し、第２バンク制御信号ＢＣＴ＿Ｃに応答してコラムデコーダ部２４６内に含まれた複数のバンクコラムデコーダのうち、バンクアドレスＢＡＮＫ＿ＡＤＤＲに相応するバンクコラムデコーダが活性化することができる。ローデコーダ部２４４は、ローアドレスＲＯＷ＿ＡＤＤＲをデコードして、それに相応するワードライン（ｗｏｒｄ−ｌｉｎｅ）を活性化させることができる。例えば、ローデコーダ部２４４は、ローアドレスＲＯＷ＿ＡＤＤＲに相応するワードラインにワードライン駆動電圧を印加することができる。コラムアドレスラッチ部２４５は、アドレスレジスタ部２４２からコラムアドレスＣＯＬ＿ＡＤＤＲを受信して一時的に保存し、これをコラムデコーダ部２４６に提供することができる。実施形態により、コラムアドレスラッチ部２４２は、バーストモードでコラムアドレスＣＯＬ＿ＡＤＤＲを徐々に増加させることもできる。コラムデコーダ部２４６は、入出力ゲーティング部２２６を通じてバンクアドレスＢＡＮＫ＿ＡＤＤＲ、及びコラムアドレスＣＯＬ＿ＡＤＤＲに相応するセンスアンプを活性化させることができる。データ入出力バッファ部２４７は入出力データに対してバッファ動作を遂行できる。
【００６６】
上述した通り、複数のメモリ領域２２０はそれぞれのデータを入出力するための第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋを有することができる。即ち、メモリセルアレイ部２２２は、複数のメモリ領域２２０に相応するメモリセルアレイを有することができ、メモリセルアレイ各々は第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋを通じてアクセスされることができる。図４に図示したように、複数のメモリ領域２２０が半導体メモリモジュールの同一ランクに属する場合に第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋは、入出力接続動作を遂行して同時にチップ入出力端子ＰＤＱ＿Ｇ１，…，ＰＤＱ＿Ｇｋに接続されることができる。この時、前記入出力接続動作は第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋが、チップ入出力端子ＰＤＱ＿Ｇ１〜ＰＤＱ＿Ｇｋとして動作するための多様な方式を含むことと理解しなければならない。その結果、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋは、同時にチップ入出力端子ＰＤＱ＿Ｇ１〜ＰＤＱ＿Ｇｋとして動作できる。例えば、第１入出力端子Ｉ／Ｏ＿１は、第１チップ入出力端子ＰＤＱ＿Ｇ１に接続されることができ、第２入出力端子Ｉ／Ｏ＿２は、第２チップ入出力端子ＰＤＱ＿Ｇ２に接続することができ、第ｋ入出力端子Ｉ／Ｏ＿ｋは、第ｋチップ入出力端子ＰＤＱ＿Ｇｋに接続することができる。実施形態により、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋそれぞれの個数は、２の指数形態に決定されるが、それに限定されるのではない。一方、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋの個数の合計は、第１チップ入力端子ＰＤＱ＿Ｇ１〜第ｋチップ入出力端子ＰＤＱ＿Ｇｋの個数に相応することができる。
【００６７】
図５は図２のメモリ領域が他のランクに属する場合のチップ入出力端子を示す図面である。
【００６８】
図５を参照すれば、第１メモリ領域１２２〜第ｋメモリ領域１２６が、半導体メモリモジュールの他のランクに属することができる。ただし、説明の便宜のためにｋは、３であると仮定する。このような場合に、第１メモリ領域１２２〜第ｋメモリ領域１２６のデータを各々入出力するための第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋは、少なくとも１つ以上のチップ選択信号に応答して選択的にチップ入出力端子ＰＤＱ＿Ｇとして動作できる。このために、第１メモリ領域１２２〜第ｋメモリ領域１２６に、各々備わった第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋは、入出力接続動作を通じて選択的にチップ入出力端子ＰＤＱ＿Ｇに接続されることができる。例えば、少なくとも１つ以上のチップ選択信号によって第１メモリ領域１２２が選択されると、第１メモリ領域１２２の第１入出力端子Ｉ／Ｏ＿１がチップ入出力端子ＰＤＱ＿Ｇに接続されることができ、少なくとも１つ以上のチップ選択信号によって第２メモリ領域１２４が選択されると、第２メモリ領域１２４の第２入出力端子Ｉ／Ｏ＿２がチップ入出力端子ＰＤＱ＿Ｇに接続されることができ、少なくとも１つ以上のチップ選択信号によって第ｋメモリ領域１２６が選択されると、第ｋメモリ領域１２６の第ｋ入出力端子Ｉ／Ｏ＿ｋがチップ入出力端子ＰＤＱ＿Ｇに接続されることができる。実施形態により、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋそれぞれの個数は、２の指数形態に決定されるが、それに限定されるのではない。一方、チップ入出力端子ＰＤＱ＿Ｇの個数は、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋそれぞれの個数に相応することができる。一般的に、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋそれぞれの個数は、システムに要求される条件によって決定されるか、または、第１メモリ領域１２２〜第ｋメモリ領域１２６それぞれの集積度によって決定されることもできる。一実施形態において、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋそれぞれの個数は、互いに同一であることもできる。他の実施形態において、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋそれぞれの個数は、互いに相異することができる。上述では、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋがチップ入出力端子ＰＤＱ＿Ｇに接続されると説明したが、前記入出力接続動作は、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋが、チップ入出力端子ＰＤＱ＿Ｇとして動作するための多様な方式を含むことと理解しなければならない。
【００６９】
図６は図２のメモリ領域が他のランクに属する場合の半導体メモリ装置を示すブロック図である。
【００７０】
図６を参照すれば、半導体メモリ装置３００は、複数のメモリ領域３２０、及びそれを制御するための周辺領域３４０を含むことができる。この時、半導体メモリ装置３００は揮発性メモリセルを含む揮発性メモリ装置として、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＬＰＤＤＲ、ＧＤＤＲ、ＲＤＲＡＭなどのような動的ランダムアクセスメモリＤＲＡＭ装置であることができる。
【００７１】
複数のメモリ領域３２０は、メモリセルアレイ部３２２、センスアンプ部３２４、及び入出力ゲーティング部３２６を含むことができる。上述した通り、複数のメモリ領域３２０は、１つのチップに形成され、各々２の指数ビットの集積度（即ち、標準集積度）で形成された揮発性メモリセルを具備することができる。従って、複数のメモリ領域３２０に相応するメモリセルアレイ部３２２は、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは０以上の整数として互いに相異する）の集積度、即ち、インテリム集積度を有することができる。周辺領域３４０は、コントロールロジック部３４１、アドレスレジスタ部３４２、バンクコントロールロジック部３４３、ローデコーダ部３４４、コラムアドレスラッチ部３４５、コラムデコーダ部３４６、及びデータ入出力バッファ部３４７を含むことができる。ただし、複数のメモリ領域３２０のメモリセルアレイ部３２２、センスアンプ部３２４、入出力ゲーティング部３２６、コントロールロジック部３４１、アドレスレジスタ部３４２、バンクコントロールロジック部３４３、ローデコーダ部３４４、コラムアドレスラッチ部３４５、コラムデコーダ部３４６、及びデータ入出力バッファ部３４７に対しては、図４で説明したことがあるので、それに対する重複する説明は省略する。
【００７２】
上述した通り、複数のメモリ領域３２０はそれぞれのデータを入出力するための第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋを有することができる。即ち、メモリセルアレイ部３２２は、複数のメモリ領域３２０に相応するメモリセルアレイを有することができ、メモリセルアレイの各々は第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋを通じてアクセスできる。図６に図示したように、複数のメモリ領域３２０が半導体メモリモジュールの他のランクに属する場合に第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋは、少なくとも１つ以上のチップ選択信号に応答して選択的に入出力接続動作を遂行してチップ入出力端子ＰＤＱ＿Ｇに接続されることができる。この時、前記入出力接続動作は、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋがチップ入出力端子ＰＤＱ＿Ｇとして動作するための多様な方式を含むことと理解しなければならない。その結果、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋは選択的にチップ入出力端子ＰＤＱ＿Ｇとして動作できる。例えば、少なくとも１つ以上のチップ選択信号によって第１メモリ領域が選択されると、第１入出力端子Ｉ／Ｏ＿１がチップ入出力端子ＰＤＱ＿Ｇに接続されることができ、少なくとも１つ以上のチップ選択信号によって第２メモリ領域が選択されると、第２入出力端子Ｉ／Ｏ＿２がチップ入出力端子ＰＤＱ＿Ｇに接続され、少なくとも１つ以上のチップ選択信号によって第ｋメモリ領域が選択されると、第ｋ入出力端子Ｉ／Ｏ＿ｋがチップ入出力端子ＰＤＱ＿Ｇに接続されることができる。実施形態により、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋそれぞれの個数は、２の指数形態に決定されるが、それに限定されるのではない。一方、チップ入出力端子ＰＤＱ＿Ｇの個数は、第１入力端子Ｉ／Ｏ＿１〜第ｋ入出力端子Ｉ／Ｏ＿ｋそれぞれの個数に相応することができる。
【００７３】
図７は図１の半導体メモリ装置を具備した単一ランクの半導体メモリモジュールの一例を示す図面である。
【００７４】
図７を参照すれば、半導体メモリモジュール４２０は、単一ランクで構成し、複数の半導体メモリ装置４２０ａを含むことができる。実施形態により、半導体メモリモジュール４２０はＲＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）でありうる。図７では半導体メモリモジュール４２０に３つの半導体メモリ装置４２０ａが含まれているので、半導体メモリモジュール４２０に含まれる半導体メモリ装置４２０ａの個数はそれに限定されない。
【００７５】
図７に図示したように、半導体メモリモジュール４２０は、１２Ｇｂ容量の半導体メモリ装置４２０ａの３つで構成され、総３６Ｇｂの容量を有することができる。この時、半導体メモリ装置４２０ａは、インテリム集積度、即ち、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは、０以上の整数として互いに相異する）の集積度を有することができる。例えば、１２Ｇｂ容量の半導体メモリ装置４２０ａは、２^３Ｇｂの集積度を有するメモリ領域と２^２Ｇｂの集積度を有するメモリ領域が１つのチップに形成することによって製造されることができる。ただし、これは１つの例示として、前記数学式、即ち、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは、０以上の整数として互いに相異する）を満足する線で、半導体メモリ装置４２０ａは複数のメモリ領域を含んで自由に構成することができる。一方、半導体メモリ装置４２０ａが複数のメモリ領域を含むことによって、半導体メモリ装置４２０ａのチップ入出力端子Ｉ／Ｏの個数が増加することができる。例えば、４Ｇｂ容量のメモリ領域が４つの入出力端子を有し、８Ｇｂ容量のメモリ領域が８つの入出力端子を有する場合に、４Ｇｂ容量のメモリ領域と８Ｇｂ容量のメモリ領域が１つのチップで製造される１２Ｇｂ容量の半導体メモリ装置４２０ａは、１２つのチップ入出力端子Ｉ／Ｏを有することができる。
【００７６】
このように、半導体メモリ装置４２０ａは、インテリム集積度を有することができ、前記半導体メモリ装置４２０ａのチップ入出力端子Ｉ／Ｏの個数もインテリム形態になることができる。従って、半導体メモリモジュール４２０が、３つの半導体メモリ装置４２０ａを含むと仮定する時、半導体メモリ装置４２０ａの各々が１２つのチップ入出力端子Ｉ／Ｏを有する場合、半導体メモリモジュール４２０は、３６個のチップ入出力端子Ｉ／Ｏを有することができる。即ち、半導体メモリ装置４２０ａが各々１２ビットのデータバスを有すれば、半導体メモリモジュール４２０は３６ビットのデータバスを有することができる。一方、従来の半導体メモリ装置はインテリム集積度で製造されないので、半導体メモリ装置４２０ａのように１２Ｇｂの容量を有することはできない。その結果、従来の半導体メモリモジュールが３６Ｇｂの容量を有するためには、４Ｇｂ容量の従来の半導体メモリ装置を９つ含まなければならない。従って、従来の半導体メモリモジュールは、コンポーネント（即ち、半導体メモリ装置）の個数が増加するから小型で製造することができず電力消費をおさえることができない。しかし、半導体メモリモジュール４２０は、従来の半導体メモリモジュールに比べてコンポーネントの個数が減少するので、小型で製造することができて電力消費をおさえるだけでなく、同一サイズ（ｓｉｚｅ）の場合にはコンポーネントの個数が増大して集積度が大きく向上することができる。
【００７７】
図８は図１の半導体メモリ装置を具備した単一ランクの半導体メモリモジュールの他の例を示す図面である。
【００７８】
図８を参照すれば、半導体メモリモジュール４４０は、単一ランクで構成され、複数の半導体メモリ装置４４０ａ、４４０ｂを含むことができる。実施形態により、半導体メモリモジュール４４０はＲＤＩＭＭでありうる。図８では半導体メモリモジュール４４０に３つの半導体メモリ装置４４０ａ、４４０ｂが含まれているので、半導体メモリモジュール４４０に含まれる半導体メモリ装置４４０ａ、４４０ｂの個数はそれに限定されない。
【００７９】
図８に図示したように、半導体メモリモジュール４４０は、１２Ｇｂ容量の半導体メモリ装置４４０ａの２つと８Ｇｂ容量の半導体メモリ装置４４０ｂの１つで構成され、総３２Ｇｂの容量を有することができる。この時、半導体メモリ装置４４０ａ、４４０ｂは、インテリム集積度、即ち、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは、０以上の整数として互いに相異する）の集積度を有することができる。例えば、１２Ｇｂ容量の半導体メモリ装置４４０ａは、２^３Ｇｂの集積度を有するメモリ領域と２^２Ｇｂの集積度を有するメモリ領域が１つのチップに形成することによって製造されることができて、８Ｇｂ容量の半導体メモリ装置４４０ｂは２^２Ｇｂの集積度を有するメモリ領域と２^２Ｇｂの集積度を有するメモリ領域が１つのチップに形成することによって製造されることができる。ただし、これは１つの例示として、前記数学式、即ち、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは、０以上の整数として互いに相異する）を満足する線で、半導体メモリ装置４４０ａ、４４０ｂは複数のメモリ領域を含んで自由に構成することができる。一方、半導体メモリ装置４４０ａ、４４０ｂが複数のメモリ領域を含むことによって、半導体メモリ装置４４０ａ、４４０ｂのチップ入出力端子Ｉ／Ｏの個数が増加することができる。例えば、４Ｇｂ容量のメモリ領域が４つの入出力端子を有し、８Ｇｂ容量のメモリ領域が８つの入出力端子を有する場合に、４Ｇｂ容量のメモリ領域と８Ｇｂ容量のメモリ領域が１つのチップで製造される１２Ｇｂ容量の半導体メモリ装置４４０ａは、１２つのチップ入出力端子Ｉ／Ｏを有することができ、４Ｇｂ容量のメモリ領域と４Ｇｂ容量のメモリ領域が１つのチップで製造される８Ｇｂ容量の半導体メモリ装置４４０ｂは８つのチップ入出力端子Ｉ／Ｏを有することができる。
【００８０】
このように、半導体メモリ装置４４０ａ、４４０ｂはインテリム集積度を有することができ、前記半導体メモリ装置４４０ａ、４４０ｂのチップ入出力端子Ｉ／Ｏの個数もインテリム形態になることができる。従って、半導体メモリモジュール４４０が３つの半導体メモリ装置４４０ａ、４４０ｂらを含むと仮定する時、１２Ｇｂの半導体メモリ装置４４０ａが１２つのチップ入出力端子Ｉ／Ｏを有し、８Ｇｂの半導体メモリ装置４４０ｂが８つのチップ入出力端子Ｉ／Ｏを有する場合、半導体メモリモジュール４４０は、３２個のチップ入出力端子Ｉ／Ｏを有することができる。即ち、１２Ｇｂの半導体メモリ装置４４０ａが１２ビットのデータバスを有し、８Ｇｂの半導体メモリ装置４４０ｂが８ビットのデータバスを有すれば、半導体メモリモジュール４４０は、３２ビットのデータバスを有することができる。しかし、従来の半導体メモリ装置はインテリム集積度、即ち、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは、０以上の整数として互いに相異する）の集積度を有することはできない。その結果、従来の半導体メモリモジュールは、コンポーネント（即ち、半導体メモリ装置）の個数が増加するから小型で製造することができなくて電力消費をおさえることができない。反面、半導体メモリモジュール４４０は従来の半導体メモリモジュールに比べてコンポーネントの個数が減少するので、小型で製造することができて電力消費をおさえるだけでなく、同一サイズの場合にはコンポーネントの個数が増大して集積度が大きく向上することができる。
【００８１】
図９は図１の半導体メモリ装置を具備したマルチランクの半導体メモリモジュールの一例を示す図面である。
【００８２】
図９を参照すれば、半導体メモリモジュール４６０は、デュアル ランクで構成され、半導体メモリモジュール４６０の第１ランクＲＡＮＫ１と第２ランクＲＡＮＫ２は、各々複数の半導体メモリ装置４６０ａを含むことができる。実施形態により、メモリモジュール４６０はＲＤＩＭＭでありうる。図９では半導体メモリモジュール４６０の第１ランクＲＡＮＫ１及び第２ランクＲＡＮＫ２に各々３つの半導体メモリ装置４６０ａが含まれているので、半導体メモリモジュール４６０の第１ランクＲＡＮＫ１及び第２ランクＲＡＮＫ２に各々含まれる半導体メモリ装置４６０ａの個数はそれに限定されない。
【００８３】
図９に図示したように、半導体メモリモジュール４６０は１２Ｇｂ容量の半導体メモリ装置４６０ａの３つで構成された第１ランクＲＡＮＫ１及び第２ランクＲＡＮＫ２を含むから、総７２Ｇｂの容量を有することができる。この時、第１ランクＲＡＮＫ１及び第２ランクＲＡＮＫ２は、少なくとも１つ以上のチップ選択信号に基づいて選択的にアクセス（ａｃｃｅｓｓ）できる。半導体メモリ装置４６０ａはインテリム集積度、即ち、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは、０以上の整数として互いに相異する）の集積度を有することができる。即ち、半導体メモリ装置４６０ａは、前記数学式、即ち、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは０以上の整数として互いに相異する）を満足する線で複数のメモリ領域を含んで自由に構成することができる。一方、半導体メモリ装置４６０ａが複数のメモリ領域を含むということによって、半導体メモリ装置４６０ａのチップ入出力端子Ｉ／Ｏの個数は増加することができる。この時、半導体メモリ装置４６０ａは、インテリム集積度を有することができ、前記半導体メモリ装置４６０ａのチップ入出力端子Ｉ／Ｏの個数もインテリム形態になることができる。上述した通り、半導体メモリモジュール４６０は、従来の半導体メモリモジュールに比べてコンポーネント（即ち、半導体メモリ装置）の個数が減少するから、小型で製造されることができて電力消費もおさえるだけでなく、同一サイズの場合にはコンポーネントの個数が増大して集積度が大きく向上することができる。
【００８４】
図１０は図１の半導体メモリ装置を具備したマルチランクの半導体メモリモジュールの他の例を示す図面である。
【００８５】
図１０を参照すれば、半導体メモリモジュール４８０は、デュアルランクで構成され、半導体メモリモジュール４８０の第１ランクＲＡＮＫ１と第２ランクＲＡＮＫ２は、各々複数の半導体メモリ装置４８０ａ、４８０ｂを含むことができる。実施形態により、メモリモジュール４８０は、ＲＤＩＭＭであることができる。図１０では半導体メモリモジュール４８０の第１ランクＲＡＮＫ１及び第２ランクＲＡＮＫ２に、各々１２Ｇｂ容量の半導体メモリ装置４８０ａの２つと８Ｇｂ容量の半導体メモリ装置４８０ｂの１つが含まれているので、半導体メモリモジュール４８０の第１ランクＲＡＮＫ１及び第２ランクＲＡＮＫ２に、各々含まれる半導体メモリ装置４８０ａ、４８０ｂの個数はそれに限定されない。
【００８６】
図１０に図示したように、半導体メモリモジュール４８０は１２Ｇｂ容量の半導体メモリ装置４８０ａの２つと８Ｇｂ容量の半導体メモリ装置４８０ｂの１つで構成された第１ランクＲＡＮＫ１及び第２ランクＲＡＮＫ２を含むから、総６４Ｇｂの容量を有することができる。この時、第１ランクＲＡＮＫ１、及び第２ランクＲＡＮＫ２は少なくとも１つ以上のチップ選択信号に基づいて選択的にアクセスされることができる。半導体メモリ装置４８０ａ、４８０ｂは、インテリム集積度、即ち、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは、０以上の整数として互いに相異する）の集積度を有することができる。即ち、半導体メモリ装置４８０ａ、４８０ｂは前記数学式、即ち、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは０以上の整数として互いに相異する）を満足する線で複数のメモリ領域を含んで自由に構成することができる。一方、半導体メモリ装置４８０ａ、４８０ｂが複数のメモリ領域を含むということによって、半導体メモリ装置４８０ａ、４８０ｂのチップ入出力端子Ｉ／Ｏの個数は増加することができる。この時、半導体メモリ装置４８０ａ、４８０ｂは、インテリム集積度を有することができ、前記半導体メモリ装置４８０ａ、４８０ｂのチップ入出力端子Ｉ／Ｏの個数もインテリム形態になることができる。上述した通り、半導体メモリモジュール４８０は従来の半導体メモリモジュールに比べてコンポーネント（即ち、半導体メモリ装置）の個数が減少するから、小型で製造でき電力消費もおさえるだけでなく、同一サイズの場合にはコンポーネントの個数が増大して集積度が大きく向上することができる。
【００８７】
図１１は本発明の他の実施形態に係る半導体メモリ装置を示す図面である。
【００８８】
図１１を参照すれば、半導体メモリ装置５００は、複数のメモリ領域５２０、及び、それを制御するための複数の周辺領域５４０＿１〜５４０＿ｋを含むことができる。
【００８９】
複数のメモリ領域５２０は、２の指数ビットの集積度で形成された揮発性メモリセルと前記揮発性メモリセルのデータ入出力のための入出力端子Ｉ／０＿１〜Ｉ／Ｏ＿ｋを各々具備することができる。この時、複数のメモリ領域５２０は１つのチップに形成する。このように、複数のメモリ領域５２０の各々が２の指数ビットの集積度（即ち、標準集積度）で形成された揮発性メモリセルを具備するから、複数のメモリ領域５２０を含む半導体メモリ装置５００は、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは、０以上の整数として互いに相異する）の集積度、即ち、インテリム集積度を有することができる。実施形態により、複数のメモリ領域５２０の各々は、メモリセルアレイ部、センスアンプ部、入出力ゲーティング部などを含むことができる。説明の便宜のために、複数のメモリ領域５２０が第１メモリ領域と第２メモリ領域で構成されると仮定する。この場合、第１メモリ領域は、２^ｍ（ただし、ｍは０以上の整数）ビットの集積度で形成された第１揮発性メモリセル、及び、前記第１揮発性メモリセルのデータ入出力のための第１入出力端子Ｉ／Ｏ＿１を具備することができ、第２メモリ領域は２^ｎ（ただし、ｎはｍと相異する０以上の整数）ビットの集積度で形成された第２揮発性メモリセル、及び、前記第２揮発性メモリセルのデータ入出力のための第２入出力端子Ｉ／Ｏ＿２を具備することができる。ただし、これは１つの例示として複数のメモリ領域５２０は、３以上のメモリ領域で構成することができる。一実施形態において、第１入出力端子Ｉ／Ｏ＿１の個数と第２入出力端子Ｉ／Ｏ＿２の個数は、各々２の指数形態に決定されることができる。例えば、第１入出力端子Ｉ／Ｏ＿１と第２入出力端子Ｉ／Ｏ＿２の個数は、各々１つ、２つ、４つ、８つ、１６個、３２個、６４個であることができる。このような場合、第１入出力端子Ｉ／Ｏ＿１と第２入出力端子Ｉ／Ｏ＿２は、各々１ビット、２ビット、４ビット、８ビット、１６ビット、３２ビット、または、６４ビットのデータを入出力させることができる。ただし、これは１つの例示として、第１入出力端子Ｉ／Ｏ＿１と第２入出力端子Ｉ／Ｏ＿２の個数がそれに限定されるのではない。
【００９０】
一般的に、第１メモリ領域の第１入出力端子Ｉ／Ｏ＿１の個数と第２メモリ領域の第２入出力端子Ｉ／Ｏ＿２の個数は、システムに要求される条件によって決定するか、または、第１メモリ領域と第２メモリ領域の集積度によって決定することもできる。一実施形態において、第１入出力端子Ｉ／Ｏ＿１の個数と第２入出力端子Ｉ／Ｏ＿２の個数は、互いに同一であることもできる。このような場合、第１メモリ領域と第２メモリ領域の集積度は互いに同一であることもできる。他の実施形態において、第１入出力端子Ｉ／Ｏ＿１の個数と第２入出力端子Ｉ／Ｏ＿２の個数は、互いに相異することができる。このような場合、第１メモリ領域と第２メモリ領域の集積度は互いに相異することができる。一方、第１メモリ領域と第２メモリ領域が半導体メモリモジュールの同一ランクに属する場合に、第１メモリ領域と第２メモリ領域のデータを同時に入出力させるために、第１入出力端子Ｉ／Ｏ＿１と第２入出力端子Ｉ／Ｏ＿２が同時に半導体メモリ装置５００のチップ入出力端子Ｉ／Ｏとして動作できる。この時、チップ入出力端子Ｉ／Ｏの個数は、第１入出力端子Ｉ／Ｏ＿１の個数と第２入出力端子Ｉ／Ｏ＿２の個数の和に相応することができる。反面、第１メモリ領域と第２メモリ領域が、半導体メモリモジュールの他のランクに属する場合、第１メモリ領域と第２メモリ領域のデータを選択的に入出力させるために、第１入出力端子Ｉ／Ｏ＿１と第２入出力端子Ｉ／Ｏ＿２は、少なくとも１つ以上のチップ選択信号に応答して選択的に半導体メモリ装置５００のチップ入出力端子Ｉ／Ｏとして動作できる。この時、チップ入出力端子Ｉ／Ｏの個数は、第１入出力端子Ｉ／Ｏ＿１の個数または第２入出力端子Ｉ／Ｏ＿２の個数に相応することができる。
【００９１】
複数の周辺領域５４０＿１〜５４０＿ｋは、各々外部から入力されるコマンドＣＭＤ、及び、アドレスＡＤＤＲに基づいて複数のメモリ領域５２０にデータを書き込み（ｗｒｉｔｅ）するか、または、複数のメモリ領域５２０からデータを読み出し（ｒｅａｄ）する動作を制御することができる。例えば、第１周辺領域５４０＿１は、複数のメモリ領域５２０の第１メモリ領域を制御して、第２周辺領域５４０＿２は、複数のメモリ領域５２０の第２メモリ領域を制御して、第ｋ周辺領域５４０＿ｋは、複数のメモリ領域５２０の第ｋメモリ領域を制御することができる。このために、複数の周辺領域５４０＿１〜５４０＿ｋは、外部から入力されるコマンドＣＭＤ、及びアドレスＡＤＤＲに基づいて各々第１制御信号ＣＴＬ＿１〜第ｋ制御信号ＣＴＬ＿ｋを生成し、前記第１制御信号ＣＴＬ＿１〜第ｋ制御信号ＣＴＬ＿ｋを各々複数のメモリ領域５２０に同時に、または、選択的に提供することができる。従って、複数のメモリ領域５２０は、第１制御信号ＣＴＬ＿１〜第ｋ制御信号ＣＴＬ＿ｋに基づいて外部から入力されるデータを内部の揮発性メモリセルに書き込みさせるか、または、内部の揮発性メモリセルに保存されているデータを読み出しさせることができる。実施形態により、複数の周辺領域５４０＿１〜５４０＿ｋの各々は、コントロールロジック部、アドレスレジスタ部、バンクコントロールロジック部、ローデコーダ部、コラムデコーダ部、コラムアドレスラッチ部、データ入出力バッファ部などを含むことができる。上述した通り、複数のメモリ領域５２０は、各々２の指数ビットの集積度（即ち、標準集積度）を有するので、複数のメモリ領域５２０を含む半導体メモリ装置１００は、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは、０以上の整数として互いに相異する）の集積度、即ち、インテリム集積度を有することができる。また、複数のメモリ領域５２０を含む半導体メモリ装置５００は複数のメモリ領域５２０それぞれの入出力端子Ｉ／Ｏ＿１〜Ｉ／Ｏ＿ｋをチップ入出力端子Ｉ／Ｏとして使うことができる。その結果、複数のメモリ領域５２０が１つのチップに形成された半導体メモリ装置５００は、従来の半導体メモリ装置に比べて小型で製造することができ、電力消費をおさえることができる。一方、図１では半導体メモリ装置５００が揮発性メモリ装置の動的ランダムアクセスメモリＤＲＡＭ装置であると説明しているが、半導体メモリ装置５００は、非揮発性メモリ装置にも適用することができる。例えば、半導体メモリ装置５００はＥＥＰＲＯＭ、フラッシュメモリ、ＰＲＡＭ、ＲＲＡＭ、ＮＦＧＭ、ＰｏＲＡＭ、ＭＲＡＭ、ＦＲＡＭなどに適用することができる。
【００９２】
図１２は本発明の実施形態に係る半導体メモリパッケージを示す図面である。
【００９３】
図１２を参照すれば、半導体メモリパッケージ６００は、複数の半導体メモリ装置を含むことができる。半導体メモリパッケージ６００には複数の半導体メモリ装置を１つのパッケージで構成するマルチ・チップ・パッケージ技術が適用される。実施形態により、半導体メモリパッケージ６００は、複数の半導体メモリ装置がモノリシックパッケージ（ｍｏｎｏｌｉｔｈｉｃ ｐａｃｋａｇｅ）形態に結合されるか、または、複数の半導体メモリ装置がＤＤＰ（ｄｕａｌ ｄｉｅ ｐａｃｋａｇｅ）形態に結合されたり、または、複数の半導体メモリ装置がＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｖｉａ）が適用されたデュアル・ダイ・スタック（ｄｕａｌ ｄｉｅ ｓｔａｃｋ）形態で結合できる。図１２では、半導体メモリパッケージ６００に含まれる複数の半導体メモリ装置各々が２の指数ビットの集積度で形成された揮発性メモリセル、及び前記揮発性メモリセルのデータ入出力のための入出力端子を各々具備する複数のメモリ領域、並び、外部から入力されるコマンドＣＭＤ及びアドレスＡＤＤＲに基づいて複数のメモリ領域にデータを書き込みするか、または、複数のメモリ領域からデータを読み出しする動作を制御する少なくとも１つ以上の周辺領域を含むことができる。この時、複数のメモリ領域は、１つのチップに形成される。
【００９４】
図１２は半導体メモリパッケージ６００が５１２メガビット（Ｍｂ）の容量を有する場合の例を見せている。即ち、半導体メモリパッケージ６００は、電源電圧ピンＶＤＤ、接地電圧ピンＶＳＳ、アドレスピンＡ１〜Ａ１２とアドレスピンＢＡ０〜ＢＡ１、コマンドピンＣＳＢ、ＷＥＢ、ＣＡＳＢ、ＲＡＳＢ、及びチップ入出力ピンＤＱ０〜ＤＱ３などを含むことができる。ただし、これは１つの例示として、半導体メモリパッケージ６００のピン（ｐｉｎ）構成は要求される条件に従って、多様に設計変更されることができる。このように、半導体メモリパッケージ６００に含まれた複数の半導体メモリ装置は、コマンドピンＣＳＢ、ＷＥＢ、ＣＡＳＢ、ＲＡＳＢを通じて外部からコマンドＣＭＤを受信し、アドレスピンＡ０〜Ａ１２とアドレスピンＢＡ０〜ＢＡ１を通じてアドレスＡＤＤＲを受信する。以後、チップ入出力ピンＤＱ０〜ＤＱ３を通じて入出力される入出力データに基づいて内部の半導体メモリ装置でとって書き込み動作、及び読み出し動作を遂行するようにできる。例えば、図１２では、チップ入出力ピンＤＱ０〜ＤＱ３の個数が４つであるので、４ビットのデータが入出力されることができる。一方、図１２に図示された半導体メモリパッケージ６００は、１つの例示に過ぎなく、本発明が図１２に図示された形状で限定されるのではない。
【００９５】
上述した通り、半導体メモリパッケージ６００に含まれる複数の半導体メモリ装置各々は複数のメモリ領域を含み、このようなメモリ領域の各々は２の指数ビットの集積度（即ち、標準集積度）で形成された揮発性メモリセルを具備するから、半導体メモリパッケージ６００に含まれる複数の半導体メモリ装置は、各々２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは、０以上の整数として互いに相異する）の集積度、即ち、インテリム集積度を有することができる。従って、従来の半導体メモリパッケージは、標準集積度を有する半導体メモリ装置を複数個含むから容量を決定することにおいて、制約を受ける反面、半導体メモリパッケージ６００はインテリム集積度を有する半導体メモリ装置を複数個含むから自由に容量を決定することができる。例えば、従来の半導体メモリパッケージは、１２Ｇｂの容量を有するために、４Ｇｂの容量を有する半導体メモリ装置３つを含むが、半導体メモリパッケージ６００は、６Ｇｂの容量を有する半導体メモリ装置２つのみを含むことができる。その結果、半導体メモリパッケージ６００は、従来の半導体メモリパッケージに比べて小型で製造することができ、電力消費をおさえることができる。
【００９６】
一実施形態において、半導体メモリパッケージ６００内部の複数の半導体メモリ装置の各々は、２^ｍ（ただし、ｍは０以上の整数）ビットの集積度で形成された第１揮発性メモリセル、及び、前記第１揮発性メモリセルのデータ入出力のための第１入出力端子を具備する第１メモリ領域、及び２^ｎ（ただし、ｎはｍと相異する０以上の整数）ビットの集積度で形成された第２揮発性メモリセル、及び前記第２揮発性メモリセルのデータ入出力のための第２入出力端子を具備する第２メモリ領域を含むことができる。この時、第１メモリ領域と第２メモリ領域が半導体メモリモジュールの同一ランクに属する場合、第１入出力端子及び第２入出力端子は、同時にチップ入出力端子として動作でき、チップ入出力端子の個数は第１入出力端子の個数と第２入出力端子の個数の和に相応することができる。反面、第１メモリ領域と第２メモリ領域は、半導体メモリモジュールの他のランクに属する場合、第１入出力端子及び第２入出力端子は、少なくとも１つ以上のチップ選択信号に応答して選択的にチップ入出力端子として動作でき、チップ入出力端子の個数は、第１入出力端子の個数または第２入出力端子の個数に相応することができる。ただし、これに対しては上述したことがあるので、重複する説明は省略することにする。一方、複数の半導体メモリ装置それぞれのチップ入出力端子は、要求される条件によって他の半導体メモリ装置のチップ入出力端子と半導体メモリパッケージ６００のチップ入出力ピンＤＱ＿Ｇに共通に接続されることもでき、選択的に接続されることもできる。
【００９７】
図１３は図１２の半導体メモリパッケージで複数の半導体メモリ装置がモノリシックパッケージ形態で結合する一例を示す図面である。
【００９８】
図１３を参照すれば、半導体メモリパッケージ７００は、第１半導体メモリ装置７２０及び第２半導体メモリ装置７４０がモノリシックパッケージ形態に結合し製造されることができる。第１半導体メモリ装置７２０は４Ｇｂ容量の第１メモリ領域７２５、及び２Ｇｂ容量の第２メモリ領域７３０を含み、第２半導体メモリ装置７４０も４Ｇｂ容量の第１メモリ領域７４５、及び、２Ｇｂ容量の第２メモリ領域７５０を含むことができる。即ち、第１半導体メモリ装置７２０及び第２半導体メモリ装置７４０は、各々６Ｇｂ容量即ち、インテリム集積度を有することができる。この時、第１半導体メモリ装置７２０は、第１メモリ領域７２５を活性化／非活性化させるためのチップ選択信号が入力される第１チップ選択端子ＣＳ０、及び、第２メモリ領域７３０を活性化／非活性化させるためのチップ選択信号が入力される第２チップ選択端子ＣＳ１を含むことができる。同様に、第２半導体メモリ装置７４０は、第１メモリ領域７４５を活性化／非活性化させるためのチップ選択信号が入力される第１チップ選択端子ＣＳ０、及び、第２メモリ領域７５０を活性化／非活性化させるためのチップ選択信号が入力される第２チップ選択端子ＣＳ１を含むことができる。このように、第１半導体メモリ装置７２０で４Ｇｂ容量の第１メモリ領域７２５と２Ｇｂ容量の第２メモリ領域７３０が、半導体メモリモジュールの他のランクに属し、第２半導体メモリ装置７４０で４Ｇｂ容量の第１メモリ領域７４５と２Ｇｂ容量の第２メモリ領域７５０も半導体メモリモジュールの他のランクに属することができる。
【００９９】
半導体メモリパッケージ７００に第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１及び第３チップ選択信号ＣＳＳ２が、入力されると、第１半導体メモリ装置７２０には、第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１が入力され、第２半導体メモリ装置７４０には、第２チップ選択信号ＣＳＳ１及び第３チップ選択信号ＣＳＳ２が入力されることができる。この時、第２チップ選択信号ＣＳＳ１は第１半導体メモリ装置７２０と第２半導体メモリ装置７４０に共通に入力されることができる。具体的に、第１半導体メモリ装置７２０の第１メモリ領域７２５は、第１チップ選択信号ＣＳＳ０の入力を受け、第２半導体メモリ装置７４０の第１メモリ領域７４５は第３チップ選択信号ＣＳＳ２の入力を受け、第１半導体メモリ装置７２０の第２メモリ領域７３０と第２半導体メモリ装置７４０の第２メモリ領域７５０は、第２チップ選択信号ＣＳＳ１の入力を受けることができる。その結果、半導体メモリパッケージ７００は、実質的に半導体メモリモジュールの３つのランクで動作できる。例えば、第１半導体メモリ装置７２０の４Ｇｂ容量の第１メモリ領域７２５は半導体メモリモジュールの第１ランクＲＡＮＫ１に相応し、第２半導体メモリ装置７４０の４Ｇｂ容量の第１メモリ領域７４５は半導体メモリモジュールの第２ランクＲＡＮＫ２に相応し、第１半導体メモリ装置７２０の２Ｇｂ容量の第２メモリ領域７３０と第２半導体メモリ装置７４０の２Ｇｂ容量の第２メモリ領域７５０は半導体メモリモジュールの第３ランクＲＡＮＫ３に相応することができる。
【０１００】
図１３に図示したように、半導体メモリパッケージ７００で第１半導体メモリ装置７２０と第２半導体メモリ装置７４０は、モノリシックパッケージ形態で結合するものの、コマンドピンＣＭＤ、アドレスピンＡＤＤＲ、及びチップ入出力ピンＤＱ＿Ｇを共有することができる。一方、第２チップ選択信号ＣＳＳ１が第１半導体メモリ装置７２０の第２メモリ領域７３０と第２半導体メモリ装置７４０の第２メモリ領域７５０に共通に入力されるから、第１半導体メモリ装置７２０の第２メモリ領域７３０は、バンクアドレス（ｂａｎｋ ａｄｄｒｅｓｓ）、ローアドレス（ｒｏｗ ａｄｄｒｅｓｓ）、または、コラムアドレス（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ）によって第２半導体メモリ装置７４０の第２メモリ領域７５０と区別されるのに、このために、パッケージ／ボンディングオプション（ｐａｃｋａｇｅ／ｂｏｎｄｉｎｇ ｏｐｔｉｏｎ）、フューズオプション（ｆｕｓｅ ｏｐｔｉｏｎ）、チップカウンタ（ｃｈｉｐ ｃｏｕｎｔｅｒ）などのような手段が適用されることもできる。このように、半導体メモリパッケージ７００が実質的に半導体メモリモジュールの３つのランクで動作するから、２つのランクで動作する半導体メモリモジュールと１つのランクで動作する半導体メモリモジュールを含む従来の半導体メモリパッケージの組合に比べて、チャネル（ｃｈａｎｎｅｌ）当たりの半導体メモリモジュールの個数が減少することができる。その結果、半導体メモリパッケージ７００を含むシステムの全般的な性能は、大きく向上することができる。上述では、第１半導体メモリ装置７２０と第２半導体メモリ装置７４０が、モノリシックパッケージ形態で結合することを図示しているが、モノリシックパッケージ形態で結合する半導体メモリ装置の個数はそれに限定されない。
【０１０１】
図１４は図１２の半導体メモリパッケージで複数の半導体メモリ装置がモノリシックパッケージ形態で結合する他の例を示す図面である。
【０１０２】
図１４を参照すれば、半導体メモリパッケージ８００は、第１半導体メモリ装置８２０及び第２半導体メモリ装置８４０が、モノリシックパッケージ形態に結合し製造されることができる。第１半導体メモリ装置８２０は、２Ｇｂ容量の第１メモリ領域８２５、２Ｇｂ容量の第２メモリ領域８３０及び２Ｇｂ容量の第３メモリ領域８３５を含み、第２半導体メモリ装置８４０も２Ｇｂ容量の第１メモリ領域８４５、２Ｇｂ容量の第２メモリ領域８５０及び２Ｇｂ容量の第３メモリ領域８５５を含むことができる。即ち、第１半導体メモリ装置８２０及び第２半導体メモリ装置８４０は、各々６Ｇｂ容量、即ち、インテリム集積度を有することができる。この時、第１半導体メモリ装置８２０は、第１メモリ領域８２５を活性化／非活性化させるためのチップ選択信号が入力される第１チップ選択端子ＣＳ０、第２メモリ領域８３０を活性化／非活性化させるためのチップ選択信号が入力される第２チップ選択端子ＣＳ１、及び第３メモリ領域８３５を活性化／非活性化させるためのチップ選択信号が入力される第３チップ選択端子ＣＳ２を含むことができる。同様に、第２半導体メモリ装置８４０は第１メモリ領域８４５を活性化／非活性化させるためのチップ選択信号が入力される第１チップ選択端子ＣＳ０、第２メモリ領域８５０を活性化／非活性化させるためのチップ選択信号が入力される第２チップ選択端子ＣＳ１、及び第３メモリ領域８５５を活性化／非活性化させるためのチップ選択信号が入力される第３チップ選択端子ＣＳ２を含むことができる。このように、第１半導体メモリ装置８２０で２Ｇｂ容量の第１メモリ領域８２５、２Ｇｂ容量の第２メモリ領域８３０、及び２Ｇｂ容量の第３メモリ領域８３５が半導体メモリモジュールの他のランクに属し、第２半導体メモリ装置８４０で２Ｇｂ容量の第１メモリ領域８４５、２Ｇｂ容量の第２メモリ領域８５０、及び２Ｇｂ容量の第３メモリ領域８５５も半導体メモリモジュールの他のランクに属することができる。
【０１０３】
半導体メモリパッケージ８００に第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２が入力されれば、第１半導体メモリ装置８２０に第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２が入力され、第２半導体メモリ装置８４０にも第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２が入力されることができる。このように、第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２は、第１半導体メモリ装置８２０と第２半導体メモリ装置８４０に共通に入力されることができる。具体的に、第１半導体メモリ装置８２０の第１メモリ領域８２５と第２半導体メモリ装置８４０の第１メモリ領域８４５は、第１チップ選択信号ＣＳＳ０の入力を受け、第１半導体メモリ装置８２０の第２メモリ領域８３０と第２半導体メモリ装置８４０の第２メモリ領域８５０は、第２チップ選択信号ＣＳＳ１の入力を受け、第１半導体メモリ装置８２０の第３メモリ領域８３５と第２半導体メモリ装置８４０の第３メモリ領域８５５は、第３チップ選択信号ＣＳＳ２の入力を受けることができる。その結果、半導体メモリパッケージ８００は、実質的に半導体メモリモジュールの３つのランクで動作できる。例えば、第１半導体メモリ装置８２０の２Ｇｂ容量の第１メモリ領域８２５と第２半導体メモリ装置８４０の２Ｇｂ容量の第１メモリ領域８４５は、半導体メモリモジュールの第１ランクＲＡＮＫ１に相応し、第１半導体メモリ装置８２０の２Ｇｂ容量の第２メモリ領域８３０と第２半導体メモリ装置８４０の２Ｇｂ容量の第２メモリ領域８５０は、半導体メモリモジュールの第２ランクＲＡＮＫ２に相応し、第１半導体メモリ装置８２０の２Ｇｂ容量の第３メモリ領域８３５と第２半導体メモリ装置８４０の２Ｇｂ容量の第３メモリ領域８５５は、半導体メモリモジュールの第３ランクＲＡＮＫ３に相応することができる。
【０１０４】
図１４に図示したように、半導体メモリパッケージ８００で第１半導体メモリ装置８２０と第２半導体メモリ装置８４０は、モノリシックパッケージ形態で結合するものの、コマンドピンＣＭＤ、アドレスピンＡＤＤＲ、及びチップ入出力ピンＤＱ＿Ｇを共有することができる。一方、第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２が第１半導体メモリ装置８２０の第１メモリ領域８２５、第２メモリ領域８３０及び第３メモリ領域８３５と、第２半導体メモリ装置８４０の第１メモリ領域８４５、第２メモリ領域８５０及び第３メモリ領域８５５に共通に入力されるから、第１半導体メモリ装置８２０の第１メモリ領域８２５、第２メモリ領域８３０及び第３メモリ領域８３５は、バンクアドレス、ローアドレス、または、コラムアドレスで第２半導体メモリ装置８４０の第１メモリ領域８４５、第２メモリ領域８５０及び第３メモリ領域８５５と区別されることができる。このために、半導体メモリパッケージ８００には、パッケージ／ボンディングオプション、フューズオプション、チップカウンタなどのような手段が適用されることもできる。このように、半導体メモリパッケージ８００が実質的に半導体メモリモジュールの３つのランクで動作するから、２つのランクで動作する半導体メモリモジュールと１つのランクで動作する半導体メモリモジュールを含む従来の半導体メモリパッケージの組合に比べてチャネル当り半導体メモリモジュールの個数が減少することができる。その結果、半導体メモリパッケージ８００を含むシステムの全般的な性能は、大きく向上することができる。上述では、第１半導体メモリ装置８２０と第２半導体メモリ装置８４０が、モノリシックパッケージ形態で結合することが図示されているが、モノリシックパッケージ形態で結合する半導体メモリ装置の個数はそれに限定されない。
【０１０５】
図１５は図１２の半導体メモリパッケージで複数の半導体メモリ装置がモノリシックパッケージ形態で結合するまた他の例を示す図面である。
【０１０６】
図１５を参照すれば、半導体メモリパッケージ９００は、第１半導体メモリ装置９２０、及び第２半導体メモリ装置９４０が、モノリシックパッケージ形態に結合し製造されることができる。第１半導体メモリ装置９２０は、２Ｇｂ容量の第１メモリ領域９２５、２Ｇｂ容量の第２メモリ領域９３０、及び２Ｇｂ容量の第３メモリ領域９３５を含み、第２半導体メモリ装置９４０も２Ｇｂ容量の第１メモリ領域９４５、２Ｇｂ容量の第２メモリ領域９５０、及び２Ｇｂ容量の第３メモリ領域９５５を含むことができる。即ち、第１ 半導体メモリ装置９２０及び第２半導体メモリ装置９４０は、各々６Ｇｂ容量、即ち、インテリム集積度を有することができる。この時、第１半導体メモリ装置９２０は、第１チップ選択端子ＣＳ０と第２チップ選択端子ＣＳ１を含むことができ、第１チップ選択端子ＣＳ０に入力される第１チップ選択信号ＣＳＳ０と第２チップ選択端子ＣＳ１に入力される第２チップ選択信号ＣＳＳ１の論理組合（ｌｏｇｉｃ ｃｏｍｂｉｎａｔｉｏｎ）に基づいて第１半導体メモリ装置９２０の第１メモリ領域９２５、第２メモリ領域９３０及び第３メモリ領域９３５を選択的に活性化させることができる。同様に、第２半導体メモリ装置９４０は、第１チップ選択端子ＣＳ０と第２チップ選択端子ＣＳ１を含むことができ、第１チップ選択端子ＣＳ０に入力される第１チップ選択信号ＣＳＳ０と第２チップ選択端子ＣＳ１に入力される第２チップ選択信号ＣＳＳ１の論理組合に基づいて第２半導体メモリ装置９４０の第１メモリ領域９４５、第２メモリ領域９５０及び第３メモリ領域９５５を選択的に活性化させることができる。このように、第１半導体メモリ装置９２０で２Ｇｂ容量の第１メモリ領域９２５、２Ｇｂ容量の第２メモリ領域９３０、及び２Ｇｂ容量の第３メモリ領域９３５が半導体メモリモジュールの他のランクに属して、第２半導体メモリ装置９４０で２Ｇｂ容量の第１メモリ領域９４５、２Ｇｂ容量の第２メモリ領域９５０、及び２Ｇｂ容量の第３メモリ領域９５５も半導体メモリモジュールの他のランクに属することができる。
【０１０７】
半導体メモリパッケージ９００に第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１が入力されれば、第１半導体メモリ装置９２０に第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１が入力され、第２半導体メモリ装置９４０にも第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１が入力されることができる。このように、第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１は第１半導体メモリ装置９２０と第２半導体メモリ装置９４０に共通に入力されることができる。この時、第１半導体メモリ装置９２０の第１チップ選択領域９３６で第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１の論理組合が検出されれば、前記検出結果により第１メモリ領域９２５、第２メモリ領域９３０及び第３メモリ領域９３５のうち、いずれか１つが選択されることができる。同様に、第２半導体メモリ装置９４０の第２チップ選択領域９５６で第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１の論理組合が検出されれば、前記検出結果により第１メモリ領域９４５、第２メモリ領域９５０及び第３メモリ領域９５５のうち、いずれか１つが選択されることができる。具体的に、第１半導体メモリ装置９２０及び第２半導体メモリ装置９４０で、第１チップ選択信号ＣＳＳ０と第２チップ選択信号ＣＳＳ１が全部第１論理レベル（例えば、イネーブル（ｅｎａｂｌｅ）レベル）を有する場合、第１メモリ領域９２５、９４５が選択されて、第１チップ選択信号ＣＳＳ０が第１論理レベルを有し、第２チップ選択信号ＣＳＳ１が第２論理レベルを有する場合、第２メモリ領域９３０、９５０が選択され、第１チップ選択信号ＣＳＳ０が第２論理レベルを有して第２チップ選択信号ＣＳＳ１が第１論理レベルを有する場合、第３メモリ領域９３５、９５５が選択されることができる。さらに、第１チップ選択信号ＣＳＳ０と第２チップ選択信号ＣＳＳ１が全部第２論理レベルを有する場合、いずれのメモリ領域も選択されないことがある。このように、半導体メモリパッケージ９００は実質的に半導体メモリモジュールの３つのランクで動作できる。例えば、第１半導体メモリ装置９２０の２Ｇｂ容量の第１メモリ領域９２５と第２半導体メモリ装置９４０の２Ｇｂ容量の第１メモリ領域９４５は半導体メモリモジュールの第１ランクＲＡＮＫ１に相応し、第１半導体メモリ装置９２０の２Ｇｂ容量の第２メモリ領域９３０と第２半導体メモリ装置９４０の２Ｇｂ容量の第２メモリ領域９５０は半導体メモリモジュールの第２ランクＲＡＮＫ２に相応し、第１半導体メモリ装置９２０の２Ｇｂ容量の第３メモリ領域９３５と第２半導体メモリ装置９４０の２Ｇｂ容量の第３メモリ領域９５５は半導体メモリモジュールの第３ランクＲＡＮＫ３に相応することができる。
【０１０８】
図１５に図示したように、半導体メモリパッケージ９００で第１半導体メモリ装置９２０と第２半導体メモリ装置９４０は、モノリシックパッケージ形態で結合するものの、コマンドピンＣＭＤ、アドレスピンＡＤＤＲ、及びチップ入出力ピンＤＱ＿Ｇを共有することができる。一方、第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１が、第１半導体メモリ装置９２０と第２半導体メモリ装置９４０に共通に入力されるから、第１半導体メモリ装置９２０の第１メモリ領域９２５、第２メモリ領域９３０及び第３メモリ領域９３５はバンクアドレス、ローアドレス、または、コラムアドレスで第２半導体メモリ装置９４０の第１メモリ領域９４５、第２メモリ領域９５０及び第３メモリ領域９５５と区別されることができる。このために、半導体メモリパッケージ９００にはパッケージ／ボンディングオプション、フューズオプション、チップカウンタなどのような手段が適用されることもできる。このように、半導体メモリパッケージ９００が実質的に半導体メモリモジュールの３つのランクで動作するから、２つのランクで動作する半導体メモリモジュールと１つのランクで動作する半導体メモリモジュールを含む従来の半導体メモリパッケージの組合に比べてチャネル当り半導体メモリモジュールの個数が減少することができる。その結果、半導体メモリパッケージ９００を含むシステムの全般的な性能は大きく向上することができる。上述では、第１半導体メモリ装置９２０と第２半導体メモリ装置９４０が、モノリシックパッケージ形態で結合することが図示されているが、モノリシックパッケージ形態で結合する半導体メモリ装置の個数はそれに限定されない。
【０１０９】
図１６は図１２の半導体メモリパッケージで複数の半導体メモリ装置がモノリシックパッケージ形態で結合するまた他の例を示す図面である。
【０１１０】
図１６を参照すれば、半導体メモリパッケージ１０００は、第１半導体メモリ装置１０２０、及び第２半導体メモリ装置１０４０がモノリシックパッケージ形態に結合し製造されることができる。第１半導体メモリ装置１０２０は２Ｇｂ容量の第１メモリ領域１０２５、２Ｇｂ容量の第２メモリ領域１０３０、及び２Ｇｂ容量の第３メモリ領域１０３５を含み、第２半導体メモリ装置１０４０も２Ｇｂ容量の第１メモリ領域１０４５、２Ｇｂ容量の第２メモリ領域１０５０、及び２Ｇｂ容量の第３メモリ領域１０５５を含むことができる。即ち、第１メモリ装置１０２０及び第２半導体メモリ装置１０４０は、各々６Ｇｂ容量、即ち、インテリム集積度を有することができる。この時、第１半導体メモリ装置１０２０は、第１メモリ領域１０２５を活性化／非活性化させるためのチップ選択信号が入力される第１チップ選択端子ＣＳ０、第２メモリ領域１０３０を活性化／非活性化させるためのチップ選択信号が入力される第２チップ選択端子ＣＳ１、及び、第３メモリ領域１０３５を活性化／非活性化させるためのチップ選択信号が入力される第３チップ選択端子ＣＳ２を含むことができる。同様に、第２半導体メモリ装置１０４０は第１メモリ領域１０４５を活性化／非活性化させるためのチップ選択信号が入力される第１チップ選択端子ＣＳ０、第２メモリ領域１０５０を活性化／非活性化させるためのチップ選択信号が入力される第２チップ選択端子ＣＳ１、及び第３メモリ領域１０５５を活性化／非活性化させるためのチップ選択信号が入力される第３チップ選択端子ＣＳ２を含むことができる。このように、第１半導体メモリ装置１０２０で２Ｇｂ容量の第１メモリ領域１０２５、２Ｇｂ容量の第２メモリ領域１０３０、及び２Ｇｂ容量の第３メモリ領域１０３５が半導体メモリモジュールの他のランクに属し、第２半導体メモリ装置１０４０で２Ｇｂ容量の第１メモリ領域１０４５、２Ｇｂ容量の第２メモリ領域１０５０、及び２Ｇｂ容量の第３メモリ領域１０５５も半導体メモリモジュールの他のランクに属することができる。
【０１１１】
半導体メモリパッケージ１０００に第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２が入力されれば、第１半導体メモリ装置１０２０に第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２が入力され、第２半導体メモリ装置１０４０にも第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２が入力されることができる。このように、第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２は、第１半導体メモリ装置１０２０と第２半導体メモリ装置１０４０に共通に入力されることができる。具体的に、第１半導体メモリ装置１０２０の第１メモリ領域１０２５と第２半導体メモリ装置１０４０の第１メモリ領域１０４５は、第１チップ選択信号ＣＳＳ０の入力を受け、第１半導体メモリ装置１０２０の第２メモリ領域１０３０と第２半導体メモリ装置１０４０の第２メモリ領域１０５０は、第２チップ選択信号ＣＳＳ１の入力を受け、第１半導体メモリ装置１０２０の第３メモリ領域１０３５と第２半導体メモリ装置１０４０の第３メモリ領域１０５５は第３チップ選択信号ＣＳＳ２を入力受けることができる。その結果、半導体メモリパッケージ１０００は実質的に半導体メモリモジュールの３つのランクで動作できる。例えば、第１半導体メモリ装置１０２０の２Ｇｂ容量の第１メモリ領域１０２５と第２半導体メモリ装置１０４０の２Ｇｂ容量の第１メモリ領域１０４５は半導体メモリモジュールの第１ランクＲＡＮＫ１に相応し、第１半導体メモリ装置１０２０の２Ｇｂ容量の第２メモリ領域１０３０と第２半導体メモリ装置１０４０の２Ｇｂ容量の第２メモリ領域１０５０は半導体メモリモジュールの第２ランクＲＡＮＫ２に相応し、第１半導体メモリ装置１０２０の２Ｇｂ容量の第３メモリ領域１０３５と第２半導体メモリ装置１０４０の２Ｇｂ容量の第３メモリ領域１０５５は半導体メモリモジュールの第３ランクＲＡＮＫ３に相応することができる。
【０１１２】
図１６に図示したように、半導体メモリパッケージ１０００で第１半導体メモリ装置１０２０と第２半導体メモリ装置１０４０は、モノリシックパッケージ形態で結合するものの、コマンドピンＣＭＤ、及びアドレスピンＡＤＤＲを共有することができる。しかし、第１半導体メモリ装置１０２０と第２半導体メモリ装置１０４０は、チップ入出力ピンは共有しない。即ち、第１半導体メモリ装置１０２０は、第１チップ入出力ピンＤＱ＿Ｇ１を有し、第２半導体メモリ装置１０４０は第２チップ入出力ピンＤＱ＿Ｇ２を有する。このように、第１半導体メモリ装置１０２０と第２半導体メモリ装置１０４０がチップ入出力ピンを共有しないので、第１半導体メモリ装置１０２０の第１メモリ領域１０２５、第２メモリ領域１０３０及び第３メモリ領域１０３５と、第２半導体メモリ装置１０４０の第１メモリ領域１０４５、第２メモリ領域１０５０及び第３メモリ領域１０５５は、バンクアドレス、ローアドレス、または、コラムアドレスに区別する必要がない。その結果、半導体メモリパッケージ１０００には、パッケージ／ボンディングオプション、フューズオプション、チップカウンタなどのような手段が適用されないことがある。さらに、第１半導体メモリ装置１０２０と第２半導体メモリ装置１０４０がチップ入出力ピンを共有しないので、これらの間のシームレス（ｓｅａｍｌｅｓｓ）動作が除去されてチャネル効率性（ｃｈａｎｎｅｌ ｅｆｆｉｃｉｅｎｃｙ）が低下しないことができる。上述したように、半導体メモリパッケージ１０００が実質的に半導体メモリモジュールの３つのランクで動作するから、２つのランクで動作する半導体メモリモジュールと１つのランクで動作する半導体メモリモジュールを含む従来の半導体メモリパッケージの組合に比べてチャネル当り半導体メモリモジュールの個数が減少することができる。その結果、半導体メモリパッケージ１０００を含むシステムの全般的な性能は大きく向上することができる。上述では、第１半導体メモリ装置１０２０と第２半導体メモリ装置１０４０が、モノリシックパッケージ形態で結合することが図示されているが、モノリシックパッケージ形態で結合する半導体メモリ装置の個数はそれに限定されない。
【０１１３】
図１７は図１２の半導体メモリパッケージで複数の半導体メモリ装置がＤＤＰ形態で結合する一例を示す図面である。
【０１１４】
図１７を参照すれば、半導体メモリパッケージ１１００は、第１半導体メモリ装置１１２０、及び第２半導体メモリ装置１１４０がＤＤＰ（ｄｕａｌ ｄｉｅ ｐａｃｋａｇｅ）形態に結合し製造できる。この時、第１半導体メモリ装置１１２０は、上部ダイに相応できて、第２半導体メモリ装置１１４０は下部ダイに相応することができる。実施形態によって、半導体メモリパッケージ１１００は３つ以上の半導体メモリ装置（即ち、ダイ）を含むことができる。例えば、半導体メモリパッケージ１１００が４つの半導体メモリ装置を含む場合にはクアッドダイパッケージと命名することができる。半導体メモリパッケージ１１００で上部ダイと下部ダイの区別は多様な方式で成り立つことができる。
【０１１５】
図１７に図示したように、第１半導体メモリ装置１１２０は４Ｇｂ容量の第１メモリ領域１１２５、及び２Ｇｂ容量の第２メモリ領域１１３０を含み、第２半導体メモリ装置１１４０も４Ｇｂ容量の第１メモリ領域１１４５及び２Ｇｂ容量の第２メモリ領域１１５０を含むことができる。即ち、第１半導体メモリ装置１１２０及び第２半導体メモリ装置１１４０は、各々６Ｇｂ容量、即ち、インテリム集積度を有することができる。一方、半導体メモリパッケージ１１００は第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２が入力されれば、これらを第１半導体メモリ装置１１２０及び第２半導体メモリ装置１１４０に提供するためのチップ選択信号制御部１１６０を含むことができる。即ち、半導体メモリパッケージ１１００はチップ選択信号制御部１１６０を通じて第１半導体メモリ装置１１２０及び第２半導体メモリ装置１１４０の第１メモリ領域１１２５、１１４５と、第２メモリ領域１１３０、１１５０を選択的に活性化させることができる。従って、第１半導体メモリ装置１１２０で４Ｇｂ容量の第１メモリ領域１１２５と２Ｇｂ容量の第２メモリ領域１１３０が半導体メモリモジュールの他のランクに属し、第２半導体メモリ装置１１４０で４Ｇｂ容量の第１メモリ領域１１４５と２Ｇｂ容量の第２メモリ領域１１５０も半導体メモリモジュールの他のランクに属することができる。例えば、第１半導体メモリ装置１１２０の４Ｇｂ容量の第１メモリ領域１１２５は、半導体メモリモジュールの第１ランクＲＡＮＫ１に相応し、第２半導体メモリ装置１１４０の４Ｇｂ容量の第１メモリ領域１１４５は半導体メモリモジュールの第２ランクＲＡＮＫ２に相応し、第１半導体メモリ装置１１２０の２Ｇｂ容量の第２メモリ領域１１３０と第２半導体メモリ装置１１４０の２Ｇｂ容量の第２メモリ領域１１５０は半導体メモリモジュールの第３ランクＲＡＮＫ３に相応することができる。即ち、半導体メモリパッケージ１１００は実質的に半導体メモリモジュールの３つのランクで動作できる。
【０１１６】
半導体メモリパッケージ１１００で、第１半導体メモリ装置１１２０と第２半導体メモリ装置１１４０は、ＤＤＰ形態で結合するものの、コマンドピンＣＭＤ、アドレスピンＡＤＤＲ、及びチップ入出力ピンＤＱ＿Ｇを共有することができる。一方、半導体メモリパッケージ１１００のチップ選択信号制御部１１６０出力される第２チップ選択信号ＣＳＳ１が第１半導体メモリ装置１１２０の第２メモリ領域１１３０と第２半導体メモリ装置１１４０の第２メモリ領域１１５０に共通に入力されるから、第１半導体メモリ装置１１２０の第２メモリ領域１１３０は、バンクアドレス、ローアドレスまたは、コラムアドレスで第２半導体メモリ装置１１４０の第２メモリ領域１１５０と区別することができる。このために、半導体メモリパッケージ１１００にはパッケージ／ボンディングオプション、フューズオプション、チップカウンタなどのような手段が適用されることもできる。このように、半導体メモリパッケージ１１００が実質的に半導体メモリモジュールの３つのランクで動作するから、２つのランクで動作する半導体メモリモジュールと１つのランクで動作する半導体メモリモジュールを含む従来の半導体メモリパッケージの組合に比べてチャネル当り半導体メモリモジュールの個数が減少することができる。その結果、半導体メモリパッケージ１１００を含むシステムの全般的な性能は大きく向上することができる。
【０１１７】
図１８は図１２の半導体メモリパッケージで複数の半導体メモリ装置がＤＤＰ形態で結合する他の例を示す図面である。
【０１１８】
図１８を参照すれば、半導体メモリパッケージ１２００は第１半導体メモリ装置１２２０、及び第２半導体メモリ装置１２４０がＤＤＰ形態に結合し製造されることができる。この時、第１半導体メモリ装置１２２０は、上部ダイに相応でき、第２半導体メモリ装置１２４０は下部ダイに相応することができる。この時、半導体メモリパッケージ１２００で上部ダイと下部ダイの区別は多様な方式で成り立つことができる。実施形態により、半導体メモリパッケージ１２００は３つ以上の半導体メモリ装置（即ち、ダイ）を含むことができる。
【０１１９】
図１８に図示したように、第１半導体メモリ装置１２２０は、２Ｇｂ容量の第１メモリ領域１２２５、２Ｇｂ容量の第２メモリ領域１２３０、及び２Ｇｂ容量の第３メモリ領域１２３５を含み、第２半導体メモリ装置１２４０も２Ｇｂ容量の第１メモリ領域１２４５、２Ｇｂ容量の第２メモリ領域１２５０、及び２Ｇｂ容量の第３メモリ領域１２５５を含むことができる。即ち、第１半導体メモリ装置１２２０及び第２半導体メモリ装置１２４０は、各々６Ｇｂ容量即ち、インテリム集積度を有することができる。一方、半導体メモリパッケージ１２００は、第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２が入力されれば、これらを第１半導体メモリ装置１２２０及び第２半導体メモリ装置１２４０に提供するためのチップ選択信号制御部１２６０を含むことができる。即ち、半導体メモリパッケージ１２００は、チップ選択信号制御部１２６０を通じて第１半導体メモリ装置１２２０及び第２半導体メモリ装置１２４０の第１メモリ領域１２２５、１２４５、第２メモリ領域１２３０、１２５０、及び第３メモリ領域１２３５、１２５５を選択的に活性化させることができる。従って、第１半導体メモリ装置１２２０で２Ｇｂ容量の第１メモリ領域１２２５、第２メモリ領域１２３０及び第３メモリ領域１２３５は、半導体メモリモジュールの他のランクに属し、第２半導体メモリ装置１２４０で２Ｇｂ容量の第１メモリ領域１２４５、第２メモリ領域１２５０及び第３メモリ領域１２５５も、半導体メモリモジュールの他のランクに属することができる。例えば、第１半導体メモリ装置１２２０の２Ｇｂ容量の第１メモリ領域１２２５と第２半導体メモリ装置１２４０の２Ｇｂ容量の第１メモリ領域１２４５は、半導体メモリモジュールの第１ランクＲＡＮＫ１に相応し、第１半導体メモリ装置１２２０の２Ｇｂ容量の第２メモリ領域１２３０と第２半導体メモリ装置１２４０の２Ｇｂ容量の第２メモリ領域１２５０は半導体メモリモジュールの第２ランクＲＡＮＫ２に相応し、第１半導体メモリ装置１２２０の２Ｇｂ容量の第３メモリ領域１２３５と第２半導体メモリ装置１２４０の２Ｇｂ容量の第３メモリ領域１２５５は半導体メモリモジュールの第３ランクＲＡＮＫ３に相応することができる。即ち、半導体メモリパッケージ１２００は実質的に半導体メモリモジュールの３つのランクで動作できる。
【０１２０】
半導体メモリパッケージ１２００で、第１半導体メモリ装置１２２０と第２半導体メモリ装置１２４０はＤＤＰ形態で結合するものの、コマンドピンＣＭＤ、アドレスピンＡＤＤＲ、及びチップ入出力ピンＤＱ＿Ｇを共有することができる。一方、半導体メモリパッケージ１２００のチップ選択信号制御部１２６０出力される第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２が第１半導体メモリ装置１２２０の第１メモリ領域１２２５、第２メモリ領域１２３０及び第３メモリ領域１２３５と、第２半導体メモリ装置１２４０の第１メモリ領域１２４５、第２メモリ領域１２５０及び第３メモリ領域１２５５に共通に入力されるから、第１半導体メモリ装置１２２０の第１メモリ領域１２２５、第２メモリ領域１２３０及び第３メモリ領域１２３５は、バンクアドレス、ローアドレス、または、コラムアドレスで第２半導体メモリ装置１２４０の第１メモリ領域１２４５、第２メモリ領域１２５０及び第３メモリ領域１２５５と区別されることができる。このために、半導体メモリパッケージ１２００にはパッケージ／ボンディングオプション、フューズオプション、チップカウンタなどのような手段が適用されることもできる。このように、半導体メモリパッケージ１２００が実質的に半導体メモリモジュールの３つのランクで動作するから、２つのランクで動作する半導体メモリモジュールと１つのランクで動作する半導体メモリモジュールを含む従来の半導体メモリパッケージの組合に比べてチャネル当り半導体メモリモジュールの個数が減少することができる。その結果、半導体メモリパッケージ１２００を含むシステムの全般的な性能は大きく向上することができる。
【０１２１】
図１９は図１２の半導体メモリパッケージで複数の半導体メモリ装置がＤＤＰ形態で結合するまた他の例を示す図面である。
【０１２２】
図１９を参照すれば、半導体メモリパッケージ１３００は第１半導体メモリ装置１３２０、及び第２半導体メモリ装置１３４０がＤＤＰ形態に結合し製造されることができる。この時、第１半導体メモリ装置１３２０は上部ダイに相応でき、第２半導体メモリ装置１３４０は下部ダイに相応することができる。この時、半導体メモリパッケージ１３００で上部ダイと下部ダイの区別は多様な方式で成り立つことができる。実施形態により、半導体メモリパッケージ１３００は３つ以上の半導体メモリ装置（即ち、ダイ）を含むことができる。
【０１２３】
図１９に図示したように、第１半導体メモリ装置１３２０は２Ｇｂ容量の第１メモリ領域１３２５、２Ｇｂ容量の第２メモリ領域１３３０、及び２Ｇｂ容量の第３メモリ領域１３３５を含み、第２半導体メモリ装置１３４０も２Ｇｂ容量の第１メモリ領域１３４５、２Ｇｂ容量の第２メモリ領域１３５０、及び２Ｇｂ容量の第３メモリ領域１３５５を含むことができる。即ち、第１半導体メモリ装置１３２０及び第２半導体メモリ装置１３４０は、各々６Ｇｂ容量即ち、インテリム集積度を有することができる。一方、半導体メモリパッケージ１３００は、第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１が入力されれば、これらを第１半導体メモリ装置１３２０及び第２半導体メモリ装置１３４０に提供するためのチップ選択信号制御部１３６０を含むことができる。この時、半導体メモリパッケージ１３００はチップ選択信号制御部１３６０を通じて第１半導体メモリ装置１３２０及び第２半導体メモリ装置１３４０に第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１を提供でき、第１半導体メモリ装置１３２０の第１メモリ装置１３２５、第１メモリ装置１３３０、及び第３メモリ領域１３３５、並びに、第２半導体メモリ装置１３４０の第１メモリ領域 １３４５、 第２メモリ領域 １３５０、及び第３メモリ領域１３５５は、前記第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１の論理組合に基づいて選択的に活性化することができる。従って、第１半導体メモリ装置１３２０で２Ｇｂ容量の第１メモリ装置１３２５、第２メモリ装置１３３０、及び第３メモリ領域１３３５は、半導体メモリモジュールの他のランクに属し、第２半導体メモリ装置１３４０で２Ｇｂ容量の第１メモリ装置１３４５、第１メモリ装置１３５０、及び第３メモリ領域１３５５も半導体メモリモジュールの他のランクに属することができる。例えば、第１半導体メモリ装置１３２０の２Ｇｂ容量の第１メモリ領域１３２５と第２半導体メモリ装置１３４０の２Ｇｂ容量の第１メモリ領域１３４５は、半導体メモリモジュールの第１ランクＲＡＮＫ１に相応し、第１半導体メモリ装置１３２０の２Ｇｂ容量の第２メモリ領域１３３０と第２半導体メモリ装置１３４０の２Ｇｂ容量の第２メモリ領域１３５０は半導体メモリモジュールの第２ランクＲＡＮＫ２に相応し、第１半導体メモリ装置１３２０の２Ｇｂ容量の第３メモリ領域１３３５と第２半導体メモリ装置１３４０の２Ｇｂ容量の第３メモリ領域１３５５は、半導体メモリモジュールの第３ランクＲＡＮＫ３に相応することができる。即ち、半導体メモリパッケージ１３００は実質的に半導体メモリモジュールの３つのランクで動作できる。
【０１２４】
半導体メモリパッケージ１３００で、第１半導体メモリ装置１３２０と第２半導体メモリ装置１３４０はＤＤＰ形態で結合するものの、コマンドピンＣＭＤ、アドレスピンＡＤＤＲ、及びチップ入出力ピンＤＱ＿Ｇを共有することができる。一方、半導体メモリパッケージ１３００のチップ選択信号制御部１３６０出力される第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１が第１半導体メモリ装置１３２０と第２半導体メモリ装置１３４０に共通に入力されるから、第１半導体メモリ装置１３２０の第１メモリ領域１３２５、第２メモリ領域１３３０、及び第３メモリ領域１３３５は、バンクアドレス、ローアドレス、または、コラムアドレスで第２半導体メモリ装置１３４０の第１メモリ装置１３４５、第１メモリ装置１３５０、及び第３メモリ領域１３５５と区別されることができる。このために、半導体メモリパッケージ１３００にはパッケージ／ボンディングオプション、フューズオプション、チップカウンタなどのような手段が適用されることもできる。このように、半導体メモリパッケージ１３００が実質的に半導体メモリモジュールの３つのランクで動作するから、２つのランクで動作する半導体メモリモジュールと１つのランクで動作する半導体メモリモジュールを含む従来の半導体メモリパッケージの組合に比べてチャネル当り半導体メモリモジュールの個数が減少することができる。その結果、半導体メモリパッケージ１３００を含むシステムの全般的な性能は大きく向上することができる。
【０１２５】
図２０は図１２の半導体メモリパッケージで複数の半導体メモリ装置がＤＤＰ形態で結合するまた他の例を示す図面である。
【０１２６】
図２０を参照すれば、半導体メモリパッケージ１４００は、第１半導体メモリ装置１４２０、及び第２半導体メモリ装置１４４０がＤＤＰ形態に結合し製造されることができる。この時、第１半導体メモリ装置１４２０は上部ダイに相応できて、第２半導体メモリ装置１４４０は下部ダイに相応することができる。この時、半導体メモリパッケージ１４００で上部ダイと下部ダイの区別は多様な方式で成り立つことができる。実施形態により、半導体メモリパッケージ１４００は３つ以上の半導体メモリ装置（即ち、ダイ）を含むことができる。
【０１２７】
図２０に図示したように、第１半導体メモリ装置１４２０は、２Ｇｂ容量の第１メモリ領域１４２５、２Ｇｂ容量の第２メモリ領域１４３０、及び２Ｇｂ容量の第３メモリ領域１４３５を含み、第２半導体メモリ装置１４４０も２Ｇｂ容量の第１メモリ領域１４４５、２Ｇｂ容量の第２メモリ領域１４５０、及び２Ｇｂ容量の第３メモリ領域１４５５を含むことができる。即ち、第１半導体装置１４２０及び第２半導体メモリ装置１４４０は、各々６Ｇｂ容量、即ち、インテリム集積度を有することができる。一方、半導体メモリパッケージ１４００は、第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２が入力されれば、これらを第１半導体メモリ装置１４２０及び第２半導体メモリ装置１４４０に提供するためのチップ選択信号制御部１４６０を含むことができる。即ち、半導体メモリパッケージ１４００はチップ選択信号制御部１４６０を通じて第１半導体メモリ装置１４２０及び第２半導体メモリ装置１４４０の第１メモリ領域１４２５、１４４５、第２メモリ領域１４３０、１４５０、及び、第３メモリ領域１４３５、１４５５を選択的に活性化させることができる。従って、第１半導体メモリ装置１４２０で２Ｇｂ容量の第１メモリ領域１４２５、第２メモリ領域１４３０、及び第３メモリ領域１４３５は、半導体メモリモジュールの他のランクに属して、第２半導体メモリ装置１４４０で２Ｇｂ容量の第１メモリ領域１４４５、第２メモリ領域１４５０、及び第３メモリ領域１４５５も半導体メモリモジュールの他のランクに属することができる。例えば、第１半導体メモリ装置１４２０の２Ｇｂ容量の第１メモリ領域１４２５と第２半導体メモリ装置１４４０の２Ｇｂ容量の第１メモリ領域１４４５は半導体メモリモジュールの第１ランクＲＡＮＫ１に相応し、第１半導体メモリ装置１４２０の２Ｇｂ容量の第２メモリ領域１４３０と第２半導体メモリ装置１４４０の２Ｇｂ容量の第２メモリ領域１４５０は半導体メモリモジュールの第２ランクＲＡＮＫ２に相応し、第１半導体メモリ装置１４２０の２Ｇｂ容量の第３メモリ領域１４３５と第２半導体メモリ装置１４４０の２Ｇｂ容量の第３メモリ領域１４５５は、半導体メモリモジュールの第３ランクＲＡＮＫ３に相応することができる。即ち、半導体メモリパッケージ１４００は実質的に半導体メモリモジュールの３つのランクで動作できる。
【０１２８】
半導体メモリパッケージ１４００で、第１半導体メモリ装置１４２０と第２半導体メモリ装置１４４０はＤＤＰ形態で結合するものの、コマンドピンＣＭＤ、及びアドレスピンＡＤＤＲを共有することができる。しかし、第１半導体メモリ装置１４２０と第２半導体メモリ装置１４４０は、チップ入出力ピンは共有しない。即ち、第１半導体メモリ装置１４２０は第１チップ入出力ピンＤＱ＿Ｇ１を有し、第２半導体メモリ装置１４４０は第２チップ入出力ピンＤＱ＿Ｇ２を有する。このように、第１半導体メモリ装置１４２０と第２半導体メモリ装置１４４０がチップ入出力ピンを共有しないので、第１半導体メモリ装置１４２０の第１メモリ領域１４２５、第２メモリ領域１４３０、及び第３メモリ領域１４３５、並びに、第２半導体メモリ装置１４４０の第１メモリ領域１４４５、第２メモリ領域１４５０、及び第３メモリ領域１４５５は、バンクアドレス、ローアドレス、またはコラムアドレスに区別する必要がない。その結果、半導体メモリパッケージ１４００には、パッケージ／ボンディングオプション、フューズオプション、チップカウンタなどのような手段が適用されないことがある。さらに、第１半導体メモリ装置１４２０と第２半導体メモリ装置１４４０がチップ入出力ピンを共有しないので、これらの間のシームレス動作が除去されてチャネル効率性が低下できないことがある。このように、半導体メモリパッケージ１４００が実質的に半導体メモリモジュールの３つのランクで動作するから、２つのランクで動作する半導体メモリモジュールと１つのランクで動作する半導体メモリモジュールを含む従来の半導体メモリパッケージの組合に比べてチャネル当り半導体メモリモジュールの個数が減少することができる。その結果、半導体メモリパッケージ１４００を含むシステムの全般的な性能は大きく向上することができる。
【０１２９】
図２１は図１２の半導体メモリパッケージで複数の半導体メモリ装置がＴＳＶが適用されたデュアル・ダイ・スタック形態で結合する一例を示す図面である。
【０１３０】
図２１を参照すれば、半導体メモリパッケージ１５００は、第１半導体メモリ装置１５２０及び第２半導体メモリ装置１５４０がＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｖｉａ）が適用されたデュアル・ダイ・スタック（ｄｕａｌ ｄｉｅ ｓｔａｃｋ）形態に結合し製造されることができる。一般的に、デュアル・ダイ・スタックは複数のダイ（即ち、半導体メモリ装置）を積層あるパッケージとして、製造単価を低くすることができて大量生産に適合する。 特に、ＴＳＶが適用されたデュアル・ダイ・スタックはウェハーレベル（ｗａｆｅｒ ｌｅｖｅｌ）でそれぞれの半導体メモリ装置内に垂直方向でＴＳＶを形成することによって半導体メモリ装置を物理的及び電気的に結合する構造を有する。実施形態により、半導体メモリパッケージ１５００は半導体メモリ装置の間に間隔（ｓｐａｃｅ）を形成するためのバンプ（図示せず）を含むこともできる。
【０１３１】
図２１に図示したように、半導体メモリパッケージ１５００は、第１半導体メモリ装置１５２０及び第２半導体メモリ装置１５４０を含むことができるのに、第１半導体メモリ装置１５２０はスレーブ装置（ｓｌａｖｅ ｄｅｖｉｃｅ）であって、第２半導体メモリ装置１５４０はマスター装置（ｍａｓｔｅｒ ｄｅｖｉｃｅ）でありうる。一実施形態において、マスター装置即ち、第２半導体メモリ装置１５４０には外部とインターフェース（ｉｎｔｅｒｆａｃｅ）するための入出力制御部１５９０が備わることができる。一方、第２半導体メモリ装置１５４０に備わる入出力制御部１５９０は、複数のＴＳＶを通じて第１半導体メモリ装置１５２０及び第２半導体メモリ装置１５４０に、第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１及び第３チップ選択信号ＣＳＳ２、コマンドＣＭＤ、アドレスＡＤＤＲ、並びに／または、入出力データを提供することができる。実施形態により、半導体メモリパッケージ１５００は３つ以上の半導体メモリ装置（即ち、ダイ）を含むことができる。
【０１３２】
図２１に図示したように、第１半導体メモリ装置１５２０は４Ｇｂ容量の第１メモリ領域１５２５及び２Ｇｂ容量の第２メモリ領域１５３０を含み、第２半導体メモリ装置１５４０も、４Ｇｂ容量の第１メモリ領域１５４５及び２Ｇｂ容量の第２メモリ領域１５５０を含むことができる。即ち、第１半導体メモリ装置１５２０及び第２半導体メモリ装置１５４０は、各々６Ｇｂ容量、即ち、インテリム集積度を有することができる。一方、半導体メモリパッケージ１５００は第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２が入力されれば、第２半導体メモリ装置１５４０の入出力制御部１５９０に接続された複数のＴＳＶを通じて第１半導体メモリ装置１５２０及び第２半導体メモリ装置１５４０に、第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２を提供することができる。従って、第１半導体メモリ装置１５２０及び第２半導体メモリ装置１５４０の第１メモリ領域１５２５、１５４５と、第２メモリ領域１５３０、１５５０は、選択的に活性化することができる。このように、第１半導体メモリ装置１５２０で４Ｇｂ容量の第１メモリ領域１５２５と２Ｇｂ容量の第２メモリ領域１５３０は、半導体メモリモジュールの他のランクに属し、第２半導体メモリ装置１５４０で４Ｇｂ容量の第１メモリ領域１５４５と２Ｇｂ容量の第２メモリ領域１５５０も半導体メモリモジュールの他のランクに属することができる。例えば、第１半導体メモリ装置１５２０の４Ｇｂ容量の第１メモリ領域１５２５は、半導体メモリモジュールの第１ランクＲＡＮＫ１に相応し、第２半導体メモリ装置１５４０の４Ｇｂ容量の第１メモリ領域１５４５は半導体メモリモジュールの第２ランクＲＡＮＫ２に相応し、第１半導体メモリ装置１５２０の２Ｇｂ容量の第２メモリ領域１５３０と第２半導体メモリ装置１５４０の２Ｇｂ容量の第２メモリ領域１５５０は、半導体メモリモジュールの第３ランクＲＡＮＫ３に相応することができる。即ち、半導体メモリパッケージ１５００は実質的に半導体メモリモジュールの３つのランクで動作できる。
【０１３３】
半導体メモリパッケージ１５００で、第１半導体メモリ装置１５２０と第２半導体メモリ装置１５４０はＴＳＶが適用されたデュアル・ダイ・スタック形態で結合するものの、コマンドピンＣＭＤ、アドレスピンＡＤＤＲ、及びチップ入出力ピンＤＱ＿Ｇを共有することができる。一方、第２チップ選択信号ＣＳＳ１が第２半導体メモリ装置１５４０の入出力制御部１５９０に接続された複数のＴＳＶを通じて第１半導体メモリ装置１５２０の第２メモリ領域１５３０と、第２半導体メモリ装置１５４０の第２メモリ領域１５５０に共通に入力されるから、第１半導体メモリ装置１５２０の第２メモリ領域１５３０は、バンクアドレス、ローアドレスまたは、コラムアドレスで第２半導体メモリ装置１５４０の第２メモリ領域１５５０と区別されることができる。このために、半導体メモリパッケージ１５００には、パッケージ／ボンディングオプション、フューズオプション、チップカウンタなどのような手段が適用されることもできる。このように、半導体メモリパッケージ１５００が実質的に半導体メモリモジュールの３つのランクで動作するから、２つのランクで動作する半導体メモリモジュールと１つのランクで動作する半導体メモリモジュールを含む従来の半導体メモリパッケージの組合に比べてチャネル当り半導体メモリモジュールの個数が減少することができる。その結果、半導体メモリパッケージ１５００を含むシステムの全般的な性能は大きく向上することができる。
【０１３４】
図２２は図１２の半導体メモリパッケージで複数の半導体メモリ装置がＴＳＶが適用されたデュアル・ダイ・スタック形態で結合する他の例を示す図面である。
【０１３５】
図２２を参照すれば、半導体メモリパッケージ１６００は、第１半導体メモリ装置１６２０及び第２半導体メモリ装置１６４０がＴＳＶが適用されたデュアル・ダイ・スタック形態に結合し製造されることができる。この時、第１半導体メモリ装置１６２０はスレーブ装置に相応して、第２半導体メモリ装置１６４０はマスター装置に相応することができる。第２半導体メモリ装置１６４０には外部とインターフェースするための入出力制御部１６９０が備わることができる。前記入出力制御部１６９０は複数のＴＳＶを通じて第１半導体メモリ装置１６２０及び第２半導体メモリ装置１６４０に第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１及び第３チップ選択信号ＣＳＳ２、コマンドＣＭＤ、アドレスＡＤＤＲ、並びに／または、入出力データを提供することができる。実施形態により、半導体メモリパッケージ１６００は３つ以上の半導体メモリ装置（即ち、ダイ）を含むことができる。
【０１３６】
図２２に図示したように、第１半導体メモリ装置１６２０は２Ｇｂ容量の第１メモリ領域１６２５、２Ｇｂ容量の第２メモリ領域１６３０及び２Ｇｂ容量の第３メモリ領域１６３５を含み、第２半導体メモリ装置１６４０も２Ｇｂ容量の第１メモリ領域１６４５、２Ｇｂ容量の第２メモリ領域１６５０及び２Ｇｂ容量の第３メモリ領域１６５５を含むことができる。即ち、第１半導体メモリ装置１６２０及び第２半導体メモリ装置１６４０は、各々６Ｇｂ容量、即ち、インテリム集積度を有することができる。一方、半導体メモリパッケージ１６００は、第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１及び第３チップ選択信号ＣＳＳ２が入力されれば、第２半導体メモリ装置１６４０の入出力制御部１６９０に接続された複数のＴＳＶを通じて第１半導体メモリ装置１６２０及び第２半導体メモリ装置１６４０に第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１及び第３チップ選択信号ＣＳＳ２を提供することができる。従って、第１半導体メモリ装置１６２０及び第２半導体メモリ装置１６４０の第１メモリ領域１６２５、１６４５、第２メモリ領域１６３０、１６５０、及び、第３メモリ領域１６３５、１６５５は選択的に活性化することができる。このように、第１半導体メモリ装置１６２０で２Ｇｂ容量の第１メモリ領域１６２５、第２メモリ領域１６３０、第３メモリ領域１６３５は、半導体メモリモジュールの他のランクに属し、第２半導体メモリ装置１６４０で２Ｇｂ容量の第１メモリ領域１６４５、第２メモリ領域１６５０、第３メモリ領域１６５５も半導体メモリモジュールの他のランクに属することができる。例えば、第１半導体メモリ装置１６２０の２Ｇｂ容量の第１メモリ領域１６２５と第２半導体メモリ装置１６４０の２Ｇｂ容量の第１メモリ領域１６４５は、半導体メモリモジュールの第１ランクＲＡＮＫ１に相応し、第１半導体メモリ装置１６２０の２Ｇｂ容量の第２メモリ領域１６３０と第２半導体メモリ装置１６４０の２Ｇｂ容量の第２メモリ領域１６５０は半導体メモリモジュールの第２ランクＲＡＮＫ２に相応し、第１半導体メモリ装置１６２０の２Ｇｂ容量の第３メモリ領域１６３５と第２半導体メモリ装置１６４０の２Ｇｂ容量の第３メモリ領域１６５５は半導体メモリモジュールの第３ランクＲＡＮＫ３に相応することができる。即ち、半導体メモリパッケージ１６００は実質的に半導体メモリモジュールの３つのランクで動作できる。
【０１３７】
半導体メモリパッケージ１６００で、第１半導体メモリ装置１６２０と第２半導体メモリ装置１６４０はＴＳＶが適用されたデュアル・ダイ・スタック形態で結合するものの、コマンドピンＣＭＤ、アドレスピンＡＤＤＲ、及びチップ入出力ピンＤＱ＿Ｇを共有することができる。一方、第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２が、第２半導体メモリ装置１６４０の入出力制御部１６９０に接続された複数のＴＳＶを通じて第１半導体メモリ装置１６２０の第１メモリ領域１６２５、第２メモリ領域１６３０及び第３メモリ領域１６３５と、第２半導体メモリ装置１６４０の第１メモリ領域１６４５、第２メモリ領域１６５０、及び第３メモリ領域１６５５に共通に入力されるから、第１半導体メモリ装置１６２０の第１メモリ領域１６２５、第２メモリ領域１６３０、及び第３メモリ領域１６３５は、バンクアドレス、ローアドレスまたはコラムアドレスで第２半導体メモリ装置１６４０の第１メモリ領域１６４５、第２メモリ領域１６５０、及び第３メモリ領域１６５５と区別されることができる。このために、半導体メモリパッケージ１６００にはパッケージ／ボンディングオプション、フューズオプション、チップカウンタなどのような手段が適用されることもできる。このように、半導体メモリパッケージ１６００が実質的に半導体メモリモジュールの３つのランクで動作するから、２つのランクで動作する半導体メモリモジュールと１つのランクで動作する半導体メモリモジュールを含む従来の半導体メモリパッケージの組合に比べてチャネル当り半導体メモリモジュールの個数が減少することができる。その結果、半導体メモリパッケージ１６００を含むシステムの全般的な性能は大きく向上することができる。
【０１３８】
図２３は図１２の半導体メモリパッケージで複数の半導体メモリ装置が、ＴＳＶが適用されたデュアル・ダイ・スタック形態で結合するまた他の例を示す図面である。
【０１３９】
図２３を参照すれば、半導体メモリパッケージ１７００は、第１半導体メモリ装置１７２０及び第２半導体メモリ装置１７４０がＴＳＶが適用されたデュアル・ダイ・スタック形態に結合し製造されることができる。この時、第１半導体メモリ装置１７２０は、スレーブ装置に相応し、第２半導体メモリ装置１７４０は、マスター装置に相応することができる。第２半導体メモリ装置１７４０には外部とインターフェースするための入出力制御部１７９０が備わることができる。前記入出力制御部１７９０は、複数のＴＳＶを通じて第１半導体メモリ装置１７２０及び第２半導体メモリ装置１７４０に、第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１、コマンドＣＭＤ、アドレスＡＤＤＲ、並びに／または、入出力データを提供することができる。実施形態により、半導体メモリパッケージ１７００は３つ以上の半導体メモリ装置（即ち、ダイ）を含むことができる。
【０１４０】
図２３に図示したように、第１半導体メモリ装置１７２０は２Ｇｂ容量の第１メモリ領域１７２５、２Ｇｂ容量の第２メモリ領域１７３０、及び２Ｇｂ容量の第３メモリ領域１７３５を含み、第２半導体メモリ装置１７４０も２Ｇｂ容量の第１メモリ領域１７４５、２Ｇｂ容量の第２メモリ領域１７５０及び２Ｇｂ容量の第３メモリ領域１７５５を含むことができる。即ち、第１半導体メモリ装置１７２０及び第２半導体メモリ装置１７４０は、各々６Ｇｂ容量即ち、インテリム集積度を有することができる。一方、半導体メモリパッケージ１７００は、第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１が入力されれば、第２半導体メモリ装置１７４０の入出力制御部１７９０に接続された複数のＴＳＶを通じて第１半導体メモリ装置１７２０及び第２半導体メモリ装置１７４０に第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１を提供することができる。この時、第１半導体メモリ装置１７２０の第１メモリ装置１７２５、第２メモリ装置１７３０及び第３メモリ領域１７３５、並びに、第２半導体メモリ装置１７４０の第１メモリ装置１７４５、第２メモリ装置１７５０及び第３メモリ領域１７５５は、前記第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１の論理組合に基づいて選択的に活性化することができる。従って、第１半導体メモリ装置１７２０で２Ｇｂ容量の第１メモリ装置１７２５、第２メモリ装置１７３０及び第３メモリ領域１７３５は、半導体メモリモジュールの他のランクに属し、第２半導体メモリ装置１７４０で２Ｇｂ容量の第１メモリ装置１７４５、第２メモリ装置１７５０及び第３メモリ領域１７５５も半導体メモリモジュールの他のランクに属することができる。例えば、第１半導体メモリ装置１７２０の２Ｇｂ容量の第１メモリ領域１７２５と第２半導体メモリ装置１７４０の２Ｇｂ容量の第１メモリ領域１７４５は、半導体メモリモジュールの第１ランクＲＡＮＫ１に相応し、第１半導体メモリ装置１７２０の２Ｇｂ容量の第２メモリ領域１７３０と第２半導体メモリ装置１７４０の２Ｇｂ容量の第２メモリ領域１７５０は、半導体メモリモジュールの第２ランクＲＡＮＫ２に相応し、第１半導体メモリ装置１７２０の２Ｇｂ容量の第３メモリ領域１７３５と第２半導体メモリ装置１７４０の２Ｇｂ容量の第３メモリ領域１７５５は半導体メモリモジュールの第３ランクＲＡＮＫ３に相応することができる。即ち、半導体メモリパッケージ１７００は実質的に半導体メモリモジュールの３つのランクで動作できる。
【０１４１】
半導体メモリパッケージ１７００で、第１半導体メモリ装置１７２０と第２半導体メモリ装置１７４０はＴＳＶが適用されたデュアル・ダイ・スタック形態で結合するものの、コマンドピンＣＭＤ、アドレスピンＡＤＤＲ、及びチップ入出力ピンＤＱ＿Ｇを共有することができる。一方、第１チップ選択信号ＣＳＳ０及び第２チップ選択信号ＣＳＳ１が第２半導体メモリ装置１７４０の入出力制御部１７９０に接続された複数のＴＳＶを通じて第１半導体メモリ装置１７２０の第１メモリ装置１７２５、第２メモリ装置１７３０及び第３メモリ領域１７３５と、第２半導体メモリ装置１７４０の第１メモリ装置１７４５、第２メモリ装置１７５０及び第３メモリ領域１７５５に共通に入力されるから、第１半導体メモリ装置１７２０の第１メモリ装置１７２５、第２メモリ装置１７３０及び第３メモリ領域１７３５は、バンクアドレス、ローアドレスまたは、コラムアドレスで第２半導体メモリ装置１７４０の第１メモリ装置１７４５、第２メモリ装置１７５０及び第３メモリ領域１７５５と区別されることができる。このために、半導体メモリパッケージ１７００にはパッケージ／ボンディングオプション、フューズオプション、チップカウンタなどのような手段が適用されることもできる。このように、半導体メモリパッケージ１７００が実質的に半導体メモリモジュールの３つのランクで動作するから、２つのランクで動作する半導体メモリモジュールと１つのランクで動作する半導体メモリモジュールを含む従来の半導体メモリパッケージの組合に比べてチャネル当り半導体メモリモジュールの個数が減少することができる。その結果、半導体メモリパッケージ１７００を含むシステムの全般的な性能は大きく向上することができる。
【０１４２】
図２４は図１２の半導体メモリパッケージで複数の半導体メモリ装置がＴＳＶが適用されたデュアル・ダイ・スタック形態で結合するまた他の例を示す図面である。
【０１４３】
図２４を参照すれば、半導体メモリパッケージ１８００は、第１半導体メモリ装置１８２０及び第２半導体メモリ装置１８４０がＴＳＶが適用されたデュアル・ダイ・スタック形態に結合し製造されることができる。この時、第１半導体メモリ装置１８２０は、スレーブ装置に相応し、第２半導体メモリ装置１８４０はマスター装置に相応することができる。 第２半導体メモリ装置１８４０には外部とインターフェースするための入出力制御部１８９０が備わることができる。前記入出力制御部１８９０は、複数のＴＳＶを通じて第１半導体メモリ装置１８２０及び第２半導体メモリ装置１８４０に、第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１及び第３チップ選択信号ＣＳＳ２、コマンドＣＭＤ、アドレスＡＤＤＲ、並びに／または、入出力データを提供することができる。実施形態により、半導体メモリパッケージ１８００は３つ以上の半導体メモリ装置（即ち、ダイ）を含むことができる。
【０１４４】
図２４に図示したように、第１半導体メモリ装置１８２０は、２Ｇｂ容量の第１メモリ領域１８２５、２Ｇｂ容量の第２メモリ領域１８３０及び２Ｇｂ容量の第３メモリ領域１８３５を含み、第２半導体メモリ装置１８４０も、２Ｇｂ容量の第１メモリ領域１８４５、２Ｇｂ容量の第２メモリ領域１８５０及び２Ｇｂ容量の第３メモリ領域１８５５を含むことができる。即ち、第１半導体メモリ装置１８２０及び第２半導体メモリ装置１８４０は、各々６Ｇｂ容量即ち、インテリム集積度を有することができる。一方、半導体メモリパッケージ１８００は第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２が入力されれば、第２半導体メモリ装置１８４０の入出力制御部１８９０に接続された複数のＴＳＶを通じて第１半導体メモリ装置１８２０及び第２半導体メモリ装置１８４０に、第１チップ選択信号ＣＳＳ０、第２チップ選択信号ＣＳＳ１、及び第３チップ選択信号ＣＳＳ２を提供することができる。従って、第１半導体メモリ装置１８２０及び第２半導体メモリ装置１８４０の第１メモリ領域１８２５、１８４５、第２メモリ領域１８３０、１８５０、及び、第３メモリ領域１８３５、１８５５は、選択的に活性化することができる。このように、第１半導体メモリ装置１８２０で２Ｇｂ容量の第１メモリ領域１８２５、第２メモリ領域１８３０及び第３メモリ領域１８３５は、半導体メモリモジュールの他のランクに属し、第２半導体メモリ装置１８４０で２Ｇｂ容量の第１メモリ領域１８４５、第２メモリ領域１８５０及び第３メモリ領域１８５５も半導体メモリモジュールの他のランクに属することができる。例えば、第１半導体メモリ装置１８２０の２Ｇｂ容量の第１メモリ領域１８２５と第２半導体メモリ装置１８４０の２Ｇｂ容量の第１メモリ領域１８４５は、半導体メモリモジュールの第１ランクＲＡＮＫ１に相応して、第１半導体メモリ装置１８２０の２Ｇｂ容量の第２メモリ領域１８３０と第２半導体メモリ装置１８４０の２Ｇｂ容量の第２メモリ領域１８５０は、半導体メモリモジュールの第２ランクＲＡＮＫ２に相応し、第１半導体メモリ装置１８２０の２Ｇｂ容量の第３メモリ領域１８３５と第２半導体メモリ装置１８４０の２Ｇｂ容量の第３メモリ領域１８５５は、半導体メモリモジュールの第３ランクＲＡＮＫ３に相応することができる。即ち、半導体メモリパッケージ１８００は実質的に半導体メモリモジュールの３つのランクで動作できる。
【０１４５】
半導体メモリパッケージ１８００で、第１半導体メモリ装置１８２０と第２半導体メモリ装置１８４０は、ＴＳＶが適用されたデュアル・ダイ・スタック形態で結合するものの、コマンドピンＣＭＤ、及びアドレスピンＡＤＤＲを共有することができる。しかし、第１半導体メモリ装置１８２０と第２半導体メモリ装置１８４０は、チップ入出力ピンは共有しない。即ち、第１半導体メモリ装置１８２０は第１チップ入出力ピンＤＱ＿Ｇ１を有し、第２半導体メモリ装置１８４０は第２チップ入出力ピンＤＱ＿Ｇ２を有する。このように、第１半導体メモリ装置１８２０と第２半導体メモリ装置１８４０がチップ入出力ピンを共有しないので、第１半導体メモリ装置１８２０の第１メモリ領域１８２５、第２メモリ領域１８３０及び第３メモリ領域１８３５と、第２半導体メモリ装置１８４０の第１メモリ領域１８４５、第２メモリ領域１８５０及び第３メモリ領域１８５５は、バンクアドレス、ローアドレスまたは、コラムアドレスに区別する必要がない。その結果、半導体メモリパッケージ１８００にはパッケージ／ボンディングオプション、フューズオプション、チップカウンタなどのような手段が適用されないことがある。さらに、第１半導体メモリ装置１８２０と第２半導体メモリ装置１８４０がチップ入出力ピンを共有しないので、これらの間のシームレス動作が除去されてチャネル効率性が低下できないことがある。このように、半導体メモリパッケージ１８００が実質的に半導体メモリモジュールの３つのランクで動作するから、２つのランクで動作する半導体メモリモジュールと１つのランクで動作する半導体メモリモジュールを含む従来の半導体メモリパッケージの組合に比べてチャネル当り半導体メモリモジュールの個数が減少することができる。その結果、半導体メモリパッケージ１８００を含むシステムの全般的な性能は大きく向上することができる。
【０１４６】
図２５は本発明の実施形態に係る半導体メモリ装置の集積度増大方法を示すフローチャートである。
【０１４７】
図２５を参照すれば、半導体メモリ装置の集積度増大方法は２の指数ビットの集積度で形成された揮発性メモリセル、及び前記揮発性メモリセルのデータ入出力のための入出力端子を各々具備する複数のメモリ領域を１つのチップに形成（ステップＳ１２０）と、複数のメモリ領域の各々に備わった複数の入出力端子を半導体メモリ装置のチップ入出力端子として決定（ステップＳ１４０）することができる。この時、複数のメモリ領域の各々に備わった複数の入出力端子の個数は２の指数形態に決定されるが、それに限定されるのではない。一実施形態において、複数のメモリ領域を各々半導体メモリモジュールの同一ランクに結合することができる。この場合、複数のメモリ領域の各々に備わった入出力端子を同時にチップ入出力端子として動作させることができる。この時、チップ入出力端子の個数は複数のメモリ領域の各々に備わった入出力端子の個数の和に相応することができる。他の実施形態において、複数のメモリ領域を各々半導体メモリモジュールの他のランクに結合することができる。この場合、複数のメモリ領域の各々に備わった入出力端子を少なくとも１つ以上のチップ選択信号に応答して選択的にチップ入出力端子として動作させることができる。この時、チップ入出力端子の個数は複数のメモリ領域の各々に備わった入出力端子の個数に各々相応することができる。このように、半導体メモリ装置の集積度増大方法は２の指数ビットの集積度（即ち、標準集積度）を各々有する複数のメモリ領域を１つのチップに形成するので、複数のメモリ領域を含む半導体メモリ装置でとって２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは、０以上の整数として互いに相異する）の集積度、即ち、インテリム集積度を有するようにすることができる。また、半導体メモリ装置の集積度増大方法は、半導体メモリ装置にて複数のメモリ領域それぞれの入出力端子をチップ入出力端子として使わせることができる。その結果、図２５の集積度増大方法によって製造された半導体メモリ装置は従来の半導体メモリ装置に比べて小型で製造でき、電力消費をおさえることができる。ただし、これに対しては上述したことがあるので、それに対する重複する説明は省略することにする。
【０１４８】
図２６は図２５で複数のメモリ領域が半導体メモリモジュールのランクに接続される時、チップ入出力端子が決定される一例を示すフローチャートである。
【０１４９】
図２６を参照すれば、複数のメモリ領域が半導体メモリモジュールのランクに接続される形態により半導体メモリ装置のチップ入出力端子が決定されることができる。具体的に、半導体メモリ装置の集積度増大方法は半導体メモリモジュールを単一ランク、または、マルチ（例えば、デュアル）ランクに決定（ステップＳ２２０）することができる。この時、半導体メモリ装置の集積度増大方法は、複数のメモリ領域が半導体メモリモジュールの同一ランクに接続するかの可否を判断（ステップＳ２４０）し、複数のメモリ領域が各々半導体メモリモジュールの同一ランクに接続される場合に、複数のメモリ領域それぞれの入出力端子を同時に半導体メモリ装置のチップ入出力端子として動作（ステップＳ２６０）させ、複数のメモリ領域が各々半導体メモリモジュールの他のランクに接続されれば、複数のメモリ領域それぞれの入出力端子を少なくとも１つ以上のチップ選択信号に応答して選択的に半導体メモリ装置のチップ入出力端子として動作（ステップＳ２８０）させることができる。このように、半導体メモリ装置の集積度増大方法は複数のメモリ領域が各々半導体メモリモジュールの同一ランクに接続される場合にはチップ入出力端子の個数が複数のメモリ領域の各々に備わった入出力端子の個数の和に相応でき、複数のメモリ領域が各々半導体メモリモジュールの他のランクに接続される場合にはチップ入出力端子の個数が複数のメモリ領域の各々に備わった入出力端子の個数に各々相応することができる。ただし、これに対しては上述したことがあるので、それに対する重複する説明は省略することにする。
【０１５０】
図２７〜図３２は複数の半導体メモリ装置で構成される半導体メモリモジュールの例を示す図面である。
【０１５１】
図２７を参照すれば、半導体メモリモジュール１９００ａは、ＵＤＩＭＭ（Ｕｎｂｕｆｆｅｒｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）でありうる。半導体メモリモジュール１９００ａは、複数の半導体メモリパッケージ１９２０ａを含むことができ、半導体メモリパッケージ１９２０ａの各々は、少なくとも１つ以上の半導体メモリ装置を含むことができる。上述した通り、半導体メモリ装置は２の指数ビットの集積度を有する複数のメモリ領域を含むことによってインテリム集積度を有することができ、半導体メモリ装置のチップ入出力端子の個数もインテリム形態になることができる。一方、１つの半導体メモリパッケージ１９２０ａにおいて、内部の半導体メモリ装置のチップ入出力端子は内部の他の半導体メモリ装置のチップ入出力端子とチップ入出力ピンＤＱ＿Ｇに共通に接続されたり、または、選択的に接続されることができる。図２７に図示したように、半導体メモリパッケージ１９２０ａは、コマンド／アドレス伝送線ＣＡにツリー構造に接続されることができる。一実施形態において、データＤＡＴＡ、及び、コマンドＣＭＤ／アドレスＡＤＤＲ伝送にはメモリコントローラ（図示せず）または、半導体メモリモジュール１９００ａ内の所定の電源電圧から基準データ電圧、及び、基準コマンド／アドレス電圧を利用する擬似−差動シグナリング（ｐｓｅｕｄｏ−ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）が活用されることができる。
【０１５２】
図２８を参照すれば、半導体メモリモジュール１９００ｂは、ＵＤＩＭＭでありうる。半導体メモリモジュール１９００ｂは複数の半導体メモリパッケージ１９２０ｂを含むことができ、半導体メモリパッケージ１９２０ｂ各々は少なくとも１つ以上の半導体メモリ装置を含むことができる。上述した通り、半導体メモリ装置は２の指数ビットの集積度を有する複数のメモリ領域を含むことによってインテリム集積度を有することができ、半導体メモリ装置のチップ入出力端子の個数もインテリム形態になることができる。一方、１つの半導体メモリパッケージ１９２０ｂにおいて、内部の半導体メモリ装置のチップ入出力端子は内部の他の半導体メモリ装置のチップ入出力端子とチップ入出力ピンＤＱ＿Ｇに共通に接続されたり、または、選択的に接続されることができる。図２８に図示したように、コマンド／アドレス伝送線ＣＡは半導体メモリパッケージ１９２０ｂとフライ−バイ・デイジーチェーン方式（ｆｌｙ−ｂｙ ｄａｉｓｙ−ｃｈａｉｎ ｔｏｐｏｌｏｇｙ）に接続されることができ、コマンド／アドレス伝送線ＣＡの一端にはモジュール終端抵抗部１９３１ｂが位置することができる。一実施形態において、半導体メモリモジュール１９００ｂでは読み出し／書き込みレーベリング（ｒｅａｄ／ｗｒｉｔｅ ｌｅｖｅｌｉｎｇ）が遂行されることができる。
【０１５３】
図２９を参照すれば、半導体メモリモジュール１９００ｃは、ＲＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）でありうる。半導体メモリモジュール１９００ｃは、複数の半導体メモリパッケージ１９２０ｃを含むことができ、半導体メモリパッケージ１９２０ｃの各々は、少なくとも１つ以上の半導体メモリ装置を含むことができる。上述した通り、半導体メモリ装置は２の指数ビットの集積度を有する複数のメモリ領域を含むことによってインテリム集積度を有することができ、半導体メモリ装置のチップ入出力端子の個数もインテリム形態になることができる。一方、１つの半導体メモリパッケージ１９２０ｃにおいて、内部の半導体メモリ装置のチップ入出力端子は内部の他の半導体メモリ装置のチップ入出力端子とチップ入出力ピンＤＱ＿Ｇに共通に接続されたり、または、選択的に接続されることができる。図２９に図示したように、半導体メモリモジュール１９００ｃは、コマンド／アドレス伝送線ＣＡに接続されて半導体メモリパッケージ（１９２０ｃ）にコマンドＣＭＤ／アドレスＡＤＤＲを提供するコマンド／アドレスレジスタ１９３１ｃを含むことができ、コマンド／アドレス伝送線ＣＡの両断にはモジュール終端抵抗部１９３２ｃ、１９３３ｃが、位置することができる。一方、コマンド／アドレスレジスタ１９３１ｃは半導体メモリパッケージ１９２０ｃとデイジーチェーン方式で接続されることができる。
【０１５４】
図３０を参照すれば、半導体メモリモジュール１９００ｄは、ＲＤＩＭＭでありうる。半導体メモリモジュール１９００ｄは複数の半導体メモリパッケージ１９２０ｄを含むことができ、半導体メモリパッケージ１９２０ｄの各々は少なくとも１つ以上の半導体メモリ装置を含むことができる。上述した通り、半導体メモリ装置は２の指数ビットの集積度を有する複数のメモリ領域を含むことによってインテリム集積度を有することができ、半導体メモリ装置のチップ入出力端子の個数もインテリム形態になることができる。一方、１つの半導体メモリパッケージ１９２０ｄにおいて、内部の半導体メモリ装置のチップ入出力端子は内部の他の半導体メモリ装置のチップ入出力端子とチップ入出力ピンＤＱ＿Ｇに共通に接続されたり、または、選択的に接続されることができる。図３０に図示したように、半導体メモリモジュール１９００ｄは、コマンド／アドレス伝送線ＣＡに接続されて半導体メモリパッケージ１９２０ｄにコマンドＣＭＤ／アドレスＡＤＤＲを提供するコマンド／アドレスレジスタ１９３１ｄを含むことができ、コマンド／アドレス伝送線ＣＡの一端にはモジュール終端抵抗部１９３２ｄが位置することができる。一方、コマンド／アドレスレジスタ１９３１ｄは、半導体メモリパッケージ１９２０ｄとフライ−バイ・デイジーチェーン方式で接続されることができる。一実施形態において、半導体メモリモジュール１９００ｄでは読み出し／書き込みレーベリング（ｒｅａｄ／ｗｒｉｔｅ ｌｅｖｅｌｉｎｇ）が遂行されることができる。
【０１５５】
図３１を参照すれば、半導体メモリモジュール１９００ｅは、ＦＢＤＩＭＭ（Ｆｕｌｌｙ Ｂｕｆｆｅｒｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）でありうる。半導体メモリモジュール１９００ｅは、複数の半導体メモリパッケージ１９２０ｅを含むことができ、半導体メモリパッケージ１９２０ｅの各々は、少なくとも１つ以上の半導体メモリ装置を含むことができる。上述した通り、半導体メモリ装置は２の指数ビットの集積度を有する複数のメモリ領域を含むことによってインテリム集積度を有することができ、半導体メモリ装置のチップ入出力端子の個数もインテリム形態になることができる。一方、１つの半導体メモリパッケージ１９２０ｅにおいて、内部の半導体メモリ装置のチップ入出力端子は内部の他の半導体メモリ装置のチップ入出力端子とチップ入出力ピンに共通に接続されたり、または、選択的に接続されることができる。図３１に図示したように、半導体メモリモジュール１９００ｅは、メモリコントローラ（図示せず）から高速のパケットを受信して、パケットをコマンドＣＭＤ／アドレスＡＤＤＲ、及び、データＤＡＴＡに変換して半導体メモリパッケージ１９２０ｅに提供するハブ１９３１ｅを含むことができる。一実施形態において、ハブ１９３１ｅは、ＡＭＢ（Ａｄｖａｎｃｅｄ Ｍｅｍｏｒｙ Ｂｕｆｆｅｒ）でありうる。
【０１５６】
図３２を参照すれば、半導体メモリモジュール１９００ｆは、ＬＲＤＩＭＭ（Ｌｏａｄ Ｒｅｄｕｃｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）でありうる。半導体メモリモジュール１９００ｆは、複数の半導体メモリパッケージ１９２０ｆを含むことができ、半導体メモリパッケージ１９２０ｆの各々は、少なくとも１つ以上の半導体メモリ装置を含むことができる。上述した通り、半導体メモリ装置は２の指数ビットの集積度を有する複数のメモリ領域を含むことによってインテリム集積度を有することができ、半導体メモリ装置のチップ入出力端子の個数もインテリム形態になることができる。一方、１つの半導体メモリパッケージ１９２０ｆにおいて、内部の半導体メモリ装置のチップ入出力端子は内部の他の半導体メモリ装置のチップ入出力端子とチップ入出力ピンに共通に接続されたり、または、選択的に接続されることができる。図３２に図示したように、半導体メモリモジュール１９００ｆは、メモリコントローラ（図示せず）から複数の信号線を通じてコマンドＣＭＤ／アドレスＡＤＤＲ、及び、データＤＡＴＡを受信し、コマンドＣＭＤ／アドレスＡＤＤＲ、及び、データＤＡＴＡをバッファリングして半導体メモリパッケージ１９２０ｆに提供するバッファ１９３１ｆを含むことができる。この時、バッファ１９３１ｆと半導体メモリパッケージ１９２０ｆとの間のデータ伝送線は、ポイント・ツー・ポイント方式で接続されることができ、バッファ１９３１ｆと半導体メモリパッケージ１９２０ｆとの間のコマンド／アドレス伝送線は、マルチ−ドロップ方式、デイジーチェーン方式、または、フライ−バイ・デイジーチェーン方式で接続されることができる。このように、バッファ１９３１ｆが、コマンドＣＭＤ／アドレスＡＤＤＲ、及びデータＤＡＴＡを全部バッファリングし、メモリコントローラ（図示せず）はバッファ１９３１ｆのロードのみを駆動することによって半導体メモリモジュール１９００ｆとインターフェースすることができる。
【０１５７】
図３３は本発明の実施形態に係るメモリシステムを示すブロック図である。
【０１５８】
図３３を参照すれば、メモリシステム２０００は、メモリコントローラ２０２０、及び、少なくとも１つ以上の半導体メモリモジュール２０４０を含むことができる。実施形態により、少なくとも１つ以上の半導体メモリモジュール２０４０は、図２７〜図３２に図示された半導体メモリモジュール１９００ａ、１９００ｂ、１９００ｃ、１９００ｄ、１９００ｅ、１９００ｆに相応することができる。メモリコントローラ２０２０は、バス（ｂｕｓ）を通じて少なくとも１つ以上の半導体メモリモジュール２０４０に接続され、モジュール制御信号ＣＴＬ＿ＭＤを生成することによって少なくとも１つ以上の半導体メモリモジュール２０４０を制御することができる。上述した通り、半導体メモリモジュール２０４０は、複数の半導体メモリパッケージを含むことができ、半導体メモリパッケージ各々は少なくとも１つ以上の半導体メモリ装置を含むことができる。この時、半導体メモリ装置は、２の指数ビットの集積度で形成された揮発性メモリセル、及び、揮発性メモリセルのデータ入出力のための入出力端子を各々具備する複数のメモリ領域、並びに、外部から入力されるコマンド及びアドレスに基づいてメモリ領域にデータＷＤを書き込みするか、または、メモリ領域からデータＲＤを読み出しする動作を制御する少なくとも１つ以上の周辺領域を含むことができる。その結果、半導体メモリ装置はインテリム集積度を有することができ、半導体メモリ装置のチップ入出力端子の個数もインテリム形態になることができる。ただし、これに対しては上述したことがあるので、重複する説明は省略することにする。
【０１５９】
図３４は、図３３のメモリシステムを具備したモバイルシステムを示すブロック図である。
【０１６０】
図３４を参照すれば、モバイルシステム２１００は、プロセッサ２１１０、モデム２１２０、非揮発性メモリシステム２１３０、揮発性メモリシステム２１４０、入出力装置２１５０、及びパワーサプライ２１６０を含むことができる。この時、揮発性メモリシステム２１４０は、図３３のメモリシステム２０００に相応することができる。モバイルシステム２１００は、デジタルカメラ、携帯電話、スマートフォン、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、ＭＰ３プレーヤー、携帯用ゲームコンソール、ナビゲーションなどのような任意のモバイルシステムでありうる。
【０１６１】
プロセッサ２１１０は、特定計算またはタスクを遂行できる。例えば、プロセッサ２１１０は、インターネットブラウザ、３次元地図、ゲーム、動画などを提供するアプリケーションを実行することができる。プロセッサ２１１０は、アドレスバス、制御バス、及びデータバスなどを介して他の構成要素に接続されることができる。実施形態により、プロセッサ２１１０は、マイクロプロセッサ、中央処理装置などでありうる。モデム２１２０は、外部からデータを受信し、モバイルシステム２１００内から生成されたデータを送信することができる。例えば、モデム２１２０は、ＧＳＭ、ＧＰＲＳ、ＷＣＤＭＡ、ＨＳxＰＡなどの通信を支援するモデムプロセッサでありうる。実施形態により、プロセッサ２１１０とモデム２１２０は、１つのチップで具現されたり、または、各々別個のチップで具現されることができる。非揮発性メモリシステム２１３０は、モバイルシステム２１００の動作に必要なデータを保存することができる。実施形態により、非揮発性メモリシステム２１３０は、モバイルシステム２１００のブーティングのためのブーティングコードを保存することができる。例えば、非揮発性メモリシステム２１３０は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＦＧＭ（Ｎａｎｏ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｍｅｍｏｒｙ）、ＰｏＲＡＭ（Ｐｏｌｙｍｅｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などで具現されることができる。
【０１６２】
揮発性メモリシステム２１４０は、モデム２１２０により送受信されるデータ、及び／または、プロセッサ２１１０により処理されるデータを保存することができる。例えば、揮発性メモリ装置は、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、モバイルＤＲＡＭ（ｍｏｂｉｌｅ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などで具現されることができる。上述した通り、揮発性メモリシステム２１４０は、メモリコントローラ、及び、少なくとも１つ以上の半導体メモリモジュールを含むことができ、半導体メモリモジュールは複数の半導体メモリパッケージを含むことができ、半導体メモリパッケージ各々は少なくとも１つ以上の半導体メモリ装置を含むことができる。この時、半導体メモリ装置は、２の指数ビットの集積度で形成された揮発性メモリセル及び揮発性メモリセルのデータ入出力のための入出力端子を各々具備する複数のメモリ領域、並びに、外部から入力されるコマンド及びアドレスに基づいてメモリ領域にデータＷＤを書き込みするか、または、メモリ領域からデータＲＤを読み出しする動作を制御する少なくとも１つ以上の周辺領域を含むことができる。その結果、半導体メモリ装置はインテリム集積度を有することができ、半導体メモリ装置のチップ入出力端子の個数もインテリム形態になることができる。ただし、これに対しては上述したことがあるので、重複する説明は省略することにする。
【０１６３】
入出力装置２１５０は、タッチスクリーン、タッチパッド、キーパッドなどのような入力手段、並びに、プリンタ及びディスプレイなどのような出力手段を含むことができる。パワーサプライ２１６０は、モバイルシステム２１００の動作に必要なパワーを供給することができる。モバイルシステム２１００は、多様な形態のパッケージを利用して実装されることができるが、例えば、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ＢＧＡｓ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、ＣＳＰｓ（Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ−Ｐａｃｋ）、ＳＯＩＣ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ−Ｐａｃｋ）、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）などのようなパッケージが利用されることができる。
【０１６４】
図３５は図３３のメモリシステムを具備したコンピューティングシステムを示すブロック図である。
【０１６５】
図３５を参照すれば、コンピューティングシステム２２００は、プロセッサ２２１０、入出力ハブ２２２０、入出力コントローラハブ２２３０、少なくとも１つ以上の半導体メモリモジュール２２４０、及びグラフィックカード２２５０を含むことができる。実施形態により、コンピューティングシステム２２００は、パーソナルコンピュータ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）、サーバーコンピュータ（ｓｅｒｖｅｒ ｃｏｍｐｕｔｅｒ）、ワークステーション（ｗｏｒｋｓｔａｔｉｏｎ）、ノートパソコン（ｌａｐｔｏｐ）などのような任意のコンピューティングシステムでありうる。
【０１６６】
プロセッサ２２１０は、特定計算またはタスクを遂行できる。例えば、プロセッサ２２１０は、マイクロプロセッサ、または、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＣＰＵ）でありうる。実施形態により、プロセッサ２２１０は、１つのプロセッサコア（ｐｒｏｃｅｓｓｏｒ ｃｏｒｅ）を含むか、または、複数のプロセッサコアを含むことができる。例えば、プロセッサ２２１０は、デュアルコア、クアッドコア、ヘキサコアなどのマルチコアを含むことができる。一方、図３５には１つのプロセッサ２２１０が図示されているが、コンピューティングシステム２２００は、複数のプロセッサを含むことができる。実施形態により、プロセッサ２２１０は、内部または外部にキャッシュメモリ（ｃａｃｈｅ ｍｅｍｏｒｙ）をさらに含むことができる。プロセッサ２２１０は、モジュール制御信号を生成することによって半導体メモリモジュール２２４０を制御するメモリコントローラ２２１１を含むことができる。プロセッサ２２１０に含まれたメモリコントローラ２２１１は、集積メモリコントローラ（Ｉｎｔｅｇｒａｔｅｄ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ；ＩＭＣ）と命名することができる。メモリコントローラ２２１１と半導体メモリモジュール２２４０との間のメモリインターフェースは複数の信号線を含む１つのチャネルまたは複数のチャネルで具現されることができる。実施形態により、メモリコントローラ２２１１は、入出力ハブ２２２０内に位置することもできるので、メモリコントローラ２２１１を含む入出力ハブ２２２０は、メモリコントローラハブ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ Ｈｕｂ；ＭＣＨ）と命名することができる。
【０１６７】
半導体メモリモジュール２２４０は、複数の半導体メモリパッケージを含むことができ、半導体メモリパッケージの各々は、少なくとも１つ以上の半導体メモリ装置を含むことができる。この時、半導体メモリ装置は、２の指数ビットの集積度で形成された揮発性メモリセル及び揮発性メモリセルのデータ入出力のための入出力端子を各々具備する複数のメモリ領域、並びに、外部から入力されるコマンド及びアドレスに基づいてメモリ領域に、データＷＤを書き込みするか、または、メモリ領域からデータＲＤを読み出しする動作を制御する少なくとも１つ以上の周辺領域を含むことができる。その結果、半導体メモリ装置はインテリム集積度を有することができて、半導体メモリ装置のチップ入出力端子の個数もインテリム形態になることができる。入出力ハブ２２２０は、グラフィックカード２２５０のような装置とプロセッサ２２１０の間のデータ伝送を管理することができる。入出力ハブ２２２０は、多様な方式のインターフェースを通じてプロセッサ２２１０に接続されることができる。例えば、入出力ハブ２２２０とプロセッサ２２１０は、ＦＳＢ（Ｆｒｏｎｔ Ｓｉｄｅ Ｂｕｓ）、システムバス（Ｓｙｓｔｅｍ Ｂｕｓ）、ハイパートランスポート（ＨｙｐｅｒＴｒａｎｓｐｏｒｔ）、ＬＤＴ（Ｌｉｇｈｔｎｉｎｇ Ｄａｔａ Ｔｒａｎｓｐｏｒｔ）、ＱＰＩ（ＱｕｉｃｋＰａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ）、ＣＳＩ（Ｃｏｍｍｏｎ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）などの多様な標準のインターフェースに接続されることができる。また、入出力ハブ２２２０は、装置との多様なインターフェースを提供することができる。例えば、入出力ハブ２２２０は、ＡＧＰ（Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ）インターフェース、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｆａｃｅ−Ｅxｐｒｅｓｓ）、ＣＳＡ（Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｓｔｒｅａｍｉｎｇ Ａｒｃｈｉｔｅｃｔｕｒｅ）インターフェースなどを提供することができる。図３５には１つの入出力ハブ２２２０が図示されているが、コンピューティングシステム２２００は、複数の入出力ハブを含むことができる。
【０１６８】
グラフィックカード２２５０は、ＡＧＰまたはＰＣＩｅを通じて入出力ハブ２２２０と接続されることができる。グラフィックカード２２５０は、画像を表示するためのディスプレイ装置（図示せず）を制御することができる。グラフィックカード２２５０は、イメージデータ処理のための内部プロセッサなどを含むことができる。実施形態により、入出力ハブ２２２０は、入出力ハブ２２２０の外部に位置したグラフィックカード２２５０に代わって内部にグラフィック装置を含むことができる。入出力ハブ２２２０に含まれたグラフィック装置は、集積グラフィック（ｉｎｔｅｇｒａｔｅｄ ｇｒａｐｈｉｃｓ）と命名することができる。また、メモリコントローラ及びグラフィック装置を含む入出力ハブ２２２０は、ＧＭＣＨ（Ｇｒａｐｈｉｃｓ ａｎｄ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ Ｈｕｂ）と命名することができる。入出力コントローラハブ２２３０は、多様なシステムインターフェースが効率的に動作するようにデータバッファリング、及び、インターフェース仲裁を遂行できる。入出力コントローラハブ２２３０は、内部バスを通じて入出力ハブ２２２０と接続されることができる。例えば、入出力ハブ２２２０と入出力コントローラハブ２２３０は、ＤＭＩ（Ｄｉｒｅｃｔ Ｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）、ハブインターフェース、ＥＳＩ（Ｅｎｔｅｒｐｒｉｓｅ Ｓｏｕｔｈｂｒｉｄｇｅ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩｅなどを介して接続されることができる。入出力コントローラハブ２２３０は周辺装置との多様なインターフェースを提供することができる。例えば、入出力コントローラハブ２２３０は、汎用直列バス（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ；ＵＳＢ）ポート、直列ＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ；ＳＡＴＡ）ポート、ＧＰＩＯ（Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）、ＬＰＣ（Ｌｏｗ Ｐｉｎ Ｃｏｕｎｔ）バス、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ、ＰＣＩｅなどを提供することができる。
【０１６９】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１７０】
本発明は揮発性メモリセルを具備する半導体メモリ装置及びこれを含むシステムに適用することができる。例えば、本発明は携帯電話、スマートフォン、ＰＤＡ、ＰＭＰ、デジタルカメラ、ビデオカメラ、パーソナルコンピュータ、サーバー用コンピュータ、ワークステーション、ノートパソコン、デジタルＴＶ、セットトップボックス、ＭＰ３プレーヤー、携帯用ゲームコンソール、ナビゲーションシステムなどに利用されることができる。
【符号の説明】
【０１７１】
１００ 半導体メモリ装置
１２０ 複数のメモリ領域
１４０ 周辺領域
５００ 半導体メモリ装置
５２０ 複数のメモリ領域
５４０ 複数の周辺領域

【特許請求の範囲】
【請求項１】
２の指数ビット（ｂｉｔ）の集積度（ｄｅｎｓｉｔｙ）で形成された揮発性メモリセル及び前記揮発性メモリセルのデータ入出力のための入出力端子を各々具備し、１つのチップ（ｃｈｉｐ）に形成することによってインテリム集積度（ｉｎｔｅｒｉｍ ｄｅｎｓｉｔｙ）を有する複数のメモリ領域と、
外部から入力されるコマンド（ｃｏｍｍａｎｄ）及びアドレス（ａｄｄｒｅｓｓ）に基づいて前記メモリ領域にデータを書き込み（ｗｒｉｔｅ）したり、または、前記メモリ領域からデータを読み出し（ｒｅａｄ）する動作を制御する少なくとも１つ以上の周辺領域と、を含み、
前記メモリ領域は、
２^ｍ（ただし、ｍは０以上の整数）ビットの集積度で形成された第１揮発性メモリセル及び前記第１揮発性メモリセルのデータ入出力のための第１入出力端子を具備する第１メモリ領域と、
２^ｎ（ただし、ｎはｍと相異する０以上の整数）ビットの集積度で形成された第２揮発性メモリセル及び前記第２揮発性メモリセルのデータ入出力のための第２入出力端子を具備する第２メモリ領域と、を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項２】
前記第１入出力端子の個数と前記第２入出力端子の個数は、各々２の指数形態に決定されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１入出力端子の個数と前記第２入出力端子の個数は、互いに相異することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第１メモリ領域と前記第２メモリ領域は半導体メモリモジュールの同一ランク（ｒａｎｋ）に属することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記第１入出力端子及び前記第２入出力端子は、同時にチップ入出力端子として動作することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記チップ入出力端子の個数は、前記第１入出力端子の個数と前記第２入出力端子の個数の和に相応することを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第１メモリ領域と前記第２メモリ領域は、半導体メモリモジュールの他のランクに属することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記第１入出力端子及び前記第２入出力端子は、少なくとも１つ以上のチップ選択信号に応答して、選択的にチップ入出力端子として動作することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記チップ入出力端子の個数は、前記第１入出力端子の個数または前記第２入出力端子の個数に相応することを特徴とする請求項８に記載の半導体メモリ装置。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【公開番号】特開２０１２−２４８１９２（Ｐ２０１２−２４８１９２Ａ）
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願番号】特願２０１２−１１９４５７（Ｐ２０１２−１１９４５７）
【出願日】平成２４年５月２５日（２０１２．５．２５）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
２．ＦＲＡＭ
３．ＧＳＭ
４．ＷＣＤＭＡ
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ　Ｅｌｅｃｔｒｏｎｉｃｓ　Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ　ｏｆ　Ｋｏｒｅａ
【Ｆターム（参考）】