【課題】データ処理性能の低下を防止可能な半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置は、インターフェイス回路１０５−１，１０５−２と、インターフェイス回路１０５−１に第１のデータバスを介して結合されると共に、インターフェイス回路１０５−１から出力される第１のアクセス制御信号に結合されたメモリコア１０６−１と、インターフェイス回路１０５−２に第２のデータバスを介して結合されたメモリコア１０６−２と、第１のアクセス制御信号、又は、インターフェイス回路１０５−２から出力される第２のアクセス制御信号を選択的にメモリコア１０６−２に結合させる選択回路１０７−１と、を備える。 （もっと読む）

【課題】半導体メモリ装置、半導体メモリパッケージ、及び半導体メモリ装置の集積度増大方法を提供すること。
【解決手段】半導体メモリ装置は、２の指数ビットの集積度で形成された揮発性メモリセル及び揮発性メモリセルのデータ入出力のための入出力端子を各々具備し、１つのチップに形成することによってインテリム集積度（ｉｎｔｅｒｉｍ ｄｅｎｓｉｔｙ）を有する複数のメモリ領域、並びに、外部から入力されるコマンド及びアドレスに基づいて複数のメモリ領域にデータを書き込みするか、または、複数のメモリ領域からデータを読み出しする動作を制御する少なくとも１つ以上の周辺領域を含む。従って、半導体メモリ装置は、インテリム集積度、即ち、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは０以上の整数として互いに相異する）の集積度を有することができる。 （もっと読む）

【課題】異なる種類のメモリを積層させたメモリ装置を提供する。
【解決手段】メモリ装置１００は、互いに異なる種類の２つのメモリセルアレイを積層して構成されたメモリセルアレイ１０を備える。互いに異なる種類の２つのメモリセルアレイそれぞれには、それぞれに対応するワード線が上記マトリクスの行方向に延設されている。また、互いに異なる種類の２つのメモリセルアレイにおける上記マトリックスの列方向に延設されたデータ転送線は、互いに異なる種類の２つのメモリセルアレイにおいて共用されている。メモリ層選択部２６は、互いに異なる種類の２つのメモリセルアレイのいずれか一方を選択する。Ｘデコーダ２５は、メモリ層選択部２６の選択にしたがって、それぞれに対応するワード線を通じて互いに異なる種類の２つのメモリセルアレイに各処理に応じた電圧を供給する。 （もっと読む）

【課題】入力データの取りこぼしを発生させることなく入力バッファの消費電力を低減する。
【解決手段】アドレスサイクル識別回路７４は、書き込み先アドレスの入力サイクルの終了を検知してチップ選択信号の出力タイミングよりも早いタイミングでアドレス最終サイクル信号を出力し、バッファ制御部（アンド回路７５、オア回路７６、オア回路７２）は、アドレス最終サイクル信号がＨｉｇｈとなっている間、チップ選択信号の状態に関わらず入力バッファ６１を活性状態とする。 （もっと読む）

【課題】半導体記憶装置及びその制御方法において、消費電力の更なる削減を可能とすることを目的とする。
【解決手段】アドレスで指定される複数の記憶素子を有し複数のアドレス毎にブロックに分割された記憶部と、書き込みアドレス信号を前記アドレスにデコードするアドレスデコード回路と、書き込みデータを前記記憶部の各アドレスが含まれるブロックに入力すると共に複数の転送バッファを有する書き込み信号路と、前記アドレスデコード回路でデコードされたアドレスが含まれるブロック以外のブロックに対して、前記書き込みデータを入力する書き込み信号路中の転送バッファを、非動作状態に制御するバッファ制御部を備えるようにする。 （もっと読む）

【課題】半導体記憶装置のシリアル入出力アクセスを高速化する。
【解決手段】半導体記憶装置５０には、メモリ部、センスアンプ部、及びシフトレジスタがｎ段配置形成される。ｎ個のシフトレジスタ３ａ、シフトレジスタ３ｂ、・・・、シフトレジスタ３ｎは、左端部側で接続される。ｎ個のシフトレジスタ３ａ、シフトレジスタ３ｂ、・・・、シフトレジスタ３ｎには、信号処理部と反転型信号処理部がそれぞれ隣接配置され、入力信号側に対して奇数番目の信号処理部どうしが接続され、入力信号側に対して偶数番目の反転型信号処理部どうしが接続され、入力信号側に対して端部の信号処理部と入力信号側に対して端部の反転型信号処理部が接続される。信号処理部には論理回路部１２ａとフリップフロップＦＦａが設けられ、反転型信号処理部には反転型論理回路部１２ｂと反転型フリップフロップＦＦｂが設けられる。 （もっと読む）

【課題】 入力バス幅＜出力バス幅となるFIFOにおいて、データ処理単位によりFIFO内に有効データ格納量が出力バス幅に満たない半端な量しか存在しない場合に、データ処理単位に依存せずFIFO内有効データを正確に読み出したい。
【解決手段】 FIFOに対してダミーデータの書き込み手段を設けて、出力バス幅に満たない分のデータをダミーデータで埋めることで、データ読み出しを可能とする。またダミーデータの書き込み回数から出力データのうち実際に有効なデータが何bitであるかを知ることができる。 （もっと読む）

【課題】複数のメモリの内の第１メモリとは異なる他のメモリが放出する熱の影響を受けて、第１メモリのリフレッシュ動作の性能が劣ることを防止することができる積層型メモリ装置及びそのリフレッシュ動作制御方法を提供する。
【解決手段】所定の周期でメモリセルのリフレッシュ動作が必要な第１メモリ２０を含む複数のメモリ２０、４０がマザー基板１０の上に積層され、ワイヤボンディングによってマザー基板上の電極端子１１に複数のメモリ２０、４０が共通接続された積層型メモリ装置１において、積層された複数のメモリの内の最下層に、第１メモリ２０を配置した。 （もっと読む）

【課題】半導体装置の生産コストを低減できる。
【解決手段】本発明の例に関わる半導体装置は、パッケージ基板と、パッケージ基板上に配置される不揮発性半導体メモリチップ２０と、不揮発性半導体メモリチップ２０上に配置され、変更可能な複数の機能を有する揮発性半導体メモリチップとを具備し、不揮発性半導体メモリチップ２０は、揮発性半導体メモリチップを制御するための制御回路３０を有し、揮発性半導体メモリチップの選択可能な複数の機能は、制御回路３０に入力された制御信号に基づいて、選択される。 （もっと読む）

【課題】集積回路メモリデバイス、および、単一の集積回路メモリデバイス内における複数のメモリタイプへのアクセスを提供する。
【解決手段】メモリデバイスは、エミュレートされる第１のメモリ領域およびエミュレートされる第２のメモリ領域を有する不揮発性メモリアレイと、インターフェースを有するコントローラとを備えている。メモリデバイスは、エミュレートされる第１のメモリタイプ、およびエミュレートされる第２のメモリタイプをエミュレートするように構成されている。メモリデバイスはさらに、メモリデバイスがエミュレートされる第１のメモリタイプをエミュレートする時にエミュレートされる第１のメモリ領域内にデータを記憶するように構成されており、また、メモリデバイスがエミュレートされる第２のメモリタイプをエミュレートする時にエミュレートされる第２のメモリ領域内にデータを記憶するように構成されている。 （もっと読む）