【課題】少ない数のコマンド端子を用いて、半導体メモリを効率よくアクセスする。
【解決手段】半導体メモリＭＥＭは、選択信号に応じて選択される１つが動作し、複数の第１コマンド端子ＣＭＤ０、ＣＭＤ１にそれぞれ供給される複数の第１コマンド信号を受け、受けた第１コマンド信号を出力する複数の第１選択部ＳＥＬ０、ＳＥＬ１と、第１選択部の出力に接続され、第１コマンド端子の数より多く、少なくとも１つが第１選択部の複数に共通に接続され、第１選択部の１つから出力される第１コマンド信号を、第１同期信号ＳＹＮＣ１に応答して保持し、第２コマンド信号として出力する複数の保持部ＨＬＤ０、ＨＬＤ１、ＨＬＤ２と、第２コマンド信号に応じた動作制御信号ＣＮＴを、第１同期信号に比べて発生頻度が低い第２同期信号ＳＹＮＣ２に応答して出力する動作制御部ＯＰＣと、動作制御信号に応じてアクセスされるメモリセルＭＣとを有している。 （もっと読む）

【課題】小規模な論理回路によって基準レイテンシとオフセットレイテンシを用いた演算を行う。
【解決手段】例えば、基準レイテンシＣＬの値を示す複数のビットＡ０〜Ａ３のそれぞれと、オフセットレイテンシＳＲＬの値を示す複数のビットＣ０〜Ｃ２のそれぞれと、を論理合成して複数の制御信号Ｅ０〜Ｅ３を生成する論理回路１００と、複数の制御信号Ｅ０〜Ｅ３をデコードして複数の制御信号ＵＬＰＣＬ４〜ＵＬＰＣＬ１５を生成する論理回路２００とを備える。本発明によれば、基準レイテンシＣＬの値とオフセットレイテンシＳＲＬの値をデコードする前に演算していることから、より小規模な論理回路によって調整レイテンシＵＬＰＣＬを算出することが可能となる。 （もっと読む）

【課題】独立パーシャルアレイリフレッシュ機能を有する改善されたダイナミックランダムアクセスメモリ(DRAM)を提供する。
【解決手段】DRAMデバイスが、複数のメモリサブブロックを有する。各サブブロックは、複数のワード線を有し、これらのワード線に、複数のデータ記憶セルが接続される。パーシャルアレイセルフリフレッシュ(PASR)構成セッティングが、独立に作られる。PASRセッティングに従って、メモリサブブロックが、リフレッシュのためにアドレッシングされる。PASRセッティングは、メモリコントローラによって作られる。サブブロックアドレスのすべての種類の組合せを選択することができる。したがって、メモリサブブロックは、完全に独立にリフレッシュされる。データ保持に関するユーザ選択可能メモリアレイは、特に低消費電力モバイル応用の有効なメモリ制御プログラミングをもたらす。 （もっと読む）

【課題】Ｙ方向に隣接する２つの回路ブロックに対しＸ方向に延在する制御線からタイミング信号を同時に供給する。
【解決手段】例えば、Ｙ方向に配列されたポートＰＴ１，ＰＴ２と、ポートＰＴ１，ＰＴ２にそれぞれ接続された回路Ｃ１，Ｃ２と、Ｘ方向に延在し回路Ｃ１，Ｃ２それぞれに含まれるサブ回路ＳＣ１，ＳＣ２を共通に制御する制御線ＣＴＬ１を備える。サブ回路ＳＣ１，ＳＣ２のＹ方向における中間座標である座標Ｙ１は、ポートＰＴ１，ＰＴ２のＹ方向における中間座標Ｙ０とは異なる。制御線ＣＴＬ１からサブ回路ＳＣ１，ＳＣ２へのＹ方向における距離は互いに等しい。本発明によれば回路Ｃ１，Ｃ２の動作タイミングを正確に一致させることが可能となる。しかも、複数の制御線を必要とする場合であっても、制御線ごとに対応するサブ回路までの距離を一定とすることが可能となる。 （もっと読む）

【課題】セルフリフレッシュモードにエントリしている期間中においてもデータ端子のインピーダンス制御を可能とする。
【解決手段】例えば、コントローラ５０は、半導体装置１０に対してセルフリフレッシュコマンドＳＲＥを発行することによってセルフリフレッシュモードにエントリさせる。半導体装置１０は、インピーダンス制御信号ＯＤＴを受信する入力バッファ回路７２をセルフリフレッシュモード中においても常時活性化させるとともに、セルフリフレッシュモード中においては、内部クロック信号ＩＣＬＫ０に同期してインピーダンス制御信号ＩＯＤＴ０をラッチするラッチ回路８４をバイパスさせる。これにより、外部クロック信号ＣＫを使用することなく、セルフリフレッシュモード中におけるインピーダンス制御信号ＯＤＴの入力が可能となる。 （もっと読む）

【課題】モノランクとマルチランクとに互換可能なメモリ装置を提供する。
【解決手段】モノランクとマルチランクとに互換可能なメモリ装置に係り、該メモリ装置は、多数層のメモリレイヤを積層し、該メモリ装置は、チップ識別信号及びモノランクまたはマルチランクを決定するモード信号に応答し、アドレス信号またはチップ選択信号を受信し、多数層のメモリレイヤは、アドレス信号によってアクセスされるモノランクで動作するか、あるいはチップ選択信号によってアクセスされるマルチランクで動作する。 （もっと読む）

【課題】メモリセルアレイと入出力バッファ間の遅延の最大値を抑制し高速に入出力動作が行える半導体記憶装置を提供する。
【解決手段】複数のメモリセルアレイが配置されたメモリセルアレイ部と、外部入出力回路が配置された周辺回路部と、複数のメモリセルアレイと周辺回路部とを接続する内部バス４と、を備え、周辺回路部は、複数の外部入出力バッファ２３と、メモリセルアレイとの間で内部バスを並列に入出力するデータと複数の外部入出力バッファを直列に入出力するデータとを相互に変換する複数のバスインターフェース回路２４と、を備え、複数のバスインターフェース回路間の距離ｄ１が、複数の外部入出力バッファ間の距離ｄ２及び内部バスの配線幅の最大値ｄ３より狭くなるように、複数のバスインターフェース回路２４は、内部バス４と複数の外部入出力バッファとの間にまとめて配置されている。 （もっと読む）

【課題】半導体メモリ装置、半導体メモリパッケージ、及び半導体メモリ装置の集積度増大方法を提供すること。
【解決手段】半導体メモリ装置は、２の指数ビットの集積度で形成された揮発性メモリセル及び揮発性メモリセルのデータ入出力のための入出力端子を各々具備し、１つのチップに形成することによってインテリム集積度（ｉｎｔｅｒｉｍ ｄｅｎｓｉｔｙ）を有する複数のメモリ領域、並びに、外部から入力されるコマンド及びアドレスに基づいて複数のメモリ領域にデータを書き込みするか、または、複数のメモリ領域からデータを読み出しする動作を制御する少なくとも１つ以上の周辺領域を含む。従って、半導体メモリ装置は、インテリム集積度、即ち、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは０以上の整数として互いに相異する）の集積度を有することができる。 （もっと読む）

【課題】積層型の半導体装置においていずれかのバンクがアクティブ状態であるか否かを判定する。
【解決手段】バンクアドレス信号ＢＡ及びアクティブ信号ＡＣＴ０を出力するインターフェースチップＩＦと、インターフェースチップＩＦに積層され、それぞれ対応するバンクアドレス信号ＢＡ及びアクティブ信号ＡＣＴ０を受けて独立にアクティブ状態となる複数のメモリバンクを備えるコアチップＣＣ０〜ＣＣ７とを備える。コアチップＣＣ０〜ＣＣ７は、其々に含まれる複数のメモリバンクの少なくとも１つがアクティブ状態であるか否かを示すローカルバンクアクティブ信号ＭＣＩＤＴをインターフェースチップＩＦに其々出力し、インターフェースチップＩＦは、ローカルバンクアクティブ信号ＭＣＩＤＴの少なくとも１つが活性状態を示すときにバンクアクティブ信号ＰＭＣＩＴを活性化させる。 （もっと読む）

【課題】センスアンプのイコライズ速度を高めつつ、イコライズ動作とワード線のリセット動作との同期を取る。
【解決手段】ビット線対ＢＬＴ，ＢＬＢをイコライズするイコライズ回路を含むセンスアンプＳＡと、イコライズ信号ＥＱＢの振幅をＶＤＤレベルに変換するイコライズ制御回路６４と、タイミング信号に基づいてサブワード線ＳＷＬを制御するワードドライバＷＤとを備える。ワードドライバＷＤは、ＶＤＤレベルに応じてサブワード線ＳＷＬの動作タイミングを変化させるためのレベルシフト回路ＬＶ１を含んでおり、これによりＶＤＤレベルが変化した場合であっても、イコライズ動作の完了タイミングとサブワード線のリセットタイミングが連動する。 （もっと読む）

【課題】複数のランクに分類された積層型の半導体装置において、異なるランクに対して連続アクセスされた場合のデータの衝突を防止する。
【解決手段】ライトデータを伝送する貫通電極ＴＳＶＷとリードデータを伝送する貫通電極ＴＳＶＲとをそれぞれ有する互いに積層された複数のコアチップＣＣ０〜ＣＣ７と、これらコアチップＣＣ０〜ＣＣ７に共通接続されたインターフェースチップＩＦとを備える。インターフェースチップＩＦは、データ入出力端子１６と、データ入出力端子と貫通電極ＴＳＶＷとの間に設けられた５２入力バッファと、データ入出力端子１６と貫通電極ＴＳＶＲの間に設けられた出力バッファ５１とを有する。本発明によれば、ライトデータとリードデータを互いに異なる貫通電極を介して伝送していることから、異なるランクに対して連続アクセスされた場合であってもデータの衝突が生じない。 （もっと読む）

【課題】チップの入出力構成が異なる場合でも、高い順応性を有し、異なる仕様を構成可能な半導体デバイスを提供する。
【解決手段】内部回路と、内部回路とデバイスの外部とでデータ、アドレス、コマンドまたは電圧の入力、出力または入出力を行う複数の入出力端子３１と、複数の入出力端子３１の各経路を内部回路の各々が接続された複数の内部経路に選択的に接続させるセレクタ５０と、セレクタ５０を制御して、データ、アドレス、コマンドまたは電圧と端子との対応関係を変更する経路制御回路（経路選択信号発生回路７０）と、を有する。 （もっと読む）

【課題】フラッシュメモリのアクセス時間とＳＤＲＡＭのアクセス時間との整合を図り、大容量フラッシュメモリを含むメモリモジュールとコントローラを提供する。
【解決手段】フラッシュメモリと、ＳＤＲＡＭと、フラッシュメモリ及びＳＤＲＡＭの夫々のアクセスを制御し、外部からのストア命令に従って、ＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送するための制御回路とそれに結合された複数の入出力端子を含む。制御回路は、ストア命令に従ってＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送している間に、ＳＤＲＡＭからのデータ読出し命令が入力された場合において、そのデータ転送を中断し、読み出し命令に従ってＳＤＲＡＭに記憶されるデータを外部に出力するよう制御する。 （もっと読む）

【課題】単一の半導体メモリチップを互いに異なるピン配列を備えたパッケージに実装する場合に、半導体メモリチップのパッド数の増加を防止する。
【解決手段】製品指定情報が、ボンディンク回路、ヒューズ回路等の製品指定情報回路２２８から与えられる。デコーダ回路２２４は、この製品指定情報をデコードして、該デコード結果に応じて複数の信号回路２２０の１つを選択的にチップ・パッド２１０に接続する。 （もっと読む）

【課題】ＤＤＰ構造の半導体モジュールにおいて、上下のメモリのいずれにおいても、基板との間の信号経路を、ＤＱ信号とＤＱＳ信号とで等長にすること。
【解決手段】本発明の半導体装置は、×Ｎ動作から×Ｍ（Ｍ＝Ｎ／２）動作への切替を指示する信号が入力される入力端子と、偶数番目のＤＱピンまたは奇数番目のＤＱピンを指示する切替信号が入力される入力端子と、ＤＱＳピンからＤＱＳ信号が供給されると、供給されたＤＱＳ信号にしたがって、対応するＤＱピンを介してＤＱ信号を入出力するＮ個のＤＱ制御回路と、×Ｍ動作時に、偶数番目のＤＱピンが指示された場合、偶数番目のＤＱピンに対応するＤＱ制御回路にＤＱＳ信号を供給する第１のＤＱＳ制御回路と、×Ｍ動作時に、奇数番目のＤＱピンが指示された場合、奇数番目のＤＱピンに対応するＤＱ制御回路にＤＱＳ信号を供給する第２のＤＱＳ制御回路と、を有する。 （もっと読む）

【課題】２次元のデ−タ配列の各行を複数のバンク内のページに分散配置してアクセス（スキャッタ・ギャザーアクセス）する場合に、アクセス時間を短縮するとともに消費電力を削減すること。
【解決手段】半導体装置は、複数のデータ入出力ピンと、それぞれ複数の記憶情報を記憶する複数のバンクと、セレクタと、制御回路と、を備え、制御回路は、第１のアクセスモードとして、外部からの１回の読み出し又は書き込み命令に応じて、複数のバンクに対して同時にアクセスし、セレクタは、第１のアクセスモードとして、複数のデータ入出力ピンと複数のバンクとを所定の関係で対応付ける。 （もっと読む）

【課題】 半導体メモリのデータ端子を任意に選択可能にし、１つの半導体メモリを様々な端子仕様のコントローラに接続する。
【解決手段】 半導体メモリは、複数のデータ端子と、データ端子にそれぞれ対応して設けられ、対応するデータ端子に供給されるデータを保持するメモリセルを含み、第１許可禁止信号にそれぞれ応じて動作が許可または禁止される複数の内部回路と、設定期間にデータ端子にそれぞれ供給される論理を許可レベルまたは禁止レベルとしてそれぞれ保持し、第１許可禁止信号として出力するレジスタとを有している。 （もっと読む）

【課題】予備の貫通電極を用いて貫通電極の不良を救済する場合に、置換の前後における信号パスの長さの差を短縮する。
【解決手段】ドライバ回路１０１〜１０８を有する半導体チップＩＦと、レシーバ回路２０１〜２０８を有する半導体チップＣＣと、半導体チップＣＣに設けられた貫通電極３０１〜３０９とを備える。半導体チップＩＦは、ｉ番（ｉは１〜ｎの整数）のドライバ回路の出力端をｉ番からｉ＋ｍ番の貫通電極のいずれかに排他的に接続する出力切り替え回路１２０を有し、半導体チップＣＣは、ｉ番（ｉは１〜ｎの整数）のレシーバ回路の入力端をｉ番からｉ＋ｍ番の貫通電極のいずれかに排他的に接続する入力切り替え回路２２０を有する。これにより、置換前の信号パスと置換後の信号パスとの間にほとんど配線長差が生じないことから、信号品質が高められる。 （もっと読む）

【課題】貫通電極に接続されているすべての双方向バッファ回路の出力バッファがハイインピーダンスとなった場合でも、貫通電極が論理不定状態となることを防止する。
【解決手段】半導体装置１０は、積層された複数のコアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦとを備えている。複数のコアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各々は、半導体基板を貫通する複数の貫通電極ＴＳＶ１と、貫通電極ＴＳＶ１を駆動する双方向バッファ回路ＢＵとを含み、インターフェースチップＩＦは、貫通電極ＴＳＶ１の論理レベルを保持する論理レベル保持回路２６をさらに含んでいる。双方向バッファ回路ＢＵは、入力バッファＩＢ及び出力バッファＯＢを含み、論理レベル保持回路２６の第１のインバータＩＮＶ１の駆動能力は、双方向バッファ回路ＢＵの出力バッファＯＢの駆動能力よりも小さい。 （もっと読む）

【課題】複数のコアチップから出力されるリードデータをインターフェースチップにおいて正しく取り込む。
【解決手段】コアチップＣＣ０〜ＣＣ７は、パラレルデータの出力に同期したタイミング信号ＤＲＡＯＩＦをインターフェースチップＩＦに出力するタイミング制御回路１００を含み、インターフェースチップＩＦは、タイミング信号ＤＲＡＯＩＦに同期してパラレルデータを取り込むデータ入力回路２５ｉを含む。これにより、パラレルデータの出力タイミングと、パラレルデータの取り込みタイミングがいずれもコアチップによって生成されるタイミング信号に同期することから、各コアチップとインターフェースチップとの間に動作速度差がある場合であっても、インターフェースチップ側においてパラレルデータを正しく取り込むことが可能となる。 （もっと読む）