半導体記憶装置
【課題】メモリセルアレイと入出力バッファ間の遅延の最大値を抑制し高速に入出力動作が行える半導体記憶装置を提供する。
【解決手段】複数のメモリセルアレイが配置されたメモリセルアレイ部と、外部入出力回路が配置された周辺回路部と、複数のメモリセルアレイと周辺回路部とを接続する内部バス４と、を備え、周辺回路部は、複数の外部入出力バッファ２３と、メモリセルアレイとの間で内部バスを並列に入出力するデータと複数の外部入出力バッファを直列に入出力するデータとを相互に変換する複数のバスインターフェース回路２４と、を備え、複数のバスインターフェース回路間の距離ｄ１が、複数の外部入出力バッファ間の距離ｄ２及び内部バスの配線幅の最大値ｄ３より狭くなるように、複数のバスインターフェース回路２４は、内部バス４と複数の外部入出力バッファとの間にまとめて配置されている。
【解決手段】複数のメモリセルアレイが配置されたメモリセルアレイ部と、外部入出力回路が配置された周辺回路部と、複数のメモリセルアレイと周辺回路部とを接続する内部バス４と、を備え、周辺回路部は、複数の外部入出力バッファ２３と、メモリセルアレイとの間で内部バスを並列に入出力するデータと複数の外部入出力バッファを直列に入出力するデータとを相互に変換する複数のバスインターフェース回路２４と、を備え、複数のバスインターフェース回路間の距離ｄ１が、複数の外部入出力バッファ間の距離ｄ２及び内部バスの配線幅の最大値ｄ３より狭くなるように、複数のバスインターフェース回路２４は、内部バス４と複数の外部入出力バッファとの間にまとめて配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。特に、大容量のメモリセルアレイを備え、複数のデータ入出力端子から高速にリードライトデータを入出力する半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ等の大規模半導体記憶装置の記憶容量は益々増大するようになってきており、内部の記憶容量が４Ｇビットに及ぶＤＲＡＭもすでに量産されようとしている。また、外部との間のデータの入出力に関してもＤＤＲＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）では、クロックと立ち上がりと立ち下がりの両方に同期してリードライトデータを外部と転送することにより、システム的に高速なデータ転送を可能にしており、その転送レートも１Ｇｂｐｓを上回るような転送レートでリードライトデータを入出力することが可能である製品も現れて来ている。
【０００３】
さらに、用途によっては、メモリのビット数も３２ビット以上にも及ぶ場合があり、メモリのビット数に合わせて同じ数のデータ入出力端子（ＤＱ端子）から並列に入出力するような製品が必要となる場合もある。そのような製品では、多ビットのリードライトデータを同時に並列にデータ入出力端子（ＤＱ端子）から入出力すると共に、大容量のメモリセルアレイとの間で高速にデータ転送を行う必要がある。
【０００４】
なお、特許文献１には、周辺部に一列にパッドを設けた半導体チップを搭載した半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−８７４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
データ入出力端子が複数あって、かつ、メモリセルアレイが複数存在する場合、各データ入出力端子から直列に入出力するリードライトデータは任意のメモリセルアレイに対して並列にリードライトする必要がある。従って、半導体記憶装置の内部では、各データ入出力端子と各メモリセルアレイとを接続し、かつ、直列データと並列データとを相互に変換する内部バスとインターフェイス回路とのレイアレイ配置が必要になる。
【０００７】
特に、データ入出力端子の数が多いほど、また、内部のメモリセルアレイの容量が大きく多バンクのメモリセルアレイを内蔵するほど、かつ、高いデータの転送レートが必要になる程、所望のスペックを満たすように、内部バスとインターフェイス回路をレイアウト配置することは困難になる。
【課題を解決するための手段】
【０００８】
本発明の第１の視点によれば、複数のメモリセルアレイが配置されたメモリセルアレイ部と、外部入出力回路が配置された周辺回路部と、前記複数のメモリセルアレイと前記周辺回路部とを接続する内部バスと、を備え、前記周辺回路部には、複数の外部入出力バッファと、前記メモリセルアレイとの間で前記内部バスを並列に入出力するデータと前記複数の外部入出力バッファを直列に入出力するデータとを相互に変換するバスインターフェース部と、が配置され、前記複数の外部入出力バッファは前記複数のメモリセルアレイ部の周辺に列をなして配置され、前記バスインターフェース部は、前記複数の外部入出力バッファと前記メモリセルアレイ部との間に配置され、前記バスインターフェース部は、前記複数の入出力バッファが配置された前記列の幅より狭い幅の領域に集中して配置されている半導体記憶装置が提供される。
【０００９】
本発明の第２の視点によれば、複数のメモリセルアレイが配置されたメモリセルアレイ部と、外部入出力回路が配置された周辺回路部と、前記複数のメモリセルアレイと前記周辺回路部とを接続する内部バスと、を備え、前記周辺回路部は、複数の外部入出力バッファと、前記メモリセルアレイとの間で前記内部バスを並列に入出力するデータと前記複数の外部入出力バッファを直列に入出力するデータとを相互に変換する複数のバスインターフェース回路と、を備え、前記複数のバスインターフェース回路間の距離が、前記複数の外部入出力バッファ間の距離及び前記内部バスの配線幅の最大値より狭くなるように、前記複数のバスインターフェース回路は、前記内部バスと前記複数の外部入出力バッファとの間にまとめて配置されている半導体記憶装置が提供される。
【発明の効果】
【００１０】
本発明の第１の視点によれば、複数の外部入出力バッファを複数のメモリセルアレイ部の周辺に列をなして配置することにより列の長さが長くなってしまう場合においても、バスインターフェース部をその列の幅より狭い幅の領域に集中して配置することによりバスインターフェース部を制御する信号配線の長さを短くすることができるので高速なデータ転送を低消費電力で行うことが可能になる。
【００１１】
本発明の第２の視点によれば、複数のバスインターフェース回路間の距離が、複数の外部入出力バッファ間の距離及び内部バスの配線幅の最大値より狭くなるように、複数のバスインターフェース回路は、内部バスと複数の外部入出力バッファとの間にまとめて配置されているので、各バスインターフェース回路を制御する信号配線の長さを短くできるとともに、内部バスを各バスインターフェース回路に接続する配線の長さのばらつきの最大値を抑制するように配置することが可能であり高速なデータ転送が可能になる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態による半導体記憶装置全体のブロック図である。
【図２】一実施形態による半導体記憶装置全体の半導体チップ上の配置を示す平面図である。
【図３】一実施形態による半導体記憶装置における周辺部の配置を示す平面図である。
【図４】一実施形態による半導体記憶装置におけるバスインターフェース回路のライトデータ変換部の回路ブロック図である。
【図５】一実施形態による半導体記憶装置におけるバスインターフェース回路のリードデータ変換部の回路ブロック図である。
【図６】一実施形態による半導体記憶装置におけるライトデータ変換部の動作タイミングチャートである。
【図７】一実施形態による半導体記憶装置におけるリードデータ変換部の動作タイミングチャートである。
【図８】一実施形態による半導体記憶装置における外部入力バッファの回路ブロック図である。
【図９】比較例による周辺部の配置を示す平面図である。
【図１０】（ａ）比較例による周辺部の配置と、（ｂ）実施形態による周辺部の配置との比較を示す平面図である。
【発明を実施するための形態】
【００１３】
本発明の実施形態の概要について説明する。概要の説明に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１４】
図１〜図３に一例を示すように、一実施形態の半導体記憶装置１は、複数のメモリセルアレイ（Ｂａｎｋ０〜Ｂａｎｋ７）が配置されたメモリセルアレイ部２と、外部入出力バッファ２３などの外部入出力回路が配置された周辺回路部３ｂと、複数のメモリセルアレイ（Ｂａｎｋ０〜Ｂａｎｋ７）と周辺回路部３ｂとを接続する内部バス（２７、２５、２６）と、を備え、周辺回路部３ｂには、複数の外部入出力バッファ２３と、メモリセルアレイとの間で前記内部バスを並列に入出力するデータと複数の外部入出力バッファを直列に入出力するデータとを相互に変換するバスインターフェース回路２４と、が配置され、複数の外部入出力バッファ２３は複数のメモリセルアレイ部２の周辺に列をなして配置され、バスインターフェース回路２４は、複数の外部入出力バッファ２３とメモリセルアレイ部２との間に配置され、バスインターフェース回路２４は、図３に一例を示すように複数の入出力バッファ２３が配置された列の幅ｄ２より狭い幅ｄ１の領域に集中して配置されている。
【００１５】
外部入出力バッファ２３を直列に入出力するデータと内部バス４を並列に入出力するデータを相互に変換するバスインターフェース回路２４について、入出力バッファ２３が配置された列の幅ｄ２より狭い幅ｄ１の領域に集中して配置されているので、バスインターフェース回路を制御する信号配線の配線長を短くすることが可能となり、高速に直列データと並列データを相互に変換することができる。
【００１６】
さらに、メモリセルアレイ部２内の配置に適したビットの並び（例えば、複数の列にバンクを配列）と、互換性等の制約を受ける外部入出力端子（ＤＱ端子）のパッドの並びとは必ずしも一致しない。そのような場合には、メモリセルアレイ部２から外部入出力バッファ２３の間のどこかで並び替えを行う必要が生じるが、外部入出力バッファ２３の比較的近くにメモリセルアレイ部２から内部バス４を介して入出力される並列データを外部入出力バッファ２３から入出力させる直列データに変換するバスインターフェース回路２４を比較的狭い領域に設け、並べ替えを行う。
【００１７】
以上で概要の説明を終え、各実施形態について、図面を参照しさらに詳細に説明する。
【００１８】
［第１の実施形態］
図１は、第１の実施形態による半導体記憶装置全体のブロック図である。図１において、１０はメモリセルアレイ、１１はロウアドレスをデコードし選択されたワード線を駆動するロウデコーダ、１２はメモリセルアレイの中から選択したメモリセルのデータをセンシングするセンスアンプ、１３はセンスアンプがセンシングした複数のデータのうちカラムアドレスに基づいて選択したデータをメモリセルアレイの外へ出力するカラムセレクタである。半導体記憶装置１には、Ｂａｎｋ０〜Ｂａｎｋ７の８つのメモリセルアレイ１０が設けられており、ロウデコーダ１１、センスアンプ１２、カラムセレクタ１３もメモリセルアレイ毎に設けられている。
【００１９】
また、リードライトアンプ・アレイ側バスインターフェース回路３１は、メモリセルアレイ１０毎に各メモリセルアレイ１０に対応して設けられる。リードライトアンプ・アレイ側バスインターフェース回路３１とカラムセレクタ１３との間はＩ／Ｏ線３５により相互に接続される。各メモリセルアレイに対するデータライト時には、リードライトアンプ・アレイ側バスインターフェース回路３１からＩ／Ｏ線３５、カラムセレクタ１３、センスアンプ１２を介してライトデータがメモリセルアレイ１０に書き込まれる。また、各メモリセルアレイからのデータリード時には、センスアンプ１２に増幅されたメモリセルアレイ１０のデータがカラムセレクタ１３とＩ／Ｏ線３５を介してリードライトアンプ・アレイ側バスインターフェース回路３１に入力される。
【００２０】
リードライトアンプ・アレイ側バスインターフェース回路３１は、内部バス４を介して周辺側バスインターフェース回路２４と接続されている。内部バス４は、アレイ側内部バス２７、中継バッファ２５、周辺側内部バス２６を含んでいる。内部バス４は、各メモリセルアレイが含まれるメモリセルアレイ部２と外部入出力バッファ２３、周辺側バスインターフェース回路２４が含まれる周辺回路部３とを接続する。なお、アレイ側内部バス２７は、複数のバンクのメモリセルアレイが複数の列に渡って配列される場合は、列ごとに設けられる。例えば図２に示すように複数のバンクのメモリセルアレイ１０が、Ｂａｎｋ０〜Ｂａｎｋ３とＢａｎｋ４〜ｂａｎｋ７の２列に配列される場合は、Ｂａｎｋ０〜Ｂａｎｋ３とＢａｎｋ４〜Ｂａｎｋ７に分けて別のアレイ側内部バス２７（２７ａ０、２７ａ１と２７ｂ０、２７ｂ１）が設けられる。これに対して、周辺側内部バス２６は、共通の一つの内部バスであり、周辺側バスインターフェース回路２４に接続される。また、アレイ側内部バス２７と周辺側内部バス２６とを相互に接続するために両者の間には、中継バッフア２５が設けられている。
【００２１】
周辺側バスインターフェース回路２４は、内部バス４を並列に転送されるデータと、外部入出力バッファから直列に入出力されるデータと、について並直列、直並列データ変換を行う。すなわち、メモリセルアレイ１０に対するデータライトの場合は、周辺側バスインターフェース回路２４は、外部入出力バッファ２３から直列に入力したデータを並列データに変換して内部バス４を駆動する。一方、メモリセルアレイ１０のデータリードの場合には、メモリセルアレイ１０から内部バス４を介して並列に送られて来たデータを直列データに変換して外部入出力バッファ２３に送る。外部入出力バッファ２３は、ＤＱＳ端子から入出力されるデータストローブ信号の立ち上がりエッジと立ち下がりエッジとの両方に同期して外部入出力端子（ＤＱ端子）２２からデータの入出力を行う。データライトの場合、ＤＱＳ端子は、データスローブ信号の入力端子となり、外部から送られて来るライトデータについて、ＤＱＳ端子から入力するデータストローブ信号の立ち上がりエッジと立ち下がりエッジの両方に同期してデータを取り込む。一方、データリードの場合は、ＤＱＳ端子はデータストローブ信号の出力端子となり、ＤＱＳ端子から出力するデータストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してリードデータを外部入出力端子（ＤＱ端子）２２から出力する。なお、外部入出力端子（ＤＱ端子）２２は、ＤＱ０〜ＤＱ３１の３２個の端子が存在する。すなわち、リードライトアクセス時には、ＤＱ０〜ＤＱ３１の３２個の外部入出力端子から３２ビットのリードライトデータを並列に入出力する。
【００２２】
クロック生成器２０は、外部から与えられる正転クロック信号ＣＫ、反転クロック信号／ＣＫ、クロックイネーブル信号ＣＫＥから内部動作クロックを生成する。コマンドデコーダ１４は、外部から与えられたチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥをデコードして外部のメモリコントローラ等から半導体装置１に与えられたリード、ライト等のコマンドを解読する。コントロールロジック１５は、コマンドデコーダ１４が解読したコマンド、モードレジスタ１７の状態に基づいて、クロック生成器２０から与えられたクロックに同期して半導体装置１の各部へコマンドを実行するために必要な信号を出力する。モードレジスタ１７、カラムアドレスバッファ・バーストカウンタ１６、ロウアドレスバッファ１８には、それぞれ外部アドレス入力端子Ａ０〜Ａ１３、バンクアドレス入力端子ＢＡ０、ＢＡ１、ＢＡ２が内部アドレスバスを介して接続される。モードレジスタ１７は、モードレジスタ設定コマンドが与えられたとき、内部アドレスバスから与えられたデータをレジスタに設定する。ロウアドレスバッファ１８は、バンクアクティブＡＣＴコマンドが与えられたとき、ロウアドレスをラッチしロウデコーダ１１へ出力する。カラムアドレスバッファ・バーストカウンタ１６は、リードコマンド、ライトコマンドが与えられたとき、カラムアドレスをラッチし、デコードしてカラムセレクタ１３を選択する。また、バーストリード、バーストライトコマンドが与えられたときは、指定されたバースト長に基づいてカラムアドレスをカウントする。リフレッシュカウンタ回路１９は、リフレッシュアドレスのカウントアップを行う。
【００２３】
また、ＤＬＬ２１は、外部クロック端子ＣＫ、／ＣＫから与えられた外部クロック信号に基づいて、外部クロック信号と位相の揃ったクロック信号を生成し、外部Ｉ／Ｏ端子２２からのデータ入出力のタイミングを制御する。なお、半導体記憶装置１が低消費電力用の用途であり、データ入出力のタイミング精度より低消費電力を優先する場合には、ＤＬＬ２１は必ずしも設ける必要はない。
【００２４】
図２は、第１の実施形態による半導体記憶装置全体の半導体チップ上の配置を示す平面図である。図２において、半導体記憶装置１の半導体チップの中央部には、メモリセルアレイ部２が配置され、メモリセルアレイ部２の上下の周辺は、周辺回路部３ａ、３ｂとなっている。
【００２５】
メモリセルアレイ部２には、８つのバンクのメモリセルアレイが左右に２つの列に分かれてアレイ状に配置されている。この２つの列のうち、一方の列（図２の中で左側の列）には、Ｂａｎｋ０〜Ｂａｎｋ３の４つのバンクのメモリセルアレイ１０が配置され、残る片方の列（図２の中で右側の列）には、Ｂａｎｋ４〜Ｂａｎｋ７の残る４つのバンクのメモリセルアレイ１０が配置されている。なお、各バンクのメモリセルアレイ１０が配置される領域（図２中のＢａｎｋ０〜Ｂａｎｋ７の各破線で囲んだ範囲内）には、ロウデコーダ１１、センスアンプ１２、カラムセレクタ１３、Ｙデコーダ（カラムデコーダ）がメモリセルアレイ１０と共に配置されている。図２には、Ｂａｎｋ０の内部の配置の一部を図示している。破線で示すＢａｎｋ０の領域の左右の中央には、縦長にロウデコーダ（Ｘデコーダ）１１が配置されている。また、Ｂａｎｋ０の領域の上下の中央には、横長にリードライトアンプ・アレイ側バスインターフェース回路３１が配置され、リードライトアンプ・アレイ側バスインターフェース回路３１の上下の両側に隣接して、Ｙデコーダ（カラムデコーダ）３２が配置されている。さらに、図２のＢａｎｋ０の領域には、センスアンプ１２とカラムセレクタ１３が配置されている領域のうち、一部の領域を図示している。センスアンプ１２とカラムセレクタ１３からは、上下に配置されたメモリセルアレイ領域１０へ図示しないビット線が上下に配線されている。また、ロウデコーダ（Ｘデコーダ）１１からメモリセルアレイ領域１０へ図示しないワード線が配線されている。さらに、センスアンプ１２とカラムセレクタ１３とリードライトアンプ・アレイ側バスインターフェース回路３１との間はＩ／Ｏ線３５によって接続される。なお、他のＢａｎｋ１〜Ｂａｎｋ７の内部の構成もＢａｎｋ０と同様である。
【００２６】
各バンク領域に配置されたリードライトアンプ・アレイ側バスインターフェース回路３１へは、アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１が接続されている。アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１は、各バンク領域のリードライトアンプ・アレイ側バスインターフェース回路３１と、メモリセルアレイ部２と周辺回路部３との境界に配置された中継バッファ２５と、を相互に接続している。なお、アレイ側内部バス２７ａ０と２７ａ１は、Ｂａｎｋ０〜Ｂａｎｋ３のリードライトアンプ・アレイ側バスインターフェース回路３１に接続され、アレイ側内部バス２７ｂ０と２７ｂ１は、Ｂａｎｋ４〜Ｂａｎｋ７のリードライトアンプ・アレイ側バスインターフェース回路３１に接続されている。
【００２７】
アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１は、それぞれ６４ビット幅の内部バスである。各バンクからリードライトデータをバースト転送する場合は、各バンクに接続されている２つの内部バス（Ｂａｎｋ０〜Ｂａｎｋ３は、アレイ側内部バス２７ａ０と２７ａ１、Ｂａｎｋ４〜Ｂａｎｋ７は、アレイ側内部バス２７ｂ０と２７ｂ１）を同時に使用し、６４×２＝１２８ビットのデータを並列に各バンクと中継バッファ２５との間で転送する。なお、アレイ側内部バス２７ａ０、２７ｂ０は、それぞれ、Ｙアドレス（カラムアドレス）の下位２ビット目のアドレスが“０”であるデータの転送に用い、アレイ側内部バス２７ａ１、２７ｂ１は、それぞれ、Ｙアドレス（カラムアドレス）の下位２ビット目のアドレスが“１”であるデータの転送に用いる。
【００２８】
図２において、メモリセルアレイ部２の上側の周辺回路部３ａには、クロック生成器２０とクロック生成器２０に関連するＣＫ、／ＣＫ、ＣＫＥ等のパッドが配置される。また、冗長ビット救済用のヒューズ回路３４等が配置される。また、メモリセルアレイ部２の下側の周辺回路部３ｂには、外部入出力端子２２、外部入出力バッファ２３、周辺側バスインターフェース回路２４、ＤＱ制御回路２８が配置される。なお、メモリセルアレイ部２の各バンクのメモリセルアレイ１０は、アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１を介して中継バッファ２５に接続され、中継バッファ２５は、周辺側バスインターフェース回路２４、外部入出力バッファ２３を介して、外部入出力端子（ＤＱ０〜ＤＱ３１）２２に接続される。なお、図１に示す半導体記憶装置１の各構成要件のうち、図２において明示されていない要素（コマンドデコーダ１４、コントロールロジック１５、モードレジスタ１７等）は、周辺回路部３ａ、３ｂのスペースとのある個所等に配置されている。
【００２９】
図３は、第１の実施形態による半導体記憶装置１における周辺部３ｂの配置を示す平面図である。メモリセルアレイ部２と周辺部３ｂとの境界には、中継バッファ２５が配置されている。各中継バッファ２５には、メモリセルアレイ部２側に、アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１が接続され、周辺部３ｂ側に、周辺側内部バス２６が接続されている。周辺側内部バス２６は、周辺回路部３ｂに設けられた周辺側バスインターフェース回路２４と接続され、周辺側バスインターフェース回路２４は、さらにＤＱ接続配線２９により外部入出力バッファ２３へと接続されている。
【００３０】
中継バッファ２５は、各アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１の各ビットにそれぞれ対応して設けられ、各アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１と周辺側内部バス２６とを相互に接続する。各アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１はそれぞれ６４ビットのデータ幅を持っているので、中継バッファ２５は、上記各アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１の各ビットに対応して６４×４＝２５６ビットの中継バッファが設けられている。周辺側内部バス２６は、１２８ビットのバスであり、リードライトのアクセス対象とするバンクによって、Ｂａｎｋ０〜３に接続されているアレイ側内部バス２７ａ０、２７ａ１、及び／又は、Ｂａｎｋ４〜７に接続されているアレイ側内部バス２７ｂ０、２７ｂ１とそれぞれ対応する中継バッファ２５を介して接続される。なお、リードライトのデータ転送の方向に合わせて、中継バッファ２５は、リードデータをアレイ側内部バス２７から周辺側内部バス２６に接続するとともに、ライトデータを周辺側内部バス２６から対応するアレイ側内部バス２７に双方向にデータを中継する。
【００３１】
なお、アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１、中継バッファ２５、周辺側内部バス２６は、全体として内部バス４を構成し、ＤＱＳ端子から入出力されるデータストローブ信号の立ち上がりと立ち下がり２クロック分の連続する４つのエッジに同期して３２本の外部入出力端子（ＤＱ０〜ＤＱ３１）２２から入出力される１２８個のデータ（３２端子×４＝１２８）を並列に各バンクのセルアレイとの間でデータ転送を行う。周辺側バスインターフェース回路２４と外部入出力バッファ２３は、各外部入出力端子（ＤＱ０〜ＤＱ３１）２２に対応して設けられている。外部入出力端子（ＤＱ０〜ＤＱ３１）２２の数が３２端子であるので、周辺側バスインターフェース回路２４と外部入出力バッファ２３の数もそれぞれ３２個設けられる。各周辺側バスインターフェース回路２４と各外部データ入出力バッファ２３は、ＤＱＲ、ＤＱＦ、ＣＲＤＲ、ＣＲＤＦの４つのデータ転送信号により接続される。ＤＱＲ、ＤＱＦは、外部データ入出力バッファ２３から周辺側バスインターフェース回路２４へのそれぞれデータストローブ信号の立ち下がりと立ち上がりに同期して入力したデータのデータ入力信号であり、ＣＲＤＲ、ＣＲＤＦは、周辺側バスインターフェース回路２４から外部データ入出力バッファ２３へ、それぞれデータストローブ信号の立ち上がりと立ち下がりに同期して出力するデータのデータ出力信号である。
【００３２】
なお、各周辺側バスインターフェース回路２４へは、ＤＱ制御回路（バスコントロール回路）２８からデータの入出力を制御する制御信号が供給されている。各外部入出力バッファ２３は、それぞれ対応する外部入出力端子（ＤＱ０〜ＤＱ３１）２２に接続されている。なお、各外部入出力バッファ２３は、それぞれ対応する外部入出力端子（ＤＱ０〜ＤＱ３１）２２に隣接して配置されている。ここでは、外部入出力端子（ＤＱ０〜ＤＱ３１）２２の３２個のパッドは、例えば、特許文献１に記載されているように半導体記憶装置１の半導体チップの周辺部に列をなして配置されている。なお、図３では、外部入出力端子（ＤＱ０〜ＤＱ３１）２２のパッドは一例に配列されているが、複数の列に渡って配列させてもよい。
【００３３】
いずれにせよ、外部入出力端子（ＤＱ０〜ＤＱ３１）２２（パッド）が列をなして配置されているので、それに合わせて外部入出力バッファ２３も概略列をなして配置されている。すなわち、外部入出力端子（ＤＱ０〜ＤＱ３１）２２、外部入出力バッファ２３は、メモリセルアレイ部２の周辺に、概略、列をなして、言い換えるならば、メモリセルアレイ部２の周辺の細長い領域に配置されている。この細長い領域に配置された外部入出力バッファ２３の端から端までの距離はｄ２である。これに対して、周辺側バスインターフェース回路２４は、距離ｄ２より狭い範囲の端から端までの距離がｄ１である領域に配置されている。従って、ＤＱ制御回路（バスコントロール回路）２８から各周辺側バスインターフェース回路２４までの各周辺側バスインターフェース回路２４を制御する信号配線の長さを短くすることができ、信号配線に流れる電流を削減することができる。また、ＤＱ制御回路（バスコントロール回路）２８を周辺側バスインターフェース回路２４のほぼ中央に配置することにより、各周辺側バスインターフェース回路２４を制御する信号配線の長さを短くするとともに信号配線の長さのばらつきを小さくしている。これにより、外部入出力端子を直列に入出力するデータと内部バスを並列に転送するデータとを相互に高速に変換することができ、高速なデータ転送を可能にしている。
【００３４】
さらに、周辺側バスインターフェース回路２４は、内部バス４の最大配線幅ｄ３より狭い領域に集中して距離ｄ１の範囲内に配置されている。また、周辺側バスインターフェース回路２４が配置されている領域は、内部バス４の最大配線幅ｄ３のほぼ中央の領域に集中して配置されている。メモリセルアレイ部２内のアレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１は、各メモリセルアレイとの接続を容易にするため、広い幅に渡って配線される。また、中継バッファ２５もアレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１の配線幅に合わせて配置されるため、中継バッファの配置幅も広い幅に渡って配置される。従って、周辺側内部バス２６の配線幅も少なくとも中継バッファ２５に接続される部分の配線幅は広い幅になる。図３では、アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１の配線幅、中継バッファ２５の配置幅、周辺側内部バス２６の中継バッファとの接続部分の配線幅はそれぞれｄ３にほぼ等しく、内部バス４の最大配線幅はｄ３となっている。
【００３５】
周辺側バスインターフェース回路２４が配置されている領域は、内部バス４の最大配線幅ｄ３のほぼ中央の領域に集中して配置されているので、ビット（ＤＱ０〜ＤＱ３１）毎の内部バス４から周辺側バスインターフェース回路２４までの配線の長さの差異をできるだけ小さくすることができる。従って、高速なデータ転送が可能になる。
【００３６】
次に、図４から図８を用いて、周辺側バスインターフェース回路２４内部の回路構成と、その動作について説明する。周辺側バスインターフェース回路２４は、外部入出力バッファから直列に入力されたライトデータを並列データに変換して内部バス４に伝達するライトデータ変換部と、内部バスから並列に読み出されたリードデータを直列データに変換して外部入出力バッファ２３に伝達するリードデータ変換部から成る。図４は、そのライトデータ変換部の回路ブロック図であり、図５は、そのリードデータ変換部の回路ブロック図である。
【００３７】
図４に示す周辺側バスインターフェース回路２４のライトデータ変換部は、外部入出力バッファから直列に入力されたライトデータを並列データに変換するシリパラ部（データラッチ４１〜４６）と、シリパラ部で変換したデータを選択するセレクタ（スイッチ５１〜５８）と内部バス４を駆動するドライバ（６３〜７８）とを含むバスドライバ部を備えている。図４においてＤＱＲ、ＤＱＦは、外部入出力バッファ２３からのデータ入力端子である。ＤＱＲは、データストローブ（ＤＱＳ）信号の立ち上がりに同期して外部入出力バッファ２３に入力されたライトデータ信号であり、ＤＱＦは、データストローブ（ＤＱＳ）信号の立ち下がりに同期して外部入出力バッファ２３に入力されたライトデータ信号である。また、ＰＣＬＫＤ、ＣＹ１ＷＴ、ＣＹ１ＷＮ、ＢＵＳＷＥＮは、ＤＱ制御回路（バスコントロール回路）２８が出力する制御信号である。また、ＢＵＳＲＥ、ＢＵＳＲＯ、ＢＵＳＦＥ、ＢＵＳＦＯは、それぞれ内部バス４に接続されるライトデータ出力信号である。
【００３８】
また、図５に示す周辺側バスインターフェース回路２４のリードデータ変換部は、内部バスを転送されて来たデータを選択するセレクタ（スイッチ１５１〜１５８）とデータを一時的に保持するデータラッチ１６１〜１６４とを含むバスレシーバ部と、データラッチ１６５、１６６と、スイッチ１７１〜１７４を含むパラシリ部を備えている。図５において、ＢＵＳＲＥ、ＢＵＳＲＯ、ＢＵＳＦＥ、ＢＵＳＦＯは、内部バス４に接続される信号であり、図４に示す信号名が同一である信号と共通の信号である。ＣＹ１Ｒ、ＢＵＳＲＥＮ、ＣＤＳＲは、ＤＱ制御回路（バスコントロール回路）２８が出力する制御信号である。ＣＲＤＲ、ＣＲＤＦは、リードデータ出力信号であり、外部入出力バッファ２３に接続される。ＣＲＤＲとＣＲＤＦは、それぞれ、データストローブ（ＤＱＳ）信号の立ち上がりと立ち下がりに同期して出力されるリードデータ信号である。
【００３９】
図８は、外部入出力バッファ２３の出力バッファと入力バッファの機能のうち、入力バッファの部分の回路構成を示す回路ブロック図である。図８には、ＤＱＳ入力バッファ回路も示している。入力回路１１２は、ＤＱ／ＤＱＳ入力回路イネーブル信号１３５が活性化レベルであるハイレベルのときにＤＱｎ（ｎは０〜３１の整数）端子及びＤＱＳ端子からデータを入力する。このうち、ＤＱＳ端子から入力されたデータストローブ信号は、ＤＱｎ端子から入力されるデータ信号のデータストローブ信号として、データラッチ回路１１１に供給される。データラッチ回路１１１では、ＤＱｎ端子から入力されるデータ信号は、データストローブ信号の立ち上がりと立ち下がりの両方のエッジに同期して取り込まれる。データストローブ信号（ＤＱＳ端子）の立ち上がりに同期して取り込まれたデータ信号は、ラッチデータＥｖｅｎ１３２として一時的に保持され、データストローブ信号（ＤＱＳ端子）の立ち下がりに同期して取り込まれたデータ信号は、ラッチデータＯｄｄ１３２として一時的に保持される。ラッチデータＥｖｅｎ１３２はＤＱＲ信号、ラッチデータＯｄｄ１３２はＤＱＦ信号として図４を用いて説明した周辺側バスインターフェース回路２４のライトデータ変換部のデータ入力端子に接続される。
【００４０】
なお、図８に示す外部入出力バッファ２３において、ＤＱＳ端子から入力されたデータストローブ信号に同期して内部に取り込まれたデータ信号（ラッチデータＥｖｅｎ１３２、ラッチデータＯｄｄ１３２）は、図４に示す周辺側バスインターフェース回路２４のデータラッチ４１〜４３、４４〜４６により、半導体装置１の内部で生成されたクロック信号に同期した信号ＰＣＬＫＤにタイミングが調整され、周辺側バスインターフェース回路２４のバスドライバ部に入力される。
【００４１】
図６は、外部入出力端子（ＤＱ端子）２２から取り込まれたライトデータが内部バス４に出力されるまでのタイミングを示すタイミングチャートである。半導体記憶装置１に対してデータライトを行おうとするコントローラは、クロック信号ＣＫ、ＣＫＢに同期してＷｒｉｔｅコマンドを半導体記憶装置１に与える。Ｗｒｉｔｅコマンドを与えた後に引き続く所定のタイミングでハイインピーダンスである半導体記憶装置１のＤＱＳ端子に対してデータストローブ信号を与える。また、データストローブ信号に同期してデータストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してライトデータＤ０、Ｄ１、Ｄ２、Ｄ３をＤＱ端子に送る。半導体記憶装置１の外部入出力バッファ２３は、ＤＱＳ端子から入力されるデータストローブ信号に同期してライトデータ信号Ｄ０〜Ｄ３を取り込む。さらに、外部入出力バッファ２３は、データストローブ信号（ＤＱＳ信号）の立ち上がりエッジと立ち下がりエッジで取り込んだ信号を並列データに変換してＤＱＲ及びＤＱＦ端子から並列に周辺側バスインターフェース回路２４に送る。周辺側バスインターフェース回路２４は、制御信号ＰＣＬＫＤの立ち上がりに同期してＤＱＲ及びＤＱＦ端子から送られてきたライトデータを取り込む。制御信号ＰＣＫＤの最初の立ち上がりに同期してＤ０、Ｄ１を取り込み、制御信号ＰＣＫＤの２回目の立ち上がりに同期してＤ２、Ｄ３を取り込む。周辺側バスインターフェース回路２４は、さらに、データストローブ信号の２サイクルの期間に取り込まれたＤ０〜Ｄ３の４ビットのデータを並列データに変換し、制御信号ＢＵＳＷＥＮに同期して同期バス４に送る。この後の動作は、図６には、示していないが、中継バッファ２５は、ライトデータの書込み先のバンクをＢＡ０〜ＢＡ２信号から判定し、書込み対象となるバンクの含まれるアレイ側内部バス（２７ａ０と２７ａ１、又は２７ｂ０と２７ｂ１）を駆動し、書込み対象とするバンクまでデータを転送する。さらに、リードライトアンプ・アレイ側バスインターフェース３１、カラムセレクタ１３、センスアンプ１２は、メモリセルアレイ１０にデータ書込みを行う。なお、外部入出力バッファから直列に入力した４ビットのデータのうち、先に入力した２ビットと後から入力した２ビットを入れ替えて内部データバス４に送る制御をカラムアドレスの１ビット目の値に基づく制御信号ＣＹ１ＷＴ、ＣＹ１ＷＮによって行っている。
【００４２】
次に、図７は、半導体記憶装置１が外部に接続されたコントローラからリードコマンドを受けて、リードデータを出力するタイミングチャートである。図７には、周辺側バスインターフェース回路２４の動作タイミングに関連する部分のみを記載している。クロック信号ＣＫ、ＣＫＢに同期してＲｅａｄコマンドが与えられると、指定されたバンクのメモリセルアレイ１０から並列に読み出されたデータＤ０〜Ｄ３が所定のタイミングで内部バス４を経由して周辺側バスインターフェース回路２４に送られる。並列に送られてきた４ビットのデータのうち、最初のデータストローブ信号の立ち上がりと立ち下がりに同期しして出力される２ビットのデータ（ここでは、Ｄ０とＤ１であるとする）は、データラッチ１６１と１６３に書き込まれ、２回目のデータストローブ信号の立ち上がりと立ち下がりに同期して出力される２ビットのデータ（ここでは、Ｄ２とＤ３）は、データラッチ１６５と１６６に書きこまれる。制御信号ＣＤＳＲの立ち上がりに同期してデータラッチ１６１と１６３に書き込まれたデータ（ここでは、Ｄ０とＤ１）が外部入出力バッファ２３に送られ、データストローブ信号の立ち上がりと立ち下がりに同期して直列に出力される。ひき続いて制御信号ＣＤＳＲの立ち下がりに同期してデータラッチ１６５と１６６に書き込まれたデータ（ここでは、Ｄ２とＤ３）が外部入出力バッファ２３に送られ、データストローブ信号の立ち上がりと立ち下がりに同期して直列に出力される。なお、ここでは、内部バスを４ビット並列で送られて来たデータのうち、どの２ビットを先に出力するかは、カラムアドレスの１ビット目の値に基づく制御信号であるＣＹ１Ｒにより決定される。
【００４３】
（第１の実施形態による効果）
次に第１の実施形態による効果をより明確にするため、周辺側バスインターフェース回路２４を狭い幅の領域に集中して配置せずに、外部入出力バッファ２３と同じピッチで外部入出力バッファ２３と同じ広がりを持って配置した比較例について説明する。図９は、その比較例による周辺部の配置を示す平面図である。図９は、周辺側バスインターフェース回路２４の配置幅ｄ１が外部入出力バッファ２３の配置幅ｄ２と等しいことを除いて、図３に示す第１の実施形態の周辺部の配置を示す平面図と同一である。図９の比較例では、周辺側バスインターフェース回路２４の配置位置を外部入出力バッファ２３の配置位置と揃えて配置しているので、周辺側バスインターフェース回路２４と外部入出力バッファ２３とを接続するＤＱ接続配線２９の長さを短くすることが可能である。従って、図９の比較例の方が好適な配置であるようにも見える。しかし、発明者が検討した結果によれば、図９のような配置は好ましくない。
【００４４】
図１０は、（ａ）比較例による周辺回路部３ｂの配置と、（ｂ）第１の実施形態による周辺部３ｂの配置とを比較する図面である。すでに説明したように各外部データ入出力端子２２にそれぞれ対応して各周辺側バスインターフェース回路２４が設けられている。また、複数のバンクのメモリセルアレイが複数の列に渡って配置されている場合（図１０では、ＢＡＮＫ０〜３とＢＡＮＫ４〜７が２列に渡って配置）、周辺側バスインターフェース回路２４が配置された列のうち、端に配置された周辺側バスインターフェース回路２４とメモリセルアレイの並びに合わせて配置された内部バスの該当するビットまでの内部バスの配線長が長くなるビットがどうしても生じてしまう。たとえば、図１０（ａ）では、図１０（ａ）の左端に配置されているＤＱ１６〜２３の周辺側バスインターフェース回路２４からＢＡＮＫ０〜３側の内部バス４への接続は比較的短い配線長となるが、ＢＡＮＫ４〜７側の内部バス４への接続は長い配線長となってしまう。極端な場合には、内部バスの右端に配置されたビットから左端に配置された周辺側バスインターフェース回路２４へ接続しなければならない場合が生じる。そのような場合、周辺部の内部バスが長距離配線となってしまい、配線遅延により最大動作周波数ｔＣＫｍｉｎマージンを悪化させることになる。
【００４５】
これに対して、図１０（ｂ）に示す第１の実施形態では、周辺側バスインターフェース回路２４を内部バス４の最大配線幅のほぼ中央の位置に集中して狭い領域の範囲内に配置している。従って、内部バス４から周辺側バスインターフェース回路２４への配線長が長大になってしまうビットが生じることを防ぐことができる。また、各ビットの内部バス４と周辺側バスインターフェース回路２４との配線長の差が比較的小さくするように配線することができる。従って、比較例に比べて、ｔＣＫｍｉｎを改善することができる。
【００４６】
また、図１０（ａ）に示す比較例のように周辺側バスインターフェース回路２４が広い範囲に分散して配置されていると、ＤＱ制御回路２８から周辺側バスインターフェース回路２４までの制御信号の配線長が長くなる。制御信号の配線長が長くなると消費電流の増大を招く。これに対して、図１０（ｂ）の第１の実施形態に示すように周辺側バスインターフェース回路２４を狭い領域に集中して配置することにより、ＤＱ制御回路２８からの制御信号の配線長を短くすることが可能であり、動作消費電流を削減することができる。
【００４７】
さらに、周辺側バスインターフェース回路２４は、内部バス４の並列配線を直列信号に変換して外部入出力バッファ２３と接続しているので、周辺側バスインターフェース回路２４と外部入出力バッファ２３とを接続するＤＱ接続配線２９の配線本数は、比較的少なくすることが可能である。従って、周辺側バスインターフェース回路２４の配置ピッチを外部入出力バッファ２３の配置ピットと揃えなくてもＤＱ接続配線２９の配線面積がそれほど大きくはならない。
【００４８】
従って、発明者の考察によれば、第１の実施形態のように、周辺側バスインターフェース回路２４を比較的狭い領域に集中して配置することが、半導体記憶装置１の内部において、高速なデータ転送を実現するためには好ましい。特に、周辺部の内部バスの最大配線長を短くすることにより最大動作周波数ｔＣＫｍｉｎを改善することができる。また、周辺側バスインターフェース回路２４の配線長を短くすることにより、動作電流を削減することができる。
【００４９】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５０】
１：半導体記憶装置
２：メモリセルアレイ部
３ａ、３ｂ：周辺回路部
４：内部バス
１０：メモリセルアレイ
１１：ロウデコーダ（Ｘデコーダ）
１２：センスアンプ
１３：カラムセレクタ
１４：コマンドデコーダ
１５：コントロールロジック
１６：カラムアドレスバッファ・バーストカウンタ
１７：モードレジスタ
１８：ロウアドレスバッファ
１９：リフレッシュカウンタ回路
２０：クロック生成器
２１：ＤＬＬ
２２：外部入出力端子
２３：外部入出力バッファ
２４：周辺側バスインターフェース回路
２５：中継バッファ
２６：周辺側内部バス
２７、２７ａ０、２７ａ１、２７ｂ０、２７ｂ１：アレイ側内部バス
２８：ＤＱ制御回路
２９：ＤＱ接続配線
３１：リードライトアンプ・アレイ側バスインターフェース回路
３２：Ｙデコーダ
３４：ヒューズ回路
３５：Ｉ／Ｏ線
４１〜４６、１６１〜１６６：データラッチ
５１〜５８、１５２、１５４、１５６、１５８、１７１、１７３：スイッチ（Ｎチャネルスイッチ）
５９〜６２、８１〜８４：インバータ
６３、６７、７１、７５：ＮＡＮＤ回路
６４、６８、７２、７６：ＮＯＲ回路
６５、６９、７３、７７：Ｐチャネルバッファ
６６、７０、７４、７８：Ｎチャネルバッファ
１１０：データクロック同期回路
１１１：データラッチ回路
１１２：入力回路
１２６：入力データ用クロック
１３２：ラッチデータ
１３５：ＤＱ／ＤＱＳ入力回路イネーブル信号
１５１、１５３、１５５、１５７、１７２、１７４：スイッチ（Ｐチャネルスイッチ）
７０２：内部ＤＱＳ
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。特に、大容量のメモリセルアレイを備え、複数のデータ入出力端子から高速にリードライトデータを入出力する半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ等の大規模半導体記憶装置の記憶容量は益々増大するようになってきており、内部の記憶容量が４Ｇビットに及ぶＤＲＡＭもすでに量産されようとしている。また、外部との間のデータの入出力に関してもＤＤＲＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）では、クロックと立ち上がりと立ち下がりの両方に同期してリードライトデータを外部と転送することにより、システム的に高速なデータ転送を可能にしており、その転送レートも１Ｇｂｐｓを上回るような転送レートでリードライトデータを入出力することが可能である製品も現れて来ている。
【０００３】
さらに、用途によっては、メモリのビット数も３２ビット以上にも及ぶ場合があり、メモリのビット数に合わせて同じ数のデータ入出力端子（ＤＱ端子）から並列に入出力するような製品が必要となる場合もある。そのような製品では、多ビットのリードライトデータを同時に並列にデータ入出力端子（ＤＱ端子）から入出力すると共に、大容量のメモリセルアレイとの間で高速にデータ転送を行う必要がある。
【０００４】
なお、特許文献１には、周辺部に一列にパッドを設けた半導体チップを搭載した半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−８７４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
データ入出力端子が複数あって、かつ、メモリセルアレイが複数存在する場合、各データ入出力端子から直列に入出力するリードライトデータは任意のメモリセルアレイに対して並列にリードライトする必要がある。従って、半導体記憶装置の内部では、各データ入出力端子と各メモリセルアレイとを接続し、かつ、直列データと並列データとを相互に変換する内部バスとインターフェイス回路とのレイアレイ配置が必要になる。
【０００７】
特に、データ入出力端子の数が多いほど、また、内部のメモリセルアレイの容量が大きく多バンクのメモリセルアレイを内蔵するほど、かつ、高いデータの転送レートが必要になる程、所望のスペックを満たすように、内部バスとインターフェイス回路をレイアウト配置することは困難になる。
【課題を解決するための手段】
【０００８】
本発明の第１の視点によれば、複数のメモリセルアレイが配置されたメモリセルアレイ部と、外部入出力回路が配置された周辺回路部と、前記複数のメモリセルアレイと前記周辺回路部とを接続する内部バスと、を備え、前記周辺回路部には、複数の外部入出力バッファと、前記メモリセルアレイとの間で前記内部バスを並列に入出力するデータと前記複数の外部入出力バッファを直列に入出力するデータとを相互に変換するバスインターフェース部と、が配置され、前記複数の外部入出力バッファは前記複数のメモリセルアレイ部の周辺に列をなして配置され、前記バスインターフェース部は、前記複数の外部入出力バッファと前記メモリセルアレイ部との間に配置され、前記バスインターフェース部は、前記複数の入出力バッファが配置された前記列の幅より狭い幅の領域に集中して配置されている半導体記憶装置が提供される。
【０００９】
本発明の第２の視点によれば、複数のメモリセルアレイが配置されたメモリセルアレイ部と、外部入出力回路が配置された周辺回路部と、前記複数のメモリセルアレイと前記周辺回路部とを接続する内部バスと、を備え、前記周辺回路部は、複数の外部入出力バッファと、前記メモリセルアレイとの間で前記内部バスを並列に入出力するデータと前記複数の外部入出力バッファを直列に入出力するデータとを相互に変換する複数のバスインターフェース回路と、を備え、前記複数のバスインターフェース回路間の距離が、前記複数の外部入出力バッファ間の距離及び前記内部バスの配線幅の最大値より狭くなるように、前記複数のバスインターフェース回路は、前記内部バスと前記複数の外部入出力バッファとの間にまとめて配置されている半導体記憶装置が提供される。
【発明の効果】
【００１０】
本発明の第１の視点によれば、複数の外部入出力バッファを複数のメモリセルアレイ部の周辺に列をなして配置することにより列の長さが長くなってしまう場合においても、バスインターフェース部をその列の幅より狭い幅の領域に集中して配置することによりバスインターフェース部を制御する信号配線の長さを短くすることができるので高速なデータ転送を低消費電力で行うことが可能になる。
【００１１】
本発明の第２の視点によれば、複数のバスインターフェース回路間の距離が、複数の外部入出力バッファ間の距離及び内部バスの配線幅の最大値より狭くなるように、複数のバスインターフェース回路は、内部バスと複数の外部入出力バッファとの間にまとめて配置されているので、各バスインターフェース回路を制御する信号配線の長さを短くできるとともに、内部バスを各バスインターフェース回路に接続する配線の長さのばらつきの最大値を抑制するように配置することが可能であり高速なデータ転送が可能になる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態による半導体記憶装置全体のブロック図である。
【図２】一実施形態による半導体記憶装置全体の半導体チップ上の配置を示す平面図である。
【図３】一実施形態による半導体記憶装置における周辺部の配置を示す平面図である。
【図４】一実施形態による半導体記憶装置におけるバスインターフェース回路のライトデータ変換部の回路ブロック図である。
【図５】一実施形態による半導体記憶装置におけるバスインターフェース回路のリードデータ変換部の回路ブロック図である。
【図６】一実施形態による半導体記憶装置におけるライトデータ変換部の動作タイミングチャートである。
【図７】一実施形態による半導体記憶装置におけるリードデータ変換部の動作タイミングチャートである。
【図８】一実施形態による半導体記憶装置における外部入力バッファの回路ブロック図である。
【図９】比較例による周辺部の配置を示す平面図である。
【図１０】（ａ）比較例による周辺部の配置と、（ｂ）実施形態による周辺部の配置との比較を示す平面図である。
【発明を実施するための形態】
【００１３】
本発明の実施形態の概要について説明する。概要の説明に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１４】
図１〜図３に一例を示すように、一実施形態の半導体記憶装置１は、複数のメモリセルアレイ（Ｂａｎｋ０〜Ｂａｎｋ７）が配置されたメモリセルアレイ部２と、外部入出力バッファ２３などの外部入出力回路が配置された周辺回路部３ｂと、複数のメモリセルアレイ（Ｂａｎｋ０〜Ｂａｎｋ７）と周辺回路部３ｂとを接続する内部バス（２７、２５、２６）と、を備え、周辺回路部３ｂには、複数の外部入出力バッファ２３と、メモリセルアレイとの間で前記内部バスを並列に入出力するデータと複数の外部入出力バッファを直列に入出力するデータとを相互に変換するバスインターフェース回路２４と、が配置され、複数の外部入出力バッファ２３は複数のメモリセルアレイ部２の周辺に列をなして配置され、バスインターフェース回路２４は、複数の外部入出力バッファ２３とメモリセルアレイ部２との間に配置され、バスインターフェース回路２４は、図３に一例を示すように複数の入出力バッファ２３が配置された列の幅ｄ２より狭い幅ｄ１の領域に集中して配置されている。
【００１５】
外部入出力バッファ２３を直列に入出力するデータと内部バス４を並列に入出力するデータを相互に変換するバスインターフェース回路２４について、入出力バッファ２３が配置された列の幅ｄ２より狭い幅ｄ１の領域に集中して配置されているので、バスインターフェース回路を制御する信号配線の配線長を短くすることが可能となり、高速に直列データと並列データを相互に変換することができる。
【００１６】
さらに、メモリセルアレイ部２内の配置に適したビットの並び（例えば、複数の列にバンクを配列）と、互換性等の制約を受ける外部入出力端子（ＤＱ端子）のパッドの並びとは必ずしも一致しない。そのような場合には、メモリセルアレイ部２から外部入出力バッファ２３の間のどこかで並び替えを行う必要が生じるが、外部入出力バッファ２３の比較的近くにメモリセルアレイ部２から内部バス４を介して入出力される並列データを外部入出力バッファ２３から入出力させる直列データに変換するバスインターフェース回路２４を比較的狭い領域に設け、並べ替えを行う。
【００１７】
以上で概要の説明を終え、各実施形態について、図面を参照しさらに詳細に説明する。
【００１８】
［第１の実施形態］
図１は、第１の実施形態による半導体記憶装置全体のブロック図である。図１において、１０はメモリセルアレイ、１１はロウアドレスをデコードし選択されたワード線を駆動するロウデコーダ、１２はメモリセルアレイの中から選択したメモリセルのデータをセンシングするセンスアンプ、１３はセンスアンプがセンシングした複数のデータのうちカラムアドレスに基づいて選択したデータをメモリセルアレイの外へ出力するカラムセレクタである。半導体記憶装置１には、Ｂａｎｋ０〜Ｂａｎｋ７の８つのメモリセルアレイ１０が設けられており、ロウデコーダ１１、センスアンプ１２、カラムセレクタ１３もメモリセルアレイ毎に設けられている。
【００１９】
また、リードライトアンプ・アレイ側バスインターフェース回路３１は、メモリセルアレイ１０毎に各メモリセルアレイ１０に対応して設けられる。リードライトアンプ・アレイ側バスインターフェース回路３１とカラムセレクタ１３との間はＩ／Ｏ線３５により相互に接続される。各メモリセルアレイに対するデータライト時には、リードライトアンプ・アレイ側バスインターフェース回路３１からＩ／Ｏ線３５、カラムセレクタ１３、センスアンプ１２を介してライトデータがメモリセルアレイ１０に書き込まれる。また、各メモリセルアレイからのデータリード時には、センスアンプ１２に増幅されたメモリセルアレイ１０のデータがカラムセレクタ１３とＩ／Ｏ線３５を介してリードライトアンプ・アレイ側バスインターフェース回路３１に入力される。
【００２０】
リードライトアンプ・アレイ側バスインターフェース回路３１は、内部バス４を介して周辺側バスインターフェース回路２４と接続されている。内部バス４は、アレイ側内部バス２７、中継バッファ２５、周辺側内部バス２６を含んでいる。内部バス４は、各メモリセルアレイが含まれるメモリセルアレイ部２と外部入出力バッファ２３、周辺側バスインターフェース回路２４が含まれる周辺回路部３とを接続する。なお、アレイ側内部バス２７は、複数のバンクのメモリセルアレイが複数の列に渡って配列される場合は、列ごとに設けられる。例えば図２に示すように複数のバンクのメモリセルアレイ１０が、Ｂａｎｋ０〜Ｂａｎｋ３とＢａｎｋ４〜ｂａｎｋ７の２列に配列される場合は、Ｂａｎｋ０〜Ｂａｎｋ３とＢａｎｋ４〜Ｂａｎｋ７に分けて別のアレイ側内部バス２７（２７ａ０、２７ａ１と２７ｂ０、２７ｂ１）が設けられる。これに対して、周辺側内部バス２６は、共通の一つの内部バスであり、周辺側バスインターフェース回路２４に接続される。また、アレイ側内部バス２７と周辺側内部バス２６とを相互に接続するために両者の間には、中継バッフア２５が設けられている。
【００２１】
周辺側バスインターフェース回路２４は、内部バス４を並列に転送されるデータと、外部入出力バッファから直列に入出力されるデータと、について並直列、直並列データ変換を行う。すなわち、メモリセルアレイ１０に対するデータライトの場合は、周辺側バスインターフェース回路２４は、外部入出力バッファ２３から直列に入力したデータを並列データに変換して内部バス４を駆動する。一方、メモリセルアレイ１０のデータリードの場合には、メモリセルアレイ１０から内部バス４を介して並列に送られて来たデータを直列データに変換して外部入出力バッファ２３に送る。外部入出力バッファ２３は、ＤＱＳ端子から入出力されるデータストローブ信号の立ち上がりエッジと立ち下がりエッジとの両方に同期して外部入出力端子（ＤＱ端子）２２からデータの入出力を行う。データライトの場合、ＤＱＳ端子は、データスローブ信号の入力端子となり、外部から送られて来るライトデータについて、ＤＱＳ端子から入力するデータストローブ信号の立ち上がりエッジと立ち下がりエッジの両方に同期してデータを取り込む。一方、データリードの場合は、ＤＱＳ端子はデータストローブ信号の出力端子となり、ＤＱＳ端子から出力するデータストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してリードデータを外部入出力端子（ＤＱ端子）２２から出力する。なお、外部入出力端子（ＤＱ端子）２２は、ＤＱ０〜ＤＱ３１の３２個の端子が存在する。すなわち、リードライトアクセス時には、ＤＱ０〜ＤＱ３１の３２個の外部入出力端子から３２ビットのリードライトデータを並列に入出力する。
【００２２】
クロック生成器２０は、外部から与えられる正転クロック信号ＣＫ、反転クロック信号／ＣＫ、クロックイネーブル信号ＣＫＥから内部動作クロックを生成する。コマンドデコーダ１４は、外部から与えられたチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥをデコードして外部のメモリコントローラ等から半導体装置１に与えられたリード、ライト等のコマンドを解読する。コントロールロジック１５は、コマンドデコーダ１４が解読したコマンド、モードレジスタ１７の状態に基づいて、クロック生成器２０から与えられたクロックに同期して半導体装置１の各部へコマンドを実行するために必要な信号を出力する。モードレジスタ１７、カラムアドレスバッファ・バーストカウンタ１６、ロウアドレスバッファ１８には、それぞれ外部アドレス入力端子Ａ０〜Ａ１３、バンクアドレス入力端子ＢＡ０、ＢＡ１、ＢＡ２が内部アドレスバスを介して接続される。モードレジスタ１７は、モードレジスタ設定コマンドが与えられたとき、内部アドレスバスから与えられたデータをレジスタに設定する。ロウアドレスバッファ１８は、バンクアクティブＡＣＴコマンドが与えられたとき、ロウアドレスをラッチしロウデコーダ１１へ出力する。カラムアドレスバッファ・バーストカウンタ１６は、リードコマンド、ライトコマンドが与えられたとき、カラムアドレスをラッチし、デコードしてカラムセレクタ１３を選択する。また、バーストリード、バーストライトコマンドが与えられたときは、指定されたバースト長に基づいてカラムアドレスをカウントする。リフレッシュカウンタ回路１９は、リフレッシュアドレスのカウントアップを行う。
【００２３】
また、ＤＬＬ２１は、外部クロック端子ＣＫ、／ＣＫから与えられた外部クロック信号に基づいて、外部クロック信号と位相の揃ったクロック信号を生成し、外部Ｉ／Ｏ端子２２からのデータ入出力のタイミングを制御する。なお、半導体記憶装置１が低消費電力用の用途であり、データ入出力のタイミング精度より低消費電力を優先する場合には、ＤＬＬ２１は必ずしも設ける必要はない。
【００２４】
図２は、第１の実施形態による半導体記憶装置全体の半導体チップ上の配置を示す平面図である。図２において、半導体記憶装置１の半導体チップの中央部には、メモリセルアレイ部２が配置され、メモリセルアレイ部２の上下の周辺は、周辺回路部３ａ、３ｂとなっている。
【００２５】
メモリセルアレイ部２には、８つのバンクのメモリセルアレイが左右に２つの列に分かれてアレイ状に配置されている。この２つの列のうち、一方の列（図２の中で左側の列）には、Ｂａｎｋ０〜Ｂａｎｋ３の４つのバンクのメモリセルアレイ１０が配置され、残る片方の列（図２の中で右側の列）には、Ｂａｎｋ４〜Ｂａｎｋ７の残る４つのバンクのメモリセルアレイ１０が配置されている。なお、各バンクのメモリセルアレイ１０が配置される領域（図２中のＢａｎｋ０〜Ｂａｎｋ７の各破線で囲んだ範囲内）には、ロウデコーダ１１、センスアンプ１２、カラムセレクタ１３、Ｙデコーダ（カラムデコーダ）がメモリセルアレイ１０と共に配置されている。図２には、Ｂａｎｋ０の内部の配置の一部を図示している。破線で示すＢａｎｋ０の領域の左右の中央には、縦長にロウデコーダ（Ｘデコーダ）１１が配置されている。また、Ｂａｎｋ０の領域の上下の中央には、横長にリードライトアンプ・アレイ側バスインターフェース回路３１が配置され、リードライトアンプ・アレイ側バスインターフェース回路３１の上下の両側に隣接して、Ｙデコーダ（カラムデコーダ）３２が配置されている。さらに、図２のＢａｎｋ０の領域には、センスアンプ１２とカラムセレクタ１３が配置されている領域のうち、一部の領域を図示している。センスアンプ１２とカラムセレクタ１３からは、上下に配置されたメモリセルアレイ領域１０へ図示しないビット線が上下に配線されている。また、ロウデコーダ（Ｘデコーダ）１１からメモリセルアレイ領域１０へ図示しないワード線が配線されている。さらに、センスアンプ１２とカラムセレクタ１３とリードライトアンプ・アレイ側バスインターフェース回路３１との間はＩ／Ｏ線３５によって接続される。なお、他のＢａｎｋ１〜Ｂａｎｋ７の内部の構成もＢａｎｋ０と同様である。
【００２６】
各バンク領域に配置されたリードライトアンプ・アレイ側バスインターフェース回路３１へは、アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１が接続されている。アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１は、各バンク領域のリードライトアンプ・アレイ側バスインターフェース回路３１と、メモリセルアレイ部２と周辺回路部３との境界に配置された中継バッファ２５と、を相互に接続している。なお、アレイ側内部バス２７ａ０と２７ａ１は、Ｂａｎｋ０〜Ｂａｎｋ３のリードライトアンプ・アレイ側バスインターフェース回路３１に接続され、アレイ側内部バス２７ｂ０と２７ｂ１は、Ｂａｎｋ４〜Ｂａｎｋ７のリードライトアンプ・アレイ側バスインターフェース回路３１に接続されている。
【００２７】
アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１は、それぞれ６４ビット幅の内部バスである。各バンクからリードライトデータをバースト転送する場合は、各バンクに接続されている２つの内部バス（Ｂａｎｋ０〜Ｂａｎｋ３は、アレイ側内部バス２７ａ０と２７ａ１、Ｂａｎｋ４〜Ｂａｎｋ７は、アレイ側内部バス２７ｂ０と２７ｂ１）を同時に使用し、６４×２＝１２８ビットのデータを並列に各バンクと中継バッファ２５との間で転送する。なお、アレイ側内部バス２７ａ０、２７ｂ０は、それぞれ、Ｙアドレス（カラムアドレス）の下位２ビット目のアドレスが“０”であるデータの転送に用い、アレイ側内部バス２７ａ１、２７ｂ１は、それぞれ、Ｙアドレス（カラムアドレス）の下位２ビット目のアドレスが“１”であるデータの転送に用いる。
【００２８】
図２において、メモリセルアレイ部２の上側の周辺回路部３ａには、クロック生成器２０とクロック生成器２０に関連するＣＫ、／ＣＫ、ＣＫＥ等のパッドが配置される。また、冗長ビット救済用のヒューズ回路３４等が配置される。また、メモリセルアレイ部２の下側の周辺回路部３ｂには、外部入出力端子２２、外部入出力バッファ２３、周辺側バスインターフェース回路２４、ＤＱ制御回路２８が配置される。なお、メモリセルアレイ部２の各バンクのメモリセルアレイ１０は、アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１を介して中継バッファ２５に接続され、中継バッファ２５は、周辺側バスインターフェース回路２４、外部入出力バッファ２３を介して、外部入出力端子（ＤＱ０〜ＤＱ３１）２２に接続される。なお、図１に示す半導体記憶装置１の各構成要件のうち、図２において明示されていない要素（コマンドデコーダ１４、コントロールロジック１５、モードレジスタ１７等）は、周辺回路部３ａ、３ｂのスペースとのある個所等に配置されている。
【００２９】
図３は、第１の実施形態による半導体記憶装置１における周辺部３ｂの配置を示す平面図である。メモリセルアレイ部２と周辺部３ｂとの境界には、中継バッファ２５が配置されている。各中継バッファ２５には、メモリセルアレイ部２側に、アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１が接続され、周辺部３ｂ側に、周辺側内部バス２６が接続されている。周辺側内部バス２６は、周辺回路部３ｂに設けられた周辺側バスインターフェース回路２４と接続され、周辺側バスインターフェース回路２４は、さらにＤＱ接続配線２９により外部入出力バッファ２３へと接続されている。
【００３０】
中継バッファ２５は、各アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１の各ビットにそれぞれ対応して設けられ、各アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１と周辺側内部バス２６とを相互に接続する。各アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１はそれぞれ６４ビットのデータ幅を持っているので、中継バッファ２５は、上記各アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１の各ビットに対応して６４×４＝２５６ビットの中継バッファが設けられている。周辺側内部バス２６は、１２８ビットのバスであり、リードライトのアクセス対象とするバンクによって、Ｂａｎｋ０〜３に接続されているアレイ側内部バス２７ａ０、２７ａ１、及び／又は、Ｂａｎｋ４〜７に接続されているアレイ側内部バス２７ｂ０、２７ｂ１とそれぞれ対応する中継バッファ２５を介して接続される。なお、リードライトのデータ転送の方向に合わせて、中継バッファ２５は、リードデータをアレイ側内部バス２７から周辺側内部バス２６に接続するとともに、ライトデータを周辺側内部バス２６から対応するアレイ側内部バス２７に双方向にデータを中継する。
【００３１】
なお、アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１、中継バッファ２５、周辺側内部バス２６は、全体として内部バス４を構成し、ＤＱＳ端子から入出力されるデータストローブ信号の立ち上がりと立ち下がり２クロック分の連続する４つのエッジに同期して３２本の外部入出力端子（ＤＱ０〜ＤＱ３１）２２から入出力される１２８個のデータ（３２端子×４＝１２８）を並列に各バンクのセルアレイとの間でデータ転送を行う。周辺側バスインターフェース回路２４と外部入出力バッファ２３は、各外部入出力端子（ＤＱ０〜ＤＱ３１）２２に対応して設けられている。外部入出力端子（ＤＱ０〜ＤＱ３１）２２の数が３２端子であるので、周辺側バスインターフェース回路２４と外部入出力バッファ２３の数もそれぞれ３２個設けられる。各周辺側バスインターフェース回路２４と各外部データ入出力バッファ２３は、ＤＱＲ、ＤＱＦ、ＣＲＤＲ、ＣＲＤＦの４つのデータ転送信号により接続される。ＤＱＲ、ＤＱＦは、外部データ入出力バッファ２３から周辺側バスインターフェース回路２４へのそれぞれデータストローブ信号の立ち下がりと立ち上がりに同期して入力したデータのデータ入力信号であり、ＣＲＤＲ、ＣＲＤＦは、周辺側バスインターフェース回路２４から外部データ入出力バッファ２３へ、それぞれデータストローブ信号の立ち上がりと立ち下がりに同期して出力するデータのデータ出力信号である。
【００３２】
なお、各周辺側バスインターフェース回路２４へは、ＤＱ制御回路（バスコントロール回路）２８からデータの入出力を制御する制御信号が供給されている。各外部入出力バッファ２３は、それぞれ対応する外部入出力端子（ＤＱ０〜ＤＱ３１）２２に接続されている。なお、各外部入出力バッファ２３は、それぞれ対応する外部入出力端子（ＤＱ０〜ＤＱ３１）２２に隣接して配置されている。ここでは、外部入出力端子（ＤＱ０〜ＤＱ３１）２２の３２個のパッドは、例えば、特許文献１に記載されているように半導体記憶装置１の半導体チップの周辺部に列をなして配置されている。なお、図３では、外部入出力端子（ＤＱ０〜ＤＱ３１）２２のパッドは一例に配列されているが、複数の列に渡って配列させてもよい。
【００３３】
いずれにせよ、外部入出力端子（ＤＱ０〜ＤＱ３１）２２（パッド）が列をなして配置されているので、それに合わせて外部入出力バッファ２３も概略列をなして配置されている。すなわち、外部入出力端子（ＤＱ０〜ＤＱ３１）２２、外部入出力バッファ２３は、メモリセルアレイ部２の周辺に、概略、列をなして、言い換えるならば、メモリセルアレイ部２の周辺の細長い領域に配置されている。この細長い領域に配置された外部入出力バッファ２３の端から端までの距離はｄ２である。これに対して、周辺側バスインターフェース回路２４は、距離ｄ２より狭い範囲の端から端までの距離がｄ１である領域に配置されている。従って、ＤＱ制御回路（バスコントロール回路）２８から各周辺側バスインターフェース回路２４までの各周辺側バスインターフェース回路２４を制御する信号配線の長さを短くすることができ、信号配線に流れる電流を削減することができる。また、ＤＱ制御回路（バスコントロール回路）２８を周辺側バスインターフェース回路２４のほぼ中央に配置することにより、各周辺側バスインターフェース回路２４を制御する信号配線の長さを短くするとともに信号配線の長さのばらつきを小さくしている。これにより、外部入出力端子を直列に入出力するデータと内部バスを並列に転送するデータとを相互に高速に変換することができ、高速なデータ転送を可能にしている。
【００３４】
さらに、周辺側バスインターフェース回路２４は、内部バス４の最大配線幅ｄ３より狭い領域に集中して距離ｄ１の範囲内に配置されている。また、周辺側バスインターフェース回路２４が配置されている領域は、内部バス４の最大配線幅ｄ３のほぼ中央の領域に集中して配置されている。メモリセルアレイ部２内のアレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１は、各メモリセルアレイとの接続を容易にするため、広い幅に渡って配線される。また、中継バッファ２５もアレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１の配線幅に合わせて配置されるため、中継バッファの配置幅も広い幅に渡って配置される。従って、周辺側内部バス２６の配線幅も少なくとも中継バッファ２５に接続される部分の配線幅は広い幅になる。図３では、アレイ側内部バス２７ａ０、２７ａ１、２７ｂ０、２７ｂ１の配線幅、中継バッファ２５の配置幅、周辺側内部バス２６の中継バッファとの接続部分の配線幅はそれぞれｄ３にほぼ等しく、内部バス４の最大配線幅はｄ３となっている。
【００３５】
周辺側バスインターフェース回路２４が配置されている領域は、内部バス４の最大配線幅ｄ３のほぼ中央の領域に集中して配置されているので、ビット（ＤＱ０〜ＤＱ３１）毎の内部バス４から周辺側バスインターフェース回路２４までの配線の長さの差異をできるだけ小さくすることができる。従って、高速なデータ転送が可能になる。
【００３６】
次に、図４から図８を用いて、周辺側バスインターフェース回路２４内部の回路構成と、その動作について説明する。周辺側バスインターフェース回路２４は、外部入出力バッファから直列に入力されたライトデータを並列データに変換して内部バス４に伝達するライトデータ変換部と、内部バスから並列に読み出されたリードデータを直列データに変換して外部入出力バッファ２３に伝達するリードデータ変換部から成る。図４は、そのライトデータ変換部の回路ブロック図であり、図５は、そのリードデータ変換部の回路ブロック図である。
【００３７】
図４に示す周辺側バスインターフェース回路２４のライトデータ変換部は、外部入出力バッファから直列に入力されたライトデータを並列データに変換するシリパラ部（データラッチ４１〜４６）と、シリパラ部で変換したデータを選択するセレクタ（スイッチ５１〜５８）と内部バス４を駆動するドライバ（６３〜７８）とを含むバスドライバ部を備えている。図４においてＤＱＲ、ＤＱＦは、外部入出力バッファ２３からのデータ入力端子である。ＤＱＲは、データストローブ（ＤＱＳ）信号の立ち上がりに同期して外部入出力バッファ２３に入力されたライトデータ信号であり、ＤＱＦは、データストローブ（ＤＱＳ）信号の立ち下がりに同期して外部入出力バッファ２３に入力されたライトデータ信号である。また、ＰＣＬＫＤ、ＣＹ１ＷＴ、ＣＹ１ＷＮ、ＢＵＳＷＥＮは、ＤＱ制御回路（バスコントロール回路）２８が出力する制御信号である。また、ＢＵＳＲＥ、ＢＵＳＲＯ、ＢＵＳＦＥ、ＢＵＳＦＯは、それぞれ内部バス４に接続されるライトデータ出力信号である。
【００３８】
また、図５に示す周辺側バスインターフェース回路２４のリードデータ変換部は、内部バスを転送されて来たデータを選択するセレクタ（スイッチ１５１〜１５８）とデータを一時的に保持するデータラッチ１６１〜１６４とを含むバスレシーバ部と、データラッチ１６５、１６６と、スイッチ１７１〜１７４を含むパラシリ部を備えている。図５において、ＢＵＳＲＥ、ＢＵＳＲＯ、ＢＵＳＦＥ、ＢＵＳＦＯは、内部バス４に接続される信号であり、図４に示す信号名が同一である信号と共通の信号である。ＣＹ１Ｒ、ＢＵＳＲＥＮ、ＣＤＳＲは、ＤＱ制御回路（バスコントロール回路）２８が出力する制御信号である。ＣＲＤＲ、ＣＲＤＦは、リードデータ出力信号であり、外部入出力バッファ２３に接続される。ＣＲＤＲとＣＲＤＦは、それぞれ、データストローブ（ＤＱＳ）信号の立ち上がりと立ち下がりに同期して出力されるリードデータ信号である。
【００３９】
図８は、外部入出力バッファ２３の出力バッファと入力バッファの機能のうち、入力バッファの部分の回路構成を示す回路ブロック図である。図８には、ＤＱＳ入力バッファ回路も示している。入力回路１１２は、ＤＱ／ＤＱＳ入力回路イネーブル信号１３５が活性化レベルであるハイレベルのときにＤＱｎ（ｎは０〜３１の整数）端子及びＤＱＳ端子からデータを入力する。このうち、ＤＱＳ端子から入力されたデータストローブ信号は、ＤＱｎ端子から入力されるデータ信号のデータストローブ信号として、データラッチ回路１１１に供給される。データラッチ回路１１１では、ＤＱｎ端子から入力されるデータ信号は、データストローブ信号の立ち上がりと立ち下がりの両方のエッジに同期して取り込まれる。データストローブ信号（ＤＱＳ端子）の立ち上がりに同期して取り込まれたデータ信号は、ラッチデータＥｖｅｎ１３２として一時的に保持され、データストローブ信号（ＤＱＳ端子）の立ち下がりに同期して取り込まれたデータ信号は、ラッチデータＯｄｄ１３２として一時的に保持される。ラッチデータＥｖｅｎ１３２はＤＱＲ信号、ラッチデータＯｄｄ１３２はＤＱＦ信号として図４を用いて説明した周辺側バスインターフェース回路２４のライトデータ変換部のデータ入力端子に接続される。
【００４０】
なお、図８に示す外部入出力バッファ２３において、ＤＱＳ端子から入力されたデータストローブ信号に同期して内部に取り込まれたデータ信号（ラッチデータＥｖｅｎ１３２、ラッチデータＯｄｄ１３２）は、図４に示す周辺側バスインターフェース回路２４のデータラッチ４１〜４３、４４〜４６により、半導体装置１の内部で生成されたクロック信号に同期した信号ＰＣＬＫＤにタイミングが調整され、周辺側バスインターフェース回路２４のバスドライバ部に入力される。
【００４１】
図６は、外部入出力端子（ＤＱ端子）２２から取り込まれたライトデータが内部バス４に出力されるまでのタイミングを示すタイミングチャートである。半導体記憶装置１に対してデータライトを行おうとするコントローラは、クロック信号ＣＫ、ＣＫＢに同期してＷｒｉｔｅコマンドを半導体記憶装置１に与える。Ｗｒｉｔｅコマンドを与えた後に引き続く所定のタイミングでハイインピーダンスである半導体記憶装置１のＤＱＳ端子に対してデータストローブ信号を与える。また、データストローブ信号に同期してデータストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してライトデータＤ０、Ｄ１、Ｄ２、Ｄ３をＤＱ端子に送る。半導体記憶装置１の外部入出力バッファ２３は、ＤＱＳ端子から入力されるデータストローブ信号に同期してライトデータ信号Ｄ０〜Ｄ３を取り込む。さらに、外部入出力バッファ２３は、データストローブ信号（ＤＱＳ信号）の立ち上がりエッジと立ち下がりエッジで取り込んだ信号を並列データに変換してＤＱＲ及びＤＱＦ端子から並列に周辺側バスインターフェース回路２４に送る。周辺側バスインターフェース回路２４は、制御信号ＰＣＬＫＤの立ち上がりに同期してＤＱＲ及びＤＱＦ端子から送られてきたライトデータを取り込む。制御信号ＰＣＫＤの最初の立ち上がりに同期してＤ０、Ｄ１を取り込み、制御信号ＰＣＫＤの２回目の立ち上がりに同期してＤ２、Ｄ３を取り込む。周辺側バスインターフェース回路２４は、さらに、データストローブ信号の２サイクルの期間に取り込まれたＤ０〜Ｄ３の４ビットのデータを並列データに変換し、制御信号ＢＵＳＷＥＮに同期して同期バス４に送る。この後の動作は、図６には、示していないが、中継バッファ２５は、ライトデータの書込み先のバンクをＢＡ０〜ＢＡ２信号から判定し、書込み対象となるバンクの含まれるアレイ側内部バス（２７ａ０と２７ａ１、又は２７ｂ０と２７ｂ１）を駆動し、書込み対象とするバンクまでデータを転送する。さらに、リードライトアンプ・アレイ側バスインターフェース３１、カラムセレクタ１３、センスアンプ１２は、メモリセルアレイ１０にデータ書込みを行う。なお、外部入出力バッファから直列に入力した４ビットのデータのうち、先に入力した２ビットと後から入力した２ビットを入れ替えて内部データバス４に送る制御をカラムアドレスの１ビット目の値に基づく制御信号ＣＹ１ＷＴ、ＣＹ１ＷＮによって行っている。
【００４２】
次に、図７は、半導体記憶装置１が外部に接続されたコントローラからリードコマンドを受けて、リードデータを出力するタイミングチャートである。図７には、周辺側バスインターフェース回路２４の動作タイミングに関連する部分のみを記載している。クロック信号ＣＫ、ＣＫＢに同期してＲｅａｄコマンドが与えられると、指定されたバンクのメモリセルアレイ１０から並列に読み出されたデータＤ０〜Ｄ３が所定のタイミングで内部バス４を経由して周辺側バスインターフェース回路２４に送られる。並列に送られてきた４ビットのデータのうち、最初のデータストローブ信号の立ち上がりと立ち下がりに同期しして出力される２ビットのデータ（ここでは、Ｄ０とＤ１であるとする）は、データラッチ１６１と１６３に書き込まれ、２回目のデータストローブ信号の立ち上がりと立ち下がりに同期して出力される２ビットのデータ（ここでは、Ｄ２とＤ３）は、データラッチ１６５と１６６に書きこまれる。制御信号ＣＤＳＲの立ち上がりに同期してデータラッチ１６１と１６３に書き込まれたデータ（ここでは、Ｄ０とＤ１）が外部入出力バッファ２３に送られ、データストローブ信号の立ち上がりと立ち下がりに同期して直列に出力される。ひき続いて制御信号ＣＤＳＲの立ち下がりに同期してデータラッチ１６５と１６６に書き込まれたデータ（ここでは、Ｄ２とＤ３）が外部入出力バッファ２３に送られ、データストローブ信号の立ち上がりと立ち下がりに同期して直列に出力される。なお、ここでは、内部バスを４ビット並列で送られて来たデータのうち、どの２ビットを先に出力するかは、カラムアドレスの１ビット目の値に基づく制御信号であるＣＹ１Ｒにより決定される。
【００４３】
（第１の実施形態による効果）
次に第１の実施形態による効果をより明確にするため、周辺側バスインターフェース回路２４を狭い幅の領域に集中して配置せずに、外部入出力バッファ２３と同じピッチで外部入出力バッファ２３と同じ広がりを持って配置した比較例について説明する。図９は、その比較例による周辺部の配置を示す平面図である。図９は、周辺側バスインターフェース回路２４の配置幅ｄ１が外部入出力バッファ２３の配置幅ｄ２と等しいことを除いて、図３に示す第１の実施形態の周辺部の配置を示す平面図と同一である。図９の比較例では、周辺側バスインターフェース回路２４の配置位置を外部入出力バッファ２３の配置位置と揃えて配置しているので、周辺側バスインターフェース回路２４と外部入出力バッファ２３とを接続するＤＱ接続配線２９の長さを短くすることが可能である。従って、図９の比較例の方が好適な配置であるようにも見える。しかし、発明者が検討した結果によれば、図９のような配置は好ましくない。
【００４４】
図１０は、（ａ）比較例による周辺回路部３ｂの配置と、（ｂ）第１の実施形態による周辺部３ｂの配置とを比較する図面である。すでに説明したように各外部データ入出力端子２２にそれぞれ対応して各周辺側バスインターフェース回路２４が設けられている。また、複数のバンクのメモリセルアレイが複数の列に渡って配置されている場合（図１０では、ＢＡＮＫ０〜３とＢＡＮＫ４〜７が２列に渡って配置）、周辺側バスインターフェース回路２４が配置された列のうち、端に配置された周辺側バスインターフェース回路２４とメモリセルアレイの並びに合わせて配置された内部バスの該当するビットまでの内部バスの配線長が長くなるビットがどうしても生じてしまう。たとえば、図１０（ａ）では、図１０（ａ）の左端に配置されているＤＱ１６〜２３の周辺側バスインターフェース回路２４からＢＡＮＫ０〜３側の内部バス４への接続は比較的短い配線長となるが、ＢＡＮＫ４〜７側の内部バス４への接続は長い配線長となってしまう。極端な場合には、内部バスの右端に配置されたビットから左端に配置された周辺側バスインターフェース回路２４へ接続しなければならない場合が生じる。そのような場合、周辺部の内部バスが長距離配線となってしまい、配線遅延により最大動作周波数ｔＣＫｍｉｎマージンを悪化させることになる。
【００４５】
これに対して、図１０（ｂ）に示す第１の実施形態では、周辺側バスインターフェース回路２４を内部バス４の最大配線幅のほぼ中央の位置に集中して狭い領域の範囲内に配置している。従って、内部バス４から周辺側バスインターフェース回路２４への配線長が長大になってしまうビットが生じることを防ぐことができる。また、各ビットの内部バス４と周辺側バスインターフェース回路２４との配線長の差が比較的小さくするように配線することができる。従って、比較例に比べて、ｔＣＫｍｉｎを改善することができる。
【００４６】
また、図１０（ａ）に示す比較例のように周辺側バスインターフェース回路２４が広い範囲に分散して配置されていると、ＤＱ制御回路２８から周辺側バスインターフェース回路２４までの制御信号の配線長が長くなる。制御信号の配線長が長くなると消費電流の増大を招く。これに対して、図１０（ｂ）の第１の実施形態に示すように周辺側バスインターフェース回路２４を狭い領域に集中して配置することにより、ＤＱ制御回路２８からの制御信号の配線長を短くすることが可能であり、動作消費電流を削減することができる。
【００４７】
さらに、周辺側バスインターフェース回路２４は、内部バス４の並列配線を直列信号に変換して外部入出力バッファ２３と接続しているので、周辺側バスインターフェース回路２４と外部入出力バッファ２３とを接続するＤＱ接続配線２９の配線本数は、比較的少なくすることが可能である。従って、周辺側バスインターフェース回路２４の配置ピッチを外部入出力バッファ２３の配置ピットと揃えなくてもＤＱ接続配線２９の配線面積がそれほど大きくはならない。
【００４８】
従って、発明者の考察によれば、第１の実施形態のように、周辺側バスインターフェース回路２４を比較的狭い領域に集中して配置することが、半導体記憶装置１の内部において、高速なデータ転送を実現するためには好ましい。特に、周辺部の内部バスの最大配線長を短くすることにより最大動作周波数ｔＣＫｍｉｎを改善することができる。また、周辺側バスインターフェース回路２４の配線長を短くすることにより、動作電流を削減することができる。
【００４９】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５０】
１：半導体記憶装置
２：メモリセルアレイ部
３ａ、３ｂ：周辺回路部
４：内部バス
１０：メモリセルアレイ
１１：ロウデコーダ（Ｘデコーダ）
１２：センスアンプ
１３：カラムセレクタ
１４：コマンドデコーダ
１５：コントロールロジック
１６：カラムアドレスバッファ・バーストカウンタ
１７：モードレジスタ
１８：ロウアドレスバッファ
１９：リフレッシュカウンタ回路
２０：クロック生成器
２１：ＤＬＬ
２２：外部入出力端子
２３：外部入出力バッファ
２４：周辺側バスインターフェース回路
２５：中継バッファ
２６：周辺側内部バス
２７、２７ａ０、２７ａ１、２７ｂ０、２７ｂ１：アレイ側内部バス
２８：ＤＱ制御回路
２９：ＤＱ接続配線
３１：リードライトアンプ・アレイ側バスインターフェース回路
３２：Ｙデコーダ
３４：ヒューズ回路
３５：Ｉ／Ｏ線
４１〜４６、１６１〜１６６：データラッチ
５１〜５８、１５２、１５４、１５６、１５８、１７１、１７３：スイッチ（Ｎチャネルスイッチ）
５９〜６２、８１〜８４：インバータ
６３、６７、７１、７５：ＮＡＮＤ回路
６４、６８、７２、７６：ＮＯＲ回路
６５、６９、７３、７７：Ｐチャネルバッファ
６６、７０、７４、７８：Ｎチャネルバッファ
１１０：データクロック同期回路
１１１：データラッチ回路
１１２：入力回路
１２６：入力データ用クロック
１３２：ラッチデータ
１３５：ＤＱ／ＤＱＳ入力回路イネーブル信号
１５１、１５３、１５５、１５７、１７２、１７４：スイッチ（Ｐチャネルスイッチ）
７０２：内部ＤＱＳ
【特許請求の範囲】
【請求項１】
複数のメモリセルアレイが配置されたメモリセルアレイ部と、
外部入出力回路が配置された周辺回路部と、
前記複数のメモリセルアレイと前記周辺回路部とを接続する内部バスと、
を備え、
前記周辺回路部には、複数の外部入出力バッファと、前記メモリセルアレイとの間で前記内部バスを並列に入出力するデータと前記複数の外部入出力バッファを直列に入出力するデータとを相互に変換するバスインターフェース部と、
が配置され、
前記複数の外部入出力バッファは前記複数のメモリセルアレイ部の周辺に列をなして配置され、
前記バスインターフェース部は、前記複数の外部入出力バッファと前記メモリセルアレイ部との間に配置され、前記バスインターフェース部は、前記複数の入出力バッファが配置された前記列の幅より狭い幅の領域に集中して配置されていることを特徴とする半導体記憶装置。
【請求項２】
前記バスインターフェース部の配置幅は、前記内部バスの配線幅より狭いことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記バスインターフェース部は、前記内部バスの配線幅のほぼ中央の位置で前記内部バスに接続されていることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記内部バスは、前記メモリセルアレイ部と前記周辺回路部とにまたがって配線され、
前記内部バスの前記メモリセルアレイ部と前記周辺回路部との境界には中継バッファが配置され、前記内部バスは、前記中継バッファよりメモリセルアレイ側のアレイ側内部バスと、前記中継バッファより周辺回路側の周辺側内部バスと、を備えることを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
【請求項５】
前記複数のメモリセルアレイは前記メモリセルアレイ部に複数の列に渡ってアレイ状に配置され、複数の前記アレイ側内部バスは、前記複数のメモリセルアレイの列にそれぞれ対応して複数設けられ、前記周辺側内部バスは、前記複数のアレイ側内部バスに対して共通に一つの周辺側内部バスが設けられていることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記中継バッファは、前記複数のアレイ側内部バスにそれぞれ対応して設けられ、前記複数のメモリセルアレイのうち、各アレイ側内部バスに接続されるメモリセルアレイが指定されてアクセス要求があった場合には、当該アレイ側内部バスと周辺側内部バスとを接続し、アクセス要求があった場合であっても、当該アレイ側内部バスに接続されるメモリセルアレイに対するアクセス要求でない場合には、当該アレイ側内部バスを周辺側内部バスに接続しないことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記列をなして配置された複数の入出力バッファの列の中央には、入出力バッファ制御回路が配置され、前記複数の入出力バッファは、前記入出力バッファ制御部の両側に前記列をなして配置されていることを特徴とする請求項１乃至６いずれか１項記載の半導体記憶装置。
【請求項８】
前記外部入出力バッファは、クロックの立ち上がりエッジと立ち下がりエッジの両方に同期して外部との間で直列にデータを入出力し、
前記内部バスは、前記外部入出力バッファから直列に入出力されるデータレートより遅い転送レートで並列にデータを転送し、
前記外部入出力バッファを直列に入出力するデータと前記内部バスを並列に転送するデータは、前記バスインターフェース部により直並列変換されて接続されていることを特徴とする請求項１乃至７いずれか１項記載の半導体記憶装置。
【請求項９】
前記複数の外部入出力バッファは、それぞれ、前記内部バスを介して前記複数のメモリセルアレイに接続され、書込み動作時には、前記複数のメモリセルアレイの内、書込み対象とするメモリセルアレイを指定して前記複数の外部入出力バッファから前記内部バスを介して指定したメモリセルアレイにデータを書込むことを特徴とする請求項１乃至８いずれか１項記載の半導体記憶装置。
【請求項１０】
前記複数の外部入出力バッファは、それぞれ、前記内部バスを介して前記複数のメモリセルアレイに接続され、読み出し動作時には、前記複数のメモリセルアレイの内、読み出し対象とするメモリセルアレイを指定して前記指定したメモリセルアレイから前記内部バスを介して前記複数の外部入出力バッファにデータを読み出すことを特徴とする請求項１乃至９いずれか１項記載の半導体記憶装置。
【請求項１１】
前記複数の入出力バッファにそれぞれ対応して近傍に入出力パッドが設けられ、前記複数の入出力バッファはそれぞれ対応する入出力パッドまで含めて列をなして配置されていることを特徴とする請求項１乃至１０いずれか１項記載の半導体記憶装置。
【請求項１２】
前記複数の入出力パッドは、一列に配置されていることを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記複数の入出力パッドは、複数の列に配置されていることを特徴とする請求項１１記載の半導体記憶装置。
【請求項１４】
複数のメモリセルアレイが配置されたメモリセルアレイ部と、
外部入出力回路が配置された周辺回路部と、
前記複数のメモリセルアレイと前記周辺回路部とを接続する内部バスと、
を備え、
前記周辺回路部は、
複数の外部入出力バッファと、
前記メモリセルアレイとの間で前記内部バスを並列に入出力するデータと前記複数の外部入出力バッファを直列に入出力するデータとを相互に変換する複数のバスインターフェース回路と、
を備え、
前記複数のバスインターフェース回路間の距離が、前記複数の外部入出力バッファ間の距離及び前記内部バスの配線幅の最大値より狭くなるように、前記複数のバスインターフェース回路は、前記内部バスと前記複数の外部入出力バッファとの間にまとめて配置されていることを特徴とする半導体記憶装置。
【請求項１５】
前記内部バスと前記複数のバスインターフェース回路との各接続において、内部バスの配線長さの差が少なくなるように前記複数のバスインターフェース回路は、前記内部バスの配線幅のほぼ中央で前記内部バスに接続されていることを特徴とする請求項１４記載の半導体記憶装置。
【請求項１６】
前記内部バスは、前記メモリセルアレイ部と前記周辺回路部とにまたがって配線され、
前記内部バスの前記メモリセルアレイ部と前記周辺回路部との境界には中継バッファが配置され、前記内部バスは、前記中継バッファよりメモリセルアレイ側のアレイ側内部バスと、前記中継バッファより周辺回路側の周辺側内部バスと、を備えることを特徴とする請求項１４又は１５記載の半導体記憶装置。
【請求項１７】
前記複数のメモリセルアレイは前記メモリセルアレイ部に複数の列に分けてアレイ状に配置され、複数の前記アレイ側内部バスは、前記複数のメモリセルアレイの列にそれぞれ対応して複数設けられ、前記周辺側内部バスは、前記複数のアレイ側内部バスに対して共通に一つの周辺側内部バスが設けられていることを特徴とする請求項１６記載の半導体記憶装置。
【請求項１８】
前記中継バッファは、前記複数のアレイ側内部バスにそれぞれ対応して設けられ、前記複数のメモリセルアレイのうち、各アレイ側内部バスに接続されるメモリセルアレイが指定されてアクセス要求があった場合には、当該アレイ側内部バスと周辺側内部バスとを接続し、アクセス要求があった場合であっても、当該アレイ側内部バスに接続されるメモリセルアレイに対するアクセス要求でない場合には、当該アレイ側内部バスを周辺側内部バスに接続しないことを特徴とする請求項１７記載の半導体記憶装置。
【請求項１９】
前記複数の外部入出力バッファは一列に配置されていることを特徴とする請求項１４乃至１８いずれか１項記載の半導体記憶装置。
【請求項１】
複数のメモリセルアレイが配置されたメモリセルアレイ部と、
外部入出力回路が配置された周辺回路部と、
前記複数のメモリセルアレイと前記周辺回路部とを接続する内部バスと、
を備え、
前記周辺回路部には、複数の外部入出力バッファと、前記メモリセルアレイとの間で前記内部バスを並列に入出力するデータと前記複数の外部入出力バッファを直列に入出力するデータとを相互に変換するバスインターフェース部と、
が配置され、
前記複数の外部入出力バッファは前記複数のメモリセルアレイ部の周辺に列をなして配置され、
前記バスインターフェース部は、前記複数の外部入出力バッファと前記メモリセルアレイ部との間に配置され、前記バスインターフェース部は、前記複数の入出力バッファが配置された前記列の幅より狭い幅の領域に集中して配置されていることを特徴とする半導体記憶装置。
【請求項２】
前記バスインターフェース部の配置幅は、前記内部バスの配線幅より狭いことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記バスインターフェース部は、前記内部バスの配線幅のほぼ中央の位置で前記内部バスに接続されていることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記内部バスは、前記メモリセルアレイ部と前記周辺回路部とにまたがって配線され、
前記内部バスの前記メモリセルアレイ部と前記周辺回路部との境界には中継バッファが配置され、前記内部バスは、前記中継バッファよりメモリセルアレイ側のアレイ側内部バスと、前記中継バッファより周辺回路側の周辺側内部バスと、を備えることを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
【請求項５】
前記複数のメモリセルアレイは前記メモリセルアレイ部に複数の列に渡ってアレイ状に配置され、複数の前記アレイ側内部バスは、前記複数のメモリセルアレイの列にそれぞれ対応して複数設けられ、前記周辺側内部バスは、前記複数のアレイ側内部バスに対して共通に一つの周辺側内部バスが設けられていることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記中継バッファは、前記複数のアレイ側内部バスにそれぞれ対応して設けられ、前記複数のメモリセルアレイのうち、各アレイ側内部バスに接続されるメモリセルアレイが指定されてアクセス要求があった場合には、当該アレイ側内部バスと周辺側内部バスとを接続し、アクセス要求があった場合であっても、当該アレイ側内部バスに接続されるメモリセルアレイに対するアクセス要求でない場合には、当該アレイ側内部バスを周辺側内部バスに接続しないことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記列をなして配置された複数の入出力バッファの列の中央には、入出力バッファ制御回路が配置され、前記複数の入出力バッファは、前記入出力バッファ制御部の両側に前記列をなして配置されていることを特徴とする請求項１乃至６いずれか１項記載の半導体記憶装置。
【請求項８】
前記外部入出力バッファは、クロックの立ち上がりエッジと立ち下がりエッジの両方に同期して外部との間で直列にデータを入出力し、
前記内部バスは、前記外部入出力バッファから直列に入出力されるデータレートより遅い転送レートで並列にデータを転送し、
前記外部入出力バッファを直列に入出力するデータと前記内部バスを並列に転送するデータは、前記バスインターフェース部により直並列変換されて接続されていることを特徴とする請求項１乃至７いずれか１項記載の半導体記憶装置。
【請求項９】
前記複数の外部入出力バッファは、それぞれ、前記内部バスを介して前記複数のメモリセルアレイに接続され、書込み動作時には、前記複数のメモリセルアレイの内、書込み対象とするメモリセルアレイを指定して前記複数の外部入出力バッファから前記内部バスを介して指定したメモリセルアレイにデータを書込むことを特徴とする請求項１乃至８いずれか１項記載の半導体記憶装置。
【請求項１０】
前記複数の外部入出力バッファは、それぞれ、前記内部バスを介して前記複数のメモリセルアレイに接続され、読み出し動作時には、前記複数のメモリセルアレイの内、読み出し対象とするメモリセルアレイを指定して前記指定したメモリセルアレイから前記内部バスを介して前記複数の外部入出力バッファにデータを読み出すことを特徴とする請求項１乃至９いずれか１項記載の半導体記憶装置。
【請求項１１】
前記複数の入出力バッファにそれぞれ対応して近傍に入出力パッドが設けられ、前記複数の入出力バッファはそれぞれ対応する入出力パッドまで含めて列をなして配置されていることを特徴とする請求項１乃至１０いずれか１項記載の半導体記憶装置。
【請求項１２】
前記複数の入出力パッドは、一列に配置されていることを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記複数の入出力パッドは、複数の列に配置されていることを特徴とする請求項１１記載の半導体記憶装置。
【請求項１４】
複数のメモリセルアレイが配置されたメモリセルアレイ部と、
外部入出力回路が配置された周辺回路部と、
前記複数のメモリセルアレイと前記周辺回路部とを接続する内部バスと、
を備え、
前記周辺回路部は、
複数の外部入出力バッファと、
前記メモリセルアレイとの間で前記内部バスを並列に入出力するデータと前記複数の外部入出力バッファを直列に入出力するデータとを相互に変換する複数のバスインターフェース回路と、
を備え、
前記複数のバスインターフェース回路間の距離が、前記複数の外部入出力バッファ間の距離及び前記内部バスの配線幅の最大値より狭くなるように、前記複数のバスインターフェース回路は、前記内部バスと前記複数の外部入出力バッファとの間にまとめて配置されていることを特徴とする半導体記憶装置。
【請求項１５】
前記内部バスと前記複数のバスインターフェース回路との各接続において、内部バスの配線長さの差が少なくなるように前記複数のバスインターフェース回路は、前記内部バスの配線幅のほぼ中央で前記内部バスに接続されていることを特徴とする請求項１４記載の半導体記憶装置。
【請求項１６】
前記内部バスは、前記メモリセルアレイ部と前記周辺回路部とにまたがって配線され、
前記内部バスの前記メモリセルアレイ部と前記周辺回路部との境界には中継バッファが配置され、前記内部バスは、前記中継バッファよりメモリセルアレイ側のアレイ側内部バスと、前記中継バッファより周辺回路側の周辺側内部バスと、を備えることを特徴とする請求項１４又は１５記載の半導体記憶装置。
【請求項１７】
前記複数のメモリセルアレイは前記メモリセルアレイ部に複数の列に分けてアレイ状に配置され、複数の前記アレイ側内部バスは、前記複数のメモリセルアレイの列にそれぞれ対応して複数設けられ、前記周辺側内部バスは、前記複数のアレイ側内部バスに対して共通に一つの周辺側内部バスが設けられていることを特徴とする請求項１６記載の半導体記憶装置。
【請求項１８】
前記中継バッファは、前記複数のアレイ側内部バスにそれぞれ対応して設けられ、前記複数のメモリセルアレイのうち、各アレイ側内部バスに接続されるメモリセルアレイが指定されてアクセス要求があった場合には、当該アレイ側内部バスと周辺側内部バスとを接続し、アクセス要求があった場合であっても、当該アレイ側内部バスに接続されるメモリセルアレイに対するアクセス要求でない場合には、当該アレイ側内部バスを周辺側内部バスに接続しないことを特徴とする請求項１７記載の半導体記憶装置。
【請求項１９】
前記複数の外部入出力バッファは一列に配置されていることを特徴とする請求項１４乃至１８いずれか１項記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−２０６７８（Ｐ２０１３−２０６７８Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５４４０２（Ｐ２０１１−１５４４０２）
【出願日】平成２３年７月１３日（２０１１．７．１３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月１３日（２０１１．７．１３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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