半導体装置
【課題】Ｙ方向に隣接する２つの回路ブロックに対しＸ方向に延在する制御線からタイミング信号を同時に供給する。
【解決手段】例えば、Ｙ方向に配列されたポートＰＴ１，ＰＴ２と、ポートＰＴ１，ＰＴ２にそれぞれ接続された回路Ｃ１，Ｃ２と、Ｘ方向に延在し回路Ｃ１，Ｃ２それぞれに含まれるサブ回路ＳＣ１，ＳＣ２を共通に制御する制御線ＣＴＬ１を備える。サブ回路ＳＣ１，ＳＣ２のＹ方向における中間座標である座標Ｙ１は、ポートＰＴ１，ＰＴ２のＹ方向における中間座標Ｙ０とは異なる。制御線ＣＴＬ１からサブ回路ＳＣ１，ＳＣ２へのＹ方向における距離は互いに等しい。本発明によれば回路Ｃ１，Ｃ２の動作タイミングを正確に一致させることが可能となる。しかも、複数の制御線を必要とする場合であっても、制御線ごとに対応するサブ回路までの距離を一定とすることが可能となる。
【解決手段】例えば、Ｙ方向に配列されたポートＰＴ１，ＰＴ２と、ポートＰＴ１，ＰＴ２にそれぞれ接続された回路Ｃ１，Ｃ２と、Ｘ方向に延在し回路Ｃ１，Ｃ２それぞれに含まれるサブ回路ＳＣ１，ＳＣ２を共通に制御する制御線ＣＴＬ１を備える。サブ回路ＳＣ１，ＳＣ２のＹ方向における中間座標である座標Ｙ１は、ポートＰＴ１，ＰＴ２のＹ方向における中間座標Ｙ０とは異なる。制御線ＣＴＬ１からサブ回路ＳＣ１，ＳＣ２へのＹ方向における距離は互いに等しい。本発明によれば回路Ｃ１，Ｃ２の動作タイミングを正確に一致させることが可能となる。しかも、複数の制御線を必要とする場合であっても、制御線ごとに対応するサブ回路までの距離を一定とすることが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、動作タイミングを正確に一致させる必要のある複数の回路ブロックを含む半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、動作タイミングを正確に一致させる必要のある複数の回路ブロックが含まれることがある。このような回路ブロックの一例としては、データ入出力回路が挙げられる。データ入出力回路は半導体装置の外部端子に接続されるデータパッド（チップパッド）に接続される回路ブロックであり、複数のデータパッドにパラレルに入力される入力データを内部回路に同時に供給し、且つ、内部回路からパラレルに出力される出力データを複数のデータパッドに同時に供給する必要がある。これを実現するためには、複数のデータ入出力回路の動作タイミングを互いに正確に一致させる必要がある。
【０００３】
半導体装置によってはデータパッドの数が多いため、これらを一列に配列できない場合がある。この場合には、データパッドを２列に配列し、同一レイアウト（パターンレイアウト）を有する複数のデータ入出力回路を対応する２列のデータパッドの間に沿ってそれぞれ配置すればよい（特許文献１参照）。この場合、一方のデータパッド列に割り当てられたデータ入出力回路と、他方のデータパッド列に割り当てられたデータ入出力回路とを、２列のデータパッドの中心線を基準に対称に配置するとともに、これら複数のデータ入出力回路にタイミング信号を共通に供給すればよい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−０６０９０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のように同一レイアウトを有するデータ入出力回路を対称配置した場合、複数のデータ入出力回路に共通なタイミング信号は一つでよいにもかかわらず、タイミング信号が供給される対称にレイアウトされる回路の距離が離れる場合がある。その場合、一方のデータパッド列に割り当てられたデータ入出力回路にタイミング信号を供給する配線と、他方のデータパッド列に割り当てられたデータ入出力回路にタイミング信号を供給する配線とを分岐させる必要があり、しかも分岐先の配線長の時定数が一致しなくなる。このため、かかる配線長の差によってデータ入出力回路ごとに動作タイミングに差が生じることがあった。このような動作タイミングの差が大きいと、最も動作の遅いデータ入出力回路を基準として設計する必要があり、高速動作を妨げる原因となる。更に、配線の分岐によりタイミング信号自身の負荷が増大し、高速化が図れない。
【課題を解決するための手段】
【０００６】
本発明の第１の側面による半導体装置は、第１の方向に配列された第１及び第２のポートと、前記第１及び第２のポート間に配置され、前記第１のポートに関連する第１のデータを伝送する直列接続された複数のサブ回路を含む第１の回路と、前記第１及び第２のポート間に配置され、前記第２のポートに関連する第２のデータを伝送する直列接続された複数のサブ回路を含む第２の回路と、前記第１及び第２のポート間を前記第１の方向と直交する第２の方向に延在するように配置され、前記第１の回路を介して前記第１のデータを前記第１のポートと通信する第１のデータ線と、前記第１及び第２のポート間を前記第２の方向に延在するように配置され、前記第２の回路を介して前記第２のデータを前記第２のポートと通信する第２のデータ線と、前記第１及び第２のポート間を前記第２の方向に延在するように配置され、前記第１の回路に含まれる前記複数のサブ回路のうちの第１のサブ回路及び前記第２の回路に含まれる前記複数のサブ回路のうちの第２のサブ回路を、タイミング信号によって共通に制御する一本の制御線と、を備え、前記第１及び第２のサブ回路が配置される前記第１の方向の中間の座標である第１の座標は、前記第１及び第２のポートを前記第１の方向に２等分する第２の座標とは異なる座標であり、前記第２の方向に延在する前記制御線から前記第１の方向に分岐され前記第１及び第２のサブ回路へそれぞれ供給する第１及び第２の分岐配線の前記第１の方向における距離が互いに等しい、ことを特徴とする。
【０００７】
本発明の第２の側面による半導体装置は、第１の方向に配列された第１及び第２のポートと、前記第１及び第２のポート間を前記第１の方向と直交する第２の方向に延在するように配置された夫々異なる制御でありそれぞれ一本の第１及び第２の制御線と、前記第１のポートを介して伝送される第１の信号を制御する第１の回路と、前記第２のポートを介して伝送される第２の信号を制御する第２の回路と、を備え、前記第１の回路は、前記第１の信号の伝送タイミングを制御する第１及び第２のタイミング制御回路を含み、前記第２の回路は、前記第２の信号の伝送タイミングを制御する第３及び第４のタイミング制御回路を含み、前記第１及び第３のタイミング制御回路は、前記第１の制御線を介して供給される第１のタイミング信号に同期して動作し、前記第２及び第４のタイミング制御回路は、前記第２の制御線を介して供給される第２のタイミング信号に同期して動作し、前記第１及び第３のタイミング制御回路が配置される前記第１の方向の中間の座標である第１の座標は、前記第２及び第４のタイミング制御回路が配置される前記第１の方向の中間の座標である第２の座標と相違する、ことを特徴とする。
【０００８】
本発明の第３の側面による半導体装置は、第１の方向に配列された第１及び第２のポートと、前記第１のポートへ第１の出力データを出力し、且つ、前記第１のポートから入力される第１の入力データを受信する第１の回路と、前記第２のポートへ第２の出力データを出力し、且つ、前記第２のポートから入力される第２の入力データを受信する第２の回路と、前記第１及び第２のポート間を前記第１の方向と直交する第２の方向に延在するように配置され、前記第１の回路から出力される前記第１の入力データを伝送し、且つ、前記第１の回路に入力する前記第１の出力データを伝送する第１のデータ線と、前記第１及び第２のポート間を前記第２の方向に延在するように配置され、前記第２の回路から出力される前記第２の入力データを伝送し、且つ、前記第２の回路に入力する前記第２の出力データを伝送する第２のデータ線と、を備え、前記第１の回路は、前記第１の入力データを前記第１のデータ線に出力する第１の出力回路と、前記第１のデータ線から供給される前記第１の出力データを受信する第１の入力回路とを含み、前記第２の回路は、前記第２の入力データを前記第２のデータ線に出力する第２の出力回路と、前記第２のデータ線から供給される前記第２の出力データを受信する第２の入力回路とを含み、前記第１のデータ線が配置される前記第１の方向における第１の座標は、前記第１の入力回路及び前記第１の出力回路がそれぞれ配置される前記第１の方向における座標に等しく、前記第２のデータ線が配置される前記第１の方向における第２の座標は、前記第２の入力回路及び前記第２の出力回路がそれぞれ配置される前記第１の方向における座標に等しく、前記第１及び第２の座標を前記第１の方向に２等分する座標は、前記第１及び第２のポートを前記第１の方向に２等分する座標と相違する、ことを特徴とする。
【発明の効果】
【０００９】
本発明の一つの側面によれば、制御線またはデータ線と、第１及び第２のサブ回路との距離が実質的に等しいことから、第１の回路と第２の回路の動作タイミングまたはデータの伝送を正確に一致させることが可能となる。しかも、第１及び第２のサブ回路が配置される第１の方向における中間の座標は、第１及び第２のポートを第１の方向に２等分する中間の座標と相違していることから、複数の制御線または複数のデータ線を必要とする場合であっても、制御線または複数のデータ線ごとに、対応するサブ回路までの距離を一定とすることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の原理を説明するための模式図である。
【図２】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図３】半導体装置１０のレイアウトを示す模式的な平面図であり、（ａ）は全体を示す図、（ｂ）は部分拡大図である。
【図４】データアンプＡＭＰの一例を示す回路図である。
【図５】デコーディングスイッチＤＳＷの一例を示す回路図である。
【図６】データ入出力回路３０の構成を説明するためのブロック図である。
【図７】初段信号増幅回路１１０の回路図である。
【図８】信号遅延制御回路１２０の回路図である。
【図９】ライトデータラッチ回路１３０の回路図である。
【図１０】信号遅延制御回路１４０の回路図である。
【図１１】ライトデータラッチ回路１５０の回路図である。
【図１２】ライトデータ出力バッファ１６０の回路図である。
【図１３】リードデータラッチ回路２１０の回路図である。
【図１４】リードデータラッチ回路２２０の回路図である。
【図１５】出力イネーブル論理回路２３０の回路図である。
【図１６】出力タイミング調整回路２４０の回路図である。
【図１７】出力制御回路２５０の回路図である。
【図１８】出力バッファ回路２６０の回路図である。
【図１９】メモリセルアレイ１１からデータ端子３１までの区間に存在するラッチ回路の位置を説明するための模式図である。
【図２０】リードデータが転送される様子を説明するためのタイミング図である。
【図２１】データ制御領域５２の一部を拡大して示す平面図である。
【図２２】図２１に示した領域５０を拡大して示す平面図である。
【図２３】Ｙ方向に隣接する２つのデータ入出力回路３０に含まれる回路ブロックのうち、ライト動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図である。
【図２４】図２３に示す２つのライトデータラッチ回路１３０をトランジスタレベルで示す平面図である。
【図２５】Ｙ方向に隣接する２つのデータ入出力回路３０におけるライトデータの流れを説明するための模式図である。
【図２６】Ｙ方向に隣接する２つのデータ入出力回路３０に含まれる回路ブロックのうち、リード動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図である。
【図２７】Ｙ方向に隣接する２つのデータ入出力回路３０におけるリードデータの流れを説明するための模式図である。
【図２８】Ｙ方向に隣接する２つのデータ入出力回路３０とデータバスＤＢ１との関係を説明するための平面図である。
【図２９】Ｙ方向に隣接する２つのデータ入出力回路３０とデータバスＤＢ１との関係を説明するための他の平面図である。
【図３０】ライトデータ出力バッファ１６０の位置を説明するための模式的な平面図である。
【図３１】図３０に示す領域５６の拡大図である。
【図３２】参考例によるデータ制御領域５２の一部を拡大して示す平面図である。
【図３３】図３２に示した領域５０を拡大して示す平面図である。
【図３４】図３３に示す回路ブロックのうち、ライト動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図である。
【図３５】参考例における２つのライトデータラッチ回路１３０をトランジスタレベルで示す平面図である。
【図３６】図３５に示す回路の回路イメージである。
【図３７】図３３に示す回路ブロックのうち、リード動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図であり、上述した図２６に対応している。
【図３８】タイミング信号ＣＫが用いられる回路ブロックの回路図である。
【図３９】時定数τが小さい場合の動作波形図である。
【図４０】時定数τが大きい場合の動作波形図である。
【図４１】タイミング信号ＣＫ，ＣＫＢの波形の鈍りによって入力データＤｉｎをラッチするタイミングが変化する理由を説明するためのタイミング図である。
【図４２】タイミング信号ＣＫ，ＣＫＢの波形の鈍りによって出力データＱ，ＱＢを出力するタイミングが変化する理由を説明するためのタイミング図である。
【図４３】ライトデータラッチ回路１３０の位置とタイミング信号Ａの入力タイミングとの関係を説明するための図であり、（ａ）は参考例によるレイアウトを示し、（ｂ）はライトデータラッチ回路１３０に入力されるタイミング信号Ａの波形を示す。
【図４４】ライトデータラッチ回路１３０の位置とタイミング信号Ａの入力タイミングとの関係を説明するための図であり、（ａ）は本実施形態によるレイアウトを示し、（ｂ）はライトデータラッチ回路１３０に入力されるタイミング信号Ａの波形を示す。
【図４５】参考例におけるライトデータ出力バッファ１６０の位置を説明するための模式的な平面図である。
【図４６】第１の変形例を示す図である。
【図４７】図４６に示す領域５７をトランジスタレベルで示す平面図である。
【図４８】第２の変形例による半導体装置６０の模式的なレイアウト図である。
【図４９】第２の変形例においてデータが転送される様子を説明するためのタイミング図である。
【図５０】半導体装置１０とは異なるレイアウトを有する半導体装置の平面図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、２列のデータパッドの間に、対応する複数のデータ入出力回路を配置する場合、動作タイミングを正確に一致させる必要のある２つの回路ブロックのレイアウト（パターンレイアウト）を完全に対称配置とするのではなく、動作タイミングを制御するデータ入出力回路に含まれるサブ回路のレイアウトを、対応する制御線に対して対称配置することを技術思想とする。これにより、複数の制御線が存在する場合であっても、制御線ごとに対応するサブ回路までの距離を一定とすることができる。その結果、これら２つの回路ブロックの動作タイミングを互いに正確に一致させることが可能となる。
【００１２】
図１は、本発明の原理を説明するための模式図である。
【００１３】
図１に示す例では、Ｙ方向（第１の方向）に第１及び第２のポートＰＴ１，ＰＴ２が配列されており、これらの間に互いに同一の機能を有する第１及び第２の回路Ｃ１，Ｃ２が配置されている。第１及び第２のポートＰＴ１，ＰＴ２は、半導体装置に含まれるチップのパッドであり、ボンディングワイヤ、バンプ、ＴＳＶ（Through-Silicon Via）などを介してチップの外部に接続される。第１の回路Ｃ１は、サブ回路ＳＣ１，ＳＣ３，ＳＣ５，ＳＣ７を含む複数のサブ回路からなり、これらサブ回路は第１のポートＰＴ１と第１のデータ線ＤＢ１ａとの間に直列接続されている。同様に、第２の回路Ｃ２は、サブ回路ＳＣ２，ＳＣ４，ＳＣ６，ＳＣ８を含む複数のサブ回路からなり、これらサブ回路は第２のポートＰＴ２と第２のデータ線ＤＢ１ｂとの間に直列接続されている。
【００１４】
図１に示すように、第１及び第２の回路Ｃ１，Ｃ２は、第１及び第２のポートＰＴ１，ＰＴ２をＹ方向に２等分する中間の座標Ｙ０（中間座標Ｙ０）を基準とする線対称なレイアウトを有していない。その代わりに、一部のサブ回路が対応する制御線に対して線対称にレイアウトされている。具体的に説明すると、サブ回路ＳＣ１，ＳＣ２は互いに同じ回路構成を有するサブ回路であり、それぞれ第１及び第２の回路Ｃ１，Ｃ２の動作タイミングを制御する。その動作タイミングは、いずれも一本の共通な制御線ＣＴＬ１を介して供給されるタイミング信号に同期する。制御線ＣＴＬ１はＸ方向（第２の方向）に延在して設けられた一本の共通な配線である。そして、サブ回路ＳＣ１，ＳＣ２が配置されるＹ方向の中間の座標Ｙ１（中間座標Ｙ１）は、上述した中間座標Ｙ０に関連するのではなく、制御線ＣＴＬ１のＹ座標に関連（好ましくは、一致）しており、その結果、制御線ＣＴＬ１からの分岐配線ＣＴＬ１ａ，ＣＴＬ１ｂの配線長がほぼ一致する。これにより、制御線ＣＴＬ１を介して供給されるタイミング信号は、サブ回路ＳＣ１，ＳＣ２の夫々の入力ノードにほぼ同時に供給される。尚、本願においてＡ及びＢの中間の座標を、単に「中間座標」と呼ぶことがある。
【００１５】
同様に、サブ回路ＳＣ１，ＳＣ２と異なるサブ回路ＳＣ５，ＳＣ６は互いに同じ回路構成を有するサブ回路であり、それぞれ第１及び第２の回路Ｃ１，Ｃ２の動作タイミングを制御する。その動作タイミングは、いずれも一本の共通な制御線ＣＴＬ２を介して供給されるタイミング信号に同期する。制御線ＣＴＬ２はＸ方向に延在して設けられた一本の共通な配線である。そして、サブ回路ＳＣ５，ＳＣ６が配置されるＹ方向の中間座標Ｙ２は、上述した中間座標Ｙ０に関連するのではなく、制御線ＣＴＬ２のＹ座標に関連（好ましくは、一致）しており、その結果、制御線ＣＴＬ２からの分岐配線ＣＴＬ２ａ，ＣＴＬ２ｂの配線長がほぼ一致する。これにより、制御線ＣＴＬ２を介して供給されるタイミング信号は、サブ回路ＳＣ１，ＳＣ２の夫々の入力ノードにほぼ同時に供給される。
【００１６】
第１の回路Ｃ１に含まれるサブ回路ＳＣ３は、第１のデータ線ＤＢ１ａを介してデータを送信又は受信する回路であり、第１のデータ線ＤＢ１ａと直接データを送受信する回路である。また、第１の回路Ｃ１に含まれるサブ回路ＳＣ７は、第１のポートＰＴ１を介してデータを送信又は受信する回路であり、第１のポートＰＴ１と直接データを送受信する回路である。したがって、これらサブ回路ＳＣ３，ＳＣ７は、直列接続された複数のサブ回路のうち、複数のサブ回路の両端に位置するサブ回路であり、上述したサブ回路ＳＣ１，ＳＣ５はこれらサブ回路ＳＣ３，ＳＣ７間に接続されることになる。そして、サブ回路ＳＣ３が配置されるＹ座標は、対応する第１のデータ線ＤＢ１ａのＹ座標と関連（好ましくは、一致）していることから、第１のデータ線ＤＢ１ａをＹ方向に折り曲げる必要がなく、最短距離でサブ回路ＳＣ３及び第１のデータ線ＤＢ１ａを接続することができ、両者は、対応するデータを、寄生時定数を排除した環境で送受信することができる。さらに、サブ回路ＳＣ７は、複数のサブ回路の中で第１のポートＰＴ１に最も近い近傍に配置されていることから、これらを接続する配線Ｗ１の配線長を最短とすることが可能となる。
【００１７】
同様に、第２の回路Ｃ２に含まれるサブ回路ＳＣ４は、第２のデータ線ＤＢ１ｂを介してデータを送信又は受信する回路であり、第２のデータ線ＤＢ１ｂと直接データを送受信する回路である。また、第２の回路Ｃ２に含まれるサブ回路ＳＣ８は、第２のポートＰＴ２を介してデータを送信又は受信する回路であり、第２のポートＰＴ２と直接データを送受信する回路である。したがって、これらサブ回路ＳＣ４，ＳＣ８は、直列接続された複数のサブ回路のうち、複数のサブ回路の両端に位置するサブ回路であり、上述したサブ回路ＳＣ２，ＳＣ６はこれらサブ回路ＳＣ４，ＳＣ８間に接続されることになる。そして、サブ回路ＳＣ４が配置されるＹ座標は、対応する第２のデータ線ＤＢ１ｂのＹ座標と関連（好ましくは、一致）していることから、第２のデータ線ＤＢ１ｂをＹ方向に折り曲げる必要がなく、最短距離でサブ回路ＳＣ４及び第２のデータ線ＤＢ１ｂを接続することができ、両者は、対応するデータを、寄生時定数を排除した環境で送受信することができる。さらに、サブ回路ＳＣ８は、複数のサブ回路の中で第２のポートＰＴ２に最も近い近傍に配置されていることから、これらを接続する配線Ｗ２の配線長を最短とすることが可能となる。
【００１８】
そして、第１及び第２の回路Ｃ１，Ｃ２に含まれる他のサブ回路については、中間座標Ｙ０に関連して残りのエリアにレイアウトされる。その結果、各サブ回路間における配線距離は、第１の回路Ｃ１と第２の回路Ｃ２とで若干相違する可能性があるが、これによる特性差は、設計段階においてトランジスタの能力や配線の容量成分及び抵抗成分を調整することにより解消することが可能である。尚、他のサブ回路は、前後の回路と通信するが、サブ回路ＳＣ１，ＳＣ２，ＳＣ５，ＳＣ６の様に、その他の回路からの動作タイミングの制御を受けない回路である。言い換えれば、他のサブ回路は、第１の回路Ｃ１と第２の回路Ｃ２で完結する回路である。動作タイミングの制御は、例えば、半導体装置を制御する同期信号に関する信号である。
【００１９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２０】
図２は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００２１】
本実施形態による半導体装置１０はＤＲＡＭであり、図２に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００２２】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、アドレス端子２１及びアドレス入力回路２３を介して外部からアドレス信号ＡＤＤが供給されるとともに、コマンド端子２２及びコマンド入力回路２４を介して外部からコマンド信号ＣＭＤが供給される。アドレス入力回路２３は、アドレス端子２１に供給されるアドレス信号ＡＤＤを受け、これを増幅する役割を果たす。コマンド入力回路２４も同様であり、コマンド端子２２に供給されるコマンド信号ＣＭＤを受け、これを増幅する役割を果たす。アクセス制御回路２０は、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを受け、これらに基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５を制御する。
【００２３】
具体的には、コマンド信号ＣＭＤが半導体装置１０のアクティブ動作を示している場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
【００２４】
一方、コマンド信号ＣＭＤが半導体装置１０のリード動作又はライト動作を示している場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００２５】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図２に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
【００２６】
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００２７】
図３は半導体装置１０のレイアウトを示す模式的な平面図であり、（ａ）は全体を示す図、（ｂ）は部分拡大図である。
【００２８】
図３（ａ）に示すように、本実施形態による半導体装置１０ではメモリセルアレイ１１が４つに分割され、マトリクス状に配置されている。Ｙ方向に隣接する２つのメモリセルアレイ１１間にはアドレス制御領域５１又はデータ制御領域５２が配置され、Ｘ方向に隣接する２つのメモリセルアレイ１１間にはアンプ領域５３が配置される。アドレス制御領域５１又はデータ制御領域５２は、いわゆる周辺回路に属する各種回路ブロックが配置される領域である。アドレス制御領域５１には主に図２に示したアクセス制御回路２０、アドレス端子２１、コマンド端子２２、アドレス入力回路２３、コマンド入力回路２４などが配置される。また、データ制御領域５２には主に図２に示したデータ入出力回路３０、データ端子３１などが配置される。さらに、アンプ領域５３には主に図２に示したアンプ回路１５などが配置される。
【００２９】
メモリセルアレイ１１が形成された領域上には、Ｉ／Ｏ配線ＩＯＬがＸ方向に延在して設けられている。図３（ａ）においては各メモリセルアレイ１１に１本のＩ／Ｏ配線ＩＯＬが図示されているが、実際には多数のＩ／Ｏ配線ＩＯＬがＸ方向に延在して設けられている。また、アンプ領域５３上には、データバスＤＢ２がＹ方向に延在して設けられている。図３（ａ）においては１本のデータバスＤＢ２のみが図示されているが、実際には多数のデータバスＤＢ２がＹ方向に延在して設けられている。さらに、データ制御領域５２上には、データバスＤＢ１がＸ方向に延在して設けられている。図３（ａ）においては１本のデータバスＤＢ１のみが図示されているが、実際には多数のデータバスＤＢ１がＸ方向に延在して設けられている。
【００３０】
図３（ｂ）は、図３（ａ）に示す領域５５の拡大図である。
【００３１】
図３（ｂ）に示すように、Ｉ／Ｏ配線ＩＯＬとデータバスＤＢ２との接続は、アンプ領域５３に配置されたデータアンプＡＭＰを介して行われる。また、データバスＤＢ２とデータバスＤＢ１との接続は、クロス領域５４に配置されたデコーディングスイッチＤＳＷを介して行われる。データバスＤＢ１はデータ入出力回路３０に接続されており、対応するデータ入出力回路３０を介してデータ端子３１に接続される。図３（ｂ）においてデータ入出力回路３０が両矢印で示されているのは、データ入出力回路３０が双方向性の回路であることを意味する。
【００３２】
かかる構成により、複数のデータ端子３１を介して外部からパラレルに入力されるライトデータは、データ入出力回路３０、データバスＤＢ１、データバスＤＢ２及びＩ／Ｏ配線ＩＯＬを介してメモリセルアレイ１１に供給される。また、メモリセルアレイ１１から読み出されたリードデータは、Ｉ／Ｏ配線ＩＯＬ、データバスＤＢ２、データバスＤＢ１及びデータ入出力回路３０を介して、複数のデータ端子３１から外部にパラレルに出力される。
【００３３】
図４は、データアンプＡＭＰの一例を示す回路図である。
【００３４】
図４に示すように、Ｉ／Ｏ配線ＩＯＬは相補の配線ＩＯＴ，ＩＯＢからなる。これに対し、データバスＤＢ２は１ビット当たり１本の配線である。つまり、Ｉ／Ｏ配線ＩＯＬは相補信号を伝送する配線であるのに対し、データバスＤＢ２はシングルエンド信号を伝送する配線である。データバスＤＢ１もシングルエンド信号を伝送する配線である。
【００３５】
データアンプＡＭＰは、リード動作時に活性化するリードアンプＲＡＭＰと、ライト動作時に活性化するライトアンプＷＡＭＰを含む。リードアンプＲＡＭＰはリード信号ＲＤ１によって活性化される。リードアンプＲＡＭＰが活性化されると、相補の配線ＩＯＴ，ＩＯＢの電位差が増幅され、データバスＤＢ２に出力される。また、ライトアンプＷＡＭＰはライト信号ＷＲ１，／ＷＲ１によって活性化される。ライトアンプＷＡＭＰが活性化されると、データバスＤＢ２上の信号が相補の配線ＩＯＴ，ＩＯＢに供給される。尚、信号名の先頭に／（スラッシュ）が付されているのは、対応する信号の反転信号又はローアクティブな信号であることを意味する。
【００３６】
図４に示すように、リードアンプＲＡＭＰにはラッチ回路Ｌ１が含まれ、ライトアンプＷＡＭＰにはラッチ回路Ｌ２が含まれている。したがって、リードアンプＲＡＭＰから出力されるリードデータはラッチ回路Ｌ１にて保持され、ライトアンプＷＡＭＰに入力されるライトデータはラッチ回路Ｌ２にて保持される。
【００３７】
図５は、デコーディングスイッチＤＳＷの一例を示す回路図である。
【００３８】
図５に示すデコーディングスイッチＤＳＷは、リード信号ＲＤ２，／ＲＤ２によって活性化されるリードスイッチＲＳＷと、ライト信号ＷＤ２，／ＷＤ２によって活性化されるライトスイッチＷＳＷとを含む。これにより、リードスイッチＲＳＷが活性化すると、データバスＤＢ２上の信号がバッファＢＵＦを介してデータバスＤＢ１に出力される。逆に、ライトスイッチＷＳＷが活性化すると、データバスＤＢ１上の信号がバッファＢＵＦを介してデータバスＤＢ２に出力される。
【００３９】
図５に示すように、デコーディングスイッチＤＳＷにはラッチ回路が含まれていない。このため、リードデータ及びライトデータはデコーディングスイッチＤＳＷにおいてはラッチされず、単にスイッチング及びバッファリングされるのみである。
【００４０】
図６は、データ入出力回路３０の構成を説明するためのブロック図である。
【００４１】
図６に示すように、データ入出力回路３０には、ライト系回路ブロック１００及びリード系回路ブロック２００が含まれている。これらライト系回路ブロック１００及びリード系回路ブロック２００は、対応するデータ端子３１とデータバスＤＢ１との間に並列接続されている。
【００４２】
ライト系回路ブロック１００は、対応するデータ端子３１とデータバスＤＢ１との間に直列接続された複数の回路ブロックからなる。具体的には、初段信号増幅回路１１０、信号遅延制御回路１２０、ライトデータラッチ回路１３０、信号遅延制御回路１４０、ライトデータラッチ回路１５０及びライトデータ出力バッファ１６０がこの順に直列接続された構成を有している。本発明においては、これらの回路ブロックをそれぞれ「サブ回路」と呼ぶことがある。これら回路ブロックのうち、ライトデータラッチ回路１３０からライトデータ出力バッファ１６０までの部分は、いわゆるライトＦＩＦＯ回路と呼ばれる回部部分であり、ライトデータの正確なタイミング制御が求められる。具体的には、ライトデータラッチ回路１３０，１５０に供給されるタイミング信号Ａ，Ｂに同期したタイミング制御が行われる。
【００４３】
リード系回路ブロック２００は、対応するデータバスＤＢ１とデータ端子３１との間に直列接続された複数の回路ブロックからなる。具体的には、リードデータラッチ回路２１０、２２０、出力イネーブル論理回路２３０、出力タイミング調整回路２４０、出力制御回路２５０及び出力バッファ回路２６０がこの順に直列接続された構成を有している。本発明においては、これらの回路ブロックについてもそれぞれ「サブ回路」と呼ぶことがある。これら回路ブロックのうち、リードデータラッチ回路２１０から出力タイミング調整回路２４０までの部分は、いわゆるリードＦＩＦＯ回路と呼ばれる回路部分であり、リードデータの正確なタイミング制御が求められる。具体的には、リードデータラッチ回路２１０，２２０に供給されるタイミング信号Ｃ及び出力タイミング調整回路２４０に供給されるタイミング信号Ｄに同期したタイミング制御が行われる。
【００４４】
図７は、初段信号増幅回路１１０の回路図である。
【００４５】
図７に示すように、初段信号増幅回路１１０はトランジスタ１１１〜１１５からなる差動アンプであり、トランジスタ１１３のゲート電極にはデータ端子３１から供給されるライトデータＷＤＡＴＡ０が供給される。トランジスタ１１４のゲート電極には基準電位ＲＥＦが供給される。トランジスタ１１１，１１２はカレントミラー回路である。初段信号増幅回路１１０は、トランジスタ１１５のゲート電極に供給されるアンプ制御信号ＡＭＰＣＮＴによって活性化され、ライトデータＷＤＡＴＡ０と基準電位ＲＥＦの電位差に基づいて、ライトデータＷＤＡＴＡ１を所定の論理レベルに駆動する。
【００４６】
図８は、信号遅延制御回路１２０の回路図である。
【００４７】
図８に示すように、信号遅延制御回路１２０は、ライトデータＷＤＡＴＡ１が供給される２つのＮＡＮＤゲート回路１２１，１２２を備えている。これらＮＡＮＤゲート回路１２１，１２２には、遅延制御信号ＤＬＹＣＮＴ１，ＤＬＹＣＮＴ２がそれぞれ供給されており、これによりライトデータＷＤＡＴＡ１はＮＡＮＤゲート回路１２１，１２２のいずれか一方を通過する。ＮＡＮＤゲート回路１２１の出力は後段のＮＡＮＤゲート回路１２３に直接供給されるのに対し、ＮＡＮＤゲート回路１２２の出力は遅延素子１２４を介してＮＡＮＤゲート回路１２３に供給される。遅延素子１２４は、常時ＯＮ状態のトランスファゲートによって構成される。これにより、遅延制御信号ＤＬＹＣＮＴ１を活性化させればライトデータＷＤＡＴＡ２の遅延量は小さくなり、遅延制御信号ＤＬＹＣＮＴ２を活性化させればライトデータＷＤＡＴＡ２の遅延量は大きくなる。
【００４８】
図９は、ライトデータラッチ回路１３０の回路図である。
【００４９】
図９に示すように、ライトデータラッチ回路１３０は、直列接続された２つのラッチ回路１３２，１３４を含む。ライトデータラッチ回路１３０にはトランスファゲート１３１が設けられており、タイミング信号Ａがハイレベル（タイミング信号／Ａがローレベル）になると、ライトデータラッチ回路１３０に供給されるライトデータＷＤＡＴＡ２がトランスファゲート１３１を介してラッチ回路１３２にラッチされる。また、ライトデータラッチ回路１３０にはさらにトランスファゲート１３３が設けられており、タイミング信号Ａがローレベル（タイミング信号／Ａがハイレベル）になると、ラッチ回路１３２にラッチされたライトデータＷＤＡＴＡ２がトランスファゲート１３３を介してラッチ回路１３４にラッチされる。ラッチ回路１３４の出力は、ライトデータＷＤＡＴＡ３として用いられる。
【００５０】
図１０は、信号遅延制御回路１４０の回路図である。
【００５１】
図１０に示すように、信号遅延制御回路１４０は、直列接続された２つのインバータ１４１，１４２を含み、インバータ１４１とインバータ１４２の間に容量素子１４３，１４４が接続されている。容量素子１４３はＮチャンネル型ＭＯＳトランジスタのゲート容量を利用した素子であり、容量素子１４４はＰチャンネル型ＭＯＳトランジスタのゲート容量を利用した素子である。これにより、信号遅延制御回路１４０に供給されたライトデータＷＤＡＴＡ３が遅延され、ライトデータＷＤＡＴＡ４として出力される。信号遅延制御回路１４０によってライトデータを遅延させているのは、ライトデータラッチ回路１３０の動作タイミングとライトデータラッチ回路１５０の動作タイミングが異なるため、そのタイミング差を調整するためである。
【００５２】
図１１は、ライトデータラッチ回路１５０の回路図である。
【００５３】
図１１に示すように、ライトデータラッチ回路１５０は、トランスファゲート１５１及びラッチ回路１５２を含む。トランスファゲート１５１は、タイミング信号Ｂがローレベル（タイミング信号／Ｂがハイレベル）になると導通し、これによりライトデータＷＤＡＴＡ４がトランスファゲート１５１を介してラッチ回路１５２にラッチされる。ラッチ回路１５２の出力は、ライトデータＷＤＡＴＡ５として用いられる。
【００５４】
図１２は、ライトデータ出力バッファ１６０の回路図である。
【００５５】
図１２に示すように、ライトデータ出力バッファ１６０は、ライトデータＷＤＡＴＡ５を受けライトデータＷＤＡＴＡ６を出力するインバータからなる。本来であれば、当該インバータは図１１に示したライトデータラッチ回路１５０に属する素子であるが、本実施形態においては、ライトデータラッチ回路１５０が配置される位置と、ライトデータ出力バッファ１６０が配置される位置が互いに異なる基準によって定められるため、このように両者を別回路として取り扱う。ライトデータＷＤＡＴＡ６は、データバスＤＢ１に供給される。
【００５６】
以上がライト系回路ブロック１００を構成する各回路ブロックの具体的な回路構成である。次に、リード系回路ブロック２００を構成する各回路ブロックの具体的な回路構成について説明する。
【００５７】
図１３は、リードデータラッチ回路２１０の回路図である。
【００５８】
図１３に示すように、リードデータラッチ回路２１０は、トランスファゲート２１１及びラッチ回路２１２を含む。トランスファゲート２１１は、タイミング信号Ｃがハイレベル（タイミング信号／Ｃがローレベル）になると導通し、これによりリードデータＲＤＡＴＡ０がトランスファゲート２１１を介してラッチ回路２１２にラッチされる。リードデータＲＤＡＴＡ０は、データバスＤＢ１から供給される。ラッチ回路２１２の出力は、リードデータＲＤＡＴＡ１として用いられる。
【００５９】
図１４は、リードデータラッチ回路２２０の回路図である。
【００６０】
図１４に示すように、リードデータラッチ回路２２０は、トランスファゲート２２１及びラッチ回路２２２を含む。トランスファゲート２２１は、タイミング信号Ｃがローレベル（タイミング信号／Ｃがハイレベル）になると導通し、これによりリードデータＲＤＡＴＡ１がトランスファゲート２２１を介してラッチ回路２２２にラッチされる。ラッチ回路２２２の出力は、リードデータＲＤＡＴＡ２として用いられる。本来であれば、リードデータラッチ回路２１０，２２０は一つの回路ブロックを構成するが、本実施形態においては、リードデータラッチ回路２１０が配置される位置と、リードデータラッチ回路２２０が配置される位置が互いに異なる基準によって定められるため、このように両者を別回路として取り扱う。
【００６１】
図１５は、出力イネーブル論理回路２３０の回路図である。
【００６２】
図１５に示すように、出力イネーブル論理回路２３０は、リードデータＲＤＡＴＡ２が供給されるＯＲゲート回路２３１及びＡＮＤゲート回路２３２を備えている。これらゲート回路２３１，２３２には、イネーブル信号／ＯＵＴＥＮ，ＯＵＴＥＮがそれぞれ供給されている。これにより、イネーブル信号／ＯＵＴＥＮがローレベル、イネーブル信号ＯＵＴＥＮがハイレベルになると、リードデータＲＤＡＴＡ２の論理レベルに基づいてリードデータＲＤＡＴＡ３Ｈ，ＲＤＡＴＡ３Ｌが変化する。具体的には、リードデータＲＤＡＴＡ２がハイレベルであれば、リードデータＲＤＡＴＡ３Ｈ，ＲＤＡＴＡ３Ｌがいずれもハイレベルとなり、リードデータＲＤＡＴＡ２がローレベルであれば、リードデータＲＤＡＴＡ３Ｈ，ＲＤＡＴＡ３Ｌがいずれもローレベルとなる。これに対し、イネーブル信号／ＯＵＴＥＮがハイレベル、イネーブル信号ＯＵＴＥＮがローレベルになると、リードデータＲＤＡＴＡ２の論理レベルに係わらず、リードデータＲＤＡＴＡ３Ｈはハイレベル、リードデータＲＤＡＴＡ３Ｌはローレベルに固定される。リードデータＲＤＡＴＡ３Ｈ，ＲＤＡＴＡ３Ｌは、図６に示すリードデータＲＤＡＴＡ３を構成する。
【００６３】
図１６は、出力タイミング調整回路２４０の回路図である。
【００６４】
図１６に示すように、出力タイミング調整回路２４０は、トランスファゲート２４１，２４２及びラッチ回路２４３，２４４を含む。トランスファゲート２４１，２４２は、タイミング信号Ｄがハイレベル（タイミング信号／Ｄがローレベル）になると導通し、これによりリードデータＲＤＡＴＡ３Ｈがトランスファゲート２４１を介してラッチ回路２４３にラッチされ、リードデータＲＤＡＴＡ３Ｌがトランスファゲート２４２を介してラッチ回路２４４にラッチされる。ラッチ回路２４３の出力はリードデータＲＤＡＴＡ４Ｈとして用いられ、ラッチ回路２４４の出力はリードデータＲＤＡＴＡ４Ｌとして用いられる。リードデータＲＤＡＴＡ４Ｈ，ＲＤＡＴＡ４Ｌは、図６に示すリードデータＲＤＡＴＡ４を構成する。
【００６５】
図１７は、出力制御回路２５０の回路図である。
【００６６】
図１７に示すように、出力制御回路２５０はＯＲゲート回路２５１，２５２と、ＡＮＤゲート回路２５３，２５４を備える。ＯＲゲート回路２５１，２５２にはリードデータＲＤＡＴＡ４Ｈが共通に供給されるとともに、インピーダンス制御信号ＯＵＴＨ１，ＯＵＴＨ２がそれぞれ供給される。また、ＡＮＤゲート回路２５３，２５４にはリードデータＲＤＡＴＡ４Ｌが共通に供給されるとともに、インピーダンス制御信号ＯＵＴＬ１，ＯＵＴＬ２がそれぞれ供給される。インピーダンス制御信号ＯＵＴＨ１，ＯＵＴＨ２は一方又は両方がローレベルとされる信号である。これにより、リードデータＲＤＡＴＡ４Ｈがローレベルになると、対応するリードデータＲＤＡＴＡ５−１Ｈ、ＲＤＡＴＡ５−２Ｈがローレベルに活性化される。一方、インピーダンス制御信号ＯＵＴＬ１，ＯＵＴＬ２は一方又は両方がハイレベルとされる信号である。これにより、リードデータＲＤＡＴＡ４Ｌがハイレベルになると、対応するリードデータＲＤＡＴＡ５−１Ｌ、ＲＤＡＴＡ５−２Ｌがハイレベルに活性化される。リードデータＲＤＡＴＡ５−１Ｈ，ＲＤＡＴＡ５−２Ｈ，ＲＤＡＴＡ５−１Ｌ，ＲＤＡＴＡ５−２Ｌは、図６に示すリードデータＲＤＡＴＡ５を構成する。
【００６７】
図１８は、出力バッファ回路２６０の回路図である。
【００６８】
図１８に示すように、出力バッファ回路２６０は、ドレインがデータ端子３１に共通接続されたトランジスタ２６１〜２６４を備える。トランジスタ２６１，２６２はＰチャンネル型ＭＯＳトランジスタであり、そのゲート電極にはリードデータＲＤＡＴＡ５−１Ｈ，ＲＤＡＴＡ５−２Ｈがそれぞれ供給される。また、トランジスタ２６３，２６４はＮチャンネル型ＭＯＳトランジスタであり、そのゲート電極にはリードデータＲＤＡＴＡ５−１Ｌ，ＲＤＡＴＡ５−２Ｌがそれぞれ供給される。これにより、リードデータＲＤＡＴＡ５−１Ｈ，ＲＤＡＴＡ５−２Ｈの一方又は両方がローレベルになると、リードデータＲＤＡＴＡ６はハイレベルに駆動され、逆に、リードデータＲＤＡＴＡ５−１Ｌ，ＲＤＡＴＡ５−２Ｌの一方又は両方がローレベルになると、リードデータＲＤＡＴＡ６はローレベルに駆動される。リードデータＲＤＡＴＡ６は、データ端子３１に供給される。
【００６９】
以上がリード系回路ブロック２００を構成する各回路ブロックの具体的な回路構成である。次に、メモリセルアレイ１１からデータ端子３１までの区間に存在するラッチ回路の位置について説明する。
【００７０】
図１９は、メモリセルアレイ１１からデータ端子３１までの区間に存在するラッチ回路の位置を説明するための模式図である。
【００７１】
図１９に示すように、メモリセルアレイ１１からデータ端子３１までの区間には、ラッチ回路が３つ存在する。図１９において「１」と表記されているのは、データアンプＡＭＰに含まれるラッチ回路である。したがって、リード動作時においてはリードアンプＲＡＭＰに含まれるラッチ回路Ｌ１がこれに該当し、ライト動作時においてはライトアンプＷＡＭＰに含まれるラッチ回路Ｌ２がこれに該当する。
【００７２】
図１９において「２」及び「３」と表記されているのは、データ入出力回路３０に含まれるラッチ回路である。したがって、リード動作時においては、リードデータラッチ回路２１０，２２０が「２」と表記されたラッチ回路に該当し、出力タイミング調整回路２４０が「３」と表記されたラッチ回路に該当する。また、ライト動作時においては、ライトデータラッチ回路１５０が「２」と表記されたラッチ回路に該当し、ライトデータラッチ回路１３０が「３」と表記されたラッチ回路に該当する。
【００７３】
これら３つのラッチ回路により、リードデータ及びライトデータの伝搬経路は４つの区間に分割される。一例としてリードデータの伝搬区間について説明すると、メモリセルアレイ１１から図１９において「１」と表記されたラッチ回路Ｌ１までの区間が第１の区間であり、「１」と表記されたラッチ回路Ｌ１から「２」と表記されたリードデータラッチ回路２１０，２２０までの区間が第２の区間であり、「２」と表記されたリードデータラッチ回路２１０，２２０から「３」と表記された出力タイミング調整回路２４０までの区間が第３の区間であり、「３」と表記された出力タイミング調整回路２４０からデータ端子３１までの区間が第４の区間である。
【００７４】
図２０は、リードデータが転送される様子を説明するためのタイミング図である。
【００７５】
図２０に示すように、タイミングｔ１においてリードコマンドＲＥＡＤが発行されるとともにカラムアドレスＣＯＬＵＭＮが入力されると、メモリセルアレイ１１から所定のリードデータが出力され、リードアンプＲＡＭＰに供給される。つまり、リードデータが上述した区間１にて転送される。区間１における転送は、次のタイミングｔ２に間に合うことが必要である。この区間においては、メモリセルに蓄えられた電荷情報を増幅して転送を行っているため、その転送スピードはメモリセルアレイのサイズや、センスアンプ及びワードドライバなどの動作回路の特性によって調整することができる。
【００７６】
タイミングｔ２になると、リードアンプＲＡＭＰに含まれるラッチ回路Ｌ１にリードデータがラッチされる。つまり、区間１から区間２への転送が行われる。図２０においてはかかる転送をＴＲＮＳ１と表記している。ラッチ回路Ｌ１にラッチされたリードデータは、区間２を構成するデータバスＤＢ２及びＤＢ１を介してデータ入出力回路３０に供給される。区間２における転送は、次のタイミングｔ３に間に合うことが必要であり、図２０においてはＴＲＮＳ２と表記している。
【００７７】
区間２の長さは、選択されたメモリセルとデータ制御領域５２との位置関係により決まり、他の区間よりも長い。また、区間２を構成する経路上には動作回路がほとんど介在しないため、経路上に介在する回路の特性によって転送スピードを調整することが困難である。このため、区間２における転送スピードは、データバスＤＢ２及びＤＢ１の寄生ＣＲ成分によって決まる。寄生ＣＲ成分はレイアウトに依存し、メモリセルアレイ１１の端部から転送されるデータ経路が最も長い経路となる。これがワースト条件となることから、ワースト条件においてもタイミングｔ３に間に合うように設計する必要がある。しかしながら、大容量のＤＲＡＭにおいては必然的にチップサイズが大きくなることから、データバスＤＢ２及びＤＢ１の長さもその分長くなる。しかも、配線本数の増大によって配線ピッチが縮小されると、寄生ＣＲ成分が増大し、転送スピードがさらに低下する。
【００７８】
タイミングｔ３になると、データ入出力回路３０に含まれるリードデータラッチ回路２１０，２２０にリードデータがラッチされる。つまり、区間２から区間３への転送が行われる。リードデータラッチ回路２１０，２２０にラッチされたリードデータは、区間３を構成する出力イネーブル論理回路２３０を介して出力タイミング調整回路２４０に供給される。区間３における転送は、次のタイミングｔ４に間に合うことが必要であり、図２０においてはＴＲＮＳ３と表記している。区間３は距離が短いため、十分なマージンを持って転送することができる。
【００７９】
タイミングｔ４になると、出力タイミング調整回路２４０にリードデータがラッチされる。つまり、区間３から区間４への転送が行われる。出力タイミング調整回路２４０にラッチされたリードデータは、区間４を構成する出力制御回路２５０及び出力バッファ回路２６０を介してデータ端子３１に供給される。区間４における転送は、次のタイミングｔ５に間に合うことが必要であり、図２０においてはＴＲＮＳ４と表記している。区間４も距離が短いため、十分なマージンを持って転送することができる。
【００８０】
このように、区間２における転送は、最も時間がかかりやすく且つ調整が困難である。本実施形態による半導体装置１０は、このような区間２における転送スピードを従来に比べて改善されている。以下、その具体的手段について詳細に説明する。
【００８１】
図２１は、データ制御領域５２の一部を拡大して示す平面図である。
【００８２】
図２１に示すように、本実施形態ではＸ方向に延在するデータ端子３１が２列に配列されている。具体的には、Ｙ方向における座標ｙ１０と座標ｙ２０に複数のデータ端子３１が配列されている。一例として、図２１には１６個のデータ端子３１（ＰＡＤ０〜ＰＡＤ１５）が図示されている。本発明においては、座標ｙ１０に配置されたデータ端子３１を「第１のポート」と呼び、座標ｙ２０に配置されたデータ端子３１を「第２のポート」と呼ぶことがある。そして、これら座標ｙ１０とｙ２０との領域には、これらデータ端子３１にそれぞれ対応するデータ入出力回路３０が配置されている。本発明においては、座標ｙ１０のデータ端子３１に対応するデータ入出力回路３０を「第１の回路」と呼び、座標ｙ２０のデータ端子３１に対応するデータ入出力回路３０を「第２の回路」と呼ぶことがある。
【００８３】
図２１において出力系回路ＯＵＴと表記しているのは、出力制御回路２５０及び出力バッファ回路２６０からなる回路ブロックであり、データ端子３１のＹ方向における直近である座標ｙ１１及びｙ２１に配置される。出力系回路ＯＵＴをデータ端子３１の直近に配置するのは、リードデータの出力波形や出力タイミングが規格で細かく指定されており、且つ、高速動作が要求されることから、対応するデータ端子３１までの出力経路を可能な限り短くする必要があるからである。
【００８４】
図２１において入力系回路ＩＮと表記しているのは、初段信号増幅回路１１０及び信号遅延制御回路１２０からなる回路ブロックであり、データ端子３１からみて出力系回路ＯＵＴの次に近い座標ｙ１２及びｙ２２に配置される。ライトデータはノイズや配線負荷の影響が大きいためデータ端子３１の近傍に配置する必要があるが、出力系回路ＯＵＴよりは優先度が下がるため、このようなレイアウトを採用している。
【００８５】
図２１においてＲＷ−ＦＩＦＯと表記しているのは、データ入出力回路３０を構成する他の回路ブロックである。つまり、ライト系回路ブロック１００に含まれるライトデータラッチ回路１３０、信号遅延制御回路１４０、ライトデータラッチ回路１５０及びライトデータ出力バッファ１６０と、リード系回路ブロック２００に含まれるリードデータラッチ回路２１０，２２０、出力イネーブル論理回路２３０及び出力タイミング調整回路２４０からなる回路ブロックである。これらの回路ブロックＲＷ−ＦＩＦＯは、データ端子３１からみて入力系回路ＩＮの次に近い座標ｙ１３及びｙ２３に配置される。
【００８６】
回路ブロックＲＷ−ＦＩＦＯは、タイミング信号Ａ〜Ｄによって動作が制御されるため、データ端子３１からの距離よりも、タイミング信号Ａ〜Ｄが供給される制御線からの距離が重要となる。
【００８７】
図２２は、図２１に示した領域５０を拡大して示す平面図である。図２１に示した領域５０とは、Ｘ座標の等しい（Ｙ方向に隣接する）２つのデータ端子３１（ＰＡＤ０，ＰＡＤ１）に対応するデータ入出力回路３０が配置される領域である。
【００８８】
図２２に示すように、本実施形態においては、Ｙ方向に隣接する２つのデータ入出力回路３０のレイアウトが互いに相違している。これら２つのデータ入出力回路３０は、Ｙ方向における中間座標Ｙ０を対称軸として線対称にレイアウトされておらず、且つ、その中心点Ｐを回転軸として回転対称にもレイアウトされていない。その代わりに、タイミング信号Ａ〜Ｄを使用する各回路ブロックを、当該タイミング信号が供給される制御線ＣＴＬＡ〜ＣＴＬＤを基準としてレイアウトしている。制御線ＣＴＬＡ〜ＣＴＬＤは、いずれもＸ方向に延在する配線である。タイミング信号Ａ〜Ｄを使用する回路ブロックとは、図２２に示す符号１３０，１５０，２１０，２２０，２４０が付された回路ブロックが該当する。タイミング信号Ａ〜Ｄを使用しない回路ブロックについては、残余のエリアに適宜レイアウトされる。タイミング信号Ａ〜Ｄを使用しない回路ブロックとは、図２２に示す符号１１０，１２０，１４０，２３０が付された回路ブロックが該当する。
【００８９】
また、データバスＤＢ１に接続される回路ブロックについては、対応するデータバスＤＢ１のＹ座標と一致するようレイアウトされる。データバスＤＢ１に接続される回路ブロックとは、図２２に示す符号１６０，２１０が付された回路ブロックが該当する。尚、図２２において符号が反転していない回路ブロックは、図２１に示すデータ端子ＰＡＤ０に対応する回路ブロックであり、符号が反転している回路ブロックは、図２１に示すデータ端子ＰＡＤ１に対応する回路ブロックである。以降の図面においても同様である。以下、より具体的に説明する。
【００９０】
図２３は、Ｙ方向に隣接する２つのデータ入出力回路３０に含まれる回路ブロックのうち、ライト動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図である。
【００９１】
図２３においては、データ入出力回路３０に含まれる回路ブロックのうち、初段信号増幅回路１１０及びライトデータラッチ回路１３０，１５０のみを図示している。図２３に示すように、Ｙ方向に隣接する２つのデータ入出力回路３０においては、初段信号増幅回路１１０が中心点Ｐを回転軸として回転対称にレイアウトされている。ここで、中心点Ｐとは、対応する２つのデータ端子３１（本例ではＰＡＤ０とＰＡＤ１）のＸ方向における座標Ｘ０と、Ｙ方向における中間座標Ｙ０との交点を指す。
【００９２】
これに対し、ライトデータラッチ回路１３０，１５０については、Ｙ方向に隣接する２つのデータ入出力回路３０において対称にレイアウトされていない。具体的には、ライトデータラッチ回路１３０については、制御線ＣＴＬＡのＹ方向における座標Ｙ１を対称軸として線対称にレイアウトされており、ライトデータラッチ回路１５０については、制御線ＣＴＬＢのＹ方向における座標Ｙ２を対称軸として線対称にレイアウトされている。図６を用いて説明したとおり、ライトデータラッチ回路１３０は、制御線ＣＴＬＡを介して供給されるタイミング信号Ａに同期して動作する回路であり、ライトデータラッチ回路１５０は、制御線ＣＴＬＢを介して供給されるタイミング信号Ｂに同期して動作する回路である。
【００９３】
かかるレイアウトにより、制御線ＣＴＬＡから一方のライトデータラッチ回路１３０までのＹ方向における距離ａ１と、制御線ＣＴＬＡから他方のライトデータラッチ回路１３０までのＹ方向における距離ａ２とが一致する。これにより、制御線ＣＴＬＡを介して供給されるタイミング信号Ａは、これら２つのライトデータラッチ回路１３０に同時に入力されることになる。同様に、制御線ＣＴＬＢから一方のライトデータラッチ回路１５０までのＹ方向における距離ｂ１と、制御線ＣＴＬＢから他方のライトデータラッチ回路１５０までのＹ方向における距離ｂ２とが一致する。これにより、制御線ＣＴＬＢを介して供給されるタイミング信号Ｂは、これら２つのライトデータラッチ回路１５０に同時に入力されることになる。
【００９４】
図２４は、図２３に示す２つのライトデータラッチ回路１３０をトランジスタレベルで示す平面図である。
【００９５】
図２４において、座標Ｙ１の上側に表示されているのは、データ端子ＰＡＤ０に対応するライトデータラッチ回路１３０であり、座標Ｙ１の下側に表示されているのは、データ端子ＰＡＤ１に対応するライトデータラッチ回路１３０である。図２４に示すように、これら２つのライトデータラッチ回路１３０は、座標Ｙ１を対称軸としてトランジスタレベルで線対称にレイアウトされている。これにより、制御線ＣＴＬＡからＹ方向に分岐する分岐配線ＣＴＬａ１，ＣＴＬａ２の長さが互いに一致し、且つ、最短とすることができる。尚、図２４に示すマークＦは回路の向きを意味しており、これにより２つのライトデータラッチ回路１３０が線対称であることが示されている。
【００９６】
図２５は、Ｙ方向に隣接する２つのデータ入出力回路３０におけるライトデータの流れを説明するための模式図である。
【００９７】
図２５に示すライトデータＷＤＡＴＡ１〜ＷＤＡＴＡ４は、図６を用いて説明したライトデータである。図２５に示すように、これら２つのデータ入出力回路３０は非対称であるため、上側のデータ入出力回路３０を流れるライトデータＷＤＡＴＡ１〜ＷＤＡＴＡ４の信号経路と、下側のデータ入出力回路３０を流れるライトデータＷＤＡＴＡ１〜ＷＤＡＴＡ４の信号経路とが完全には対応していない。例えば、ライトデータＷＤＡＴＡ２については、上側のデータ入出力回路３０においては経路が短いのに対し、下側のデータ入出力回路３０においては経路が長い。逆に、ライトデータＷＤＡＴＡ３については、上側のデータ入出力回路３０においては経路が短いのに対し、下側のデータ入出力回路３０においては経路が短い。
【００９８】
このような信号経路の差によって、上側のデータ入出力回路３０と下側のデータ入出力回路３０との間でライトデータの伝搬特性が不一致となる。しかしながら、この問題は、各回路ブロックを構成するトランジスタの能力や、配線の容量成分及び抵抗成分を設計段階において調整することにより解消することが可能である。
【００９９】
図２６は、Ｙ方向に隣接する２つのデータ入出力回路３０に含まれる回路ブロックのうち、リード動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図である。
【０１００】
図２６においては、データ入出力回路３０に含まれる回路ブロックのうち、リードデータラッチ回路２１０，２２０、出力タイミング調整回路２４０、出力制御回路２５０及び出力バッファ回路２６０のみを図示している。図２６に示すように、Ｙ方向に隣接する２つのデータ入出力回路３０においては、出力制御回路２５０及び出力バッファ回路２６０が中間座標Ｙ０を対称軸として線対称にレイアウトされている。
【０１０１】
これに対し、リードデータラッチ回路２１０，２２０及び出力タイミング調整回路２４０については、Ｙ方向に隣接する２つのデータ入出力回路３０において対称にレイアウトされていない。具体的には、リードデータラッチ回路２１０，２２０については、制御線ＣＴＬＣのＹ方向における座標Ｙ３を対称軸として線対称にレイアウトされており、出力タイミング調整回路２４０については、制御線ＣＴＬＤのＹ方向における座標Ｙ０を対称軸として線対称にレイアウトされている。制御線ＣＴＬＤのＹ方向における座標Ｙ０は、Ｙ方向に並ぶ２つのデータ端子３１の中間座標Ｙ０と一致している。図６を用いて説明したとおり、リードデータラッチ回路２１０，２２０は、制御線ＣＴＬＣを介して供給されるタイミング信号Ｃに同期して動作する回路であり、出力タイミング調整回路２４０は、制御線ＣＴＬＤを介して供給されるタイミング信号Ｄに同期して動作する回路である。
【０１０２】
かかるレイアウトにより、制御線ＣＴＬＣから一方のリードデータラッチ回路２１０，２２０までのＹ方向における距離ｃ１と、制御線ＣＴＬＣから他方のリードデータラッチ回路２１０，２２０までのＹ方向における距離ｃ２とが一致する。これにより、制御線ＣＴＬＣを介して供給されるタイミング信号Ｃは、これら２つのリードデータラッチ回路２１０，２２０に同時に入力されることになる。同様に、制御線ＣＴＬＤから一方の出力タイミング調整回路２４０までのＹ方向における距離ｄ１と、制御線ＣＴＬＤから他方の出力タイミング調整回路２４０までのＹ方向における距離ｄ２とが一致する。これにより、制御線ＣＴＬＤを介して供給されるタイミング信号Ｄは、これら２つの出力タイミング調整回路２４０に同時に入力されることになる。
【０１０３】
図２７は、Ｙ方向に隣接する２つのデータ入出力回路３０におけるリードデータの流れを説明するための模式図である。
【０１０４】
図２７に示すリードデータＲＤＡＴＡ２〜ＲＤＡＴＡ５は、図６を用いて説明したリードデータである。図２７に示すように、これら２つのデータ入出力回路３０は非対称であるため、上側のデータ入出力回路３０を流れるリードデータＲＤＡＴＡ２〜ＲＤＡＴＡ５の信号経路と、下側のデータ入出力回路３０を流れるリードデータＲＤＡＴＡ２〜ＲＤＡＴＡ５の信号経路とが完全には対応していない。例えば、リードデータＲＤＡＴＡ２については、上側のデータ入出力回路３０においては経路が長いのに対し、下側のデータ入出力回路３０においては経路が短い。
【０１０５】
このような信号経路の差によって、上側のデータ入出力回路３０と下側のデータ入出力回路３０との間でリードデータの伝搬特性が不一致となる。この問題についても、各回路ブロックを構成するトランジスタの能力や、配線の容量成分及び抵抗成分を設計段階において調整することにより解消することが可能である。
【０１０６】
図２８は、Ｙ方向に隣接する２つのデータ入出力回路３０とデータバスＤＢ１との関係を説明するための平面図である。図２８においては、簡単のため、データ入出力回路３０を構成するいくつかの回路ブロックについては図示を省略している。
【０１０７】
図２８に示すように、データバスＤＢ１は、制御線ＣＴＬＡ〜ＣＴＬＤと平行してＸ方向に設けられている。特に限定されるものではないが、データバスＤＢ１と制御線ＣＴＬＡ〜ＣＴＬＤは同じ配線層を用いて形成されるため、制御線ＣＴＬＡ〜ＣＴＬＤが配置されるＹ座標にはデータバスＤＢ１を通すことはできない。
【０１０８】
図２８に示す例では、複数のデータバスＤＢ１のうち、データバスＤＢ１＿０が上側のデータ入出力回路３０に対応し、データバスＤＢ１＿１が下側のデータ入出力回路３０に対応している。本発明においては、データバスＤＢ１＿０を「第１のデータ線」と呼び、データバスＤＢ１＿１を「第２のデータ線」と呼ぶことがある。そして、上側のデータ入出力回路３０に含まれるライトデータ出力バッファ１６０及びリードデータラッチ回路２１０のＹ座標は、いずれもデータバスＤＢ１＿０のＹ座標を包含しており、同様に、下側のデータ入出力回路３０に含まれるライトデータ出力バッファ１６０及びリードデータラッチ回路２１０のＹ座標は、いずれもデータバスＤＢ１＿１のＹ座標を包含している。
【０１０９】
これにより、データバスＤＢ１をＹ方向に分岐させることなく、データバスＤＢ１とライトデータ出力バッファ１６０及びリードデータラッチ回路２１０とを直接接続することができる。図２８に示すライトノードＷＮ０及びリードノードＲＮ０は、データバスＤＢ１＿０とこれに対応するライトデータ出力バッファ１６０及びリードデータラッチ回路２１０とを接続するスルーホール電極を示している。同様に、ライトノードＷＮ１及びリードノードＲＮ１は、データバスＤＢ１＿１とこれに対応するライトデータ出力バッファ１６０及びリードデータラッチ回路２１０とを接続するスルーホール電極を示している。
【０１１０】
尚、図２８に示す仮想線３２は、上側のデータ入出力回路３０と下側のデータ入出力回路３０との仮想的な境界線である。これらデータ入出力回路３０は、仮想線３２を境界として正しく分離されているわけではないが、大まかに見て、仮想線３２を境界として分離されていると言える。
【０１１１】
図２９は、Ｙ方向に隣接する２つのデータ入出力回路３０とデータバスＤＢ１との関係を説明するための他の平面図である。図２９においても、簡単のため、データ入出力回路３０を構成するいくつかの回路ブロックについては図示を省略している。
【０１１２】
図２９に示す例では、Ｙ方向に隣接するデータバスＤＢ１又は制御線ＣＴＬＡ〜ＣＴＬＤ間に、シールド配線ＳＬＤが配置されており、これによって隣接する配線間におけるクロストークが低減されている。このようなシールド配線ＳＬＤを設けると、データバスＤＢ１及び制御線ＣＴＬＡ〜ＣＴＬＤを通過させるために必要となる配線領域幅がＹ方向に広がってしまうが、これに連動してライトデータ出力バッファ１６０及びリードデータラッチ回路２１０のＹ方向における位置をずらすことにより、図２８に示した例と同じ効果を得ることが可能となる。
【０１１３】
尚、図２９に示すレイアウトでは、ライトデータ出力バッファ１６０及びリードデータラッチ回路２１０のＹ方向における位置をずらす必要があることから、例えば、上側のデータ入出力回路３０に属するライトデータ出力バッファ１６０が仮想線３２を大きく超えて下側に位置している。この例からも分かるとおり、仮想線３２はあくまで概念的なものであり、各回路ブロックが仮想線３２を境界として正しく分離されているわけではない。
【０１１４】
図３０は、ライトデータ出力バッファ１６０の位置を説明するための模式的な平面図である。
【０１１５】
既に説明したように、各データ入出力回路３０に含まれるライトデータ出力バッファ１６０は、対応するデータバスＤＢ１の直下に配置される。このことは、Ｘ方向に配列された複数のデータ入出力回路３０においては、ライトデータ出力バッファ１６０のＹ方向における位置を互いにずらす必要があることを意味する。図３０に示す例では、データ端子ＰＡＤ０〜ＰＡＤ５に対応するライトデータ出力バッファ１６０のＹ方向における位置を互いにずらしており、これにより、それぞれ対応するデータバスＤＢ１＿０〜ＤＢ１＿５に直接接続されている。図３１は、図３０に示す領域５６の拡大図であり、ライトデータ出力バッファ１６０とこれに対応するデータバスＤＢ１＿４，ＤＢ１＿５がＹ方向への分岐配線を経由することなく、スルーホール電極を介して直接接続されていることを示している。
【０１１６】
このように、本実施形態においては、Ｙ方向に隣接する２つのデータ入出力回路３０に対し、各タイミング信号Ａ〜Ｄがそれぞれ同時に入力されることから、各データ入出力回路３０における動作マージンが互いに一致する。これは、図１９及び図２０を用いて説明した区間２から区間３への転送ＴＲＮＳ２が高速化されることを意味する。これにより、チップ面積の大型化によって顕著となる区間２における転送スピードの低下の影響を最小限に抑えることが可能となる。
【０１１７】
ここで、本実施形態による優位性を理解するために参考例について説明する。
【０１１８】
図３２は、参考例によるデータ制御領域５２の一部を拡大して示す平面図であり、上述した図２１に対応している。図３２に示す参考例では、各データ入出力回路３０にマークＦが付されており、Ｙ方向に隣接する２つのデータ入出力回路３０に付されたマークＦの方向が１８０°相違している。これは、Ｙ方向に隣接する２つのデータ入出力回路３０が中間座標Ｙ０を対称軸として線対称にレイアウトされていることを意味する。
【０１１９】
図３３は、図３２に示した領域５０を拡大して示す平面図であり、上述した図２２に対応している。図３３に示すように、参考例においては、Ｙ方向に隣接する２つのデータ入出力回路３０が線対称にレイアウトされている。対称軸は中間座標Ｙ０である。このため、上側のデータ入出力回路３０に含まれる各回路ブロックと、下側のデータ入出力回路３０に含まれる対応する回路ブロックとのＹ方向における中間座標はすべてＹ０となる。
【０１２０】
図３４は、図３３に示す回路ブロックのうち、ライト動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図であり、上述した図２３に対応している。
【０１２１】
図３４に示す例では、制御線ＣＴＬＡ，ＣＴＬＢが中間座標Ｙ０とは異なるＹ座標に位置している。このため、制御線ＣＴＬＡから一方のライトデータラッチ回路１３０までのＹ方向における距離ａ１と、制御線ＣＴＬＡから他方のライトデータラッチ回路１３０までのＹ方向における距離ａ２とが必然的に相違する。図３４に示す例では、ａ１＜ａ２である。これにより、タイミング信号Ａがこれら２つのライトデータラッチ回路１３０に入力されるタイミングは、若干異なることになる。同様に、制御線ＣＴＬＢから一方のライトデータラッチ回路１５０までのＹ方向における距離ｂ１と、制御線ＣＴＬＢから他方のライトデータラッチ回路１５０までのＹ方向における距離ｂ２についても必然的に相違する。図３４に示す例では、ｂ１＜ｂ２である。これにより、タイミング信号Ｂがこれら２つのライトデータラッチ回路１５０に入力されるタイミングも、若干異なることになる。
【０１２２】
図３５は、参考例における２つのライトデータラッチ回路１３０をトランジスタレベルで示す平面図であり、上述した図２４に対応している。
【０１２３】
図３５に示すように、これら２つのライトデータラッチ回路１３０は、中間座標Ｙ０を対称軸としてトランジスタレベルで線対称にレイアウトされている。ここで、中間座標Ｙ０は制御線ＣＴＬＡのＹ座標とは異なる。制御線ＣＴＬＡからＹ方向に分岐する分岐配線ＣＴＬａには、上側のライトデータラッチ回路１３０に対応する入力ノードＮＡ０と、下側のライトデータラッチ回路１３０に対応する入力ノードＮＡ１が設けられ、これら入力ノードからタイミング信号Ａが入力される。図３５に示すように、制御線ＣＴＬＡから入力ノードＮＡ０までの距離と入力ノードＮＡ１までの距離は大きく異なる。
【０１２４】
その結果、回路イメージである図３６に示すように、分岐配線ＣＴＬａの抵抗成分Ｒと容量成分Ｃの影響により、上側のライトデータラッチ回路１３０に入力されるタイミング信号Ａの入力タイミングよりも、下側のライトデータラッチ回路１３０に入力されるタイミング信号Ａの入力タイミングの方が若干遅れる。回路設計においては、タイミングが遅い側に合わせて設計する必要があるため、区間２から区間３への転送ＴＲＮＳ２が遅れることを意味する。
【０１２５】
図３７は、図３３に示す回路ブロックのうち、リード動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図であり、上述した図２６に対応している。
【０１２６】
図３７に示す例では、制御線ＣＴＬＣが中間座標Ｙ０とは異なるＹ座標に位置しており、制御線ＣＴＬＤが中間座標Ｙ０に位置している。このため、制御線ＣＴＬＣから一方のリードデータラッチ回路２１０，２２０までのＹ方向における距離ｃ１と、制御線ＣＴＬＣから他方のリードデータラッチ回路２１０，２２０までのＹ方向における距離ｃ２とが必然的に相違する。図３７に示す例では、ｃ１＞ｃ２である。これにより、タイミング信号Ｃがこれら２つのリードデータラッチ回路２１０，２２０に入力されるタイミングは、若干異なることになる。これに対し、制御線ＣＴＬＤについては中間座標Ｙ０に位置していることから、制御線ＣＴＬＤから一方の出力タイミング調整回路２４０までのＹ方向における距離ｄ１と、制御線ＣＴＬＤから他方の出力タイミング調整回路２４０までのＹ方向における距離ｄ２については一致する。
【０１２７】
このように、Ｙ方向に隣接する２つのデータ入出力回路３０を線対称にレイアウトすると、中間座標Ｙ０に配置する制御線ＣＴＬＤからのタイミング信号Ｄのみが、２つ回路ブロックに同時に供給される。換言すれば、２つ回路ブロックに同時に供給できるタイミング信号は１つのみに限定され、本実施形態のように複数のタイミング信号Ａ〜Ｄをそれぞれ対応する２つ回路ブロックに同時に供給することはできない。
【０１２８】
ここで、分岐配線ＣＴＬａの抵抗成分Ｒと容量成分Ｃによる回路動作への影響について説明する。
【０１２９】
図３８は、タイミング信号ＣＫが用いられる回路ブロックの回路図であり、例えば、図９に示したライトデータラッチ回路１３０がこれに該当する。図３８に示した回路ブロックがライトデータラッチ回路１３０である場合、タイミング信号ＣＫはタイミング信号Ａに相当する。タイミング信号ＣＫＢは、タイミング信号ＣＫの反転信号である。図３８に示す例では、タイミング信号ＣＫ，ＣＫＢが供給される配線に抵抗成分Ｒ及び容量成分Ｃが存在している。したがって、当該配線の時定数τはτ＝ＣＲで表されることになる。
【０１３０】
図３９は時定数τが小さい場合の動作波形図であり、図４０は時定数τが大きい場合の動作波形図である。図３９に示すように、時定数τが小さい場合には、タイミング信号ＣＫ，ＣＫＢの波形の鈍りが少ないため、入力データＤｉｎをラッチするタイミングは速くなり、出力データＱ，ＱＢの変化も速くなる。これに対し、図４０に示すように、時定数τが大きい場合には、タイミング信号ＣＫ，ＣＫＢの波形の鈍りが大きくなるため、入力データＤｉｎをラッチするタイミングが遅くなり、出力データＱ，ＱＢの変化も遅くなる。
【０１３１】
図４１は、タイミング信号ＣＫ，ＣＫＢの波形の鈍りによって入力データＤｉｎをラッチするタイミングが変化する理由を説明するためのタイミング図である。図４１においてτ１と表記された波形は時定数τが小さい場合の動作波形であり、τ２と表記された波形は時定数τが大きい場合の動作波形である。つまり、τ１＜τ２である。図３８に示した回路では、入力データの入力タイミングがタイミング信号ＣＫ，ＣＫＢのクロスポイント間で定義される。このため、時定数がτ１である場合には入力データの有効な入力期間が図４１に示すＴａ１の期間で定義され、時定数がτ２である場合には入力データの有効な入力期間が図４１に示すＴａ２の期間で定義される。期間Ｔａ１と期間Ｔａ２は互いにずれており、両者が重複しない期間においては、いずれかの回路ブロックにおいて入力データＤｉｎのラッチができなくなる。
【０１３２】
具体的には、図４１に示す期間Ｔｃ１の期間に入力された入力データＤｉｎは、時定数がτ２である回路ブロックにおいてはラッチされる一方、時定数がτ１である回路ブロックにおいては正しくラッチされない。同様に、図４１に示す期間Ｔｃ２の期間に入力された入力データＤｉｎは、時定数がτ１である回路ブロックにおいてはラッチされる一方、時定数がτ２である回路ブロックにおいては正しくラッチされない。このことは、並列動作する全ての回路ブロックにおいて正しくラッチ動作を行うためには、図４１に示す期間Ｔｂにおいて入力データＤｉｎを入力する必要があることを意味する。したがって、タイミング信号ＣＫ，ＣＫＢの周波数が高い場合や時定数の差が大きい場合には、期間Ｔｂが非常に短くなり、並列動作する複数の回路ブロックの全てにおいて正しくラッチ動作を行うことが困難となる。
【０１３３】
図４２は、タイミング信号ＣＫ，ＣＫＢの波形の鈍りによって出力データＱ，ＱＢを出力するタイミングが変化する理由を説明するためのタイミング図である。図３８に示した回路では、出力データＱ，ＱＢを出力するタイミングは、タイミング信号ＣＫ，ＣＫＢのクロスポイントで定義される。このため、時定数がτ１である場合に比べ、時定数がτ２である場合においては、出力データＱ，ＱＢの出力タイミングが期間Ｔｄだけ遅れてしまう。次段の回路ブロックは、このような時間差を持った出力データＱ，ＱＢを正しく取り込めるよう設計されるが、一般的にはタイミングの最も遅い側に合わせて設計されるため、高速動作の妨げとなる。
【０１３４】
このような参考例に対し、本実施形態においては、Ｙ方向に隣接する２つのデータ入出力回路３０に同一波形を有するタイミング信号Ａ〜Ｄが供給されることから、図３９〜図４２を用いて説明した問題が発生することはない。但し、Ｘ方向における位置が異なるデータ入出力回路３０に関しては、タイミング信号Ａ〜Ｄの伝搬距離の差によって、タイミング信号Ａ〜Ｄの入力タイミングが若干相違する。
【０１３５】
図４３は、ライトデータラッチ回路１３０の位置とタイミング信号Ａの入力タイミングとの関係を説明するための図であり、（ａ）は参考例によるレイアウトを示し、（ｂ）はライトデータラッチ回路１３０に入力されるタイミング信号Ａの波形を示す。図４３（ａ）に示すように、データ端子ＰＡＤ０，ＰＡＤ１は、タイミング信号Ａの供給元から見て最も近く、データ端子ＰＡＤ１４，ＰＡＤ１５は、タイミング信号Ａの供給元から見て最も遠い位置にレイアウトされている。データ端子ＰＡＤ０とデータ端子ＰＡＤ１のＸ方向における位置は同じであるが、参考例では、制御線ＣＴＬＡから対応するライトデータラッチ回路１３０までの距離が相違する。その結果、図４３（ｂ）に示すように、ライトデータラッチ回路１３０−０に入力されるタイミング信号ａ−０の変化タイミングが最も速く、ライトデータラッチ回路１３０−１５に入力されるタイミング信号ａ−１５の変化タイミングが最も遅くなる。
【０１３６】
ライトデータラッチ回路１３０に入力されるライトデータＷＤＡＴＡ２の入力タイミングは、タイミング信号Ａ，ＡＢのクロスポイント間で定義されることから、全てのライトデータラッチ回路１３０−０〜１３０−１５においてライトデータＷＤＡＴＡ２を正しくラッチするためには、ライトデータＷＤＡＴＡ２の入力タイミングは期間Ｔ０に限定されることになる。ここで、期間Ｔ０とは、タイミング信号Ａの１／２周期から、タイミング信号ａ−０とタイミング信号ａ−１４の時間差Ｔ３と、タイミング信号ａ−１４とタイミング信号ａ−１５の時間差Ｔ２を減じた期間である。尚、図４３に示す時間差Ｔ１は、タイミング信号ａ−０とタイミング信号ａ−１の時間差である。
【０１３７】
これに対し、本実施形態による半導体装置１０では、上記の期間Ｔ０が拡大される。図４４は、ライトデータラッチ回路１３０の位置とタイミング信号Ａの入力タイミングとの関係を説明するための図であり、（ａ）は本実施形態によるレイアウトを示し、（ｂ）はライトデータラッチ回路１３０に入力されるタイミング信号Ａの波形を示す。図４４（ａ）に示すように、本実施形態では、Ｘ方向における位置が同じである２つのライトデータラッチ回路１３０は、制御線ＣＴＬＡからの距離が等しい。その結果、図４４（ｂ）に示すように、ライトデータラッチ回路１３０−０，１３０−１に入力されるタイミング信号ａ−０，ａ−１の変化タイミングは互いに一致し、ライトデータラッチ回路１３０−１４，１３０−１５に入力されるタイミング信号ａ−１４，ａ−１５の変化タイミングも互いに一致する。
【０１３８】
したがって、全てのライトデータラッチ回路１３０−０〜１３０−１５においてライトデータＷＤＡＴＡ２を正しくラッチするためには、ライトデータＷＤＡＴＡ２の入力タイミングは期間Ｔ４に限定されることになる。ここで、期間Ｔ４とは、タイミング信号Ａの１／２周期から、タイミング信号ａ−０又はａ−１とタイミング信号ａ−１４又はａ−１５の時間差Ｔ３を減じた期間である。このように、本実施形態によれば、参考例に比べて時間差Ｔ１又はＴ２に相当する期間だけラッチマージンが増加することになる。
【０１３９】
図４５は、参考例におけるライトデータ出力バッファ１６０の位置を説明するための模式的な平面図であり、上述した図３０に対応している。
【０１４０】
参考例では、Ｘ方向に配列されたデータ入出力回路３０のレイアウトが互いに一致しているため、ライトデータ出力バッファ１６０のＹ方向における位置も互いに一致している。このため、対応するデータバスＤＢ１とライトデータ出力バッファ１６０とを接続するためには、Ｙ方向に折り曲げられたデータバスＤＢ１ａを経由する必要がある。そして、これらＹ方向のデータバスＤＢ１ａの長さは、データ入出力回路３０ごとに相違するため、データバスＤＢ１ａの長さが最も長いデータ入出力回路３０において転送スピードが最も低下する。このため、タイミング信号Ａ〜Ｄの場合と同様に、最も転送スピードの遅いパスを基本として設計を行う必要があることから、区間２から区間３への転送ＴＲＮＳ２が遅くなる。特に、区間２は長距離であることから、出力バッファ近傍での寄生ＣＲ成分の増加は影響が大きい。
【０１４１】
これに対し、本実施形態による半導体装置１０ではこのような問題が生じないことは既に説明したとおりである。
【０１４２】
次に、本発明の変形例について説明する。
【０１４３】
図４６は、第１の変形例を示す図であり、上述した図２２に対応している。
【０１４４】
図４６に示すように、変形例においては、Ｙ方向に隣接する２つのデータ入出力回路３０において、タイミング信号Ａ〜Ｄを用いる回路ブロックのＹ方向における位置が一致している。そして、タイミング信号Ａを用いるライトデータラッチ回路１３０については、２つのデータ入出力回路３０においてレイアウトが１８０°相違しており、且つ、その中間座標Ｙ１が制御線ＣＴＬＡのＹ座標と一致するよう配置される。タイミング信号Ｃ，Ｄを用いるリードデータラッチ回路２１０，２２０及び出力タイミング調整回路２４０についても同様である。これに対し、タイミング信号Ｂを用いるライトデータラッチ回路１５０については、２つのデータ入出力回路３０においてレイアウトが一致している。つまり、一方のデータ入出力回路３０に含まれるライトデータラッチ回路１５０と、他方のデータ入出力回路３０に含まれるライトデータラッチ回路１５０とがシフト配置されている。図４６においても、図２２と同様にタイミングを一致させることが可能である。例えば、図４６の２つのライトデータラッチ回路１３０は、互いに同じＹ座標（Ｙ１）であり、且つ制御線ＣＴＬＡのＹ座標（Ｙ１）と同一である。
【０１４５】
図４７は、図４６に示す領域５７をトランジスタレベルで示す平面図である。
【０１４６】
図４７に示すように、２つのライトデータラッチ回路１５０のＹ座標は互いに一致しており、また、２つの出力タイミング調整回路２４０のＹ座標も互いに一致している。ここで、図４７においてマークＦで示すように、２つのライトデータラッチ回路１５０はそのレイアウト方向が一致しており、いわゆるシフト配置されている。これに対し、２つの出力タイミング調整回路２４０はそのレイアウト方向が中間座標Ｙ０を対称軸として１８０°相違しており、いわゆるミラー配置されている。
【０１４７】
そして、ライトデータラッチ回路１５０にタイミング信号Ｂを供給する制御線ＣＴＬＢは、ライトデータラッチ回路１５０のＹ方向における一端に沿って配置されている。これにより、制御線ＣＴＬＢからＹ方向に分岐する分岐配線ＣＴＬｂ１，ＣＴＬｂ２の長さが互いに一致する。尚、ライトデータラッチ回路１５０については上述の通りシフト配置されていることから、制御線ＣＴＬＢのＹ方向における位置は任意であるが、ライトデータラッチ回路１５０により近い座標に配置することにより、分岐配線ＣＴＬｂ１，ＣＴＬｂ２の長さをより短くすることができる。
【０１４８】
一方、出力タイミング調整回路２４０にタイミング信号Ｄを供給する制御線ＣＴＬＤは、出力タイミング調整回路２４０の中間座標Ｙ０に沿って配置されている。これにより、制御線ＣＴＬＤからＹ方向に分岐する分岐配線ＣＴＬｄ１，ＣＴＬｄ２の長さが互いに一致する。出力タイミング調整回路２４０については、上述の通りミラー配置されていることから、制御線ＣＴＬＤのＹ方向における位置は、出力タイミング調整回路２４０の中間座標Ｙ０に制限される。
【０１４９】
上述した変形例のように、本発明においては、Ｙ方向に隣接する２つのデータ入出力回路３０において、タイミング信号Ａ〜Ｄを使用する各回路ブロックを同じＹ座標に配置することも可能である。
【０１５０】
図４８は、第２の変形例による半導体装置６０の模式的なレイアウト図である。
【０１５１】
図４８に示す半導体装置６０は、メモリセルアレイ６１と複数の端子６２を備えるＡＳＩＣ（Application Specific Integrated Circuit）であり、メモリセルアレイ６１から読み出されたデータは、アンプ回路６３（第３の内部回路）、制御回路６４（第２の内部回路）、出力回路６５（第１の内部回路）を経由して複数の端子６２（パッド）から外部へパラレルに出力される。図４８において「１」と表記されているのはアンプ回路６３に含まれるラッチ回路Ｌ１１であり、「２」と表記されているのは制御回路６４に含まれるラッチ回路Ｌ１２であり、「３」と表記されているのは出力回路６５に含まれるラッチ回路Ｌ１３である。本例では、制御回路６４の回路規模が大きく、複数のラッチ回路Ｌ１２を一列に配列することが困難である。このため、制御回路６４内においては複数のラッチ回路Ｌ１２が２列に配列されている。
【０１５２】
図４９は、第２の変形例においてデータが転送される様子を説明するためのタイミング図である。
【０１５３】
図４９には、ラッチ回路Ｌ１１からラッチ回路Ｌ１２への転送ＴＲＮＳ１と、ラッチ回路Ｌ１２からラッチ回路Ｌ１３への転送ＴＲＮＳ２のタイミングが示されている。ここで、ラッチ回路Ｌ１１からラッチ回路Ｌ１２への転送ＴＲＮＳ１が最もマージンの少ない動作である場合、制御回路６４内のレイアウトに本発明を適用することにより、転送ＴＲＮＳ１のマージンを拡大することができる。つまり、２列に配列された複数のラッチ回路Ｌ１２に対し、上述した実施形態又は第１の変形例にしたがい、タイミング信号が同時に入力されるようレイアウトを行えばよい。
【０１５４】
このように、本発明は、データ入出力回路とは異なる回路ブロック（上記の例では制御回路６４）に適用することも可能である。
【０１５５】
図５０（ａ），（ｂ）は、上記実施形態とは異なるレイアウトを有する半導体装置の平面図である。
【０１５６】
図５０（ａ）に示す半導体装置では、メモリセルアレイ１１がＹ方向に２分割され、これらメモリセルアレイ１１間にアンプ領域５３、アドレス制御領域５１及びデータ制御領域５２が配置されている。かかるレイアウトにより、Ｉ／Ｏ配線ＩＯＬはＹ方向に延在し、データバスＤＢ２は主にＸ方向に延在している。このようなレイアウトであっても、データ制御領域５２に設けられる複数のデータ端子３１が２列に配列される場合、本発明の適用が可能である。
【０１５７】
図５０（ｂ）に示す半導体装置では、メモリセルアレイ１１がマトリクス状に８分割され、Ｘ方向に隣接する２つのメモリセルアレイ１１間にアンプ領域５３がレイアウトされる。このようなレイアウトであっても、データ制御領域５２に設けられる複数のデータ端子３１が２列に配列される場合、本発明の適用が可能である。
【０１５８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１５９】
例えば、上記実施形態においては、リードデータ及びライトデータを取り扱うデータ入出力回路３０に関連して本発明を説明したが、本発明の適用範囲がこれに限定されるものではなく、アドレスデータやコマンドデータが入力される入力回路に本発明を適用することも可能である。この場合、本発明における「第１及び第２のポート」はアドレス端子又はコマンド端子となり、「第１及び第２のデータ線」は内部アドレスデータ線や内部コマンドデータ線となる。
【０１６０】
本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
【０１６１】
本発明の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１６２】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【０１６３】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１６４】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１６５】
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０ アクセス制御回路
２１ アドレス端子
２２ コマンド端子
２３ アドレス入力回路
２４ コマンド入力回路
３０ データ入出力回路
３１ データ端子
３２ 仮想線
４０ 電源回路
４１，４２ 電源端子
５０，５５〜５７ 領域
５１ アドレス制御領域
５２ データ制御領域
５３ アンプ領域
５４ クロス領域
６０ 半導体装置
６１ メモリセルアレイ
６２ 端子
６３ アンプ回路
６４ 制御回路
６５ 出力回路
１００ ライト系回路ブロック
１１０ 初段信号増幅回路
１２０ 信号遅延制御回路
１３０，１５０ ライトデータラッチ回路
１４０ 信号遅延制御回路
１６０ ライトデータ出力バッファ
２００ リード系回路ブロック
２１０，２２０ リードデータラッチ回路
２３０ 出力イネーブル論理回路
２４０ 出力タイミング調整回路
２５０ 出力制御回路
２６０ 出力バッファ回路
Ａ〜Ｄ タイミング信号
ＡＭＰ データアンプ
ＣＴＬ１，ＣＴＬ２，ＣＴＬＡ〜ＣＴＬＤ 制御線
ＣＴＬ１ａ，ＣＴＬ１ｂ，ＣＴＬ２ａ，ＣＴＬ２ｂ，ＣＴＬａ，ＣＴＬａ１，ＣＴＬａ２，ＣＴＬｂ１，ＣＴＬｂ２，ＣＴＬｄ１，ＣＴＬｄ２ 分岐配線
ＤＢ１，ＤＢ２ データバス（データ線）
ＤＳＷ デコーディングスイッチ
ＩＮ 入力系回路
ＩＯＬ Ｉ／Ｏ配線
ＩＯＴ，ＩＯＢ 配線
ＯＵＴ 出力系回路
ＰＡＤ０〜ＰＡＤ１５ データ端子
ＰＴ１，ＰＴ２ ポート
ＳＣ１〜ＳＣ８ サブ回路
ＳＬＤ シールド配線
Ｙ０〜Ｙ３ Ｙ座標
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、動作タイミングを正確に一致させる必要のある複数の回路ブロックを含む半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、動作タイミングを正確に一致させる必要のある複数の回路ブロックが含まれることがある。このような回路ブロックの一例としては、データ入出力回路が挙げられる。データ入出力回路は半導体装置の外部端子に接続されるデータパッド（チップパッド）に接続される回路ブロックであり、複数のデータパッドにパラレルに入力される入力データを内部回路に同時に供給し、且つ、内部回路からパラレルに出力される出力データを複数のデータパッドに同時に供給する必要がある。これを実現するためには、複数のデータ入出力回路の動作タイミングを互いに正確に一致させる必要がある。
【０００３】
半導体装置によってはデータパッドの数が多いため、これらを一列に配列できない場合がある。この場合には、データパッドを２列に配列し、同一レイアウト（パターンレイアウト）を有する複数のデータ入出力回路を対応する２列のデータパッドの間に沿ってそれぞれ配置すればよい（特許文献１参照）。この場合、一方のデータパッド列に割り当てられたデータ入出力回路と、他方のデータパッド列に割り当てられたデータ入出力回路とを、２列のデータパッドの中心線を基準に対称に配置するとともに、これら複数のデータ入出力回路にタイミング信号を共通に供給すればよい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−０６０９０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のように同一レイアウトを有するデータ入出力回路を対称配置した場合、複数のデータ入出力回路に共通なタイミング信号は一つでよいにもかかわらず、タイミング信号が供給される対称にレイアウトされる回路の距離が離れる場合がある。その場合、一方のデータパッド列に割り当てられたデータ入出力回路にタイミング信号を供給する配線と、他方のデータパッド列に割り当てられたデータ入出力回路にタイミング信号を供給する配線とを分岐させる必要があり、しかも分岐先の配線長の時定数が一致しなくなる。このため、かかる配線長の差によってデータ入出力回路ごとに動作タイミングに差が生じることがあった。このような動作タイミングの差が大きいと、最も動作の遅いデータ入出力回路を基準として設計する必要があり、高速動作を妨げる原因となる。更に、配線の分岐によりタイミング信号自身の負荷が増大し、高速化が図れない。
【課題を解決するための手段】
【０００６】
本発明の第１の側面による半導体装置は、第１の方向に配列された第１及び第２のポートと、前記第１及び第２のポート間に配置され、前記第１のポートに関連する第１のデータを伝送する直列接続された複数のサブ回路を含む第１の回路と、前記第１及び第２のポート間に配置され、前記第２のポートに関連する第２のデータを伝送する直列接続された複数のサブ回路を含む第２の回路と、前記第１及び第２のポート間を前記第１の方向と直交する第２の方向に延在するように配置され、前記第１の回路を介して前記第１のデータを前記第１のポートと通信する第１のデータ線と、前記第１及び第２のポート間を前記第２の方向に延在するように配置され、前記第２の回路を介して前記第２のデータを前記第２のポートと通信する第２のデータ線と、前記第１及び第２のポート間を前記第２の方向に延在するように配置され、前記第１の回路に含まれる前記複数のサブ回路のうちの第１のサブ回路及び前記第２の回路に含まれる前記複数のサブ回路のうちの第２のサブ回路を、タイミング信号によって共通に制御する一本の制御線と、を備え、前記第１及び第２のサブ回路が配置される前記第１の方向の中間の座標である第１の座標は、前記第１及び第２のポートを前記第１の方向に２等分する第２の座標とは異なる座標であり、前記第２の方向に延在する前記制御線から前記第１の方向に分岐され前記第１及び第２のサブ回路へそれぞれ供給する第１及び第２の分岐配線の前記第１の方向における距離が互いに等しい、ことを特徴とする。
【０００７】
本発明の第２の側面による半導体装置は、第１の方向に配列された第１及び第２のポートと、前記第１及び第２のポート間を前記第１の方向と直交する第２の方向に延在するように配置された夫々異なる制御でありそれぞれ一本の第１及び第２の制御線と、前記第１のポートを介して伝送される第１の信号を制御する第１の回路と、前記第２のポートを介して伝送される第２の信号を制御する第２の回路と、を備え、前記第１の回路は、前記第１の信号の伝送タイミングを制御する第１及び第２のタイミング制御回路を含み、前記第２の回路は、前記第２の信号の伝送タイミングを制御する第３及び第４のタイミング制御回路を含み、前記第１及び第３のタイミング制御回路は、前記第１の制御線を介して供給される第１のタイミング信号に同期して動作し、前記第２及び第４のタイミング制御回路は、前記第２の制御線を介して供給される第２のタイミング信号に同期して動作し、前記第１及び第３のタイミング制御回路が配置される前記第１の方向の中間の座標である第１の座標は、前記第２及び第４のタイミング制御回路が配置される前記第１の方向の中間の座標である第２の座標と相違する、ことを特徴とする。
【０００８】
本発明の第３の側面による半導体装置は、第１の方向に配列された第１及び第２のポートと、前記第１のポートへ第１の出力データを出力し、且つ、前記第１のポートから入力される第１の入力データを受信する第１の回路と、前記第２のポートへ第２の出力データを出力し、且つ、前記第２のポートから入力される第２の入力データを受信する第２の回路と、前記第１及び第２のポート間を前記第１の方向と直交する第２の方向に延在するように配置され、前記第１の回路から出力される前記第１の入力データを伝送し、且つ、前記第１の回路に入力する前記第１の出力データを伝送する第１のデータ線と、前記第１及び第２のポート間を前記第２の方向に延在するように配置され、前記第２の回路から出力される前記第２の入力データを伝送し、且つ、前記第２の回路に入力する前記第２の出力データを伝送する第２のデータ線と、を備え、前記第１の回路は、前記第１の入力データを前記第１のデータ線に出力する第１の出力回路と、前記第１のデータ線から供給される前記第１の出力データを受信する第１の入力回路とを含み、前記第２の回路は、前記第２の入力データを前記第２のデータ線に出力する第２の出力回路と、前記第２のデータ線から供給される前記第２の出力データを受信する第２の入力回路とを含み、前記第１のデータ線が配置される前記第１の方向における第１の座標は、前記第１の入力回路及び前記第１の出力回路がそれぞれ配置される前記第１の方向における座標に等しく、前記第２のデータ線が配置される前記第１の方向における第２の座標は、前記第２の入力回路及び前記第２の出力回路がそれぞれ配置される前記第１の方向における座標に等しく、前記第１及び第２の座標を前記第１の方向に２等分する座標は、前記第１及び第２のポートを前記第１の方向に２等分する座標と相違する、ことを特徴とする。
【発明の効果】
【０００９】
本発明の一つの側面によれば、制御線またはデータ線と、第１及び第２のサブ回路との距離が実質的に等しいことから、第１の回路と第２の回路の動作タイミングまたはデータの伝送を正確に一致させることが可能となる。しかも、第１及び第２のサブ回路が配置される第１の方向における中間の座標は、第１及び第２のポートを第１の方向に２等分する中間の座標と相違していることから、複数の制御線または複数のデータ線を必要とする場合であっても、制御線または複数のデータ線ごとに、対応するサブ回路までの距離を一定とすることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の原理を説明するための模式図である。
【図２】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図３】半導体装置１０のレイアウトを示す模式的な平面図であり、（ａ）は全体を示す図、（ｂ）は部分拡大図である。
【図４】データアンプＡＭＰの一例を示す回路図である。
【図５】デコーディングスイッチＤＳＷの一例を示す回路図である。
【図６】データ入出力回路３０の構成を説明するためのブロック図である。
【図７】初段信号増幅回路１１０の回路図である。
【図８】信号遅延制御回路１２０の回路図である。
【図９】ライトデータラッチ回路１３０の回路図である。
【図１０】信号遅延制御回路１４０の回路図である。
【図１１】ライトデータラッチ回路１５０の回路図である。
【図１２】ライトデータ出力バッファ１６０の回路図である。
【図１３】リードデータラッチ回路２１０の回路図である。
【図１４】リードデータラッチ回路２２０の回路図である。
【図１５】出力イネーブル論理回路２３０の回路図である。
【図１６】出力タイミング調整回路２４０の回路図である。
【図１７】出力制御回路２５０の回路図である。
【図１８】出力バッファ回路２６０の回路図である。
【図１９】メモリセルアレイ１１からデータ端子３１までの区間に存在するラッチ回路の位置を説明するための模式図である。
【図２０】リードデータが転送される様子を説明するためのタイミング図である。
【図２１】データ制御領域５２の一部を拡大して示す平面図である。
【図２２】図２１に示した領域５０を拡大して示す平面図である。
【図２３】Ｙ方向に隣接する２つのデータ入出力回路３０に含まれる回路ブロックのうち、ライト動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図である。
【図２４】図２３に示す２つのライトデータラッチ回路１３０をトランジスタレベルで示す平面図である。
【図２５】Ｙ方向に隣接する２つのデータ入出力回路３０におけるライトデータの流れを説明するための模式図である。
【図２６】Ｙ方向に隣接する２つのデータ入出力回路３０に含まれる回路ブロックのうち、リード動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図である。
【図２７】Ｙ方向に隣接する２つのデータ入出力回路３０におけるリードデータの流れを説明するための模式図である。
【図２８】Ｙ方向に隣接する２つのデータ入出力回路３０とデータバスＤＢ１との関係を説明するための平面図である。
【図２９】Ｙ方向に隣接する２つのデータ入出力回路３０とデータバスＤＢ１との関係を説明するための他の平面図である。
【図３０】ライトデータ出力バッファ１６０の位置を説明するための模式的な平面図である。
【図３１】図３０に示す領域５６の拡大図である。
【図３２】参考例によるデータ制御領域５２の一部を拡大して示す平面図である。
【図３３】図３２に示した領域５０を拡大して示す平面図である。
【図３４】図３３に示す回路ブロックのうち、ライト動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図である。
【図３５】参考例における２つのライトデータラッチ回路１３０をトランジスタレベルで示す平面図である。
【図３６】図３５に示す回路の回路イメージである。
【図３７】図３３に示す回路ブロックのうち、リード動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図であり、上述した図２６に対応している。
【図３８】タイミング信号ＣＫが用いられる回路ブロックの回路図である。
【図３９】時定数τが小さい場合の動作波形図である。
【図４０】時定数τが大きい場合の動作波形図である。
【図４１】タイミング信号ＣＫ，ＣＫＢの波形の鈍りによって入力データＤｉｎをラッチするタイミングが変化する理由を説明するためのタイミング図である。
【図４２】タイミング信号ＣＫ，ＣＫＢの波形の鈍りによって出力データＱ，ＱＢを出力するタイミングが変化する理由を説明するためのタイミング図である。
【図４３】ライトデータラッチ回路１３０の位置とタイミング信号Ａの入力タイミングとの関係を説明するための図であり、（ａ）は参考例によるレイアウトを示し、（ｂ）はライトデータラッチ回路１３０に入力されるタイミング信号Ａの波形を示す。
【図４４】ライトデータラッチ回路１３０の位置とタイミング信号Ａの入力タイミングとの関係を説明するための図であり、（ａ）は本実施形態によるレイアウトを示し、（ｂ）はライトデータラッチ回路１３０に入力されるタイミング信号Ａの波形を示す。
【図４５】参考例におけるライトデータ出力バッファ１６０の位置を説明するための模式的な平面図である。
【図４６】第１の変形例を示す図である。
【図４７】図４６に示す領域５７をトランジスタレベルで示す平面図である。
【図４８】第２の変形例による半導体装置６０の模式的なレイアウト図である。
【図４９】第２の変形例においてデータが転送される様子を説明するためのタイミング図である。
【図５０】半導体装置１０とは異なるレイアウトを有する半導体装置の平面図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、２列のデータパッドの間に、対応する複数のデータ入出力回路を配置する場合、動作タイミングを正確に一致させる必要のある２つの回路ブロックのレイアウト（パターンレイアウト）を完全に対称配置とするのではなく、動作タイミングを制御するデータ入出力回路に含まれるサブ回路のレイアウトを、対応する制御線に対して対称配置することを技術思想とする。これにより、複数の制御線が存在する場合であっても、制御線ごとに対応するサブ回路までの距離を一定とすることができる。その結果、これら２つの回路ブロックの動作タイミングを互いに正確に一致させることが可能となる。
【００１２】
図１は、本発明の原理を説明するための模式図である。
【００１３】
図１に示す例では、Ｙ方向（第１の方向）に第１及び第２のポートＰＴ１，ＰＴ２が配列されており、これらの間に互いに同一の機能を有する第１及び第２の回路Ｃ１，Ｃ２が配置されている。第１及び第２のポートＰＴ１，ＰＴ２は、半導体装置に含まれるチップのパッドであり、ボンディングワイヤ、バンプ、ＴＳＶ（Through-Silicon Via）などを介してチップの外部に接続される。第１の回路Ｃ１は、サブ回路ＳＣ１，ＳＣ３，ＳＣ５，ＳＣ７を含む複数のサブ回路からなり、これらサブ回路は第１のポートＰＴ１と第１のデータ線ＤＢ１ａとの間に直列接続されている。同様に、第２の回路Ｃ２は、サブ回路ＳＣ２，ＳＣ４，ＳＣ６，ＳＣ８を含む複数のサブ回路からなり、これらサブ回路は第２のポートＰＴ２と第２のデータ線ＤＢ１ｂとの間に直列接続されている。
【００１４】
図１に示すように、第１及び第２の回路Ｃ１，Ｃ２は、第１及び第２のポートＰＴ１，ＰＴ２をＹ方向に２等分する中間の座標Ｙ０（中間座標Ｙ０）を基準とする線対称なレイアウトを有していない。その代わりに、一部のサブ回路が対応する制御線に対して線対称にレイアウトされている。具体的に説明すると、サブ回路ＳＣ１，ＳＣ２は互いに同じ回路構成を有するサブ回路であり、それぞれ第１及び第２の回路Ｃ１，Ｃ２の動作タイミングを制御する。その動作タイミングは、いずれも一本の共通な制御線ＣＴＬ１を介して供給されるタイミング信号に同期する。制御線ＣＴＬ１はＸ方向（第２の方向）に延在して設けられた一本の共通な配線である。そして、サブ回路ＳＣ１，ＳＣ２が配置されるＹ方向の中間の座標Ｙ１（中間座標Ｙ１）は、上述した中間座標Ｙ０に関連するのではなく、制御線ＣＴＬ１のＹ座標に関連（好ましくは、一致）しており、その結果、制御線ＣＴＬ１からの分岐配線ＣＴＬ１ａ，ＣＴＬ１ｂの配線長がほぼ一致する。これにより、制御線ＣＴＬ１を介して供給されるタイミング信号は、サブ回路ＳＣ１，ＳＣ２の夫々の入力ノードにほぼ同時に供給される。尚、本願においてＡ及びＢの中間の座標を、単に「中間座標」と呼ぶことがある。
【００１５】
同様に、サブ回路ＳＣ１，ＳＣ２と異なるサブ回路ＳＣ５，ＳＣ６は互いに同じ回路構成を有するサブ回路であり、それぞれ第１及び第２の回路Ｃ１，Ｃ２の動作タイミングを制御する。その動作タイミングは、いずれも一本の共通な制御線ＣＴＬ２を介して供給されるタイミング信号に同期する。制御線ＣＴＬ２はＸ方向に延在して設けられた一本の共通な配線である。そして、サブ回路ＳＣ５，ＳＣ６が配置されるＹ方向の中間座標Ｙ２は、上述した中間座標Ｙ０に関連するのではなく、制御線ＣＴＬ２のＹ座標に関連（好ましくは、一致）しており、その結果、制御線ＣＴＬ２からの分岐配線ＣＴＬ２ａ，ＣＴＬ２ｂの配線長がほぼ一致する。これにより、制御線ＣＴＬ２を介して供給されるタイミング信号は、サブ回路ＳＣ１，ＳＣ２の夫々の入力ノードにほぼ同時に供給される。
【００１６】
第１の回路Ｃ１に含まれるサブ回路ＳＣ３は、第１のデータ線ＤＢ１ａを介してデータを送信又は受信する回路であり、第１のデータ線ＤＢ１ａと直接データを送受信する回路である。また、第１の回路Ｃ１に含まれるサブ回路ＳＣ７は、第１のポートＰＴ１を介してデータを送信又は受信する回路であり、第１のポートＰＴ１と直接データを送受信する回路である。したがって、これらサブ回路ＳＣ３，ＳＣ７は、直列接続された複数のサブ回路のうち、複数のサブ回路の両端に位置するサブ回路であり、上述したサブ回路ＳＣ１，ＳＣ５はこれらサブ回路ＳＣ３，ＳＣ７間に接続されることになる。そして、サブ回路ＳＣ３が配置されるＹ座標は、対応する第１のデータ線ＤＢ１ａのＹ座標と関連（好ましくは、一致）していることから、第１のデータ線ＤＢ１ａをＹ方向に折り曲げる必要がなく、最短距離でサブ回路ＳＣ３及び第１のデータ線ＤＢ１ａを接続することができ、両者は、対応するデータを、寄生時定数を排除した環境で送受信することができる。さらに、サブ回路ＳＣ７は、複数のサブ回路の中で第１のポートＰＴ１に最も近い近傍に配置されていることから、これらを接続する配線Ｗ１の配線長を最短とすることが可能となる。
【００１７】
同様に、第２の回路Ｃ２に含まれるサブ回路ＳＣ４は、第２のデータ線ＤＢ１ｂを介してデータを送信又は受信する回路であり、第２のデータ線ＤＢ１ｂと直接データを送受信する回路である。また、第２の回路Ｃ２に含まれるサブ回路ＳＣ８は、第２のポートＰＴ２を介してデータを送信又は受信する回路であり、第２のポートＰＴ２と直接データを送受信する回路である。したがって、これらサブ回路ＳＣ４，ＳＣ８は、直列接続された複数のサブ回路のうち、複数のサブ回路の両端に位置するサブ回路であり、上述したサブ回路ＳＣ２，ＳＣ６はこれらサブ回路ＳＣ４，ＳＣ８間に接続されることになる。そして、サブ回路ＳＣ４が配置されるＹ座標は、対応する第２のデータ線ＤＢ１ｂのＹ座標と関連（好ましくは、一致）していることから、第２のデータ線ＤＢ１ｂをＹ方向に折り曲げる必要がなく、最短距離でサブ回路ＳＣ４及び第２のデータ線ＤＢ１ｂを接続することができ、両者は、対応するデータを、寄生時定数を排除した環境で送受信することができる。さらに、サブ回路ＳＣ８は、複数のサブ回路の中で第２のポートＰＴ２に最も近い近傍に配置されていることから、これらを接続する配線Ｗ２の配線長を最短とすることが可能となる。
【００１８】
そして、第１及び第２の回路Ｃ１，Ｃ２に含まれる他のサブ回路については、中間座標Ｙ０に関連して残りのエリアにレイアウトされる。その結果、各サブ回路間における配線距離は、第１の回路Ｃ１と第２の回路Ｃ２とで若干相違する可能性があるが、これによる特性差は、設計段階においてトランジスタの能力や配線の容量成分及び抵抗成分を調整することにより解消することが可能である。尚、他のサブ回路は、前後の回路と通信するが、サブ回路ＳＣ１，ＳＣ２，ＳＣ５，ＳＣ６の様に、その他の回路からの動作タイミングの制御を受けない回路である。言い換えれば、他のサブ回路は、第１の回路Ｃ１と第２の回路Ｃ２で完結する回路である。動作タイミングの制御は、例えば、半導体装置を制御する同期信号に関する信号である。
【００１９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２０】
図２は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００２１】
本実施形態による半導体装置１０はＤＲＡＭであり、図２に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００２２】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、アドレス端子２１及びアドレス入力回路２３を介して外部からアドレス信号ＡＤＤが供給されるとともに、コマンド端子２２及びコマンド入力回路２４を介して外部からコマンド信号ＣＭＤが供給される。アドレス入力回路２３は、アドレス端子２１に供給されるアドレス信号ＡＤＤを受け、これを増幅する役割を果たす。コマンド入力回路２４も同様であり、コマンド端子２２に供給されるコマンド信号ＣＭＤを受け、これを増幅する役割を果たす。アクセス制御回路２０は、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを受け、これらに基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５を制御する。
【００２３】
具体的には、コマンド信号ＣＭＤが半導体装置１０のアクティブ動作を示している場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
【００２４】
一方、コマンド信号ＣＭＤが半導体装置１０のリード動作又はライト動作を示している場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００２５】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図２に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
【００２６】
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００２７】
図３は半導体装置１０のレイアウトを示す模式的な平面図であり、（ａ）は全体を示す図、（ｂ）は部分拡大図である。
【００２８】
図３（ａ）に示すように、本実施形態による半導体装置１０ではメモリセルアレイ１１が４つに分割され、マトリクス状に配置されている。Ｙ方向に隣接する２つのメモリセルアレイ１１間にはアドレス制御領域５１又はデータ制御領域５２が配置され、Ｘ方向に隣接する２つのメモリセルアレイ１１間にはアンプ領域５３が配置される。アドレス制御領域５１又はデータ制御領域５２は、いわゆる周辺回路に属する各種回路ブロックが配置される領域である。アドレス制御領域５１には主に図２に示したアクセス制御回路２０、アドレス端子２１、コマンド端子２２、アドレス入力回路２３、コマンド入力回路２４などが配置される。また、データ制御領域５２には主に図２に示したデータ入出力回路３０、データ端子３１などが配置される。さらに、アンプ領域５３には主に図２に示したアンプ回路１５などが配置される。
【００２９】
メモリセルアレイ１１が形成された領域上には、Ｉ／Ｏ配線ＩＯＬがＸ方向に延在して設けられている。図３（ａ）においては各メモリセルアレイ１１に１本のＩ／Ｏ配線ＩＯＬが図示されているが、実際には多数のＩ／Ｏ配線ＩＯＬがＸ方向に延在して設けられている。また、アンプ領域５３上には、データバスＤＢ２がＹ方向に延在して設けられている。図３（ａ）においては１本のデータバスＤＢ２のみが図示されているが、実際には多数のデータバスＤＢ２がＹ方向に延在して設けられている。さらに、データ制御領域５２上には、データバスＤＢ１がＸ方向に延在して設けられている。図３（ａ）においては１本のデータバスＤＢ１のみが図示されているが、実際には多数のデータバスＤＢ１がＸ方向に延在して設けられている。
【００３０】
図３（ｂ）は、図３（ａ）に示す領域５５の拡大図である。
【００３１】
図３（ｂ）に示すように、Ｉ／Ｏ配線ＩＯＬとデータバスＤＢ２との接続は、アンプ領域５３に配置されたデータアンプＡＭＰを介して行われる。また、データバスＤＢ２とデータバスＤＢ１との接続は、クロス領域５４に配置されたデコーディングスイッチＤＳＷを介して行われる。データバスＤＢ１はデータ入出力回路３０に接続されており、対応するデータ入出力回路３０を介してデータ端子３１に接続される。図３（ｂ）においてデータ入出力回路３０が両矢印で示されているのは、データ入出力回路３０が双方向性の回路であることを意味する。
【００３２】
かかる構成により、複数のデータ端子３１を介して外部からパラレルに入力されるライトデータは、データ入出力回路３０、データバスＤＢ１、データバスＤＢ２及びＩ／Ｏ配線ＩＯＬを介してメモリセルアレイ１１に供給される。また、メモリセルアレイ１１から読み出されたリードデータは、Ｉ／Ｏ配線ＩＯＬ、データバスＤＢ２、データバスＤＢ１及びデータ入出力回路３０を介して、複数のデータ端子３１から外部にパラレルに出力される。
【００３３】
図４は、データアンプＡＭＰの一例を示す回路図である。
【００３４】
図４に示すように、Ｉ／Ｏ配線ＩＯＬは相補の配線ＩＯＴ，ＩＯＢからなる。これに対し、データバスＤＢ２は１ビット当たり１本の配線である。つまり、Ｉ／Ｏ配線ＩＯＬは相補信号を伝送する配線であるのに対し、データバスＤＢ２はシングルエンド信号を伝送する配線である。データバスＤＢ１もシングルエンド信号を伝送する配線である。
【００３５】
データアンプＡＭＰは、リード動作時に活性化するリードアンプＲＡＭＰと、ライト動作時に活性化するライトアンプＷＡＭＰを含む。リードアンプＲＡＭＰはリード信号ＲＤ１によって活性化される。リードアンプＲＡＭＰが活性化されると、相補の配線ＩＯＴ，ＩＯＢの電位差が増幅され、データバスＤＢ２に出力される。また、ライトアンプＷＡＭＰはライト信号ＷＲ１，／ＷＲ１によって活性化される。ライトアンプＷＡＭＰが活性化されると、データバスＤＢ２上の信号が相補の配線ＩＯＴ，ＩＯＢに供給される。尚、信号名の先頭に／（スラッシュ）が付されているのは、対応する信号の反転信号又はローアクティブな信号であることを意味する。
【００３６】
図４に示すように、リードアンプＲＡＭＰにはラッチ回路Ｌ１が含まれ、ライトアンプＷＡＭＰにはラッチ回路Ｌ２が含まれている。したがって、リードアンプＲＡＭＰから出力されるリードデータはラッチ回路Ｌ１にて保持され、ライトアンプＷＡＭＰに入力されるライトデータはラッチ回路Ｌ２にて保持される。
【００３７】
図５は、デコーディングスイッチＤＳＷの一例を示す回路図である。
【００３８】
図５に示すデコーディングスイッチＤＳＷは、リード信号ＲＤ２，／ＲＤ２によって活性化されるリードスイッチＲＳＷと、ライト信号ＷＤ２，／ＷＤ２によって活性化されるライトスイッチＷＳＷとを含む。これにより、リードスイッチＲＳＷが活性化すると、データバスＤＢ２上の信号がバッファＢＵＦを介してデータバスＤＢ１に出力される。逆に、ライトスイッチＷＳＷが活性化すると、データバスＤＢ１上の信号がバッファＢＵＦを介してデータバスＤＢ２に出力される。
【００３９】
図５に示すように、デコーディングスイッチＤＳＷにはラッチ回路が含まれていない。このため、リードデータ及びライトデータはデコーディングスイッチＤＳＷにおいてはラッチされず、単にスイッチング及びバッファリングされるのみである。
【００４０】
図６は、データ入出力回路３０の構成を説明するためのブロック図である。
【００４１】
図６に示すように、データ入出力回路３０には、ライト系回路ブロック１００及びリード系回路ブロック２００が含まれている。これらライト系回路ブロック１００及びリード系回路ブロック２００は、対応するデータ端子３１とデータバスＤＢ１との間に並列接続されている。
【００４２】
ライト系回路ブロック１００は、対応するデータ端子３１とデータバスＤＢ１との間に直列接続された複数の回路ブロックからなる。具体的には、初段信号増幅回路１１０、信号遅延制御回路１２０、ライトデータラッチ回路１３０、信号遅延制御回路１４０、ライトデータラッチ回路１５０及びライトデータ出力バッファ１６０がこの順に直列接続された構成を有している。本発明においては、これらの回路ブロックをそれぞれ「サブ回路」と呼ぶことがある。これら回路ブロックのうち、ライトデータラッチ回路１３０からライトデータ出力バッファ１６０までの部分は、いわゆるライトＦＩＦＯ回路と呼ばれる回部部分であり、ライトデータの正確なタイミング制御が求められる。具体的には、ライトデータラッチ回路１３０，１５０に供給されるタイミング信号Ａ，Ｂに同期したタイミング制御が行われる。
【００４３】
リード系回路ブロック２００は、対応するデータバスＤＢ１とデータ端子３１との間に直列接続された複数の回路ブロックからなる。具体的には、リードデータラッチ回路２１０、２２０、出力イネーブル論理回路２３０、出力タイミング調整回路２４０、出力制御回路２５０及び出力バッファ回路２６０がこの順に直列接続された構成を有している。本発明においては、これらの回路ブロックについてもそれぞれ「サブ回路」と呼ぶことがある。これら回路ブロックのうち、リードデータラッチ回路２１０から出力タイミング調整回路２４０までの部分は、いわゆるリードＦＩＦＯ回路と呼ばれる回路部分であり、リードデータの正確なタイミング制御が求められる。具体的には、リードデータラッチ回路２１０，２２０に供給されるタイミング信号Ｃ及び出力タイミング調整回路２４０に供給されるタイミング信号Ｄに同期したタイミング制御が行われる。
【００４４】
図７は、初段信号増幅回路１１０の回路図である。
【００４５】
図７に示すように、初段信号増幅回路１１０はトランジスタ１１１〜１１５からなる差動アンプであり、トランジスタ１１３のゲート電極にはデータ端子３１から供給されるライトデータＷＤＡＴＡ０が供給される。トランジスタ１１４のゲート電極には基準電位ＲＥＦが供給される。トランジスタ１１１，１１２はカレントミラー回路である。初段信号増幅回路１１０は、トランジスタ１１５のゲート電極に供給されるアンプ制御信号ＡＭＰＣＮＴによって活性化され、ライトデータＷＤＡＴＡ０と基準電位ＲＥＦの電位差に基づいて、ライトデータＷＤＡＴＡ１を所定の論理レベルに駆動する。
【００４６】
図８は、信号遅延制御回路１２０の回路図である。
【００４７】
図８に示すように、信号遅延制御回路１２０は、ライトデータＷＤＡＴＡ１が供給される２つのＮＡＮＤゲート回路１２１，１２２を備えている。これらＮＡＮＤゲート回路１２１，１２２には、遅延制御信号ＤＬＹＣＮＴ１，ＤＬＹＣＮＴ２がそれぞれ供給されており、これによりライトデータＷＤＡＴＡ１はＮＡＮＤゲート回路１２１，１２２のいずれか一方を通過する。ＮＡＮＤゲート回路１２１の出力は後段のＮＡＮＤゲート回路１２３に直接供給されるのに対し、ＮＡＮＤゲート回路１２２の出力は遅延素子１２４を介してＮＡＮＤゲート回路１２３に供給される。遅延素子１２４は、常時ＯＮ状態のトランスファゲートによって構成される。これにより、遅延制御信号ＤＬＹＣＮＴ１を活性化させればライトデータＷＤＡＴＡ２の遅延量は小さくなり、遅延制御信号ＤＬＹＣＮＴ２を活性化させればライトデータＷＤＡＴＡ２の遅延量は大きくなる。
【００４８】
図９は、ライトデータラッチ回路１３０の回路図である。
【００４９】
図９に示すように、ライトデータラッチ回路１３０は、直列接続された２つのラッチ回路１３２，１３４を含む。ライトデータラッチ回路１３０にはトランスファゲート１３１が設けられており、タイミング信号Ａがハイレベル（タイミング信号／Ａがローレベル）になると、ライトデータラッチ回路１３０に供給されるライトデータＷＤＡＴＡ２がトランスファゲート１３１を介してラッチ回路１３２にラッチされる。また、ライトデータラッチ回路１３０にはさらにトランスファゲート１３３が設けられており、タイミング信号Ａがローレベル（タイミング信号／Ａがハイレベル）になると、ラッチ回路１３２にラッチされたライトデータＷＤＡＴＡ２がトランスファゲート１３３を介してラッチ回路１３４にラッチされる。ラッチ回路１３４の出力は、ライトデータＷＤＡＴＡ３として用いられる。
【００５０】
図１０は、信号遅延制御回路１４０の回路図である。
【００５１】
図１０に示すように、信号遅延制御回路１４０は、直列接続された２つのインバータ１４１，１４２を含み、インバータ１４１とインバータ１４２の間に容量素子１４３，１４４が接続されている。容量素子１４３はＮチャンネル型ＭＯＳトランジスタのゲート容量を利用した素子であり、容量素子１４４はＰチャンネル型ＭＯＳトランジスタのゲート容量を利用した素子である。これにより、信号遅延制御回路１４０に供給されたライトデータＷＤＡＴＡ３が遅延され、ライトデータＷＤＡＴＡ４として出力される。信号遅延制御回路１４０によってライトデータを遅延させているのは、ライトデータラッチ回路１３０の動作タイミングとライトデータラッチ回路１５０の動作タイミングが異なるため、そのタイミング差を調整するためである。
【００５２】
図１１は、ライトデータラッチ回路１５０の回路図である。
【００５３】
図１１に示すように、ライトデータラッチ回路１５０は、トランスファゲート１５１及びラッチ回路１５２を含む。トランスファゲート１５１は、タイミング信号Ｂがローレベル（タイミング信号／Ｂがハイレベル）になると導通し、これによりライトデータＷＤＡＴＡ４がトランスファゲート１５１を介してラッチ回路１５２にラッチされる。ラッチ回路１５２の出力は、ライトデータＷＤＡＴＡ５として用いられる。
【００５４】
図１２は、ライトデータ出力バッファ１６０の回路図である。
【００５５】
図１２に示すように、ライトデータ出力バッファ１６０は、ライトデータＷＤＡＴＡ５を受けライトデータＷＤＡＴＡ６を出力するインバータからなる。本来であれば、当該インバータは図１１に示したライトデータラッチ回路１５０に属する素子であるが、本実施形態においては、ライトデータラッチ回路１５０が配置される位置と、ライトデータ出力バッファ１６０が配置される位置が互いに異なる基準によって定められるため、このように両者を別回路として取り扱う。ライトデータＷＤＡＴＡ６は、データバスＤＢ１に供給される。
【００５６】
以上がライト系回路ブロック１００を構成する各回路ブロックの具体的な回路構成である。次に、リード系回路ブロック２００を構成する各回路ブロックの具体的な回路構成について説明する。
【００５７】
図１３は、リードデータラッチ回路２１０の回路図である。
【００５８】
図１３に示すように、リードデータラッチ回路２１０は、トランスファゲート２１１及びラッチ回路２１２を含む。トランスファゲート２１１は、タイミング信号Ｃがハイレベル（タイミング信号／Ｃがローレベル）になると導通し、これによりリードデータＲＤＡＴＡ０がトランスファゲート２１１を介してラッチ回路２１２にラッチされる。リードデータＲＤＡＴＡ０は、データバスＤＢ１から供給される。ラッチ回路２１２の出力は、リードデータＲＤＡＴＡ１として用いられる。
【００５９】
図１４は、リードデータラッチ回路２２０の回路図である。
【００６０】
図１４に示すように、リードデータラッチ回路２２０は、トランスファゲート２２１及びラッチ回路２２２を含む。トランスファゲート２２１は、タイミング信号Ｃがローレベル（タイミング信号／Ｃがハイレベル）になると導通し、これによりリードデータＲＤＡＴＡ１がトランスファゲート２２１を介してラッチ回路２２２にラッチされる。ラッチ回路２２２の出力は、リードデータＲＤＡＴＡ２として用いられる。本来であれば、リードデータラッチ回路２１０，２２０は一つの回路ブロックを構成するが、本実施形態においては、リードデータラッチ回路２１０が配置される位置と、リードデータラッチ回路２２０が配置される位置が互いに異なる基準によって定められるため、このように両者を別回路として取り扱う。
【００６１】
図１５は、出力イネーブル論理回路２３０の回路図である。
【００６２】
図１５に示すように、出力イネーブル論理回路２３０は、リードデータＲＤＡＴＡ２が供給されるＯＲゲート回路２３１及びＡＮＤゲート回路２３２を備えている。これらゲート回路２３１，２３２には、イネーブル信号／ＯＵＴＥＮ，ＯＵＴＥＮがそれぞれ供給されている。これにより、イネーブル信号／ＯＵＴＥＮがローレベル、イネーブル信号ＯＵＴＥＮがハイレベルになると、リードデータＲＤＡＴＡ２の論理レベルに基づいてリードデータＲＤＡＴＡ３Ｈ，ＲＤＡＴＡ３Ｌが変化する。具体的には、リードデータＲＤＡＴＡ２がハイレベルであれば、リードデータＲＤＡＴＡ３Ｈ，ＲＤＡＴＡ３Ｌがいずれもハイレベルとなり、リードデータＲＤＡＴＡ２がローレベルであれば、リードデータＲＤＡＴＡ３Ｈ，ＲＤＡＴＡ３Ｌがいずれもローレベルとなる。これに対し、イネーブル信号／ＯＵＴＥＮがハイレベル、イネーブル信号ＯＵＴＥＮがローレベルになると、リードデータＲＤＡＴＡ２の論理レベルに係わらず、リードデータＲＤＡＴＡ３Ｈはハイレベル、リードデータＲＤＡＴＡ３Ｌはローレベルに固定される。リードデータＲＤＡＴＡ３Ｈ，ＲＤＡＴＡ３Ｌは、図６に示すリードデータＲＤＡＴＡ３を構成する。
【００６３】
図１６は、出力タイミング調整回路２４０の回路図である。
【００６４】
図１６に示すように、出力タイミング調整回路２４０は、トランスファゲート２４１，２４２及びラッチ回路２４３，２４４を含む。トランスファゲート２４１，２４２は、タイミング信号Ｄがハイレベル（タイミング信号／Ｄがローレベル）になると導通し、これによりリードデータＲＤＡＴＡ３Ｈがトランスファゲート２４１を介してラッチ回路２４３にラッチされ、リードデータＲＤＡＴＡ３Ｌがトランスファゲート２４２を介してラッチ回路２４４にラッチされる。ラッチ回路２４３の出力はリードデータＲＤＡＴＡ４Ｈとして用いられ、ラッチ回路２４４の出力はリードデータＲＤＡＴＡ４Ｌとして用いられる。リードデータＲＤＡＴＡ４Ｈ，ＲＤＡＴＡ４Ｌは、図６に示すリードデータＲＤＡＴＡ４を構成する。
【００６５】
図１７は、出力制御回路２５０の回路図である。
【００６６】
図１７に示すように、出力制御回路２５０はＯＲゲート回路２５１，２５２と、ＡＮＤゲート回路２５３，２５４を備える。ＯＲゲート回路２５１，２５２にはリードデータＲＤＡＴＡ４Ｈが共通に供給されるとともに、インピーダンス制御信号ＯＵＴＨ１，ＯＵＴＨ２がそれぞれ供給される。また、ＡＮＤゲート回路２５３，２５４にはリードデータＲＤＡＴＡ４Ｌが共通に供給されるとともに、インピーダンス制御信号ＯＵＴＬ１，ＯＵＴＬ２がそれぞれ供給される。インピーダンス制御信号ＯＵＴＨ１，ＯＵＴＨ２は一方又は両方がローレベルとされる信号である。これにより、リードデータＲＤＡＴＡ４Ｈがローレベルになると、対応するリードデータＲＤＡＴＡ５−１Ｈ、ＲＤＡＴＡ５−２Ｈがローレベルに活性化される。一方、インピーダンス制御信号ＯＵＴＬ１，ＯＵＴＬ２は一方又は両方がハイレベルとされる信号である。これにより、リードデータＲＤＡＴＡ４Ｌがハイレベルになると、対応するリードデータＲＤＡＴＡ５−１Ｌ、ＲＤＡＴＡ５−２Ｌがハイレベルに活性化される。リードデータＲＤＡＴＡ５−１Ｈ，ＲＤＡＴＡ５−２Ｈ，ＲＤＡＴＡ５−１Ｌ，ＲＤＡＴＡ５−２Ｌは、図６に示すリードデータＲＤＡＴＡ５を構成する。
【００６７】
図１８は、出力バッファ回路２６０の回路図である。
【００６８】
図１８に示すように、出力バッファ回路２６０は、ドレインがデータ端子３１に共通接続されたトランジスタ２６１〜２６４を備える。トランジスタ２６１，２６２はＰチャンネル型ＭＯＳトランジスタであり、そのゲート電極にはリードデータＲＤＡＴＡ５−１Ｈ，ＲＤＡＴＡ５−２Ｈがそれぞれ供給される。また、トランジスタ２６３，２６４はＮチャンネル型ＭＯＳトランジスタであり、そのゲート電極にはリードデータＲＤＡＴＡ５−１Ｌ，ＲＤＡＴＡ５−２Ｌがそれぞれ供給される。これにより、リードデータＲＤＡＴＡ５−１Ｈ，ＲＤＡＴＡ５−２Ｈの一方又は両方がローレベルになると、リードデータＲＤＡＴＡ６はハイレベルに駆動され、逆に、リードデータＲＤＡＴＡ５−１Ｌ，ＲＤＡＴＡ５−２Ｌの一方又は両方がローレベルになると、リードデータＲＤＡＴＡ６はローレベルに駆動される。リードデータＲＤＡＴＡ６は、データ端子３１に供給される。
【００６９】
以上がリード系回路ブロック２００を構成する各回路ブロックの具体的な回路構成である。次に、メモリセルアレイ１１からデータ端子３１までの区間に存在するラッチ回路の位置について説明する。
【００７０】
図１９は、メモリセルアレイ１１からデータ端子３１までの区間に存在するラッチ回路の位置を説明するための模式図である。
【００７１】
図１９に示すように、メモリセルアレイ１１からデータ端子３１までの区間には、ラッチ回路が３つ存在する。図１９において「１」と表記されているのは、データアンプＡＭＰに含まれるラッチ回路である。したがって、リード動作時においてはリードアンプＲＡＭＰに含まれるラッチ回路Ｌ１がこれに該当し、ライト動作時においてはライトアンプＷＡＭＰに含まれるラッチ回路Ｌ２がこれに該当する。
【００７２】
図１９において「２」及び「３」と表記されているのは、データ入出力回路３０に含まれるラッチ回路である。したがって、リード動作時においては、リードデータラッチ回路２１０，２２０が「２」と表記されたラッチ回路に該当し、出力タイミング調整回路２４０が「３」と表記されたラッチ回路に該当する。また、ライト動作時においては、ライトデータラッチ回路１５０が「２」と表記されたラッチ回路に該当し、ライトデータラッチ回路１３０が「３」と表記されたラッチ回路に該当する。
【００７３】
これら３つのラッチ回路により、リードデータ及びライトデータの伝搬経路は４つの区間に分割される。一例としてリードデータの伝搬区間について説明すると、メモリセルアレイ１１から図１９において「１」と表記されたラッチ回路Ｌ１までの区間が第１の区間であり、「１」と表記されたラッチ回路Ｌ１から「２」と表記されたリードデータラッチ回路２１０，２２０までの区間が第２の区間であり、「２」と表記されたリードデータラッチ回路２１０，２２０から「３」と表記された出力タイミング調整回路２４０までの区間が第３の区間であり、「３」と表記された出力タイミング調整回路２４０からデータ端子３１までの区間が第４の区間である。
【００７４】
図２０は、リードデータが転送される様子を説明するためのタイミング図である。
【００７５】
図２０に示すように、タイミングｔ１においてリードコマンドＲＥＡＤが発行されるとともにカラムアドレスＣＯＬＵＭＮが入力されると、メモリセルアレイ１１から所定のリードデータが出力され、リードアンプＲＡＭＰに供給される。つまり、リードデータが上述した区間１にて転送される。区間１における転送は、次のタイミングｔ２に間に合うことが必要である。この区間においては、メモリセルに蓄えられた電荷情報を増幅して転送を行っているため、その転送スピードはメモリセルアレイのサイズや、センスアンプ及びワードドライバなどの動作回路の特性によって調整することができる。
【００７６】
タイミングｔ２になると、リードアンプＲＡＭＰに含まれるラッチ回路Ｌ１にリードデータがラッチされる。つまり、区間１から区間２への転送が行われる。図２０においてはかかる転送をＴＲＮＳ１と表記している。ラッチ回路Ｌ１にラッチされたリードデータは、区間２を構成するデータバスＤＢ２及びＤＢ１を介してデータ入出力回路３０に供給される。区間２における転送は、次のタイミングｔ３に間に合うことが必要であり、図２０においてはＴＲＮＳ２と表記している。
【００７７】
区間２の長さは、選択されたメモリセルとデータ制御領域５２との位置関係により決まり、他の区間よりも長い。また、区間２を構成する経路上には動作回路がほとんど介在しないため、経路上に介在する回路の特性によって転送スピードを調整することが困難である。このため、区間２における転送スピードは、データバスＤＢ２及びＤＢ１の寄生ＣＲ成分によって決まる。寄生ＣＲ成分はレイアウトに依存し、メモリセルアレイ１１の端部から転送されるデータ経路が最も長い経路となる。これがワースト条件となることから、ワースト条件においてもタイミングｔ３に間に合うように設計する必要がある。しかしながら、大容量のＤＲＡＭにおいては必然的にチップサイズが大きくなることから、データバスＤＢ２及びＤＢ１の長さもその分長くなる。しかも、配線本数の増大によって配線ピッチが縮小されると、寄生ＣＲ成分が増大し、転送スピードがさらに低下する。
【００７８】
タイミングｔ３になると、データ入出力回路３０に含まれるリードデータラッチ回路２１０，２２０にリードデータがラッチされる。つまり、区間２から区間３への転送が行われる。リードデータラッチ回路２１０，２２０にラッチされたリードデータは、区間３を構成する出力イネーブル論理回路２３０を介して出力タイミング調整回路２４０に供給される。区間３における転送は、次のタイミングｔ４に間に合うことが必要であり、図２０においてはＴＲＮＳ３と表記している。区間３は距離が短いため、十分なマージンを持って転送することができる。
【００７９】
タイミングｔ４になると、出力タイミング調整回路２４０にリードデータがラッチされる。つまり、区間３から区間４への転送が行われる。出力タイミング調整回路２４０にラッチされたリードデータは、区間４を構成する出力制御回路２５０及び出力バッファ回路２６０を介してデータ端子３１に供給される。区間４における転送は、次のタイミングｔ５に間に合うことが必要であり、図２０においてはＴＲＮＳ４と表記している。区間４も距離が短いため、十分なマージンを持って転送することができる。
【００８０】
このように、区間２における転送は、最も時間がかかりやすく且つ調整が困難である。本実施形態による半導体装置１０は、このような区間２における転送スピードを従来に比べて改善されている。以下、その具体的手段について詳細に説明する。
【００８１】
図２１は、データ制御領域５２の一部を拡大して示す平面図である。
【００８２】
図２１に示すように、本実施形態ではＸ方向に延在するデータ端子３１が２列に配列されている。具体的には、Ｙ方向における座標ｙ１０と座標ｙ２０に複数のデータ端子３１が配列されている。一例として、図２１には１６個のデータ端子３１（ＰＡＤ０〜ＰＡＤ１５）が図示されている。本発明においては、座標ｙ１０に配置されたデータ端子３１を「第１のポート」と呼び、座標ｙ２０に配置されたデータ端子３１を「第２のポート」と呼ぶことがある。そして、これら座標ｙ１０とｙ２０との領域には、これらデータ端子３１にそれぞれ対応するデータ入出力回路３０が配置されている。本発明においては、座標ｙ１０のデータ端子３１に対応するデータ入出力回路３０を「第１の回路」と呼び、座標ｙ２０のデータ端子３１に対応するデータ入出力回路３０を「第２の回路」と呼ぶことがある。
【００８３】
図２１において出力系回路ＯＵＴと表記しているのは、出力制御回路２５０及び出力バッファ回路２６０からなる回路ブロックであり、データ端子３１のＹ方向における直近である座標ｙ１１及びｙ２１に配置される。出力系回路ＯＵＴをデータ端子３１の直近に配置するのは、リードデータの出力波形や出力タイミングが規格で細かく指定されており、且つ、高速動作が要求されることから、対応するデータ端子３１までの出力経路を可能な限り短くする必要があるからである。
【００８４】
図２１において入力系回路ＩＮと表記しているのは、初段信号増幅回路１１０及び信号遅延制御回路１２０からなる回路ブロックであり、データ端子３１からみて出力系回路ＯＵＴの次に近い座標ｙ１２及びｙ２２に配置される。ライトデータはノイズや配線負荷の影響が大きいためデータ端子３１の近傍に配置する必要があるが、出力系回路ＯＵＴよりは優先度が下がるため、このようなレイアウトを採用している。
【００８５】
図２１においてＲＷ−ＦＩＦＯと表記しているのは、データ入出力回路３０を構成する他の回路ブロックである。つまり、ライト系回路ブロック１００に含まれるライトデータラッチ回路１３０、信号遅延制御回路１４０、ライトデータラッチ回路１５０及びライトデータ出力バッファ１６０と、リード系回路ブロック２００に含まれるリードデータラッチ回路２１０，２２０、出力イネーブル論理回路２３０及び出力タイミング調整回路２４０からなる回路ブロックである。これらの回路ブロックＲＷ−ＦＩＦＯは、データ端子３１からみて入力系回路ＩＮの次に近い座標ｙ１３及びｙ２３に配置される。
【００８６】
回路ブロックＲＷ−ＦＩＦＯは、タイミング信号Ａ〜Ｄによって動作が制御されるため、データ端子３１からの距離よりも、タイミング信号Ａ〜Ｄが供給される制御線からの距離が重要となる。
【００８７】
図２２は、図２１に示した領域５０を拡大して示す平面図である。図２１に示した領域５０とは、Ｘ座標の等しい（Ｙ方向に隣接する）２つのデータ端子３１（ＰＡＤ０，ＰＡＤ１）に対応するデータ入出力回路３０が配置される領域である。
【００８８】
図２２に示すように、本実施形態においては、Ｙ方向に隣接する２つのデータ入出力回路３０のレイアウトが互いに相違している。これら２つのデータ入出力回路３０は、Ｙ方向における中間座標Ｙ０を対称軸として線対称にレイアウトされておらず、且つ、その中心点Ｐを回転軸として回転対称にもレイアウトされていない。その代わりに、タイミング信号Ａ〜Ｄを使用する各回路ブロックを、当該タイミング信号が供給される制御線ＣＴＬＡ〜ＣＴＬＤを基準としてレイアウトしている。制御線ＣＴＬＡ〜ＣＴＬＤは、いずれもＸ方向に延在する配線である。タイミング信号Ａ〜Ｄを使用する回路ブロックとは、図２２に示す符号１３０，１５０，２１０，２２０，２４０が付された回路ブロックが該当する。タイミング信号Ａ〜Ｄを使用しない回路ブロックについては、残余のエリアに適宜レイアウトされる。タイミング信号Ａ〜Ｄを使用しない回路ブロックとは、図２２に示す符号１１０，１２０，１４０，２３０が付された回路ブロックが該当する。
【００８９】
また、データバスＤＢ１に接続される回路ブロックについては、対応するデータバスＤＢ１のＹ座標と一致するようレイアウトされる。データバスＤＢ１に接続される回路ブロックとは、図２２に示す符号１６０，２１０が付された回路ブロックが該当する。尚、図２２において符号が反転していない回路ブロックは、図２１に示すデータ端子ＰＡＤ０に対応する回路ブロックであり、符号が反転している回路ブロックは、図２１に示すデータ端子ＰＡＤ１に対応する回路ブロックである。以降の図面においても同様である。以下、より具体的に説明する。
【００９０】
図２３は、Ｙ方向に隣接する２つのデータ入出力回路３０に含まれる回路ブロックのうち、ライト動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図である。
【００９１】
図２３においては、データ入出力回路３０に含まれる回路ブロックのうち、初段信号増幅回路１１０及びライトデータラッチ回路１３０，１５０のみを図示している。図２３に示すように、Ｙ方向に隣接する２つのデータ入出力回路３０においては、初段信号増幅回路１１０が中心点Ｐを回転軸として回転対称にレイアウトされている。ここで、中心点Ｐとは、対応する２つのデータ端子３１（本例ではＰＡＤ０とＰＡＤ１）のＸ方向における座標Ｘ０と、Ｙ方向における中間座標Ｙ０との交点を指す。
【００９２】
これに対し、ライトデータラッチ回路１３０，１５０については、Ｙ方向に隣接する２つのデータ入出力回路３０において対称にレイアウトされていない。具体的には、ライトデータラッチ回路１３０については、制御線ＣＴＬＡのＹ方向における座標Ｙ１を対称軸として線対称にレイアウトされており、ライトデータラッチ回路１５０については、制御線ＣＴＬＢのＹ方向における座標Ｙ２を対称軸として線対称にレイアウトされている。図６を用いて説明したとおり、ライトデータラッチ回路１３０は、制御線ＣＴＬＡを介して供給されるタイミング信号Ａに同期して動作する回路であり、ライトデータラッチ回路１５０は、制御線ＣＴＬＢを介して供給されるタイミング信号Ｂに同期して動作する回路である。
【００９３】
かかるレイアウトにより、制御線ＣＴＬＡから一方のライトデータラッチ回路１３０までのＹ方向における距離ａ１と、制御線ＣＴＬＡから他方のライトデータラッチ回路１３０までのＹ方向における距離ａ２とが一致する。これにより、制御線ＣＴＬＡを介して供給されるタイミング信号Ａは、これら２つのライトデータラッチ回路１３０に同時に入力されることになる。同様に、制御線ＣＴＬＢから一方のライトデータラッチ回路１５０までのＹ方向における距離ｂ１と、制御線ＣＴＬＢから他方のライトデータラッチ回路１５０までのＹ方向における距離ｂ２とが一致する。これにより、制御線ＣＴＬＢを介して供給されるタイミング信号Ｂは、これら２つのライトデータラッチ回路１５０に同時に入力されることになる。
【００９４】
図２４は、図２３に示す２つのライトデータラッチ回路１３０をトランジスタレベルで示す平面図である。
【００９５】
図２４において、座標Ｙ１の上側に表示されているのは、データ端子ＰＡＤ０に対応するライトデータラッチ回路１３０であり、座標Ｙ１の下側に表示されているのは、データ端子ＰＡＤ１に対応するライトデータラッチ回路１３０である。図２４に示すように、これら２つのライトデータラッチ回路１３０は、座標Ｙ１を対称軸としてトランジスタレベルで線対称にレイアウトされている。これにより、制御線ＣＴＬＡからＹ方向に分岐する分岐配線ＣＴＬａ１，ＣＴＬａ２の長さが互いに一致し、且つ、最短とすることができる。尚、図２４に示すマークＦは回路の向きを意味しており、これにより２つのライトデータラッチ回路１３０が線対称であることが示されている。
【００９６】
図２５は、Ｙ方向に隣接する２つのデータ入出力回路３０におけるライトデータの流れを説明するための模式図である。
【００９７】
図２５に示すライトデータＷＤＡＴＡ１〜ＷＤＡＴＡ４は、図６を用いて説明したライトデータである。図２５に示すように、これら２つのデータ入出力回路３０は非対称であるため、上側のデータ入出力回路３０を流れるライトデータＷＤＡＴＡ１〜ＷＤＡＴＡ４の信号経路と、下側のデータ入出力回路３０を流れるライトデータＷＤＡＴＡ１〜ＷＤＡＴＡ４の信号経路とが完全には対応していない。例えば、ライトデータＷＤＡＴＡ２については、上側のデータ入出力回路３０においては経路が短いのに対し、下側のデータ入出力回路３０においては経路が長い。逆に、ライトデータＷＤＡＴＡ３については、上側のデータ入出力回路３０においては経路が短いのに対し、下側のデータ入出力回路３０においては経路が短い。
【００９８】
このような信号経路の差によって、上側のデータ入出力回路３０と下側のデータ入出力回路３０との間でライトデータの伝搬特性が不一致となる。しかしながら、この問題は、各回路ブロックを構成するトランジスタの能力や、配線の容量成分及び抵抗成分を設計段階において調整することにより解消することが可能である。
【００９９】
図２６は、Ｙ方向に隣接する２つのデータ入出力回路３０に含まれる回路ブロックのうち、リード動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図である。
【０１００】
図２６においては、データ入出力回路３０に含まれる回路ブロックのうち、リードデータラッチ回路２１０，２２０、出力タイミング調整回路２４０、出力制御回路２５０及び出力バッファ回路２６０のみを図示している。図２６に示すように、Ｙ方向に隣接する２つのデータ入出力回路３０においては、出力制御回路２５０及び出力バッファ回路２６０が中間座標Ｙ０を対称軸として線対称にレイアウトされている。
【０１０１】
これに対し、リードデータラッチ回路２１０，２２０及び出力タイミング調整回路２４０については、Ｙ方向に隣接する２つのデータ入出力回路３０において対称にレイアウトされていない。具体的には、リードデータラッチ回路２１０，２２０については、制御線ＣＴＬＣのＹ方向における座標Ｙ３を対称軸として線対称にレイアウトされており、出力タイミング調整回路２４０については、制御線ＣＴＬＤのＹ方向における座標Ｙ０を対称軸として線対称にレイアウトされている。制御線ＣＴＬＤのＹ方向における座標Ｙ０は、Ｙ方向に並ぶ２つのデータ端子３１の中間座標Ｙ０と一致している。図６を用いて説明したとおり、リードデータラッチ回路２１０，２２０は、制御線ＣＴＬＣを介して供給されるタイミング信号Ｃに同期して動作する回路であり、出力タイミング調整回路２４０は、制御線ＣＴＬＤを介して供給されるタイミング信号Ｄに同期して動作する回路である。
【０１０２】
かかるレイアウトにより、制御線ＣＴＬＣから一方のリードデータラッチ回路２１０，２２０までのＹ方向における距離ｃ１と、制御線ＣＴＬＣから他方のリードデータラッチ回路２１０，２２０までのＹ方向における距離ｃ２とが一致する。これにより、制御線ＣＴＬＣを介して供給されるタイミング信号Ｃは、これら２つのリードデータラッチ回路２１０，２２０に同時に入力されることになる。同様に、制御線ＣＴＬＤから一方の出力タイミング調整回路２４０までのＹ方向における距離ｄ１と、制御線ＣＴＬＤから他方の出力タイミング調整回路２４０までのＹ方向における距離ｄ２とが一致する。これにより、制御線ＣＴＬＤを介して供給されるタイミング信号Ｄは、これら２つの出力タイミング調整回路２４０に同時に入力されることになる。
【０１０３】
図２７は、Ｙ方向に隣接する２つのデータ入出力回路３０におけるリードデータの流れを説明するための模式図である。
【０１０４】
図２７に示すリードデータＲＤＡＴＡ２〜ＲＤＡＴＡ５は、図６を用いて説明したリードデータである。図２７に示すように、これら２つのデータ入出力回路３０は非対称であるため、上側のデータ入出力回路３０を流れるリードデータＲＤＡＴＡ２〜ＲＤＡＴＡ５の信号経路と、下側のデータ入出力回路３０を流れるリードデータＲＤＡＴＡ２〜ＲＤＡＴＡ５の信号経路とが完全には対応していない。例えば、リードデータＲＤＡＴＡ２については、上側のデータ入出力回路３０においては経路が長いのに対し、下側のデータ入出力回路３０においては経路が短い。
【０１０５】
このような信号経路の差によって、上側のデータ入出力回路３０と下側のデータ入出力回路３０との間でリードデータの伝搬特性が不一致となる。この問題についても、各回路ブロックを構成するトランジスタの能力や、配線の容量成分及び抵抗成分を設計段階において調整することにより解消することが可能である。
【０１０６】
図２８は、Ｙ方向に隣接する２つのデータ入出力回路３０とデータバスＤＢ１との関係を説明するための平面図である。図２８においては、簡単のため、データ入出力回路３０を構成するいくつかの回路ブロックについては図示を省略している。
【０１０７】
図２８に示すように、データバスＤＢ１は、制御線ＣＴＬＡ〜ＣＴＬＤと平行してＸ方向に設けられている。特に限定されるものではないが、データバスＤＢ１と制御線ＣＴＬＡ〜ＣＴＬＤは同じ配線層を用いて形成されるため、制御線ＣＴＬＡ〜ＣＴＬＤが配置されるＹ座標にはデータバスＤＢ１を通すことはできない。
【０１０８】
図２８に示す例では、複数のデータバスＤＢ１のうち、データバスＤＢ１＿０が上側のデータ入出力回路３０に対応し、データバスＤＢ１＿１が下側のデータ入出力回路３０に対応している。本発明においては、データバスＤＢ１＿０を「第１のデータ線」と呼び、データバスＤＢ１＿１を「第２のデータ線」と呼ぶことがある。そして、上側のデータ入出力回路３０に含まれるライトデータ出力バッファ１６０及びリードデータラッチ回路２１０のＹ座標は、いずれもデータバスＤＢ１＿０のＹ座標を包含しており、同様に、下側のデータ入出力回路３０に含まれるライトデータ出力バッファ１６０及びリードデータラッチ回路２１０のＹ座標は、いずれもデータバスＤＢ１＿１のＹ座標を包含している。
【０１０９】
これにより、データバスＤＢ１をＹ方向に分岐させることなく、データバスＤＢ１とライトデータ出力バッファ１６０及びリードデータラッチ回路２１０とを直接接続することができる。図２８に示すライトノードＷＮ０及びリードノードＲＮ０は、データバスＤＢ１＿０とこれに対応するライトデータ出力バッファ１６０及びリードデータラッチ回路２１０とを接続するスルーホール電極を示している。同様に、ライトノードＷＮ１及びリードノードＲＮ１は、データバスＤＢ１＿１とこれに対応するライトデータ出力バッファ１６０及びリードデータラッチ回路２１０とを接続するスルーホール電極を示している。
【０１１０】
尚、図２８に示す仮想線３２は、上側のデータ入出力回路３０と下側のデータ入出力回路３０との仮想的な境界線である。これらデータ入出力回路３０は、仮想線３２を境界として正しく分離されているわけではないが、大まかに見て、仮想線３２を境界として分離されていると言える。
【０１１１】
図２９は、Ｙ方向に隣接する２つのデータ入出力回路３０とデータバスＤＢ１との関係を説明するための他の平面図である。図２９においても、簡単のため、データ入出力回路３０を構成するいくつかの回路ブロックについては図示を省略している。
【０１１２】
図２９に示す例では、Ｙ方向に隣接するデータバスＤＢ１又は制御線ＣＴＬＡ〜ＣＴＬＤ間に、シールド配線ＳＬＤが配置されており、これによって隣接する配線間におけるクロストークが低減されている。このようなシールド配線ＳＬＤを設けると、データバスＤＢ１及び制御線ＣＴＬＡ〜ＣＴＬＤを通過させるために必要となる配線領域幅がＹ方向に広がってしまうが、これに連動してライトデータ出力バッファ１６０及びリードデータラッチ回路２１０のＹ方向における位置をずらすことにより、図２８に示した例と同じ効果を得ることが可能となる。
【０１１３】
尚、図２９に示すレイアウトでは、ライトデータ出力バッファ１６０及びリードデータラッチ回路２１０のＹ方向における位置をずらす必要があることから、例えば、上側のデータ入出力回路３０に属するライトデータ出力バッファ１６０が仮想線３２を大きく超えて下側に位置している。この例からも分かるとおり、仮想線３２はあくまで概念的なものであり、各回路ブロックが仮想線３２を境界として正しく分離されているわけではない。
【０１１４】
図３０は、ライトデータ出力バッファ１６０の位置を説明するための模式的な平面図である。
【０１１５】
既に説明したように、各データ入出力回路３０に含まれるライトデータ出力バッファ１６０は、対応するデータバスＤＢ１の直下に配置される。このことは、Ｘ方向に配列された複数のデータ入出力回路３０においては、ライトデータ出力バッファ１６０のＹ方向における位置を互いにずらす必要があることを意味する。図３０に示す例では、データ端子ＰＡＤ０〜ＰＡＤ５に対応するライトデータ出力バッファ１６０のＹ方向における位置を互いにずらしており、これにより、それぞれ対応するデータバスＤＢ１＿０〜ＤＢ１＿５に直接接続されている。図３１は、図３０に示す領域５６の拡大図であり、ライトデータ出力バッファ１６０とこれに対応するデータバスＤＢ１＿４，ＤＢ１＿５がＹ方向への分岐配線を経由することなく、スルーホール電極を介して直接接続されていることを示している。
【０１１６】
このように、本実施形態においては、Ｙ方向に隣接する２つのデータ入出力回路３０に対し、各タイミング信号Ａ〜Ｄがそれぞれ同時に入力されることから、各データ入出力回路３０における動作マージンが互いに一致する。これは、図１９及び図２０を用いて説明した区間２から区間３への転送ＴＲＮＳ２が高速化されることを意味する。これにより、チップ面積の大型化によって顕著となる区間２における転送スピードの低下の影響を最小限に抑えることが可能となる。
【０１１７】
ここで、本実施形態による優位性を理解するために参考例について説明する。
【０１１８】
図３２は、参考例によるデータ制御領域５２の一部を拡大して示す平面図であり、上述した図２１に対応している。図３２に示す参考例では、各データ入出力回路３０にマークＦが付されており、Ｙ方向に隣接する２つのデータ入出力回路３０に付されたマークＦの方向が１８０°相違している。これは、Ｙ方向に隣接する２つのデータ入出力回路３０が中間座標Ｙ０を対称軸として線対称にレイアウトされていることを意味する。
【０１１９】
図３３は、図３２に示した領域５０を拡大して示す平面図であり、上述した図２２に対応している。図３３に示すように、参考例においては、Ｙ方向に隣接する２つのデータ入出力回路３０が線対称にレイアウトされている。対称軸は中間座標Ｙ０である。このため、上側のデータ入出力回路３０に含まれる各回路ブロックと、下側のデータ入出力回路３０に含まれる対応する回路ブロックとのＹ方向における中間座標はすべてＹ０となる。
【０１２０】
図３４は、図３３に示す回路ブロックのうち、ライト動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図であり、上述した図２３に対応している。
【０１２１】
図３４に示す例では、制御線ＣＴＬＡ，ＣＴＬＢが中間座標Ｙ０とは異なるＹ座標に位置している。このため、制御線ＣＴＬＡから一方のライトデータラッチ回路１３０までのＹ方向における距離ａ１と、制御線ＣＴＬＡから他方のライトデータラッチ回路１３０までのＹ方向における距離ａ２とが必然的に相違する。図３４に示す例では、ａ１＜ａ２である。これにより、タイミング信号Ａがこれら２つのライトデータラッチ回路１３０に入力されるタイミングは、若干異なることになる。同様に、制御線ＣＴＬＢから一方のライトデータラッチ回路１５０までのＹ方向における距離ｂ１と、制御線ＣＴＬＢから他方のライトデータラッチ回路１５０までのＹ方向における距離ｂ２についても必然的に相違する。図３４に示す例では、ｂ１＜ｂ２である。これにより、タイミング信号Ｂがこれら２つのライトデータラッチ回路１５０に入力されるタイミングも、若干異なることになる。
【０１２２】
図３５は、参考例における２つのライトデータラッチ回路１３０をトランジスタレベルで示す平面図であり、上述した図２４に対応している。
【０１２３】
図３５に示すように、これら２つのライトデータラッチ回路１３０は、中間座標Ｙ０を対称軸としてトランジスタレベルで線対称にレイアウトされている。ここで、中間座標Ｙ０は制御線ＣＴＬＡのＹ座標とは異なる。制御線ＣＴＬＡからＹ方向に分岐する分岐配線ＣＴＬａには、上側のライトデータラッチ回路１３０に対応する入力ノードＮＡ０と、下側のライトデータラッチ回路１３０に対応する入力ノードＮＡ１が設けられ、これら入力ノードからタイミング信号Ａが入力される。図３５に示すように、制御線ＣＴＬＡから入力ノードＮＡ０までの距離と入力ノードＮＡ１までの距離は大きく異なる。
【０１２４】
その結果、回路イメージである図３６に示すように、分岐配線ＣＴＬａの抵抗成分Ｒと容量成分Ｃの影響により、上側のライトデータラッチ回路１３０に入力されるタイミング信号Ａの入力タイミングよりも、下側のライトデータラッチ回路１３０に入力されるタイミング信号Ａの入力タイミングの方が若干遅れる。回路設計においては、タイミングが遅い側に合わせて設計する必要があるため、区間２から区間３への転送ＴＲＮＳ２が遅れることを意味する。
【０１２５】
図３７は、図３３に示す回路ブロックのうち、リード動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図であり、上述した図２６に対応している。
【０１２６】
図３７に示す例では、制御線ＣＴＬＣが中間座標Ｙ０とは異なるＹ座標に位置しており、制御線ＣＴＬＤが中間座標Ｙ０に位置している。このため、制御線ＣＴＬＣから一方のリードデータラッチ回路２１０，２２０までのＹ方向における距離ｃ１と、制御線ＣＴＬＣから他方のリードデータラッチ回路２１０，２２０までのＹ方向における距離ｃ２とが必然的に相違する。図３７に示す例では、ｃ１＞ｃ２である。これにより、タイミング信号Ｃがこれら２つのリードデータラッチ回路２１０，２２０に入力されるタイミングは、若干異なることになる。これに対し、制御線ＣＴＬＤについては中間座標Ｙ０に位置していることから、制御線ＣＴＬＤから一方の出力タイミング調整回路２４０までのＹ方向における距離ｄ１と、制御線ＣＴＬＤから他方の出力タイミング調整回路２４０までのＹ方向における距離ｄ２については一致する。
【０１２７】
このように、Ｙ方向に隣接する２つのデータ入出力回路３０を線対称にレイアウトすると、中間座標Ｙ０に配置する制御線ＣＴＬＤからのタイミング信号Ｄのみが、２つ回路ブロックに同時に供給される。換言すれば、２つ回路ブロックに同時に供給できるタイミング信号は１つのみに限定され、本実施形態のように複数のタイミング信号Ａ〜Ｄをそれぞれ対応する２つ回路ブロックに同時に供給することはできない。
【０１２８】
ここで、分岐配線ＣＴＬａの抵抗成分Ｒと容量成分Ｃによる回路動作への影響について説明する。
【０１２９】
図３８は、タイミング信号ＣＫが用いられる回路ブロックの回路図であり、例えば、図９に示したライトデータラッチ回路１３０がこれに該当する。図３８に示した回路ブロックがライトデータラッチ回路１３０である場合、タイミング信号ＣＫはタイミング信号Ａに相当する。タイミング信号ＣＫＢは、タイミング信号ＣＫの反転信号である。図３８に示す例では、タイミング信号ＣＫ，ＣＫＢが供給される配線に抵抗成分Ｒ及び容量成分Ｃが存在している。したがって、当該配線の時定数τはτ＝ＣＲで表されることになる。
【０１３０】
図３９は時定数τが小さい場合の動作波形図であり、図４０は時定数τが大きい場合の動作波形図である。図３９に示すように、時定数τが小さい場合には、タイミング信号ＣＫ，ＣＫＢの波形の鈍りが少ないため、入力データＤｉｎをラッチするタイミングは速くなり、出力データＱ，ＱＢの変化も速くなる。これに対し、図４０に示すように、時定数τが大きい場合には、タイミング信号ＣＫ，ＣＫＢの波形の鈍りが大きくなるため、入力データＤｉｎをラッチするタイミングが遅くなり、出力データＱ，ＱＢの変化も遅くなる。
【０１３１】
図４１は、タイミング信号ＣＫ，ＣＫＢの波形の鈍りによって入力データＤｉｎをラッチするタイミングが変化する理由を説明するためのタイミング図である。図４１においてτ１と表記された波形は時定数τが小さい場合の動作波形であり、τ２と表記された波形は時定数τが大きい場合の動作波形である。つまり、τ１＜τ２である。図３８に示した回路では、入力データの入力タイミングがタイミング信号ＣＫ，ＣＫＢのクロスポイント間で定義される。このため、時定数がτ１である場合には入力データの有効な入力期間が図４１に示すＴａ１の期間で定義され、時定数がτ２である場合には入力データの有効な入力期間が図４１に示すＴａ２の期間で定義される。期間Ｔａ１と期間Ｔａ２は互いにずれており、両者が重複しない期間においては、いずれかの回路ブロックにおいて入力データＤｉｎのラッチができなくなる。
【０１３２】
具体的には、図４１に示す期間Ｔｃ１の期間に入力された入力データＤｉｎは、時定数がτ２である回路ブロックにおいてはラッチされる一方、時定数がτ１である回路ブロックにおいては正しくラッチされない。同様に、図４１に示す期間Ｔｃ２の期間に入力された入力データＤｉｎは、時定数がτ１である回路ブロックにおいてはラッチされる一方、時定数がτ２である回路ブロックにおいては正しくラッチされない。このことは、並列動作する全ての回路ブロックにおいて正しくラッチ動作を行うためには、図４１に示す期間Ｔｂにおいて入力データＤｉｎを入力する必要があることを意味する。したがって、タイミング信号ＣＫ，ＣＫＢの周波数が高い場合や時定数の差が大きい場合には、期間Ｔｂが非常に短くなり、並列動作する複数の回路ブロックの全てにおいて正しくラッチ動作を行うことが困難となる。
【０１３３】
図４２は、タイミング信号ＣＫ，ＣＫＢの波形の鈍りによって出力データＱ，ＱＢを出力するタイミングが変化する理由を説明するためのタイミング図である。図３８に示した回路では、出力データＱ，ＱＢを出力するタイミングは、タイミング信号ＣＫ，ＣＫＢのクロスポイントで定義される。このため、時定数がτ１である場合に比べ、時定数がτ２である場合においては、出力データＱ，ＱＢの出力タイミングが期間Ｔｄだけ遅れてしまう。次段の回路ブロックは、このような時間差を持った出力データＱ，ＱＢを正しく取り込めるよう設計されるが、一般的にはタイミングの最も遅い側に合わせて設計されるため、高速動作の妨げとなる。
【０１３４】
このような参考例に対し、本実施形態においては、Ｙ方向に隣接する２つのデータ入出力回路３０に同一波形を有するタイミング信号Ａ〜Ｄが供給されることから、図３９〜図４２を用いて説明した問題が発生することはない。但し、Ｘ方向における位置が異なるデータ入出力回路３０に関しては、タイミング信号Ａ〜Ｄの伝搬距離の差によって、タイミング信号Ａ〜Ｄの入力タイミングが若干相違する。
【０１３５】
図４３は、ライトデータラッチ回路１３０の位置とタイミング信号Ａの入力タイミングとの関係を説明するための図であり、（ａ）は参考例によるレイアウトを示し、（ｂ）はライトデータラッチ回路１３０に入力されるタイミング信号Ａの波形を示す。図４３（ａ）に示すように、データ端子ＰＡＤ０，ＰＡＤ１は、タイミング信号Ａの供給元から見て最も近く、データ端子ＰＡＤ１４，ＰＡＤ１５は、タイミング信号Ａの供給元から見て最も遠い位置にレイアウトされている。データ端子ＰＡＤ０とデータ端子ＰＡＤ１のＸ方向における位置は同じであるが、参考例では、制御線ＣＴＬＡから対応するライトデータラッチ回路１３０までの距離が相違する。その結果、図４３（ｂ）に示すように、ライトデータラッチ回路１３０−０に入力されるタイミング信号ａ−０の変化タイミングが最も速く、ライトデータラッチ回路１３０−１５に入力されるタイミング信号ａ−１５の変化タイミングが最も遅くなる。
【０１３６】
ライトデータラッチ回路１３０に入力されるライトデータＷＤＡＴＡ２の入力タイミングは、タイミング信号Ａ，ＡＢのクロスポイント間で定義されることから、全てのライトデータラッチ回路１３０−０〜１３０−１５においてライトデータＷＤＡＴＡ２を正しくラッチするためには、ライトデータＷＤＡＴＡ２の入力タイミングは期間Ｔ０に限定されることになる。ここで、期間Ｔ０とは、タイミング信号Ａの１／２周期から、タイミング信号ａ−０とタイミング信号ａ−１４の時間差Ｔ３と、タイミング信号ａ−１４とタイミング信号ａ−１５の時間差Ｔ２を減じた期間である。尚、図４３に示す時間差Ｔ１は、タイミング信号ａ−０とタイミング信号ａ−１の時間差である。
【０１３７】
これに対し、本実施形態による半導体装置１０では、上記の期間Ｔ０が拡大される。図４４は、ライトデータラッチ回路１３０の位置とタイミング信号Ａの入力タイミングとの関係を説明するための図であり、（ａ）は本実施形態によるレイアウトを示し、（ｂ）はライトデータラッチ回路１３０に入力されるタイミング信号Ａの波形を示す。図４４（ａ）に示すように、本実施形態では、Ｘ方向における位置が同じである２つのライトデータラッチ回路１３０は、制御線ＣＴＬＡからの距離が等しい。その結果、図４４（ｂ）に示すように、ライトデータラッチ回路１３０−０，１３０−１に入力されるタイミング信号ａ−０，ａ−１の変化タイミングは互いに一致し、ライトデータラッチ回路１３０−１４，１３０−１５に入力されるタイミング信号ａ−１４，ａ−１５の変化タイミングも互いに一致する。
【０１３８】
したがって、全てのライトデータラッチ回路１３０−０〜１３０−１５においてライトデータＷＤＡＴＡ２を正しくラッチするためには、ライトデータＷＤＡＴＡ２の入力タイミングは期間Ｔ４に限定されることになる。ここで、期間Ｔ４とは、タイミング信号Ａの１／２周期から、タイミング信号ａ−０又はａ−１とタイミング信号ａ−１４又はａ−１５の時間差Ｔ３を減じた期間である。このように、本実施形態によれば、参考例に比べて時間差Ｔ１又はＴ２に相当する期間だけラッチマージンが増加することになる。
【０１３９】
図４５は、参考例におけるライトデータ出力バッファ１６０の位置を説明するための模式的な平面図であり、上述した図３０に対応している。
【０１４０】
参考例では、Ｘ方向に配列されたデータ入出力回路３０のレイアウトが互いに一致しているため、ライトデータ出力バッファ１６０のＹ方向における位置も互いに一致している。このため、対応するデータバスＤＢ１とライトデータ出力バッファ１６０とを接続するためには、Ｙ方向に折り曲げられたデータバスＤＢ１ａを経由する必要がある。そして、これらＹ方向のデータバスＤＢ１ａの長さは、データ入出力回路３０ごとに相違するため、データバスＤＢ１ａの長さが最も長いデータ入出力回路３０において転送スピードが最も低下する。このため、タイミング信号Ａ〜Ｄの場合と同様に、最も転送スピードの遅いパスを基本として設計を行う必要があることから、区間２から区間３への転送ＴＲＮＳ２が遅くなる。特に、区間２は長距離であることから、出力バッファ近傍での寄生ＣＲ成分の増加は影響が大きい。
【０１４１】
これに対し、本実施形態による半導体装置１０ではこのような問題が生じないことは既に説明したとおりである。
【０１４２】
次に、本発明の変形例について説明する。
【０１４３】
図４６は、第１の変形例を示す図であり、上述した図２２に対応している。
【０１４４】
図４６に示すように、変形例においては、Ｙ方向に隣接する２つのデータ入出力回路３０において、タイミング信号Ａ〜Ｄを用いる回路ブロックのＹ方向における位置が一致している。そして、タイミング信号Ａを用いるライトデータラッチ回路１３０については、２つのデータ入出力回路３０においてレイアウトが１８０°相違しており、且つ、その中間座標Ｙ１が制御線ＣＴＬＡのＹ座標と一致するよう配置される。タイミング信号Ｃ，Ｄを用いるリードデータラッチ回路２１０，２２０及び出力タイミング調整回路２４０についても同様である。これに対し、タイミング信号Ｂを用いるライトデータラッチ回路１５０については、２つのデータ入出力回路３０においてレイアウトが一致している。つまり、一方のデータ入出力回路３０に含まれるライトデータラッチ回路１５０と、他方のデータ入出力回路３０に含まれるライトデータラッチ回路１５０とがシフト配置されている。図４６においても、図２２と同様にタイミングを一致させることが可能である。例えば、図４６の２つのライトデータラッチ回路１３０は、互いに同じＹ座標（Ｙ１）であり、且つ制御線ＣＴＬＡのＹ座標（Ｙ１）と同一である。
【０１４５】
図４７は、図４６に示す領域５７をトランジスタレベルで示す平面図である。
【０１４６】
図４７に示すように、２つのライトデータラッチ回路１５０のＹ座標は互いに一致しており、また、２つの出力タイミング調整回路２４０のＹ座標も互いに一致している。ここで、図４７においてマークＦで示すように、２つのライトデータラッチ回路１５０はそのレイアウト方向が一致しており、いわゆるシフト配置されている。これに対し、２つの出力タイミング調整回路２４０はそのレイアウト方向が中間座標Ｙ０を対称軸として１８０°相違しており、いわゆるミラー配置されている。
【０１４７】
そして、ライトデータラッチ回路１５０にタイミング信号Ｂを供給する制御線ＣＴＬＢは、ライトデータラッチ回路１５０のＹ方向における一端に沿って配置されている。これにより、制御線ＣＴＬＢからＹ方向に分岐する分岐配線ＣＴＬｂ１，ＣＴＬｂ２の長さが互いに一致する。尚、ライトデータラッチ回路１５０については上述の通りシフト配置されていることから、制御線ＣＴＬＢのＹ方向における位置は任意であるが、ライトデータラッチ回路１５０により近い座標に配置することにより、分岐配線ＣＴＬｂ１，ＣＴＬｂ２の長さをより短くすることができる。
【０１４８】
一方、出力タイミング調整回路２４０にタイミング信号Ｄを供給する制御線ＣＴＬＤは、出力タイミング調整回路２４０の中間座標Ｙ０に沿って配置されている。これにより、制御線ＣＴＬＤからＹ方向に分岐する分岐配線ＣＴＬｄ１，ＣＴＬｄ２の長さが互いに一致する。出力タイミング調整回路２４０については、上述の通りミラー配置されていることから、制御線ＣＴＬＤのＹ方向における位置は、出力タイミング調整回路２４０の中間座標Ｙ０に制限される。
【０１４９】
上述した変形例のように、本発明においては、Ｙ方向に隣接する２つのデータ入出力回路３０において、タイミング信号Ａ〜Ｄを使用する各回路ブロックを同じＹ座標に配置することも可能である。
【０１５０】
図４８は、第２の変形例による半導体装置６０の模式的なレイアウト図である。
【０１５１】
図４８に示す半導体装置６０は、メモリセルアレイ６１と複数の端子６２を備えるＡＳＩＣ（Application Specific Integrated Circuit）であり、メモリセルアレイ６１から読み出されたデータは、アンプ回路６３（第３の内部回路）、制御回路６４（第２の内部回路）、出力回路６５（第１の内部回路）を経由して複数の端子６２（パッド）から外部へパラレルに出力される。図４８において「１」と表記されているのはアンプ回路６３に含まれるラッチ回路Ｌ１１であり、「２」と表記されているのは制御回路６４に含まれるラッチ回路Ｌ１２であり、「３」と表記されているのは出力回路６５に含まれるラッチ回路Ｌ１３である。本例では、制御回路６４の回路規模が大きく、複数のラッチ回路Ｌ１２を一列に配列することが困難である。このため、制御回路６４内においては複数のラッチ回路Ｌ１２が２列に配列されている。
【０１５２】
図４９は、第２の変形例においてデータが転送される様子を説明するためのタイミング図である。
【０１５３】
図４９には、ラッチ回路Ｌ１１からラッチ回路Ｌ１２への転送ＴＲＮＳ１と、ラッチ回路Ｌ１２からラッチ回路Ｌ１３への転送ＴＲＮＳ２のタイミングが示されている。ここで、ラッチ回路Ｌ１１からラッチ回路Ｌ１２への転送ＴＲＮＳ１が最もマージンの少ない動作である場合、制御回路６４内のレイアウトに本発明を適用することにより、転送ＴＲＮＳ１のマージンを拡大することができる。つまり、２列に配列された複数のラッチ回路Ｌ１２に対し、上述した実施形態又は第１の変形例にしたがい、タイミング信号が同時に入力されるようレイアウトを行えばよい。
【０１５４】
このように、本発明は、データ入出力回路とは異なる回路ブロック（上記の例では制御回路６４）に適用することも可能である。
【０１５５】
図５０（ａ），（ｂ）は、上記実施形態とは異なるレイアウトを有する半導体装置の平面図である。
【０１５６】
図５０（ａ）に示す半導体装置では、メモリセルアレイ１１がＹ方向に２分割され、これらメモリセルアレイ１１間にアンプ領域５３、アドレス制御領域５１及びデータ制御領域５２が配置されている。かかるレイアウトにより、Ｉ／Ｏ配線ＩＯＬはＹ方向に延在し、データバスＤＢ２は主にＸ方向に延在している。このようなレイアウトであっても、データ制御領域５２に設けられる複数のデータ端子３１が２列に配列される場合、本発明の適用が可能である。
【０１５７】
図５０（ｂ）に示す半導体装置では、メモリセルアレイ１１がマトリクス状に８分割され、Ｘ方向に隣接する２つのメモリセルアレイ１１間にアンプ領域５３がレイアウトされる。このようなレイアウトであっても、データ制御領域５２に設けられる複数のデータ端子３１が２列に配列される場合、本発明の適用が可能である。
【０１５８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１５９】
例えば、上記実施形態においては、リードデータ及びライトデータを取り扱うデータ入出力回路３０に関連して本発明を説明したが、本発明の適用範囲がこれに限定されるものではなく、アドレスデータやコマンドデータが入力される入力回路に本発明を適用することも可能である。この場合、本発明における「第１及び第２のポート」はアドレス端子又はコマンド端子となり、「第１及び第２のデータ線」は内部アドレスデータ線や内部コマンドデータ線となる。
【０１６０】
本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
【０１６１】
本発明の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１６２】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【０１６３】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１６４】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１６５】
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０ アクセス制御回路
２１ アドレス端子
２２ コマンド端子
２３ アドレス入力回路
２４ コマンド入力回路
３０ データ入出力回路
３１ データ端子
３２ 仮想線
４０ 電源回路
４１，４２ 電源端子
５０，５５〜５７ 領域
５１ アドレス制御領域
５２ データ制御領域
５３ アンプ領域
５４ クロス領域
６０ 半導体装置
６１ メモリセルアレイ
６２ 端子
６３ アンプ回路
６４ 制御回路
６５ 出力回路
１００ ライト系回路ブロック
１１０ 初段信号増幅回路
１２０ 信号遅延制御回路
１３０，１５０ ライトデータラッチ回路
１４０ 信号遅延制御回路
１６０ ライトデータ出力バッファ
２００ リード系回路ブロック
２１０，２２０ リードデータラッチ回路
２３０ 出力イネーブル論理回路
２４０ 出力タイミング調整回路
２５０ 出力制御回路
２６０ 出力バッファ回路
Ａ〜Ｄ タイミング信号
ＡＭＰ データアンプ
ＣＴＬ１，ＣＴＬ２，ＣＴＬＡ〜ＣＴＬＤ 制御線
ＣＴＬ１ａ，ＣＴＬ１ｂ，ＣＴＬ２ａ，ＣＴＬ２ｂ，ＣＴＬａ，ＣＴＬａ１，ＣＴＬａ２，ＣＴＬｂ１，ＣＴＬｂ２，ＣＴＬｄ１，ＣＴＬｄ２ 分岐配線
ＤＢ１，ＤＢ２ データバス（データ線）
ＤＳＷ デコーディングスイッチ
ＩＮ 入力系回路
ＩＯＬ Ｉ／Ｏ配線
ＩＯＴ，ＩＯＢ 配線
ＯＵＴ 出力系回路
ＰＡＤ０〜ＰＡＤ１５ データ端子
ＰＴ１，ＰＴ２ ポート
ＳＣ１〜ＳＣ８ サブ回路
ＳＬＤ シールド配線
Ｙ０〜Ｙ３ Ｙ座標
【特許請求の範囲】
【請求項１】
第１の方向に配列された第１及び第２のポートと、
前記第１及び第２のポート間に配置され、前記第１のポートに関連する第１のデータを伝送する直列接続された複数のサブ回路を含む第１の回路と、
前記第１及び第２のポート間に配置され、前記第２のポートに関連する第２のデータを伝送する直列接続された複数のサブ回路を含む第２の回路と、
前記第１及び第２のポート間を前記第１の方向と直交する第２の方向に延在するように配置され、前記第１の回路を介して前記第１のデータを前記第１のポートと通信する第１のデータ線と、
前記第１及び第２のポート間を前記第２の方向に延在するように配置され、前記第２の回路を介して前記第２のデータを前記第２のポートと通信する第２のデータ線と、
前記第１及び第２のポート間を前記第２の方向に延在するように配置され、前記第１の回路に含まれる前記複数のサブ回路のうちの第１のサブ回路及び前記第２の回路に含まれる前記複数のサブ回路のうちの第２のサブ回路を、タイミング信号によって共通に制御する一本の制御線と、を備え、
前記第１及び第２のサブ回路が配置される前記第１の方向の中間の座標である第１の座標は、前記第１及び第２のポートを前記第１の方向に２等分する第２の座標とは異なる座標であり、
前記第２の方向に延在する前記制御線から前記第１の方向に分岐され前記第１及び第２のサブ回路へそれぞれ供給する第１及び第２の分岐配線の前記第１の方向における距離が互いに等しい、半導体装置。
【請求項２】
前記制御線は前記第１の座標を通過する、請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のサブ回路の前記第１の方向における座標が一致している、請求項１に記載の半導体装置。
【請求項４】
前記第１の回路に含まれる前記複数のサブ回路は、第３のサブ回路をさらに含み、
前記第２の回路に含まれる前記複数のサブ回路は、第４のサブ回路をさらに含み、
前記第３及び第４のサブ回路が配置される前記第１の方向の中間の座標である第３の座標は、前記第２の座標とは異なる座標であり、
前記第１及び第２のデータ線は、それぞれ前記第３及び第４のサブ回路の領域に配置される、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１のサブ回路及び前記第２のサブ回路は、前記第１の座標を基準として互いに線対称に配置される、請求項１又は２に記載の半導体装置。
【請求項６】
前記第３のサブ回路及び前記第４のサブ回路は、前記第３の座標を基準として互いに線対称に配置される、請求項４に記載の半導体装置。
【請求項７】
前記第１の回路に含まれる前記複数のサブ回路のうちの前記第１及び第３のサブ回路を除く残りのサブ回路の少なくとも一部、並びに、前記第２の回路に含まれる前記複数のサブ回路のうちの前記第２及び第４のサブ回路を除く残りのサブ回路の少なくとも一部は、前記第２の座標を基準として互いに線対称に配置される、請求項４に記載の半導体装置。
【請求項８】
前記第１及び第２のポート並びに前記第１及び第２の回路からなる組が、前記第２の方向に繰り返し配置され、
前記制御線は、各組に含まれる前記第１及び第２のサブ回路を共通に制御する、請求項１乃至３及び５のいずれか一項に記載の半導体装置。
【請求項９】
前記第１及び第２のポート並びに前記第１及び第２の回路からなる組が前記第２の方向に繰り返し配置され、
前記制御線は、各組に含まれる前記第１及び第２のサブ回路を共通に制御する、請求項４、６及び７のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１及び第２のデータ線がそれぞれ複数設けられ、
前記複数の第１及び第２のデータ線は、それぞれ対応する組に含まれる前記第３及び第４のサブ回路に割り当てられ、
各組の前記第３及び第４のサブ回路が配置される前記第３の座標は、互いに異なる座標であり、
各組に割り当てられた前記第１及び第２のデータ線は、それぞれ対応する組に含まれる前記第３及び第４のサブ回路の領域に配置される、ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１及び第２のポートは記憶データに関連し、前記第１及び第２のデータ線は前記記憶データを記憶するメモリセルアレイと送受信する内部データ線に関連し、前記第１及び第２の回路は前記記憶データの入出力回路に関連する、請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第１及び第２のサブ回路のそれぞれは、少なくとも前記第１及び第２のポートから前記記憶データが供給されるデータ入力回路及び前記第１及び第２のポートから前記記憶データを出力するデータ出力回路のいずれか一方である、請求項１１に記載の半導体装置。
【請求項１３】
前記第１及び第２のポートはアドレスデータ及びコマンドデータのいずれか一方に関連し、前記第１及び第２のデータ線は内部アドレスデータ線及び内部コマンドデータ線のいずれか一方に関連し、前記第１及び第２の回路は入力回路に関連する、請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１及び第２のポートは外部と通信するパッドに関連する、請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１５】
更に、外部と通信する複数のパッド及び第１乃至第３の内部回路を備え、
前記複数のパッドは、前記第１の内部回路に接続され、
前記第１及び第２のポートは、前記第１及び第２の内部回路を接続し、
前記第２の内部回路は、前記第１及び第２の回路を含み、
前記第１及び第２のデータ線は、前記第２及び第３の内部回路を接続する、請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１６】
第１の方向に配列された第１及び第２のポートと、
前記第１及び第２のポート間を前記第１の方向と直交する第２の方向に延在するように配置された夫々異なる制御でありそれぞれ一本の第１及び第２の制御線と、
前記第１のポートを介して伝送される第１の信号を制御する第１の回路と、
前記第２のポートを介して伝送される第２の信号を制御する第２の回路と、を備え、
前記第１の回路は、前記第１の信号の伝送タイミングを制御する第１及び第２のタイミング制御回路を含み、
前記第２の回路は、前記第２の信号の伝送タイミングを制御する第３及び第４のタイミング制御回路を含み、
前記第１及び第３のタイミング制御回路は、前記第１の制御線を介して供給される第１のタイミング信号に同期して動作し、
前記第２及び第４のタイミング制御回路は、前記第２の制御線を介して供給される第２のタイミング信号に同期して動作し、
前記第１及び第３のタイミング制御回路が配置される前記第１の方向の中間の座標である第１の座標は、前記第２及び第４のタイミング制御回路が配置される前記第１の方向の中間の座標である第２の座標と相違する、ことを特徴とする半導体装置。
【請求項１７】
前記第１の制御線から前記第１及び第３のタイミング制御回路への前記第１の方向における距離が互いに等しく、
前記第２の制御線から前記第２及び第４のタイミング制御回路への前記第１の方向における距離が互いに等しい、ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第１及び第２のポート間を前記第２の方向に延在するように配置された第１及び第２のデータ線をさらに備え、
前記第１の回路は、前記第１のデータ線を介して前記第１の信号を入力又は出力する第１のサブ回路をさらに含み、
前記第２の回路は、前記第２のデータ線を介して前記第２の信号を入力又は出力する第２のサブ回路をさらに含み、
前記第１及び第２のデータ線の前記第１の方向における座標は、それぞれ前記第１及び第２のサブ回路の前記第１の方向における座標に等しい、ことを特徴とする請求項１６又は１７に記載の半導体装置。
【請求項１９】
第１の方向に配列された第１及び第２のポートと、
前記第１のポートへ第１の出力データを出力し、且つ、前記第１のポートから入力される第１の入力データを受信する第１の回路と、
前記第２のポートへ第２の出力データを出力し、且つ、前記第２のポートから入力される第２の入力データを受信する第２の回路と、
前記第１及び第２のポート間を前記第１の方向と直交する第２の方向に延在するように配置され、前記第１の回路から出力される前記第１の入力データを伝送し、且つ、前記第１の回路に入力する前記第１の出力データを伝送する第１のデータ線と、
前記第１及び第２のポート間を前記第２の方向に延在するように配置され、前記第２の回路から出力される前記第２の入力データを伝送し、且つ、前記第２の回路に入力する前記第２の出力データを伝送する第２のデータ線と、を備え、
前記第１の回路は、前記第１の入力データを前記第１のデータ線に出力する第１の出力回路と、前記第１のデータ線から供給される前記第１の出力データを受信する第１の入力回路とを含み、
前記第２の回路は、前記第２の入力データを前記第２のデータ線に出力する第２の出力回路と、前記第２のデータ線から供給される前記第２の出力データを受信する第２の入力回路とを含み、
前記第１のデータ線が配置される前記第１の方向における第１の座標は、前記第１の入力回路及び前記第１の出力回路がそれぞれ配置される前記第１の方向における座標に等しく、
前記第２のデータ線が配置される前記第１の方向における第２の座標は、前記第２の入力回路及び前記第２の出力回路がそれぞれ配置される前記第１の方向における座標に等しく、
前記第１及び第２の座標を前記第１の方向に２等分する座標は、前記第１及び第２のポートを前記第１の方向に２等分する座標と相違する、ことを特徴とする半導体装置。
【請求項２０】
前記第１及び第２のポート間を前記第２の方向に延在するように配置された第１及び第２の制御線をさらに備え、
前記第１の回路は、前記第１の入力データの伝送タイミングを制御する第１の入力タイミング制御回路と、前記第１の出力データの伝送タイミングを制御する第１の出力タイミング制御回路とをさらに含み、
前記第２の回路は、前記第２の入力データの伝送タイミングを制御する第２の入力タイミング制御回路と、前記第２の出力データの伝送タイミングを制御する第２の出力タイミング制御回路とをさらに含み、
前記第１及び第２の入力タイミング制御回路は、前記第１の制御線を介して供給される入力タイミング信号に同期して動作し、
前記第１及び第２の出力タイミング制御回路は、前記第２の制御線を介して供給される出力タイミング信号に同期して動作し、
前記第１の制御線から前記第１及び第２の入力タイミング制御回路への前記第１の方向における距離が互いに等しく、
前記第２の制御線から前記第１及び第２の出力タイミング制御回路への前記第１の方向における距離が互いに等しい、ことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記第１及び第２の入力タイミング制御回路がそれぞれ配置される前記第１の方向における中間の座標は、前記第１及び第２の出力タイミング制御回路がそれぞれ配置される前記第１の方向における中間の座標と相違する、ことを特徴とする請求項２０に記載の半導体装置。
【請求項１】
第１の方向に配列された第１及び第２のポートと、
前記第１及び第２のポート間に配置され、前記第１のポートに関連する第１のデータを伝送する直列接続された複数のサブ回路を含む第１の回路と、
前記第１及び第２のポート間に配置され、前記第２のポートに関連する第２のデータを伝送する直列接続された複数のサブ回路を含む第２の回路と、
前記第１及び第２のポート間を前記第１の方向と直交する第２の方向に延在するように配置され、前記第１の回路を介して前記第１のデータを前記第１のポートと通信する第１のデータ線と、
前記第１及び第２のポート間を前記第２の方向に延在するように配置され、前記第２の回路を介して前記第２のデータを前記第２のポートと通信する第２のデータ線と、
前記第１及び第２のポート間を前記第２の方向に延在するように配置され、前記第１の回路に含まれる前記複数のサブ回路のうちの第１のサブ回路及び前記第２の回路に含まれる前記複数のサブ回路のうちの第２のサブ回路を、タイミング信号によって共通に制御する一本の制御線と、を備え、
前記第１及び第２のサブ回路が配置される前記第１の方向の中間の座標である第１の座標は、前記第１及び第２のポートを前記第１の方向に２等分する第２の座標とは異なる座標であり、
前記第２の方向に延在する前記制御線から前記第１の方向に分岐され前記第１及び第２のサブ回路へそれぞれ供給する第１及び第２の分岐配線の前記第１の方向における距離が互いに等しい、半導体装置。
【請求項２】
前記制御線は前記第１の座標を通過する、請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のサブ回路の前記第１の方向における座標が一致している、請求項１に記載の半導体装置。
【請求項４】
前記第１の回路に含まれる前記複数のサブ回路は、第３のサブ回路をさらに含み、
前記第２の回路に含まれる前記複数のサブ回路は、第４のサブ回路をさらに含み、
前記第３及び第４のサブ回路が配置される前記第１の方向の中間の座標である第３の座標は、前記第２の座標とは異なる座標であり、
前記第１及び第２のデータ線は、それぞれ前記第３及び第４のサブ回路の領域に配置される、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１のサブ回路及び前記第２のサブ回路は、前記第１の座標を基準として互いに線対称に配置される、請求項１又は２に記載の半導体装置。
【請求項６】
前記第３のサブ回路及び前記第４のサブ回路は、前記第３の座標を基準として互いに線対称に配置される、請求項４に記載の半導体装置。
【請求項７】
前記第１の回路に含まれる前記複数のサブ回路のうちの前記第１及び第３のサブ回路を除く残りのサブ回路の少なくとも一部、並びに、前記第２の回路に含まれる前記複数のサブ回路のうちの前記第２及び第４のサブ回路を除く残りのサブ回路の少なくとも一部は、前記第２の座標を基準として互いに線対称に配置される、請求項４に記載の半導体装置。
【請求項８】
前記第１及び第２のポート並びに前記第１及び第２の回路からなる組が、前記第２の方向に繰り返し配置され、
前記制御線は、各組に含まれる前記第１及び第２のサブ回路を共通に制御する、請求項１乃至３及び５のいずれか一項に記載の半導体装置。
【請求項９】
前記第１及び第２のポート並びに前記第１及び第２の回路からなる組が前記第２の方向に繰り返し配置され、
前記制御線は、各組に含まれる前記第１及び第２のサブ回路を共通に制御する、請求項４、６及び７のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１及び第２のデータ線がそれぞれ複数設けられ、
前記複数の第１及び第２のデータ線は、それぞれ対応する組に含まれる前記第３及び第４のサブ回路に割り当てられ、
各組の前記第３及び第４のサブ回路が配置される前記第３の座標は、互いに異なる座標であり、
各組に割り当てられた前記第１及び第２のデータ線は、それぞれ対応する組に含まれる前記第３及び第４のサブ回路の領域に配置される、ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１及び第２のポートは記憶データに関連し、前記第１及び第２のデータ線は前記記憶データを記憶するメモリセルアレイと送受信する内部データ線に関連し、前記第１及び第２の回路は前記記憶データの入出力回路に関連する、請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第１及び第２のサブ回路のそれぞれは、少なくとも前記第１及び第２のポートから前記記憶データが供給されるデータ入力回路及び前記第１及び第２のポートから前記記憶データを出力するデータ出力回路のいずれか一方である、請求項１１に記載の半導体装置。
【請求項１３】
前記第１及び第２のポートはアドレスデータ及びコマンドデータのいずれか一方に関連し、前記第１及び第２のデータ線は内部アドレスデータ線及び内部コマンドデータ線のいずれか一方に関連し、前記第１及び第２の回路は入力回路に関連する、請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１及び第２のポートは外部と通信するパッドに関連する、請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１５】
更に、外部と通信する複数のパッド及び第１乃至第３の内部回路を備え、
前記複数のパッドは、前記第１の内部回路に接続され、
前記第１及び第２のポートは、前記第１及び第２の内部回路を接続し、
前記第２の内部回路は、前記第１及び第２の回路を含み、
前記第１及び第２のデータ線は、前記第２及び第３の内部回路を接続する、請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１６】
第１の方向に配列された第１及び第２のポートと、
前記第１及び第２のポート間を前記第１の方向と直交する第２の方向に延在するように配置された夫々異なる制御でありそれぞれ一本の第１及び第２の制御線と、
前記第１のポートを介して伝送される第１の信号を制御する第１の回路と、
前記第２のポートを介して伝送される第２の信号を制御する第２の回路と、を備え、
前記第１の回路は、前記第１の信号の伝送タイミングを制御する第１及び第２のタイミング制御回路を含み、
前記第２の回路は、前記第２の信号の伝送タイミングを制御する第３及び第４のタイミング制御回路を含み、
前記第１及び第３のタイミング制御回路は、前記第１の制御線を介して供給される第１のタイミング信号に同期して動作し、
前記第２及び第４のタイミング制御回路は、前記第２の制御線を介して供給される第２のタイミング信号に同期して動作し、
前記第１及び第３のタイミング制御回路が配置される前記第１の方向の中間の座標である第１の座標は、前記第２及び第４のタイミング制御回路が配置される前記第１の方向の中間の座標である第２の座標と相違する、ことを特徴とする半導体装置。
【請求項１７】
前記第１の制御線から前記第１及び第３のタイミング制御回路への前記第１の方向における距離が互いに等しく、
前記第２の制御線から前記第２及び第４のタイミング制御回路への前記第１の方向における距離が互いに等しい、ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第１及び第２のポート間を前記第２の方向に延在するように配置された第１及び第２のデータ線をさらに備え、
前記第１の回路は、前記第１のデータ線を介して前記第１の信号を入力又は出力する第１のサブ回路をさらに含み、
前記第２の回路は、前記第２のデータ線を介して前記第２の信号を入力又は出力する第２のサブ回路をさらに含み、
前記第１及び第２のデータ線の前記第１の方向における座標は、それぞれ前記第１及び第２のサブ回路の前記第１の方向における座標に等しい、ことを特徴とする請求項１６又は１７に記載の半導体装置。
【請求項１９】
第１の方向に配列された第１及び第２のポートと、
前記第１のポートへ第１の出力データを出力し、且つ、前記第１のポートから入力される第１の入力データを受信する第１の回路と、
前記第２のポートへ第２の出力データを出力し、且つ、前記第２のポートから入力される第２の入力データを受信する第２の回路と、
前記第１及び第２のポート間を前記第１の方向と直交する第２の方向に延在するように配置され、前記第１の回路から出力される前記第１の入力データを伝送し、且つ、前記第１の回路に入力する前記第１の出力データを伝送する第１のデータ線と、
前記第１及び第２のポート間を前記第２の方向に延在するように配置され、前記第２の回路から出力される前記第２の入力データを伝送し、且つ、前記第２の回路に入力する前記第２の出力データを伝送する第２のデータ線と、を備え、
前記第１の回路は、前記第１の入力データを前記第１のデータ線に出力する第１の出力回路と、前記第１のデータ線から供給される前記第１の出力データを受信する第１の入力回路とを含み、
前記第２の回路は、前記第２の入力データを前記第２のデータ線に出力する第２の出力回路と、前記第２のデータ線から供給される前記第２の出力データを受信する第２の入力回路とを含み、
前記第１のデータ線が配置される前記第１の方向における第１の座標は、前記第１の入力回路及び前記第１の出力回路がそれぞれ配置される前記第１の方向における座標に等しく、
前記第２のデータ線が配置される前記第１の方向における第２の座標は、前記第２の入力回路及び前記第２の出力回路がそれぞれ配置される前記第１の方向における座標に等しく、
前記第１及び第２の座標を前記第１の方向に２等分する座標は、前記第１及び第２のポートを前記第１の方向に２等分する座標と相違する、ことを特徴とする半導体装置。
【請求項２０】
前記第１及び第２のポート間を前記第２の方向に延在するように配置された第１及び第２の制御線をさらに備え、
前記第１の回路は、前記第１の入力データの伝送タイミングを制御する第１の入力タイミング制御回路と、前記第１の出力データの伝送タイミングを制御する第１の出力タイミング制御回路とをさらに含み、
前記第２の回路は、前記第２の入力データの伝送タイミングを制御する第２の入力タイミング制御回路と、前記第２の出力データの伝送タイミングを制御する第２の出力タイミング制御回路とをさらに含み、
前記第１及び第２の入力タイミング制御回路は、前記第１の制御線を介して供給される入力タイミング信号に同期して動作し、
前記第１及び第２の出力タイミング制御回路は、前記第２の制御線を介して供給される出力タイミング信号に同期して動作し、
前記第１の制御線から前記第１及び第２の入力タイミング制御回路への前記第１の方向における距離が互いに等しく、
前記第２の制御線から前記第１及び第２の出力タイミング制御回路への前記第１の方向における距離が互いに等しい、ことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記第１及び第２の入力タイミング制御回路がそれぞれ配置される前記第１の方向における中間の座標は、前記第１及び第２の出力タイミング制御回路がそれぞれ配置される前記第１の方向における中間の座標と相違する、ことを特徴とする請求項２０に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【公開番号】特開２０１３−３７７３４（Ｐ２０１３−３７７３４Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７１６５２（Ｐ２０１１−１７１６５２）
【出願日】平成２３年８月５日（２０１１．８．５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月５日（２０１１．８．５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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