【課題】従来のＤＲＡＭでは微細化と共にデータの読み出しエラーが発生しやすくなる。
【解決手段】第１のビット線ＢＬ＿１の微弱な電位の変動はＮチャネル型トランジスタＴＮＲとＰチャネル型トランジスタＴＰＲで構成される第１のインバータで反転され、第１のスイッチである第１の選択トランジスタＳＴ１を介して、第２のビット線ＢＬ＿２に出力される。第２のビット線ＢＬ＿２の電位は、第１のビット線ＢＬ＿１の電位とは反転した電位であるため、第１のビット線ＢＬ＿１と第２のビット線ＢＬ＿２の電位差は拡大する。この拡大した電位差を公知のセンスアンプＳＡ＿１／２あるいは、第２のインバータ（Ｎチャネル型トランジスタＴＮＬとＰチャネル型トランジスタＴＰＬで構成される）と第１のインバータで構成されるフリップフロップ回路等で増幅する。 （もっと読む）

【課題】分割抵抗回路で消費される消費電力を低減することが可能な半導体装置を提供する。
【解決手段】半導体装置は、抵抗分割回路で抵抗分割された分割電圧を受けるための入力端子と、入力端子から供給される分割電圧と、所定の基準電圧と、の電圧差を検出する検出回路と、外部から入力信号を受けるための信号入力端子と、分割電圧と入力信号の電圧を比較するカレントミラー回路と、を備え、カレントミラー回路は、検出回路が検出した電位差に応じて、カレントミラー回路に入力される分割電圧を実効的に補正する電位補正回路と、を含む。 （もっと読む）

【課題】外部電圧変動によるコマンドラッチミスの発生を抑制することができる半導体装置を提供する。
【解決手段】半導体装置６００は、入力される第１のパルス信号１ｓｈｏｔ．ＣＭＤに由来する第１の入力信号と、入力される第２のパルス信号Ｏｕｔ．ＣＬＫに由来する第２の入力信号と、が入力されるラッチ回路６１２と、ラッチ回路の出力を第２のパルス信号に依存するタイミングで後段へ出力する出力回路６１３と、第２のパルス信号に基づいて、第１の入力信号のパルス幅を第１のパルス信号のパルス幅よりも大きくしてラッチ回路へ供給するか、または、第２の入力信号のパルス幅を第２のパルス信号のパルス幅よりも大きくしてラッチ回路へ供給する前処理回路６１１とを備える。 （もっと読む）

【課題】センス動作のマット間でのノイズマージン差をなくすことを可能にした半導体記憶装置を提供する。
【解決手段】メモリセルを含む複数のマットと、複数のマットのうち、隣り合う２つのマットの間に設けられ、隣り合う２つのマットのそれぞれに設けられたビット線と接続されるセンスアンプ回路と、複数のマットのうち、端に配置されたマットに設けられたダミービット線と、端に配置されたマットに設けられたビット線に印加される電位に対応して、ダミービット線に印加する電位を制御する制御回路とを有する。 （もっと読む）

【課題】ゲインセルとして知られている２つのトランジスタと１つのキャパシタよりなるメモリセルを改良する。
【解決手段】キャパシタの一方の電極をビット線に接続し、他方の電極を書き込みトランジスタのドレインに接続する。また、書き込みトランジスタのソースは、ソース線に接続される。この結果、例えば、キャパシタとしてスタック型キャパシタを採用する場合には、キャパシタの電極の一方をビット線の一部とすることができる。ソース線の電位と書き込みビット線の電位を設定することで、特定の書き込みトランジスタのみをオンとし、１つのメモリセルだけを書き換えることもできる。 （もっと読む）

【課題】第１及び第２のデータ線対間に接続され、ゲート端子に共通に供給される制御信号に応答して導通、非導通が共通に制御されるスイッチのオン電流を絞り込むことで、第２のデータ線対の電圧が高い場合でもスイッチ導通時におけるアンプの反転を抑制する。
【解決手段】制御信号を生成する回路ＹＤＥＣは、スイッチ対をなすＭＯＳトランジスタＹＳ−ＴＲの閾値電圧に応じて電圧値を制御し、第２のデータ線対の振幅の高位側の電圧の電源電圧ＶＤＤと第１のデータ線対の振幅の高位側の電圧の電源電圧ＶＡＲＹの間の電圧にクランプされた電源電圧ＶＹＳを生成する回路を備え、低位側及び高位側の電圧を、夫々電源電圧ＶＳＳ及び前記電源電圧ＶＹＳとした前記制御信号を前記ＭＯＳトランジスタ対のゲート端子に供給する。 （もっと読む）

【課題】常に安定して読出し動作が行えるようにする。
【解決手段】パラレルデータ信号とストローブ信号とを互いに同期したタイミングで出力する半導体メモリの読出し制御を行う半導体装置は、ストローブ信号を可変可能な遅延時間分遅延させる第１の位相制御回路と、第１の位相制御回路で遅延させたストローブ信号を、可変可能な遅延時間分遅延させる第２の位相制御回路と、第１の位相制御回路で遅延させたストローブ信号のエッジでパラレルデータ信号を保持する第１の保持回路と、第２の位相制御回路で遅延させたストローブ信号のエッジでパラレルデータ信号を保持する第２の保持回路と、第２の保持回路がパラレルデータ信号の信号変化点で保持動作を行うように第１の位相制御回路の遅延時間を調整する制御回路と、を備える。 （もっと読む）

【課題】新たな構造の半導体装置を提供し、書き込み後の当該半導体装置のメモリセルのしきい値電圧のばらつきを小さくし、動作電圧を低減する、または記憶容量を増大する。
【解決手段】酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルと、複数のメモリセルを駆動する駆動回路と、駆動回路に供給する複数の電位を生成する電位生成回路と、複数のメモリセルへのデータの書き換えが終了したか否かを検知する書き込み終了検知回路と、を有し、駆動回路は、データバッファと、複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、メモリセルに書き込まれたデータを読み出す読み出し回路と、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイするベリファイ回路と、を有する。 （もっと読む）

【課題】リフレッシュ動作時の消費電流を減少させること。
【解決手段】タイミングチャート１００では、ＷＬ０のリフレッシュ動作時に、メモリバンク１０１のＳＡ００とメモリバンク１０２のＳＡ１０をオーバードライブさせ、メモリバンク１０３のＳＡ２０とメモリバンク１０４のＳＡ３０をオーバードライブさせない。タイミングチャート１００では、ＷＬ１のリフレッシュ動作時に、メモリバンク１０１のＳＡ００とメモリバンク１０３のＳＡ２０をオーバードライブさせ、メモリバンク１０２のＳＡ１０とメモリバンク１０４のＳＡ３０をオーバードライブさせない。タイミングチャート１００では、ＷＬ２のリフレッシュ動作時にメモリバンク１０１のＳＡ００とメモリバンク１０４のＳＡ３０をオーバードライブさせ、メモリバンク１０２のＳＡ１０とメモリバンク１０３のＳＡ２０をオーバードライブさせない。 （もっと読む）

【課題】ダミーセルを設けたメモリセルアレイのセンスマージンの向上とビット線ノイズの低減が可能な半導体装置を提供する。
【解決手段】相補対をなすビット線ＢＬ、／ＢＬ、同じ構造のメモリセルＭＣＬ、ＭＣＲ及びダミーセルＤＣＬ、ＤＣＲ、差動型のセンスアンプＳＡ、ビット線ＢＬ、／ＢＬをイコライズするイコライズ回路（Ｑ１）を備え、ビット線イコライズ期間に、メモリセルＭＣＬ、ＭＣＲをビット線ＢＬ、／ＢＬから切り離しダミーセルＤＣＬ、ＤＣＲをビット線ＢＬ、／ＢＬに接続した状態でイコライズ回路でビット線ＢＬ、／ＢＬをイコライズし、メモリセルＭＣＬへのアクセス時に、イコライズ回路を非活性にし、ダミーセルＤＣＬをビット線ＢＬから切り離し、メモリセルＭＣＬをビット線ＢＬに接続し、センスアンプＳＡを活性化する。よって、ビット線ＢＬ、／ＢＬの容量バランスを確保し、センスマージンの向上とビット線ノイズの低減を実現できる。 （もっと読む）

【課題】従来のＤＲＡＭでは容量素子の容量を減らすと、データの読み出しエラーが発生しやすくなった。
【解決手段】１つの主ビット線ＭＢＬ＿ｍに複数個のセルを接続させる。各セルはサブビット線ＳＢＬ＿ｎ＿ｍと２乃至３２個のメモリセル（ＭＣ＿ｎ＿ｍ＿１、等）を有する。さらに各セルは選択トランジスタＳＴｒ＿ｎ＿ｍと読み出しトランジスタＲＴｒ＿ｎ＿ｍを有し、読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲートにはサブビット線ＳＢＬ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量は十分に小さいため、各メモリセルの容量素子の電荷情報を読み出しトランジスタＲＴｒ＿ｎ＿ｍでエラーなく増幅でき、主ビット線ＭＢＬ＿ｍに出力できる。 （もっと読む）

【課題】電源電圧レベルに関わらず、正常なコラム選択信号の生成が可能なようにする半導体メモリのコラム選択信号制御装置及び方法を提供する。
【解決手段】第１コラム選択信号と、遅延された当該第１コラム選択信号とを論理和演算し、遅延時間によってパルス幅が増加するようにして、当該第１コラム選択信号のイネーブル区間を調節した第２コラム選択信号を出力する信号制御手段と、内部電圧と既に設定された基準電圧との比較結果に応じる検出信号を出力する電圧検出手段と、前記検出信号に応じて前記第１コラム選択信号または第２コラム選択信号のうちの１つを選択して出力する出力制御手段と
を含む。 （もっと読む）

【課題】電流値変化型メモリセルの読み出し動作時に、ビット線電位を低電圧化しても十分な動作マージンを確保可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、電流値変化型メモリセルＭＣと、ビット線ＢＬと、トランジスタＱ１〜Ｑ４からなるセンスアンプＳＡを備えている。電荷転送ゲートであるトランジスタＱ１は転送制御電圧である電位Ｖ１に応じてビット線ＢＬとセンスノードＮＳとの間の接続を制御し、トランジスタＱ２はセンスノードＮＳの信号を増幅する。トランジスタＱ３は電位Ｖ２をセンスノードに供給し、トランジスタＱ４は電位Ｖ３をビット線に供給し、ともにプリチャージ制御信号ＰＣに応じて制御される。電位Ｖ２を電位Ｖ３より高く設定し、電位Ｖ１からトランジスタＱ１の閾値電圧Ｖｔ１を引いた所定電位が電位Ｖ３より低く、かつ低電位より高くなるように設定することで、読み出し動作の動作マージンが向上する。 （もっと読む）

【課題】半導体メモリ装置の低電源電圧におけるデータ感知マージンを高める。
【解決手段】対をなすビットラインＢＬとビットラインバーＢＬＢに各々データを保存するメモリセル２０と、メモリセルと類似の構造を有し、基準電圧を提供する基準セル２１が接続されて互いに相補的に動作し、ビットラインとビットラインバーは、プリチャージモードにおいて電源電圧または接地電圧レベルにチャージされ、メモリセルと基準セルのプレートラインは分離し、メモリセルのプレート電圧ＶＰは固定された電圧レベルを維持し、基準セルのプレート電圧ＶＰｒｅｆは、アクティブモードで電圧レベルが変動されて容量性カップリングを誘導する。 （もっと読む）

【課題】 リフレッシュの際の内部電源電位の低下による影響を抑える。
【解決手段】 半導体装置１０は、センスアンプ１１６によるリフレッシュを必要とする複数のメモリセル１１３をそれぞれ含む複数のメモリ領域１１４又は１１５と、一回のリフレッシュ要求信号に関連して、複数のメモリ領域のうちリフレッシュの対象となるメモリ領域の数を決定する第１の制御回路１２１と、一回のリフレッシュ要求信号に従って、リフレッシュの対象となるメモリ領域に対するリフレッシュ動作を制御する第２の制御回路１２３と、リフレッシュ動作に関連して、センスアンプを活性化してからリフレッシュの対象であるメモリセルに接続されたワード線を非活性化するまでの時間を示すアクティブタイムアウトの時間を、決定されたメモリ領域の数に応じて可変する第３の制御回路１２２と、を有する。 （もっと読む）

【課題】本願発明の課題は、電源電圧が低電圧化されるに従いセンス時間が著しく遅くなる、低電圧でのセンス時間が高温で高速になり、さらにプロセスばらつきに対してセンス時間が大きく変化してしまうこと等に対応したＤＲＡＭメモリセル用のセンス回路を提供することにある。
【解決手段】本発明の代表的な解決手段は、以下の通りである。メモリセルの接続されるビット線ＢＬとローカルビット線ＬＢＬの間にスイッチ手段を設け分離結合できるようにし、ＢＬをＶＤＬ／２プリチャージとし、ＬＢＬをＶＤＬプリチャージとする。ＶＤＬはビット線ＢＬの最大振幅電圧である。ＳＡにはＢＬに結合されたゲート受けの差動ＭＯＳ対を含む第１回路とＬＢＬに結合されフル振幅増幅及びデータ保持のための第２回路を含むようにする。ＢＬとＬＢＬをキャパシタを介して容量結合させた際にはＳＡはＬＢＬに接続したラッチ形ＳＡを用いると良い。 （もっと読む）

【課題】デプレッション型トランジスタを用いて構成される記憶素子を有する半導体装置であっても、正確な情報の保持を可能にすること。
【解決手段】あらかじめ信号保持部への信号の入力を制御するトランジスタのゲート端子に負に帯電させ、且つ電源との接続を物理的に遮断することにより負電荷を保持させる。加えて、一方の端子が当該トランジスタのゲート端子に電気的に接続される容量素子を設け、当該容量素子を介して当該トランジスタのスイッチングを制御する。 （もっと読む）

【課題】低電圧動作でも、センスアンプに対する読み出し／書き込み時のノイズマージンを確保する。
【解決手段】センシングされたメモリセルのデータを保持するセンスアンプと、複数のセンスアンプと一つのデータバスとをアドレスによって選択的に導通接続する複数のトランジスタと、一つのデータバスに接続するライトアンプと、第１の動作（リード）モードにおいて、メモリセルのデータを外部へ出力し、第２の動作（ライト）モードにおいて、外部から供給されたデータをセンスアンプへ出力する外部端子と、前記導通接続すべき第１のトランジスタのゲート電極ＹＳに、第１の動作モード時に、第１のトランジスタが第１のインピーダンス値となるように第１の電位（ＶＤＤＬ）を供給し、第２の動作モード時に、第１のトランジスタが第１のインピーダンス値よりも絶対値で低い第２のインピーダンス値となるように第２の電位（ＶＤＤＨ）を供給する制御回路を備える。 （もっと読む）

【課題】トランジスタのしきい値電圧のばらつきの影響を緩和し、複数の状態（例えば３以上の状態）の区別を正確、かつ容易にした半導体装置を提供することを目的の一とする。
【解決手段】ソース線と、ビット線と、ワード線と、ビット線とワード線に接続されたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２信号線及び複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、書き込み電位を第１信号線に出力する、書き込み回路と、指定されたメモリセルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生成して、書き込み回路及び読み出し回路に供給する、電位生成回路と、を有する半導体装置。 （もっと読む）

【課題】プリセンシング及び分離回路を含む半導体メモリ装置を提供する。
【解決手段】本発明の実施形態による半導体メモリ装置は、第１等化回路によって第１電圧レベルに等化される第１ビットライン対と、第２等化回路によって第２電圧レベルに等化される第２ビットライン対と、前記第１ビットライン対と第２ビットライン対との間に位置し、前記第１ビットライン対と前記第２ビットライン対とを電気的に接続するか、または遮断するプリセンシング及び分離回路と、前記第２ビットライン対に電気的に接続され、前記第２ビットライン対の電圧差を感知して増幅する感知増幅器とを含む。本発明の実施形態によるプリセンシング及び分離回路は、前記感知増幅器が駆動される間に前記第１ビットライン対及び前記第２ビットライン対の間の接続のうち１つを遮断する。 （もっと読む）