ゲインセル型半導体メモリ装置およびその駆動方法
【課題】ゲインセルとして知られている２つのトランジスタと１つのキャパシタよりなるメモリセルを改良する。
【解決手段】キャパシタの一方の電極をビット線に接続し、他方の電極を書き込みトランジスタのドレインに接続する。また、書き込みトランジスタのソースは、ソース線に接続される。この結果、例えば、キャパシタとしてスタック型キャパシタを採用する場合には、キャパシタの電極の一方をビット線の一部とすることができる。ソース線の電位と書き込みビット線の電位を設定することで、特定の書き込みトランジスタのみをオンとし、１つのメモリセルだけを書き換えることもできる。
【解決手段】キャパシタの一方の電極をビット線に接続し、他方の電極を書き込みトランジスタのドレインに接続する。また、書き込みトランジスタのソースは、ソース線に接続される。この結果、例えば、キャパシタとしてスタック型キャパシタを採用する場合には、キャパシタの電極の一方をビット線の一部とすることができる。ソース線の電位と書き込みビット線の電位を設定することで、特定の書き込みトランジスタのみをオンとし、１つのメモリセルだけを書き換えることもできる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置に関する。
【背景技術】
【０００２】
１つのトランジスタと１つのキャパシタを用いてメモリセルを形成する１Ｔ１Ｃ型ＤＲＡＭは、原理的に無制限に書き込みでき、さらに、書き込み読み出しの速度も比較的高速でおこなえるため、多くの電子機器で使用されている（特許文献１、特許文献４参照）。しかしながら、１Ｔ１Ｃ型ＤＲＡＭは、蓄積した電荷をそのままビット線に放出して電位の変動を測定することでデータの読み出しをおこなうため、キャパシタの容量を一定以上とすることが求められ、回路の微細化によって必要な容量を確保することが困難となりつつある。
【０００３】
これに対し、２つのトランジスタと１つのキャパシタを用いてメモリセルを形成するゲインセル型ＤＲＡＭは、キャパシタの容量が小さくとも読み出しトランジスタで電荷量を増幅してビット線に供給できるため、キャパシタを小さくすることが可能とされる。（特許文献２、特許文献３参照）。
【０００４】
図２に従来のゲインセル型ＤＲＡＭのメモリセルの回路図を示す。メモリセル２０１は、書き込みトランジスタ２０２、キャパシタ２０３を有し、書き込みトランジスタ２０２のゲートは書き込みワード線２０４に接続する。また、書き込みトランジスタ２０２のドレインはビット線２０５に、ソースはキャパシタ２０３の第１の電極（キャパシタ電極）に接続し、キャパシタ２０３の第２の電極は読み出しワード線２０８に接続する。
【０００５】
また、書き込みトランジスタ２０２のソースとキャパシタ２０３の第１の電極は、読み出しトランジスタ２０７のゲートに接続する。さらに、読み出しトランジスタ２０７のドレインはビット線２０５に、ソースはソース線２０６にそれぞれ接続する。
【０００６】
メモリセル２０１にデータを書き込むには、ビット線２０５の電位をデータに応じた値とした状態で、書き込みワード線２０４の電位を制御して、書き込みトランジスタ２０２をオンとすることにより、キャパシタ２０３を充電する。その後、書き込みワード線２０４の電位を制御して、書き込みトランジスタ２０２をオフとする。このとき、書き込みトランジスタ２０２のソースとキャパシタ２０３の第１の電極の接続点（ストレージノードＳＮ）の電位はデータに応じた値となる。
【０００７】
また、メモリセル２０１からデータを読み出すには、ビット線２０５を一定の電位のフローティング状態とし、読み出しワード線２０８の電位を制御して、ストレージノードＳＮの電位を調整し、読み出しトランジスタ２０７の状態を変化させる。このとき、読み出しトランジスタ２０７がオンであれば、ビット線２０５に蓄積されている電荷量が変動して、ビット線２０５の電位が変動することを測定する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第５８０２０００号明細書
【特許文献２】米国特許第７４６８９０１号明細書
【特許文献３】米国特許出願公開第２０１１／０１０１３５１号明細書
【特許文献４】米国特許第５７６４５６２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の一態様は、従来よりも構造が単純な半導体メモリ装置やその他の半導体装置とそのための駆動方法あるいは作製方法を提供することを課題とする。また、本発明の一態様は、従来よりも集積度を高めることのできる半導体メモリ装置やその他の半導体装置とそのための駆動方法あるいは作製方法を提供することを課題とする。
【００１０】
また、本発明の一態様は、従来よりも消費電力の少ない半導体メモリ装置やその他の半導体装置とそのための駆動方法あるいは作製方法を提供することを課題とする。また、本発明の一態様は、従来よりも作製工程数の少ない半導体メモリ装置やその他の半導体装置とそのための駆動方法あるいは作製方法を提供することを課題とする。
【００１１】
また、本発明の一態様は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００１２】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００１３】
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００１４】
なお、「等しい」や「同一」、「同じ」という用語は厳密に数量・形状等が一致する場合のみを指すわけではなく、実用上、許容できる程度の差異を有する場合にも適用できる。例えば、仮にソースの電位がドレインの電位より０．１Ｖ低かったとしても、その差異によって動作が著しく妨げられることがなければ、「ソースとドレインの電位が等しい」と表現する。
【００１５】
本発明の一態様は、書き込みビット線と書き込みワード線とメモリセルを有する半導体メモリ装置であって、各メモリセルは、書き込みトランジスタと読み出しトランジスタとキャパシタを有し、各メモリセルの書き込みトランジスタのゲートとドレインとソースは、それぞれ、書き込みワード線とキャパシタの電極の一とソース線に接続することを特徴とする半導体メモリ装置である。
【００１６】
また、本発明の一態様は、書き込みビット線と書き込みワード線とメモリセルを有する半導体メモリ装置であって、各メモリセルは、書き込みトランジスタと読み出しトランジスタとキャパシタを有し、各メモリセルの書き込みトランジスタのゲートは書き込みワード線に、キャパシタの電極の一は書き込みトランジスタのドレインに、キャパシタの電極の他は書き込みビット線の一に接続することを特徴とする半導体メモリ装置である。
【００１７】
ソース線は書き込みビット線と平行に形成されていてもよい。また、メモリセルのキャパシタの容量は、書き込みトランジスタのゲート容量の１倍乃至１０倍としてもよい。その際には、書き込みトランジスタのオフ抵抗は１×１０１８Ω以上とすることが好ましい。
【００１８】
また、本発明の一態様は、上記の半導体メモリ装置において、一のデータ（例えば、データ”１”）の書き込み直後と他のデータ（例えば、データ”０”）の書き込み直後とで書き込みトランジスタのドレインおよびソースの電位が等しい半導体メモリ装置の駆動方法である。
【発明の効果】
【００１９】
上記の構成を有する半導体メモリ装置により、従来よりも構造が単純な半導体メモリ装置やその他の半導体装置とそのための駆動方法が提供される。また、従来よりも集積度を高めることのできる半導体メモリ装置やその他の半導体装置とそのための駆動方法が提供される。従来よりも消費電力の少ない半導体メモリ装置やその他の半導体装置とそのための駆動方法あるいは作製方法が提供される。また、従来よりも作製工程数の少ない半導体メモリ装置やその他の半導体装置とそのための駆動方法が提供される。なお、本発明の効果は、以下の実施の形態でより詳細に説明される。
【図面の簡単な説明】
【００２０】
【図１】本発明の半導体メモリ装置の例を示す回路図である。
【図２】従来の（ゲインセル）半導体メモリ装置の例を示す図である。
【図３】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図４】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図５】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図６】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図７】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図８】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図９】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１０】本発明の半導体メモリ装置の構造および作製工程の例を示す図である。
【発明を実施するための形態】
【００２１】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
なお、実施の形態では、オン状態であるトランジスタには○印を、オフ状態であるトランジスタには×印をその記号に重ねて表記する。なお、読み出しトランジスタに関しては、そのソースとドレインが等電位であるためにその間に電流が流れない状態もオフ状態として扱うことがある。
【００２３】
なお、同じ機能を有するもの、同じ材質のもの、あるいは同時に形成されるものを指す場合には、同じ符号を用いることがあるが、特に、その中でも区別する必要があるときには、符号に「＿１」、「＿２」等を付記して表示することがある。例えば、同じ材料で複数の読み出しゲート１１２が形成されている場合、図面では、それらの個々に、「１１２＿１」、「１１２＿２」等の符号を付す。そして、明細書中で読み出しゲートを総称するときには、「読み出しゲート１１２」と表記するが、その中の１つを他と区別する場合には、「読み出しゲート１１２＿１」というように表記することがある。
【００２４】
（実施の形態１）
本実施の形態の半導体メモリ装置のメモリセルの回路図を図１に示す。メモリセル１０１は、１つの書き込みトランジスタ１０２と１つの読み出しトランジスタ１０７と１つのキャパシタ１０３とを有し、書き込みトランジスタ１０２のゲートは書き込みワード線１０４に接続し、書き込みトランジスタ１０２のソースはソース線１０６に接続する。
【００２５】
また、キャパシタ１０３の第１の電極は書き込みトランジスタ１０２のドレインと接続する。このノードをストレージノードＳＮという。また、キャパシタ１０３の第２の電極は書き込みビット線１０５と接続する。
【００２６】
さらに、読み出しトランジスタ１０７のゲートはストレージノードＳＮに接続し、読み出しトランジスタ１０７のドレインは読み出し線１０８に、ソースはソース線１０６に接続する。なお、読み出し線１０８はソース線１０６と直交するように配置するとよい。
【００２７】
図では、ソース線１０６が書き込みビット線１０５と平行である様子を示すが、これに限られず、ソース線１０６が書き込みワード線１０４と平行であってもよい。ソース線１０６が書き込みワード線１０４と平行であると、配線を集積化する上で効果的である。一方、ソース線１０６が書き込みビット線１０５と平行であると、後述する理由からメモリセル単位で書き込みトランジスタのオンオフを制御できる。
【００２８】
なお、ソース線１０６を書き込みビット線１０５と平行に形成するには、例えば、特許文献１に記載されているような方法を用いることもできる。
【００２９】
次に、図３乃至図５を用いて図１の回路構成を有するメモリセル１０１の書き込み方法、読み出し方法の例について簡単に説明する。なお、理解を容易にするため、以下では電位等について具体的な数値を例示するが本発明はそれらに限定されるものではない。
【００３０】
ここでは、データ”１”のときには、書き込みビット線１０５の電位を＋１Ｖ、データ”０”の時には、０Ｖとする。また、書き込みトランジスタ１０２、読み出しトランジスタ１０７ともＮチャネル型とし、書き込みトランジスタ１０２のしきい値を＋０．５Ｖ、読み出しトランジスタ１０７のしきい値を＋１Ｖとする。なお、書き込みトランジスタ１０２、読み出しトランジスタ１０７の導電型は任意に設定できる。また、ここでは、キャパシタ１０３の容量は、読み出しトランジスタ１０７のゲート容量よりも十分に大きいものとする。その他、図示されていない寄生容量等は無視する。
【００３１】
書き込みワード線１０４の電位は、書き込みをおこなう場合以外は、書き込みトランジスタ１０２がオンとならないように十分に低い値（ここでは−１Ｖ）とする。最初に、書き込みビット線１０５の電位を０Ｖとする。このとき、ストレージノードＳＮの電位は、＋１Ｖあるいは０Ｖである。これは書き込まれているデータ（の電位）によって決定される。また、ソース線１０６の電位を＋１Ｖ、読み出し線１０８の電位は＋２Ｖとする。
【００３２】
その状態で、書き込みワード線１０４の電位を＋２Ｖに上昇させて、書き込みトランジスタ１０２をオンとする。すると、ストレージノードＳＮの電位は＋１Ｖとなる。このとき、読み出しトランジスタ１０７はオフである（図３（Ａ）参照）。
【００３３】
次に、書き込みビット線１０５の電位を書き込むデータに応じて＋１Ｖあるいは０Ｖとする。この場合、ストレージノードＳＮの電位は＋１Ｖのままである。しかし、キャパシタ１０３の電極間に書き込みビット線１０５の電位に応じた電位差が生じるため、キャパシタ１０３の第１の電極には、それに応じた電荷が保持される（図３（Ｂ）参照）。
【００３４】
その後、書き込みワード線１０４の電位を−１Ｖに低下させて、書き込みトランジスタ１０２をオフとする。キャパシタ１０３の第１の電極に保持されていた電荷はストレージノードＳＮに保持される。以上により書き込みが終了する。
【００３５】
なお、書き込みビット線１０５の電位を＋２Ｖとすると、ストレージノードＳＮの電位は＋２Ｖあるいは＋３Ｖとなる。さらに、ソース線１０６の電位を＋２Ｖに上昇させ、次いで、書き込みワード線１０４の電位を−１Ｖから＋２Ｖに上昇させる（図４（Ａ）参照）と、書き込みトランジスタ１０２のゲートの電位（＋２Ｖ）は、ソースやドレインのいずれの電位よりも高くないので、オフの状態を保つ。すなわち、書き込みビット線１０５の電位を＋２Ｖ、ソース線１０６の電位を＋２Ｖというように、ともに十分に高い電位とするとデータを書き込むことができない。
【００３６】
従来のゲインセルメモリでは、１つのメモリセルのデータを書き換えるために、そのメモリセルの接続する書き込みワード線の電位を上げると同じ書き込みワード線に接続する他のメモリセルの書き込みトランジスタもオンとなるので、他のメモリセルに保持されていたデータが消えてしまうという問題があった。この問題は従来の構造のゲインセルメモリでは解決することは困難であったが、上記の説明から明らかなように、本発明の一態様では、書き込みビット線１０５と書き込みビット線１０５と平行に配置されるソース線１０６の電位を設定することで不要なメモリセルのデータの消失を防止できる。
【００３７】
すなわち、書き込みをおこなうメモリセルの接続する書き込みビット線とソース線のみある低い電位（図３（Ａ）の場合では書き込みビット線は０Ｖ、ソース線は＋１Ｖ）とし、その後、書き込みワード線の電位を所定の値（図３（Ａ）の場合では＋２Ｖ）とし、さらに、書き込みビット線の電位をデータの電位とすることで、データを書き込める。
【００３８】
一方、それ以外の書き込みビット線およびソース線をある高い電位（図４（Ａ）の場合ではともに＋２Ｖ）に保っておけば、書き込みワード線の電位が所定の値（＋２Ｖ）となった場合でも、書き込みトランジスタがオフ状態を保つので、それらのメモリセルではデータの消失はおこらない。
【００３９】
このことは消費電力を低減する上で好ましい。従来のように書き込みの際に不要なメモリセルのデータまで消失してしまうと、それを補う必要が生じるが、そのためにそれらに接続するビット線の電位を変動させる必要がある。電位の変動は電力を消費するが、上記の説明から明らかなように、本発明の一態様では、書き換えのある書き込みビット線のみ電位が変動するため、著しく消費電力を低減できる。
【００４０】
さて、書き込みが終了すると書き込みワード線１０４は上述のとおり十分に低い電位（−１Ｖ）に保持する。この状態では、書き込みビット線１０５の電位は０Ｖから＋２Ｖの範囲で変動する。例えば、書き込みビット線１０５の電位が０Ｖであれば、書き込みビット線１０５はキャパシタ１０３と容量結合するため、データ”１”が書き込まれていた場合には、ストレージノードＳＮの電位は０Ｖとなり、データ”０”が書き込まれていた場合には、ストレージノードＳＮの電位は＋１Ｖとなる。図３（Ａ）で書き込みビット線１０５の電位を０ＶとしたときにストレージノードＳＮの電位が、０Ｖあるいは＋１Ｖとなるのはこの理由からである。
【００４１】
なお、書き込みビット線１０５の電位がさらに高くなれば、ストレージノードＳＮの電位もそれに応じて高くなる。例えば、書き込みビット線１０５の電位が＋２Ｖであれば、ストレージノードＳＮの電位は＋２Ｖあるいは＋３Ｖとなる。
【００４２】
すなわち、ストレージノードＳＮの電位は０Ｖから＋３Ｖの範囲で変動する。また、ソース線１０６の電位は＋１Ｖあるいは＋２Ｖとなる。また、読み出し線１０８の電位は、＋２Ｖに保っておく（図４（Ｂ）参照）。ストレージノードＳＮの電位が＋３Ｖとなるのは、書き込みビット線１０５の電位が＋２Ｖとなるときのみで、そのときソース線１０６、読み出し線１０８の電位はともに＋２Ｖ、であるので、読み出しトランジスタ１０７のソースとドレインの間に電流は流れない。
【００４３】
ストレージノードＳＮの電位が０Ｖあるいは＋１Ｖのときは読み出しトランジスタ１０７がオフである。ストレージノードＳＮの電位が＋２Ｖであるとき、ソース線１０６の電位が＋２Ｖであれば、やはり、読み出しトランジスタ１０７がオフである。
【００４４】
しかし、ストレージノードＳＮの電位が＋２Ｖかつ、ソース線１０６の電位が＋１Ｖのときもある。その際には、読み出しトランジスタ１０７はオンとなるが、高電位（＋２Ｖ）である読み出し線１０８からしきい値分だけ低下した電位（＋１Ｖ）がソース線１０６に出力されるため、実質的には読み出しトランジスタ１０７のソースとドレインの間に電流は流れない。
【００４５】
次に、読み出し方法について説明する。まず、書き込みビット線１０５の電位を低い電位（ここでは０Ｖ）とする。すると、ストレージノードＳＮの電位は書き込まれたデータに応じて０Ｖあるいは＋１Ｖとなる。また、ソース線１０６の電位を＋１Ｖとする。
【００４６】
次に、読み出し線１０８あるいはソース線１０６のいずれか一方をフローティングとする。ここでは読み出し線１０８をフローティングとし、その電位を＋２Ｖとする。この状態では読み出しトランジスタ１０７はオフ状態である（図５（Ａ）参照）。
【００４７】
さらに、書き込みビット線１０５の電位を制御して、読み出しトランジスタ１０７の状態を変更する。ここでは、書き込みビット線１０５の電位を＋１Ｖとする。すると、ストレージノードＳＮの電位は書き込まれていた電位に応じて、＋１Ｖあるいは＋２Ｖのいずれかとなる。
【００４８】
ストレージノードＳＮの電位が＋１Ｖの場合には、読み出し線１０８の電位は＋２Ｖから変わらない。一方、ストレージノードＳＮの電位が＋２Ｖの場合には、読み出し線１０８の電位は＋１Ｖまで低下する。すなわち、データ”１”を書き込まれていた場合には読み出し線１０８の電位は＋２Ｖとなり、データ”０”が書き込まれていた場合には読み出し線１０８の電位は＋１Ｖとなる（図５（Ｂ）参照）。以上のようにして、データを読み出せる。なお、以上のデータの読み出しの過程では、データが消失することはない。
【００４９】
以上の例では、キャパシタ１０３の容量が読み出しトランジスタ１０７のゲート容量に比較して十分に大きいものと仮定したが、従来のゲインセルメモリと同様に、本発明の一態様の半導体メモリ装置でも、キャパシタ１０３の容量は小さくすることで、より高速の書き込みを実行できる。
【００５０】
ただし、キャパシタ１０３の容量が読み出しトランジスタ１０７のゲート容量の１倍乃至１０倍という場合には、ストレージノードＳＮの電位は、読み出しトランジスタ１０７の状態（オンあるいはオフ）の影響を受けて変動し、上記のような単純な値とならないことがある。
【００５１】
なお、キャパシタ１０３（あるいはストレージノードＳＮ）に蓄積された電荷が放出されるまでの時間は容量と書き込みトランジスタ１０２のオフ抵抗に比例する。したがって、キャパシタ１０３の容量が小さな場合には、書き込みトランジスタ１０２のオフ抵抗をそれに応じて高くし、好ましくは１×１０１８Ω以上とすることが好ましい。
【００５２】
（実施の形態２）
本実施の形態の半導体メモリ装置のメモリセルは、図１の読み出しトランジスタ１０７の導電型を書き込みトランジスタ１０２と異なるものとしたものである。例えば、書き込みトランジスタ１０２がＮチャネル型であれば、読み出しトランジスタ１０７をＰチャネル型とする。
【００５３】
図６および図７を用いて本実施の形態の半導体メモリ装置の書き込み方法、読み出し方法の例について簡単に説明する。図６および図７には２つのメモリセル１０１＿１およびメモリセル１０１＿２を示す。メモリセル１０１＿１には書き込みビット線１０５＿１よりデータを入力し、メモリセル１０１＿２には書き込みビット線１０５＿２よりデータを入力する。以下の例では、メモリセル１０１＿１にデータを書き込んだ後、メモリセル１０１＿１からデータを読み出し、一方、メモリセル１０１＿２のデータはそのまま保持し、読み出さないものとする。
【００５４】
なお、理解を容易にするため、以下では電位等について具体的な数値を例示するが本発明はそれらに限定されるものではない。ここでは、データ”１”の時には、書き込みビット線１０５の電位を＋１Ｖ、データ”０”の時には、０Ｖとする。
【００５５】
書き込みトランジスタ１０２、読み出しトランジスタ１０７のしきい値は、それぞれ、＋０．５Ｖ、−０．５Ｖとする。また、キャパシタ１０３の容量は、読み出しトランジスタ１０７のゲート容量よりも十分に大きいものとする。以下の例では、メモリセル１０１＿１（左側のメモリセル）にのみデータの書き込みをおこない、メモリセル１０１＿２（右側のメモリセル）にはデータを書き込まないものとする。
【００５６】
書き込みワード線１０４の電位は、書き込みをおこなう場合以外は、書き込みトランジスタ１０２がオンとならないように十分に低い値（ここでは−１Ｖ）とする。最初に、書き込みビット線１０５＿１の電位を＋１Ｖとする。また、ソース線１０６＿１の電位は＋１Ｖとする。このとき、実施の形態１で説明したように、メモリセル１０１＿１のストレージノードＳＮの電位は、＋２Ｖあるいは＋１Ｖである。これは書き込まれているデータ（の電位）によって決定される。
【００５７】
また、書き込みビット線１０５＿２の電位を＋２Ｖ、ソース線１０６＿２の電位は＋２Ｖとする。実施の形態１で説明したように、メモリセル１０１＿２のストレージノードＳＮの電位は、＋２Ｖあるいは＋３Ｖである。また、読み出し線１０８の電位は＋１Ｖとする。
【００５８】
このとき、メモリセル１０１＿１の読み出しトランジスタも、メモリセル１０１＿２の読み出しトランジスタも、それらのゲートの電位が、ソースやドレインの電位と同じか高いのでオフである（図６（Ａ）参照）。
【００５９】
その状態で、書き込みワード線１０４の電位を＋２Ｖに上昇させると、メモリセル１０１＿１の書き込みトランジスタはオンとなるが、メモリセル１０１＿２の書き込みトランジスタはオフのままである。メモリセル１０１＿１のストレージノードＳＮの電位は＋１Ｖとなる。
【００６０】
次に、書き込みビット線１０５＿１の電位を書き込むデータに応じて＋１Ｖあるいは０Ｖとする。この場合、メモリセル１０１＿１のストレージノードＳＮの電位は＋１Ｖのままである。しかし、メモリセル１０１＿１のキャパシタの電極間に書き込みビット線１０５＿１の電位に応じた電位差が生じるため、キャパシタの第１の電極には、それに応じた電荷が保持される。データの書き込みをおこなわないメモリセル１０１＿２に接続する書き込みビット線１０５＿２の電位は＋２Ｖのままとする。（図６（Ｂ）参照）。
【００６１】
その後、書き込みワード線１０４の電位を−１Ｖに低下させて、メモリセル１０１＿１の書き込みトランジスタをオフとする。メモリセル１０１＿１のキャパシタの第１の電極に保持されていた電荷はメモリセル１０１＿１のストレージノードＳＮに保持される。以上により書き込みが終了する。
【００６２】
なお、書き込みビット線１０５＿１、書き込みビット線１０５＿２に接続する他のメモリセルへの書き込みのため、書き込みビット線１０５＿１、書き込みビット線１０５＿２の電位は０Ｖから＋２Ｖの間で変動する。そのため、メモリセル１０１＿１のストレージノードＳＮおよびメモリセル１０１＿２のストレージノードＳＮの電位は０Ｖから＋３Ｖの範囲で変動する。
【００６３】
しかし、上記の説明から明らかなように、データの書き込み時には書き込みビット線１０５とソース線１０６の電位は連動するため、一定の規則性がある。すなわち、ソース線１０６が＋２Ｖであれば書き込みビット線１０５の電位は＋２Ｖであり、したがって、ストレージノードＳＮの電位も＋２Ｖか＋３Ｖである。この場合、図６（Ｃ）のメモリセル１０１＿１に示されるように、読み出しトランジスタのゲートの電位が、ソースやドレインと同じか高いため読み出しトランジスタはオフである。
【００６４】
一方、ソース線１０６が＋１Ｖであれば書き込みビット線１０５の電位は０Ｖか＋１Ｖであり、したがって、ストレージノードＳＮの電位も０Ｖか＋２Ｖである。しかし、この場合には、ソース線１０６の電位（＋１Ｖ）と読み出し線１０８の電位（＋１Ｖ）が同じであるため、図６（Ｃ）のメモリセル１０１＿２に示されるように、読み出しトランジスタのソースとドレイン間に電流は流れない。
【００６５】
次に、読み出し方法について説明する。まず、書き込みビット線１０５＿１、書き込みビット線１０５＿２の電位を＋２Ｖ、ソース線１０６＿１、ソース線１０６＿２の電位を＋２Ｖとする。メモリセル１０１＿１のストレージノードＳＮおよびメモリセル１０１＿２のストレージノードＳＮの電位は書き込まれたデータに応じて＋２Ｖあるいは＋３Ｖとなる。
【００６６】
なお、ストレージノードＳＮの電位は、ソース線１０６の電位が＋２Ｖのときは＋２Ｖ以上、ソース線１０６の電位が＋１Ｖのときは０Ｖあるいは＋１Ｖであるので、読み出し線１０８の電位が＋１Ｖ以下であれば、ストレージノードＳＮの電位に関わらず、メモリセル１０１＿１の読み出しトランジスタおよびメモリセル１０１＿２の読み出しトランジスタはオフである（ソースとドレイン間が等電位でその間に電流が流れない場合も含む）。
【００６７】
ここではソース線１０６、書き込みビット線１０５の電位はいずれも＋２Ｖであるのでメモリセル１０１＿１の読み出しトランジスタおよびメモリセル１０１＿２の読み出しトランジスタはオフであるので、読み出し線１０８の電位を０Ｖとし、読み出し線１０８をフローティングとする（図７（Ａ）参照）。
【００６８】
実施の形態１では、読み出し線１０８をフローティングとするために、全ての書き込みビット線１０５の電位を一度、０Ｖにまで低下させる必要があったが、本実施の形態ではその必要がないため、消費電力を削減できる。
【００６９】
例えば、ある期間において、ある書き込みビット線に接続するメモリセルに書き込む必要も読み出す必要もないのであれば、書き込みビット線とソース線を＋２Ｖに維持し続けると消費電力が最小となる。
【００７０】
実施の形態１では、書き換えや読み出しの必要がないメモリセルであっても、一度、読み出し線１０８をある電位（０Ｖ）とするために、書き込みビット線の電位を一度、０Ｖ（あるいはそれ以下）とする必要があり、そのため、電力を消費する。
【００７１】
これに対し、本実施の形態では、書き込みビット線１０５＿２の電位は＋２Ｖとしたままでも読み出し線１０８の電位を０Ｖとできるので、消費電力を低減できる。
【００７２】
次に、書き込みビット線１０５＿１の電位を０Ｖ、ソース線１０６＿１の電位を＋１Ｖとする。メモリセル１０１＿１のストレージノードＳＮの電位は０Ｖあるいは＋１Ｖとなる。したがって、メモリセル１０１＿１の読み出しトランジスタはストレージノードＳＮの電位によって状態が異なる。
【００７３】
メモリセル１０１＿１のストレージノードＳＮの電位が＋１Ｖの場合には、読み出しトランジスタがオフであるので、読み出し線１０８の電位は０Ｖから変わらない。一方、ストレージノードＳＮの電位が０Ｖの場合には、読み出し線１０８の電位は＋１Ｖまで上昇する。すなわち、データ”１”が書き込まれていた場合には読み出し線１０８の電位は＋１Ｖとなり、データ”０”が書き込まれていた場合には読み出し線１０８の電位は０Ｖとなる。
【００７４】
一方、書き込みビット線１０５＿２、ソース線１０６＿２の電位は＋２Ｖを維持する。メモリセル１０１＿２のストレージノードＳＮの電位は＋２Ｖあるいは＋３Ｖとなる。したがって、メモリセル１０１＿２の読み出しトランジスタはオフである（図７（Ｂ）参照）。
【００７５】
以上のようにして、データを読み出せる。なお、以上のデータの読み出しの過程では、データが消失することはない。読み出し終了後は、読み出し線の電位は＋１Ｖとする。
【００７６】
上記においては、ソース線１０６＿１の電位を＋１Ｖ、読み出し線１０８の電位を０Ｖとして読み出しをおこなったが、逆にソース線１０６＿１の電位を０Ｖ、読み出し線１０８の電位を＋１Ｖとして読み出しをおこなうこともできる。以下、その例について説明する。
【００７７】
読み出し開始時点では、書き込みビット線１０５の電位と、ソース線１０６の電位をともに＋２Ｖ、読み出し線１０８の電位を０Ｖとする。次に、読み出し線１０８の電位を＋１Ｖとする。また、ソース線１０６はフローティングとする。このとき、メモリセル１０１＿１の読み出しトランジスタも、メモリセル１０１＿２の読み出しトランジスタも、それらのゲートの電位が、ソースやドレインの電位と同じか高いのでオフである。
【００７８】
次にデータを読み出すメモリセル１０１＿１に接続する書き込みビット線１０５＿１、ソース線１０６＿１の電位をともに０Ｖとする。このとき、メモリセル１０１＿１のストレージノードＳＮの電位は、書き込まれているデータに応じて、＋１Ｖあるいは０Ｖである。
【００７９】
ストレージノードＳＮの電位が＋１Ｖの場合には、メモリセル１０１＿１の読み出しトランジスタはオフであるので、ソース線１０６＿１の電位は０Ｖのままである。一方、ストレージノードＳＮの電位が０Ｖの場合には、メモリセル１０１＿１の読み出しトランジスタはオンとなるので、ソース線１０６＿１の電位は＋１Ｖまで上昇する。（図７（Ｃ）参照）。
【００８０】
以上のようにして、データを読み出せる。なお、以上のデータの読み出しの過程では、データが消失することはない。読み出し終了後は、読み出し線の電位を０Ｖとする。
【００８１】
（実施の形態３）
本実施の形態では、上記の実施の形態で説明した半導体メモリ装置の作製工程について図８乃至図１０を用いて概略を説明する。図８及び図９は断面模式図であり、図１０はそれらの構造物の一部を上方より見た模式図である。なお、図１０の一点鎖線Ａ−Ｂの断面が、図８および図９に相当する。なお、工程の一部の詳細は公知の半導体作製技術あるいは特許文献２を参照できる。
【００８２】
＜図８（Ａ）＞
シリコン、ガリウム砒素、ガリウム燐、またはゲルマニウム等の半導体よりなる基板１１０の表面に素子分離領域１１１等を形成する。さらに、読み出しトランジスタのゲートである読み出しゲート１１２＿１および読み出しゲート１１２＿２を形成し、不純物領域１１３＿１乃至不純物領域１１３＿４を形成する。
【００８３】
不純物領域１１３＿１および不純物領域１１３＿３は実施の形態１あるいは実施の形態２で示したソース線となる。これらは後述する書き込みビット線と平行となるように形成するとよく、すなわち、図面の手前から奥行き方向に拡がっているとよい。
【００８４】
なお、不純物領域１１３＿１乃至不純物領域１１３＿４をソース線や読み出し線として使用する場合には、抵抗が低い方が好ましいため、公知のサリサイド（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）技術等を用いて、表面にシリサイド層を設けるとよい。
【００８５】
さらに、第１層間絶縁物１１５を形成後、第１接続電極１１４＿１および第１接続電極１１４＿２を形成し、これらをエッチングしつつ平坦化し、読み出しゲート１１２＿１および読み出しゲート１１２＿２の上面が露出するようにする。この段階を上方より見た様子を図１０（Ａ）に示す。図１０（Ａ）には、素子分離領域１１１、読み出しゲート１１２、不純物領域１１３、第１接続電極１１４を示す。
【００８６】
＜図８（Ｂ）＞
半導体層１１６＿１および半導体層１１６＿２と、その上のゲート絶縁物１１７を形成する。半導体層１１６＿１および半導体層１１６＿２に用いる半導体としては、各種半導体を用いることができるが、バンドギャップが２．５電子ボルト以上のもので、かつ、キャリア濃度が１０１４ｃｍ−３以下のものを用いることが好ましい。その目的のためには半導体層として酸化物半導体を用いることが好ましい。
【００８７】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００８８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００８９】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＳｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００９０】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００９１】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００９２】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。詳細は特許文献２を参照できる。
【００９３】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００９４】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００９５】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００９６】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下の表面上に形成するとよい。
【００９７】
ここで、半導体層１１６＿１は読み出しゲート１１２＿１および第１接続電極１１４＿１、半導体層１１６＿２は読み出しゲート１１２＿２および第１接続電極１１４＿２と接触する。すなわち、読み出しゲート１１２＿１は半導体層１１６＿１をチャネルとする第１のトランジスタのドレイン電極となり、読み出しゲート１１２＿２は半導体層１１６＿２をチャネルとする第２のトランジスタのドレイン電極となり、第１接続電極１１４＿１は第１のトランジスタのソースとなり、第１接続電極１１４＿２は第２のトランジスタのソースとなる。
【００９８】
さらに、書き込みワード線１０４＿１および書き込みワード線１０４＿２を形成する。これらの上面には絶縁性材料でエッチングストッパ１１８を設けると、配線間ショートを防止する上で効果がある。書き込みワード線１０４の側面に側壁を設けることも配線間ショートを防止する上で効果がある。なお、半導体層１１６に書き込みワード線１０４やその側壁をマスクとして何らかの不純物を導入し、選択的に導電性を高めてもよい。この段階を上方より見た様子を図１０（Ｂ）に示す。図１０（Ｂ）には、半導体層１１６、書き込みワード線１０４を示す。
【００９９】
＜図９（Ａ）＞
第２層間絶縁物１２０を形成し、これに、半導体層１１６＿１および半導体層１１６＿２に達するコンタクトホールを形成し、第２接続電極１１９＿１乃至第２接続電極１１９＿４を形成する。さらに、第２層間絶縁物１２０上にソース線１０６を形成する。この段階を上方より見た様子を図１０（Ｃ）に示す。図１０（Ｃ）には、ソース線１０６を示す。図１０（Ｃ）より明らかであるが、ソース線１０６は書き込みワード線１０４に交差する。
【０１００】
＜図９（Ｂ）＞
第３層間絶縁物１２３中および上に第３接続電極１２１＿１および第３接続電極１２１＿２、キャパシタ電極１２２＿１、キャパシタ電極１２２＿２、書き込みビット線１０５等を形成する。これらの作製に関しては、公知のスタック型キャパシタの作製方法を参照できる。書き込みビット線１０５はソース線１０６と平行に形成する。
【０１０１】
以上の工程により、メモリセル１０１＿１、メモリセル１０１＿２を形成できる。メモリセル１０１＿２はメモリセル１０１＿１と同じソース線に接続する。
【符号の説明】
【０１０２】
１０１ メモリセル
１０２ 書き込みトランジスタ
１０３ キャパシタ
１０４ 書き込みワード線
１０５ 書き込みビット線
１０６ ソース線
１０７ 読み出しトランジスタ
１０８ 読み出し線
１１０ 基板
１１１ 素子分離領域
１１２ 読み出しゲート
１１３ 不純物領域
１１４ 第１接続電極
１１５ 第１層間絶縁物
１１６ 半導体層
１１７ ゲート絶縁物
１１８ エッチングストッパ
１１９ 第２接続電極
１２０ 第２層間絶縁物
１２１ 第３接続電極
１２２ キャパシタ電極
１２３ 第３層間絶縁物
２０１ メモリセル
２０２ 書き込みトランジスタ
２０３ キャパシタ
２０４ 書き込みワード線
２０５ ビット線
２０６ ソース線
２０７ 読み出しトランジスタ
２０８ 読み出しワード線
ＳＮ ストレージノード
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置に関する。
【背景技術】
【０００２】
１つのトランジスタと１つのキャパシタを用いてメモリセルを形成する１Ｔ１Ｃ型ＤＲＡＭは、原理的に無制限に書き込みでき、さらに、書き込み読み出しの速度も比較的高速でおこなえるため、多くの電子機器で使用されている（特許文献１、特許文献４参照）。しかしながら、１Ｔ１Ｃ型ＤＲＡＭは、蓄積した電荷をそのままビット線に放出して電位の変動を測定することでデータの読み出しをおこなうため、キャパシタの容量を一定以上とすることが求められ、回路の微細化によって必要な容量を確保することが困難となりつつある。
【０００３】
これに対し、２つのトランジスタと１つのキャパシタを用いてメモリセルを形成するゲインセル型ＤＲＡＭは、キャパシタの容量が小さくとも読み出しトランジスタで電荷量を増幅してビット線に供給できるため、キャパシタを小さくすることが可能とされる。（特許文献２、特許文献３参照）。
【０００４】
図２に従来のゲインセル型ＤＲＡＭのメモリセルの回路図を示す。メモリセル２０１は、書き込みトランジスタ２０２、キャパシタ２０３を有し、書き込みトランジスタ２０２のゲートは書き込みワード線２０４に接続する。また、書き込みトランジスタ２０２のドレインはビット線２０５に、ソースはキャパシタ２０３の第１の電極（キャパシタ電極）に接続し、キャパシタ２０３の第２の電極は読み出しワード線２０８に接続する。
【０００５】
また、書き込みトランジスタ２０２のソースとキャパシタ２０３の第１の電極は、読み出しトランジスタ２０７のゲートに接続する。さらに、読み出しトランジスタ２０７のドレインはビット線２０５に、ソースはソース線２０６にそれぞれ接続する。
【０００６】
メモリセル２０１にデータを書き込むには、ビット線２０５の電位をデータに応じた値とした状態で、書き込みワード線２０４の電位を制御して、書き込みトランジスタ２０２をオンとすることにより、キャパシタ２０３を充電する。その後、書き込みワード線２０４の電位を制御して、書き込みトランジスタ２０２をオフとする。このとき、書き込みトランジスタ２０２のソースとキャパシタ２０３の第１の電極の接続点（ストレージノードＳＮ）の電位はデータに応じた値となる。
【０００７】
また、メモリセル２０１からデータを読み出すには、ビット線２０５を一定の電位のフローティング状態とし、読み出しワード線２０８の電位を制御して、ストレージノードＳＮの電位を調整し、読み出しトランジスタ２０７の状態を変化させる。このとき、読み出しトランジスタ２０７がオンであれば、ビット線２０５に蓄積されている電荷量が変動して、ビット線２０５の電位が変動することを測定する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第５８０２０００号明細書
【特許文献２】米国特許第７４６８９０１号明細書
【特許文献３】米国特許出願公開第２０１１／０１０１３５１号明細書
【特許文献４】米国特許第５７６４５６２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の一態様は、従来よりも構造が単純な半導体メモリ装置やその他の半導体装置とそのための駆動方法あるいは作製方法を提供することを課題とする。また、本発明の一態様は、従来よりも集積度を高めることのできる半導体メモリ装置やその他の半導体装置とそのための駆動方法あるいは作製方法を提供することを課題とする。
【００１０】
また、本発明の一態様は、従来よりも消費電力の少ない半導体メモリ装置やその他の半導体装置とそのための駆動方法あるいは作製方法を提供することを課題とする。また、本発明の一態様は、従来よりも作製工程数の少ない半導体メモリ装置やその他の半導体装置とそのための駆動方法あるいは作製方法を提供することを課題とする。
【００１１】
また、本発明の一態様は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００１２】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００１３】
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００１４】
なお、「等しい」や「同一」、「同じ」という用語は厳密に数量・形状等が一致する場合のみを指すわけではなく、実用上、許容できる程度の差異を有する場合にも適用できる。例えば、仮にソースの電位がドレインの電位より０．１Ｖ低かったとしても、その差異によって動作が著しく妨げられることがなければ、「ソースとドレインの電位が等しい」と表現する。
【００１５】
本発明の一態様は、書き込みビット線と書き込みワード線とメモリセルを有する半導体メモリ装置であって、各メモリセルは、書き込みトランジスタと読み出しトランジスタとキャパシタを有し、各メモリセルの書き込みトランジスタのゲートとドレインとソースは、それぞれ、書き込みワード線とキャパシタの電極の一とソース線に接続することを特徴とする半導体メモリ装置である。
【００１６】
また、本発明の一態様は、書き込みビット線と書き込みワード線とメモリセルを有する半導体メモリ装置であって、各メモリセルは、書き込みトランジスタと読み出しトランジスタとキャパシタを有し、各メモリセルの書き込みトランジスタのゲートは書き込みワード線に、キャパシタの電極の一は書き込みトランジスタのドレインに、キャパシタの電極の他は書き込みビット線の一に接続することを特徴とする半導体メモリ装置である。
【００１７】
ソース線は書き込みビット線と平行に形成されていてもよい。また、メモリセルのキャパシタの容量は、書き込みトランジスタのゲート容量の１倍乃至１０倍としてもよい。その際には、書き込みトランジスタのオフ抵抗は１×１０１８Ω以上とすることが好ましい。
【００１８】
また、本発明の一態様は、上記の半導体メモリ装置において、一のデータ（例えば、データ”１”）の書き込み直後と他のデータ（例えば、データ”０”）の書き込み直後とで書き込みトランジスタのドレインおよびソースの電位が等しい半導体メモリ装置の駆動方法である。
【発明の効果】
【００１９】
上記の構成を有する半導体メモリ装置により、従来よりも構造が単純な半導体メモリ装置やその他の半導体装置とそのための駆動方法が提供される。また、従来よりも集積度を高めることのできる半導体メモリ装置やその他の半導体装置とそのための駆動方法が提供される。従来よりも消費電力の少ない半導体メモリ装置やその他の半導体装置とそのための駆動方法あるいは作製方法が提供される。また、従来よりも作製工程数の少ない半導体メモリ装置やその他の半導体装置とそのための駆動方法が提供される。なお、本発明の効果は、以下の実施の形態でより詳細に説明される。
【図面の簡単な説明】
【００２０】
【図１】本発明の半導体メモリ装置の例を示す回路図である。
【図２】従来の（ゲインセル）半導体メモリ装置の例を示す図である。
【図３】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図４】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図５】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図６】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図７】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図８】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図９】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１０】本発明の半導体メモリ装置の構造および作製工程の例を示す図である。
【発明を実施するための形態】
【００２１】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
なお、実施の形態では、オン状態であるトランジスタには○印を、オフ状態であるトランジスタには×印をその記号に重ねて表記する。なお、読み出しトランジスタに関しては、そのソースとドレインが等電位であるためにその間に電流が流れない状態もオフ状態として扱うことがある。
【００２３】
なお、同じ機能を有するもの、同じ材質のもの、あるいは同時に形成されるものを指す場合には、同じ符号を用いることがあるが、特に、その中でも区別する必要があるときには、符号に「＿１」、「＿２」等を付記して表示することがある。例えば、同じ材料で複数の読み出しゲート１１２が形成されている場合、図面では、それらの個々に、「１１２＿１」、「１１２＿２」等の符号を付す。そして、明細書中で読み出しゲートを総称するときには、「読み出しゲート１１２」と表記するが、その中の１つを他と区別する場合には、「読み出しゲート１１２＿１」というように表記することがある。
【００２４】
（実施の形態１）
本実施の形態の半導体メモリ装置のメモリセルの回路図を図１に示す。メモリセル１０１は、１つの書き込みトランジスタ１０２と１つの読み出しトランジスタ１０７と１つのキャパシタ１０３とを有し、書き込みトランジスタ１０２のゲートは書き込みワード線１０４に接続し、書き込みトランジスタ１０２のソースはソース線１０６に接続する。
【００２５】
また、キャパシタ１０３の第１の電極は書き込みトランジスタ１０２のドレインと接続する。このノードをストレージノードＳＮという。また、キャパシタ１０３の第２の電極は書き込みビット線１０５と接続する。
【００２６】
さらに、読み出しトランジスタ１０７のゲートはストレージノードＳＮに接続し、読み出しトランジスタ１０７のドレインは読み出し線１０８に、ソースはソース線１０６に接続する。なお、読み出し線１０８はソース線１０６と直交するように配置するとよい。
【００２７】
図では、ソース線１０６が書き込みビット線１０５と平行である様子を示すが、これに限られず、ソース線１０６が書き込みワード線１０４と平行であってもよい。ソース線１０６が書き込みワード線１０４と平行であると、配線を集積化する上で効果的である。一方、ソース線１０６が書き込みビット線１０５と平行であると、後述する理由からメモリセル単位で書き込みトランジスタのオンオフを制御できる。
【００２８】
なお、ソース線１０６を書き込みビット線１０５と平行に形成するには、例えば、特許文献１に記載されているような方法を用いることもできる。
【００２９】
次に、図３乃至図５を用いて図１の回路構成を有するメモリセル１０１の書き込み方法、読み出し方法の例について簡単に説明する。なお、理解を容易にするため、以下では電位等について具体的な数値を例示するが本発明はそれらに限定されるものではない。
【００３０】
ここでは、データ”１”のときには、書き込みビット線１０５の電位を＋１Ｖ、データ”０”の時には、０Ｖとする。また、書き込みトランジスタ１０２、読み出しトランジスタ１０７ともＮチャネル型とし、書き込みトランジスタ１０２のしきい値を＋０．５Ｖ、読み出しトランジスタ１０７のしきい値を＋１Ｖとする。なお、書き込みトランジスタ１０２、読み出しトランジスタ１０７の導電型は任意に設定できる。また、ここでは、キャパシタ１０３の容量は、読み出しトランジスタ１０７のゲート容量よりも十分に大きいものとする。その他、図示されていない寄生容量等は無視する。
【００３１】
書き込みワード線１０４の電位は、書き込みをおこなう場合以外は、書き込みトランジスタ１０２がオンとならないように十分に低い値（ここでは−１Ｖ）とする。最初に、書き込みビット線１０５の電位を０Ｖとする。このとき、ストレージノードＳＮの電位は、＋１Ｖあるいは０Ｖである。これは書き込まれているデータ（の電位）によって決定される。また、ソース線１０６の電位を＋１Ｖ、読み出し線１０８の電位は＋２Ｖとする。
【００３２】
その状態で、書き込みワード線１０４の電位を＋２Ｖに上昇させて、書き込みトランジスタ１０２をオンとする。すると、ストレージノードＳＮの電位は＋１Ｖとなる。このとき、読み出しトランジスタ１０７はオフである（図３（Ａ）参照）。
【００３３】
次に、書き込みビット線１０５の電位を書き込むデータに応じて＋１Ｖあるいは０Ｖとする。この場合、ストレージノードＳＮの電位は＋１Ｖのままである。しかし、キャパシタ１０３の電極間に書き込みビット線１０５の電位に応じた電位差が生じるため、キャパシタ１０３の第１の電極には、それに応じた電荷が保持される（図３（Ｂ）参照）。
【００３４】
その後、書き込みワード線１０４の電位を−１Ｖに低下させて、書き込みトランジスタ１０２をオフとする。キャパシタ１０３の第１の電極に保持されていた電荷はストレージノードＳＮに保持される。以上により書き込みが終了する。
【００３５】
なお、書き込みビット線１０５の電位を＋２Ｖとすると、ストレージノードＳＮの電位は＋２Ｖあるいは＋３Ｖとなる。さらに、ソース線１０６の電位を＋２Ｖに上昇させ、次いで、書き込みワード線１０４の電位を−１Ｖから＋２Ｖに上昇させる（図４（Ａ）参照）と、書き込みトランジスタ１０２のゲートの電位（＋２Ｖ）は、ソースやドレインのいずれの電位よりも高くないので、オフの状態を保つ。すなわち、書き込みビット線１０５の電位を＋２Ｖ、ソース線１０６の電位を＋２Ｖというように、ともに十分に高い電位とするとデータを書き込むことができない。
【００３６】
従来のゲインセルメモリでは、１つのメモリセルのデータを書き換えるために、そのメモリセルの接続する書き込みワード線の電位を上げると同じ書き込みワード線に接続する他のメモリセルの書き込みトランジスタもオンとなるので、他のメモリセルに保持されていたデータが消えてしまうという問題があった。この問題は従来の構造のゲインセルメモリでは解決することは困難であったが、上記の説明から明らかなように、本発明の一態様では、書き込みビット線１０５と書き込みビット線１０５と平行に配置されるソース線１０６の電位を設定することで不要なメモリセルのデータの消失を防止できる。
【００３７】
すなわち、書き込みをおこなうメモリセルの接続する書き込みビット線とソース線のみある低い電位（図３（Ａ）の場合では書き込みビット線は０Ｖ、ソース線は＋１Ｖ）とし、その後、書き込みワード線の電位を所定の値（図３（Ａ）の場合では＋２Ｖ）とし、さらに、書き込みビット線の電位をデータの電位とすることで、データを書き込める。
【００３８】
一方、それ以外の書き込みビット線およびソース線をある高い電位（図４（Ａ）の場合ではともに＋２Ｖ）に保っておけば、書き込みワード線の電位が所定の値（＋２Ｖ）となった場合でも、書き込みトランジスタがオフ状態を保つので、それらのメモリセルではデータの消失はおこらない。
【００３９】
このことは消費電力を低減する上で好ましい。従来のように書き込みの際に不要なメモリセルのデータまで消失してしまうと、それを補う必要が生じるが、そのためにそれらに接続するビット線の電位を変動させる必要がある。電位の変動は電力を消費するが、上記の説明から明らかなように、本発明の一態様では、書き換えのある書き込みビット線のみ電位が変動するため、著しく消費電力を低減できる。
【００４０】
さて、書き込みが終了すると書き込みワード線１０４は上述のとおり十分に低い電位（−１Ｖ）に保持する。この状態では、書き込みビット線１０５の電位は０Ｖから＋２Ｖの範囲で変動する。例えば、書き込みビット線１０５の電位が０Ｖであれば、書き込みビット線１０５はキャパシタ１０３と容量結合するため、データ”１”が書き込まれていた場合には、ストレージノードＳＮの電位は０Ｖとなり、データ”０”が書き込まれていた場合には、ストレージノードＳＮの電位は＋１Ｖとなる。図３（Ａ）で書き込みビット線１０５の電位を０ＶとしたときにストレージノードＳＮの電位が、０Ｖあるいは＋１Ｖとなるのはこの理由からである。
【００４１】
なお、書き込みビット線１０５の電位がさらに高くなれば、ストレージノードＳＮの電位もそれに応じて高くなる。例えば、書き込みビット線１０５の電位が＋２Ｖであれば、ストレージノードＳＮの電位は＋２Ｖあるいは＋３Ｖとなる。
【００４２】
すなわち、ストレージノードＳＮの電位は０Ｖから＋３Ｖの範囲で変動する。また、ソース線１０６の電位は＋１Ｖあるいは＋２Ｖとなる。また、読み出し線１０８の電位は、＋２Ｖに保っておく（図４（Ｂ）参照）。ストレージノードＳＮの電位が＋３Ｖとなるのは、書き込みビット線１０５の電位が＋２Ｖとなるときのみで、そのときソース線１０６、読み出し線１０８の電位はともに＋２Ｖ、であるので、読み出しトランジスタ１０７のソースとドレインの間に電流は流れない。
【００４３】
ストレージノードＳＮの電位が０Ｖあるいは＋１Ｖのときは読み出しトランジスタ１０７がオフである。ストレージノードＳＮの電位が＋２Ｖであるとき、ソース線１０６の電位が＋２Ｖであれば、やはり、読み出しトランジスタ１０７がオフである。
【００４４】
しかし、ストレージノードＳＮの電位が＋２Ｖかつ、ソース線１０６の電位が＋１Ｖのときもある。その際には、読み出しトランジスタ１０７はオンとなるが、高電位（＋２Ｖ）である読み出し線１０８からしきい値分だけ低下した電位（＋１Ｖ）がソース線１０６に出力されるため、実質的には読み出しトランジスタ１０７のソースとドレインの間に電流は流れない。
【００４５】
次に、読み出し方法について説明する。まず、書き込みビット線１０５の電位を低い電位（ここでは０Ｖ）とする。すると、ストレージノードＳＮの電位は書き込まれたデータに応じて０Ｖあるいは＋１Ｖとなる。また、ソース線１０６の電位を＋１Ｖとする。
【００４６】
次に、読み出し線１０８あるいはソース線１０６のいずれか一方をフローティングとする。ここでは読み出し線１０８をフローティングとし、その電位を＋２Ｖとする。この状態では読み出しトランジスタ１０７はオフ状態である（図５（Ａ）参照）。
【００４７】
さらに、書き込みビット線１０５の電位を制御して、読み出しトランジスタ１０７の状態を変更する。ここでは、書き込みビット線１０５の電位を＋１Ｖとする。すると、ストレージノードＳＮの電位は書き込まれていた電位に応じて、＋１Ｖあるいは＋２Ｖのいずれかとなる。
【００４８】
ストレージノードＳＮの電位が＋１Ｖの場合には、読み出し線１０８の電位は＋２Ｖから変わらない。一方、ストレージノードＳＮの電位が＋２Ｖの場合には、読み出し線１０８の電位は＋１Ｖまで低下する。すなわち、データ”１”を書き込まれていた場合には読み出し線１０８の電位は＋２Ｖとなり、データ”０”が書き込まれていた場合には読み出し線１０８の電位は＋１Ｖとなる（図５（Ｂ）参照）。以上のようにして、データを読み出せる。なお、以上のデータの読み出しの過程では、データが消失することはない。
【００４９】
以上の例では、キャパシタ１０３の容量が読み出しトランジスタ１０７のゲート容量に比較して十分に大きいものと仮定したが、従来のゲインセルメモリと同様に、本発明の一態様の半導体メモリ装置でも、キャパシタ１０３の容量は小さくすることで、より高速の書き込みを実行できる。
【００５０】
ただし、キャパシタ１０３の容量が読み出しトランジスタ１０７のゲート容量の１倍乃至１０倍という場合には、ストレージノードＳＮの電位は、読み出しトランジスタ１０７の状態（オンあるいはオフ）の影響を受けて変動し、上記のような単純な値とならないことがある。
【００５１】
なお、キャパシタ１０３（あるいはストレージノードＳＮ）に蓄積された電荷が放出されるまでの時間は容量と書き込みトランジスタ１０２のオフ抵抗に比例する。したがって、キャパシタ１０３の容量が小さな場合には、書き込みトランジスタ１０２のオフ抵抗をそれに応じて高くし、好ましくは１×１０１８Ω以上とすることが好ましい。
【００５２】
（実施の形態２）
本実施の形態の半導体メモリ装置のメモリセルは、図１の読み出しトランジスタ１０７の導電型を書き込みトランジスタ１０２と異なるものとしたものである。例えば、書き込みトランジスタ１０２がＮチャネル型であれば、読み出しトランジスタ１０７をＰチャネル型とする。
【００５３】
図６および図７を用いて本実施の形態の半導体メモリ装置の書き込み方法、読み出し方法の例について簡単に説明する。図６および図７には２つのメモリセル１０１＿１およびメモリセル１０１＿２を示す。メモリセル１０１＿１には書き込みビット線１０５＿１よりデータを入力し、メモリセル１０１＿２には書き込みビット線１０５＿２よりデータを入力する。以下の例では、メモリセル１０１＿１にデータを書き込んだ後、メモリセル１０１＿１からデータを読み出し、一方、メモリセル１０１＿２のデータはそのまま保持し、読み出さないものとする。
【００５４】
なお、理解を容易にするため、以下では電位等について具体的な数値を例示するが本発明はそれらに限定されるものではない。ここでは、データ”１”の時には、書き込みビット線１０５の電位を＋１Ｖ、データ”０”の時には、０Ｖとする。
【００５５】
書き込みトランジスタ１０２、読み出しトランジスタ１０７のしきい値は、それぞれ、＋０．５Ｖ、−０．５Ｖとする。また、キャパシタ１０３の容量は、読み出しトランジスタ１０７のゲート容量よりも十分に大きいものとする。以下の例では、メモリセル１０１＿１（左側のメモリセル）にのみデータの書き込みをおこない、メモリセル１０１＿２（右側のメモリセル）にはデータを書き込まないものとする。
【００５６】
書き込みワード線１０４の電位は、書き込みをおこなう場合以外は、書き込みトランジスタ１０２がオンとならないように十分に低い値（ここでは−１Ｖ）とする。最初に、書き込みビット線１０５＿１の電位を＋１Ｖとする。また、ソース線１０６＿１の電位は＋１Ｖとする。このとき、実施の形態１で説明したように、メモリセル１０１＿１のストレージノードＳＮの電位は、＋２Ｖあるいは＋１Ｖである。これは書き込まれているデータ（の電位）によって決定される。
【００５７】
また、書き込みビット線１０５＿２の電位を＋２Ｖ、ソース線１０６＿２の電位は＋２Ｖとする。実施の形態１で説明したように、メモリセル１０１＿２のストレージノードＳＮの電位は、＋２Ｖあるいは＋３Ｖである。また、読み出し線１０８の電位は＋１Ｖとする。
【００５８】
このとき、メモリセル１０１＿１の読み出しトランジスタも、メモリセル１０１＿２の読み出しトランジスタも、それらのゲートの電位が、ソースやドレインの電位と同じか高いのでオフである（図６（Ａ）参照）。
【００５９】
その状態で、書き込みワード線１０４の電位を＋２Ｖに上昇させると、メモリセル１０１＿１の書き込みトランジスタはオンとなるが、メモリセル１０１＿２の書き込みトランジスタはオフのままである。メモリセル１０１＿１のストレージノードＳＮの電位は＋１Ｖとなる。
【００６０】
次に、書き込みビット線１０５＿１の電位を書き込むデータに応じて＋１Ｖあるいは０Ｖとする。この場合、メモリセル１０１＿１のストレージノードＳＮの電位は＋１Ｖのままである。しかし、メモリセル１０１＿１のキャパシタの電極間に書き込みビット線１０５＿１の電位に応じた電位差が生じるため、キャパシタの第１の電極には、それに応じた電荷が保持される。データの書き込みをおこなわないメモリセル１０１＿２に接続する書き込みビット線１０５＿２の電位は＋２Ｖのままとする。（図６（Ｂ）参照）。
【００６１】
その後、書き込みワード線１０４の電位を−１Ｖに低下させて、メモリセル１０１＿１の書き込みトランジスタをオフとする。メモリセル１０１＿１のキャパシタの第１の電極に保持されていた電荷はメモリセル１０１＿１のストレージノードＳＮに保持される。以上により書き込みが終了する。
【００６２】
なお、書き込みビット線１０５＿１、書き込みビット線１０５＿２に接続する他のメモリセルへの書き込みのため、書き込みビット線１０５＿１、書き込みビット線１０５＿２の電位は０Ｖから＋２Ｖの間で変動する。そのため、メモリセル１０１＿１のストレージノードＳＮおよびメモリセル１０１＿２のストレージノードＳＮの電位は０Ｖから＋３Ｖの範囲で変動する。
【００６３】
しかし、上記の説明から明らかなように、データの書き込み時には書き込みビット線１０５とソース線１０６の電位は連動するため、一定の規則性がある。すなわち、ソース線１０６が＋２Ｖであれば書き込みビット線１０５の電位は＋２Ｖであり、したがって、ストレージノードＳＮの電位も＋２Ｖか＋３Ｖである。この場合、図６（Ｃ）のメモリセル１０１＿１に示されるように、読み出しトランジスタのゲートの電位が、ソースやドレインと同じか高いため読み出しトランジスタはオフである。
【００６４】
一方、ソース線１０６が＋１Ｖであれば書き込みビット線１０５の電位は０Ｖか＋１Ｖであり、したがって、ストレージノードＳＮの電位も０Ｖか＋２Ｖである。しかし、この場合には、ソース線１０６の電位（＋１Ｖ）と読み出し線１０８の電位（＋１Ｖ）が同じであるため、図６（Ｃ）のメモリセル１０１＿２に示されるように、読み出しトランジスタのソースとドレイン間に電流は流れない。
【００６５】
次に、読み出し方法について説明する。まず、書き込みビット線１０５＿１、書き込みビット線１０５＿２の電位を＋２Ｖ、ソース線１０６＿１、ソース線１０６＿２の電位を＋２Ｖとする。メモリセル１０１＿１のストレージノードＳＮおよびメモリセル１０１＿２のストレージノードＳＮの電位は書き込まれたデータに応じて＋２Ｖあるいは＋３Ｖとなる。
【００６６】
なお、ストレージノードＳＮの電位は、ソース線１０６の電位が＋２Ｖのときは＋２Ｖ以上、ソース線１０６の電位が＋１Ｖのときは０Ｖあるいは＋１Ｖであるので、読み出し線１０８の電位が＋１Ｖ以下であれば、ストレージノードＳＮの電位に関わらず、メモリセル１０１＿１の読み出しトランジスタおよびメモリセル１０１＿２の読み出しトランジスタはオフである（ソースとドレイン間が等電位でその間に電流が流れない場合も含む）。
【００６７】
ここではソース線１０６、書き込みビット線１０５の電位はいずれも＋２Ｖであるのでメモリセル１０１＿１の読み出しトランジスタおよびメモリセル１０１＿２の読み出しトランジスタはオフであるので、読み出し線１０８の電位を０Ｖとし、読み出し線１０８をフローティングとする（図７（Ａ）参照）。
【００６８】
実施の形態１では、読み出し線１０８をフローティングとするために、全ての書き込みビット線１０５の電位を一度、０Ｖにまで低下させる必要があったが、本実施の形態ではその必要がないため、消費電力を削減できる。
【００６９】
例えば、ある期間において、ある書き込みビット線に接続するメモリセルに書き込む必要も読み出す必要もないのであれば、書き込みビット線とソース線を＋２Ｖに維持し続けると消費電力が最小となる。
【００７０】
実施の形態１では、書き換えや読み出しの必要がないメモリセルであっても、一度、読み出し線１０８をある電位（０Ｖ）とするために、書き込みビット線の電位を一度、０Ｖ（あるいはそれ以下）とする必要があり、そのため、電力を消費する。
【００７１】
これに対し、本実施の形態では、書き込みビット線１０５＿２の電位は＋２Ｖとしたままでも読み出し線１０８の電位を０Ｖとできるので、消費電力を低減できる。
【００７２】
次に、書き込みビット線１０５＿１の電位を０Ｖ、ソース線１０６＿１の電位を＋１Ｖとする。メモリセル１０１＿１のストレージノードＳＮの電位は０Ｖあるいは＋１Ｖとなる。したがって、メモリセル１０１＿１の読み出しトランジスタはストレージノードＳＮの電位によって状態が異なる。
【００７３】
メモリセル１０１＿１のストレージノードＳＮの電位が＋１Ｖの場合には、読み出しトランジスタがオフであるので、読み出し線１０８の電位は０Ｖから変わらない。一方、ストレージノードＳＮの電位が０Ｖの場合には、読み出し線１０８の電位は＋１Ｖまで上昇する。すなわち、データ”１”が書き込まれていた場合には読み出し線１０８の電位は＋１Ｖとなり、データ”０”が書き込まれていた場合には読み出し線１０８の電位は０Ｖとなる。
【００７４】
一方、書き込みビット線１０５＿２、ソース線１０６＿２の電位は＋２Ｖを維持する。メモリセル１０１＿２のストレージノードＳＮの電位は＋２Ｖあるいは＋３Ｖとなる。したがって、メモリセル１０１＿２の読み出しトランジスタはオフである（図７（Ｂ）参照）。
【００７５】
以上のようにして、データを読み出せる。なお、以上のデータの読み出しの過程では、データが消失することはない。読み出し終了後は、読み出し線の電位は＋１Ｖとする。
【００７６】
上記においては、ソース線１０６＿１の電位を＋１Ｖ、読み出し線１０８の電位を０Ｖとして読み出しをおこなったが、逆にソース線１０６＿１の電位を０Ｖ、読み出し線１０８の電位を＋１Ｖとして読み出しをおこなうこともできる。以下、その例について説明する。
【００７７】
読み出し開始時点では、書き込みビット線１０５の電位と、ソース線１０６の電位をともに＋２Ｖ、読み出し線１０８の電位を０Ｖとする。次に、読み出し線１０８の電位を＋１Ｖとする。また、ソース線１０６はフローティングとする。このとき、メモリセル１０１＿１の読み出しトランジスタも、メモリセル１０１＿２の読み出しトランジスタも、それらのゲートの電位が、ソースやドレインの電位と同じか高いのでオフである。
【００７８】
次にデータを読み出すメモリセル１０１＿１に接続する書き込みビット線１０５＿１、ソース線１０６＿１の電位をともに０Ｖとする。このとき、メモリセル１０１＿１のストレージノードＳＮの電位は、書き込まれているデータに応じて、＋１Ｖあるいは０Ｖである。
【００７９】
ストレージノードＳＮの電位が＋１Ｖの場合には、メモリセル１０１＿１の読み出しトランジスタはオフであるので、ソース線１０６＿１の電位は０Ｖのままである。一方、ストレージノードＳＮの電位が０Ｖの場合には、メモリセル１０１＿１の読み出しトランジスタはオンとなるので、ソース線１０６＿１の電位は＋１Ｖまで上昇する。（図７（Ｃ）参照）。
【００８０】
以上のようにして、データを読み出せる。なお、以上のデータの読み出しの過程では、データが消失することはない。読み出し終了後は、読み出し線の電位を０Ｖとする。
【００８１】
（実施の形態３）
本実施の形態では、上記の実施の形態で説明した半導体メモリ装置の作製工程について図８乃至図１０を用いて概略を説明する。図８及び図９は断面模式図であり、図１０はそれらの構造物の一部を上方より見た模式図である。なお、図１０の一点鎖線Ａ−Ｂの断面が、図８および図９に相当する。なお、工程の一部の詳細は公知の半導体作製技術あるいは特許文献２を参照できる。
【００８２】
＜図８（Ａ）＞
シリコン、ガリウム砒素、ガリウム燐、またはゲルマニウム等の半導体よりなる基板１１０の表面に素子分離領域１１１等を形成する。さらに、読み出しトランジスタのゲートである読み出しゲート１１２＿１および読み出しゲート１１２＿２を形成し、不純物領域１１３＿１乃至不純物領域１１３＿４を形成する。
【００８３】
不純物領域１１３＿１および不純物領域１１３＿３は実施の形態１あるいは実施の形態２で示したソース線となる。これらは後述する書き込みビット線と平行となるように形成するとよく、すなわち、図面の手前から奥行き方向に拡がっているとよい。
【００８４】
なお、不純物領域１１３＿１乃至不純物領域１１３＿４をソース線や読み出し線として使用する場合には、抵抗が低い方が好ましいため、公知のサリサイド（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）技術等を用いて、表面にシリサイド層を設けるとよい。
【００８５】
さらに、第１層間絶縁物１１５を形成後、第１接続電極１１４＿１および第１接続電極１１４＿２を形成し、これらをエッチングしつつ平坦化し、読み出しゲート１１２＿１および読み出しゲート１１２＿２の上面が露出するようにする。この段階を上方より見た様子を図１０（Ａ）に示す。図１０（Ａ）には、素子分離領域１１１、読み出しゲート１１２、不純物領域１１３、第１接続電極１１４を示す。
【００８６】
＜図８（Ｂ）＞
半導体層１１６＿１および半導体層１１６＿２と、その上のゲート絶縁物１１７を形成する。半導体層１１６＿１および半導体層１１６＿２に用いる半導体としては、各種半導体を用いることができるが、バンドギャップが２．５電子ボルト以上のもので、かつ、キャリア濃度が１０１４ｃｍ−３以下のものを用いることが好ましい。その目的のためには半導体層として酸化物半導体を用いることが好ましい。
【００８７】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００８８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００８９】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＳｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００９０】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００９１】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００９２】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。詳細は特許文献２を参照できる。
【００９３】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００９４】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００９５】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００９６】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下の表面上に形成するとよい。
【００９７】
ここで、半導体層１１６＿１は読み出しゲート１１２＿１および第１接続電極１１４＿１、半導体層１１６＿２は読み出しゲート１１２＿２および第１接続電極１１４＿２と接触する。すなわち、読み出しゲート１１２＿１は半導体層１１６＿１をチャネルとする第１のトランジスタのドレイン電極となり、読み出しゲート１１２＿２は半導体層１１６＿２をチャネルとする第２のトランジスタのドレイン電極となり、第１接続電極１１４＿１は第１のトランジスタのソースとなり、第１接続電極１１４＿２は第２のトランジスタのソースとなる。
【００９８】
さらに、書き込みワード線１０４＿１および書き込みワード線１０４＿２を形成する。これらの上面には絶縁性材料でエッチングストッパ１１８を設けると、配線間ショートを防止する上で効果がある。書き込みワード線１０４の側面に側壁を設けることも配線間ショートを防止する上で効果がある。なお、半導体層１１６に書き込みワード線１０４やその側壁をマスクとして何らかの不純物を導入し、選択的に導電性を高めてもよい。この段階を上方より見た様子を図１０（Ｂ）に示す。図１０（Ｂ）には、半導体層１１６、書き込みワード線１０４を示す。
【００９９】
＜図９（Ａ）＞
第２層間絶縁物１２０を形成し、これに、半導体層１１６＿１および半導体層１１６＿２に達するコンタクトホールを形成し、第２接続電極１１９＿１乃至第２接続電極１１９＿４を形成する。さらに、第２層間絶縁物１２０上にソース線１０６を形成する。この段階を上方より見た様子を図１０（Ｃ）に示す。図１０（Ｃ）には、ソース線１０６を示す。図１０（Ｃ）より明らかであるが、ソース線１０６は書き込みワード線１０４に交差する。
【０１００】
＜図９（Ｂ）＞
第３層間絶縁物１２３中および上に第３接続電極１２１＿１および第３接続電極１２１＿２、キャパシタ電極１２２＿１、キャパシタ電極１２２＿２、書き込みビット線１０５等を形成する。これらの作製に関しては、公知のスタック型キャパシタの作製方法を参照できる。書き込みビット線１０５はソース線１０６と平行に形成する。
【０１０１】
以上の工程により、メモリセル１０１＿１、メモリセル１０１＿２を形成できる。メモリセル１０１＿２はメモリセル１０１＿１と同じソース線に接続する。
【符号の説明】
【０１０２】
１０１ メモリセル
１０２ 書き込みトランジスタ
１０３ キャパシタ
１０４ 書き込みワード線
１０５ 書き込みビット線
１０６ ソース線
１０７ 読み出しトランジスタ
１０８ 読み出し線
１１０ 基板
１１１ 素子分離領域
１１２ 読み出しゲート
１１３ 不純物領域
１１４ 第１接続電極
１１５ 第１層間絶縁物
１１６ 半導体層
１１７ ゲート絶縁物
１１８ エッチングストッパ
１１９ 第２接続電極
１２０ 第２層間絶縁物
１２１ 第３接続電極
１２２ キャパシタ電極
１２３ 第３層間絶縁物
２０１ メモリセル
２０２ 書き込みトランジスタ
２０３ キャパシタ
２０４ 書き込みワード線
２０５ ビット線
２０６ ソース線
２０７ 読み出しトランジスタ
２０８ 読み出しワード線
ＳＮ ストレージノード
【特許請求の範囲】
【請求項１】
書き込みビット線と書き込みワード線と読み出し線とソース線とメモリセルを有し、前記メモリセルは、書き込みトランジスタと読み出しトランジスタとキャパシタを有し、前記書き込みトランジスタのゲートとドレインとソースは、それぞれ、前記書き込みワード線と前記キャパシタの電極の一と前記ソース線に接続し、前記読み出し線は前記ソース線と直交することを特徴とするゲインセル型半導体メモリ装置。
【請求項２】
書き込みビット線と書き込みワード線と読み出し線とソース線とメモリセルを有し、前記メモリセルは、書き込みトランジスタと読み出しトランジスタとキャパシタを有し、前記書き込みトランジスタのゲートは前記書き込みワード線に、前記キャパシタの電極の一は前記書き込みトランジスタのドレインに、前記キャパシタの電極の他は前記書き込みビット線に接続し、前記読み出し線は前記ソース線と直交することを特徴とするゲインセル型半導体メモリ装置。
【請求項３】
請求項１あるいは請求項２のいずれかにおいて、前記ソース線は前記書き込みワード線と平行に形成されているゲインセル型半導体メモリ装置。
【請求項４】
請求項１あるいは請求項２のいずれかにおいて、前記ソース線は前記書き込みビット線と平行に形成されているゲインセル型半導体メモリ装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、前記書き込みトランジスタの導電型が前記読み出しトランジスタの導電型と異なるゲインセル型半導体メモリ装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、前記書き込みトランジスタのオフ抵抗は１×１０１８Ω以上であるゲインセル型半導体メモリ装置。
【請求項７】
請求項１乃至請求項６のいずれか一に記載の半導体メモリ装置において、前記ソース線の電位を、データの読み出し中と書き込み中で一定に保つゲインセル型半導体メモリ装置の駆動方法。
【請求項８】
請求項１乃至請求項６のいずれか一に記載の半導体メモリ装置において、一のデータの書き込み直後の前記書き込みトランジスタのドレインおよびソースの電位が、他のデータの書き込み直後の前記書き込みトランジスタのドレインおよびソースの電位と等しいことを特徴とするゲインセル型半導体メモリ装置の駆動方法。
【請求項１】
書き込みビット線と書き込みワード線と読み出し線とソース線とメモリセルを有し、前記メモリセルは、書き込みトランジスタと読み出しトランジスタとキャパシタを有し、前記書き込みトランジスタのゲートとドレインとソースは、それぞれ、前記書き込みワード線と前記キャパシタの電極の一と前記ソース線に接続し、前記読み出し線は前記ソース線と直交することを特徴とするゲインセル型半導体メモリ装置。
【請求項２】
書き込みビット線と書き込みワード線と読み出し線とソース線とメモリセルを有し、前記メモリセルは、書き込みトランジスタと読み出しトランジスタとキャパシタを有し、前記書き込みトランジスタのゲートは前記書き込みワード線に、前記キャパシタの電極の一は前記書き込みトランジスタのドレインに、前記キャパシタの電極の他は前記書き込みビット線に接続し、前記読み出し線は前記ソース線と直交することを特徴とするゲインセル型半導体メモリ装置。
【請求項３】
請求項１あるいは請求項２のいずれかにおいて、前記ソース線は前記書き込みワード線と平行に形成されているゲインセル型半導体メモリ装置。
【請求項４】
請求項１あるいは請求項２のいずれかにおいて、前記ソース線は前記書き込みビット線と平行に形成されているゲインセル型半導体メモリ装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、前記書き込みトランジスタの導電型が前記読み出しトランジスタの導電型と異なるゲインセル型半導体メモリ装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、前記書き込みトランジスタのオフ抵抗は１×１０１８Ω以上であるゲインセル型半導体メモリ装置。
【請求項７】
請求項１乃至請求項６のいずれか一に記載の半導体メモリ装置において、前記ソース線の電位を、データの読み出し中と書き込み中で一定に保つゲインセル型半導体メモリ装置の駆動方法。
【請求項８】
請求項１乃至請求項６のいずれか一に記載の半導体メモリ装置において、一のデータの書き込み直後の前記書き込みトランジスタのドレインおよびソースの電位が、他のデータの書き込み直後の前記書き込みトランジスタのドレインおよびソースの電位と等しいことを特徴とするゲインセル型半導体メモリ装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２５２７７０（Ｐ２０１２−２５２７７０Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１２−１０７１６０（Ｐ２０１２−１０７１６０）
【出願日】平成２４年５月９日（２０１２．５．９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２４年５月９日（２０１２．５．９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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