【課題】パリティデータデータの増大を抑えることができるメモリコントローラを得ること。
【解決手段】各しきい値分布に対して、３ビットのデータが割り当てられ、第１のビットが第１ページのデータを表現し、第２のビットが第２ページのデータを表現し、第３のビットが第３ページのデータを表現する３ビット／セルのメモリセルを有する不揮発性半導体メモリを制御するメモリコントローラであって、不揮発性半導体メモリの第１のメモリ領域に、第１〜第３の３ページ分のデータを書き込む場合に、第１のメモリ領域の各メモリセルに書き込まれるデータの第１のビット及び第２のビットから、隣接するしきい値分布への移動によりエラーとなるビットを抽出して仮想ページを生成する制御部と、仮想ページに対する第１の誤り訂正符号を生成する符号化部と、３ページ分のデータと第１の誤り訂正符号とを不揮発性半導体メモリへ書き込むインターフェイス部とを備える。 （もっと読む）

【課題】パリティエラーが発生した場合に適切な処理を実行する。
【解決手段】例えば、アクセスすべきメモリセルＭＣのアドレスを示すアドレス信号ＡＤＤ及びアクセスの種別を示すコマンド信号ＣＭＤを外部から受け、これらに基づいてメモリセルアレイ１１にアクセスするアクセス制御回路２０を備える。アクセス制御回路２０は、外部から供給される検証信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証する検証回路９０を含む。検証回路９０は、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤがエラーであると判定した場合、メモリセルアレイ１１へのアクセスを停止する。これにより、いわゆるパリティエラーなどの不良が検出された場合、誤ったコマンドの実行によってデータが破壊されたり、誤ったアドレスにデータを上書きしたりすることがない。 （もっと読む）

【課題】アクセス性能の向上を図ることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、データバッファに格納されエラー訂正されたリードデータを第１の入出力ピンから出力するのに同期して、エラー訂正されたリードデータに対応する第１のパリティフラグを第２の入出力ピンから出力する。 （もっと読む）

【課題】ＲｅＲＡＭにおいて、従来よりも高いエラー訂正能力を実現しつつ、パリティデータの増大を抑制する。
【解決手段】実施形態に係る不揮発性半導体メモリは、メモリセルアレイ、並びに、書込回路を有するコード記憶部と、書込データを生成した上で書込回路に書込動作を実行させるエンコーダと、規定回数内の書込動作によってメモリセルアレイに対する書込データの書き込みの成功又は失敗を判定し、失敗の場合、書込データを反転させた新たな書込データを生成した上で書込回路に新たな書込データの書込動作を実行させる書込判定回路と、書込判定回路による判定が失敗であった場合、メモリセルから読み出された読出データを反転させた新たな読出データを生成するスイッチ回路と、メモリセルアレイから読み出された読出データをスイッチ回路を介して入力した上で当該読出データから情報データを復元するデコーダとを備える。 （もっと読む）

【課題】データの信頼性の向上を実現可能な半導体装置を提供する。
【解決手段】例えば、それぞれ独立の内部電源生成回路ＶＧＥＮ１〜ＶＧＥＮ３を持つ３個の不揮発性メモリモジュールＦＭＤ１〜ＦＭＤ３を備える。外部書き込みデータが入力された際には、それを２分割したデータの一方がＦＭＤ１のデータ領域ＤＴ［１ａ］に書き込まれ、他方がＦＭＤ２のデータ領域ＤＴ［１ｂ］に書き込まれる。更に、この２分割したデータによってパリティデータが生成され、それがＦＭＤ３のデータ領域ＰＴ［１］に書き込まれる。このＤＴ［１ａ］，ＤＴ［１ｂ］，ＰＴ［１］への書き込みは、互いに重複しない期間で行われ、また、各データ領域（例えばＤＴ［１ａ］）に書き込みを行う前後で対応する書き込みスタンプ領域（例えばＰＳ［１ａ］）に識別子が書き込まれる。 （もっと読む）

【課題】エラー訂正回路を具備したオンチップ・データ・スクラビング装置及び方法を提供する。
【解決手段】半導体メモリ装置のチップ内部でデータ・スクラビングを行うエラー訂正回路を具備したオンチップ・データ・スクラビング装置及び方法であって、該メモリ装置のリフレッシュ方法は、メモリ装置の対応する部分について、スクラビングのない少なくとも１つのリフレッシュを行う段階と、メモリ装置の対応する部分について、スクラビングを有する少なくとも１つのリフレッシュを行う段階と、を含む。 （もっと読む）

【課題】データの信頼性の向上を低コストで実現可能な半導体装置を提供する。
【解決手段】例えば、相補メモリを備えた半導体装置において、書き込み時に、（Ｎ＋１）ビットの正極（Ｐｏｓｉ）データに対してパリティービットを生成し、（Ｎ＋１）ビットの負極（Ｎｅｇａ）データに対してパリティービットを生成する。読み出し時には、正極側および負極側のそれぞれに対してパリティーチェックを行うと共に、正極データと負極データを各ビット番号毎に比較する。ここで、正極データと負極データが同一データとなっているビット番号が存在した場合、正極側のパリティーチェック結果が異常であれば正極データの当該ビット番号を誤データとして特定でき、逆に負極側のパリティーチェック結果が異常であれば負極データの当該ビット番号を誤データとして特定できる。 （もっと読む）

【課題】高信頼度、高速アクセス、および動作電流削減を兼ね備えた半導体記憶装置を提供する。
【解決手段】多数決モードにおいて複数個のＲＡＭ０−０，１−０，２−０またはＲＡＭ０−１，１−１，２−１には同一の書込データが書込まれ、ＥＣＣモードにおいて複数個のＲＡＭ０−０，１−０，２−０，０−１，１−１，２−１のいずれかにＥＣＣコードが付加された書込データが書込まれる。この半導体記憶装置は、多数決モードにおいて、読出時に複数個のＲＡＭに書込まれたデータの多数決結果を出力する多数決回路１６と、ＥＣＣモードにおいて、書込時に書込データに対するＥＣＣコードを生成するＥＣＣ生成回路１２−１〜１２−３と、ＥＣＣモードにおいて、読出時にＲＡＭに記憶されているＥＣＣコードが付加された書込データの誤り訂正を実行するＥＣＣエラー訂正回路１４−１〜１４−３とを備える。 （もっと読む）

【課題】 １つをメモリブロックの書き込み動作中に、別のメモリブロックの読み出し動作を実行することで、アクセス効率を向上する。
【解決手段】 半導体メモリは、複数ビットの書き込みデータおよび書き込みデータのパリティデータをビット毎に保持する複数のメモリ領域を有する複数のメモリブロックを有している。書き込みコマンドに応答して、メモリブロックの１つである書き込みメモリブロックのメモリ領域に、書き込みデータおよびパリティデータが順に書き込まれる。読み出しコマンドに応答して、書き込みメモリブロックを除くメモリブロックの１つにおいて、書き込みデータおよびパリティデータが供給されていないデータ線に対応するメモリ領域からデータが読み出され、書き込み動作により読み出させないデータが再生される。これにより、書き込み動作と並行して読み出し動作を実行できる。 （もっと読む）

【課題】復号の処理速度が速いメモリカード３を提供する。
【解決手段】メモリカード３は、１個のメモリセルに記憶する、読み出し単位であるページが異なる３ビットのデータを、８個の閾値電圧分布に基づく確率を用いた反復計算により復号を行うときに、ハードビット読み出しのための７個の基準電圧のそれぞれと、ソフトビット読み出しのための、それぞれの基準電圧よりも低い電圧および高い電圧からなる複数の中間電圧と、からなる７組の電圧セットのうち、読み出すページに属する１ビットデータの読み出しに必要な電圧セットの電圧を選択し、選択した前記電圧セットの電圧を読み出し電圧として前記メモリセルに印加する制御を行うワード線制御部２１と、対数尤度比を記憶する対数尤度比テーブル記憶部２２と、読み出したデータを対数尤度比を用いてＥＣＣフレーム単位で復号をする復号器１と、を有する。 （もっと読む）

【課題】 各種のデータ転送が可能な半導体記憶装置を提供する。
【解決手段】 メモリセルアレイ10は、複数の不揮発性メモリセルが配置されている。ＲＡＭ（Random Access Memory）30は、メモリセルアレイ10に書き込まれるデータ、又は読み出されたデータを保持する。制御部4は、ＲＡＭを用いた第１の動作モードと、ＲＡＭを用いない第２の動作モードを制御する。データ転送部17は、第２の動作モードにおいて、データの書き込み時、データバスDIRを介して入出力部40から供給されたデータをバッファ部12に転送し、バッファ部12に転送されたデータをエラー訂正部20に転送し、エラー訂正部20において、生成されたパリティデータをバッファ部12に転送する。 （もっと読む）

【課題】セットアップ及びホールド時間のマージンを確保する。
【解決手段】半導体記憶装置１は、第１のクロックを受け、かつデータの入出力を行う第１のバッファ１２を有する第１のメモリ１０と、データの入出力を行う第２のバッファ２２を有する第２のメモリ２０とを含む。第１のメモリ１０は、第１のクロックを用いて第２のメモリ２０に第２のクロックを転送する。第１のバッファ１２は、第１のクロックに応答して第２のメモリ２０にデータを転送する。第２のバッファ２２は、第２のクロックに応答してデータを受ける。 （もっと読む）

【課題】データ書き込み時の方向と直交する方向に連続するメモリセルに記憶されたデータ列を該データ列単位で順次読み出すことが可能な半導体回路装置において、前記読み出したデータ列の誤り検出を行うのに好適な半導体回路装置を提供する。
【解決手段】半導体回路装置１の誤り検出回路４３を、列誤り検出回路５０＿０〜５０＿ｎと、誤り検出用ＯＲ回路５１とを含んだ構成とし、各列誤り検出回路において、ＬＣＤからのクロック信号ＬＣＤ＿ＣＫに同期してメモリセルアレイ２１から行単位に順に読み出される表示用データＬＣＤ＿ＲＤの、１ライン目の読み出し時において同じ１周期にパリティデータＰＴＤを読み出し、行単位で順次読み出される各ラインにおける列方向に書き込まれた各ビットデータと１つ前の演算結果との排他的論理和演算を順次行い、表示用データＣＰＵ＿ＷＤに対する最終的な演算結果を誤り検出用ＯＲ回路５１に出力する構成とした。 （もっと読む）

【課題】欠陥セルのリフレッシュによる救済制御を簡易にする。
【解決手段】 半導体装置は、第１及び第２のＲＯＭと、設定信号に基づいて、入力ノードに時系列に複数回供給される複数の入力アドレスから、前記第１及び第２のＲＯＭにそれぞれ記録すべき第１及び第２のアドレスを設定する制御回路と、を備え、前記制御回路は、前記設定信号に基づいて前記入力アドレスを前記第１のアドレスとして設定し、前記第１のアドレス信号が設定された後には、前記設定信号に基づき、且つ、前記設定された第１のアドレスと前記入力アドレスとが予め定めた一部のビットに関して互いに異なる場合に、その時の前記入力アドレスを前記第２のアドレスとして設定する。 （もっと読む）

【課題】 ２ビット不良を２つの単ビット不良に置き換えてエラー訂正することで、半導体メモリの歩留を向上する。
【解決手段】 半導体メモリは、第１および第２データ端子群で受けるリアルデータを記憶する第１および第２リアルメモリセル群と、リアルデータのうち第１データの第１パリティデータを記憶する第１パリティメモリセル群と、リアルデータのうち第１データを除く第２データの第２パリティデータを記憶する第２パリティメモリセル群とを有する。半導体メモリは、割り当て切り替え回路を用いて、第１エラー訂正モード中に、第１データを第１リアルメモリセル群に記憶し、第２データを第２リアルメモリセル群に記憶し、第２エラー訂正モード中に、第１データと割り当てが異なるリアルデータを第１リアルメモリセル群に記憶し、第２データと割り当てが異なるリアルデータを第２リアルメモリセル群に記憶する。 （もっと読む）

【課題】 硬判定復号と軟判定復号の併用により、ＮＡＮＤフラッシュメモリ等の読み出しデータの信頼性を向上させると共に、全体としての処理時間の短縮をはかる。
【解決手段】 ビット当り２値の信号を入力データとして硬判定復号を実行すると共に、該入力データに対してパリティ検査を実行する硬判定復号部１１と、ビット当り多値数が２より大きい信号を入力データとして軟判定復号を実行する軟判定復号部１３と、硬判定復号部１１及び軟判定復号部１３の起動を制御する起動制御部１４と、硬判定復号部１１と軟判定復号部１３の各出力信号の一方を選択して出力する出力選択部１５とを備え、パリティエラーの個数が許容値内の場合には、硬判定復号部１１の復号結果を選択して出力し、パリティエラーの個数が許容値を超えた場合には、軟判定復号部１３を起動すると共に軟判定復号結果を選択して出力する。 （もっと読む）

【課題】回路面積を低減出来る半導体装置を提供すること。
【解決手段】半導体装置１は、ＮＡＮＤ型フラッシュメモリ２と、ＮＡＮＤ型フラッシュメモリ２に入力されるデータ、またはＮＡＮＤ型フラッシュメモリ２から出力されるデータについてＥＣＣ処理を行うＥＣＣ部３０と、外部との間でデータの授受を行うインターフェース２３を有し、ＮＡＮＤ型フラッシュメモリ２と外部との間のデータの入出力を司る入出力部３と、ＮＡＮＤ型フラッシュメモリ２とＥＣＣ部３０との間の接続と、ＮＡＮＤ型フラッシュメモリ２と前記インターフェース２３との間の接続とを切り替えるスイッチ５と、ＮＡＮＤ型フラッシュメモリ２、入出力部３、及びスイッチ５を制御する制御部４とを具備する。 （もっと読む）

【課題】フラッシュメモリのアクセス時間とＳＤＲＡＭのアクセス時間との整合を図り、大容量フラッシュメモリを含むメモリモジュールとコントローラを提供する。
【解決手段】フラッシュメモリと、ＳＤＲＡＭと、フラッシュメモリ及びＳＤＲＡＭの夫々のアクセスを制御し、外部からのストア命令に従って、ＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送するための制御回路とそれに結合された複数の入出力端子を含む。制御回路は、ストア命令に従ってＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送している間に、ＳＤＲＡＭからのデータ読出し命令が入力された場合において、そのデータ転送を中断し、読み出し命令に従ってＳＤＲＡＭに記憶されるデータを外部に出力するよう制御する。 （もっと読む）

【課題】データ保持性能を改善できる半導体記録装置を提供する。
【解決手段】複数のページによって構成される物理ブロックを複数有するフラッシュメモリ６ａ〜６ｅと、フラッシュメモリ６ａ〜６ｅに記録するデータを受け付ける外部インターフェイス部１と、データにパリティデータを付加し、第１のＥＣＣ符号を生成する第１のＥＣＣ生成部３と、フラッシュメモリ６ａ〜６ｅのページに第１のＥＣＣ符号に基づくデータを記録するデータ書き込み部５ａ〜５ｅと、ページに対する第１のＥＣＣ符号のシンボルの割り当てを制御するページシャフリング部２と、を備え、ページシャフリング部２は、第１のＥＣＣ符号のシンボルがグループを構成する物理ブロックにおける少なくとも２つのページ番号を有するページに割り当てられるように、第１のＥＣＣ符号のシンボルの割り当てを制御する。 （もっと読む）

【課題】ＥＣＣ動作を消去モードの最初に行うことで、高速読み出し動作可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１０は、データ格納用の不揮発性メモリセルが配列されたメモリ領域（メイン消去ブロック１１０−２〜１１０−ｎ）と、メモリ領域が不良領域である場合にメモリ領域と置換される冗長領域（冗長用消去ブロック１１０−１）と、消去動作を示すコマンドが入力されると、消去動作に先立って前記メモリ領域からデータを読み出し、誤り検出を行い、誤り検出結果に基づいて前記冗長領域へと置換する前記不良領域を検出する制御部（制御部１２）と、を備える。 （もっと読む）