【課題】パリティエラーが発生した場合に適切な処理を実行する。
【解決手段】例えば、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいてメモリセルアレイ１１を活性化させるアクティブ制御回路２３０と、外部から供給される検証信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証することによりパリティエラー信号ＰＥＲＲを生成する検証回路９０と、パリティエラー信号ＰＥＲＲがフェイルを示した場合、活性化されているメモリセルアレイ１１を所定時間経過後に非活性化させるエラー処理回路１２０を備える。これにより、パリティエラーが発生した場合であっても、既に発行されたコマンドを正しく実行した後にメモリセルアレイを非活性化させることができる。 （もっと読む）

【課題】 リフレッシュの有無をリアルタイムに判定でき、しかも、優先データを扱うことが可能なパケットバッファ装置を提供する。
【解決手段】 対象としているパケットバッファ装置は、メモリ空間を複数のブロックに分け、メモリブロック単位で書込みデータのリフレッシュを行うものである。そして、メモリブロック毎に、書込みデータ数と読出しデータ数との一致、不一致を判定する一致・不一致判定手段と、書込みデータ数と読出しデータ数とが一致しているメモリブロックのリフレッシュを禁止し、書込みデータ数と読出しデータ数とが不一致のメモリブロックのリフレッシュを許可するリフレッシュ制御手段とを備えることを特徴とする。 （もっと読む）

【課題】パリティエラーが発生した場合に適切な処理を実行する。
【解決手段】例えば、アクセスすべきメモリセルＭＣのアドレスを示すアドレス信号ＡＤＤ及びアクセスの種別を示すコマンド信号ＣＭＤを外部から受け、これらに基づいてメモリセルアレイ１１にアクセスするアクセス制御回路２０を備える。アクセス制御回路２０は、外部から供給される検証信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証する検証回路９０を含む。検証回路９０は、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤがエラーであると判定した場合、メモリセルアレイ１１へのアクセスを停止する。これにより、いわゆるパリティエラーなどの不良が検出された場合、誤ったコマンドの実行によってデータが破壊されたり、誤ったアドレスにデータを上書きしたりすることがない。 （もっと読む）

【課題】エラー訂正回路を具備したオンチップ・データ・スクラビング装置及び方法を提供する。
【解決手段】半導体メモリ装置のチップ内部でデータ・スクラビングを行うエラー訂正回路を具備したオンチップ・データ・スクラビング装置及び方法であって、該メモリ装置のリフレッシュ方法は、メモリ装置の対応する部分について、スクラビングのない少なくとも１つのリフレッシュを行う段階と、メモリ装置の対応する部分について、スクラビングを有する少なくとも１つのリフレッシュを行う段階と、を含む。 （もっと読む）

【課題】スタックドメモリチップをシグナルインテグリティ等の問題を排除するように構成する。
【解決手段】第１の速度でアクセス可能な複数のセルから構成されるメモリコアを備え、垂直方向にスタックされた複数のＤＲＡＭ集積回路と、第１の速度よりも大きい速度で、ＤＲＡＭ集積回路とメモリバスとの間でインタフェースを設けるインタフェース集積回路と、メモリスペアリングとを備え、スタックされたＤＲＡＭ集積回路が（ｐ＋ｑ）個のＤＲＡＭ集積回路を備え、ｐ個のＤＲＡＭ集積回路が、メモリ集積回路の作業プールとして用いられる複数のＤＲＡＭ集積回路を備え、ｑ個のＤＲＡＭ集積回路が、メモリ集積回路のスペアプールとして用いられる複数のＤＲＡＭ集積回路を備える。 （もっと読む）

【課題】オフ状態での抵抗が極めて高いトランジスタをスイッチング素子としてメモリセルを構成すれば、例えば、１０年以上もの長期にわたりデータを保持できる。その一方で、例えば、トランジスタの特性等により１年しかデータを保持できないメモリセルも同時に作製される。そのようなメモリセルは早期に不良メモリセルとして排除する手段が必要とされるが、従来の検査では判別する手段がなかった。
【解決手段】メモリセルのトランジスタのゲートの電位を通常の保持に使用する電位ＶＧＬとそのトランジスタのしきい値Ｖｔｈの間の所定の電位ＶＧＭに保持する。この状態で所定の時間保持すれば、電位ＶＧＬで１０年保持したものと同様の状態となるので、この時点でデータの保持が不十分なメモリセルは、通常の使用でもデータを１０年間保持できないと判断できる。 （もっと読む）

【課題】欠陥セルのリフレッシュによる救済制御を簡易にする。
【解決手段】 半導体装置は、第１及び第２のＲＯＭと、設定信号に基づいて、入力ノードに時系列に複数回供給される複数の入力アドレスから、前記第１及び第２のＲＯＭにそれぞれ記録すべき第１及び第２のアドレスを設定する制御回路と、を備え、前記制御回路は、前記設定信号に基づいて前記入力アドレスを前記第１のアドレスとして設定し、前記第１のアドレス信号が設定された後には、前記設定信号に基づき、且つ、前記設定された第１のアドレスと前記入力アドレスとが予め定めた一部のビットに関して互いに異なる場合に、その時の前記入力アドレスを前記第２のアドレスとして設定する。 （もっと読む）

【課題】専用のＥＣＣメモリ装置及び専用のＥＣＣビット・レーンに対する要求を避けることを可能とする。
【解決手段】誤り訂正符号化データが、バースト・モード転送において、同じデータ・バス線（ＤＱ１−ＤＱｎ）上でユーザ・データと時間多重化される。モジュール上のメモリ装置はそれぞれ、装置のアドレス指定可能なセグメントに関連した間接的にアドレス指定可能な更なるＥＣＣセグメントを含む。時間多重化されたＥＣＣデータが、バースト・モード転送において伝送されるアドレス指定データに関連した間接アドレス指定可能セグメントとの間で読み書きされる。さらに２つのタイプのバースト・モードがサポートされ、一方はＥＣＣデータを含み、他方は含まない。１つのタイプのメモリ・モジュールがECCシステムも非ECCシステムもサポートし、同じデータにECCを用いるが、同じシステムの別のデータには用いないことを可能にする。 （もっと読む）

【課題】フラッシュメモリのアクセス時間とＳＤＲＡＭのアクセス時間との整合を図り、大容量フラッシュメモリを含むメモリモジュールとコントローラを提供する。
【解決手段】フラッシュメモリと、ＳＤＲＡＭと、フラッシュメモリ及びＳＤＲＡＭの夫々のアクセスを制御し、外部からのストア命令に従って、ＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送するための制御回路とそれに結合された複数の入出力端子を含む。制御回路は、ストア命令に従ってＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送している間に、ＳＤＲＡＭからのデータ読出し命令が入力された場合において、そのデータ転送を中断し、読み出し命令に従ってＳＤＲＡＭに記憶されるデータを外部に出力するよう制御する。 （もっと読む）

【課題】メモリ装置及びメモリ装置の制御方法を提供する。
【解決手段】メモリコントローラで命令を生成する段階；クロック信号に応答して命令の個数をカウントする段階；命令及び命令に対応するカウント数を保存する段階；メモリコントローラから、命令、命令のカウント数及びデータをメモリ装置に伝送する段階；メモリコントローラから伝送された命令、命令のカウント数及びデータを前記メモリ装置で受信する段階；受信された命令のカウント数を保存する段階；受信された命令のカウント数をメモリコントローラに伝送する段階；を含み、メモリコントローラに命令のカウント数を伝送する段階は、エラー状態の指示で行われ、メモリ装置から受信される命令のカウント数による命令及びデータを、メモリコントローラからメモリ装置に再伝送する段階をさらに含むメモリ装置の制御方法。 （もっと読む）

【課題】半導体装置、これに結合されたコントローラ、これを含むシステム及び動作方法を提供する。
【解決手段】メモリにライト動作を行うために選択的にデータを処理し、ライト動作中にモードレジスタコマンドに応答して、プロセシング機能のグループのうち、１つのプロセシング機能をイネーブルするデータ制御部を備え、プロセシング機能のグループは、少なくとも３つのプロセシング機能を含む半導体装置である。 （もっと読む）

【課題】 不良セルを交換セルに効率的にリマッピングすること。
【解決手段】 開示した実施形態は、ダイナミックメモリセルセットおよび交換ダイナミックメモリセルセットを含むダイナミックメモリ装置を提供する。交換ダイナミックメモリセルセットには、ダイナミックメモリセルセットにおける所定の不良セル用の交換データビットを含むデータセルと、不良セルを識別するアドレスビットを含むアドレスセルと、が含まれ、各データセルは、ダイナミックメモリセルセットにおける関連する不良セルを識別するアドレスセルのグループに関連付けられる。ダイナミックメモリ装置にはまた、リマッピング回路が含まれ、このリマッピング回路は、ダイナミックメモリセルセットにおける不良セルを、交換セルのセットにおける関連する交換セルにリマッピングする。 （もっと読む）

【課題】サブスタンダードメモリセルの位置に基づいたロウアドレスコード選択を提供する。
【解決手段】メモリ装置はサブスタンダードメモリセルを含むメモリブロックを識別し、ロウアドレスコードを決定してリフレッシュ動作の間にロウアドレスコードをメモリブロックに印加する。ロウアドレスコードはメモリブロックのうち同時にリフレッシュされるメモリブロックを決定し、他のメモリセルよりさらに短い周期でリフレッシュするべきサブスタンダードメモリセルを含むメモリブロックが同時にリフレッシュでき、サブスタンダ−ドメモリセルを含まないメモリブロックが同時にリフレッシュできるように設計される。 （もっと読む）

【課題】 データアクセスの粒度の制限を緩和し、柔軟なメモリシステムの設計を可能とすること。
【解決手段】 メモリ装置は、複数のアクセス可能メモリバンクおよび構成可能な１組の第１のメモリセグメントを有する、記憶アレイを有する。その複数のアクセス可能メモリバンクは、１組の第２のメモリセグメントを含む。第１の動作モード中、１組の第１のメモリセグメントが、追加のアクセス可能メモリバンクとなるように構成される。第２の動作モード中、１組の第１のメモリセグメント内の１対のメモリセグメントが、複数のアクセス可能メモリバンクのそれぞれの中の１組の追加のメモリセグメントとなるように構成される。 （もっと読む）

【課題】メモリエラーと冗長を提供する。
【解決手段】 メモリセルの追加ロウ、及び/又は、カラムを含む冗長がメモリに加えられ、EECパリティはエラーの検出に用いられる。エラーがある位置で、一度発生する場合、ソフトエラーであると見なし、データはこの位置で校正され、失効セルのアドレス（失効アドレス）はリストに保存される。別のエラーが発生する時、その失効アドレスが保存リスト上にあるか判断する。ない場合、エラーは、再度、ソフトエラーであると見なされ、この位置のデータが校正され、失効アドレスが保存アドレスリストに加えられる。しかし、失効アドレスが既に、保存失効アドレス中にある場合、エラーは、潜在エラーかVTRであると見なされ、オンチップ冗長を用いて修復される。 （もっと読む）

【課題】不良アドレス１ビット分を一対のアンチヒューズ素子に記憶させる半導体装置において、一方のアンチヒューズ素子のみが不良品である場合であっても、不良品として検出できるようにする。
【解決手段】半導体装置１０は、それぞれハイレベル及びローレベルのうちのいずれか一方にある一対のアンチヒューズ素子５１Ａ，５１Ｂと、これらのうちの少なくとも一方がハイレベルにある場合と、両方がローレベルにある場合とで異なる論理情報を出力するオア回路５６と、これらの論理状態が互いに異なる場合と、互いに同一である場合とで異なる論理情報を出力するエクスクルーシブオア回路５８とを備えることを特徴とする。 （もっと読む）

【課題】メモリの寿命を検出する技術を提供する。
【解決手段】メモリにデータが保持されてからの経過時間を計り、前記経過時間が所定値に達した場合に前記データを前記メモリから読み出し、前記データをエラー無しで読み出せた場合の前記経過時間をデータ保持時間として求め、前記メモリについて求めた第１のデータ保持時間を記憶部に記憶させておき、前記メモリについて前記第１のデータ保持時間以降に求めた第２のデータ保持時間を前記第１のデータ保持時間と比較して前記メモリの寿命を検出する。 （もっと読む）

【課題】複数のＳＡ群が同時に動作するため、消費電流が増加するのを防止する。
【解決手段】本発明の一態様に係る半導体集積回路は、一本のワード線に接続されたＫ個（Ｋは２以上の自然数）のメモリセルＭＣと、メモリセルが接続される複数のセンスアンプＳＡとを備え、複数のセンスアンプは、Ｎ個（Ｎは２以上の自然数）のグループにグループ分けされ、第１グループのセンスアンプ回路が活性化されて所定の読み出し動作を終了した後に、第１グループのセンスアンプに続いて活性化される第２グループのセンスアンプ回路が活性化されて所定の読み出し動作を行う。 （もっと読む）

【課題】ＥＣＣ回路を搭載する半導体記憶装置の動作速度を向上させる。
【解決手段】リードラッチ回路１０１の動作タイミングを制御する読み出し信号ＲＹＰＡは、リードラッチ回路１０１に入力されるとともにＥＣＣレプリカ回路１０５にも入力され、ＥＣＣ回路１０２における信号伝播の経路に対応する回路を経由して、上記信号伝播の時間に応じた時間だけ遅延したタイミングで、書き込み信号ＷＹＰＡとしてライトバッファ回路１０４に入力される。 （もっと読む）

【課題】高速で動作する半導体素子において、データ伝達の信頼性を高め、動作モードに応じて誤り検出符号ＥＤＣを出力するパッドを介して巡回冗長検査ＣＲＣ用データだけでなく、読み出し命令に対応して出力されるデータのためのデータストローブ信号を出力することにより、入出力の過程で歪み得るデータの信頼性を高めることができるようにする半導体素子を提供すること。
【解決手段】誤り検出のための巡回冗長検査用データを出力するパッドを備えており、該パッドを介し動作モードに応じて前記巡回冗長検査用データを出力するか、又は読み出し命令に対応して出力されるデータとともに出力されるデータストローブ信号を出力することを特徴とする。 （もっと読む）