半導体装置およびそれを利用した情報処理システム
【課題】半導体装置において、温度変化によるデータのラッチタイミングの調整によって生ずるシステムのビジー期間を抑制しなければならない。
【解決手段】タイミング制御回路１１６は、任意の温度でデータＤＱｉとストローブ信号がキャリブレーションによってマッチングされたストローブ信号ＤＱＳ，ＤＱＳＢを受信し、内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢを生成し、ラッチ回路１１８に出力する。ラッチ回路１１８は、内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢのエッジのタイミングでデータＤＱｉをラッチする。タイミング制御回路１１６は、温度検知回路１２４と内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢの伝送経路に間挿され、温度検知回路１２４からの温度信号Ｔにしたがって、前記マッチングを維持するように内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢの時間変動を抑制する可変遅延回路１２２を含む。
【解決手段】タイミング制御回路１１６は、任意の温度でデータＤＱｉとストローブ信号がキャリブレーションによってマッチングされたストローブ信号ＤＱＳ，ＤＱＳＢを受信し、内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢを生成し、ラッチ回路１１８に出力する。ラッチ回路１１８は、内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢのエッジのタイミングでデータＤＱｉをラッチする。タイミング制御回路１１６は、温度検知回路１２４と内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢの伝送経路に間挿され、温度検知回路１２４からの温度信号Ｔにしたがって、前記マッチングを維持するように内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢの時間変動を抑制する可変遅延回路１２２を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびそれを利用した情報処理システムに関し、特に、データをラッチするタイミングの制御に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、ストローブ信号によりデータをラッチするタイミングを制御することが多い（特許文献１、２参照）。データを正しくラッチするためには、データの流れにストローブ信号のタイミングを高精度でマッチングさせることが重要である。ＤＲＡＭが高速化するにつれ、このタイミング合わせの精度がよりシビアになってきている。
【０００３】
そこで、半導体装置の起動時に「トレーニング」とよばれる一種のキャリブレーションを実行することがある。トレーニングは、システム（半導体装置と、半導体装置を制御するコントローラ）で実施される。トレーニングにおいては、コントローラにより、コントローラが供給するストローブ信号のタイミングをずらしながら半導体装置がデータを正しくラッチできる範囲（以下、「適正タイミング範囲」とよぶ）が走査・特定される。よって、トレーニングが終了した時点で、コントローラから供給されるストローブ信号が、コントローラから供給されるデータ（書き込みデータ）と高度な精度でマッチングされている。トレーニングは。システム（半導体装置が含む回路）の温度特性によってマッチングがずれるため、システムは、半導体装置の起動後も適宜トレーニングを実行する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−９６４１９号公報
【特許文献２】特開２０１０−０４５５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トレーニング中の半導体装置へのデータアクセスは禁止される。また、トレーニングにはある程度の時間がかかる。したがって、トレーニングによるオーバーヘッド（ビジー期間）は、システムレベルでのパフォーマンスを低下させる。よって、温度変化に対してシステムのキャリブレーション回数を削減する必要がある。本発明者は、次のことに気づいた。例えば、コントローラが出力したストローブ信号は、半導体装置内のストローブパッドを介してレシーバに供給される。レシーバは、半導体装置に供給されたデータ（書き込みデータ）をラッチするラッチ回路へ、ラッチタイミング信号として供給する。ストローブ信号は小振幅のため, レシーバの増幅時間は長い。ストローブ信号は、複数のラッチ回路に供給するために、ラッチタイミング信号（ストローブ信号）は半導体装置内において、長距離の配線で構成される。よって、レシーバ回路の動作時間およびその配線の寄生容量及び寄生抵抗による伝搬時間の和である第１の時間は大きい。他方、半導体装置の外部からラッチ回路へ供給されるデータの伝搬時間による第２の時間は、第１の時間よりも小さい。データが供給されるデータパッドからラッチ回路までの距離は、ストローブ信号の前記配線よりも短いのが一般的であるからである。第１及び第２の時間は共に温度の変化を受けるが、レシーバおよび距離が長いラッチタイミング信号（ストローブ信号）の配線の方が、温度依存性を、より多く有する。つまり、ラッチタイミング信号（ストローブ信号）は、データ信号よりも大きな温度依存性を有する。このことは、システム（または半導体装置）の温度変化に対して、トレーニングの回数が増大する要素を含む。
【課題を解決するための手段】
【０００６】
本発明に係る情報処理システムは、コントローラと、前記コントローラと、複数のデータを伝送する複数のバス線及び前記複数のデータに関連するストローブ信号を伝送するストローブ線を介してそれぞれ接続される半導体装置と、を備え、前記コントローラは、前記半導体装置を基準として前記複数のデータに前記ストローブ信号のタイミングエッジをマッチングさせる様に前記ストローブ信号のタイミングを調整するキャリブレーションコマンドを生成するコマンド生成回路と、前記複数のデータを前記複数のバス線へ供給するデータ生成回路と、前記キャリブレーションコマンドによって調整されたタイミングエッジを有する前記ストローブ信号を前記ストローブ線へ供給するストローブ生成回路と、を含み、前記半導体装置は、前記複数のバス線を介して供給される前記複数のデータをそれぞれラッチする複数のラッチ回路と、前記ストローブ線を介して供給される前記ストローブ信号を基に内部ストローブ信号を生成し、前記内部ストローブ信号を前記複数のラッチ回路へ供給するタイミング制御回路と、を含み、前記タイミング制御回路は、温度変化に対応して前記データと前記ストローブ信号の前記マッチングを維持するように、前記内部ストローブ信号の時間変動を抑制する。
【０００７】
本発明に係る半導体装置は、外部から供給される複数のデータをラッチする複数のラッチ回路と、外部から供給されるストローブ信号を受信し、前記ストローブ信号を基に前記複数のラッチ回路における前記複数のデータのラッチタイミングを制御する内部ストローブ信号を生成し、前記内部ストローブ信号を前記複数のラッチ回路へ供給するタイミング制御回路と、を備え、前記タイミング制御回路は、温度変化に対応して前記内部ストローブ信号の時間変動を抑制する。
【発明の効果】
【０００８】
本発明によれば、半導体装置が、温度変化に対応して、キャリブレーションされたデータとストローブ信号のマッチングを維持するように内部ストローブ信号の時間変動を抑制するので、システムレベルでのキャリブレーション回数が削減できる。
【図面の簡単な説明】
【０００９】
【図１】情報処理システムの機能ブロック図である。
【図２】データ入出力回路の一部を示す回路図である。
【図３】外部からのデータをラッチする過程のタイミングチャートである。
【図４】データ入出力回路のより詳細な回路図である。
【図５】第１可変遅延回路の回路図である。
【図６】ストローブ信号の伝送時間と温度の関係を示すグラフである。
【発明を実施するための形態】
【００１０】
本発明の課題を解決する技術思想（コンセプト）の代表例を以下に示す。ただし、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。したがって、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。
【００１１】
本発明は、データとストローブ信号がマッチングするようにキャリブレーションによって調整されたストローブ信号が、半導体装置内の回路で処理される伝送速度に温度依存性を有することに着目し、ストローブ信号の伝送経路に可変遅延回路を間挿する。そして、可変遅延回路の遅延量を温度に応じて積極的に増減させることにより、ストローブ信号が外部から供給されるデータ（書き込みデータ）をラッチするラッチ回路に到達するまでの時間（以下、単に「伝送時間」とよぶ）を安定させる。よって、ラッチタイミング信号（内部ストローブ信号）は、データ信号よりも温度依存に対して変化の少ない信号、好ましくは温度依存に対して変化しない信号となる。言い換えれば、キャリブレーション後のストローブ信号に対応するラッチタイミング信号は、温度変化に対応してマッチングを維持するようにその時間変動が抑制される。通常、半導体装置の温度が上昇するほどストローブ信号の伝送速度が低下し、伝送時間が長くなる。そこで、温度上昇時には可変遅延回路の遅延量を小さくすれば、伝送時間を短縮できるので、結果として伝送時間の温度依存性が抑制されることになる。
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１３】
図１は、情報処理システム１００の機能ブロック図である。情報処理システム１００は、半導体装置１０４とそれを制御するためのコントローラ１０２を含む。本実施形態による半導体装置１０４は半導体記憶装置（ＤＤＲ（Double-Data-Rate）型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory））である。コントローラ１０２と半導体装置１０４は、データＤＱを伝送するためのバス線、ストローブ信号ＤＱＳを伝送するためのストローブ線、各種コマンドＣＭＤを伝送するためのコマンド線、不図示のアドレス線等の各種信号線により互いに接続される。尚、バス線ＤＱは、複数のバス線である。一つのストローブ線に伝送されるストローブ信号ＤＱＳは、複数のバス線にそれぞれ伝送される複数のデータＤＱのラッチタイミングの基となる信号である。半導体装置１０４にトレーニングを指示するトレーニングコマンドも、コントローラ１０２から送信されるコマンドＣＭＤの一種である。トレーニングコマンドは、任意の温度で実行されたキャリブレーションによって、データＤＱとストローブ信号がマッチングするようにストローブ信号ＤＱＳの時間タイミングを調整するためのコマンドである。
【００１４】
コントローラ１０２は半導体装置１０４とのインタフェースとなる入出力制御回路１０６を含み、入出力制御回路１０６はコマンド生成回路１０８、データ生成回路１７０、ストローブ生成回路１８０を含む。コマンド生成回路１０８は、トレーニングコマンドをはじめとする各種コマンドＣＭＤを生成し、コマンド線を介して半導体装置１０４に送信する。データ生成回路１７０は、半導体装置１０４へ供給するデータを生成し、バス線を介して半導体装置１０４に送信する。ストローブ生成回路１８０は、ストローブ信号を生成し、ストローブ線を介して半導体装置１０４に送信する。入出力制御回路１０６は、トレーニングコマンドによって、半導体装置１０４から判定された判定結果信号（不図示）を基に、ストローブ信号ＤＱＳの時間タイミングを調整する。
【００１５】
半導体装置１０４は、アクセス制御回路１１２、メモリセルアレイ１１４およびデータ入出力回路１１０、キャリブレーション回路１６０を含む。アクセス制御回路１１２は、メモリセルアレイ１１４へのアクセスを制御する回路であり、アドレスデコーダ、コマンドデコーダ、コントロールロジックなどを含む。アクセス制御回路１１２は、更に、キャリブレーション回路１６０及びデータ入出力回路１１０を制御する。データ入出力回路１１０は、アクセス制御回路１１２によって選択されたメモリセルアレイ１１０内のメモリセルを対象としたデータ送受を、アクセス制御回路１１２の制御により実行する。キャリブレーション回路１６０は、アクセス制御回路１１２が認識したトレーニングコマンドに対応して、データ入出力回路１１０へ供給されるデータＤＱがストローブ信号ＤＱＳによって正常にラッチ出来たか否かを判定し、判定結果信号を生成する。キャリブレーション回路１６０は、その判定結果信号を、データ入出力回路１１０を介してコントローラ１０２へ送信する。
【００１６】
データ入出力回路１１０は、タイミング制御回路１１６とラッチ回路１１８を含む。ラッチ回路１１８は、コントローラ１０２から供給されるデータＤＱをラッチする。ラッチのタイミングは、タイミング制御回路１１６から供給される内部ストローブ信号ＩＤＱＳにより指定される。タイミング制御回路１１６は、コントローラ１０２から供給されるストローブ信号ＤＱＳの出力タイミングを調整し、内部ストローブ信号ＩＤＱＳとしてラッチ回路１１８に供給する。この動作は、所謂、前述の各種コマンドＣＭＤに含まれる半導体装置１０４のライトコマンドに対応する。半導体装置１０４がメモリ以外の例えばＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）であれば、前記ライトコマンドは、データの転送コマンドに相当する。各種コマンドＣＭＤに含まれる半導体装置１０４のリードコマンドに対応するデータ入出力回路１１０のデータの出力及びストローブ信号の出力は、省略する。
【００１７】
タイミング制御回路１１６は、レシーバ回路１２０、可変遅延回路１２２および温度検知回路１２４を含む。タイミング制御回路１１６は、ストローブ信号ＤＱＳをレシーバ回路１２０により受信し、温度検知回路１２４から供給される温度信号にしたがって可変遅延回路１２２の遅延量を調整することにより、内部ストローブ信号ＩＤＱＳの出力タイミングを調整する。温度検知回路１２４は、必ずしもタイミング制御回路１１６やデータ入出力回路１１０に内蔵される必要はないが、本実施形態においては、温度検知回路１２４はタイミング制御回路１１６に内蔵されるものとして説明する。なお、ＤＲＡＭの多くはすでにその他の用途の為に温度検知回路１２４を備えているため、これを利用してもよい。
【００１８】
図２は、データ入出力回路１１０の一部を示す回路図である。上述の通り、データ入出力回路１１０は、ラッチ回路１１８とタイミング制御回路１１６を含む。レシーバ回路１２０にはストローブ信号ＤＱＳ（第１のストローブ信号）とストローブ信号ＤＱＳと相補なストローブ信号ＤＱＳＢ（第２のストローブ信号）が入力される。ストローブ信号ＤＱＳ、ＤＱＳＢは可変遅延回路１２２を経由し、互いに相補な内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢとしてラッチ回路１１８に供給される。内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢは、内部ストローブ信号線を伝送する。可変遅延回路１２２は第１可変遅延回路１２６と第２可変遅延回路１２８を含む。正相の内部ストローブ信号ＩＤＱＳは第１可変遅延回路１２６、逆相の内部ストローブ信号ＩＤＱＳＢは第２可変遅延回路１２８を通過する。
【００１９】
ラッチ回路１１８は、第１ラッチ回路１３０と第２ラッチ回路１３２を含む。正相の内部ストローブ信号ＩＤＱＳは第１ラッチ回路１３０、逆相の内部ストローブ信号ＩＤＱＳＢは第２ラッチ回路１３２に入力される。正相の内部ストローブ信号ＩＤＱＳ及び逆相の内部ストローブ信号ＩＤＱＳＢのそれぞれは、複数のラッチ回路１１８に供給される。複数のラッチ回路１１８は、内部データＤＱｉに含まれる各ビットデータＤ０、Ｄ１、Ｄ２、Ｄ３・・・に対応する。また、基準電圧ＶＲＥＦおよび内部データＤＱｉも、それぞれ、第１ラッチ回路１３０、第２ラッチ回路１３２に入力される。内部データＤＱｉは、コントローラ１０２からデータ入出力回路１１０内部に供給されたデータであることを示す。内部データＤＱｉは複数ビットの時間的に連続するデータ列、いいかえれば、シーケンシャルに供給されるデータである。内部データＤＱｉは、第１ラッチ回路１３０と第２ラッチ回路１３２の双方に供給される。内部データＤＱｉに含まれる各ビットデータＤ０、Ｄ１、Ｄ２、Ｄ３・・・は、正相の内部ストローブ信号ＩＤＱＳ及び逆相の内部ストローブ信号ＩＤＱＳＢのそれぞれに対応する第１ラッチ回路１３０と第２ラッチ回路１３２により交互にラッチされる。詳細は後述する。
【００２０】
温度検知回路１２４からは温度信号Ｔが第１可変遅延回路１２６、第２可変遅延回路１２８に供給される。本実施形態における温度信号Ｔは２ビットの信号であり、温度を低い方から００、０１、１０、１１の４値にて示す。より具体的には、０℃未満のときにはＴ＝００、０〜４０℃のときにはＴ＝０１、４０〜８０℃のときにはＴ＝１０、８０℃以上のときにはＴ＝１１となる。第１可変遅延回路１２６と第２可変遅延回路１２８は、温度信号Ｔに基づいて遅延量が変化する。可変遅延回路１２２の詳細については図５に関連して後に詳述する。
【００２１】
図３は、データをラッチする過程のタイミングチャートである。レシーバ回路１３４には、ビット列としての内部データＤＱｉが順次供給される。図３では、時刻ｔ０において最初のビットＤ０がラッチ回路１１８に入力されている。ストローブ信号ＤＱＳは、半導体装置１０４起動時に実行されるトレーニングにより、時刻ｔ１に内部ストローブ信号ＩＤＱＳのライズエッジが来るようにタイミング調整（初期設定）されている。時刻ｔ１は、データビットＤ０の検出期間のちょうど中央である。第１ラッチ回路１３０は内部ストローブ信号ＩＤＱＳのライズエッジのタイミング、すなわち時刻ｔ１においてデータビットＤ０をラッチする。
【００２２】
一方、逆相の内部ストローブ信号ＩＤＱＳＢのライズエッジのタイミングは、時刻ｔ２である。時刻ｔ２は、データビットＤ１の検出期間のちょうど中央である。第２ラッチ回路１３２は、内部ストローブ信号ＩＤＱＳＢのライズエッジのタイミングである時刻ｔ２においてデータビットＤ１をラッチする。この結果、内部データＤＱｉのビット列Ｄ０、Ｄ１、Ｄ２、Ｄ３・・・は、第１ラッチ回路１３０と第２ラッチ回路１３２により交互にラッチされる。すなわち、第１ラッチ回路１３０や第２ラッチ回路１３２によるデータラッチの周期は、内部データＤＱｉのデータ変化の周期の２倍となっている。
【００２３】
半導体装置１０４を動作させると回路内の温度が徐々に上昇してくる。温度が上昇すると、内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢの伝送速度が遅くなる。すなわち, 温度が上昇するとともにMOSトランジスタの電流能力が低下するため, レシーバ回路134の伝播時間が増大し, および内部ストローブ信号線の駆動能力が低下するからである。さらに、タイミング制御回路１１６及び複数のラッチ回路１１８を接続する内部ストローブ信号線の寄生抵抗は、温度によって抵抗値が変化し、よって時定数ＣＲが変化するからである。通常、内部データＤＱｉの伝送経路（内部データ線）よりも内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢの伝送経路（内部ストローブ信号線）の方が長いので、結果的に、内部データＤＱｉに対して内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢのライズエッジが遅れてくる。このような内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢの遅れを補正するためには、動作中も適宜トレーニング（トレーニングコマンドによるデータとストローブ信号のキャリブレーション）を実行すればよいが、頻繁なトレーニングはシステムレベルのパフォーマンスの低下につながる。
【００２４】
そこで、本実施形態においては、温度検知回路１２４から出力される温度信号Ｔにしたがって可変遅延回路１２２の遅延量を変化させている。具体的には、温度が上昇するほど遅延量を小さくしている。このような制御により、温度上昇にともなう伝送遅延を相殺し、よって、任意の温度でキャリブレーションされたデータとストローブ信号のマッチングされたタイミングを維持するようにしている。温度信号Ｔは、デジタル処理されたデジタル信号であってもアナログ処理されたアナログ信号であってもよい。従って、好ましくは、半導体装置１０４の起動直後に１回だけトレーニングを実行しておけば、以後はトレーニングが不要となる。可変遅延回路１２２の調整時間は、トレーニングに要する時間に比べると格段に小さい。なお、可変遅延回路１２２の調整中にデータアクセス（ライトコマンドによるライトデータビットの転送（転送コマンドによるデータビットの転送））を許容してもよいが、本実施形態においてはアクセスを禁止している。システムにおいては一般的に所定数の複数のデータビットを一つの塊（単位）として、デバイスＡとＢの間でデータの送受信を行う。メモリにおいては、バーストライトによる８ビット、１６ビットのシーケンシャルなデータビットの転送である。前述のアクセスの禁止とは、例えば、１６ビットのシーケンシャルなデータビットの転送の期間中に温度信号Ｔの情報が変化しても、可変遅延回路１２２の遅延量は変化させない、と言うことである。この制御は、温度検知回路１２４が出力する温度信号Ｔがデジタル信号である場合に有用である。可変遅延回路１２２の遅延制御量の単位が荒いと、デジタル信号によって内部ストローブ信号の遅延量が、１６ビットのシーケンシャルなデータビットの期間中で大きく変化してしまうからである。一つの塊（単位）のデータビットの転送を、一つの制御単位としたほうが、信頼性が高い。この制御は、例えば、温度検知回路１２４が出力する温度信号Ｔの遷移の出力タイミングを、アクセス制御回路１１２がライトコマンドを認識している期間中は禁止することによって実現できる。尚、温度検知回路１２４が出力する温度信号Ｔがアナログ信号である場合には、前記禁止の制御は不要である。
【００２５】
トレーニングは、起動直後（コールドスタート後、ハードウェアリセット後、パワーダウンイグジット後、レジューム後などの様々なケースが相当する）の１回に限る必要はない。従来通り、起動後もシステムがアイドル状態であるときに定期的にトレーニングしてもよい。少なくとも、可変遅延回路１２２による調整を行えば、過度にトレーニングを実行する必要はなくなる。
【００２６】
図４は、データ入出力回路１１０のより詳細な回路図である。データ入出力回路１１０は、内部データＤＱｉの入力端子であるデータパッド１３４、基準電圧ＶＲＥＦの入力端子である基準電圧パッド１３６、ストローブ信号ＤＱＳ、ＤＱＳＢの入力端子であるストローブパッド１３８を備える。データパッド１３４から供給されるデータＤＱｉは、第１入力部１４０としてのトランジスタを制御する。基準電圧パッド１３６から供給される基準電圧ＶＲＥＦは、第２入力部１４２としてのトランジスタを制御する。また、これらの入力の活性は、内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢにより、活性制御部１４６としてのトランジスタを介して制御される。
【００２７】
判定部１４４は、いわゆる差動増幅回路として構成され、第１入力部１４０、第２入力部１４２のオン・オフ状態に応じてハイレベル／ローレベルの２値信号としてのＬＤＱｉ＿０信号を出力する。
【００２８】
図５は、第１可変遅延回路１２６の回路図である。なお、第２可変遅延回路１２８も第１可変遅延回路１２６と同一構成である。第１可変遅延回路１２６は、デジタル処理されたデジタル信号Ｔ［０］、Ｔ［１］により遅延量が制御される。デジタル信号Ｔ［０］、Ｔ［１］のそれぞれ電圧は２値であり、第１可変遅延回路１２６を構成するインバータの高電圧側及び低電圧側の電圧ＶＤＤ、ＶＳＳに対応する。ストローブ信号ＤＱＳの伝送経路には、１２個のキャパシタＣ０１〜Ｃ１６が接続される。２ビットの温度信号Ｔのうち、Ｔ［０］により４個のキャパシタＣ０１、Ｃ０４、Ｃ１１、Ｃ１４が制御され、Ｔ［１］により残り８個のキャパシタが制御される。すなわち、温度信号Ｔが００、０１、１０、１１とカウントアップするにしたがって、段階的に第１可変遅延回路１２６の遅延量が低下する。デジタル信号Ｔ［０］、Ｔ［１］は、温度変化によるストローブ信号ＤＱＳを伝送線の時定数の変化（第１遅延時間の変化）のみでなく、温度変化によるレシーバ回路１２０の応答速度及び駆動能力の変化（第２遅延時間の変化）をあわせて総遅延時間の変化に対応した信号である。よって、デジタル信号Ｔ［０］、Ｔ［１］は、第１可変遅延回路１２６の温度上昇に対する遅延時間の増大をキャンセルするようにするだけでなく、レシーバ回路１２０の遅延時間の増大をもキャンセルするように、予め設定される。尚、デジタル信号Ｔ［０］、Ｔ［１］をアナログ処理されたアナログ信号（即ち、温度の値に対応するＶＤＤ〜ＶＳＳ間の任意の電圧）に置換すれば、第１可変遅延回路１２６が出力する信号ＯＵＴは、温度に対応してアナログ制御された遅延量を有することとなる。
【００２９】
図６は、ストローブ信号ＤＱＳの伝送時間と温度の関係を示すグラフである。横軸は温度、縦軸は伝送時間を示す。温度非調整特性１４８は可変遅延回路１２２による調整をしないときの特性を示し、温度調整特性１５０は調整するときの特性を示す。
【００３０】
温度非調整特性１４８においては、温度上昇と共に伝送時間も増加している。図６の場合、−１０〜１１０℃の範囲で伝送時間は約６３（psec）変化している。温度が上昇すると、ストローブ信号ＤＱＳのライズエッジがデータＤＱに対して遅れるため、頻繁なトレーニングが必要となる。
【００３１】
温度調整特性１５０においては、温度上昇と共に温度信号Ｔは００、０１、１０、１１のようにカウントアップする。４０℃を超えると、温度信号Ｔは００から０１に変化し、可変遅延回路１２２の遅延量が小さくなる。更に温度が上昇すると伝送時間も長くなるが、８０℃を超えると温度信号Ｔは０１から１０に変化するため、可変遅延回路１２２の遅延量は更に小さくなる。この結果、−１０〜１１０℃の範囲における伝送時間の変動範囲は２６（psec）に抑制される。尚、分解能を上げれば（温度信号Ｔのビット数を増加すれば）温度変化に対応する可変遅延回路１２２の遅延量の変化は、一定（フラット）とすることができる。
【００３２】
ＤＲＡＭの多くは、温度検知回路１２４を備えるため、タイミング制御回路１１６は既存の温度検知回路１２４の温度信号Ｔをそのまま利用すればよい。温度変化にその都度対応してトレーニングのようにストローブ信号ＤＱＳを動かしながら適正タイミング範囲を探るのではなく、温度信号Ｔにしたがって可変遅延回路１２２内のキャパシタを制御するだけであるため、トレーニングに比べると調整時間が格段に小さいというメリットがある。半導体装置１０４の起動時に１回だけトレーニングを実行してストローブ信号ＤＱＳのタイミングを初期設定しておけば、以後はトレーニングを不要化することができる。少なくとも、トレーニング回数を大きく抑制できる。
【００３３】
尚、温度変化に対応してデータＤＱそのものを遅延させるのではなく、高速伝送されるべきデータＤＱに対してストローブ信号ＤＱＳのタイミングを適切に設定することが本発明の重要な目的である（この意味では、特許文献１とは発明の目的が異なる）。従来、トレーニングという方法によりこの目的を達成してきたが、頻繁なトレーニングはいっそうの高速化にとって障害となる可能性がある。これに対して、本発明では可変遅延回路１２２をストローブ信号ＤＱＳ、ＤＱＳＢの伝送経路に設置し、その遅延量を調整する方式であるため、格段に高速化に対応しやすくなる。
【００３４】
本発明のメモリセルアレイ１１４は、揮発性であるか不揮発性であるか、あるいはそれらの混合であるかを問わない。本発明の技術思想は、信号伝送回路を有するさまざまな半導体装置に適用できる。更に、各機能ブロックの回路形式は、図面で開示した形式に限定されないことは当業者には理解されるところである。
【００３５】
本発明の技術思想は、メモリセルが記憶するデータビットに関して限定されるものでなく、例えばメモリセルを指定するアドレスビットの入力にも適用可能である。更に、データビット及びアドレスビットは、メモリセル（即ち、半導体記憶装置）に限定されるものでなく、半導体装置Ａ及び半導体装置Ｂの間でデータ情報やアドレス情報を伝送するシステム及びそれを構成するロジック系の半導体装置やデータ処理系の半導体装置にも適用可能である。
【００３６】
本発明における半導体装置１０４の技術思想は、たとえば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）、メモリ（Memory）等の半導体製品全般に適用できる。本発明を適用可能な半導体装置の製品形態としては、たとえば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等が挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用できる。
【００３７】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置の一部としてバイポーラ型トランジスタを備えてもよい。
【００３８】
ＰＭＯＳトランジスタは、第２導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第１導電型のトランジスタの代表例である。
【００３９】
本発明の請求の範囲の枠内においてさまざまな開示要素の多様な組み合わせや選択が可能である。すなわち、本発明は、請求の範囲を含む開示、技術思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことはもちろんである。
【００４０】
以下、本発明のその他の諸態様を付記としてまとめて記載する。
【００４１】
（付記１１）
外部から供給される複数のデータをラッチする複数のラッチ回路と、
外部から供給されるストローブ信号を受信し、前記ストローブ信号を基に前記複数のラッチ回路における前記複数のデータのラッチタイミングを制御する内部ストローブ信号を生成し、前記内部ストローブ信号を前記複数のラッチ回路へ供給するタイミング制御回路と、を備え、
前記タイミング制御回路は、温度変化に対応して前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする半導体装置。
（付記１２）
前記半導体装置は、更に、前記ストローブ信号のエッジで前記複数のデータをラッチし、その結果を外部に送信するキャリブレーション回路を備え、
前記タイミング制御回路は、コントローラが前記結果を基にタイミングエッジを調整した前記ストローブ信号のタイミングを維持する様に、温度変化に対応する前記内部ストローブ信号の出力タイミングの時間変動を抑制する、ことを特徴とする付記１１に記載の半導体装置。
（付記１３）
前記タイミング制御回路は、前記内部ストローブ信号を遅延し且つ温度変化に対応して前記内部ストローブ信号の遅延量の変動を抑制して前記複数のラッチ回路へ供給する可変遅延回路を含む、付記１１または１２に記載の半導体装置。
（付記１４）
前記タイミング制御回路は、前記内部ストローブ信号として互いに逆相となる第１および第２のストローブ信号を出力し、
前記複数のラッチ回路は、それぞれ対応する前記第１および第２のストローブ信号に従ってそれぞれ対応するデータをラッチする第１および第２のラッチ回路を含む、ことを特徴とする付記１１または１２に記載の半導体装置。
（付記１５）
前記第１および第２のラッチ回路は、外部から時系列に順次供給される複数のデータビットを交互にラッチする、ことを特徴とする付記１４に記載の半導体装置。
（付記１６）
前記タイミング制御回路は、更に、温度検知回路を含み、前記温度検知回路から出力される温度信号にしたがって前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする付記１１から１５のいずれか一項に記載の半導体装置。
（付記１７）
前記複数のラッチ回路のそれぞれは、外部から複数のデータビットが時系列に順次供給され、
前記タイミング制御回路は、前記複数のデータビットが供給されている期間中においては、前記内部ストローブ信号の時間変動を抑制する制御を、前記温度信号の変化によらず一定に制御する、ことを特徴とする付記１１乃至１６のいずれか一項に記載の半導体装置。
（付記１８）
データのラッチタイミングにマッチングする様にキャリブレーションされたストローブ信号が供給され、前記ストローブ信号に対応した内部ストローブ信号を生成するタイミング制御回路と、
前記内部ストローブ信号にしたがって、複数のデータをそれぞれラッチする複数のラッチ回路と、を備え、
前記タイミング制御回路は、温度変化に対応して前記マッチングを維持するように前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする半導体装置。
（付記１９）
前記タイミング制御回路は、温度検知回路を含み、
前記温度検知回路から出力される温度信号に従って、前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする付記１８に記載の半導体装置。
（付記２０）
前記タイミング制御回路は、半導体装置の温度変化に対応して前記内部ストローブ信号を伝送する内部ストローブ信号線の伝送時間が変化する温度依存特性に対して、前記伝送時間の変化をキャンセルするように前記内部ストローブ信号の出力タイミングを調整する、ことを特徴とする付記１８または１９に記載の半導体装置。
（付記２１）
前記半導体装置は、更に、前記ストローブ信号のエッジで前記複数のデータをラッチし、その結果を外部に送信するキャリブレーション回路を備え、
前記ストローブ信号は、コントローラが前記結果を基に、そのタイミングエッジを調整した信号である、ことを特徴とする付記１８乃至２０のいずれか一項に記載の半導体装置。
（付記２２）
前記複数のラッチ回路のそれぞれは、外部から複数のデータビットが時系列に順次供給され、
前記タイミング制御回路は、前記複数のデータビットが供給されている期間中においては、前記内部ストローブ信号の時間変動を抑制する制御を、前記温度信号の変化によらず一定に制御する、ことを特徴とする付記１８乃至２１のいずれか一項に記載の半導体装置。
【符号の説明】
【００４２】
１００ 情報処理システム、１０２ コントローラ、１０４ 半導体装置、１０６ 入出力制御回路、１０８ コマンド生成回路、１１０ データ入出力回路、１１２ アクセス制御回路、１１４ メモリセルアレイ、１１６ タイミング制御回路、１１８ ラッチ回路、１２０ レシーバ回路、１２２ 可変遅延回路、１２４ 温度検知回路、１２６ 第１可変遅延回路、１２８ 第２可変遅延回路、１３０ 第１ラッチ回路、１３２ 第２ラッチ回路、１３４ データパッド、１３６ 基準電圧パッド、１３８ ストローブパッド、１４０ 第１入力部、１４２ 第２入力部、１４４ 判定部、１４６ 活性制御部、１４８ 温度非調整特性、１５０ 温度調整特性、１６０ キャリブレーション回路、１７０ データ生成回路、１８０ ストローブ生成回路、ＤＱ データ、ＤＱＳ ストローブ信号、ＣＭＤ コマンド、ＩＤＱＳ 内部ストローブ信号、Ｔ 温度信号、ＶＲＥＦ 基準電圧、ＤＱｉ 内部データ。
【技術分野】
【０００１】
本発明は半導体装置およびそれを利用した情報処理システムに関し、特に、データをラッチするタイミングの制御に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、ストローブ信号によりデータをラッチするタイミングを制御することが多い（特許文献１、２参照）。データを正しくラッチするためには、データの流れにストローブ信号のタイミングを高精度でマッチングさせることが重要である。ＤＲＡＭが高速化するにつれ、このタイミング合わせの精度がよりシビアになってきている。
【０００３】
そこで、半導体装置の起動時に「トレーニング」とよばれる一種のキャリブレーションを実行することがある。トレーニングは、システム（半導体装置と、半導体装置を制御するコントローラ）で実施される。トレーニングにおいては、コントローラにより、コントローラが供給するストローブ信号のタイミングをずらしながら半導体装置がデータを正しくラッチできる範囲（以下、「適正タイミング範囲」とよぶ）が走査・特定される。よって、トレーニングが終了した時点で、コントローラから供給されるストローブ信号が、コントローラから供給されるデータ（書き込みデータ）と高度な精度でマッチングされている。トレーニングは。システム（半導体装置が含む回路）の温度特性によってマッチングがずれるため、システムは、半導体装置の起動後も適宜トレーニングを実行する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−９６４１９号公報
【特許文献２】特開２０１０−０４５５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トレーニング中の半導体装置へのデータアクセスは禁止される。また、トレーニングにはある程度の時間がかかる。したがって、トレーニングによるオーバーヘッド（ビジー期間）は、システムレベルでのパフォーマンスを低下させる。よって、温度変化に対してシステムのキャリブレーション回数を削減する必要がある。本発明者は、次のことに気づいた。例えば、コントローラが出力したストローブ信号は、半導体装置内のストローブパッドを介してレシーバに供給される。レシーバは、半導体装置に供給されたデータ（書き込みデータ）をラッチするラッチ回路へ、ラッチタイミング信号として供給する。ストローブ信号は小振幅のため, レシーバの増幅時間は長い。ストローブ信号は、複数のラッチ回路に供給するために、ラッチタイミング信号（ストローブ信号）は半導体装置内において、長距離の配線で構成される。よって、レシーバ回路の動作時間およびその配線の寄生容量及び寄生抵抗による伝搬時間の和である第１の時間は大きい。他方、半導体装置の外部からラッチ回路へ供給されるデータの伝搬時間による第２の時間は、第１の時間よりも小さい。データが供給されるデータパッドからラッチ回路までの距離は、ストローブ信号の前記配線よりも短いのが一般的であるからである。第１及び第２の時間は共に温度の変化を受けるが、レシーバおよび距離が長いラッチタイミング信号（ストローブ信号）の配線の方が、温度依存性を、より多く有する。つまり、ラッチタイミング信号（ストローブ信号）は、データ信号よりも大きな温度依存性を有する。このことは、システム（または半導体装置）の温度変化に対して、トレーニングの回数が増大する要素を含む。
【課題を解決するための手段】
【０００６】
本発明に係る情報処理システムは、コントローラと、前記コントローラと、複数のデータを伝送する複数のバス線及び前記複数のデータに関連するストローブ信号を伝送するストローブ線を介してそれぞれ接続される半導体装置と、を備え、前記コントローラは、前記半導体装置を基準として前記複数のデータに前記ストローブ信号のタイミングエッジをマッチングさせる様に前記ストローブ信号のタイミングを調整するキャリブレーションコマンドを生成するコマンド生成回路と、前記複数のデータを前記複数のバス線へ供給するデータ生成回路と、前記キャリブレーションコマンドによって調整されたタイミングエッジを有する前記ストローブ信号を前記ストローブ線へ供給するストローブ生成回路と、を含み、前記半導体装置は、前記複数のバス線を介して供給される前記複数のデータをそれぞれラッチする複数のラッチ回路と、前記ストローブ線を介して供給される前記ストローブ信号を基に内部ストローブ信号を生成し、前記内部ストローブ信号を前記複数のラッチ回路へ供給するタイミング制御回路と、を含み、前記タイミング制御回路は、温度変化に対応して前記データと前記ストローブ信号の前記マッチングを維持するように、前記内部ストローブ信号の時間変動を抑制する。
【０００７】
本発明に係る半導体装置は、外部から供給される複数のデータをラッチする複数のラッチ回路と、外部から供給されるストローブ信号を受信し、前記ストローブ信号を基に前記複数のラッチ回路における前記複数のデータのラッチタイミングを制御する内部ストローブ信号を生成し、前記内部ストローブ信号を前記複数のラッチ回路へ供給するタイミング制御回路と、を備え、前記タイミング制御回路は、温度変化に対応して前記内部ストローブ信号の時間変動を抑制する。
【発明の効果】
【０００８】
本発明によれば、半導体装置が、温度変化に対応して、キャリブレーションされたデータとストローブ信号のマッチングを維持するように内部ストローブ信号の時間変動を抑制するので、システムレベルでのキャリブレーション回数が削減できる。
【図面の簡単な説明】
【０００９】
【図１】情報処理システムの機能ブロック図である。
【図２】データ入出力回路の一部を示す回路図である。
【図３】外部からのデータをラッチする過程のタイミングチャートである。
【図４】データ入出力回路のより詳細な回路図である。
【図５】第１可変遅延回路の回路図である。
【図６】ストローブ信号の伝送時間と温度の関係を示すグラフである。
【発明を実施するための形態】
【００１０】
本発明の課題を解決する技術思想（コンセプト）の代表例を以下に示す。ただし、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。したがって、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。
【００１１】
本発明は、データとストローブ信号がマッチングするようにキャリブレーションによって調整されたストローブ信号が、半導体装置内の回路で処理される伝送速度に温度依存性を有することに着目し、ストローブ信号の伝送経路に可変遅延回路を間挿する。そして、可変遅延回路の遅延量を温度に応じて積極的に増減させることにより、ストローブ信号が外部から供給されるデータ（書き込みデータ）をラッチするラッチ回路に到達するまでの時間（以下、単に「伝送時間」とよぶ）を安定させる。よって、ラッチタイミング信号（内部ストローブ信号）は、データ信号よりも温度依存に対して変化の少ない信号、好ましくは温度依存に対して変化しない信号となる。言い換えれば、キャリブレーション後のストローブ信号に対応するラッチタイミング信号は、温度変化に対応してマッチングを維持するようにその時間変動が抑制される。通常、半導体装置の温度が上昇するほどストローブ信号の伝送速度が低下し、伝送時間が長くなる。そこで、温度上昇時には可変遅延回路の遅延量を小さくすれば、伝送時間を短縮できるので、結果として伝送時間の温度依存性が抑制されることになる。
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１３】
図１は、情報処理システム１００の機能ブロック図である。情報処理システム１００は、半導体装置１０４とそれを制御するためのコントローラ１０２を含む。本実施形態による半導体装置１０４は半導体記憶装置（ＤＤＲ（Double-Data-Rate）型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory））である。コントローラ１０２と半導体装置１０４は、データＤＱを伝送するためのバス線、ストローブ信号ＤＱＳを伝送するためのストローブ線、各種コマンドＣＭＤを伝送するためのコマンド線、不図示のアドレス線等の各種信号線により互いに接続される。尚、バス線ＤＱは、複数のバス線である。一つのストローブ線に伝送されるストローブ信号ＤＱＳは、複数のバス線にそれぞれ伝送される複数のデータＤＱのラッチタイミングの基となる信号である。半導体装置１０４にトレーニングを指示するトレーニングコマンドも、コントローラ１０２から送信されるコマンドＣＭＤの一種である。トレーニングコマンドは、任意の温度で実行されたキャリブレーションによって、データＤＱとストローブ信号がマッチングするようにストローブ信号ＤＱＳの時間タイミングを調整するためのコマンドである。
【００１４】
コントローラ１０２は半導体装置１０４とのインタフェースとなる入出力制御回路１０６を含み、入出力制御回路１０６はコマンド生成回路１０８、データ生成回路１７０、ストローブ生成回路１８０を含む。コマンド生成回路１０８は、トレーニングコマンドをはじめとする各種コマンドＣＭＤを生成し、コマンド線を介して半導体装置１０４に送信する。データ生成回路１７０は、半導体装置１０４へ供給するデータを生成し、バス線を介して半導体装置１０４に送信する。ストローブ生成回路１８０は、ストローブ信号を生成し、ストローブ線を介して半導体装置１０４に送信する。入出力制御回路１０６は、トレーニングコマンドによって、半導体装置１０４から判定された判定結果信号（不図示）を基に、ストローブ信号ＤＱＳの時間タイミングを調整する。
【００１５】
半導体装置１０４は、アクセス制御回路１１２、メモリセルアレイ１１４およびデータ入出力回路１１０、キャリブレーション回路１６０を含む。アクセス制御回路１１２は、メモリセルアレイ１１４へのアクセスを制御する回路であり、アドレスデコーダ、コマンドデコーダ、コントロールロジックなどを含む。アクセス制御回路１１２は、更に、キャリブレーション回路１６０及びデータ入出力回路１１０を制御する。データ入出力回路１１０は、アクセス制御回路１１２によって選択されたメモリセルアレイ１１０内のメモリセルを対象としたデータ送受を、アクセス制御回路１１２の制御により実行する。キャリブレーション回路１６０は、アクセス制御回路１１２が認識したトレーニングコマンドに対応して、データ入出力回路１１０へ供給されるデータＤＱがストローブ信号ＤＱＳによって正常にラッチ出来たか否かを判定し、判定結果信号を生成する。キャリブレーション回路１６０は、その判定結果信号を、データ入出力回路１１０を介してコントローラ１０２へ送信する。
【００１６】
データ入出力回路１１０は、タイミング制御回路１１６とラッチ回路１１８を含む。ラッチ回路１１８は、コントローラ１０２から供給されるデータＤＱをラッチする。ラッチのタイミングは、タイミング制御回路１１６から供給される内部ストローブ信号ＩＤＱＳにより指定される。タイミング制御回路１１６は、コントローラ１０２から供給されるストローブ信号ＤＱＳの出力タイミングを調整し、内部ストローブ信号ＩＤＱＳとしてラッチ回路１１８に供給する。この動作は、所謂、前述の各種コマンドＣＭＤに含まれる半導体装置１０４のライトコマンドに対応する。半導体装置１０４がメモリ以外の例えばＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）であれば、前記ライトコマンドは、データの転送コマンドに相当する。各種コマンドＣＭＤに含まれる半導体装置１０４のリードコマンドに対応するデータ入出力回路１１０のデータの出力及びストローブ信号の出力は、省略する。
【００１７】
タイミング制御回路１１６は、レシーバ回路１２０、可変遅延回路１２２および温度検知回路１２４を含む。タイミング制御回路１１６は、ストローブ信号ＤＱＳをレシーバ回路１２０により受信し、温度検知回路１２４から供給される温度信号にしたがって可変遅延回路１２２の遅延量を調整することにより、内部ストローブ信号ＩＤＱＳの出力タイミングを調整する。温度検知回路１２４は、必ずしもタイミング制御回路１１６やデータ入出力回路１１０に内蔵される必要はないが、本実施形態においては、温度検知回路１２４はタイミング制御回路１１６に内蔵されるものとして説明する。なお、ＤＲＡＭの多くはすでにその他の用途の為に温度検知回路１２４を備えているため、これを利用してもよい。
【００１８】
図２は、データ入出力回路１１０の一部を示す回路図である。上述の通り、データ入出力回路１１０は、ラッチ回路１１８とタイミング制御回路１１６を含む。レシーバ回路１２０にはストローブ信号ＤＱＳ（第１のストローブ信号）とストローブ信号ＤＱＳと相補なストローブ信号ＤＱＳＢ（第２のストローブ信号）が入力される。ストローブ信号ＤＱＳ、ＤＱＳＢは可変遅延回路１２２を経由し、互いに相補な内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢとしてラッチ回路１１８に供給される。内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢは、内部ストローブ信号線を伝送する。可変遅延回路１２２は第１可変遅延回路１２６と第２可変遅延回路１２８を含む。正相の内部ストローブ信号ＩＤＱＳは第１可変遅延回路１２６、逆相の内部ストローブ信号ＩＤＱＳＢは第２可変遅延回路１２８を通過する。
【００１９】
ラッチ回路１１８は、第１ラッチ回路１３０と第２ラッチ回路１３２を含む。正相の内部ストローブ信号ＩＤＱＳは第１ラッチ回路１３０、逆相の内部ストローブ信号ＩＤＱＳＢは第２ラッチ回路１３２に入力される。正相の内部ストローブ信号ＩＤＱＳ及び逆相の内部ストローブ信号ＩＤＱＳＢのそれぞれは、複数のラッチ回路１１８に供給される。複数のラッチ回路１１８は、内部データＤＱｉに含まれる各ビットデータＤ０、Ｄ１、Ｄ２、Ｄ３・・・に対応する。また、基準電圧ＶＲＥＦおよび内部データＤＱｉも、それぞれ、第１ラッチ回路１３０、第２ラッチ回路１３２に入力される。内部データＤＱｉは、コントローラ１０２からデータ入出力回路１１０内部に供給されたデータであることを示す。内部データＤＱｉは複数ビットの時間的に連続するデータ列、いいかえれば、シーケンシャルに供給されるデータである。内部データＤＱｉは、第１ラッチ回路１３０と第２ラッチ回路１３２の双方に供給される。内部データＤＱｉに含まれる各ビットデータＤ０、Ｄ１、Ｄ２、Ｄ３・・・は、正相の内部ストローブ信号ＩＤＱＳ及び逆相の内部ストローブ信号ＩＤＱＳＢのそれぞれに対応する第１ラッチ回路１３０と第２ラッチ回路１３２により交互にラッチされる。詳細は後述する。
【００２０】
温度検知回路１２４からは温度信号Ｔが第１可変遅延回路１２６、第２可変遅延回路１２８に供給される。本実施形態における温度信号Ｔは２ビットの信号であり、温度を低い方から００、０１、１０、１１の４値にて示す。より具体的には、０℃未満のときにはＴ＝００、０〜４０℃のときにはＴ＝０１、４０〜８０℃のときにはＴ＝１０、８０℃以上のときにはＴ＝１１となる。第１可変遅延回路１２６と第２可変遅延回路１２８は、温度信号Ｔに基づいて遅延量が変化する。可変遅延回路１２２の詳細については図５に関連して後に詳述する。
【００２１】
図３は、データをラッチする過程のタイミングチャートである。レシーバ回路１３４には、ビット列としての内部データＤＱｉが順次供給される。図３では、時刻ｔ０において最初のビットＤ０がラッチ回路１１８に入力されている。ストローブ信号ＤＱＳは、半導体装置１０４起動時に実行されるトレーニングにより、時刻ｔ１に内部ストローブ信号ＩＤＱＳのライズエッジが来るようにタイミング調整（初期設定）されている。時刻ｔ１は、データビットＤ０の検出期間のちょうど中央である。第１ラッチ回路１３０は内部ストローブ信号ＩＤＱＳのライズエッジのタイミング、すなわち時刻ｔ１においてデータビットＤ０をラッチする。
【００２２】
一方、逆相の内部ストローブ信号ＩＤＱＳＢのライズエッジのタイミングは、時刻ｔ２である。時刻ｔ２は、データビットＤ１の検出期間のちょうど中央である。第２ラッチ回路１３２は、内部ストローブ信号ＩＤＱＳＢのライズエッジのタイミングである時刻ｔ２においてデータビットＤ１をラッチする。この結果、内部データＤＱｉのビット列Ｄ０、Ｄ１、Ｄ２、Ｄ３・・・は、第１ラッチ回路１３０と第２ラッチ回路１３２により交互にラッチされる。すなわち、第１ラッチ回路１３０や第２ラッチ回路１３２によるデータラッチの周期は、内部データＤＱｉのデータ変化の周期の２倍となっている。
【００２３】
半導体装置１０４を動作させると回路内の温度が徐々に上昇してくる。温度が上昇すると、内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢの伝送速度が遅くなる。すなわち, 温度が上昇するとともにMOSトランジスタの電流能力が低下するため, レシーバ回路134の伝播時間が増大し, および内部ストローブ信号線の駆動能力が低下するからである。さらに、タイミング制御回路１１６及び複数のラッチ回路１１８を接続する内部ストローブ信号線の寄生抵抗は、温度によって抵抗値が変化し、よって時定数ＣＲが変化するからである。通常、内部データＤＱｉの伝送経路（内部データ線）よりも内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢの伝送経路（内部ストローブ信号線）の方が長いので、結果的に、内部データＤＱｉに対して内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢのライズエッジが遅れてくる。このような内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢの遅れを補正するためには、動作中も適宜トレーニング（トレーニングコマンドによるデータとストローブ信号のキャリブレーション）を実行すればよいが、頻繁なトレーニングはシステムレベルのパフォーマンスの低下につながる。
【００２４】
そこで、本実施形態においては、温度検知回路１２４から出力される温度信号Ｔにしたがって可変遅延回路１２２の遅延量を変化させている。具体的には、温度が上昇するほど遅延量を小さくしている。このような制御により、温度上昇にともなう伝送遅延を相殺し、よって、任意の温度でキャリブレーションされたデータとストローブ信号のマッチングされたタイミングを維持するようにしている。温度信号Ｔは、デジタル処理されたデジタル信号であってもアナログ処理されたアナログ信号であってもよい。従って、好ましくは、半導体装置１０４の起動直後に１回だけトレーニングを実行しておけば、以後はトレーニングが不要となる。可変遅延回路１２２の調整時間は、トレーニングに要する時間に比べると格段に小さい。なお、可変遅延回路１２２の調整中にデータアクセス（ライトコマンドによるライトデータビットの転送（転送コマンドによるデータビットの転送））を許容してもよいが、本実施形態においてはアクセスを禁止している。システムにおいては一般的に所定数の複数のデータビットを一つの塊（単位）として、デバイスＡとＢの間でデータの送受信を行う。メモリにおいては、バーストライトによる８ビット、１６ビットのシーケンシャルなデータビットの転送である。前述のアクセスの禁止とは、例えば、１６ビットのシーケンシャルなデータビットの転送の期間中に温度信号Ｔの情報が変化しても、可変遅延回路１２２の遅延量は変化させない、と言うことである。この制御は、温度検知回路１２４が出力する温度信号Ｔがデジタル信号である場合に有用である。可変遅延回路１２２の遅延制御量の単位が荒いと、デジタル信号によって内部ストローブ信号の遅延量が、１６ビットのシーケンシャルなデータビットの期間中で大きく変化してしまうからである。一つの塊（単位）のデータビットの転送を、一つの制御単位としたほうが、信頼性が高い。この制御は、例えば、温度検知回路１２４が出力する温度信号Ｔの遷移の出力タイミングを、アクセス制御回路１１２がライトコマンドを認識している期間中は禁止することによって実現できる。尚、温度検知回路１２４が出力する温度信号Ｔがアナログ信号である場合には、前記禁止の制御は不要である。
【００２５】
トレーニングは、起動直後（コールドスタート後、ハードウェアリセット後、パワーダウンイグジット後、レジューム後などの様々なケースが相当する）の１回に限る必要はない。従来通り、起動後もシステムがアイドル状態であるときに定期的にトレーニングしてもよい。少なくとも、可変遅延回路１２２による調整を行えば、過度にトレーニングを実行する必要はなくなる。
【００２６】
図４は、データ入出力回路１１０のより詳細な回路図である。データ入出力回路１１０は、内部データＤＱｉの入力端子であるデータパッド１３４、基準電圧ＶＲＥＦの入力端子である基準電圧パッド１３６、ストローブ信号ＤＱＳ、ＤＱＳＢの入力端子であるストローブパッド１３８を備える。データパッド１３４から供給されるデータＤＱｉは、第１入力部１４０としてのトランジスタを制御する。基準電圧パッド１３６から供給される基準電圧ＶＲＥＦは、第２入力部１４２としてのトランジスタを制御する。また、これらの入力の活性は、内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢにより、活性制御部１４６としてのトランジスタを介して制御される。
【００２７】
判定部１４４は、いわゆる差動増幅回路として構成され、第１入力部１４０、第２入力部１４２のオン・オフ状態に応じてハイレベル／ローレベルの２値信号としてのＬＤＱｉ＿０信号を出力する。
【００２８】
図５は、第１可変遅延回路１２６の回路図である。なお、第２可変遅延回路１２８も第１可変遅延回路１２６と同一構成である。第１可変遅延回路１２６は、デジタル処理されたデジタル信号Ｔ［０］、Ｔ［１］により遅延量が制御される。デジタル信号Ｔ［０］、Ｔ［１］のそれぞれ電圧は２値であり、第１可変遅延回路１２６を構成するインバータの高電圧側及び低電圧側の電圧ＶＤＤ、ＶＳＳに対応する。ストローブ信号ＤＱＳの伝送経路には、１２個のキャパシタＣ０１〜Ｃ１６が接続される。２ビットの温度信号Ｔのうち、Ｔ［０］により４個のキャパシタＣ０１、Ｃ０４、Ｃ１１、Ｃ１４が制御され、Ｔ［１］により残り８個のキャパシタが制御される。すなわち、温度信号Ｔが００、０１、１０、１１とカウントアップするにしたがって、段階的に第１可変遅延回路１２６の遅延量が低下する。デジタル信号Ｔ［０］、Ｔ［１］は、温度変化によるストローブ信号ＤＱＳを伝送線の時定数の変化（第１遅延時間の変化）のみでなく、温度変化によるレシーバ回路１２０の応答速度及び駆動能力の変化（第２遅延時間の変化）をあわせて総遅延時間の変化に対応した信号である。よって、デジタル信号Ｔ［０］、Ｔ［１］は、第１可変遅延回路１２６の温度上昇に対する遅延時間の増大をキャンセルするようにするだけでなく、レシーバ回路１２０の遅延時間の増大をもキャンセルするように、予め設定される。尚、デジタル信号Ｔ［０］、Ｔ［１］をアナログ処理されたアナログ信号（即ち、温度の値に対応するＶＤＤ〜ＶＳＳ間の任意の電圧）に置換すれば、第１可変遅延回路１２６が出力する信号ＯＵＴは、温度に対応してアナログ制御された遅延量を有することとなる。
【００２９】
図６は、ストローブ信号ＤＱＳの伝送時間と温度の関係を示すグラフである。横軸は温度、縦軸は伝送時間を示す。温度非調整特性１４８は可変遅延回路１２２による調整をしないときの特性を示し、温度調整特性１５０は調整するときの特性を示す。
【００３０】
温度非調整特性１４８においては、温度上昇と共に伝送時間も増加している。図６の場合、−１０〜１１０℃の範囲で伝送時間は約６３（psec）変化している。温度が上昇すると、ストローブ信号ＤＱＳのライズエッジがデータＤＱに対して遅れるため、頻繁なトレーニングが必要となる。
【００３１】
温度調整特性１５０においては、温度上昇と共に温度信号Ｔは００、０１、１０、１１のようにカウントアップする。４０℃を超えると、温度信号Ｔは００から０１に変化し、可変遅延回路１２２の遅延量が小さくなる。更に温度が上昇すると伝送時間も長くなるが、８０℃を超えると温度信号Ｔは０１から１０に変化するため、可変遅延回路１２２の遅延量は更に小さくなる。この結果、−１０〜１１０℃の範囲における伝送時間の変動範囲は２６（psec）に抑制される。尚、分解能を上げれば（温度信号Ｔのビット数を増加すれば）温度変化に対応する可変遅延回路１２２の遅延量の変化は、一定（フラット）とすることができる。
【００３２】
ＤＲＡＭの多くは、温度検知回路１２４を備えるため、タイミング制御回路１１６は既存の温度検知回路１２４の温度信号Ｔをそのまま利用すればよい。温度変化にその都度対応してトレーニングのようにストローブ信号ＤＱＳを動かしながら適正タイミング範囲を探るのではなく、温度信号Ｔにしたがって可変遅延回路１２２内のキャパシタを制御するだけであるため、トレーニングに比べると調整時間が格段に小さいというメリットがある。半導体装置１０４の起動時に１回だけトレーニングを実行してストローブ信号ＤＱＳのタイミングを初期設定しておけば、以後はトレーニングを不要化することができる。少なくとも、トレーニング回数を大きく抑制できる。
【００３３】
尚、温度変化に対応してデータＤＱそのものを遅延させるのではなく、高速伝送されるべきデータＤＱに対してストローブ信号ＤＱＳのタイミングを適切に設定することが本発明の重要な目的である（この意味では、特許文献１とは発明の目的が異なる）。従来、トレーニングという方法によりこの目的を達成してきたが、頻繁なトレーニングはいっそうの高速化にとって障害となる可能性がある。これに対して、本発明では可変遅延回路１２２をストローブ信号ＤＱＳ、ＤＱＳＢの伝送経路に設置し、その遅延量を調整する方式であるため、格段に高速化に対応しやすくなる。
【００３４】
本発明のメモリセルアレイ１１４は、揮発性であるか不揮発性であるか、あるいはそれらの混合であるかを問わない。本発明の技術思想は、信号伝送回路を有するさまざまな半導体装置に適用できる。更に、各機能ブロックの回路形式は、図面で開示した形式に限定されないことは当業者には理解されるところである。
【００３５】
本発明の技術思想は、メモリセルが記憶するデータビットに関して限定されるものでなく、例えばメモリセルを指定するアドレスビットの入力にも適用可能である。更に、データビット及びアドレスビットは、メモリセル（即ち、半導体記憶装置）に限定されるものでなく、半導体装置Ａ及び半導体装置Ｂの間でデータ情報やアドレス情報を伝送するシステム及びそれを構成するロジック系の半導体装置やデータ処理系の半導体装置にも適用可能である。
【００３６】
本発明における半導体装置１０４の技術思想は、たとえば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）、メモリ（Memory）等の半導体製品全般に適用できる。本発明を適用可能な半導体装置の製品形態としては、たとえば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等が挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用できる。
【００３７】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置の一部としてバイポーラ型トランジスタを備えてもよい。
【００３８】
ＰＭＯＳトランジスタは、第２導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第１導電型のトランジスタの代表例である。
【００３９】
本発明の請求の範囲の枠内においてさまざまな開示要素の多様な組み合わせや選択が可能である。すなわち、本発明は、請求の範囲を含む開示、技術思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことはもちろんである。
【００４０】
以下、本発明のその他の諸態様を付記としてまとめて記載する。
【００４１】
（付記１１）
外部から供給される複数のデータをラッチする複数のラッチ回路と、
外部から供給されるストローブ信号を受信し、前記ストローブ信号を基に前記複数のラッチ回路における前記複数のデータのラッチタイミングを制御する内部ストローブ信号を生成し、前記内部ストローブ信号を前記複数のラッチ回路へ供給するタイミング制御回路と、を備え、
前記タイミング制御回路は、温度変化に対応して前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする半導体装置。
（付記１２）
前記半導体装置は、更に、前記ストローブ信号のエッジで前記複数のデータをラッチし、その結果を外部に送信するキャリブレーション回路を備え、
前記タイミング制御回路は、コントローラが前記結果を基にタイミングエッジを調整した前記ストローブ信号のタイミングを維持する様に、温度変化に対応する前記内部ストローブ信号の出力タイミングの時間変動を抑制する、ことを特徴とする付記１１に記載の半導体装置。
（付記１３）
前記タイミング制御回路は、前記内部ストローブ信号を遅延し且つ温度変化に対応して前記内部ストローブ信号の遅延量の変動を抑制して前記複数のラッチ回路へ供給する可変遅延回路を含む、付記１１または１２に記載の半導体装置。
（付記１４）
前記タイミング制御回路は、前記内部ストローブ信号として互いに逆相となる第１および第２のストローブ信号を出力し、
前記複数のラッチ回路は、それぞれ対応する前記第１および第２のストローブ信号に従ってそれぞれ対応するデータをラッチする第１および第２のラッチ回路を含む、ことを特徴とする付記１１または１２に記載の半導体装置。
（付記１５）
前記第１および第２のラッチ回路は、外部から時系列に順次供給される複数のデータビットを交互にラッチする、ことを特徴とする付記１４に記載の半導体装置。
（付記１６）
前記タイミング制御回路は、更に、温度検知回路を含み、前記温度検知回路から出力される温度信号にしたがって前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする付記１１から１５のいずれか一項に記載の半導体装置。
（付記１７）
前記複数のラッチ回路のそれぞれは、外部から複数のデータビットが時系列に順次供給され、
前記タイミング制御回路は、前記複数のデータビットが供給されている期間中においては、前記内部ストローブ信号の時間変動を抑制する制御を、前記温度信号の変化によらず一定に制御する、ことを特徴とする付記１１乃至１６のいずれか一項に記載の半導体装置。
（付記１８）
データのラッチタイミングにマッチングする様にキャリブレーションされたストローブ信号が供給され、前記ストローブ信号に対応した内部ストローブ信号を生成するタイミング制御回路と、
前記内部ストローブ信号にしたがって、複数のデータをそれぞれラッチする複数のラッチ回路と、を備え、
前記タイミング制御回路は、温度変化に対応して前記マッチングを維持するように前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする半導体装置。
（付記１９）
前記タイミング制御回路は、温度検知回路を含み、
前記温度検知回路から出力される温度信号に従って、前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする付記１８に記載の半導体装置。
（付記２０）
前記タイミング制御回路は、半導体装置の温度変化に対応して前記内部ストローブ信号を伝送する内部ストローブ信号線の伝送時間が変化する温度依存特性に対して、前記伝送時間の変化をキャンセルするように前記内部ストローブ信号の出力タイミングを調整する、ことを特徴とする付記１８または１９に記載の半導体装置。
（付記２１）
前記半導体装置は、更に、前記ストローブ信号のエッジで前記複数のデータをラッチし、その結果を外部に送信するキャリブレーション回路を備え、
前記ストローブ信号は、コントローラが前記結果を基に、そのタイミングエッジを調整した信号である、ことを特徴とする付記１８乃至２０のいずれか一項に記載の半導体装置。
（付記２２）
前記複数のラッチ回路のそれぞれは、外部から複数のデータビットが時系列に順次供給され、
前記タイミング制御回路は、前記複数のデータビットが供給されている期間中においては、前記内部ストローブ信号の時間変動を抑制する制御を、前記温度信号の変化によらず一定に制御する、ことを特徴とする付記１８乃至２１のいずれか一項に記載の半導体装置。
【符号の説明】
【００４２】
１００ 情報処理システム、１０２ コントローラ、１０４ 半導体装置、１０６ 入出力制御回路、１０８ コマンド生成回路、１１０ データ入出力回路、１１２ アクセス制御回路、１１４ メモリセルアレイ、１１６ タイミング制御回路、１１８ ラッチ回路、１２０ レシーバ回路、１２２ 可変遅延回路、１２４ 温度検知回路、１２６ 第１可変遅延回路、１２８ 第２可変遅延回路、１３０ 第１ラッチ回路、１３２ 第２ラッチ回路、１３４ データパッド、１３６ 基準電圧パッド、１３８ ストローブパッド、１４０ 第１入力部、１４２ 第２入力部、１４４ 判定部、１４６ 活性制御部、１４８ 温度非調整特性、１５０ 温度調整特性、１６０ キャリブレーション回路、１７０ データ生成回路、１８０ ストローブ生成回路、ＤＱ データ、ＤＱＳ ストローブ信号、ＣＭＤ コマンド、ＩＤＱＳ 内部ストローブ信号、Ｔ 温度信号、ＶＲＥＦ 基準電圧、ＤＱｉ 内部データ。
【特許請求の範囲】
【請求項１】
コントローラと、
前記コントローラと、複数のデータを伝送する複数のバス線及び前記複数のデータに関連するストローブ信号を伝送するストローブ線を介してそれぞれ接続される半導体装置と、を備え、
前記コントローラは、
前記半導体装置を基準として、前記複数のデータに前記ストローブ信号のタイミングエッジをマッチングさせる様に前記ストローブ信号のタイミングを調整するキャリブレーションコマンドを生成するコマンド生成回路と、
前記複数のデータを前記複数のバス線へ供給するデータ生成回路と、
前記キャリブレーションコマンドによって調整されたタイミングエッジを有する前記ストローブ信号を前記ストローブ線へ供給するストローブ生成回路と、を含み、
前記半導体装置は、
前記複数のバス線を介して供給される前記複数のデータをそれぞれラッチする複数のラッチ回路と、
前記ストローブ線を介して供給される前記ストローブ信号を基に内部ストローブ信号を生成し、前記内部ストローブ信号を前記複数のラッチ回路へ供給するタイミング制御回路と、を含み、
前記タイミング制御回路は、温度変化に対応して前記データと前記ストローブ信号の前記マッチングを維持するように、前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする情報処理システム。
【請求項２】
前記コマンド生成回路は、前記半導体装置の起動時に限り前記キャリブレーションコマンドを発行する、ことを特徴とする請求項１に記載の情報処理システム。
【請求項３】
前記タイミング制御回路は、前記内部ストローブ信号を遅延し且つ温度変化に対応して前記内部ストローブ信号の遅延量の変動を抑制して前記複数のラッチ回路へ供給する可変遅延回路を含む、請求項１または２に記載の情報処理システム。
【請求項４】
前記タイミング制御回路は、前記内部ストローブ信号として互いに逆相となる第１および第２のストローブ信号を出力し、
前記複数のラッチ回路は、それぞれ対応する前記第１および第２のストローブ信号に従ってそれぞれ対応するデータをラッチする第１および第２のラッチ回路を含む、ことを特徴とする請求項１または２に記載の情報処理システム。
【請求項５】
前記タイミング制御回路は、更に、前記内部ストローブ信号として互いに逆相となる第１および第２のストローブ信号を出力するレシーバ回路を含み、
前記可変遅延回路は、前記第１および第２のストローブ信号をそれぞれ遅延させる第１および第２の可変遅延回路を含み、
前記複数のラッチ回路は、それぞれ対応する前記第１および第２のストローブ信号に従ってそれぞれ対応するデータをラッチする第１および第２のラッチ回路を含む、ことを特徴とする請求項３に記載の情報処理システム。
【請求項６】
前記第１および第２のラッチ回路は、対応するバス線から時系列に順次供給される複数のデータビットを交互にラッチする、ことを特徴とする請求項５に記載の情報処理システム。
【請求項７】
前記第１および第２のラッチ回路のそれぞれは、データと基準電圧が入力され、対応する前記データのレベルを前記基準電圧のレベルと比較し、対応する前記第１または第２のストローブ信号によりそれぞれ指定されるラッチタイミングに従って、それらの比較結果をライトデータビットとして出力する、ことを特徴とする請求項４乃至６のいずれか一項に記載の情報処理システム。
【請求項８】
前記半導体装置は、前記複数のバス線とそれぞれ接続される複数のデータパッドと、前記ストローブ線と接続されるストローブパッドと、を含み、
前記複数のラッチ回路のそれぞれは、対応する前記データパッドに接続される第１の入力部と、基準電圧が供給される第２の入力部と、前記第１および第２の入力部の出力を比較してその結果をライトデータビットとして出力する判定部と、前記ストローブ信号にしたがって前記第１および第２の入力部を活性化させる活性制御部と、を含むことを特徴とする請求項１に記載の情報処理システム。
【請求項９】
前記タイミング制御回路は、更に、温度検知回路を含み、前記温度検知回路から出力される温度信号にしたがって前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする請求項１乃至８のいずれか一項に記載の情報処理システム。
【請求項１０】
前記コントローラは、前記複数のバス線のそれぞれに複数のデータビットを時系列に順次供給し、
前記タイミング制御回路は、前記複数のデータビットが供給されている期間中においては、前記内部ストローブ信号の時間変動を抑制する制御を、前記温度信号の変化によらず一定に制御する、ことを特徴とする請求項１から９のいずれかに記載の情報処理システム。
【請求項１】
コントローラと、
前記コントローラと、複数のデータを伝送する複数のバス線及び前記複数のデータに関連するストローブ信号を伝送するストローブ線を介してそれぞれ接続される半導体装置と、を備え、
前記コントローラは、
前記半導体装置を基準として、前記複数のデータに前記ストローブ信号のタイミングエッジをマッチングさせる様に前記ストローブ信号のタイミングを調整するキャリブレーションコマンドを生成するコマンド生成回路と、
前記複数のデータを前記複数のバス線へ供給するデータ生成回路と、
前記キャリブレーションコマンドによって調整されたタイミングエッジを有する前記ストローブ信号を前記ストローブ線へ供給するストローブ生成回路と、を含み、
前記半導体装置は、
前記複数のバス線を介して供給される前記複数のデータをそれぞれラッチする複数のラッチ回路と、
前記ストローブ線を介して供給される前記ストローブ信号を基に内部ストローブ信号を生成し、前記内部ストローブ信号を前記複数のラッチ回路へ供給するタイミング制御回路と、を含み、
前記タイミング制御回路は、温度変化に対応して前記データと前記ストローブ信号の前記マッチングを維持するように、前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする情報処理システム。
【請求項２】
前記コマンド生成回路は、前記半導体装置の起動時に限り前記キャリブレーションコマンドを発行する、ことを特徴とする請求項１に記載の情報処理システム。
【請求項３】
前記タイミング制御回路は、前記内部ストローブ信号を遅延し且つ温度変化に対応して前記内部ストローブ信号の遅延量の変動を抑制して前記複数のラッチ回路へ供給する可変遅延回路を含む、請求項１または２に記載の情報処理システム。
【請求項４】
前記タイミング制御回路は、前記内部ストローブ信号として互いに逆相となる第１および第２のストローブ信号を出力し、
前記複数のラッチ回路は、それぞれ対応する前記第１および第２のストローブ信号に従ってそれぞれ対応するデータをラッチする第１および第２のラッチ回路を含む、ことを特徴とする請求項１または２に記載の情報処理システム。
【請求項５】
前記タイミング制御回路は、更に、前記内部ストローブ信号として互いに逆相となる第１および第２のストローブ信号を出力するレシーバ回路を含み、
前記可変遅延回路は、前記第１および第２のストローブ信号をそれぞれ遅延させる第１および第２の可変遅延回路を含み、
前記複数のラッチ回路は、それぞれ対応する前記第１および第２のストローブ信号に従ってそれぞれ対応するデータをラッチする第１および第２のラッチ回路を含む、ことを特徴とする請求項３に記載の情報処理システム。
【請求項６】
前記第１および第２のラッチ回路は、対応するバス線から時系列に順次供給される複数のデータビットを交互にラッチする、ことを特徴とする請求項５に記載の情報処理システム。
【請求項７】
前記第１および第２のラッチ回路のそれぞれは、データと基準電圧が入力され、対応する前記データのレベルを前記基準電圧のレベルと比較し、対応する前記第１または第２のストローブ信号によりそれぞれ指定されるラッチタイミングに従って、それらの比較結果をライトデータビットとして出力する、ことを特徴とする請求項４乃至６のいずれか一項に記載の情報処理システム。
【請求項８】
前記半導体装置は、前記複数のバス線とそれぞれ接続される複数のデータパッドと、前記ストローブ線と接続されるストローブパッドと、を含み、
前記複数のラッチ回路のそれぞれは、対応する前記データパッドに接続される第１の入力部と、基準電圧が供給される第２の入力部と、前記第１および第２の入力部の出力を比較してその結果をライトデータビットとして出力する判定部と、前記ストローブ信号にしたがって前記第１および第２の入力部を活性化させる活性制御部と、を含むことを特徴とする請求項１に記載の情報処理システム。
【請求項９】
前記タイミング制御回路は、更に、温度検知回路を含み、前記温度検知回路から出力される温度信号にしたがって前記内部ストローブ信号の時間変動を抑制する、ことを特徴とする請求項１乃至８のいずれか一項に記載の情報処理システム。
【請求項１０】
前記コントローラは、前記複数のバス線のそれぞれに複数のデータビットを時系列に順次供給し、
前記タイミング制御回路は、前記複数のデータビットが供給されている期間中においては、前記内部ストローブ信号の時間変動を抑制する制御を、前記温度信号の変化によらず一定に制御する、ことを特徴とする請求項１から９のいずれかに記載の情報処理システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−６５３７２（Ｐ２０１３−６５３７２Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０２７８７（Ｐ２０１１−２０２７８７）
【出願日】平成２３年９月１６日（２０１１．９．１６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月１６日（２０１１．９．１６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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