【課題】半導体メモリ装置の読み出し動作および書き込み動作フェイルを防止することができる半導体メモリ装置を提供する。
【解決手段】読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成するストローブクロック生成部１０と、ストローブクロックの第１レベルに応答してアドレスをラッチし、ストローブクロックの第２レベルに応答して、アドレスをデコーディングして内部アドレスを生成する内部アドレス生成部２０と、内部アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する出力イネーブル信号生成部３０と、を備える。 （もっと読む）

【課題】小規模な論理回路によって基準レイテンシとオフセットレイテンシを用いた演算を行う。
【解決手段】例えば、基準レイテンシＣＬの値を示す複数のビットＡ０〜Ａ３のそれぞれと、オフセットレイテンシＳＲＬの値を示す複数のビットＣ０〜Ｃ２のそれぞれと、を論理合成して複数の制御信号Ｅ０〜Ｅ３を生成する論理回路１００と、複数の制御信号Ｅ０〜Ｅ３をデコードして複数の制御信号ＵＬＰＣＬ４〜ＵＬＰＣＬ１５を生成する論理回路２００とを備える。本発明によれば、基準レイテンシＣＬの値とオフセットレイテンシＳＲＬの値をデコードする前に演算していることから、より小規模な論理回路によって調整レイテンシＵＬＰＣＬを算出することが可能となる。 （もっと読む）

【課題】メモリの書き込み動作の実行に必要な信号のタイミングを較正する手法を提供する。
【解決手段】メモリ制御装置が、書き込み−読み出し−検証の動作を実行してデータストローブ信号とクロック信号との間のクロックサイクル関係を較正する（３０８）ように構成されており、クロック信号に対するデータストローブ信号の遅延をクロック周期単位で変化させることを含む。メモリチップの位相検出器は、クロック信号、マーキング信号、およびデータストローブ信号を含む複数の信号をメモリ制御装置から受信し、マーキング信号は、クロック信号の中の特定のクロックサイクルをマーキングするパルスを含み、マーキング信号を用いて、クロック信号の中の特定のクロックサイクルに窓を掛け、データストローブ信号を用いて窓掛けクロック信号を捕捉して、フィードバック信号を生成する。このフィードバック信号は、メモリ制御装置に返される。 （もっと読む）

【課題】半導体装置において、温度変化によるデータのラッチタイミングの調整によって生ずるシステムのビジー期間を抑制しなければならない。
【解決手段】タイミング制御回路１１６は、任意の温度でデータＤＱｉとストローブ信号がキャリブレーションによってマッチングされたストローブ信号ＤＱＳ，ＤＱＳＢを受信し、内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢを生成し、ラッチ回路１１８に出力する。ラッチ回路１１８は、内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢのエッジのタイミングでデータＤＱｉをラッチする。タイミング制御回路１１６は、温度検知回路１２４と内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢの伝送経路に間挿され、温度検知回路１２４からの温度信号Ｔにしたがって、前記マッチングを維持するように内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢの時間変動を抑制する可変遅延回路１２２を含む。 （もっと読む）

【課題】データストローブ信号がデータの捕獲について有効であるときを決定するための技術を提供する。
【解決手段】一実施形態において、データストローブ信号に基づきメモリからデータを捕獲するための初期時間値を決定するように構成されたメモリインターフェイス回路を備えた装置が開示される。ある実施形態では、メモリインターフェイス回路は、メモリから既知の値を読み取ることによりこの初期時間値を決定する。一実施形態では、メモリインターフェイス回路は、更に、データを捕獲するための調整された時間値を決定するように構成され、ここで、メモリインターフェイス回路は、初期時間値を使用してデータストローブ信号をサンプリングすることによりその調整された時間値を決定するように構成される。 （もっと読む）

【課題】外部電圧変動によるコマンドラッチミスの発生を抑制することができる半導体装置を提供する。
【解決手段】半導体装置６００は、入力される第１のパルス信号１ｓｈｏｔ．ＣＭＤに由来する第１の入力信号と、入力される第２のパルス信号Ｏｕｔ．ＣＬＫに由来する第２の入力信号と、が入力されるラッチ回路６１２と、ラッチ回路の出力を第２のパルス信号に依存するタイミングで後段へ出力する出力回路６１３と、第２のパルス信号に基づいて、第１の入力信号のパルス幅を第１のパルス信号のパルス幅よりも大きくしてラッチ回路へ供給するか、または、第２の入力信号のパルス幅を第２のパルス信号のパルス幅よりも大きくしてラッチ回路へ供給する前処理回路６１１とを備える。 （もっと読む）

【課題】最終位相調整用のデータをＤＲＡＭに書き込む前に、その確実な書き込み動作を保証する。
【解決手段】ＤＲＡＭに接続するためのストローブ用及びデータ用の双方向Ｉ／Ｏバッファ１０，１１と、当該双方向Ｉ／Ｏバッファ１０，１１より受信した信号を受け取るデータ受信部１２と、ＤＲＡＭのストローブ信号とデータ信号との間の位相差を調整する位相調整部１３，１４と、メモリコントローラ１５によりＤＲＡＭに対して書き込み動作及び読み出し動作を伴う最終位相調整を始める前に確実な書き込み動作を保証するための暫定位相値を決定する暫定位相調整部２０とを設ける。 （もっと読む）

【課題】セルフリフレッシュモードにエントリしている期間中においてもデータ端子のインピーダンス制御を可能とする。
【解決手段】例えば、コントローラ５０は、半導体装置１０に対してセルフリフレッシュコマンドＳＲＥを発行することによってセルフリフレッシュモードにエントリさせる。半導体装置１０は、インピーダンス制御信号ＯＤＴを受信する入力バッファ回路７２をセルフリフレッシュモード中においても常時活性化させるとともに、セルフリフレッシュモード中においては、内部クロック信号ＩＣＬＫ０に同期してインピーダンス制御信号ＩＯＤＴ０をラッチするラッチ回路８４をバイパスさせる。これにより、外部クロック信号ＣＫを使用することなく、セルフリフレッシュモード中におけるインピーダンス制御信号ＯＤＴの入力が可能となる。 （もっと読む）

【課題】コマンド入力用のコマンドクロックと書き込みデータ入力用の書き込みクロックの位相ずれに拘らず正常なタイミングで書き込みデータの取り込みが可能な同期メモリの動作方法を提供する。
【解決手段】メモリコントローラは、クロックとともにストローブ信号をメモリに供給する。該ストローブ信号は書き込みコマンドを検出するとディスエーブルからプリアンブル期間を示すロー状態になり、書き込みデータの先頭に一致する時点でハイになり、書き込みバーストの残りの期間でローになる。メモリはストローブ信号のハイを受信すると書き込みデータの受け取りを開始する。 （もっと読む）

【課題】ギアダウンモードのオン／オフによるラッチタイミング差をなくす。
【解決手段】クロック信号ＣＬＫ１を分周することによってクロック信号ＣＬＫ２を生成する分周回路２と、チップ選択信号ＣＳ１とクロック信号ＣＬＫ２を論理合成することによりチップ選択信号ＣＳ２を生成する論理回路４と、チップ選択信号ＣＳ２に基づいて活性化されコマンド信号ＣＭＤ１に基づいてコマンド信号ＣＭＤ２を生成するコマンド生成回路６とを備える。本発明によれば、分周されたクロック信号に同期してコマンド信号のラッチを行うのではなく、分周されたクロック信号に同期してコマンド生成回路を活性化させていることから、分周されていないクロック信号に同期してコマンド信号のラッチ動作を行うことができる。これにより、ギアダウンモードのオン／オフによるラッチタイミングに差が生じなくなる。 （もっと読む）

【課題】コマンド／アドレス・カリブレーション方法、それを採用するメモリ装置及びメモリシステムを提供する。
【解決手段】該メモリ・コントローラは、クロック信号と、第１コマンド／アドレス信号とを伝送し、該メモリ装置は、クロック信号と共にモードレジスタ信号を受信し、内部クロック信号に応答し、コマンド／アドレスバスを介して受信される第１コマンド／アドレス信号によって、第２コマンド／アドレス信号を発し、メモリ・コントローラで、第１コマンド／アドレス信号と第２コマンド／アドレス信号とを比較し、パス／フェイル信号を発し、パス信号の中間を、コマンド／アドレス信号のウインドウ中間と判断し、クロック信号の立ち上がりエッジ／立ち下がりエッジに、コマンド／アドレス信号のウインドウ中間が位置するように、コマンド／アドレス信号を発してメモリ装置に提供する。 （もっと読む）

【課題】データストローブ信号に発生するグリッジを有効に除去し、正確なデータ転送を可能にするメモリインタフェース回路を提供する。
【解決手段】システムクロック信号ＣＬＫに同期したマスク制御信号ＲＥＮをある遅延調整値αだけ遅延させた信号を用いてデータラッチに使用するようにデータストローブ信号ＤＱＳをマスクする第１のマスク回路１０３と、遅延調整値αに一定の余裕度ｔを持たせてマスク制御信号ＲＥＮを遅延させた信号を用いてデータストローブ信号ＤＱＳをマスクする第２のマスク回路１０４と、第１のマスク回路１０３の出力におけるエッジ回数のカウント値と第２のマスク回路１０４の出力におけるエッジ回数のカウント値とを比較して、両カウント値の一致を確認しつつ遅延調整値αを変更し、不一致が起こった場合には遅延調整値αを戻すように動作する比較回路１１１２とを設ける。 （もっと読む）

【課題】レイアウトサイズの増加を避けながら、２つの回路の定期的な動作の時間間隔を互いに独立して設定可能とする。
【解決手段】半導体装置は、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅを受けて第１周期のセルフリフレッシュ開始信号ＳＲＥＦ＿Ｓｔａｒｔを出力し、ＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅを受けて第２周期のＤＬＬスタート信号ＤＬＬ＿Ｓｔａｒｔを出力するＤＬＬリフレッシュ制御回路７１と、セルフリフレッシュ開始信号ＳＲＥＦ＿Ｓｔａｒｔに基づいて制御されるリフレッシュ回路５３と、ＤＬＬスタート信号ＤＬＬ＿Ｓｔａｒｔに基づいて制御されるＤＬＬ回路７０とを備える。 （もっと読む）

【課題】マルチプレクサとクロック分割回路との間における相互の電源ノイズの影響を低減する。
【解決手段】外部クロック信号ＣＫに基づいて内部クロック信号ＬＣＬＫ１を生成するＤＬＬ回路１００と、内部クロック信号ＬＣＬＫ１に基づいて、互いに位相の異なる内部クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂを生成するクロック分割回路２００と、内部データ信号ＣＤ，ＣＥに基づいて、クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂにそれぞれ同期した内部データ信号ＤＱＰ，ＤＱＮを出力するマルチプレクサ３００とを備える。クロック分割回路２００に供給される内部電源電圧ＶＰＥＲＩ２とマルチプレクサ３００に供給される内部電源電圧ＶＰＥＲＩ３は、互いに異なる電源回路８２，８３によって生成され、且つ、該半導体装置内で分離されている。これにより、相互にノイズの影響を及ぼし合うことがなくなる。 （もっと読む）

【課題】レプリカ回路の精度を抜本的に向上する。
【解決手段】半導体装置１０は、少なくともフィードバッククロック信号ＲＣＬＫ１に基づいて外部クロック信号ＣＫ，／ＣＫを遅延させてなる内部クロック信号ＲＬＣＬＫを出力するＤＬＬ回路７０と、内部クロック信号ＲＬＣＬＫに同期してデータを出力する複数の出力バッファ６４ａと、出力バッファ６４ａのレプリカであり、内部クロック信号ＲＬＣＬＫに同期してフィードバッククロック信号ＲＣＬＫ１を生成し、ＤＬＬ回路７０に供給する出力レプリカ７３と、ＤＬＬ回路７０から内部クロック信号ＲＬＣＬＫを受け、複数の出力バッファ６４ａ及び出力レプリカ７３に伝送するクロックツリー７２とを備え、クロックツリー７２は、それぞれＤＬＬ回路７０から複数の出力バッファ６４ａ及び出力レプリカ７３に至る内部クロック信号ＲＬＣＬＫの複数の伝送経路の信号線負荷が互いに実質的に等しくなるよう構成される。 （もっと読む）

【課題】入力クロックの周波数が高まっても、第２ＤＬＬクロックＦＣＬＫ＿ＤＬＬＯＥにより、ライジング／ポーリングアウトイネーブル信号Ｒ／ＦＯＵＴＥＮを生成することができる動作マージンを確保することにより、ＤＲＡＭの動作周波数を高めることができる遅延固定ループを提供すること。
【解決手段】本発明の出力ドライバーは、遅延固定ループから出力されたクロックを受信し、読み出しデータの出力に用いられる第１ＤＬＬクロックを生成し、第１タイミング遅延によってドライビングする第１ドライビング部と、前記遅延固定ループから出力されたクロックを受信し、書き込み動作時の電流消費の低減のために用いられる第２ＤＬＬクロックを生成し、前記第１タイミング遅延より少ない第２タイミング遅延によってドライビングする第２ドライビング部とを備えることを特徴とする。 （もっと読む）

【課題】メモリデバイス間における遅延時間のばらつきを解消する。
【解決手段】データ端子２０ｄがメモリコントローラ３０に共通接続されたメモリデバイス２１〜２４を備える。メモリデバイス２１〜２４のそれぞれは、リードコマンドに応答してメモリセルアレイ１００から読み出されたリードデータＤａｔａをデータ端子２０ｄに出力するデータ出力回路１２０と、データ出力回路１２０によるリードデータＤＱの出力タイミングを調整する出力タイミング調整回路１３０とを備える。メモリコントローラ３０は、メモリデバイス２１〜２４にそれぞれ設定コマンドを発行することにより、リードコマンドを発行してからリードデータＤＱを受信するまでの遅延時間がメモリデバイス２１〜２４間において一致するよう、出力タイミング調整回路１３０による調整量を設定する。 （もっと読む）

【課題】システムのパフォーマンスを低下させずに、メモリアクセス時のデータとクロック間の位相関係を検出する。
【解決手段】第１の遅延回路１１０は、クロック信号ＣＬＫを段階的に遅延させて、第１の遅延信号ＣＬＫ１と、第１の遅延信号ＣＬＫ１より位相が所定値早い第２の遅延信号ＣＬＫ２と、第１の遅延信号ＣＬＫ１より位相が所定値遅い第３の遅延信号ＣＬＫ３を生成する。第１の遅延回路は、データ信号ＤＱとクロック信号ＣＬＫが所定の位相関係を有するときに、第１の遅延信号ＣＬＫのエッジがデータ信号ＤＱの単位データの中央部に対応するように遅延量が設定されている。データ取出部１２０は、第１〜３の遅延信号に基づいてデータ信号ＤＱからデータの取出しを行って第１〜３のデータをそれぞれ得る。出力回路１３０は、第１のデータを外部に出力する。比較部１４０は、第１〜３のデータの比較を行う。 （もっと読む）

【課題】データの位相が変動しても、半導体メモリ装置コントローラと半導体メモリ装置との間で安定的にデータが入出力される回路および動作方法を提供すること。
【解決方法】半導体メモリ装置は、トレーニング入力コマンドに応答してノーマルトレーニングデータ（ソースクロックのエッジに基づいてデータウインドウがスキャンされる）の入力を受け、トレーニング出力コマンドに応答してソースクロックのエッジにデータウインドウのエッジが同期した状態で出力する第１データ入出力部と、トレーニング入力コマンドに応答して復旧情報トレーニングデータ（ソースクロックのエッジに基づいてデータウインドウがスキャンされる）の入力を受け、トレーニング出力コマンドに応答してソースクロックのエッジにデータウインドウのエッジが同期した状態で出力する第２データ入出力部（１２０）とを備える。 （もっと読む）

【課題】データの送受信中でも内部クロックをストロボ信号によりトラッキングしてすべてのデータをその有効ウィンドウの範囲内でサンプリングすることができ、よって、データ伝達の信頼性を高めることが可能な、高速で動作する半導体システムのデータ送受信装置および方法を提供すること。
【解決手段】本半導体メモリ装置はストロボ信号の入力を受けてトラッキングクロックを生成するストロボ信号受信部２２０と、クロックの入力を受けて内部クロックを生成するクロック受信部２４０と、内部クロックに応じて並列データの入力を受けて内部データを生成する複数のデータ受信部２００＿０と、データの送受信の間、内部クロックの位相が変動するのを補償するために、トラッキングクロックに応じて内部クロックをトラッキングして内部クロックの位相を調整する位相制御部２６０を備える。 （もっと読む）