【課題】半導体メモリ装置の読み出し動作および書き込み動作フェイルを防止することができる半導体メモリ装置を提供する。
【解決手段】読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成するストローブクロック生成部１０と、ストローブクロックの第１レベルに応答してアドレスをラッチし、ストローブクロックの第２レベルに応答して、アドレスをデコーディングして内部アドレスを生成する内部アドレス生成部２０と、内部アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する出力イネーブル信号生成部３０と、を備える。 （もっと読む）

【課題】アドレス入力バッファによる電力消費を低減可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、アドレス端子に接続される第１入力バッファと、データ入力の基準となるクロック信号を受けるクロック端子と、前記クロック端子に接続されるクロック信号を受ける第２入力バッファとを具備する。前記第１入力バッファは、ライトコマンドが入力された場合に活性化され、ライトコマンドが入力された後、前記クロック信号の所定サイクル後に非活性化される。 （もっと読む）

【課題】半導体装置のデータ入力回路における消費電力を削減すること。
【解決手段】半導体装置は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの少なくともいずれか一方の近傍の期間において活性状態となる制御信号を生成して出力する制御信号生成回路と、制御信号が活性状態である期間においてデータ信号を受信可能な活性状態となり、それ以外の期間において非活性状態となるデータ入力回路と、を備えている。 （もっと読む）

【課題】電圧レベルシフト回路において、入力信号の信号レベルによる応答特性の差違を抑制する。
【解決手段】電圧レベルシフト回路は、入力信号とは異なる電圧振幅を有する出力信号ＶＯＵＴを生成する。インバータＩＮＶ２は、入力信号にしたがってＶＳＳ〜ＶＤＤＩの範囲の電圧Ｖ１を生成する。インバータＩＮＶ３は、入力信号にしたがってＶＳＳ〜ＶＰＥＲＩの範囲の電圧Ｖ２を生成する。インバータＩＮＶ４は、Ｖ１およびＶ２にしたがって出力信号ＶＯＵＴを生成する。 （もっと読む）

【課題】本発明の一態様は回路の面積を減少させることができる半導体装置のアドレス出力タイミング制御回路を提供することにある。
【解決手段】半導体装置のアドレス出力タイミング制御回路は、動作規格情報をデコーディングした結果によって、リード命令またはライト命令を遅延させてタイミング信号を生成するように構成されたタイミング信号生成部と、リード命令または前記ライト命令に応答して保存制御信号を生成するように構成された保存制御信号生成部と、タイミング信号に応答して出力制御信号を生成するように構成された出力制御信号生成部と、アドレスを前記保存制御信号に応答して保存し、保存されたアドレスを前記出力制御信号に応答してタイミング調整されたアドレスとして出力するように構成された保存／出力部とを備える。 （もっと読む）

【課題】複数のコアチップから出力されるリードデータをインターフェースチップにおいて正しく取り込む。
【解決手段】コアチップＣＣ０〜ＣＣ７は、パラレルデータの出力に同期したタイミング信号ＤＲＡＯＩＦをインターフェースチップＩＦに出力するタイミング制御回路１００を含み、インターフェースチップＩＦは、タイミング信号ＤＲＡＯＩＦに同期してパラレルデータを取り込むデータ入力回路２５ｉを含む。これにより、パラレルデータの出力タイミングと、パラレルデータの取り込みタイミングがいずれもコアチップによって生成されるタイミング信号に同期することから、各コアチップとインターフェースチップとの間に動作速度差がある場合であっても、インターフェースチップ側においてパラレルデータを正しく取り込むことが可能となる。 （もっと読む）

【課題】貫通電流の量を低減し、応答速度の低下を抑制する。
【解決手段】差動入力回路と、電源ＶＤＤと差動入力回路の一方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＰＭＯＳトランジスタ２０と、ＰＭＯＳトランジスタ２０に並列に接続され、ゲートに差動入力回路の出力信号を入力するＰＭＯＳトランジスタ１４と、を備える。ＰＭＯＳトランジスタ２０のサイズは、ＰＭＯＳトランジスタ１４のサイズよりも小さい。接地と差動入力回路の他方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＮＭＯＳトランジスタ１９と、ＮＭＯＳトランジスタ１９に並列に接続され、ゲートに差動入力回路の出力信号を入力するＮＭＯＳトランジスタ１３と、をさらに備える。ＮＭＯＳトランジスタ１９のサイズは、ＮＭＯＳトランジスタ１３のサイズよりも小さい。 （もっと読む）

【課題】端子数を増加させることなく、同一アドレスに対して連続して実行される連続読み出し及び連続書き込みの動作を高速化する。
【解決手段】この半導体記憶装置は、所定のアドレスによって指定されるメモリセルから所定の長さ分のデータの連続読み出し及び連続書き込みが実行される半導体記憶装置であって、複数のメモリセルと、アドレスが入力されるアドレス入力端子と、所定の長さ分の読み出しデータを出力するデータ出力端子と、所定の長さ分の書き込みデータが入力されるデータ入力端子と、を備えている。アドレス入力端子の一部は、データ出力端子と共有されている。 （もっと読む）

【課題】 マルチポートメモリのページ動作を容易に実行する。
【解決手段】 マルチポートメモリは、メモリセルを有する複数のメモリコアと、クロック信号を受けるクロック端子、メモリセルを選択するためにクロック信号に同期して供給されるアドレス信号を受けるアドレス端子、およびデータ信号を入出力するデータ入出力端子をそれぞれ有する複数の入出力ポートと、メモリコアにそれぞれ対応し、入出力ポートから供給されるアドレス信号のいずれかを選択し、選択したアドレス信号に応じてメモリセルをアクセスする制御回路と、複数個のメモリセルに対応するデータを保持するバッファとを有する。メモリセルに対して読み書きされるデータは、バッファを介してデータ入出力端子およびメモリセルに伝達される。 （もっと読む）

【課題】リフレッシュ動作時のリーク電流による電力消費を防止する。
【解決手段】行アドレスラッチ回路と列アドレスラッチ回路との情報によりセルをアクセスして記憶データを外部に出力する通常動作と、前記行アドレスラッチ回路の情報によりセルをアクセスするが記憶データの外部への出力を行わないリフレッシュ動作とを行う半導体装置であって、リフレッシュ動作が繰り返して実行される期間中は行アドレスラッチ回路の複数の出力を同一電位に制御する。 （もっと読む）

【課題】適切なタイミングで内部でレイテンシを設定する半導体記憶装置を提供する。
【解決手段】トリガ生成回路１０４は、トリガ信号を出力する。遅延回路１１０は、トリガ信号を受けて、トリガ信号を遅延させた遅延信号を出力する。クロックカウンタ１０６は、クロックを受け、トリガ信号が受けてから遅延信号を受けるまでの間、受けたクロックの数をカウントし、カウント結果を出力する。判定回路１０７は、クロックの数とレイテンシとの対応関係を記憶し、クロックカウンタから出力されるカウント結果に対応するレイテンシを判定する。レイテンシ用レジスタ１０８は、判定されたレインテンシを保持する。ＷＡＩＴ制御回路１０９は、レイテンシ用レジスタ１０８に保持されたレインテンシに基づき、外部にＷＡＩＴ信号を出力する。 （もっと読む）

【課題】 試験時に半導体メモリに供給される入力信号の波形が正常でないときにも、半導体メモリを正しく試験する。
【解決手段】 半導体メモリは、メモリセルアレイと、メモリセルアレイに格納するために外部から供給される入力信号を入力する入力回路とを備えている。入力回路は、テストモード信号の活性化に基づいて入力信号が供給されるグリッチ除去回路を備えている。試験時に半導体メモリに供給される入力信号の波形が正常でないときにも、グリッチ除去回路によりノイズを除去することにより、半導体メモリを正しく試験できる。複数の半導体メモリを同時に試験するときに、正常に動作しない半導体メモリの動作が他の半導体メモリの試験に影響することを防止できる。 （もっと読む）

【課題】余計なアドレス設定、専用制御回路を必要とせずにＯＤＴ回路を制御すること。
【解決手段】本発明の半導体メモリ装置は、第１のＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）回路（４１〜４５）と、第１のＯＤＴ制御回路（１）と、を具備している。第１のＯＤＴ回路（４１〜４５）は、終端電圧ポート（ＶＴＴ）と命令入力ポート（ＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙ）との間に設けられている。第１のＯＤＴ制御回路（１）は、終端電圧ポート（ＶＴＴ）と第１のＯＤＴ回路（４１〜４５）との間に接続されている。第１のＯＤＴ制御回路（１）は、終端電圧ポート（ＶＴＴ）に印加される電圧の電圧レベルを検知し、検知の結果に基づいて、終端電圧ポート（ＶＴＴ）と命令入力ポート（ＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙ）とを連結するように第１のＯＤＴ回路（４１〜４５）を制御する。 （もっと読む）

【課題】電力消耗量を減らすことができる半導体記憶装置の入力回路およびその制御方法を提供する。
【解決手段】本発明に係る半導体記憶装置の入力回路は、複数の外部信号を選択的にラッチして出力するように構成された複数のラッチ、および半導体記憶装置の動作モードに応じて前記複数のラッチの動作を制御するように構成されたラッチ制御部を備える。また、制御信号に応じて複数の外部信号を選択的にラッチし、ラッチされた信号を出力するように構成された複数のラッチ；および前記ラッチされた信号を用いて半導体記憶装置の動作モードを判断し、前記判断した動作モードによって前記制御信号を生成するように構成されたラッチ制御部を備えることを他の特徴とする。 （もっと読む）

【課題】 半導体メモリのアクセス状況に応じて、半導体メモリのアクセスに伴い消費される電力を最小限にする。
【解決手段】 半導体メモリは、第１電源電圧に応じて動作する内部回路と第２電源電圧に応じて動作するメモリ入出力回路とを有し、クロック信号に同期して動作する。第１コントロール部は、半導体メモリをアクセスするために、メモリ入出力回路に接続され第２電源電圧に応じて動作する制御入出力回路を有し、クロック信号に同期して動作する。電圧生成部は、電圧調整信号に応じて第２電源電圧を変更する。クロック生成部は、クロック調整信号に応じてクロック信号の周波数を変更する。第２コントロール部は、第１コントロール部による半導体メモリのアクセス状況に応じて、半導体メモリの消費電力を最適にするために、電圧調整信号およびクロック調整信号を生成する。 （もっと読む）

【課題】高速に動作するデータ処理装置及び半導体メモリ装置において、データの高速伝送の信頼性を高めるためのものであって、データ処理装置から読み出しトレーニング命令と共に印加されるアドレス情報によって、互いに異なるデータトレーニングパターンを出力することができる半導体メモリ装置を提供することによって、読み出し動作の信頼性を確保すること。
【解決手段】本発明に係る半導体メモリ装置は、複数のアドレス入力回路及び複数のデータ出力回路と、読み出しトレーニングのためのデータロード信号と共に前記複数のアドレス入力回路を介して入力されるアドレス情報を割り当てて、前記複数のデータ出力回路を介して出力されるデータトレーニングパターンを生成するトレーニングドライバ５００とを備える。 （もっと読む）

【課題】ＤＤＲの高速化方式において、従来別々とされていたアドレスピン及びコマンドピンを共通化し、Ｒｉｓｅ／Ｆａｌｌ両エッジでコマンド及びアドレスデータを取り込む際に、従来のＤＤＲ方式において、１／２ｔＣＫ分のアクセスペナルティの問題が生じることを解決する。
【解決手段】アドレス信号（ＡＤＤ）を、ＦａｌｌエッジＦ１に同期してスルーラッチタイプのラッチ回路により取り込み保持するように構成する。これにより、アドレスラッチにおいて、ＦａｌｌエッジＦ１から決まるアクセス時間をセットアップ分(ｔＳ)だけ高速化することができ、１／２ｔＣＫ分のペナルティを緩和することが可能になる。 （もっと読む）

【課題】本発明は、Ａ／ＤＱ Ｄｅ−Ｍｕｘ動作とＡ／ＤＱ Ｍｕｘ動作とが可能な擬似ＳＲＡＭにおいて、入力回路のレイアウトを最適化できるようにする。
【解決手段】たとえば、複数のアドレスピン用の入力回路（Ａ０’〜Ａ２３’）１５を、その他の制御回路が配置されているチップ１１の他端側（下側）に、それぞれ、複数のＤＱピン用の入力回路（ＤＱ０’〜ＤＱ２３’）１６に隣接させて配置する。また、複数のアドレスピン用の入力回路１５と、チップ１１の一端側（上側）に配置された複数のアドレスパッド１３との間を、メタル配線ＬＡ０〜ＬＡ２３を介して相互に接続してなる構成とされている。 （もっと読む）

【課題】チップセレクト信号の非活性化に応答して、入力バッファの動作や内部クロックを停止させることなく消費電力を低減可能な同期式半導体装置を提供する。
【解決手段】入力バッファ１１０と、クロックＣＬＫに基づいてラッチ信号ＣＬＫ１を生成するラッチ信号生成回路１２０と、アドレス信号をラッチ信号ＣＬＫ１に応答してラッチするラッチ回路１３０と、アドレス信号をラッチ信号ＣＬＫ１に同期してラッチ回路１３０に供給するディレイ回路１４０と、入力バッファ１１０とディレイ回路１４０との間に設けられ、チップセレクト信号ＣＳＢの非活性化に応答してアドレス信号を非活性化させるＮＯＲゲート回路１５０とを備える。本発明によれば、入力バッファの動作や内部クロックを停止させることなく、入力バッファとラッチ回路との間で発生する消費電力を効果的に低減することが可能となる。 （もっと読む）

【課題】半導体記憶装置におけるデータ転送バスの充放電電流を削減すること。
【解決手段】
送信装置１０から受信装置２０へ複数のバスを介してビット列を並列に順次転送するデータ転送装置であって、送信装置１０は、複数のバスを介して転送されるビット列の前後のビットが反転したか否かを示すフラグを生成して受信装置２０へ送信するフラグ生成回路１１と、フラグに基づいてビット列を符号化して受信装置２０へ送信する符号化回路１２と、を備え、受信装置２０は、ビット列とフラグに基づいてビット列を復号化する復号化回路２１を備える。 （もっと読む）