【課題】従来のＤＲＡＭでは微細化と共にデータの読み出しエラーが発生しやすくなる。
【解決手段】第１のビット線ＢＬ＿１の微弱な電位の変動はＮチャネル型トランジスタＴＮＲとＰチャネル型トランジスタＴＰＲで構成される第１のインバータで反転され、第１のスイッチである第１の選択トランジスタＳＴ１を介して、第２のビット線ＢＬ＿２に出力される。第２のビット線ＢＬ＿２の電位は、第１のビット線ＢＬ＿１の電位とは反転した電位であるため、第１のビット線ＢＬ＿１と第２のビット線ＢＬ＿２の電位差は拡大する。この拡大した電位差を公知のセンスアンプＳＡ＿１／２あるいは、第２のインバータ（Ｎチャネル型トランジスタＴＮＬとＰチャネル型トランジスタＴＰＬで構成される）と第１のインバータで構成されるフリップフロップ回路等で増幅する。 （もっと読む）

【課題】供給先回路の電流消費量によらず、内部電圧を短時間で安定化させる。
【解決手段】半導体装置１０は、外部電位ＶＤＤを降圧することによって内部電圧ＶＰＥＲＤを生成し、電源配線Ｌ１へ供給するＶＰＥＲＤ生成回路２ａと、接地電圧が供給される接地配線と電源配線Ｌ１との間に接続されたスイッチ５２と、スイッチ５２の開閉制御を行うワンショット信号生成部５１とを備え、ワンショット信号生成部５１は、ＶＰＥＲＤ生成回路２ａによる内部電圧ＶＰＥＲＤの開始と同期してスイッチ５２を導通させる。 （もっと読む）

【課題】低電源電圧状態で、ビットラインプリチャージ電圧又はセルプレート電圧を安定的に駆動し、待機電流ＩＤＤ２Ｐ及び動作電流を最小化すること。
【解決手段】電源電圧のハーフレベルの基準電圧を利用し、異なるレベルのバイアス信号を生成するバイアス信号生成手段と、出力端の電圧レベルに応答してプルダウン駆動信号を生成する駆動信号生成手段と、駆動信号に応答して出力端を駆動する電圧駆動手段と、出力端の電圧レベルに応じてプルアップ駆動信号／プルダウン駆動信号を生成する駆動信号生成手段と、前記プルアップ駆動信号／プルダウン駆動信号に応答して前記出力端をプルアップ駆動／プルダウン駆動するプルアップＰＭＯＳトランジスタ／プルダウンＮＭＯＳトランジスタと、第１多重化手段と、第２多重化手段とを備える半導体メモリ素子の電圧発生装置。 （もっと読む）

【課題】小振幅信号を高速に増幅して出力し、かつ、消費電力の少ないアンプを備える半導体装置を提供する。
【解決手段】クロックに同期してデータが更新される小振幅信号を受信するアンプ部と、アンプ部の出力に接続された出力部と、を備え、アンプ部はクロックに同期して小振幅信号の論理レベルが遷移しうるタイミングで電流源の電流を増加し、遷移しないタイミングで電流を減少する。出力部はクロックに同期してアンプ部の出力データの論理レベルが遷移しうるタイミングで出力インピーダンスを低下させて高速に負荷を駆動すると共に、論理レベルが遷移しないタイミングで出力インピーダンスを増加させて貫通電流が流れることを防ぐ。 （もっと読む）

【課題】電流消耗を減らすオン・ダイ・ターミネーション（ＯＤＴ）構造を有する半導体装置及びそのターミネーション方法を提供する。
【解決手段】基準電圧と外部抵抗とが連結されたキャリブレーション端子の電圧に応答してキャリブレーションコードを発生させるキャリブレーション回路と、キャリブレーションコードとＯＤＴ制御信号とに応答して、データ入出力パッドのターミネーション抵抗値を制御するＯＤＴ装置と、を備え、データ入出力パッドのターミネーション抵抗値は、キャリブレーション端子の抵抗値より大きい半導体装置である。 （もっと読む）

【課題】貫通電極に接続されているすべての双方向バッファ回路の出力バッファがハイインピーダンスとなった場合でも、貫通電極が論理不定状態となることを防止する。
【解決手段】半導体装置１０は、積層された複数のコアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦとを備えている。複数のコアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各々は、半導体基板を貫通する複数の貫通電極ＴＳＶ１と、貫通電極ＴＳＶ１を駆動する双方向バッファ回路ＢＵとを含み、インターフェースチップＩＦは、貫通電極ＴＳＶ１の論理レベルを保持する論理レベル保持回路２６をさらに含んでいる。双方向バッファ回路ＢＵは、入力バッファＩＢ及び出力バッファＯＢを含み、論理レベル保持回路２６の第１のインバータＩＮＶ１の駆動能力は、双方向バッファ回路ＢＵの出力バッファＯＢの駆動能力よりも小さい。 （もっと読む）

【課題】貫通電流の量を低減し、応答速度の低下を抑制する。
【解決手段】差動入力回路と、電源ＶＤＤと差動入力回路の一方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＰＭＯＳトランジスタ２０と、ＰＭＯＳトランジスタ２０に並列に接続され、ゲートに差動入力回路の出力信号を入力するＰＭＯＳトランジスタ１４と、を備える。ＰＭＯＳトランジスタ２０のサイズは、ＰＭＯＳトランジスタ１４のサイズよりも小さい。接地と差動入力回路の他方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＮＭＯＳトランジスタ１９と、ＮＭＯＳトランジスタ１９に並列に接続され、ゲートに差動入力回路の出力信号を入力するＮＭＯＳトランジスタ１３と、をさらに備える。ＮＭＯＳトランジスタ１９のサイズは、ＮＭＯＳトランジスタ１３のサイズよりも小さい。 （もっと読む）

【課題】従来の半導体集積回路は、データの送信を精度良く行うことができないという問題があった。
【解決手段】本発明にかかる半導体集積回路は、複数の信号線を介してパラレルに送信データを送信するＳｏＣ回路１００と、送信データを受信するＳＤＲＡＭ回路１０１と、を備える。ＳｏＣ回路１００は、各信号線に対して設けられ、送信データを出力するためのデータ送信モードと、出力をハイインピーダンスにするためのハイインピーダンスモードと、が切り替わる複数のデータ出力回路２０３と、データ出力回路２０３に対して、送信データと予め設定された固定データとのいずれかを選択して出力するデータ選択回路２５６と、各データ出力回路２０３において、ハイインピーダンスモードからデータ送信モードへモードが切り替わってから実際に送信データの出力を開始するまでの間、固定データを出力するように制御する制御回路２０５と、を備える。 （もっと読む）

メモリデバイス及びシステムには、信号線に対するオンチップ終端が組み込まれている。メモリデバイスは、集積回路チップを備える。該集積回路チップは、１対の入力信号を提供する１対の入力信号ピンと、該入力信号ピンの対間に結合されるオンチップ終端回路とを備える。該オンチップ終端回路は、前記１対の入力信号を差動式に終端する。
（もっと読む）

【課題】読み出しおよび書き込み動作の高速化と、低消費電力化を図る。
【解決手段】メモリセルアレイ１と、読み出しビット線ＲＢＬと、書き込みビット線ＷＢＬと、読み出しビット線ＲＢＬの電圧をセンスするセンスアンプＳＡと、センスアンプに接続されている第１および第２センス線（センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡ）と、ＲＢＬセンス線ＲＢＬ＿ＳＡと読み出しビット線ＲＢＬとの電気的な接続と非接続を制御する読み出しビット線スイッチ（ＢＬスイッチ８０(i)）と、ＷＢＬセンス線ＷＢＬ＿ＳＡと書き込みビット線ＷＢＬ間に接続され、両者の電気的な接続と非接続を制御可能な書き込みバッファＷＢＵＦとを有する。 （もっと読む）

【課題】読み出しおよび書き込み動作の高速化と低消費電力化を図る。
【解決手段】メモリセルアレイ１と、メモリセルＭＣａのデータ出力ノードに接続され、一方向に並ぶ複数セルで共有されている読み出しビット線ＲＢＬと、メモリセルＭＣａのデータ入力ノードに接続されて同様に共有されている書き込みビット線ＷＢＬと、当該ビット線対の電圧をセンスするセンスアンプＳＡと、センスアンプＳＡの一方入力に接続されている第１センス線（ＲＢＬセンス線ＲＢＬ＿ＳＡ）と、他方入力に接続されている第２センス線（ＷＢＬセンス線ＷＢＬ＿ＳＡ）と、第１センス線と読み出しビット線ＲＢＬとの電気的な接続と非接続を制御する第１ビット線スイッチ（ＢＬスイッチ８ｉｒ）と、第２センス線と書き込みビット線ＷＢＬとの電気的な接続と非接続を制御する第２ビット線スイッチ（ＢＬスイッチ８ｉｗ）とを有する。 （もっと読む）

【課題】待機動作又はセルフリフレッシュ動作、及びアクティブ動作の際に最終ドライブ端を制御するトランジスタを選択的に駆動して待機電流を低減させ、アクティブの際の応答時間を短縮し、駆動能力を向上させることができるようにすること。
【解決手段】本発明の電圧発生装置は、電源電圧を利用してプルアップ駆動信号及びプルダウン駆動信号を発生するコア電圧制御手段と、前記プルアップ駆動信号及びプルダウン駆動信号に応じて内部電圧を生成する出力駆動部と、バンクアクティブ信号に応じて前記コア電圧制御手段の駆動力を制御するアクティブ制御部とを備える。 （もっと読む）

【課題】ドライバー端にしきい電圧の低いＰＭＯＳトランジスタとＮＭＯＳトランジスタとを用いて、最終端の電圧駆動手段のターンオン／ターンオフ動作時間が同じになるように制御し、低電源電圧状態で、ビットラインプリチャージ電圧又はセルプレート電圧を安定的に駆動し、待機電流ＩＤＤ２Ｐ及び動作電流を最小化すること。
【解決手段】本発明では、電源電圧のハーフレベルの基準電圧を利用し、異なるレベルのバイアス信号を生成するバイアス信号生成手段と、出力端の電圧レベルに応答してプルダウン駆動信号を生成する駆動信号生成手段と、駆動信号に応答して出力端を駆動する電圧駆動手段と、出力端の電圧レベルに応じてプルアップ駆動信号を非アクティブ／非アクティブにさせる補助駆動制御手段とを備える半導体メモリ素子の電圧発生装置。 （もっと読む）

【課題】供給能力が比較的低い昇圧電位生成回路の電荷供給量が削減された半導体集積回路装置の駆動方法を実現できるようにする。
【解決手段】半導体集積回路装置の駆動方法は、メインワード線及び複数のサブワード線と、複数のビット線と、メモリセルアレイと、センスアンプ列と、メインワード線駆動信号生成回路と、サブワード線駆動信号生成回路と、サブワード線非選択信号生成回路と、サブワード線駆動部とを備えた半導体集積回路装置の駆動方法であって、選択されていたサブワード線駆動回路が非選択に変化する際には、サブワード線が非選択になった後メインワード線駆動信号を非選択にする。 （もっと読む）

【課題】動作中のシーケンスを正常に終了させるパワーオン・オフリセット回路を提供すること。
【解決手段】本発明は、電圧検号ＶＤ知信Ｔ２１を出力する電圧検知回路４３と、基準クロックＣＬＫを出力する基準クロック発生回路４７と、電圧検号ＶＤ知信Ｔ２１と制御信号ＣＬＫから制御信号ＣＥを出力する制御信号ＣＥ発生回路４８と、制御信号ＣＥから内部制御信号ＩＣＥを出力する内部制御信号ＩＣＥ発生回路４９からなり、電圧検知信号ＶＤＴ２１で検知される電圧以下のときに新たな動作シーケンスを禁止するとともに、すでに動作しているシーケンスは最後まで動作するものである。 （もっと読む）

【課題】オン／オフ制御が可能なローカルセンス増幅回路を備える半導体メモリ装置を提供する。
【解決手段】半導体メモリ装置は、複数のメモリセルアレイブロック、ビットラインセンス増幅回路、ローカルセンス増幅回路、データセンス増幅回路及び制御部を備える。制御部は第１信号及び第２信号に応答してローカルセンス制御信号を一定の時間だけ活性化させる。第１信号はビットラインセンス増幅回路を活性化させるビットラインセンスイネーブル信号であり、ローカルセンス増幅回路はビットラインセンスイネーブル信号が活性化された後に一定の時間だけ活性化される。第２信号はビットライン対と前記ローカル入出力ライン対とを連結するカラム選択ライン信号と同時に活性化または非活性化される。 （もっと読む）

【課題】 半導体記憶装置においてアレイ面積を増大させることなくアレイ内の短絡不良を検出して分離する。
【解決手段】 複数のメモリセルを有するメモリマット（ＭＭ）内において、不良列救済単位（ＲＢＵ）ごとにローカルプリチャージ電圧伝達線（１３ｕ，１３ｌ）を配設する。各ローカルプリチャージ電圧伝達線に対して短絡検出回路（２０）を設ける。短絡検出回路は、電源投入時に対応のローカルプリチャージ電圧伝達線の電圧レベルを検出し、その検出結果に従ってメインプリチャージ電圧伝達線（１５ｕ、１５ｌ）と対応のローカルプリチャージ電圧伝達線と接続または分離する。 （もっと読む）

【課題】
ＤＤＲ-ＳＤＲＡＭ などの入出力同期信号ＤＱＳを持つ半導体チップを複数個用い、ＤＱＳ信号を共通接続して用いる場合において、各ＤＱＳ信号が出力する時、その出力遅延時間のばらつきにより、共通接続したＤＱＳを介して電源／グランド間に貫通電流が流れることを防止しなければならない。
【解決手段】
チップ単体のＤＱＳにその出力信号を常にハイインピーダンスとする、オプション機能(ボンディングオプションチップ・ヒューズオプション等)を組み込み、複数個のチップのＤＱＳ信号を共通接続したとき、前記接続した中の１つのチップのみが正常にＤＱＳを出力し残りはオプションを利用してＤＱＳをハイインピーダンスにすることにより、ＤＱＳを介して電源／グランド間に貫通電流が流れることを避ける
（もっと読む）