【課題】簡略化された回路構成でノイズ低減効果を持つ多相駆動型の昇圧回路を実現する。
【解決手段】昇圧回路は、所定周期のクロック信号を出力する発振回路と、前記クロック信号の１本の配線に直列接続され、トータル遅延時間が前記所定周期よりも長い複数の遅延回路と、前記複数の遅延回路に対応して前記１本の配線に接続された複数の分割昇圧回路と、を含む。 （もっと読む）

【課題】安定したチャージポンプ動作を行う。
【解決手段】ノードＡ，Ｂを有するコンデンサＣ１と、ＶＤＤレベルからＶＳＳレベルの間で振幅するポンピング信号ＰＵＭＰ１をコンデンサＣ１のノードＡに供給するポンピング回路１１０と、コンデンサＣ１のノードＢをＶＰＰｅｘｔレベルにプリチャージし、ポンピング信号ＰＵＭＰ１がＶＳＳレベルからＶＤＤレベルに変わった時に、コンデンサＣ１のノードＢをＶＰＰｅｘｔレベルよりも高いレベルに駆動する出力回路１２０とを備える。本発明によれば、コンデンサＣ１のノードＡをポンピングするための電圧と、コンデンサＣ１のノードＢをプリチャージするための電圧が異なっていることから、昇圧電圧を効率よく生成することできる。 （もっと読む）

【課題】出力端子に接続される内部回路の動作開始を早く行うことができる定電圧発生回路を備えた半導体装置を提供する。
【解決手段】クロック信号ＶＯＳＣが入力されると、内部の複数のノードにおいてポンピング動作を行い、入力端子に供給される電荷を複数のノードを介して出力端子へと順次転送し、出力端子から出力電圧を発生する昇圧回路２０と、出力電圧が予め設定された電圧に達した場合、非活性レベルの検知信号ＶＵＰＴを出力する電圧検出回路３０と、検知信号が活性レベルの場合、クロック信号を昇圧回路へ出力し、検知信号が非活性レベルの場合、クロック信号の昇圧回路への出力を停止するクロック信号制御回路４０と、を備え、クロック信号制御回路は、検知信号が非活性レベルであっても、入力される制御信号ＲＥＳＥＴＴのレベルに応じてクロック信号を昇圧回路へ出力する。 （もっと読む）

【課題】メモリセルアレイの占有面積を低減すると共に、使用する電源の容量および占有面積を低減することができる半導体記憶装置の提供を図る。
【解決手段】オープンビット線方式のコアアーキテクチャを有する半導体記憶装置であって、複数のアレイ領域ＢＫ０〜ＢＫ８，ＢＫ０’を有し、前記各アレイ領域は、当該アレイ領域の両端のエッジ部分に配置され、冗長ワード線ＷＬrdのみを有する２つの冗長アレイブロックＢＫ０，ＢＫ０’と、前記２つの冗長アレイブロック間でそれぞれセンスアンプＳＡを介して交互に配置され、リアルワード線ＷＬrlのみを有する複数のリアルアレイブロックＢＫ１〜ＢＫ８と、任意の第１アレイ領域で前記リアルワード線を前記冗長ワード線に置き換えるワード線の冗長処理を行うとき、当該第１アレイ領域の電源容量を増大する電源容量制御手段と、を有する。 （もっと読む）

【課題】内部電圧生成回路が発生するノイズがセンシティブな回路ブロックに与える影響を低減する。
【解決手段】電源ラインＶＬに内部電圧Ｖ０を供給する内部電圧生成回路１，２を複数個並列に接続し、付加回路３に含まれる複数の回路ブロックのうち、ノイズの影響を受けやすい回路ブロックが動作中ではない場合は、内部電圧Ｖ０の低下に応答して全ての内部電圧生成回路１，２を活性化させ、ノイズの影響を受けやすい回路ブロックが動作中である場合は、内部電圧Ｖ０が低下しても内部電圧生成回路２のみを活性化させ、内部電圧生成回路１を活性化させない。これにより、内部電圧生成回路の動作に伴う負荷回路３へのノイズの影響を低減させる。 （もっと読む）

【課題】内部電圧生成回路を活性化させる際又は非活性化させる際における内部電圧の急激な変動を防止する。
【解決手段】外部電圧ＶＤＤから生成した内部電圧ＶＰＰを内部電源配線１１０ａに供給する内部電圧生成回路１１０と、内部電圧生成回路１１０の動作を制御する制御回路３００と、前記第１の電圧のレベルを検出する電圧検出回路３３０とを備える。例えば、制御回路３００は、内部電圧生成回路１１０を活性化させる場合、内部電圧ＶＰＰの供給能力を第１の速度で段階的に上昇させ、内部電圧生成回路１１０を非活性化させる場合、内部電圧ＶＰＰの供給能力を第１との速度と異なる第２の速度で段階的に下降させる。これにより、内部電圧生成回路１１０を活性化／非活性化させる際の内部電圧ＶＰＰの大幅な変動をそれぞれ最適に防止することが可能となる。 （もっと読む）

【課題】ネガティブワード線方式の半導体記憶装置において非選択ワード線の電位を安定させる。
【解決手段】少なくとも１つのメモリブロック（６０）を備えた半導体記憶装置（５０）において、第１の負電位を出力する第１の負電位発生回路（６４）と、第２の負電位を出力する第２の負電位発生回路（６５）と、メモリブロックにおけるワード線（１３）と第１の負電位との間の第１の放電経路（２５）と、ワード線（１３）と第２の負電位との間の第２の放電経路（２１）とを備えている。 （もっと読む）

【課題】外部から供給される電源電圧に依存しない定電圧で動作する内部回路と電源電圧で動作する内部回路とを備え、外部から供給される電源電圧が大きく変動した場合の誤動作の発生を抑制する半導体装置を提供する。
【解決手段】内部回路と、外部から供給される電源電圧の変動に対して安定化された内部電圧を発生し、内部回路に供給する内部電圧発生回路と、を備え、内部電圧発生回路は、電源電圧が所定値を超えて上昇した場合に、内部電圧に対する安定化動作を停止し、内部電圧が電源電圧の上昇に伴い大きくなるように制御する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルに書き込み用のトランジスタ、読み出し用のトランジスタおよび選択用のトランジスタを備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、信号線の電位変化のタイミングを、書き込みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミスを防ぐことが可能である。 （もっと読む）

【課題】内部電源発生回路から生成される内部電源を受けて安定動作を図りつつ、消費電力を抑制する半導体装置を提供する。
【解決手段】制御回路１２、ロウカラムデコーダ１３およびセンスアンプ１５は、アレイ電圧ＶｄｄＴで駆動する。一方、消費電力の大きいデータパス１４は、外部電源電圧ＶｄｄＬで駆動する。そして、レベル変換回路１７は、外部電源電圧ＶｄｄＬの電圧レベルをもつアドレス信号またはコマンド信号を受けて、その電圧レベルをアレイ電圧ＶｄｄＴに変換し、制御回路１２へ出力する。また、レベル変換回路１８は、制御回路１２からアレイ電圧ＶｄｄＴの電圧レベルをもつ制御信号を受けて、その電圧レベルを外部電源電圧ＶｄｄＬに変換し、データパス１４へ出力する。 （もっと読む）

【課題】負荷電流の変動に応じて出力のリップルを小さく抑える昇圧回路を提供する。
【解決手段】昇圧部（５０、５８）と、クロック生成部（１０、３８）と、電流検知部（２１）と、クロック制御部（４０、１６／２６）とを具備する。昇圧部（５０、５８）は、供給される昇圧クロックに基づいて、入力電圧を昇圧して出力する。クロック生成部（１０、３８）は、昇圧部（５０、５８）に昇圧クロックを供給する。電流検知部（２１）は、昇圧部に供給される電流を検知する。クロック制御部（４０、１６／２６）は、電流検知部（２１）が検知した電流量に基づいて、昇圧クロックを制御する。 （もっと読む）

【課題】内部電圧発生回路のスタンバイ状態におけるリーク電流を低減する。
【解決手段】第１及び第２の電極を有するキャパシタＣＡＰ０を有し、キャパシタＣＡＰ０をＶＤＤレベルにチャージするチャージ動作と、キャパシタＣＡＰの第１の電極にＶＤＤレベルを印加して第２の電極に２×ＶＤＤレベルの電圧を発生させるディスチャージ動作を繰り返すことにより内部電圧ＶＰＰを発生する内部電圧発生回路２０と、内部電圧発生回路２０がスタンバイ状態のときに、キャパシタＣＡＰ０にＶＤＤレベルよりも小さい電圧がかかるよう制御する制御回路４０と、を備える。本発明によれば、内部電圧発生回路２０がスタンバイ状態である場合においてキャパシタの両端にかかる電圧が低減されることから、リーク電流による消費電力を低減することが可能となる。 （もっと読む）

【課題】従来の分圧回路では、電源電圧の変動に対して分圧電圧を一定に保つことができないために定電圧発生回路が必要であり回路規模が大きくなる問題があった。
【解決手段】本発明の分圧回路は、第１の電源ＶＣＣと第２の電源ＶＮＥＧとの間に直列に接続される第１の抵抗素子Ｒ１と第１のトランジスタＮ１とを備え、第１のトランジスタに流れる第１の電流ｉＮ１の大きさに応じて設定される第１の抵抗素子Ｒ１と第１のトランジスタＮ１との抵抗比に基づき第１の電源ＶＣＣの電圧と第２の電源の電圧ＶＮＥＧとの電圧差を分圧して分圧電圧を生成する分圧電圧生成回路１１と、第１のトランジスタＮ１とミラー接続され、第１の端子から第２の端子に流れる制御電流ｉ３により第１の電流ｉＮ１の大きさを決定する第２のトランジスタＮ２を有し、第１の電源ＶＣＣと接地電源との電圧差の増減に応じて制御電流ｉ３を増減させる電流制御回路１２と、を有する。 （もっと読む）

【課題】複数の内部電圧発生回路を備える半導体装置において、負荷回路の特性に応じた内部電圧生成回路を割り当てることのできる半導体装置を提供する。
【解決手段】半導体装置３００は、内部電圧生成回路１１と内部電圧生成回路１２ａを備える。スイッチ回路ＳＷは、入力端子Ｔ１、入力端子Ｔ３、出力端子Ｔ２及び出力端子Ｔ４を備える。スイッチ回路ＳＷは、スイッチ制御回路３２３が出力するゲート信号ＧＡＴＥにより制御され、ｍ^ｎ通り（図３においてｍ＝ｎ＝２）のスイッチングで、内部電圧生成回路と負荷回路とを接続し、負荷回路へ負電圧ＶＢＢまたは負電圧ＶＫＫを供給する。 （もっと読む）

【課題】内部電源回路の電流供給能力が過剰となり、無駄な消費電流が発生することを防止する。
【解決手段】内部電源配線１９Ａを介して半導体装置１０の内部回路１２に電源電圧を供給する内部電源回路１１であって、内部電源配線１９Ａに共通接続された複数の電力供給部３０ａ〜３０ｃと、複数の電力供給部３０ａ〜３０ｃのうちの少なくとも一部に関し、活性化及び非活性化のいずれか一方を選択する内部電源制御回路１７とを備えることを特徴とする。 （もっと読む）

【課題】データ書き込み時のノイズ発生に起因するデータの損失を、少ない消費電力で防止可能な半導体記憶装置及びその制御方法を提供する。
【解決手段】電源供給部２が、メモリセルアレイ１のメモリセルのＭＯＳ型キャパシタのゲート電極に接続されるプレート線ＰＬに、プレート電圧Ｖｐｌを供給し、スイッチ（ｎＭＯＳＱ７）が、メモリセルアレイ１へのアクセス発生時に、プレート線ＰＬを第１電源線に接続することで、データ書き込み時のノイズの影響を除去する。 （もっと読む）

【課題】より効率的に電圧を供給することが可能な内部電源電圧発生回路を提供する。
【解決手段】内部電源電圧発生回路１００は、外部電源電圧を昇圧し、第１の昇圧電圧を第１の昇圧出力端子から出力する第１の昇圧回路と、第１の昇圧電圧よりも高い第２の昇圧電圧を第２の昇圧出力端子から出力する第２の昇圧回路と、第１の昇圧電圧を降圧し、第１の降圧電圧を出力する第１の降圧回路と、第２の昇圧電圧を降圧し、第１の昇圧電圧よりも高い第２の降圧電圧を出力する第２の降圧回路と、を備える。 （もっと読む）