半導体装置
【課題】従来の分圧回路では、電源電圧の変動に対して分圧電圧を一定に保つことができないために定電圧発生回路が必要であり回路規模が大きくなる問題があった。
【解決手段】本発明の分圧回路は、第１の電源ＶＣＣと第２の電源ＶＮＥＧとの間に直列に接続される第１の抵抗素子Ｒ１と第１のトランジスタＮ１とを備え、第１のトランジスタに流れる第１の電流ｉＮ１の大きさに応じて設定される第１の抵抗素子Ｒ１と第１のトランジスタＮ１との抵抗比に基づき第１の電源ＶＣＣの電圧と第２の電源の電圧ＶＮＥＧとの電圧差を分圧して分圧電圧を生成する分圧電圧生成回路１１と、第１のトランジスタＮ１とミラー接続され、第１の端子から第２の端子に流れる制御電流ｉ３により第１の電流ｉＮ１の大きさを決定する第２のトランジスタＮ２を有し、第１の電源ＶＣＣと接地電源との電圧差の増減に応じて制御電流ｉ３を増減させる電流制御回路１２と、を有する。
【解決手段】本発明の分圧回路は、第１の電源ＶＣＣと第２の電源ＶＮＥＧとの間に直列に接続される第１の抵抗素子Ｒ１と第１のトランジスタＮ１とを備え、第１のトランジスタに流れる第１の電流ｉＮ１の大きさに応じて設定される第１の抵抗素子Ｒ１と第１のトランジスタＮ１との抵抗比に基づき第１の電源ＶＣＣの電圧と第２の電源の電圧ＶＮＥＧとの電圧差を分圧して分圧電圧を生成する分圧電圧生成回路１１と、第１のトランジスタＮ１とミラー接続され、第１の端子から第２の端子に流れる制御電流ｉ３により第１の電流ｉＮ１の大きさを決定する第２のトランジスタＮ２を有し、第１の電源ＶＣＣと接地電源との電圧差の増減に応じて制御電流ｉ３を増減させる電流制御回路１２と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に第１の電源と第２の電源との電圧差を分圧して分圧電圧を生成する分圧回路を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置では、性能向上のために装置内部で電源電圧とは異なる電圧を生成し、生成した電圧により内部回路を動作させることが行われている。このような電圧の一例としてバイアス電圧（又は基準電圧）がある。バイアス電圧は、回路動作の基準となる電圧であり、電源電圧の変動に依存することなく安定した電圧を維持することが求められる。そこで、バイアス電圧発生回路の一例が特許文献１に開示されている。
【０００３】
特許文献１に記載のバイアス電圧発生回路１００のブロック図を図１５に示す。図１５に示すように、バイアス電圧発生回路１００は、抵抗素子Ｒ４０、出力トランジスタＮＴ４０、電流制御回路１４０を有する。抵抗素子Ｒ４０及び出力トランジスタＮＴ４０は、電源ＶＣＣと電源ＶＳＳとの間に直列に接続される。バイアス回路電圧生成回路１００では、抵抗素子Ｒ４０と出力トランジスタＮＴ４０との間のノードが出力ノードＮ１０となる。また、出力トランジスタＮＴ４０は、ゲートとドレインが接続される。電流制御回路１４０は、抵抗素子Ｒ４１、トランジスタＮＴ４１、ＮＴ４２を有する。電流制御回路１４０は、出力トランジスタＮＴ４０と並列に設けられる。電流制御回路１４０は、出力ノードＮＴから電源ＶＳＳに流れる電流Ｉ１２を電源ＶＣＣの電圧が増加するほど増加させる。これにより、バイアス電圧発生回路１００は、出力ノードＮ１０から出力されるバイアス電圧ＶＢＳの値を電源ＶＣＣの電圧の増加に対してほぼ一定の値又は減少させることができる。
【０００４】
しかし、バイアス電圧発生回路１００では、バイアス電圧ＶＢＳの基準となる電圧レベルを電源ＶＳＳに対して出力トランジスタＮＴ４０の閾値電圧（又はダイオード電圧）により決定している。半導体装置では、性能向上のために装置内部で負電圧を生成して装置内の回路に用いるものがある。このような場合に、バイアス電圧発生回路１００を用いた場合、バイアス電圧ＶＢＳが負電圧の変動により変化するため、バイアス電圧発生回路１００は、電源ＶＣＣ及び電源ＶＳＳの両方が変動する回路に用いることができない問題がある。
【０００５】
このような負電圧を用いる半導体装置の１つにＤＲＡＭ（Dynamic Random Access Memory）がある。ＤＲＡＭでは、基板電圧ＶＢＢ用に負電圧を生成し、記憶セルのトランジスタの基板電圧として使用している。ＤＲＡＭでは、基板電圧ＶＢＢを負電圧とすることで、記憶セルのリーク電流を低減してデータ保持性能を向上させることができる（非特許文献１参照）。この負電圧は、一般にチャージポンプ回路により生成される。ここで、チャージポンプ回路を用いて負電圧を生成する負電圧生成回路の一例が特許文献２に開示されている。
【０００６】
特許文献２に開示されている負電圧生成回路２００のブロック図を図１６に示す。図１６に示すように、負電圧生成回路２００は、基準電圧発生回路２１０、分圧回路２２０、比較器２３０、オシレータ２４０、クロックバッファ２５０、負電圧チャージポンプ２６０を有する。基準電圧発生回路２１０は、電源電圧とグランド電位との間の電圧値を有する定電圧を生成し基準電圧２０１として出力する。分圧回路２２０は、基準電圧２０１と負電圧２０４との間の電圧を分割して分圧電圧として出力する。そして、分圧回路２２０は、負電圧２０４が設定したい電圧値となった場合に分圧電圧２０２がグランド電位となるように分割比が設定されている。比較器２３０は、分圧電圧２０２の電圧値をグランド電位と比較し、分圧電圧２０２の電圧値がグランド電位より高い場合にはオシレータ制御信号２０３をアクティブとし、分圧電圧２０２の電圧値がグランド電位より低い場合にはオシレータ制御信号２０３をインアクティブとする。オシレータ２４０は、オシレータ制御信号２０３がアクティブとなると位相が反対の第１のオシレータ出力信号２０５と第２のオシレータ出力信号２０６とを出力する。クロックバッファ２５０は、第１のオシレータ出力信号２０５に対応して第１の相補パルス信号２０７を出力し、第２のオシレータ出力信号２０６に対応して第２の相補パルス信号２０８を出力する。負電圧チャージポンプ２６０は、第１の相補パルス信号２０７及び第２の相補パルス信号２０８から負電圧２０４を出力する。
【０００７】
負電圧生成回路２００では、負電圧２０４が予め設定された電圧となったときに分圧電圧２０２が比較器２３０の比較電圧として入力されるグランド電位となる回路構成となっている。ここで、負電圧生成回路２００では、電源電圧ＶＣＣが変動した場合においても負電圧２０２の電圧が安定して得られるように、基準電圧発生回路２１０によって電源電圧ＶＣＣの変動に依存しない基準電圧２０１を生成する。また、分圧回路２２０は、抵抗ストリングスにより基準電圧２０１と負電圧２０４との分割比を決定する。つまり、負電圧生成回路２００では、安定した基準電圧２０１と固定された分割比とに基づき負電圧２０４の電圧値を反映した分圧電圧２０２を生成する。これにより、負電圧生成回路２００は、負電圧２０４の電圧値を電源電圧ＶＣＣによらず安定させることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−１７３２１３号公報
【特許文献２】特開平１１−１５０２３０号公報
【非特許文献】
【０００９】
【非特許文献１】「超ＬＳＩメモリ」著伊藤清男、培風館
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献２に記載の負電圧生成回路２００では、基準電圧発生回路２１０が高精度な基準電圧２０１を生成する必要がある。このように高精度な基準電圧２０１を生成するためには、基準電圧発生回路２１０の回路規模が増大する。そのため、特許文献２に記載の負電圧生成回路２００では、回路規模が増大する問題がある。
【課題を解決するための手段】
【００１１】
本発明にかかる半導体装置の一態様は、第１の電源と第２の電源との間に直列に接続される第１の抵抗素子と第１のトランジスタとを備え、前記第１のトランジスタに流れる第１の電流の大きさに応じて設定される前記第１の抵抗素子と前記第１のトランジスタとの抵抗比に基づき前記第１の電源の電圧と前記第２の電源の電圧との電圧差を分圧して分圧電圧を生成する分圧電圧生成回路と、前記第１のトランジスタとミラー接続され、第１の端子から第２の端子に流れる制御電流により前記第１の電流の大きさを決定する第２のトランジスタを有し、前記第１の電源と接地電源との電圧差の増減に応じて前記制御電流を増減させる電流制御回路と、を有する。
【００１２】
本発明にかかる半導体装置の別の態様は、第１の電源と第２の電源との間に直列に接続される第１の抵抗素子と第１のトランジスタとを備え、前記第１のトランジスタに流れる第１の電流の大きさに応じて設定される前記第１の抵抗素子と前記第１のトランジスタとの抵抗比に基づき前記第１の電源の電圧と前記第２の電源の電圧との電圧差を分圧して分圧電圧を生成する分圧電圧生成回路と、前記第１のトランジスタとミラー接続され、ドレイン端子からソース端子に流れる制御電流により前記第１の電流の大きさを決定する第２のトランジスタを備え、前記第１の電源と接地電源との電圧差の増減に応じて前記制御電流を増減させる電流制御回路とを有し、前記電流制御回路は、少なくとも一つ以上の抵抗素子が直列に接続された抵抗群と、ドレイン端子とゲート端子が短絡された第３のトランジスタと、が前記第１の電源と接地電源の間に直列に接続され、前記抵抗群の各抵抗間の接続点と前記抵抗群の抵抗と前記第３のトランジスタとの接続点のいずれかから前記第１の電源の電圧の増減に応じて増減する電源検出電圧を出力する回路と、前記電源検出電圧を出力するノードと前記第２のトランジスタとの間に設けられ、前記制御電流の量を設定する第３の抵抗素子とを、有し、前記第２のトランジスタは、ソース端子が前記第２の電源に接続され、ドレイン端子とゲート端子が短絡される。
【００１３】
本発明にかかる半導体装置の別の態様は、第１の電源と接地電源とに基づき第２の電源を生成する電圧生成回路であって、前記第１の電源と前記第２の電源との間に直列に接続される第１の抵抗素子と第１のトランジスタとを備え、前記第１のトランジスタに流れる第１の電流の大きさに応じて設定される前記第１の抵抗素子と前記第１のトランジスタとの抵抗比に基づき前記第１の電源の電圧と前記第２の電源の電圧との電圧差を分圧して分圧電圧を生成する分圧電圧生成回路と、前記第１のトランジスタとミラー接続され、第１の端子から第２の端子に流れる制御電流により前記第１の電流の大きさを決定する第２のトランジスタを有し、前記第１の電源と接地電源との電圧差の増減に応じて前記制御電流を増減させる電流制御回路と、前記分圧電圧に基づき前記第２の電源の電圧を前記第１の電源の電圧と前記抵抗比とにより決定される目標電圧に制御する電圧制御回路と、を有する。
【００１４】
本発明にかかる半導体装置の別の態様は、抵抗素子と制御電流に応じて抵抗値が変化する素子とを有し、正の電圧である第１の電圧（例えば、電源ＶＣＣの電圧）と負の電圧である第２の電圧（例えば、負電圧ＶＮＥＧの電圧）を分圧して第３の電圧（例えば、分圧電圧ＶＤＩＶ）を出力する分圧回路と、前記第１の電圧と接地電圧との電圧差に基づいて前記分圧回路に制御電流を出力する電流制御回路を有し、前記電流制御回路は、前記第１の電圧が上昇した際には前記制御電流を増加させると共に、前記第１の電圧が下降した際には前記制御電流を減少させることによって、前記第１の電圧の変動による前記第３の電圧の変動を軽減する。
【００１５】
本発明にかかる半導体装置では、電流制御回路によって第１の電源の変動量に応じた制御電流を生成し、当該制御電流に基づき第１のトランジスタの抵抗値を可変する。これにより、分圧回路では、第１の電源の変動に応じて第１の抵抗素子と第１のトランジスタの抵抗比が可変する。これにより、本発明にかかる分圧回路及び電圧生成回路では、第１の電源の変動に依存することなく分圧回路が第２の電源の電圧値を反映した分圧電圧を生成することができる。また、本発明にかかる分圧回路及び電圧生成回路では、高精度な基準電圧を生成する必要がないため回路規模を削減することができる。
【発明の効果】
【００１６】
本発明にかかる半導体装置によれば、高い精度で第２の電源の電圧レベルを反映した分圧電圧を生成しながら、回路面積を削減することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１にかかる電圧生成回路のブロック図である。
【図２】実施の形態１にかかる電圧生成回路の負電圧生成動作を示すグラフである。
【図３】実施の形態１にかかる分圧回路の回路図である。
【図４】実施の形態１にかかる電圧生成回路の電源電圧特性を示すグラフである。
【図５】実施の形態１にかかる分圧回路の電源電圧変動に対する分圧比の変動特性を示すグラフである。
【図６】実施の形態２にかかる分圧回路の回路図である。
【図７】実施の形態２にかかる電圧生成回路の電源電圧特性を示すグラフである。
【図８】実施の形態３にかかる分圧回路の回路図である。
【図９】実施の形態１にかかる分圧回路においてトランジスタの閾値にばらつきが生じた場合の電源電圧特性を示すグラフである。
【図１０】実施の形態３にかかる電圧生成回路の電源電圧特性を示すグラフである。
【図１１】実施の形態４にかかる分圧回路の回路図である。
【図１２】実施の形態４にかかる電圧生成回路の電源電圧特性を示すグラフである。
【図１３】実施の形態５にかかる分圧回路の回路図である。
【図１４】実施の形態６にかかる分圧回路の回路図である。
【図１５】特許文献１に記載のバイアス電圧生成回路の回路図である。
【図１６】特許文献２に記載の負電圧生成回路のブロック図である。
【発明を実施するための形態】
【００１８】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる電圧生成回路のブロック図を図１に示す。図１に示すように、実施の形態１にかかる電圧生成回路は、第１の電源（例えば電源ＶＣＣ）と接地電源とに基づき第２の電源を生成する電圧生成回路である。実施の形態１にかかる電圧生成回路は、分圧回路１０、比較器１、オシレータ２、クロックバッファ３、負電圧チャージポンプ４を有する。ここで、本実施の形態では、比較器１、オシレータ２、クロックバッファ３、及び負電圧チャージポンプ４により電圧制御回路が構成されるものとする。電圧制御回路は、分圧回路１０が出力する分圧電圧ＶＤＩＶに基づき第２の電源（例えば負電圧ＶＮＥＧ）の電圧値を分圧回路に内蔵される抵抗素子の抵抗比と電源ＶＣＣとにより決定される目標電圧に制御する。
【００１９】
分圧回路１０は、電源ＶＣＣと負電圧ＶＮＥＧとを内蔵される抵抗素子の抵抗比に従って分圧した分圧電圧ＶＤＩＶを生成する。分圧回路１０は、負電圧ＶＮＥＧが設定したい電圧値（目標電圧）となった場合に分圧電圧ＶＤＩＶが比較器１に入力される基準電圧（本実施の形態では接地電位）となるように分割比が設定されている。この分圧回路１０の詳細は、後述する。
【００２０】
比較器１は、非反転端子側に基準電圧（例えば接地電位）が入力され、反転端子側に分圧電圧ＶＤＩＶが入力される。そして、比較器１は、分圧電圧ＶＤＩＶの電圧値を接地電位と比較し、分圧電圧ＶＤＩＶの電圧値が接地電位より高い場合にはオシレータ制御信号Ｓ１をアクティブとし、分圧電圧ＶＤＩＶの電圧値が接地電位より低い場合にはオシレータ制御信号Ｓ１をインアクティブとする。
【００２１】
オシレータ２は、オシレータ制御信号Ｓ１がアクティブとなると位相が反対の第１のオシレータ出力信号Ｓ２と第２のオシレータ出力信号Ｓ３とを出力する。クロックバッファ３は、第１のオシレータ出力信号Ｓ２に対応して第１の相補パルス信号Ｓ４を出力し、第２のオシレータ出力信号Ｓ３に対応して第２の相補パルス信号Ｓ５を出力する。負電圧チャージポンプ４は、第１の相補パルス信号Ｓ４及び第２の相補パルス信号Ｓ５から負電圧ＶＮＥＧを出力する。
【００２２】
ここで、実施の形態１にかかる電圧生成回路の負電圧生成動作ついて説明する。図２に実施の形態１にかかる電圧生成回路の動作を示すグラフを示す。図２に示すグラフでは、横軸に時間を示し、縦軸に電源ＶＣＣ、接地電位ＧＮＤ、分圧電圧ＶＤＩＶ、負電圧ＶＮＥＧの電圧を示した。図２に示すように、実施の形態１にかかる電圧生成回路では、負電圧ＶＮＥＧの電圧が目標電圧である場合に分圧電圧ＶＤＩＶが接地電位ＧＮＤとなる。そして、負電圧ＶＮＥＧは負電圧チャージポンプ４により生成されるが、この負電圧ＶＮＥＧは、他の回路（例えば、ＤＲＡＭの基盤電位）に供給されるため、負電圧チャージポンプ４を動作させなければ上昇する特性を有する。
【００２３】
そこで、実施の形態１にかかる電圧生成回路では、分圧回路１０により、電源ＶＣＣの電圧と負電圧ＶＮＥＧとを分圧して分圧電圧ＶＤＩＶを生成する。そのため、電源ＶＣＣの電圧が一定であれば分圧電圧ＶＤＩＶは、負電圧ＶＮＥＧの変動に応じて変動する。つまり、実施の形態１にかかる電圧生成回路では、負電圧ＶＮＥＧの変動を分圧電圧ＶＤＩＶにより検出し、負電圧ＶＮＥＧの電圧が目標電圧より上昇した場合には負電圧チャージポンプ４を動作させて負電圧ＶＮＥＧを降下させる。一方、負電圧ＶＮＥＧが目標電圧よりも降下した場合には負電圧チャージポンプを停止して負電圧ＶＮＥＧの降下を防ぐ。これにより、実施の形態１にかかる電圧生成回路では、負電圧ＶＮＥＧを目標電圧付近の電圧で維持する。なお、図２に示す動作例では、負電圧ＶＮＥＧ及び分圧電圧ＶＤＩＶの変動を説明するために、これら電圧の変動を強調した。
【００２４】
上記動作例では、電源ＶＣＣが一定としたが、電源ＶＣＣは、ノイズ又は消費電流の増減に応じて変動する。そのため、電源ＶＣＣが分圧回路１０内の抵抗の抵抗比が一定であった場合、分圧電圧ＶＤＩＶに電源ＶＣＣの変動の影響が現れ、負電圧ＶＮＥＧの電圧値が不安定になる問題がある。そこで、本実施の形態では、分圧回路１０が電源ＶＣＣの変動に対しては分圧電圧ＶＤＩＶを変動させないための構成を有する。この分圧回路１０の詳細について以下で説明する。
【００２５】
分圧回路１０の回路図を図３に示す。図３に示すように、分圧回路１０は、分圧電圧生成回路１１、電流制御回路１２を有する。分圧電圧生成回路１１は、第１の抵抗素子（例えば、抵抗Ｒ１）、第４の抵抗素子（例えば、抵抗Ｒ２）、第１のトランジスタＮ１を有する。ここで、本実施の形態では第１のトランジスタＮ１はＮＭＯＳトランジスタであるものとする。抵抗Ｒ１と第１のトランジスタＮ１とは第１の電源（例えば電源ＶＣＣ）と第２の電源（例えば負電圧ＶＮＥＧ）との間に直列に接続される。また、抵抗Ｒ２は、第１のトランジスタＮ１と並列に接続される。そして、分圧電圧生成回路１１は、第１のトランジスタＮ１に流れる第１の電流ｉＮ１の大きさに応じて設定される抵抗Ｒ１と第１のトランジスタＮ１との抵抗比に基づき電源ＶＣＣの電圧と負電圧ＶＮＥＧの電圧との電圧差を分圧して分圧電圧ＶＤＩＶを生成する。より具体的には、分圧電圧生成回路１１では、抵抗Ｒ２の抵抗値と第１のトランジスタＮ１の抵抗値との合成抵抗値と抵抗Ｒ１の抵抗値との比率によって電源ＶＣＣと負電圧ＶＮＥＧとを分圧して分圧電圧ＶＤＩＶを生成する。
【００２６】
電流制御回路１２は、第２のトランジスタＮ２、第３のトランジスタＮ３、電圧電流変換部（例えば、抵抗Ｒ３）第２の抵抗素子（例えば、抵抗Ｒ４）を有する。ここで、本実施の形態では、第２のトランジスタＮ２と第３のトランジスタＮ３としてＮＭＯＳトランジスタを用いる。第２のトランジスタＮ２は、第１のトランジスタＮ１とミラー接続される。また、第２のトランジスタＮ２の制御端子（例えば、ゲート）とドレインは互いに接続される。つまり、第２のトランジスタＮ２は、第１の端子（例えば、ドレイン）から第２の端子（例えばソース）に流れる制御電流により第１のトランジスタＮ１に流れる第１の電流ｉＮ１の大きさを制御する。ここで、以下の説明では、第２のトランジスタＮ２のゲートに発生する電圧を電流制御電圧Ｖ１と称す。
【００２７】
第３のトランジスタＮ３は、第２の端子（例えば、ソース）が接地端子に接続され、第１の端子（例えば、ドレイン）が抵抗Ｒ４を介して電源ＶＣＣに接続される。また、第３のトランジスタＮ３は、制御端子（例えば、ゲート）とドレインが互いに接続される。つまり、第３のトランジスタＮ３は、ダイオードとして機能し、抵抗Ｒ４を介して入力される電流ｉ４に応じてドレインに電源検出電圧Ｖ２を生成する。つまり、電流制御回路１２は、少なくとも一つ以上の抵抗素子が直列に接続された抵抗群（本実施の形態では抵抗Ｒ４）と、ドレイン端子とゲート端子が短絡された第３のトランジスタＮ３と、が電源ＶＣＣと接地電源の間に直列に接続され、抵抗Ｒ４と前記第３のトランジスタとの接続点から電源ＶＣＣの電圧の増減に応じて増減する電源検出電圧Ｖ２を出力する回路を有する。なお、後述する他の実施の形態にあるように、抵抗群が複数の抵抗から構成される場合、電源検出電圧Ｖ２は、抵抗群の各抵抗間の接続点と抵抗群の抵抗と前記第３のトランジスタとの接続点のいずれかから出力されるものであればよい。
【００２８】
電流電圧変換部は、電源検出電圧Ｖ２と第２のトランジスタＮ２のゲートの電流制御電圧Ｖ１との電圧差を電流ｉ３に変換して制御電流を生成する。本実施の形態では、電流電圧変換部として第３の抵抗素子を用いた。この第３の抵抗素子は、図中において抵抗Ｒ３で示されるものである。すなわち、抵抗Ｒ３は、電源検出電圧Ｖ２を出力するノードと第２のトランジスタＮ２との間に設けられ、制御電流の量を設定する。
【００２９】
つまり、電流制御回路１２は、電源ＶＣＣに変動すると当該変動量を電流ｉ４として電流に変換し、電流ｉ４の変動に伴い第３のトランジスタＮ３のドレインに発生する電源検出電圧Ｖ２を変動させる。この電源検出電圧Ｖ２の変動は、第３のトランジスタＮ３のソース・ドレイン間に流れる電流の変動により第３のトランジスタＮ３のソース・ドレイン間の電圧Ｖｄｓが変動するために生じる。一方、第２のトランジスタＮ２の閾値電圧Ｖｔｎ２は電源ＶＣＣの変動の影響を受けないため一定になる。そのため、この電源検出電圧Ｖ２の変動により抵抗Ｒ３の両端に生じる電圧差が変動し、電流ｉ３（つまり制御電流）が変動する。このように、電流制御回路１２は、電源ＶＣＣと接地電源との電圧差の増減に応じて制御電流を増減させる。
【００３０】
また、電流制御回路１２では、第２のトランジスタＮ２と第３のトランジスタＮ３とを同一の極性のトランジスタで形成することで、トランジスタの閾値ばらつきが生じた場合においても電源ＶＣＣの電圧変動を閾値ばらつきによらず一定の感度で制御電流の変動に反映させることができる。これは、同一極性のトランジスタを用いた場合、第２のトランジスタＮ２の閾値Ｖｔｎ２と第３のトランジスタＮ３の閾値Ｖｔｎ３とにばらつきの影響が均等に生じ、抵抗Ｒ３の両端に生じる電圧差は、これら閾値の相対値であるため、２つのトランジスタの閾値のばらつきが互いに相殺されるためである。また、第２のトランジスタＮ２と第３のトランジスタＮ３とは、実質的に同一な温度特性を有していることが好ましい。温度特性が同一であれば、環境温度及び半導体基板の温度による感度の変動を低減させることができる。この効果を得るためには、第２のトランジスタＮ２と第３のトランジスタＮ３とが同一のプロセス（イオン注入工程）を経て製造されていることが好ましい。より厳密には、第２のトランジスタＮ２と第３のトランジスタＮ３とが同一の工程を経て製造されていることが好ましい。同一の工程を経て形成されるトランジスタは、トランジスタのゲート長やゲート幅による閾値電圧の違いを作りながら閾値電圧のばらつき及び温度特性を実質的に同じ（例えば、ばらつき量の比及び温度変化に対する変化率がほぼ同等となる状態）にすることができる。また、第１のトランジスタＮ１と第２のトランジスタＮ２とはカレントミラーを構成しているため、同一極性かつ同一プロセスで製造されていることが好ましい。
【００３１】
続いて、実施の形態１にかかる分圧回路１０を含む電圧生成回路の電源電圧特性について説明する。図４に実施の形態１にかかる電圧生成回路の電源電圧特性のグラフを示す。図４に示すように、実施の形態１にかかる電圧生成回路は、電源ＶＣＣが所定の電圧（電圧生成回路が動作可能な電圧）以上になると、電源ＶＣＣの値にかかわらず一定の電圧値を有する負電圧ＶＮＥＧを生成する。このような電源電圧特性は分圧回路１０の動作によるものである。
【００３２】
分圧回路１０では、電源ＶＣＣの電圧が上昇すると電源検出電圧Ｖ２を上昇させる。この電源検出電圧Ｖ２の上昇に伴い制御電流（電流ｉ３）が増加する。そして、第１のトランジスタＮ１と第２のトランジスタＮ２とがカレントミラー接続となっているため、第１の電流ｉＮ１は制御電流の増加に伴い増加する。これにより、第１のトランジスタＮ１の抵抗値は減少し、第１のトランジスタＮ１と抵抗Ｒ２との合成抵抗値も減少する。一方、電源ＶＣＣが降下した場合には、電源検出電圧Ｖ２が降下する。この電源検出電圧Ｖ２の降下に伴い制御電流（電流ｉ３）が減少する。そして、第１のトランジスタＮ１と第２のトランジスタＮ２とがカレントミラー接続となっているため、第１の電流ｉＮ１は制御電流の減少に伴い減少する。これにより、第１のトランジスタＮ１の抵抗値は増加し、第１のトランジスタＮ１と抵抗Ｒ２との合成抵抗値も増加する。
【００３３】
つまり、分圧回路１０は、抵抗Ｒ１と、第１のトランジスタＮ１と抵抗Ｒ２との合成抵抗と、の抵抗比を電源ＶＣＣの変動に応じて可変することで一定の負電圧ＶＮＥＧに対して分圧電圧ＶＤＩＶを接地電位で維持することができる。
【００３４】
また、分圧回路１０は、負電圧ＶＮＥＧが上昇した場合、電流制御電圧Ｖ１の電圧値が上昇するため、抵抗Ｒ３の両端の電圧差が小さくなる。そのため、制御電流（電流ｉ３）が小さくなる。この制御電流の減少により第１の電流ｉＮ１も大きくなるため、第１のトランジスタＮ１の抵抗値が増加し、抵抗Ｒ２と第１のトランジスタＮ１の合成抵抗値も増加する。従って、負電圧ＶＮＥＧが上昇した場合、負電圧ＶＮＥＧの上昇と、抵抗Ｒ２と第１のトランジスタＮ１の合成抵抗値の増加によって分圧電圧ＶＤＩＶは上昇する。この分圧電圧ＶＤＩＶの上昇に伴い、比較器１はオシレータ制御信号Ｓ１をアクティブとするため、負電圧チャージポンプ４が動作し、負電圧ＶＮＥＧを降下させる。
【００３５】
一方、負電圧ＶＮＥＧが降下した場合、電流制御電圧Ｖ１の電圧値が降下するため、抵抗Ｒ３の両端の電圧差が大きくなる。そのため、制御電流（電流ｉ３）が大きくなる。この制御電流の増加により第１の電流ｉＮ１も小さくなるため、第１のトランジスタＮ１の抵抗値が減少し、抵抗Ｒ２と第１のトランジスタＮ１の合成抵抗値も減少する。従って、負電圧ＶＮＥＧが降下した場合、負電圧ＶＮＥＧの降下と、抵抗Ｒ２と第１のトランジスタＮ１の合成抵抗値の減少によって分圧電圧ＶＤＩＶは降下する。そして、負電圧ＶＮＥＧが目標電圧を下回ると分圧電圧ＶＤＩＶも接地電位を下回るため、比較器１がオシレータ制御信号Ｓ１をインアクティブとし、負電圧チャージポンプ４が停止する。そして、負電圧ＶＮＥＧには分圧回路１０及び他の回路から電流が流入し、上昇する。
【００３６】
上記したように、実施の形態１に記載の分圧回路１０では、電源ＶＣＣの変動に応じて第１の抵抗Ｒ１と、抵抗Ｒ２と第１のトランジスタＮ１の合成抵抗と、により決定される分圧比を変動させる。この電源ＶＣＣの変動に対する分圧比の変動特性を示すグラフを図５に示す。図５に示すように、分圧回路１０では、電源ＶＣＣが上昇した場合は分圧比を低下させ、電源ＶＣＣが降下した場合は分圧比を上昇させる。このように電源ＶＣＣの変動に合わせて分圧比を変動させることで、分圧回路１０は、一定の電圧値を有する負電圧ＶＮＥＧに対して分圧電圧ＶＤＩＶの値を一定に保つことができる。
【００３７】
上記説明より、実施の形態１にかかる電圧生成回路では、分圧回路１０の電流制御回路１２が電源ＶＣＣの電圧変動に応じて制御電流を増減させる。そして、第１のトランジスタＮ１と第２のトランジスタＮ２とにより構成されるカレントミラーにより第１のトランジスタＮ１に流れる第１の電流ｉＮ１を制御電流の増減に応じて増減させることで、抵抗Ｒ１と第１のトランジスタＮ１と抵抗Ｒ２の合成抵抗の抵抗比を変化させる。これによって、実施の形態１にかかる電圧生成回路では、電源ＶＣＣの電圧によらず一定の負電圧ＶＮＥＧの値に対する分圧電圧ＶＤＩＶの値を一定に保つことができる。従って、実施の形態１にかかる電圧生成回路は、電源ＶＣＣの変動に対しても負電圧ＶＮＥＧの電圧レベルを高精度に維持することができる。
【００３８】
ここで、実施の形態１にかかる電圧生成回路が生成する負電圧ＶＮＥＧは以下の（１）式により表される。なお、（１）式においては、Ｒ２ａが抵抗Ｒ２と第１のトランジスタＮ１の合成抵抗であり、Ｒ１が抵抗Ｒ１の抵抗値であり、ＶＣＣが電源ＶＣＣの電圧値である。
ＶＮＥＧ＝−（Ｒ２ａ／Ｒ１）×ＶＣＣ・・・（１）
【００３９】
つまり、実施の形態１にかかる分圧回路１０は、電源ＶＣＣの電圧が上昇した場合には、合成抵抗Ｒ２ａの抵抗値を減少させ、また電源ＶＣＣの電圧が下降した場合には、合成抵抗Ｒ２ａの抵抗値が増大させるように動作し、ＶＣＣの電圧が変動した場合のＶＮＥＧの電圧変動を抑制するように動作する。
【００４０】
また、分圧回路１０では、制御電流を第２のトランジスタＮ２の制御端子に発生する電流制御電圧Ｖ１と第３のトランジスタＮ３のドレインに発生する電源検出電圧Ｖ２との相対的な大きさにより決定される。電流制御電圧Ｖ１と電源検出電圧Ｖ２は、共にトランジスタの閾値電圧によりその電圧値が決定される。そのため、第２のトランジスタＮ２と第３のトランジスタＮ３とが同一の極性かつ同一のプロセスにより形成されるものであれば、製造工程において発生する閾値のばらつきは、第２のトランジスタＮ２と第３のトランジスタＮ３とはほぼ同じ閾値のばらつきとなる。従って、分圧回路１０では、制御電流の大きさにトランジスタの閾値の影響が現れない。ここで、上記した特許文献１に記載のバイアス電圧発生回路１００では、出力トランジスタＮＴ４０とトランジスタＮＴ４１、ＮＴ４２とが異なる敷地電圧のばらつき量を有する場合、当該ばらつきによりバイアス電圧ＶＢＳを一定に保つことはできない問題がある。つまり、特許文献１に記載のバイアス電圧生成回路１００では、実施の形態１にかかる分圧回路１０よりも出力する電圧の精度が低くなる。
【００４１】
なお、分圧回路１０においては、制御電流の最低電流量として所定の電流値を設定する場合、第３のトランジスタＮ３のサイズ（例えば、ゲート長やゲート幅）を第２のトランジスタＮ２と異なるサイズとすることが好ましい。これにより第３のトランジスタＮ３と第２のトランジスタＮ２は、同一の電流量に対して異なる電圧をドレインに発生させることができる。
【００４２】
実施の形態２
実施の形態２では、分圧回路１０の変形例となる分圧回路２０について説明する。分圧回路２０の回路図を図６に示す。図６に示すように、分圧回路２０では、電流制御回路１２に代えて電流制御回路２２を有する。
【００４３】
電流制御回路２２では、第３のトランジスタＮ３のドレインに発生した第１の電源検出電圧Ｖ３を増幅器により増幅して第２の電源検出電圧Ｖ２とする。この第２の電源検出電圧Ｖ２は、実施の形態１における電源検出電圧Ｖ２に相当するものである。
【００４４】
電流制御回路２２の増幅器は、差動増幅器ＯＰ、抵抗Ｒ５、Ｒ６、ＰＭＯＳトランジスタＰ１により構成される。ＰＭＯＳトランジスタＰ１はソースが電源ＶＣＣに接続されドレインが抵抗Ｒ５に接続される。抵抗Ｒ５は抵抗Ｒ６を介して接地端子に接続される。差動増幅器ＯＰは非反転入力端子が抵抗Ｒ５と抵抗Ｒ６の間に接続され、反転入力端子が第３のトランジスタＮ３のドレインに接続される。そして、差動増幅器ＯＰは、反転入力端子と非反転入力端子とに入力される電圧の電圧差を増幅して制御信号Ｖ５を出力する。この制御信号Ｖ５はＰＭＯＳトランジスタＰ１のゲートに入力される。また、電流制御回路２２の増幅器は、ＰＭＯＳトランジスタＰ１のドレインから第２の電源検出電圧Ｖ２を出力する。
【００４５】
つまり、電流制御回路２２では、第３のトランジスタＮ３のドレインに発生した電源検出電圧Ｖ２を増幅した第２の電源検出電圧Ｖ２と電流制御電圧Ｖ１との電圧差に基づき制御電流を生成する。
【００４６】
続いて、分圧回路２０を用いた場合の電圧生成回路の電源電圧特性のグラフを図７に示す。図７に示すように、実施の形態２にかかる電圧生成回路では、第１の電源検出電圧Ｖ３よりも高い電圧値を有する第２の電源検出電圧Ｖ２が生成される。この第２の電源検出電圧Ｖ２は、第１の電源検出電圧Ｖ３よりも若干傾きが大きくなる。この傾きの違いは、電流制御回路２２の増幅器の増幅率（抵抗Ｒ５、Ｒ６の抵抗比により決まる増幅率）により生じるものである。そして、実施の形態２にかかる電圧生成回路では、第２の電源検出電圧Ｖ２に従って負電圧ＶＮＥＧの電圧が電源ＶＣＣの電圧変動によらず一定に保たれる。
【００４７】
上記説明より、実施の形態２の分圧回路２０では、電流制御回路２２の増幅器により第２の電源検出電圧Ｖ２の電源ＶＣＣの電圧の変動に対する傾きを調節することができる。これにより、実施の形態２にかかる分圧回路２０では、実施の形態１にかかる分圧回路１０よりも高精度に分圧電圧ＶＤＩＶを生成することができる。また、実施の形態２にかかる電圧生成回路では、高精度な分圧電圧ＶＤＩＶに基づき実施の形態１にかかる電圧生成回路よりも高精度な負電圧ＶＮＥＧを生成することができる。
【００４８】
実施の形態３
実施の形態３では、分圧回路１０の変形例となる分圧回路３０について説明する。分圧回路３０の回路図を図８に示す。図８に示すように、分圧回路３０では、電流制御回路１２に代えて電流制御回路３２を有する。
【００４９】
電流制御回路３２は、電流制御回路１２の第３の抵抗素子（例えば、抵抗Ｒ４２）を追加したものである。また、図８では、抵抗Ｒ４に対応する抵抗を抵抗Ｒ４１とした。抵抗Ｒ４２は、抵抗Ｒ４１と第３のトランジスタＮ３のドレインとの間に設けられる。そして、電流制御回路３２では、抵抗Ｒ４１と抵抗Ｒ４２との間から電源検出電圧Ｖ２１を出力する。この電源検出電圧Ｖ２１は、電源検出電圧Ｖ２と電源ＶＣＣとを抵抗Ｒ４１と抵抗Ｒ４２の抵抗比で分圧した電圧に相当するものである。
【００５０】
分圧回路３０では、第２のトランジスタＮ２と第３のトランジスタＮ３のサイズの違いを小さいまま所望の電源電圧依存を電流制御回路に持たせるものである。第２のトランジスタＮ２と第３のトランジスタＮ３のサイズが、大きく異なると、閾値ばらつき特性が異なる可能性があるため、抵抗分圧を利用して電源電圧依存を加味する。
【００５１】
ここで、実施の形態１にかかる分圧回路１０において、第２のトランジスタＮ２と第３のトランジスタＮ３のサイズを大きく異なるものとした場合の電圧生成回路の電源電圧特性のグラフを図９に示す。図９に示すように、第２のトランジスタＮ２と第３のトランジスタＮ３のサイズを大きく異なるものとした場合、実施の形態１にかかる電圧生成回路では、負電圧ＶＮＥＧが電源電圧変動に応じて変動する問題が発生する。図９では、負電圧ＶＮＥＧが所望の制御レベルに対して降下したケースについて一例として示している。
【００５２】
これに対して、実施の形態３にかかる分圧回路３０を用いた場合の電圧生成回路の電源電圧特性のグラフを図１０に示す。図１０に示すように、分圧回路３０を用いた場合、負電圧ＶＮＥＧを一定に保つことができる。
【００５３】
上記説明より、実施の形態３にかかる分圧回路３０では、第３のトランジスタＮ３と第２のトランジスタＮ２との閾値ばらつき特性をほぼ同程度に維持したまま高精度な負電圧ＶＮＥＧを生成することができる。
【００５４】
実施の形態４
実施の形態４では、実施の形態２にかかる分圧回路２０に実施の形態３にかかる分圧回路３０の抵抗Ｒ４１及び抵抗Ｒ４２を適用した分圧回路４０について説明する。実施の形態４にかかる分圧回路４０の回路図を図１１に示す。図１１に示すように、分圧回路４０の電流制御回路４２では、電流制御回路２２の抵抗Ｒ４に代えて、抵抗Ｒ４１が用いられる。また、電流制御回路４２では、第３のトランジスタＮ３と抵抗Ｒ４１との間に抵抗Ｒ４２が設けられる。そして、差動増幅器ＯＰの反転入力端子には、抵抗Ｒ４１と抵抗Ｒ４２との接続点から第１の電源検出電圧Ｖ２１が出力される。
【００５５】
この分圧回路４０を用いた場合の電圧生成回路の電源電圧特性のグラフを図１２に示す。図１２に示すように、実施の形態４にかかる電圧生成回路においても、負電圧ＶＮＥＧは電源ＶＣＣの大きさにかかわらず一定の電圧値を維持する。
【００５６】
上記説明より、分圧回路４０では、実施の形態３にかかる分圧回路の抵抗Ｒ４１と抵抗Ｒ４２を用いることで増幅器が搭載される電流制御回路においても、高精度な負電圧ＶＮＥＧの生成を可能とする。
【００５７】
実施の形態５
実施の形態５にかかる分圧回路５０の回路図を図１３に示す。実施の形態５では、実施の形態１の分圧電圧生成回路１１の変形例となる分圧電圧生成回路５１について説明する。分圧電圧生成回路５１は、分圧電圧生成回路１１の抵抗Ｒ２を削減したものである。
【００５８】
このように、抵抗Ｒ２がない場合であっても第１のトランジスタＮ１により抵抗Ｒ２と同等の抵抗値が実現できれば抵抗Ｒ２を削減したとしても、分圧電圧生成回路１１と同様の動作を行うことが可能である。
【００５９】
実施の形態６
実施の形態６にかかる分圧回路６０の回路図を図１４に示す。実施の形態６では、実施の形態１の分圧電圧生成回路１１の変形例となる分圧電圧生成回路６１について説明する。分圧電圧生成回路６１は、分圧電圧生成回路１１の第１のトランジスタＮ１と抵抗Ｒ２とを直列に接続したものである。
【００６０】
このように、抵抗Ｒ２と第１のトランジスタＮ１とを直列に接続した場合であっても第１のトランジスタＮ１と抵抗Ｒ２との合成抵抗は、第１のトランジスタＮ１に流れる第１の電流ｉＮ１を制御することで可変できる。つまり、この場合においても第１の電流ｉＮ１を制御することで、分圧電圧生成回路１１と同様の動作を行うことが可能である。
【００６１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００６２】
Ｎ１〜Ｎ３ ＮＭＯＳトランジスタ
Ｐ１ ＰＭＯＳトランジスタ
ＯＰ 差動増幅器
Ｒ１〜Ｒ６、Ｒ４１、Ｒ４２ 抵抗
Ｖ１ 電流制御電圧
Ｖ２ 電源検出電圧
ＶＤＩＶ 分圧電圧
ＶＮＥＧ 負電圧
１ 比較器
２ オシレータ
３ クロックバッファ
４ 負電圧チャージポンプ
４ 負電圧チャージポンプ
１０、２０、３０、４０、５０、６０ 分圧回路
１１、５１、６１ 分圧電圧生成回路
１２、２２、３２、４２ 電流制御回路
【技術分野】
【０００１】
本発明は半導体装置に関し、特に第１の電源と第２の電源との電圧差を分圧して分圧電圧を生成する分圧回路を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置では、性能向上のために装置内部で電源電圧とは異なる電圧を生成し、生成した電圧により内部回路を動作させることが行われている。このような電圧の一例としてバイアス電圧（又は基準電圧）がある。バイアス電圧は、回路動作の基準となる電圧であり、電源電圧の変動に依存することなく安定した電圧を維持することが求められる。そこで、バイアス電圧発生回路の一例が特許文献１に開示されている。
【０００３】
特許文献１に記載のバイアス電圧発生回路１００のブロック図を図１５に示す。図１５に示すように、バイアス電圧発生回路１００は、抵抗素子Ｒ４０、出力トランジスタＮＴ４０、電流制御回路１４０を有する。抵抗素子Ｒ４０及び出力トランジスタＮＴ４０は、電源ＶＣＣと電源ＶＳＳとの間に直列に接続される。バイアス回路電圧生成回路１００では、抵抗素子Ｒ４０と出力トランジスタＮＴ４０との間のノードが出力ノードＮ１０となる。また、出力トランジスタＮＴ４０は、ゲートとドレインが接続される。電流制御回路１４０は、抵抗素子Ｒ４１、トランジスタＮＴ４１、ＮＴ４２を有する。電流制御回路１４０は、出力トランジスタＮＴ４０と並列に設けられる。電流制御回路１４０は、出力ノードＮＴから電源ＶＳＳに流れる電流Ｉ１２を電源ＶＣＣの電圧が増加するほど増加させる。これにより、バイアス電圧発生回路１００は、出力ノードＮ１０から出力されるバイアス電圧ＶＢＳの値を電源ＶＣＣの電圧の増加に対してほぼ一定の値又は減少させることができる。
【０００４】
しかし、バイアス電圧発生回路１００では、バイアス電圧ＶＢＳの基準となる電圧レベルを電源ＶＳＳに対して出力トランジスタＮＴ４０の閾値電圧（又はダイオード電圧）により決定している。半導体装置では、性能向上のために装置内部で負電圧を生成して装置内の回路に用いるものがある。このような場合に、バイアス電圧発生回路１００を用いた場合、バイアス電圧ＶＢＳが負電圧の変動により変化するため、バイアス電圧発生回路１００は、電源ＶＣＣ及び電源ＶＳＳの両方が変動する回路に用いることができない問題がある。
【０００５】
このような負電圧を用いる半導体装置の１つにＤＲＡＭ（Dynamic Random Access Memory）がある。ＤＲＡＭでは、基板電圧ＶＢＢ用に負電圧を生成し、記憶セルのトランジスタの基板電圧として使用している。ＤＲＡＭでは、基板電圧ＶＢＢを負電圧とすることで、記憶セルのリーク電流を低減してデータ保持性能を向上させることができる（非特許文献１参照）。この負電圧は、一般にチャージポンプ回路により生成される。ここで、チャージポンプ回路を用いて負電圧を生成する負電圧生成回路の一例が特許文献２に開示されている。
【０００６】
特許文献２に開示されている負電圧生成回路２００のブロック図を図１６に示す。図１６に示すように、負電圧生成回路２００は、基準電圧発生回路２１０、分圧回路２２０、比較器２３０、オシレータ２４０、クロックバッファ２５０、負電圧チャージポンプ２６０を有する。基準電圧発生回路２１０は、電源電圧とグランド電位との間の電圧値を有する定電圧を生成し基準電圧２０１として出力する。分圧回路２２０は、基準電圧２０１と負電圧２０４との間の電圧を分割して分圧電圧として出力する。そして、分圧回路２２０は、負電圧２０４が設定したい電圧値となった場合に分圧電圧２０２がグランド電位となるように分割比が設定されている。比較器２３０は、分圧電圧２０２の電圧値をグランド電位と比較し、分圧電圧２０２の電圧値がグランド電位より高い場合にはオシレータ制御信号２０３をアクティブとし、分圧電圧２０２の電圧値がグランド電位より低い場合にはオシレータ制御信号２０３をインアクティブとする。オシレータ２４０は、オシレータ制御信号２０３がアクティブとなると位相が反対の第１のオシレータ出力信号２０５と第２のオシレータ出力信号２０６とを出力する。クロックバッファ２５０は、第１のオシレータ出力信号２０５に対応して第１の相補パルス信号２０７を出力し、第２のオシレータ出力信号２０６に対応して第２の相補パルス信号２０８を出力する。負電圧チャージポンプ２６０は、第１の相補パルス信号２０７及び第２の相補パルス信号２０８から負電圧２０４を出力する。
【０００７】
負電圧生成回路２００では、負電圧２０４が予め設定された電圧となったときに分圧電圧２０２が比較器２３０の比較電圧として入力されるグランド電位となる回路構成となっている。ここで、負電圧生成回路２００では、電源電圧ＶＣＣが変動した場合においても負電圧２０２の電圧が安定して得られるように、基準電圧発生回路２１０によって電源電圧ＶＣＣの変動に依存しない基準電圧２０１を生成する。また、分圧回路２２０は、抵抗ストリングスにより基準電圧２０１と負電圧２０４との分割比を決定する。つまり、負電圧生成回路２００では、安定した基準電圧２０１と固定された分割比とに基づき負電圧２０４の電圧値を反映した分圧電圧２０２を生成する。これにより、負電圧生成回路２００は、負電圧２０４の電圧値を電源電圧ＶＣＣによらず安定させることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−１７３２１３号公報
【特許文献２】特開平１１−１５０２３０号公報
【非特許文献】
【０００９】
【非特許文献１】「超ＬＳＩメモリ」著伊藤清男、培風館
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献２に記載の負電圧生成回路２００では、基準電圧発生回路２１０が高精度な基準電圧２０１を生成する必要がある。このように高精度な基準電圧２０１を生成するためには、基準電圧発生回路２１０の回路規模が増大する。そのため、特許文献２に記載の負電圧生成回路２００では、回路規模が増大する問題がある。
【課題を解決するための手段】
【００１１】
本発明にかかる半導体装置の一態様は、第１の電源と第２の電源との間に直列に接続される第１の抵抗素子と第１のトランジスタとを備え、前記第１のトランジスタに流れる第１の電流の大きさに応じて設定される前記第１の抵抗素子と前記第１のトランジスタとの抵抗比に基づき前記第１の電源の電圧と前記第２の電源の電圧との電圧差を分圧して分圧電圧を生成する分圧電圧生成回路と、前記第１のトランジスタとミラー接続され、第１の端子から第２の端子に流れる制御電流により前記第１の電流の大きさを決定する第２のトランジスタを有し、前記第１の電源と接地電源との電圧差の増減に応じて前記制御電流を増減させる電流制御回路と、を有する。
【００１２】
本発明にかかる半導体装置の別の態様は、第１の電源と第２の電源との間に直列に接続される第１の抵抗素子と第１のトランジスタとを備え、前記第１のトランジスタに流れる第１の電流の大きさに応じて設定される前記第１の抵抗素子と前記第１のトランジスタとの抵抗比に基づき前記第１の電源の電圧と前記第２の電源の電圧との電圧差を分圧して分圧電圧を生成する分圧電圧生成回路と、前記第１のトランジスタとミラー接続され、ドレイン端子からソース端子に流れる制御電流により前記第１の電流の大きさを決定する第２のトランジスタを備え、前記第１の電源と接地電源との電圧差の増減に応じて前記制御電流を増減させる電流制御回路とを有し、前記電流制御回路は、少なくとも一つ以上の抵抗素子が直列に接続された抵抗群と、ドレイン端子とゲート端子が短絡された第３のトランジスタと、が前記第１の電源と接地電源の間に直列に接続され、前記抵抗群の各抵抗間の接続点と前記抵抗群の抵抗と前記第３のトランジスタとの接続点のいずれかから前記第１の電源の電圧の増減に応じて増減する電源検出電圧を出力する回路と、前記電源検出電圧を出力するノードと前記第２のトランジスタとの間に設けられ、前記制御電流の量を設定する第３の抵抗素子とを、有し、前記第２のトランジスタは、ソース端子が前記第２の電源に接続され、ドレイン端子とゲート端子が短絡される。
【００１３】
本発明にかかる半導体装置の別の態様は、第１の電源と接地電源とに基づき第２の電源を生成する電圧生成回路であって、前記第１の電源と前記第２の電源との間に直列に接続される第１の抵抗素子と第１のトランジスタとを備え、前記第１のトランジスタに流れる第１の電流の大きさに応じて設定される前記第１の抵抗素子と前記第１のトランジスタとの抵抗比に基づき前記第１の電源の電圧と前記第２の電源の電圧との電圧差を分圧して分圧電圧を生成する分圧電圧生成回路と、前記第１のトランジスタとミラー接続され、第１の端子から第２の端子に流れる制御電流により前記第１の電流の大きさを決定する第２のトランジスタを有し、前記第１の電源と接地電源との電圧差の増減に応じて前記制御電流を増減させる電流制御回路と、前記分圧電圧に基づき前記第２の電源の電圧を前記第１の電源の電圧と前記抵抗比とにより決定される目標電圧に制御する電圧制御回路と、を有する。
【００１４】
本発明にかかる半導体装置の別の態様は、抵抗素子と制御電流に応じて抵抗値が変化する素子とを有し、正の電圧である第１の電圧（例えば、電源ＶＣＣの電圧）と負の電圧である第２の電圧（例えば、負電圧ＶＮＥＧの電圧）を分圧して第３の電圧（例えば、分圧電圧ＶＤＩＶ）を出力する分圧回路と、前記第１の電圧と接地電圧との電圧差に基づいて前記分圧回路に制御電流を出力する電流制御回路を有し、前記電流制御回路は、前記第１の電圧が上昇した際には前記制御電流を増加させると共に、前記第１の電圧が下降した際には前記制御電流を減少させることによって、前記第１の電圧の変動による前記第３の電圧の変動を軽減する。
【００１５】
本発明にかかる半導体装置では、電流制御回路によって第１の電源の変動量に応じた制御電流を生成し、当該制御電流に基づき第１のトランジスタの抵抗値を可変する。これにより、分圧回路では、第１の電源の変動に応じて第１の抵抗素子と第１のトランジスタの抵抗比が可変する。これにより、本発明にかかる分圧回路及び電圧生成回路では、第１の電源の変動に依存することなく分圧回路が第２の電源の電圧値を反映した分圧電圧を生成することができる。また、本発明にかかる分圧回路及び電圧生成回路では、高精度な基準電圧を生成する必要がないため回路規模を削減することができる。
【発明の効果】
【００１６】
本発明にかかる半導体装置によれば、高い精度で第２の電源の電圧レベルを反映した分圧電圧を生成しながら、回路面積を削減することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１にかかる電圧生成回路のブロック図である。
【図２】実施の形態１にかかる電圧生成回路の負電圧生成動作を示すグラフである。
【図３】実施の形態１にかかる分圧回路の回路図である。
【図４】実施の形態１にかかる電圧生成回路の電源電圧特性を示すグラフである。
【図５】実施の形態１にかかる分圧回路の電源電圧変動に対する分圧比の変動特性を示すグラフである。
【図６】実施の形態２にかかる分圧回路の回路図である。
【図７】実施の形態２にかかる電圧生成回路の電源電圧特性を示すグラフである。
【図８】実施の形態３にかかる分圧回路の回路図である。
【図９】実施の形態１にかかる分圧回路においてトランジスタの閾値にばらつきが生じた場合の電源電圧特性を示すグラフである。
【図１０】実施の形態３にかかる電圧生成回路の電源電圧特性を示すグラフである。
【図１１】実施の形態４にかかる分圧回路の回路図である。
【図１２】実施の形態４にかかる電圧生成回路の電源電圧特性を示すグラフである。
【図１３】実施の形態５にかかる分圧回路の回路図である。
【図１４】実施の形態６にかかる分圧回路の回路図である。
【図１５】特許文献１に記載のバイアス電圧生成回路の回路図である。
【図１６】特許文献２に記載の負電圧生成回路のブロック図である。
【発明を実施するための形態】
【００１８】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる電圧生成回路のブロック図を図１に示す。図１に示すように、実施の形態１にかかる電圧生成回路は、第１の電源（例えば電源ＶＣＣ）と接地電源とに基づき第２の電源を生成する電圧生成回路である。実施の形態１にかかる電圧生成回路は、分圧回路１０、比較器１、オシレータ２、クロックバッファ３、負電圧チャージポンプ４を有する。ここで、本実施の形態では、比較器１、オシレータ２、クロックバッファ３、及び負電圧チャージポンプ４により電圧制御回路が構成されるものとする。電圧制御回路は、分圧回路１０が出力する分圧電圧ＶＤＩＶに基づき第２の電源（例えば負電圧ＶＮＥＧ）の電圧値を分圧回路に内蔵される抵抗素子の抵抗比と電源ＶＣＣとにより決定される目標電圧に制御する。
【００１９】
分圧回路１０は、電源ＶＣＣと負電圧ＶＮＥＧとを内蔵される抵抗素子の抵抗比に従って分圧した分圧電圧ＶＤＩＶを生成する。分圧回路１０は、負電圧ＶＮＥＧが設定したい電圧値（目標電圧）となった場合に分圧電圧ＶＤＩＶが比較器１に入力される基準電圧（本実施の形態では接地電位）となるように分割比が設定されている。この分圧回路１０の詳細は、後述する。
【００２０】
比較器１は、非反転端子側に基準電圧（例えば接地電位）が入力され、反転端子側に分圧電圧ＶＤＩＶが入力される。そして、比較器１は、分圧電圧ＶＤＩＶの電圧値を接地電位と比較し、分圧電圧ＶＤＩＶの電圧値が接地電位より高い場合にはオシレータ制御信号Ｓ１をアクティブとし、分圧電圧ＶＤＩＶの電圧値が接地電位より低い場合にはオシレータ制御信号Ｓ１をインアクティブとする。
【００２１】
オシレータ２は、オシレータ制御信号Ｓ１がアクティブとなると位相が反対の第１のオシレータ出力信号Ｓ２と第２のオシレータ出力信号Ｓ３とを出力する。クロックバッファ３は、第１のオシレータ出力信号Ｓ２に対応して第１の相補パルス信号Ｓ４を出力し、第２のオシレータ出力信号Ｓ３に対応して第２の相補パルス信号Ｓ５を出力する。負電圧チャージポンプ４は、第１の相補パルス信号Ｓ４及び第２の相補パルス信号Ｓ５から負電圧ＶＮＥＧを出力する。
【００２２】
ここで、実施の形態１にかかる電圧生成回路の負電圧生成動作ついて説明する。図２に実施の形態１にかかる電圧生成回路の動作を示すグラフを示す。図２に示すグラフでは、横軸に時間を示し、縦軸に電源ＶＣＣ、接地電位ＧＮＤ、分圧電圧ＶＤＩＶ、負電圧ＶＮＥＧの電圧を示した。図２に示すように、実施の形態１にかかる電圧生成回路では、負電圧ＶＮＥＧの電圧が目標電圧である場合に分圧電圧ＶＤＩＶが接地電位ＧＮＤとなる。そして、負電圧ＶＮＥＧは負電圧チャージポンプ４により生成されるが、この負電圧ＶＮＥＧは、他の回路（例えば、ＤＲＡＭの基盤電位）に供給されるため、負電圧チャージポンプ４を動作させなければ上昇する特性を有する。
【００２３】
そこで、実施の形態１にかかる電圧生成回路では、分圧回路１０により、電源ＶＣＣの電圧と負電圧ＶＮＥＧとを分圧して分圧電圧ＶＤＩＶを生成する。そのため、電源ＶＣＣの電圧が一定であれば分圧電圧ＶＤＩＶは、負電圧ＶＮＥＧの変動に応じて変動する。つまり、実施の形態１にかかる電圧生成回路では、負電圧ＶＮＥＧの変動を分圧電圧ＶＤＩＶにより検出し、負電圧ＶＮＥＧの電圧が目標電圧より上昇した場合には負電圧チャージポンプ４を動作させて負電圧ＶＮＥＧを降下させる。一方、負電圧ＶＮＥＧが目標電圧よりも降下した場合には負電圧チャージポンプを停止して負電圧ＶＮＥＧの降下を防ぐ。これにより、実施の形態１にかかる電圧生成回路では、負電圧ＶＮＥＧを目標電圧付近の電圧で維持する。なお、図２に示す動作例では、負電圧ＶＮＥＧ及び分圧電圧ＶＤＩＶの変動を説明するために、これら電圧の変動を強調した。
【００２４】
上記動作例では、電源ＶＣＣが一定としたが、電源ＶＣＣは、ノイズ又は消費電流の増減に応じて変動する。そのため、電源ＶＣＣが分圧回路１０内の抵抗の抵抗比が一定であった場合、分圧電圧ＶＤＩＶに電源ＶＣＣの変動の影響が現れ、負電圧ＶＮＥＧの電圧値が不安定になる問題がある。そこで、本実施の形態では、分圧回路１０が電源ＶＣＣの変動に対しては分圧電圧ＶＤＩＶを変動させないための構成を有する。この分圧回路１０の詳細について以下で説明する。
【００２５】
分圧回路１０の回路図を図３に示す。図３に示すように、分圧回路１０は、分圧電圧生成回路１１、電流制御回路１２を有する。分圧電圧生成回路１１は、第１の抵抗素子（例えば、抵抗Ｒ１）、第４の抵抗素子（例えば、抵抗Ｒ２）、第１のトランジスタＮ１を有する。ここで、本実施の形態では第１のトランジスタＮ１はＮＭＯＳトランジスタであるものとする。抵抗Ｒ１と第１のトランジスタＮ１とは第１の電源（例えば電源ＶＣＣ）と第２の電源（例えば負電圧ＶＮＥＧ）との間に直列に接続される。また、抵抗Ｒ２は、第１のトランジスタＮ１と並列に接続される。そして、分圧電圧生成回路１１は、第１のトランジスタＮ１に流れる第１の電流ｉＮ１の大きさに応じて設定される抵抗Ｒ１と第１のトランジスタＮ１との抵抗比に基づき電源ＶＣＣの電圧と負電圧ＶＮＥＧの電圧との電圧差を分圧して分圧電圧ＶＤＩＶを生成する。より具体的には、分圧電圧生成回路１１では、抵抗Ｒ２の抵抗値と第１のトランジスタＮ１の抵抗値との合成抵抗値と抵抗Ｒ１の抵抗値との比率によって電源ＶＣＣと負電圧ＶＮＥＧとを分圧して分圧電圧ＶＤＩＶを生成する。
【００２６】
電流制御回路１２は、第２のトランジスタＮ２、第３のトランジスタＮ３、電圧電流変換部（例えば、抵抗Ｒ３）第２の抵抗素子（例えば、抵抗Ｒ４）を有する。ここで、本実施の形態では、第２のトランジスタＮ２と第３のトランジスタＮ３としてＮＭＯＳトランジスタを用いる。第２のトランジスタＮ２は、第１のトランジスタＮ１とミラー接続される。また、第２のトランジスタＮ２の制御端子（例えば、ゲート）とドレインは互いに接続される。つまり、第２のトランジスタＮ２は、第１の端子（例えば、ドレイン）から第２の端子（例えばソース）に流れる制御電流により第１のトランジスタＮ１に流れる第１の電流ｉＮ１の大きさを制御する。ここで、以下の説明では、第２のトランジスタＮ２のゲートに発生する電圧を電流制御電圧Ｖ１と称す。
【００２７】
第３のトランジスタＮ３は、第２の端子（例えば、ソース）が接地端子に接続され、第１の端子（例えば、ドレイン）が抵抗Ｒ４を介して電源ＶＣＣに接続される。また、第３のトランジスタＮ３は、制御端子（例えば、ゲート）とドレインが互いに接続される。つまり、第３のトランジスタＮ３は、ダイオードとして機能し、抵抗Ｒ４を介して入力される電流ｉ４に応じてドレインに電源検出電圧Ｖ２を生成する。つまり、電流制御回路１２は、少なくとも一つ以上の抵抗素子が直列に接続された抵抗群（本実施の形態では抵抗Ｒ４）と、ドレイン端子とゲート端子が短絡された第３のトランジスタＮ３と、が電源ＶＣＣと接地電源の間に直列に接続され、抵抗Ｒ４と前記第３のトランジスタとの接続点から電源ＶＣＣの電圧の増減に応じて増減する電源検出電圧Ｖ２を出力する回路を有する。なお、後述する他の実施の形態にあるように、抵抗群が複数の抵抗から構成される場合、電源検出電圧Ｖ２は、抵抗群の各抵抗間の接続点と抵抗群の抵抗と前記第３のトランジスタとの接続点のいずれかから出力されるものであればよい。
【００２８】
電流電圧変換部は、電源検出電圧Ｖ２と第２のトランジスタＮ２のゲートの電流制御電圧Ｖ１との電圧差を電流ｉ３に変換して制御電流を生成する。本実施の形態では、電流電圧変換部として第３の抵抗素子を用いた。この第３の抵抗素子は、図中において抵抗Ｒ３で示されるものである。すなわち、抵抗Ｒ３は、電源検出電圧Ｖ２を出力するノードと第２のトランジスタＮ２との間に設けられ、制御電流の量を設定する。
【００２９】
つまり、電流制御回路１２は、電源ＶＣＣに変動すると当該変動量を電流ｉ４として電流に変換し、電流ｉ４の変動に伴い第３のトランジスタＮ３のドレインに発生する電源検出電圧Ｖ２を変動させる。この電源検出電圧Ｖ２の変動は、第３のトランジスタＮ３のソース・ドレイン間に流れる電流の変動により第３のトランジスタＮ３のソース・ドレイン間の電圧Ｖｄｓが変動するために生じる。一方、第２のトランジスタＮ２の閾値電圧Ｖｔｎ２は電源ＶＣＣの変動の影響を受けないため一定になる。そのため、この電源検出電圧Ｖ２の変動により抵抗Ｒ３の両端に生じる電圧差が変動し、電流ｉ３（つまり制御電流）が変動する。このように、電流制御回路１２は、電源ＶＣＣと接地電源との電圧差の増減に応じて制御電流を増減させる。
【００３０】
また、電流制御回路１２では、第２のトランジスタＮ２と第３のトランジスタＮ３とを同一の極性のトランジスタで形成することで、トランジスタの閾値ばらつきが生じた場合においても電源ＶＣＣの電圧変動を閾値ばらつきによらず一定の感度で制御電流の変動に反映させることができる。これは、同一極性のトランジスタを用いた場合、第２のトランジスタＮ２の閾値Ｖｔｎ２と第３のトランジスタＮ３の閾値Ｖｔｎ３とにばらつきの影響が均等に生じ、抵抗Ｒ３の両端に生じる電圧差は、これら閾値の相対値であるため、２つのトランジスタの閾値のばらつきが互いに相殺されるためである。また、第２のトランジスタＮ２と第３のトランジスタＮ３とは、実質的に同一な温度特性を有していることが好ましい。温度特性が同一であれば、環境温度及び半導体基板の温度による感度の変動を低減させることができる。この効果を得るためには、第２のトランジスタＮ２と第３のトランジスタＮ３とが同一のプロセス（イオン注入工程）を経て製造されていることが好ましい。より厳密には、第２のトランジスタＮ２と第３のトランジスタＮ３とが同一の工程を経て製造されていることが好ましい。同一の工程を経て形成されるトランジスタは、トランジスタのゲート長やゲート幅による閾値電圧の違いを作りながら閾値電圧のばらつき及び温度特性を実質的に同じ（例えば、ばらつき量の比及び温度変化に対する変化率がほぼ同等となる状態）にすることができる。また、第１のトランジスタＮ１と第２のトランジスタＮ２とはカレントミラーを構成しているため、同一極性かつ同一プロセスで製造されていることが好ましい。
【００３１】
続いて、実施の形態１にかかる分圧回路１０を含む電圧生成回路の電源電圧特性について説明する。図４に実施の形態１にかかる電圧生成回路の電源電圧特性のグラフを示す。図４に示すように、実施の形態１にかかる電圧生成回路は、電源ＶＣＣが所定の電圧（電圧生成回路が動作可能な電圧）以上になると、電源ＶＣＣの値にかかわらず一定の電圧値を有する負電圧ＶＮＥＧを生成する。このような電源電圧特性は分圧回路１０の動作によるものである。
【００３２】
分圧回路１０では、電源ＶＣＣの電圧が上昇すると電源検出電圧Ｖ２を上昇させる。この電源検出電圧Ｖ２の上昇に伴い制御電流（電流ｉ３）が増加する。そして、第１のトランジスタＮ１と第２のトランジスタＮ２とがカレントミラー接続となっているため、第１の電流ｉＮ１は制御電流の増加に伴い増加する。これにより、第１のトランジスタＮ１の抵抗値は減少し、第１のトランジスタＮ１と抵抗Ｒ２との合成抵抗値も減少する。一方、電源ＶＣＣが降下した場合には、電源検出電圧Ｖ２が降下する。この電源検出電圧Ｖ２の降下に伴い制御電流（電流ｉ３）が減少する。そして、第１のトランジスタＮ１と第２のトランジスタＮ２とがカレントミラー接続となっているため、第１の電流ｉＮ１は制御電流の減少に伴い減少する。これにより、第１のトランジスタＮ１の抵抗値は増加し、第１のトランジスタＮ１と抵抗Ｒ２との合成抵抗値も増加する。
【００３３】
つまり、分圧回路１０は、抵抗Ｒ１と、第１のトランジスタＮ１と抵抗Ｒ２との合成抵抗と、の抵抗比を電源ＶＣＣの変動に応じて可変することで一定の負電圧ＶＮＥＧに対して分圧電圧ＶＤＩＶを接地電位で維持することができる。
【００３４】
また、分圧回路１０は、負電圧ＶＮＥＧが上昇した場合、電流制御電圧Ｖ１の電圧値が上昇するため、抵抗Ｒ３の両端の電圧差が小さくなる。そのため、制御電流（電流ｉ３）が小さくなる。この制御電流の減少により第１の電流ｉＮ１も大きくなるため、第１のトランジスタＮ１の抵抗値が増加し、抵抗Ｒ２と第１のトランジスタＮ１の合成抵抗値も増加する。従って、負電圧ＶＮＥＧが上昇した場合、負電圧ＶＮＥＧの上昇と、抵抗Ｒ２と第１のトランジスタＮ１の合成抵抗値の増加によって分圧電圧ＶＤＩＶは上昇する。この分圧電圧ＶＤＩＶの上昇に伴い、比較器１はオシレータ制御信号Ｓ１をアクティブとするため、負電圧チャージポンプ４が動作し、負電圧ＶＮＥＧを降下させる。
【００３５】
一方、負電圧ＶＮＥＧが降下した場合、電流制御電圧Ｖ１の電圧値が降下するため、抵抗Ｒ３の両端の電圧差が大きくなる。そのため、制御電流（電流ｉ３）が大きくなる。この制御電流の増加により第１の電流ｉＮ１も小さくなるため、第１のトランジスタＮ１の抵抗値が減少し、抵抗Ｒ２と第１のトランジスタＮ１の合成抵抗値も減少する。従って、負電圧ＶＮＥＧが降下した場合、負電圧ＶＮＥＧの降下と、抵抗Ｒ２と第１のトランジスタＮ１の合成抵抗値の減少によって分圧電圧ＶＤＩＶは降下する。そして、負電圧ＶＮＥＧが目標電圧を下回ると分圧電圧ＶＤＩＶも接地電位を下回るため、比較器１がオシレータ制御信号Ｓ１をインアクティブとし、負電圧チャージポンプ４が停止する。そして、負電圧ＶＮＥＧには分圧回路１０及び他の回路から電流が流入し、上昇する。
【００３６】
上記したように、実施の形態１に記載の分圧回路１０では、電源ＶＣＣの変動に応じて第１の抵抗Ｒ１と、抵抗Ｒ２と第１のトランジスタＮ１の合成抵抗と、により決定される分圧比を変動させる。この電源ＶＣＣの変動に対する分圧比の変動特性を示すグラフを図５に示す。図５に示すように、分圧回路１０では、電源ＶＣＣが上昇した場合は分圧比を低下させ、電源ＶＣＣが降下した場合は分圧比を上昇させる。このように電源ＶＣＣの変動に合わせて分圧比を変動させることで、分圧回路１０は、一定の電圧値を有する負電圧ＶＮＥＧに対して分圧電圧ＶＤＩＶの値を一定に保つことができる。
【００３７】
上記説明より、実施の形態１にかかる電圧生成回路では、分圧回路１０の電流制御回路１２が電源ＶＣＣの電圧変動に応じて制御電流を増減させる。そして、第１のトランジスタＮ１と第２のトランジスタＮ２とにより構成されるカレントミラーにより第１のトランジスタＮ１に流れる第１の電流ｉＮ１を制御電流の増減に応じて増減させることで、抵抗Ｒ１と第１のトランジスタＮ１と抵抗Ｒ２の合成抵抗の抵抗比を変化させる。これによって、実施の形態１にかかる電圧生成回路では、電源ＶＣＣの電圧によらず一定の負電圧ＶＮＥＧの値に対する分圧電圧ＶＤＩＶの値を一定に保つことができる。従って、実施の形態１にかかる電圧生成回路は、電源ＶＣＣの変動に対しても負電圧ＶＮＥＧの電圧レベルを高精度に維持することができる。
【００３８】
ここで、実施の形態１にかかる電圧生成回路が生成する負電圧ＶＮＥＧは以下の（１）式により表される。なお、（１）式においては、Ｒ２ａが抵抗Ｒ２と第１のトランジスタＮ１の合成抵抗であり、Ｒ１が抵抗Ｒ１の抵抗値であり、ＶＣＣが電源ＶＣＣの電圧値である。
ＶＮＥＧ＝−（Ｒ２ａ／Ｒ１）×ＶＣＣ・・・（１）
【００３９】
つまり、実施の形態１にかかる分圧回路１０は、電源ＶＣＣの電圧が上昇した場合には、合成抵抗Ｒ２ａの抵抗値を減少させ、また電源ＶＣＣの電圧が下降した場合には、合成抵抗Ｒ２ａの抵抗値が増大させるように動作し、ＶＣＣの電圧が変動した場合のＶＮＥＧの電圧変動を抑制するように動作する。
【００４０】
また、分圧回路１０では、制御電流を第２のトランジスタＮ２の制御端子に発生する電流制御電圧Ｖ１と第３のトランジスタＮ３のドレインに発生する電源検出電圧Ｖ２との相対的な大きさにより決定される。電流制御電圧Ｖ１と電源検出電圧Ｖ２は、共にトランジスタの閾値電圧によりその電圧値が決定される。そのため、第２のトランジスタＮ２と第３のトランジスタＮ３とが同一の極性かつ同一のプロセスにより形成されるものであれば、製造工程において発生する閾値のばらつきは、第２のトランジスタＮ２と第３のトランジスタＮ３とはほぼ同じ閾値のばらつきとなる。従って、分圧回路１０では、制御電流の大きさにトランジスタの閾値の影響が現れない。ここで、上記した特許文献１に記載のバイアス電圧発生回路１００では、出力トランジスタＮＴ４０とトランジスタＮＴ４１、ＮＴ４２とが異なる敷地電圧のばらつき量を有する場合、当該ばらつきによりバイアス電圧ＶＢＳを一定に保つことはできない問題がある。つまり、特許文献１に記載のバイアス電圧生成回路１００では、実施の形態１にかかる分圧回路１０よりも出力する電圧の精度が低くなる。
【００４１】
なお、分圧回路１０においては、制御電流の最低電流量として所定の電流値を設定する場合、第３のトランジスタＮ３のサイズ（例えば、ゲート長やゲート幅）を第２のトランジスタＮ２と異なるサイズとすることが好ましい。これにより第３のトランジスタＮ３と第２のトランジスタＮ２は、同一の電流量に対して異なる電圧をドレインに発生させることができる。
【００４２】
実施の形態２
実施の形態２では、分圧回路１０の変形例となる分圧回路２０について説明する。分圧回路２０の回路図を図６に示す。図６に示すように、分圧回路２０では、電流制御回路１２に代えて電流制御回路２２を有する。
【００４３】
電流制御回路２２では、第３のトランジスタＮ３のドレインに発生した第１の電源検出電圧Ｖ３を増幅器により増幅して第２の電源検出電圧Ｖ２とする。この第２の電源検出電圧Ｖ２は、実施の形態１における電源検出電圧Ｖ２に相当するものである。
【００４４】
電流制御回路２２の増幅器は、差動増幅器ＯＰ、抵抗Ｒ５、Ｒ６、ＰＭＯＳトランジスタＰ１により構成される。ＰＭＯＳトランジスタＰ１はソースが電源ＶＣＣに接続されドレインが抵抗Ｒ５に接続される。抵抗Ｒ５は抵抗Ｒ６を介して接地端子に接続される。差動増幅器ＯＰは非反転入力端子が抵抗Ｒ５と抵抗Ｒ６の間に接続され、反転入力端子が第３のトランジスタＮ３のドレインに接続される。そして、差動増幅器ＯＰは、反転入力端子と非反転入力端子とに入力される電圧の電圧差を増幅して制御信号Ｖ５を出力する。この制御信号Ｖ５はＰＭＯＳトランジスタＰ１のゲートに入力される。また、電流制御回路２２の増幅器は、ＰＭＯＳトランジスタＰ１のドレインから第２の電源検出電圧Ｖ２を出力する。
【００４５】
つまり、電流制御回路２２では、第３のトランジスタＮ３のドレインに発生した電源検出電圧Ｖ２を増幅した第２の電源検出電圧Ｖ２と電流制御電圧Ｖ１との電圧差に基づき制御電流を生成する。
【００４６】
続いて、分圧回路２０を用いた場合の電圧生成回路の電源電圧特性のグラフを図７に示す。図７に示すように、実施の形態２にかかる電圧生成回路では、第１の電源検出電圧Ｖ３よりも高い電圧値を有する第２の電源検出電圧Ｖ２が生成される。この第２の電源検出電圧Ｖ２は、第１の電源検出電圧Ｖ３よりも若干傾きが大きくなる。この傾きの違いは、電流制御回路２２の増幅器の増幅率（抵抗Ｒ５、Ｒ６の抵抗比により決まる増幅率）により生じるものである。そして、実施の形態２にかかる電圧生成回路では、第２の電源検出電圧Ｖ２に従って負電圧ＶＮＥＧの電圧が電源ＶＣＣの電圧変動によらず一定に保たれる。
【００４７】
上記説明より、実施の形態２の分圧回路２０では、電流制御回路２２の増幅器により第２の電源検出電圧Ｖ２の電源ＶＣＣの電圧の変動に対する傾きを調節することができる。これにより、実施の形態２にかかる分圧回路２０では、実施の形態１にかかる分圧回路１０よりも高精度に分圧電圧ＶＤＩＶを生成することができる。また、実施の形態２にかかる電圧生成回路では、高精度な分圧電圧ＶＤＩＶに基づき実施の形態１にかかる電圧生成回路よりも高精度な負電圧ＶＮＥＧを生成することができる。
【００４８】
実施の形態３
実施の形態３では、分圧回路１０の変形例となる分圧回路３０について説明する。分圧回路３０の回路図を図８に示す。図８に示すように、分圧回路３０では、電流制御回路１２に代えて電流制御回路３２を有する。
【００４９】
電流制御回路３２は、電流制御回路１２の第３の抵抗素子（例えば、抵抗Ｒ４２）を追加したものである。また、図８では、抵抗Ｒ４に対応する抵抗を抵抗Ｒ４１とした。抵抗Ｒ４２は、抵抗Ｒ４１と第３のトランジスタＮ３のドレインとの間に設けられる。そして、電流制御回路３２では、抵抗Ｒ４１と抵抗Ｒ４２との間から電源検出電圧Ｖ２１を出力する。この電源検出電圧Ｖ２１は、電源検出電圧Ｖ２と電源ＶＣＣとを抵抗Ｒ４１と抵抗Ｒ４２の抵抗比で分圧した電圧に相当するものである。
【００５０】
分圧回路３０では、第２のトランジスタＮ２と第３のトランジスタＮ３のサイズの違いを小さいまま所望の電源電圧依存を電流制御回路に持たせるものである。第２のトランジスタＮ２と第３のトランジスタＮ３のサイズが、大きく異なると、閾値ばらつき特性が異なる可能性があるため、抵抗分圧を利用して電源電圧依存を加味する。
【００５１】
ここで、実施の形態１にかかる分圧回路１０において、第２のトランジスタＮ２と第３のトランジスタＮ３のサイズを大きく異なるものとした場合の電圧生成回路の電源電圧特性のグラフを図９に示す。図９に示すように、第２のトランジスタＮ２と第３のトランジスタＮ３のサイズを大きく異なるものとした場合、実施の形態１にかかる電圧生成回路では、負電圧ＶＮＥＧが電源電圧変動に応じて変動する問題が発生する。図９では、負電圧ＶＮＥＧが所望の制御レベルに対して降下したケースについて一例として示している。
【００５２】
これに対して、実施の形態３にかかる分圧回路３０を用いた場合の電圧生成回路の電源電圧特性のグラフを図１０に示す。図１０に示すように、分圧回路３０を用いた場合、負電圧ＶＮＥＧを一定に保つことができる。
【００５３】
上記説明より、実施の形態３にかかる分圧回路３０では、第３のトランジスタＮ３と第２のトランジスタＮ２との閾値ばらつき特性をほぼ同程度に維持したまま高精度な負電圧ＶＮＥＧを生成することができる。
【００５４】
実施の形態４
実施の形態４では、実施の形態２にかかる分圧回路２０に実施の形態３にかかる分圧回路３０の抵抗Ｒ４１及び抵抗Ｒ４２を適用した分圧回路４０について説明する。実施の形態４にかかる分圧回路４０の回路図を図１１に示す。図１１に示すように、分圧回路４０の電流制御回路４２では、電流制御回路２２の抵抗Ｒ４に代えて、抵抗Ｒ４１が用いられる。また、電流制御回路４２では、第３のトランジスタＮ３と抵抗Ｒ４１との間に抵抗Ｒ４２が設けられる。そして、差動増幅器ＯＰの反転入力端子には、抵抗Ｒ４１と抵抗Ｒ４２との接続点から第１の電源検出電圧Ｖ２１が出力される。
【００５５】
この分圧回路４０を用いた場合の電圧生成回路の電源電圧特性のグラフを図１２に示す。図１２に示すように、実施の形態４にかかる電圧生成回路においても、負電圧ＶＮＥＧは電源ＶＣＣの大きさにかかわらず一定の電圧値を維持する。
【００５６】
上記説明より、分圧回路４０では、実施の形態３にかかる分圧回路の抵抗Ｒ４１と抵抗Ｒ４２を用いることで増幅器が搭載される電流制御回路においても、高精度な負電圧ＶＮＥＧの生成を可能とする。
【００５７】
実施の形態５
実施の形態５にかかる分圧回路５０の回路図を図１３に示す。実施の形態５では、実施の形態１の分圧電圧生成回路１１の変形例となる分圧電圧生成回路５１について説明する。分圧電圧生成回路５１は、分圧電圧生成回路１１の抵抗Ｒ２を削減したものである。
【００５８】
このように、抵抗Ｒ２がない場合であっても第１のトランジスタＮ１により抵抗Ｒ２と同等の抵抗値が実現できれば抵抗Ｒ２を削減したとしても、分圧電圧生成回路１１と同様の動作を行うことが可能である。
【００５９】
実施の形態６
実施の形態６にかかる分圧回路６０の回路図を図１４に示す。実施の形態６では、実施の形態１の分圧電圧生成回路１１の変形例となる分圧電圧生成回路６１について説明する。分圧電圧生成回路６１は、分圧電圧生成回路１１の第１のトランジスタＮ１と抵抗Ｒ２とを直列に接続したものである。
【００６０】
このように、抵抗Ｒ２と第１のトランジスタＮ１とを直列に接続した場合であっても第１のトランジスタＮ１と抵抗Ｒ２との合成抵抗は、第１のトランジスタＮ１に流れる第１の電流ｉＮ１を制御することで可変できる。つまり、この場合においても第１の電流ｉＮ１を制御することで、分圧電圧生成回路１１と同様の動作を行うことが可能である。
【００６１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００６２】
Ｎ１〜Ｎ３ ＮＭＯＳトランジスタ
Ｐ１ ＰＭＯＳトランジスタ
ＯＰ 差動増幅器
Ｒ１〜Ｒ６、Ｒ４１、Ｒ４２ 抵抗
Ｖ１ 電流制御電圧
Ｖ２ 電源検出電圧
ＶＤＩＶ 分圧電圧
ＶＮＥＧ 負電圧
１ 比較器
２ オシレータ
３ クロックバッファ
４ 負電圧チャージポンプ
４ 負電圧チャージポンプ
１０、２０、３０、４０、５０、６０ 分圧回路
１１、５１、６１ 分圧電圧生成回路
１２、２２、３２、４２ 電流制御回路
【特許請求の範囲】
【請求項１】
第１の電源と第２の電源との間に直列に接続される第１の抵抗素子と第１のトランジスタとを備え、前記第１のトランジスタに流れる第１の電流の大きさに応じて設定される前記第１の抵抗素子と前記第１のトランジスタとの抵抗比に基づき前記第１の電源の電圧と前記第２の電源の電圧との電圧差を分圧して分圧電圧を生成する分圧電圧生成回路と、
前記第１のトランジスタとミラー接続され、第１の端子から第２の端子に流れる制御電流により前記第１の電流の大きさを決定する第２のトランジスタを有し、前記第１の電源と接地電源との電圧差の増減に応じて前記制御電流を増減させる電流制御回路と、
を有する半導体装置。
【請求項２】
前記電流制御回路は、
第２の端子が前記接地電源に接続され、前記第１の電源の電圧に応じて第１の端子に発生する電源検出電圧を変動させる第３のトランジスタと、
前記第３のトランジスタの前記第１の端子と前記第１の電源との間に接続される第２の抵抗素子と、
前記電源検出電圧と前記第２のトランジスタの制御端子の電流制御電圧との電圧差を電流に変換して前記制御電流を生成する電圧電流変換部と、
を有する請求項１に記載の半導体装置。
【請求項３】
前記電流制御回路は、前記第３のトランジスタの第１の端子と前記第２の抵抗素子との間に設けられる第３の抵抗素子を有し、前記第２、第３の抵抗素子の接続点から前記電源検出電圧を出力する請求項２に記載の半導体装置。
【請求項４】
前記電流制御回路は、前記電源検出電圧を増幅して前記電圧電流変換部に出力する増幅器を有する請求項２又は３に記載の半導体装置。
【請求項５】
分圧回路は、前記第１のトランジスタと並列に設けられ、予め抵抗値が定められた第４の抵抗素子を有する請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記分圧回路は、前記第１のトランジスタと前記第１の抵抗素子との間に設けられた第４の抵抗素子を有し、前記第１の抵抗素子と前記第４の抵抗素子との接続点から前記分圧電圧を出力する請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項７】
前記第１乃至第３のトランジスタは、同一の工程を経て形成されたトランジスタである請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の電源は正の電圧を有する電源であって、前記第２の電源は負の電圧を有する電源であって、前記分圧回路は、前記第２の電源が目標電圧となった場合に前記分圧電圧を接地電圧とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
第１の電源と第２の電源との間に直列に接続される第１の抵抗素子と第１のトランジスタとを備え、前記第１のトランジスタに流れる第１の電流の大きさに応じて設定される前記第１の抵抗素子と前記第１のトランジスタとの抵抗比に基づき前記第１の電源の電圧と前記第２の電源の電圧との電圧差を分圧して分圧電圧を生成する分圧電圧生成回路と、
前記第１のトランジスタとミラー接続され、ドレイン端子からソース端子に流れる制御電流により前記第１の電流の大きさを決定する第２のトランジスタを備え、前記第１の電源と接地電源との電圧差の増減に応じて前記制御電流を増減させる電流制御回路とを有し、
前記電流制御回路は、
少なくとも一つ以上の抵抗素子が直列に接続された抵抗群と、ドレイン端子とゲート端子が短絡された第３のトランジスタと、が前記第１の電源と接地電源の間に直列に接続され、前記抵抗群の各抵抗間の接続点と前記抵抗群の抵抗と前記第３のトランジスタとの接続点のいずれかから前記第１の電源の電圧の増減に応じて増減する電源検出電圧を出力する回路と、
前記電源検出電圧を出力するノードと前記第２のトランジスタとの間に設けられ、前記制御電流の量を設定する第３の抵抗素子とを、有し、
前記第２のトランジスタは、ソース端子が前記第２の電源に接続され、ドレイン端子とゲート端子が短絡される半導体装置。
【請求項１０】
前記電流制限回路は、前記第２のトランジスタと前記第３のトランジスタが、その閾値電圧のばらつき特性と温度特性が実質的に同じ特性である請求項９に記載の半導体装置。
【請求項１１】
第１の電源と接地電源とに基づき第２の電源を生成する電圧生成回路であって、
前記第１の電源と前記第２の電源との間に直列に接続される第１の抵抗素子と第１のトランジスタとを備え、前記第１のトランジスタに流れる第１の電流の大きさに応じて設定される前記第１の抵抗素子と前記第１のトランジスタとの抵抗比に基づき前記第１の電源の電圧と前記第２の電源の電圧との電圧差を分圧して分圧電圧を生成する分圧電圧生成回路と、
前記第１のトランジスタとミラー接続され、第１の端子から第２の端子に流れる制御電流により前記第１の電流の大きさを決定する第２のトランジスタを有し、前記第１の電源と接地電源との電圧差の増減に応じて前記制御電流を増減させる電流制御回路と、
前記分圧電圧に基づき前記第２の電源の電圧を前記第１の電源の電圧と前記抵抗比とにより決定される目標電圧に制御する電圧制御回路と、
を有する半導体装置。
【請求項１２】
前記電流制御回路は、
第１の端子が前記第１の電源に接続され、第２の端子が前記接地電源に接続され、ダイオードとして機能し、前記第１の電源の電圧に応じて第１の端子に発生する電源検出電圧を変動させる第３のトランジスタと、
前記第３のトランジスタの前記第１の端子と前記第１の電源との間に接続される第２の抵抗素子と、
前記電源検出電圧と前記第２のトランジスタの制御端子の電流制御電圧との電圧差を電流に変換して前記制御電流を生成する電圧電流変換部と、
を有する請求項１１に記載の半導体装置。
【請求項１３】
分圧回路は、前記第１のトランジスタと並列に設けられ、予め抵抗値が定められた第４の抵抗素子を有する請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記分圧回路は、前記第１のトランジスタと前記第１の抵抗素子との間に設けられた第４の抵抗素子を有し、前記第１の抵抗素子と前記第４の抵抗素子との接続点から前記分圧電圧を出力する請求項１１乃至１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記第１の電源は正の電圧を有する電源であって、前記第２の電源は負の電圧を有する電源であって、前記分圧回路は、前記第２の電源が目標電圧となった場合に前記分圧電圧を略接地電圧とする請求項１１乃至１４のいずれか１項に記載の半導体装置。
【請求項１６】
抵抗素子と制御電流に応じて抵抗値が変化する素子とを有し、正の電圧である第１の電圧と負の電圧である第２の電圧を分圧して第３の電圧を出力する分圧回路と、
前記第１の電圧と接地電圧との電圧差に基づいて前記分圧回路に制御電流を出力する電流制御回路を有し、
前記電流制御回路は、前記第１の電圧が上昇した際には前記制御電流を増加させると共に、前記第１の電圧が下降した際には前記制御電流を減少させることによって、前記第１の電圧の変動による前記第３の電圧の変動を軽減する半導体装置。
【請求項１】
第１の電源と第２の電源との間に直列に接続される第１の抵抗素子と第１のトランジスタとを備え、前記第１のトランジスタに流れる第１の電流の大きさに応じて設定される前記第１の抵抗素子と前記第１のトランジスタとの抵抗比に基づき前記第１の電源の電圧と前記第２の電源の電圧との電圧差を分圧して分圧電圧を生成する分圧電圧生成回路と、
前記第１のトランジスタとミラー接続され、第１の端子から第２の端子に流れる制御電流により前記第１の電流の大きさを決定する第２のトランジスタを有し、前記第１の電源と接地電源との電圧差の増減に応じて前記制御電流を増減させる電流制御回路と、
を有する半導体装置。
【請求項２】
前記電流制御回路は、
第２の端子が前記接地電源に接続され、前記第１の電源の電圧に応じて第１の端子に発生する電源検出電圧を変動させる第３のトランジスタと、
前記第３のトランジスタの前記第１の端子と前記第１の電源との間に接続される第２の抵抗素子と、
前記電源検出電圧と前記第２のトランジスタの制御端子の電流制御電圧との電圧差を電流に変換して前記制御電流を生成する電圧電流変換部と、
を有する請求項１に記載の半導体装置。
【請求項３】
前記電流制御回路は、前記第３のトランジスタの第１の端子と前記第２の抵抗素子との間に設けられる第３の抵抗素子を有し、前記第２、第３の抵抗素子の接続点から前記電源検出電圧を出力する請求項２に記載の半導体装置。
【請求項４】
前記電流制御回路は、前記電源検出電圧を増幅して前記電圧電流変換部に出力する増幅器を有する請求項２又は３に記載の半導体装置。
【請求項５】
分圧回路は、前記第１のトランジスタと並列に設けられ、予め抵抗値が定められた第４の抵抗素子を有する請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記分圧回路は、前記第１のトランジスタと前記第１の抵抗素子との間に設けられた第４の抵抗素子を有し、前記第１の抵抗素子と前記第４の抵抗素子との接続点から前記分圧電圧を出力する請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項７】
前記第１乃至第３のトランジスタは、同一の工程を経て形成されたトランジスタである請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の電源は正の電圧を有する電源であって、前記第２の電源は負の電圧を有する電源であって、前記分圧回路は、前記第２の電源が目標電圧となった場合に前記分圧電圧を接地電圧とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
第１の電源と第２の電源との間に直列に接続される第１の抵抗素子と第１のトランジスタとを備え、前記第１のトランジスタに流れる第１の電流の大きさに応じて設定される前記第１の抵抗素子と前記第１のトランジスタとの抵抗比に基づき前記第１の電源の電圧と前記第２の電源の電圧との電圧差を分圧して分圧電圧を生成する分圧電圧生成回路と、
前記第１のトランジスタとミラー接続され、ドレイン端子からソース端子に流れる制御電流により前記第１の電流の大きさを決定する第２のトランジスタを備え、前記第１の電源と接地電源との電圧差の増減に応じて前記制御電流を増減させる電流制御回路とを有し、
前記電流制御回路は、
少なくとも一つ以上の抵抗素子が直列に接続された抵抗群と、ドレイン端子とゲート端子が短絡された第３のトランジスタと、が前記第１の電源と接地電源の間に直列に接続され、前記抵抗群の各抵抗間の接続点と前記抵抗群の抵抗と前記第３のトランジスタとの接続点のいずれかから前記第１の電源の電圧の増減に応じて増減する電源検出電圧を出力する回路と、
前記電源検出電圧を出力するノードと前記第２のトランジスタとの間に設けられ、前記制御電流の量を設定する第３の抵抗素子とを、有し、
前記第２のトランジスタは、ソース端子が前記第２の電源に接続され、ドレイン端子とゲート端子が短絡される半導体装置。
【請求項１０】
前記電流制限回路は、前記第２のトランジスタと前記第３のトランジスタが、その閾値電圧のばらつき特性と温度特性が実質的に同じ特性である請求項９に記載の半導体装置。
【請求項１１】
第１の電源と接地電源とに基づき第２の電源を生成する電圧生成回路であって、
前記第１の電源と前記第２の電源との間に直列に接続される第１の抵抗素子と第１のトランジスタとを備え、前記第１のトランジスタに流れる第１の電流の大きさに応じて設定される前記第１の抵抗素子と前記第１のトランジスタとの抵抗比に基づき前記第１の電源の電圧と前記第２の電源の電圧との電圧差を分圧して分圧電圧を生成する分圧電圧生成回路と、
前記第１のトランジスタとミラー接続され、第１の端子から第２の端子に流れる制御電流により前記第１の電流の大きさを決定する第２のトランジスタを有し、前記第１の電源と接地電源との電圧差の増減に応じて前記制御電流を増減させる電流制御回路と、
前記分圧電圧に基づき前記第２の電源の電圧を前記第１の電源の電圧と前記抵抗比とにより決定される目標電圧に制御する電圧制御回路と、
を有する半導体装置。
【請求項１２】
前記電流制御回路は、
第１の端子が前記第１の電源に接続され、第２の端子が前記接地電源に接続され、ダイオードとして機能し、前記第１の電源の電圧に応じて第１の端子に発生する電源検出電圧を変動させる第３のトランジスタと、
前記第３のトランジスタの前記第１の端子と前記第１の電源との間に接続される第２の抵抗素子と、
前記電源検出電圧と前記第２のトランジスタの制御端子の電流制御電圧との電圧差を電流に変換して前記制御電流を生成する電圧電流変換部と、
を有する請求項１１に記載の半導体装置。
【請求項１３】
分圧回路は、前記第１のトランジスタと並列に設けられ、予め抵抗値が定められた第４の抵抗素子を有する請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記分圧回路は、前記第１のトランジスタと前記第１の抵抗素子との間に設けられた第４の抵抗素子を有し、前記第１の抵抗素子と前記第４の抵抗素子との接続点から前記分圧電圧を出力する請求項１１乃至１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記第１の電源は正の電圧を有する電源であって、前記第２の電源は負の電圧を有する電源であって、前記分圧回路は、前記第２の電源が目標電圧となった場合に前記分圧電圧を略接地電圧とする請求項１１乃至１４のいずれか１項に記載の半導体装置。
【請求項１６】
抵抗素子と制御電流に応じて抵抗値が変化する素子とを有し、正の電圧である第１の電圧と負の電圧である第２の電圧を分圧して第３の電圧を出力する分圧回路と、
前記第１の電圧と接地電圧との電圧差に基づいて前記分圧回路に制御電流を出力する電流制御回路を有し、
前記電流制御回路は、前記第１の電圧が上昇した際には前記制御電流を増加させると共に、前記第１の電圧が下降した際には前記制御電流を減少させることによって、前記第１の電圧の変動による前記第３の電圧の変動を軽減する半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−８５１４（Ｐ２０１１−８５１４Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１５１０５９（Ｐ２００９−１５１０５９）
【出願日】平成２１年６月２５日（２００９．６．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２５日（２００９．６．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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