【課題】分割抵抗回路で消費される消費電力を低減することが可能な半導体装置を提供する。
【解決手段】半導体装置は、抵抗分割回路で抵抗分割された分割電圧を受けるための入力端子と、入力端子から供給される分割電圧と、所定の基準電圧と、の電圧差を検出する検出回路と、外部から入力信号を受けるための信号入力端子と、分割電圧と入力信号の電圧を比較するカレントミラー回路と、を備え、カレントミラー回路は、検出回路が検出した電位差に応じて、カレントミラー回路に入力される分割電圧を実効的に補正する電位補正回路と、を含む。 （もっと読む）

【課題】半導体装置の入出力クロックスキューを抑制する。
【解決手段】Ｉ／Ｏ電圧電源で駆動される第１のバッファ１及び第２のバッファ８と、Ｉ／Ｏ電圧電源の電圧レベルを示す電圧判定信号を生成する電圧判定部５と、第１のバッファ１を介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して第２のバッファへ出力するエコークロック生成部７と、電圧判定信号と位相の調整量との関係を選択するモード情報を記憶する記憶部６と、を有し、エコークロック生成部７は、電圧判定信号とモード情報とに基づいて出力クロック信号の位相の調整量を決定する。 （もっと読む）

【課題】出力端子に接続される内部回路の動作開始を早く行うことができる定電圧発生回路を備えた半導体装置を提供する。
【解決手段】クロック信号ＶＯＳＣが入力されると、内部の複数のノードにおいてポンピング動作を行い、入力端子に供給される電荷を複数のノードを介して出力端子へと順次転送し、出力端子から出力電圧を発生する昇圧回路２０と、出力電圧が予め設定された電圧に達した場合、非活性レベルの検知信号ＶＵＰＴを出力する電圧検出回路３０と、検知信号が活性レベルの場合、クロック信号を昇圧回路へ出力し、検知信号が非活性レベルの場合、クロック信号の昇圧回路への出力を停止するクロック信号制御回路４０と、を備え、クロック信号制御回路は、検知信号が非活性レベルであっても、入力される制御信号ＲＥＳＥＴＴのレベルに応じてクロック信号を昇圧回路へ出力する。 （もっと読む）

【課題】外部電源電圧の規格が異なるＳＤＲＡＭの設計を共通化しつつ、該ＳＤＲＡＭの消費電流の増大を抑制できる電源電圧判定回路を提供する。
【解決手段】第１外部電源電圧と第２外部電源電圧間の電位差に比例する比例電圧と所定の一定電圧とを比較し、該比較結果を基に第１外部電源電圧がしきい値よりも低いとき、Ｐｃｈ基板電位設定回路は第１外部電源電圧をＰチャネルトランジスタの基板へ供給し、Ｎｃｈ基板電位設定回路は第２外部電源電圧をＮチャネルトランジスタの基板へ供給する。また、第１外部電源電圧がしきい値以上であるとき、Ｐｃｈ基板電位設定回路は第１外部電源電圧よりも高い電圧をＰチャネルトランジスタの基板へ供給し、Ｎｃｈ基板電位設定回路は、第２外部電源電圧よりも低い電圧をＮチャネルトランジスタの基板へ供給する。 （もっと読む）

【課題】省電力化かつ高速での書き込み処理が可能なメモリの多値化に適した半導体装置およびベリファイ処理を提供する。
【解決手段】半導体装置に用いるメモリセルを、酸化物半導体を用いたトランジスタと酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する構成とし、書き込み回路を用いてデータバッファのデータをメモリセルに書き込む前に、予め各々のメモリセルの有するしきい値ばらつきを調べ、データバッファのデータに対して当該しきい値ばらつきを補正したデータが各々のメモリセルに書き込む。 （もっと読む）

【課題】電源電圧レベルに関わらず、正常なコラム選択信号の生成が可能なようにする半導体メモリのコラム選択信号制御装置及び方法を提供する。
【解決手段】第１コラム選択信号と、遅延された当該第１コラム選択信号とを論理和演算し、遅延時間によってパルス幅が増加するようにして、当該第１コラム選択信号のイネーブル区間を調節した第２コラム選択信号を出力する信号制御手段と、内部電圧と既に設定された基準電圧との比較結果に応じる検出信号を出力する電圧検出手段と、前記検出信号に応じて前記第１コラム選択信号または第２コラム選択信号のうちの１つを選択して出力する出力制御手段と
を含む。 （もっと読む）

【課題】内部電圧生成回路が発生するノイズがセンシティブな回路ブロックに与える影響を低減する。
【解決手段】電源ラインＶＬに内部電圧Ｖ０を供給する内部電圧生成回路１，２を複数個並列に接続し、付加回路３に含まれる複数の回路ブロックのうち、ノイズの影響を受けやすい回路ブロックが動作中ではない場合は、内部電圧Ｖ０の低下に応答して全ての内部電圧生成回路１，２を活性化させ、ノイズの影響を受けやすい回路ブロックが動作中である場合は、内部電圧Ｖ０が低下しても内部電圧生成回路２のみを活性化させ、内部電圧生成回路１を活性化させない。これにより、内部電圧生成回路の動作に伴う負荷回路３へのノイズの影響を低減させる。 （もっと読む）

【課題】内部電圧生成回路を活性化させる際又は非活性化させる際における内部電圧の急激な変動を防止する。
【解決手段】外部電圧ＶＤＤから生成した内部電圧ＶＰＰを内部電源配線１１０ａに供給する内部電圧生成回路１１０と、内部電圧生成回路１１０の動作を制御する制御回路３００と、前記第１の電圧のレベルを検出する電圧検出回路３３０とを備える。例えば、制御回路３００は、内部電圧生成回路１１０を活性化させる場合、内部電圧ＶＰＰの供給能力を第１の速度で段階的に上昇させ、内部電圧生成回路１１０を非活性化させる場合、内部電圧ＶＰＰの供給能力を第１との速度と異なる第２の速度で段階的に下降させる。これにより、内部電圧生成回路１１０を活性化／非活性化させる際の内部電圧ＶＰＰの大幅な変動をそれぞれ最適に防止することが可能となる。 （もっと読む）

【課題】 カップリングノイズを低減すること。
【解決手段】 半導体装置は、第１の回路と、第２の回路と、第１の配線と、一対のシールド線とを含む。第１の回路は、所定電圧を発生する電圧発生回路を含み、所定電圧を出力端に出力する。第１の配線は、第１の回路の出力端を第２の回路の入力端に結線する。一対のシールド線は、第１の配線を挟むように配置され、一方には電圧発生回路および第２の回路の少なくとも一方を駆動する電源電位が供給され、他方には電圧発生回路および第２の回路の少なくとも一方を駆動する接地電位が供給される。 （もっと読む）

【課題】ネガティブワード線方式の半導体記憶装置において非選択ワード線の電位を安定させる。
【解決手段】少なくとも１つのメモリブロック（６０）を備えた半導体記憶装置（５０）において、第１の負電位を出力する第１の負電位発生回路（６４）と、第２の負電位を出力する第２の負電位発生回路（６５）と、メモリブロックにおけるワード線（１３）と第１の負電位との間の第１の放電経路（２５）と、ワード線（１３）と第２の負電位との間の第２の放電経路（２１）とを備えている。 （もっと読む）

【課題】外部から供給される電源電圧に依存しない定電圧で動作する内部回路と電源電圧で動作する内部回路とを備え、外部から供給される電源電圧が大きく変動した場合の誤動作の発生を抑制する半導体装置を提供する。
【解決手段】内部回路と、外部から供給される電源電圧の変動に対して安定化された内部電圧を発生し、内部回路に供給する内部電圧発生回路と、を備え、内部電圧発生回路は、電源電圧が所定値を超えて上昇した場合に、内部電圧に対する安定化動作を停止し、内部電圧が電源電圧の上昇に伴い大きくなるように制御する。 （もっと読む）

【課題】リセット時において所望の電位から外れている内部電圧を速やかに所望の電位に安定させる。
【解決手段】アクセス制御回路１４を含む内部回路１０と、内部回路１０に内部電圧Ｖ２を供給する内部電源生成回路２０と、外部から供給されるリセット信号ＲＥＳＥＴによってアクセス制御回路１４をリセットするリセットコマンド発生回路２８と、リセット信号ＲＥＳＥＴが供給された場合且つ内部電圧Ｖ２が所望の電位ではないと内部電位検出回路２４が判定した場合、アクセス制御回路１４のリセット後にアクセス制御回路１４を起動するダミーアクセス制御回路２６を備える。本発明によれば、リセット信号ＲＥＳＥＴが供給された場合、内部電圧Ｖ２が所望の電位から外れていることを条件としてダミーアクセスを行っていることから、所望の電位から外れている内部電圧を速やかに所望の電位とすることが可能となる。 （もっと読む）

【課題】電源投入時における半導体記憶装置の動作を安定させる。
【解決手段】半導体記憶装置の内部電圧調整回路１００は、電源が投入されてからＲＥＳＥＴＢ信号が非活性化されるまでの期間を第１〜第３期間に分けて処理する。第１の期間においては、周辺回路電圧ＶＰＥＲを最低値に安定させ消費電力を抑制する。電源電圧が安定した第２期間においては周辺回路電圧ＶＰＥＲを最高値に設定して、ヒューズ回路１０６から安定的にＡＦ値を読み出す。読み出し後の第３の期間においては、周辺回路電圧ＶＰＥＲを最低値に戻し、消費電力を抑制する。ＲＥＳＥＴＢ信号が非活性化されると、読み出したＡＦ値に基づいて周辺回路電圧ＶＰＥＲを設定する。 （もっと読む）

【課題】電源回路により電流を供給される回路による電流の消費量に応じて、電源回路の電流供給能力を変化させること。
【解決手段】電源回路は、周波数が一定の第１のクロック信号を受信して、所定の回路に電圧を供給する第１の昇圧回路と、当該所定の回路の動作周波数に応じた周波数を有する第２のクロック信号を受信して、当該所定の回路に電圧を供給する第２の昇圧回路と、を備えている。 （もっと読む）

【課題】外部電源電圧のレベル変動とは関係なく安定的に遅延固定動作を行う遅延固定ループ回路を提供する。
【解決手段】外部電源電圧のレベルを検出する電圧レベル検出部２８０と、ソースクロック及びフィードバッククロックの位相を比較する位相比較部２００と、電圧レベル検出部２８０の出力信号に応じて、第１および第２遅延ユニット単位のうち何れか一方を開始遅延ユニット単位として、他方を連結遅延ユニット単位としてそれぞれ指定し、位相比較部２００の出力信号に応答して、遅延量が、所定の遅延量までは前記開始遅延ユニット単位で、前記所定の遅延量以後には前記連結遅延ユニット単位で前記ソースクロックを遅延させ、遅延固定クロックＤＬＬＣＬＫとして出力するクロック遅延部２２０と、前記遅延固定クロックに前記ソースクロックの実際の遅延条件を反映して、前記フィードバッククロックとして出力する遅延複製モデル部２４０とを備える。 （もっと読む）

【課題】従来の分圧回路では、電源電圧の変動に対して分圧電圧を一定に保つことができないために定電圧発生回路が必要であり回路規模が大きくなる問題があった。
【解決手段】本発明の分圧回路は、第１の電源ＶＣＣと第２の電源ＶＮＥＧとの間に直列に接続される第１の抵抗素子Ｒ１と第１のトランジスタＮ１とを備え、第１のトランジスタに流れる第１の電流ｉＮ１の大きさに応じて設定される第１の抵抗素子Ｒ１と第１のトランジスタＮ１との抵抗比に基づき第１の電源ＶＣＣの電圧と第２の電源の電圧ＶＮＥＧとの電圧差を分圧して分圧電圧を生成する分圧電圧生成回路１１と、第１のトランジスタＮ１とミラー接続され、第１の端子から第２の端子に流れる制御電流ｉ３により第１の電流ｉＮ１の大きさを決定する第２のトランジスタＮ２を有し、第１の電源ＶＣＣと接地電源との電圧差の増減に応じて制御電流ｉ３を増減させる電流制御回路１２と、を有する。 （もっと読む）

【課題】ＭＯＳトランジスタのしきい値を調整するために基板電圧を制御しつつも、基板電圧を適切な範囲内に維持することを可能にする。
【解決手段】半導体装置１は、半導体基板に形成されたしきい値調整対象のＭＯＳトランジスタと、該ＭＯＳトランジスタのレプリカトランジスタと、レプリカトランジスタが所与の設計値の電流を流すのに要するゲート−ソース間電圧をモニタするモニタ回路１０と、モニタ回路１０の出力に基づいて上記ＭＯＳトランジスタの基板電圧ＶＢＢを生成する負電圧ポンプ回路２０と、基板電圧ＶＢＢが所定値を超えたことに応答して、モニタ回路１０のモニタ結果にかかわらず負電圧ポンプ回路２０の動作を規定するリミッタ回路３０とを備える。 （もっと読む）

【課題】外部から供給される電源電圧よりも高い昇圧電圧を生成する昇圧電圧発生回路において、出力する昇圧電圧の変動を抑制する。
【解決手段】昇圧電圧発生回路は、昇圧電圧発生回路が出力する昇圧電圧の値に応じて昇圧電圧を生成する昇圧回路部と負荷で電流が消費される直前に昇圧電圧よりもさらに高い電圧を負荷に供給する補助昇圧回路部を有する。補助昇圧回路部は昇圧電圧が低下する前に負荷に供給する電圧を最適な量に上昇させる。 （もっと読む）

【課題】温度が変動しても一定の電源電圧又はBGR電圧を検知する低電圧動作に有利な電位検知回路、BGR電位検知回路を提供する。
【解決手段】電位検知回路は、NMOS（PMOS）トランジスタをダイオード接続し、ゲートとドレイン（ソース）に電源電圧を供給し、ソース（ドレイン）と接地電位間に抵抗を挿入し、前記ソース（ドレイン）の電位をソース（ドレイン）電位検知回路で受けるように構成され、前記NMOS（PMOS）トランジスタのVG-ID曲線上の動作点は、温度が代わってもドレイン電流が一定になる様にチャネル幅とチャネル長が調節されており、BGR電位検知回路は、ダイオード接続したNMOSトランジスタと同様の温度依存性を持つ電位Ｖ＋を定数倍して、NMOSトランジスタの電源電圧とする事を特徴とする。 （もっと読む）