【課題】簡略化された回路構成でノイズ低減効果を持つ多相駆動型の昇圧回路を実現する。
【解決手段】昇圧回路は、所定周期のクロック信号を出力する発振回路と、前記クロック信号の１本の配線に直列接続され、トータル遅延時間が前記所定周期よりも長い複数の遅延回路と、前記複数の遅延回路に対応して前記１本の配線に接続された複数の分割昇圧回路と、を含む。 （もっと読む）

【課題】安定したチャージポンプ動作を行う。
【解決手段】ノードＡ，Ｂを有するコンデンサＣ１と、ＶＤＤレベルからＶＳＳレベルの間で振幅するポンピング信号ＰＵＭＰ１をコンデンサＣ１のノードＡに供給するポンピング回路１１０と、コンデンサＣ１のノードＢをＶＰＰｅｘｔレベルにプリチャージし、ポンピング信号ＰＵＭＰ１がＶＳＳレベルからＶＤＤレベルに変わった時に、コンデンサＣ１のノードＢをＶＰＰｅｘｔレベルよりも高いレベルに駆動する出力回路１２０とを備える。本発明によれば、コンデンサＣ１のノードＡをポンピングするための電圧と、コンデンサＣ１のノードＢをプリチャージするための電圧が異なっていることから、昇圧電圧を効率よく生成することできる。 （もっと読む）

【課題】出力端子に接続される内部回路の動作開始を早く行うことができる定電圧発生回路を備えた半導体装置を提供する。
【解決手段】クロック信号ＶＯＳＣが入力されると、内部の複数のノードにおいてポンピング動作を行い、入力端子に供給される電荷を複数のノードを介して出力端子へと順次転送し、出力端子から出力電圧を発生する昇圧回路２０と、出力電圧が予め設定された電圧に達した場合、非活性レベルの検知信号ＶＵＰＴを出力する電圧検出回路３０と、検知信号が活性レベルの場合、クロック信号を昇圧回路へ出力し、検知信号が非活性レベルの場合、クロック信号の昇圧回路への出力を停止するクロック信号制御回路４０と、を備え、クロック信号制御回路は、検知信号が非活性レベルであっても、入力される制御信号ＲＥＳＥＴＴのレベルに応じてクロック信号を昇圧回路へ出力する。 （もっと読む）

【課題】ネガティブワード線方式の半導体記憶装置において非選択ワード線の電位を安定させる。
【解決手段】少なくとも１つのメモリブロック（６０）を備えた半導体記憶装置（５０）において、第１の負電位を出力する第１の負電位発生回路（６４）と、第２の負電位を出力する第２の負電位発生回路（６５）と、メモリブロックにおけるワード線（１３）と第１の負電位との間の第１の放電経路（２５）と、ワード線（１３）と第２の負電位との間の第２の放電経路（２１）とを備えている。 （もっと読む）

【課題】負荷電流の変動に応じて出力のリップルを小さく抑える昇圧回路を提供する。
【解決手段】昇圧部（５０、５８）と、クロック生成部（１０、３８）と、電流検知部（２１）と、クロック制御部（４０、１６／２６）とを具備する。昇圧部（５０、５８）は、供給される昇圧クロックに基づいて、入力電圧を昇圧して出力する。クロック生成部（１０、３８）は、昇圧部（５０、５８）に昇圧クロックを供給する。電流検知部（２１）は、昇圧部に供給される電流を検知する。クロック制御部（４０、１６／２６）は、電流検知部（２１）が検知した電流量に基づいて、昇圧クロックを制御する。 （もっと読む）

【課題】データ書き込み時のノイズ発生に起因するデータの損失を、少ない消費電力で防止可能な半導体記憶装置及びその制御方法を提供する。
【解決手段】電源供給部２が、メモリセルアレイ１のメモリセルのＭＯＳ型キャパシタのゲート電極に接続されるプレート線ＰＬに、プレート電圧Ｖｐｌを供給し、スイッチ（ｎＭＯＳＱ７）が、メモリセルアレイ１へのアクセス発生時に、プレート線ＰＬを第１電源線に接続することで、データ書き込み時のノイズの影響を除去する。 （もっと読む）

【課題】安定に内部電源電圧を生成することのできる内部電源電圧発生回路を備える半導体装置を提供する。
【解決手段】内部電源電圧線２４５ａ，２４５ｂそれぞれに対して、対応の活性制御信号の活性化に応答して活性化されて、対応の内部電源線に内部電源電圧を生成する活性内部降圧回路２４２，２４４を設ける。これらの内部電源線の間に、常時動作して内部電源線に内部電源電圧を電流を生成する常時内部降圧回路を設ける。活性内部降圧回路の負荷が軽減され、安定に内部電源線に内部電源電圧を生成することができる。また、スタンバイ時においては、常時内部降圧回路により低消費電流で安定に内部電源線を所定の電圧レベルに維持することができる。 （もっと読む）

【課題】外部から供給される電源電圧よりも高い昇圧電圧を生成する昇圧電圧発生回路において、出力する昇圧電圧の変動を抑制する。
【解決手段】昇圧電圧発生回路は、昇圧電圧発生回路が出力する昇圧電圧の値に応じて昇圧電圧を生成する昇圧回路部と負荷で電流が消費される直前に昇圧電圧よりもさらに高い電圧を負荷に供給する補助昇圧回路部を有する。補助昇圧回路部は昇圧電圧が低下する前に負荷に供給する電圧を最適な量に上昇させる。 （もっと読む）

【課題】 半導体メモリの消費電流を削減する。
【解決手段】 半導体メモリは、電圧供給回路および制御回路を有する。電圧供給回路は、内部回路がスタンバイ状態であるときに第１電圧をワード線に供給し、内部回路がアクティブ状態であるときに第１電圧よりも高い第２電圧をワード線に供給する。制御回路は、内部回路がスタンバイ状態からアクティブ状態に切り替わるとともにワード線に第２電圧が供給された場合に、電圧供給回路の駆動レベルを切り替えることを指示する。電圧供給回路の駆動能力を、ワード線が第１電圧から第２電圧に変更されるときに大きくし、その他の期間では小さくすることで、電圧供給回路の消費電流を小さくできる。この結果、半導体メモリの消費電流を削減できる。 （もっと読む）

【課題】単一チャージポンプを使用するデュアル電圧発生のための装置、回路及び方法を提供する。
【解決手段】装置の２つの相異なる構成要素に対してデュアル電圧が存在する時、デュアル電圧は同一であるか、または異なる。オシレータはオシレーティング信号を発生し、チャージポンプはオシレーティング信号に応答してポンピングノードにポンピング電圧を発生させる。第１スイッチング回路はポンピングノードに接続されてポンピング電圧から第１構成要素に第１電圧を出力する。第２スイッチング回路はポンピングノードに接続されてポンピング電圧から第２構成要素に第２電圧を出力する。第１及び第２出力電圧は選択的に感知される。オシレータはトリッガでき、第１及び第２スイッチング回路は感知された第１及び第２電圧を所定値及び／又は範囲に保持するために必要に応じて制御できる。 （もっと読む）

【課題】高電圧を直接受信することによって内部に高電圧生成回路を必要としない半導体メモリ装置を提供すること。
【解決手段】データアクセスに用いられる複数の電圧のうち、最も高いレベルの電圧を受ける高電圧入力パッドと、複数のデータを保存するコア領域と、前記コア領域に保存されたデータをアクセスする回路を備える周辺領域と、前記高電圧入力パッドを介して入力される高電圧を前記コア領域と前記周辺領域とのうち、少なくとも１ヶ所に提供する高電圧伝達部と、前記高電圧を利用して前記コア領域で用いられる少なくとも１つ以上の第１駆動電圧を生成して提供するコア電圧生成部と、前記高電圧を利用して前記周辺領域で用いられる少なくとも１つ以上の第２駆動電圧を生成して前記周辺領域に提供する周辺領域用電圧生成部とを備える。 （もっと読む）

【課題】 基板電位発生回路を備えた半導体記憶装置において、高速動作からリフレッシュ動作に移行した場合に、高温で、基板電位が大きい時間帯がある。この時間帯では、高温で、接合バイアス電圧が高いことから接合リーク電流は大きくなる。そのためデータ保持時間の短いメモリセルはリフレッシュ不良が発生するという問題がある。
【解決手段】 本発明の基板電位発生回路は、温度依存性を有する基準電位と基板電位とを比較した発振制御信号により基板電位を出力する。基準電位を正の温度依存性を有する基準電位とすることで、高温では基準電位を高くし、基板電位を小さくする。高温では、基板電位を小さくし、メモリセルの接合リークを抑制することでＤＲＡＭのリフレッシュ不良の発生を防止できる。 （もっと読む）

【課題】低い電源電圧でも単位セルのスイッチ用ＭＯＳトランジスタのターンオン／ターンオフ動作を円滑なものにする。また、簡単な回路構成の追加に伴う閾値電圧の調節によって、低い駆動電圧下でもビット線の対の電圧差を速やかに確保して、安定した検出増幅動作を行うようにする。
【解決手段】データ伝送のためのスイッチ用ＭＯＳトランジスタを備えた単位セルを複数備えたセル領域と、前記単位セルの格納されたデータのアクセスのための周辺回路部と、前記スイッチ用ＭＯＳトランジスタの閾値電圧を制御するための閾値電圧制御部とを含む。 （もっと読む）

【課題】 本発明は、低消費電力モードを有する半導体記憶装置に関し、半導体記憶装置を確実に低消費電力モードに移行させ、低消費電力モードから確実に解除させることを目的とする。また、本発明は、低消費電力モードを有する半導体記憶装置に関し、スタンバイ時の消費電流を従来に比べ大幅に低減することを目的とする。
【解決手段】 エントリ回路１と、内部電圧発生回路２とを備えている。内部電圧発生回路２は、活性化時に所定の内部回路４に供給する内部電圧を発生する。内部電圧発生回路２の動作時には、所定の電力が消費されている。エントリ回路１は、外部からの制御信号を受けて内部電圧発生回路２を非活性化する。内部電圧発生回路２の非活性化により、内部電圧は生成されなくなり、消費電力が低減される。したがって、外部からの制御信号によりチップを容易に低消費電力モードにできる。 （もっと読む）

【解決手段】従来の半導体集積回路装置は、電界効果トランジスタが不活性状態である場合に流れるリーク電流を所定のデバイス温度では最小化できたが、デバイス温度が変動した場合にそれぞれの温度についてリーク電流を最小化することができなかった。
【課題】本発明にかかる半導体集積回路装置は、電界効果トランジスタを不活性状態とする制御電圧を生成する電圧制御回路４を有する半導体集積回路装置であって、電圧制御回路４は、デバイス温度に応じて電界効果トランジスタが不活性状態である場合に流れるリーク電流が略最小値となるように制御電圧を制御するものである。 （もっと読む）

【課題】バックバイアス電圧又はポンプ電圧のレベルを検出して、基準レベルとの差が生じる時点を、一定時間、シフトレジスタを介してカウントすることにより、オシレータ周期を能動的に変化させ得る内部電圧発生回路を提供すること。
【解決手段】本発明に係る内部電圧発生回路は、バックバイアス／ポンプ電圧レベルを検出して、バックバイアス／ポンプ電圧レベルと基準電圧レベルとの差によって検出信号を異なるように出力するバックバイアス／ポンプ電圧検出器と、検出信号に基づいてそれぞれの区間をカウントしてオシレータ信号の周期を制御する周期調節手段と、オシレータ信号の周期によってバックバイアス／ポンプ電圧をポンピングして出力するポンプ手段とを備える。 （もっと読む）

【課題】 半導体装置においては、各種の内部電源電圧が使用されている。電源電圧発生回路及びその電源電圧が使用されるそれぞれの内部回路においても、電源投入時の最適な動作タイミングが異なり、最適なタイミングで初期設定を行わなければならないという問題がある。
【解決手段】 本発明の半導体装置は、電源電圧発生回路及びその電源電圧が使用されるそれぞれの内部回路に対して、各々最適化した内部回路プリセット信号を発生させ、入力させる構成とする。これらの構成とすることで、各種内部回路では最適化された内部回路プリセット信号により電源投入時の安定した動作を行うことができる半導体装置を提供することが出来る。 （もっと読む）

【課題】 外部電源電圧が目標とする電圧レベル以下であるような場合においても消費電力を抑制する内部電源電圧発生回路を提供する。
【解決手段】 合成回路１５は、定電圧発生回路５とダミーポンプ回路１０から出力される電圧のうちの低い電圧を電圧Ｖｃｏｍｐとして検知回路２０に出力する。検知回路２０は、電圧Ｖｃｏｍｐと電圧Ｖｓｈｉｆｔとを比較してポンプ回路２５を活性化させるポンプ活性信号ＰＥＮを生成する。外部電源電圧ＶＣＣが低電圧の場合には、検知回路２０に入力される電圧Ｖｃｏｍｐは、基準電圧Ｖｒｅｆの代わりにポンプ回路２５と同様の出力特性を有するダミーポンプ回路１０の出力電圧Ｖｐｕｍｐとなるためポンプ活性信号ＰＥＮは生成されない。これにより、外部電源電圧が低電圧の場合には、無駄にポンプ活性信号ＰＥＮを出力することがなく消費電力を抑制することができる。 （もっと読む）

【課題】 ビット線とワード線のショート欠陥が発生する場合、イコライズ回路を介して流れる電流を一定の制限電流に確実に保持することが可能な半導体記憶装置を提供する。
【解決手段】 本発明の半導体記憶装置は、ビット線対ＢＬＴ、ＢＬＮに接続されたイコライズ回路１０と、イコライズ回路１０に電流を供給する電流制限回路１１を備える。電流制限回路１１は、ビット線プリチャージ電圧ＶＨＢがソースに印加された第１のＰＭＯＳトランジスタＴＰ１と、ＰＭＯＳトランジスタＴＰ１の電圧Ｖ１を発生するゲート電圧発生回路１５を含む。ゲート電圧発生回路１５は、ＰＭＯＳトランジスタＴＰ１とプロセス及び動作特性が同一の第２のＰＭＯＳトランジスタに所定の電流を流した状態で、ビット線プリチャージ電圧ＶＨＢと電圧Ｖ１の差が第２のＰＭＯＳトランジスタのしきい値電圧に一致するようにフィードバック制御を行って電圧Ｖ１を発生する。 （もっと読む）