半導体集積回路、電子機器及びマルチチップ半導体パッケージ
【課題】比較的簡単な構成でありながらも動的で高分解能の電圧制御可能な半導体集積回路、電子機器及びマルチチップ半導体パッケージを提供すること。
【解決手段】電子機器１００は、電源ＩＣ１１０と、電源ＩＣ１１０から出力される電源電圧Ｖｓｒｃで動作するＳｏＣ＃０〜２とを備える。ＳｏＣ＃０〜２は、三次元実装されたマルチチップ半導体パッケージに搭載される。ＳｏＣ＃０〜２は、第３の端子１２３から入力されるアナログ制御信号の電位と、内部配線１２４の電位とに基づいて、第２の端子１２２から出力するアナログ制御信号を生成する電位制御回路１２５と、電源フィードバック（ＦＢ）電圧入力端子である第２の端子１２２及び第３の端子１２３と、を備える。ＳｏＣ＃０〜２は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０のＦＢ出力を電源ＩＣ１１０に接続している。
【解決手段】電子機器１００は、電源ＩＣ１１０と、電源ＩＣ１１０から出力される電源電圧Ｖｓｒｃで動作するＳｏＣ＃０〜２とを備える。ＳｏＣ＃０〜２は、三次元実装されたマルチチップ半導体パッケージに搭載される。ＳｏＣ＃０〜２は、第３の端子１２３から入力されるアナログ制御信号の電位と、内部配線１２４の電位とに基づいて、第２の端子１２２から出力するアナログ制御信号を生成する電位制御回路１２５と、電源フィードバック（ＦＢ）電圧入力端子である第２の端子１２２及び第３の端子１２３と、を備える。ＳｏＣ＃０〜２は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０のＦＢ出力を電源ＩＣ１１０に接続している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、電子機器及びマルチチップ半導体パッケージに関し、特に、電源装置とその出力電圧で動作する半導体集積回路とを備える電子機器における電源制御の改良に関する。
【背景技術】
【０００２】
半導体集積回路では、多数のＭＯＳＦＥＴが設けられるとともに、微細化プロセスによりチャネル長を短くし、ゲート酸化膜厚を薄くする等により高集積化及び動作速度の向上が図られている。また、閾値の低下や電力消費量に対するリーク電流の占める割合が大きくなっており、その対策が望まれている。
【０００３】
リーク電流を抑えるために、半導体集積回路で構成されるプロセッサ及びＳｏＣ（System-on-a-chip）等では、ＤＶＳ（Dynamic Voltage Scaling）技術により、電源回路から供給される電圧値を、プロセッサ及びＳｏＣの処理量の大きさに応じて動的に可変制御し、低消費電力化を実現している。
【０００４】
特許文献１には、被電源供給回路である半導体集積回路１Ｅの誤動作や破壊などを起こさない電圧範囲で、電源回路１Ｃから供給する電力の電力効率を加味して被電源供給回路へ適正な電圧を供給する半導体集積回路装置が記載されている。特許文献１に記載の半導体集積回路装置は、電源ＩＣとしてＰＭ（パワーマネージメント）電源ＩＣと、デバイス特性又は回路遅延等の特性をモニタリングするＳｏＣとを備える。ＰＭ電源ＩＣは、ＳｏＣから出力されたフィードバック信号Ｓｆｂをデジタル処理する。デジタル処理された信号をアナログ信号に変換し、アナログ信号の、ＶｓｒｃをＳｏＣが要求する電圧になるように制御する。これにより、電源電圧Ｖｓｒｃを動的にかつ精度よく制御する。
【０００５】
しかし、特許文献１に記載の電子機器では、Ｓｆｂのビット幅に応じた離散的な電圧制御しかできず、また、Ｖｓｒｃの可変ステップ幅は比較的大きくならざるを得ない。Ｓｆｂのビット数を拡張することで電圧制御のステップ幅を細かくすることは可能であるものの、ロジック制御回路やＤＡＣ等の回路規模が増大してしまう。
【０００６】
そこで、比較的簡単な構成でありながら、動的で高分解能の電圧制御が可能な電源制御システムが求められている。
【０００７】
図１は、上記動的で高分解能の電圧制御が可能な電子機器の構成を示すブロック図である。
【０００８】
図１に示すように、電子機器１０は、アナログ制御信号Ｖｃｔｌに応じた大きさの電圧を生成する電源装置２０と、電源装置２０から出力される電源電圧Ｖｓｒｃで動作するＳｏＣ３０と、を備える。
【０００９】
電源装置２０は、ＳｏＣ３０からのフィードバック信号として、連続的に変化するアナログ制御信号Ｖｃｔｌを受け、Ｖｃｔｌに応じた大きさの電源電圧Ｖｓｒｃを生成する。電源装置２０は、電源端子２１、汎用電源ＩＣ２２及びＰＣＢ基板上に構成された平滑化回路２３を備える。
【００１０】
汎用電源ＩＣ２２は、例えば降圧型スイッチングレギュレータＩＣで構成する。汎用電源ＩＣ２２は、その他の電源ＩＣであってもよい。汎用電源ＩＣ２２は、Ｖｃｔｌに応じたデューティ比でスイッチ素子がスイッチング制御されて矩形波の電圧を生成する。
【００１１】
平滑化回路２３は、インダクタＬ、及び容量素子Ｃ１，Ｃ２を備え、矩形波電圧を平滑化する。平滑化回路２３により、矩形波電圧が平滑化されることで、電源端子１０１から入力された例えば５Ｖ程度の入力電圧が１．２Ｖ程度に降圧されてＶｓｒｃが生成される。
【００１２】
ＳｏＣ３０は、電源電圧を受ける第１の端子３１と、アナログ制御信号を出力する第２の端子３２と、Ｖｃｔｌを生成する電位制御回路４１、Ｖｄｄをモニタリングする電位モニタ回路４２と、Ｖｄｄが供給されて動作する回路ブロック４３と、第１の端子に接続され、ＳｏＣ３０内部の各部に電源電圧を分配する電源線（内部配線）４４とを備える。
【００１３】
ＳｏＣ３０は、端子３１にＶｓｒｃを受けて動作する。端子３１に印加されたＶｓｒｃは、電源線４４を通じて内部電圧Ｖｄｄとして電位制御回路４１、電位モニタ回路４２及び回路ブロック４３に供給される。
【００１４】
ＳｏＣ３０は、Ｖｓｒｃを分配する電源線４４の電位Ｖｄｄに応じた大きさのアナログ制御信号Ｖｃｔｌを生成し、端子３２からＶｃｔｌを出力する。
【００１５】
電位制御回路４１は、Ｃｔｌに応じた大きさのＶｃｔｌを生成する。
【００１６】
電位モニタ回路４２は、Ｖｄｄを検出して制御信号Ｃｔｌを生成する。
【００１７】
回路ブロック４３は、単一の論理回路素子や複数の論理回路素子、デバイス単体、又は複数のデバイスにより構成される。
【００１８】
以上の構成において、電子機器１０は、ＳｏＣ３０が、電源線４４に寄生するインピーダンスで決まるＶｄｄに応じてＶｃｔｌを生成し、ＶｃｔｌによってＶｓｒｃ及びＶｄｄを制御する。ＳｏＣ３０の内部電圧Ｖｄｄを含めたフィードバック補正が可能となり、Ｖｓｒｃを動的に制御することができる。これにより、ＳｏＣ３０の動作の高速化や低電力化が実現可能となる。また、アナログ制御であるため消費電力が比較的少なく、また、電圧制御の分解能を１ｍＶ単位などよりも小さくすることができ、非常に効率の良い電子機器を実現することができる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００７−２０１４５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、このような従来の電子機器にあっては、ＳｏＣ３０が、マルチＳｏＣ（複数使い）や３次元実装された場合、チップ毎の製造ばらつきや担当する処理の違いによる消費電力量の差などにより、個々のチップに対する最適な電圧制御ができないことが予想される。最適な電圧制御をしようとすると、電源ＩＣを複数設ける必要があり、コストアップに繋がる。
【００２１】
本発明の目的は、比較的簡単な構成でありながらも動的で高分解能の電圧制御可能な半導体集積回路、電子機器及びマルチチップ半導体パッケージを提供することである。
【課題を解決するための手段】
【００２２】
本発明の半導体集積回路は、アナログ制御信号に応じた大きさの電圧を生成する電源装置から出力される電源電圧で動作する半導体集積回路であって、前記電源電圧を受ける第１の端子と、前記第１の端子に接続され、内部の各部に前記電源電圧を分配する内部配線と、前記アナログ制御信号を出力する第２の端子と、前記アナログ制御信号を入力する第３の端子と、前記第３の端子から入力されるアナログ制御信号の電位と、前記内部配線の電位とに基づいて、前記第２の端子から出力する前記アナログ制御信号を生成する電位制御回路と、を備える構成を採る。
【００２３】
本発明の電子機器は、複数の上記半導体集積回路を、電子回路基板上に搭載した電子機器であって、前段の前記半導体集積回路の前記第２の端子を、後段の前記半導体集積回路の前記第３の端子にカスケード接続し、最終段の前記半導体集積回路の前記第２の端子を、前記電源装置に接続する構成を採る。
【００２４】
本発明のマルチチップ半導体パッケージは、複数の上記半導体集積回路を、１つの半導体パッケージ内に集積されたマルチチップ半導体パッケージであって、前段の前記半導体集積回路の前記第２の端子を、後段の前記半導体集積回路の前記第３の端子にカスケード接続する構成を採る。
【発明の効果】
【００２５】
本発明によれば、複数の電源ＩＣを設けることなく、個々のチップに対する最適な電圧制御が可能になる。その結果、安価にマルチＳｏＣ（複数使い）や３次元実装への応用を実現することができる。
【図面の簡単な説明】
【００２６】
【図１】従来の電子機器の構成を示すブロック図
【図２】本発明の実施の形態１に係る半導体集積回路を備える電子機器の構成を示すブロック図
【図３】上記実施の形態１に係る半導体集積回路の電位制御回路の構成例を示す回路図
【図４】上記実施の形態１に係る半導体集積回路のマルチＳｏＣを備える電子機器の構成を示すブロック図
【図５】上記実施の形態１に係る半導体集積回路のマルチＳｏＣが１つの半導体パッケージ内に集積されたマルチチップ半導体パッケージの構成を模式的に示す図
【図６】上記実施の形態１に係る半導体集積回路のマルチＳｏＣが１つの半導体パッケージ内に集積されたマルチチップ半導体パッケージの構成を模式的に示す図
【図７】上記実施の形態１に係る半導体集積回路のマルチＳｏＣの電位制御回路の電源投入時のタイミングチャート
【図８】本発明の実施の形態２に係る半導体集積回路を備える電子機器の構成を示すブロック図
【図９】上記実施の形態２に係る半導体集積回路の電位制御回路の構成例を示す回路図
【図１０】本発明の実施の形態３に係る半導体集積回路を備える電子機器の構成を示すブロック図
【図１１】上記実施の形態３に係る半導体集積回路の電位制御回路の構成例を示す回路図
【図１２】本発明の実施の形態４に係るマルチＳｏＣを備える電子機器の構成を示すブロック図
【図１３】本発明の実施の形態５に係るマルチＳｏＣを備える電子機器の構成を示すブロック図
【図１４】本発明の実施の形態６に係るマルチＳｏＣを備える電子機器の構成を示すブロック図
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２８】
（実施の形態１）
図２は、本発明の実施の形態１に係る半導体集積回路を備える電子機器の構成を示すブロック図である。本実施の形態の半導体集積回路は、ＳｏＣに適用することができる。
【００２９】
図２に示すように、電子機器１００は、アナログ制御信号Ｖｃｔｌに応じた大きさの電圧を生成する電源ＩＣ１１０（電源装置）と、電源ＩＣ１１０から出力される電源電圧Ｖｓｒｃで動作するＳｏＣ１２０（半導体集積回路）と、を備える。
【００３０】
ＳｏＣ１２０は、電源電圧ＶＤＤを受ける第１の端子１２１と、第１の端子１２１に接続され、ＳｏＣ１２０内部の各部に電源電圧を分配する内部配線１２４と、アナログ制御信号を出力する第２の端子１２２と、アナログ制御信号を入力する第３の端子１２３と、第３の端子１２３から入力されるアナログ制御信号の電位と、内部配線１２４の電位とに基づいて、第２の端子１２２から出力するアナログ制御信号を生成する電位制御回路１２５と、電源電圧ＶＤＤが供給されて動作する内部回路１２６と、を備える。
【００３１】
第２の端子１２２及び第３の端子１２３は、ＳｏＣ１２０の電源フィードバック（ＦＢ）電圧入力端子である。より詳細には、第３の端子１２３は、ＦＢ入力端子ＦＢ_in、第２の端子１２２は、ＦＢ出力端子ＦＢ_outであり、共に電位制御回路１２５に接続される。
【００３２】
ＳｏＣ１２０は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ（ここではＳｏＣ１２０）のＦＢ出力を、電源ＩＣ１１０に接続する。
【００３３】
図３は、電位制御回路１２５の構成例を示す回路図である。
【００３４】
図３に示すように、電位制御回路１２５は、Ａ／Ｄコンバータ１３１、デコーダ１３２、及びＦＢ_out出力部１３３を備える。
【００３５】
Ａ／Ｄコンバータ１３１は、アナログ制御信号をＡ／Ｄ変換する。
【００３６】
デコーダ１３２は、Ａ／Ｄ変換された要求電圧を、並列トランジスタＯＮ数にデコードする。
【００３７】
ＦＢ_out出力部１３３は、電源電圧ＶＤＤを分圧する分圧抵抗及び分圧トランジスタから構成される。
【００３８】
以上の構成において、電位制御回路１２５は、ＦＢ_inの値によってＦＢ_out出力部１３３の並列トランジスタのＯＮ数を変えて、電源電圧ＶＤＤの抵抗分圧を制御し、ＦＢ_outを微調整する。
【００３９】
図４は、マルチＳｏＣを備える電子機器の構成を示すブロック図である。
【００４０】
図４に示すように、電子機器１００は、電源ＩＣ１１０と、電子回路基板上に搭載されたＳｏＣ＃０〜２を備える。
【００４１】
ＳｏＣ＃０〜２は、ＳｏＣ１２０（図２参照）と同一構成を採る。図４では、ＳｏＣ＃０〜２は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０のＦＢ出力端子ＦＢ_outを電源ＩＣ１１０に接続している。ここでは、図示しないＳｏＣ＃３の第２の端子（ＦＢ_out）が、ＳｏＣ＃２の第３の端子（ＦＢ_in）にカスケード接続され、ＳｏＣ＃２の第２の端子（ＦＢ_out）が、ＳｏＣ＃１の第３の端子（ＦＢ_in）にカスケード接続されている。そして、ＳｏＣ＃１の第２の端子（ＦＢ_out）が、最終段のＳｏＣ＃０の第３の端子（ＦＢ_in）にカスケード接続され、ＳｏＣ＃０の第２の端子（ＦＢ_out）が、電源ＩＣ１１０に接続されている。
【００４２】
図５及び図６は、マルチＳｏＣが１つの半導体パッケージ内に集積されたマルチチップ半導体パッケージの構成を模式的に示す図である。
【００４３】
通常、電源装置の出力電圧で動作する半導体集積回路は、ボード上で複数の半導体パッケージを接続して実現する。これに対して、本実施の形態は、ＳｏＣ＃０〜２（半導体集積回路）を、図５又は図６の方法により１つの半導体パッケージ内に実装する。
【００４４】
図５は、マルチチップ半導体パッケージ１５０内の電子回路基板１５１の配線層１５１Ａを用いてＦＢ_outとＦＢ_inを接続する例である。
【００４５】
図５に示すように、マルチチップ半導体パッケージ１５０は、電子回路基板１５１と、電子回路基板１５１上に搭載され、図示しない電源ＩＣに接続されるＳｏＣ＃０〜２とを備える。ＳｏＣ＃０〜２は、ＳｏＣ１２０（図２参照）と同一構成を採る。
【００４６】
ＳｏＣ＃０〜２は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０のＦＢ出力端子ＦＢ_outを電源ＩＣ１１０に接続している。
【００４７】
図６は、マルチチップ半導体パッケージ１６０内のＳｏＣ＃０〜２をＴＳＶ（through-silicon via：シリコン貫通電極）実装技術を用いてＦＢ_outとＦＢ_inを接続する例である。
【００４８】
図６に示すように、マルチチップ半導体パッケージ１６０は、電子回路基板１６１と、電子回路基板１６１上に搭載されたＳｏＣ＃０〜２ＬＳＩチップ１７１とを備える。
【００４９】
ＬＳＩチップ１７１は、ＴＳＶ実装技術によりＬＳＩチップ１７１内の配線層１７１Ａを用いてＦＢ_outとＦＢ_inを接続する。そして、最終段のＳｏＣ＃０のＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inを、電子回路基板１６１の配線層１６１Ａを用いて図示しない電源ＩＣに接続する。
【００５０】
図７は、マルチＳｏＣの電位制御回路１２５の電源投入時のタイミングチャートである。図７（ａ）は、電源電圧ＶＤＤを、図７（ｂ）〜（ｄ）は、ＳｏＣ＃０〜２起動及びＳｏＣ＃０〜２要求電圧を示す。
【００５１】
図７（ａ）に示すように、電子機器１００（図２参照）に電源電圧ＶＤＤが投入された直後、カスケード接続の前段のＳｏＣに含まれる電位制御回路１２５（図２参照）は、第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位の重みを低く設定する。換言すれば、カスケード接続の後段のＳｏＣに含まれる電位制御回路１２５（図２参照）は、第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位の重みを高く設定する。具体的には、ＳｏＣ＃０から見て前段のＳｏＣ＃１の電位制御回路１２５は、第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位の重みを、ＳｏＣ＃０の第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位の重みより低く設定する。同様に、ＳｏＣ＃１から見て前段のＳｏＣ＃２の電位制御回路１２５は、第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位の重みを、ＳｏＣ＃１の第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位の重みより低く設定する。
【００５２】
また、図７（ｂ）〜（ｄ）に示すように、ＳｏＣ＃０〜２は、自チップ内のＶＤＤ出力が安定してから、他チップの要求電圧を参照する（図７ａ．ｂ．矢印参照）。
【００５３】
さらに、ＳｏＣ＃０〜２は、自チップの要求電圧が通るまでは、起動せず待機しておく（図７ｃ．ｄ．矢印参照）。
【００５４】
以上詳細に説明したように、本実施の形態の電子機器１００は、電源ＩＣ１１０と、電源ＩＣ１１０から出力される電源電圧Ｖｓｒｃで動作するＳｏＣ＃０〜２とを備える。ＳｏＣ＃０〜２は、三次元実装されたマルチチップ半導体パッケージ１５０，１６０に搭載される。ＳｏＣ＃０〜２は、第３の端子１２３から入力されるアナログ制御信号の電位と、内部配線１２４の電位とに基づいて、第２の端子１２２から出力するアナログ制御信号を生成する電位制御回路１２５と、電源フィードバック（ＦＢ）電圧入力端子である第２の端子１２２及び第３の端子１２３と、を備える。ＳｏＣ＃０〜２は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０のＦＢ出力を電源ＩＣ１１０に接続している。ＳｏＣ＃０〜２は、起動時にはＦＢ_inからの入力を無視し、最終段（ＳｏＣ#０）から順番にＦＢ_outの値を確定させる。
【００５５】
ＳｏＣは、他のＳｏＣからのＦＢ電圧をＳｏＣ内のセンサからの入力とマージし、電源ＩＣ１１０又は他のＳｏＣに出力する。
【００５６】
また、電位制御回路１２５は、入力の重み付けを変更することが可能である。例えば、前段に多くのＳｏＣが繋がっているほど、外部入力の重みを高くする。
【００５７】
また、起動直後は、外部入力の重みを０にして、自ＳｏＣのＦＢ電圧が安定した後に、外部入力とのマージを開始することも可能である。
【００５８】
このように、ＳｏＣ＃０〜２は、比較的簡単な構成でありながらも動的でかつ高分解能の電圧制御が可能であるため、細かな電圧制御や低コスト化が求められる各種電子機器等に有用である。
【００５９】
特に、ＳｏＣ１２０が、マルチＳｏＣ（複数使い）や３次元実装された場合、チップ毎の製造ばらつきや担当する処理の違いによる消費電力量の差が生じたとしても、最適な電圧制御を実施することができる。また、本実施の形態では、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０の電位制御回路１２５が、前段の各ＳｏＣ＃１〜２の要求電圧を制御するという、極めて簡素な構成で実現することができ、低コストで汎用的に実施することができる。
【００６０】
本実施の形態によれば、複数の電源ＩＣを設けることなく、個々のチップに対する最適な電圧制御が可能であり、安価にマルチＳｏＣ（複数使い）や３次元実装へ応用可能となる。
【００６１】
（実施の形態２）
図８は、本発明の実施の形態２に係る半導体集積回路を備える電子機器の構成を示すブロック図である。本実施の形態の説明に当り、図２と同一構成部分には同一番号を付して重複箇所の説明を省略する。
【００６２】
図８に示すように、電子機器２００は、アナログ制御信号Ｖｃｔｌに応じた大きさの電圧を生成する電源ＩＣ１１０と、電源ＩＣ１１０から出力される電源電圧Ｖｓｒｃで動作するＳｏＣ２２０と、を備える。
【００６３】
ＳｏＣ２２０は、電源電圧ＶＤＤを受ける第１の端子１２１と、第１の端子１２１に接続され、ＳｏＣ２２０内部の各部に電源電圧を分配する内部配線１２４と、アナログ制御信号を出力する第２の端子１２２と、アナログ制御信号を入力する第３の端子１２３と、
ＳｏＣ２２０に搭載されたセンサ２２１と、第３の端子１２３から入力されるアナログ制御信号の電位と、内部配線１２４の電位と、センサ２２１からの信号とに基づいて、第２の端子１２２から出力するアナログ制御信号を生成する電位制御回路２２５と、を備える。
【００６４】
なお、内部配線１２４には、電源電圧ＶＤＤにより動作する内部回路（以降、図示は省略）が接続される。
【００６５】
第２の端子１２２及び第３の端子１２３は、ＳｏＣ２２０の電源フィードバック（ＦＢ）電圧入力端子である。より詳細には、第３の端子１２３は、ＦＢ入力端子ＦＢ_in、第２の端子１２２は、ＦＢ出力端子ＦＢ_outであり、共に電位制御回路２２５に接続される。
【００６６】
ＳｏＣ２２０は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ（ここではＳｏＣ２２０）のＦＢ出力を、電源ＩＣ１１０に接続する。
【００６７】
センサ２２１は、例えば、温度センサ、遅延センサ、プロセス（Ｖｔ）センサである。
【００６８】
電位制御回路２２５は、さらに、センサ２２１に応じた大きさのアナログ制御信号を生成する。例えば、電位制御回路２２５は、センサ２２１が温度センサであるとき、ＳｏＣ内部温度が高い場合、第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位を上げる制御を行う。また、電位制御回路２２５は、センサ２２１が遅延センサであるとき、ＳｏＣ内部遅延が大きい場合、第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位を上げる制御を行う。また、電位制御回路２２５は、センサ２２１がプロセスセンサであるとき、ＳｏＣプロセスＦａｓｔの場合、第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位を下げる制御を行う。
【００６９】
図９は、電位制御回路２２５の構成例を示す回路図である。図３と同一構成部分には同一番号を付して重複箇所の説明を省略する。
【００７０】
図９に示すように、電位制御回路２２５は、Ａ／Ｄコンバータ１３１、演算部２２６、デコーダ１３２、及びＦＢ_out出力部１３３を備える。
【００７１】
Ａ／Ｄコンバータ１３１は、アナログ制御信号をＡ／Ｄ変換する。
【００７２】
演算部２２６は、Ａ／Ｄ変換された要求電圧とセンサ２２１からの信号を基に、前記アナログ制御信号の電位を生成する演算を行う。例えば、演算部２２６は、センサ２２１からの信号を基に、各ＳｏＣの要求電圧の平均値を算出する。また、演算部２２６は、センサ２２１からの信号を基に、各ＳｏＣの要求電圧のうち、高い方の要求電圧に合わせる。要求電圧の制御の詳細については、図１２乃至図１４により後述する。
【００７３】
デコーダ１３２は、演算部２２６により算出された要求電圧を、並列トランジスタＯＮ数にデコードする。
【００７４】
以上の構成において、電位制御回路２２５は、ＦＢ_inの値とセンサ２２１からの信号を基に演算された結果によってＦＢ_out出力部１３３の並列トランジスタのＯＮ数を変えて、電源電圧ＶＤＤの抵抗分圧を制御し、ＦＢ_outを微調整する。
【００７５】
（実施の形態３）
図１０は、本発明の実施の形態３に係る半導体集積回路を備える電子機器の構成を示すブロック図である。本実施の形態の説明に当り、図８と同一構成部分には同一番号を付して重複箇所の説明を省略する。
【００７６】
図１０に示すように、電子機器３００は、アナログ制御信号Ｖｃｔｌに応じた大きさの電圧を生成する電源ＩＣ１１０と、電源ＩＣ１１０から出力される電源電圧Ｖｓｒｃで動作するＳｏＣ３２０と、を備える。
【００７７】
ＳｏＣ３２０は、電源電圧ＶＤＤを受ける第１の端子１２１と、第１の端子１２１に接続され、ＳｏＣ３２０内部の各部に電源電圧を分配する内部配線１２４と、アナログ制御信号を出力する第２の端子１２２と、アナログ制御信号を入力する第３の端子１２３と、
ＳｏＣ３２０に搭載されたセンサ２２１と、第３の端子１２３から入力されるアナログ制御信号の電位と、内部配線１２４の電位と、センサ２２１からの信号と、ＳｏＣ状態に応じた大きさのアナログ制御信号を生成する電位制御回路３２５と、を備える。
【００７８】
ＳｏＣ３２０は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ（ここではＳｏＣ３２０）のＦＢ出力を、電源ＩＣ１１０に接続する。
【００７９】
図１１は、電位制御回路３２５の構成例を示す回路図である。図９と同一構成部分には同一番号を付して重複箇所の説明を省略する。
【００８０】
図１１に示すように、電位制御回路３２５は、Ａ／Ｄコンバータ１３１、演算部３２６、デコーダ１３２、及びＦＢ_out出力部１３３を備える。
【００８１】
演算部３２６には、Ａ／Ｄ変換された要求電圧、センサ２２１からの信号、及びＳｏＣ状態信号が入力される。ＳｏＣ状態は、例えば、稼働中／待機中、起動前／起動後、及び動作周波数などがある。
【００８２】
演算部３２６は、Ａ／Ｄ変換された要求電圧と、センサ２２１からの信号と、ＳｏＣ状態信号を基に、前記アナログ制御信号の電位を生成する演算を行う。例えば、演算部３２６は、ＳｏＣ状態が、稼働中／待機中、又は起動前／起動後であるか、あるいは動作周波数に応じて、内部配線１２４（図１０参照）の電位の重み付けを制御する。
【００８３】
なお、ＳｏＣ状態による電位制御を、センサ２２１のない実施の形態１と組み合わせてもよい。
【００８４】
（実施の形態４）
図１２は、本発明の実施の形態４に係るマルチＳｏＣを備える電子機器の構成を示すブロック図である。本実施の形態の説明に当り、図４及び図８と同一構成部分には同一番号を付して重複箇所の説明を省略する。
【００８５】
図１２に示すように、電子機器４００は、電源ＩＣ１１０と、電子回路基板上に搭載されたＳｏＣ＃０〜２を備える。
【００８６】
ＳｏＣ＃０〜２は、ＳｏＣ２２０（図８参照）と同一構成を採る。ＳｏＣ＃０〜２は、ＳｏＣ３２０（図１０参照）であってもよい。
【００８７】
図１２では、ＳｏＣ＃０〜２は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０のＦＢ出力端子ＦＢ_outを電源ＩＣ１１０に接続している。ここでは、図示しないＳｏＣ＃３の第２の端子（ＦＢ_out）が、ＳｏＣ＃２の第３の端子（ＦＢ_in）にカスケード接続され、ＳｏＣ＃２の第２の端子（ＦＢ_out）が、ＳｏＣ＃１の第３の端子（ＦＢ_in）にカスケード接続されている。そして、ＳｏＣ＃１の第２の端子（ＦＢ_out）が、最終段のＳｏＣ＃０の第３の端子（ＦＢ_in）にカスケード接続され、ＳｏＣ＃０の第２の端子（ＦＢ_out）が、電源ＩＣ１１０に接続されている。
【００８８】
以下、上述のように構成された電子機器４００の半導体集積回路の電位制御について説明する。
【００８９】
本実施の形態の電子機器４００は、カスケード接続の前段のＳｏＣに含まれる電位制御回路において、第３の端子から入力される制御信号の重みが低く設定されており、カスケード接続の後段のＳｏＣに含まれる電位制御回路において、第３の端子から入力される制御信号の重みが高く設定されている。例えば、図１２のＳｏＣ＃１に着目した場合、カスケード接続の前段のＳｏＣ＃２に含まれる電位制御回路２２５（図８参照）は、第３の端子（ＦＢ_in）から入力される制御信号の重みを低く設定する。また、カスケード接続の後段（この場合、最終段）のＳｏＣ＃０に含まれる電位制御回路２２５は、第３の端子（ＦＢ_in）から入力される制御信号の重みを高く設定する。
【００９０】
次に、「全チップの要求電圧の平均値を採用する」という実装方法を採用した場合を例に採り、電位制御の具体例について説明する。
【００９１】
まず、図１２ａ．に示すように、１段目のＳｏＣ（ＳｏＣ＃２）の電位制御回路２２５は、内蔵のＳｏＣのセンサ２２１（図８参照）の要求電圧が１．０Ｖ、第３の端子（ＦＢ_in）の要求電圧が０％の場合、第３の端子（ＦＢ_in）の重み０％で処理する。すなわち、カスケードの前段のＳｏＣ＃２の第３の端子（ＦＢ_in）の重みが最も低くなるように処理する。
【００９２】
次いで、図１２ｂ．に示すように、カスケード接続された、１段目のＳｏＣ（ＳｏＣ＃２）の第２の端子（ＦＢ_out）から２段目のＳｏＣ（ＳｏＣ＃１）の第３の端子（ＦＢ_in）に、１段目のＳｏＣ（ＳｏＣ＃２）の要求電圧：１．０Ｖが出力される。
【００９３】
次いで、図１２ｃ．に示すように、２段目のＳｏＣ（ＳｏＣ＃１）の電位制御回路２２５は、内蔵のＳｏＣのセンサ２２１（図８参照）の要求電圧が１．１Ｖ、第３の端子（ＦＢ_in）の要求電圧が１．０％の場合、第３の端子（ＦＢ_in）の重み５０％で処理する。すなわち、１段目のＳｏＣ（ＳｏＣ＃２）よりもカスケードの後段のＳｏＣ＃１は、第３の端子（ＦＢ_in）から入力される制御信号の重みを高くするように処理する。
【００９４】
次いで、図１２ｄ．に示すように、カスケード接続された、２段目のＳｏＣ（ＳｏＣ＃１）の第２の端子（ＦＢ_out）から３段目のＳｏＣ（ＳｏＣ＃０）の第３の端子（ＦＢ_in）に、２段目のＳｏＣ（ＳｏＣ＃２）の要求電圧：１．０５Ｖがカスケード接続される。上記要求電圧：１．０５Ｖは、第３の端子（ＦＢ_in）の要求電圧が、重み５０％で処理された要求電圧である。
【００９５】
次いで、図１２ｅ．に示すように、３段目（ここでは最終段）のＳｏＣ（ＳｏＣ＃０）の電位制御回路２２５は、内蔵のＳｏＣのセンサ２２１（図８参照）の要求電圧が１．１Ｖ、第３の端子（ＦＢ_in）の要求電圧が１．０５％の場合、第３の端子（ＦＢ_in）の重み６７％で処理する。すなわち、２段目のＳｏＣ（ＳｏＣ＃１）よりもカスケードの後段のＳｏＣ＃０は、第３の端子（ＦＢ_in）から入力される制御信号の重みを高くするように処理する。
【００９６】
次いで、図１２ｆ．に示すように、カスケード接続された、３段目のＳｏＣ（ＳｏＣ＃０）の第２の端子（ＦＢ_out）から電源ＩＣ１１０に、最終的な要求電圧：１．０６７Ｖを出力する。上記最終的な要求電圧：１．０６７Ｖは、３チップの要求電圧の平均である。
【００９７】
（実施の形態５）
図１３は、本発明の実施の形態５に係るマルチＳｏＣを備える電子機器の構成を示すブロック図である。本実施の形態の説明に当り、図４及び図８と同一構成部分には同一番号を付して重複箇所の説明を省略する。
【００９８】
図１３に示すように、電子機器５００は、電源ＩＣ１１０と、電子回路基板上に搭載されたＳｏＣ＃０〜２を備える。
【００９９】
ＳｏＣ＃０〜２は、ＳｏＣ２２０（図８参照）と同一構成を採る。ＳｏＣ＃０〜２は、ＳｏＣ３２０（図１０参照）であってもよい。
【０１００】
図１３では、ＳｏＣ＃０〜２は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０のＦＢ出力端子ＦＢ_outを電源ＩＣ１１０に接続している。ここでは、図示しないＳｏＣ＃３の第２の端子（ＦＢ_out）が、ＳｏＣ＃２の第３の端子（ＦＢ_in）にカスケード接続され、ＳｏＣ＃２の第２の端子（ＦＢ_out）が、ＳｏＣ＃１の第３の端子（ＦＢ_in）にカスケード接続されている。そして、ＳｏＣ＃１の第２の端子（ＦＢ_out）が、最終段のＳｏＣ＃０の第３の端子（ＦＢ_in）にカスケード接続され、ＳｏＣ＃０の第２の端子（ＦＢ_out）が、電源ＩＣ１１０に接続されている。
【０１０１】
以下、「全チップの要求電圧のうち、最も高い値を採用する」という実装方法を採用した場合を例に採り、電位制御の具体例について説明する。
【０１０２】
本実施の形態の電子機器５００は、省電力状態に遷移しているＳｏＣに含まれる電位制御回路において、ＳｏＣ内に搭載されたセンサ２２１（図８参照）からの信号の重みが低く設定されている。
【０１０３】
図１３では、１段目のＳｏＣ（ＳｏＣ＃２）及び２段目のＳｏＣ（ＳｏＣ＃１）が稼動中、３段目のＳｏＣ（ＳｏＣ＃０）が省電力状態に遷移中であるとする。
【０１０４】
本実施の形態では、「全チップの要求電圧のうち、最も高い値を採用する」場合、稼動中のＳｏＣのセンサ２２１の要求電圧を選択対象とし、かつこれらの要求電圧のうち、最も高い値を採用する。また、稼動中のＳｏＣの第３の端子（ＦＢ_in）の要求電圧は、無視する。但し、第３の端子（ＦＢ_in）の要求電圧の無視は、ＳｏＣのセンサ２２１の要求電圧を採用した結果としての無視である。ＳｏＣのセンサ２２１の要求電圧と第３の端子（ＦＢ_in）の要求電圧とのいずれを採用／無視するかは、両者の大小比較により決定してもよい。あるいは、稼動中のＳｏＣは、第３の端子（ＦＢ_in）の要求電圧を無視してセンサ２２１の要求電圧を採用し、センサ２２１の要求電圧のうち最も高い要求電圧を設定する態様でもよい。
【０１０５】
まず、図１３ａ．に示すように、稼動中の１段目のＳｏＣ（ＳｏＣ＃２）の電位制御回路２２５は、内蔵のＳｏＣのセンサ２２１（図８参照）の要求電圧：１．０Ｖを採用し、第３の端子（ＦＢ_in）の要求電圧を無視する。
【０１０６】
次いで、図１３ｂ．に示すように、カスケード接続された、１段目のＳｏＣ（ＳｏＣ＃２）の第２の端子（ＦＢ_out）から２段目のＳｏＣ（ＳｏＣ＃１）の第３の端子（ＦＢ_in）に、１段目のＳｏＣ（ＳｏＣ＃２）の要求電圧：１．０Ｖが出力される。
【０１０７】
次いで、図１３ｃ．に示すように、稼動中の２段目のＳｏＣ（ＳｏＣ＃１）の電位制御回路２２５は、内蔵のＳｏＣのセンサ２２１（図８参照）の要求電圧：１．１Ｖを採用し、第３の端子（ＦＢ_in）の要求電圧：１．０Ｖを無視する。
【０１０８】
次いで、図１３ｄ．に示すように、カスケード接続された、２段目のＳｏＣ（ＳｏＣ＃１）の第２の端子（ＦＢ_out）から３段目のＳｏＣ（ＳｏＣ＃１）の第３の端子（ＦＢ_in）に、２段目のＳｏＣ（ＳｏＣ＃１）の要求電圧：１．１Ｖが出力される。上記要求電圧：１．１Ｖは、稼動中の１段目のＳｏＣ（ＳｏＣ＃２）と２段目のＳｏＣ（ＳｏＣ＃１）のセンサ２２１の要求電圧のうち最も高い要求電圧である。
【０１０９】
次いで、図１３ｅ．に示すように、３段目（ここでは最終段）のＳｏＣ（ＳｏＣ＃０）は省電力状態に遷移中である。省電力状態に遷移中の３段目のＳｏＣ（ＳｏＣ＃０）の電位制御回路２２５は、内蔵のＳｏＣのセンサ２２１（図８参照）の要求電圧：１．２Ｖを無視し、第３の端子（ＦＢ_in）の要求電圧：１．１Ｖを採用する。
【０１１０】
次いで、図１３ｆ．に示すように、カスケード接続された、３段目のＳｏＣ（ＳｏＣ＃０）の第２の端子（ＦＢ_out）から電源ＩＣ１１０に、最終的な要求電圧：１．１Ｖを出力する。上記最終的な要求電圧：１．１Ｖは、省電力状態のチップを除く、最も高い要求電圧である。
【０１１１】
（実施の形態６）
図１４は、本発明の実施の形態６に係るマルチＳｏＣを備える電子機器の構成を示すブロック図である。本実施の形態の説明に当り、図４及び図８と同一構成部分には同一番号を付して重複箇所の説明を省略する。
【０１１２】
図１４に示すように、電子機器６００は、電源ＩＣ１１０と、電子回路基板上に搭載されたＳｏＣ＃０〜２を備える。
【０１１３】
ＳｏＣ＃０〜２は、ＳｏＣ２２０（図８参照）と同一構成を採る。ＳｏＣ＃０〜２は、ＳｏＣ３２０（図１０参照）であってもよい。
【０１１４】
図１４では、ＳｏＣ＃０〜２は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０のＦＢ出力端子ＦＢ_outを電源ＩＣ１１０に接続している。ここでは、図示しないＳｏＣ＃３の第２の端子（ＦＢ_out）が、ＳｏＣ＃２の第３の端子（ＦＢ_in）にカスケード接続され、ＳｏＣ＃２の第２の端子（ＦＢ_out）が、ＳｏＣ＃１の第３の端子（ＦＢ_in）にカスケード接続されている。そして、ＳｏＣ＃１の第２の端子（ＦＢ_out）が、最終段のＳｏＣ＃０の第３の端子（ＦＢ_in）にカスケード接続され、ＳｏＣ＃０の第２の端子（ＦＢ_out）が、電源ＩＣ１１０に接続されている。
【０１１５】
以下、「全チップの要求電圧のうち、最も高い値を採用する」という実装方法を採用した場合を例に採り、電位制御の具体例について説明する。
【０１１６】
本実施の形態の電子機器６００は、電子機器６００に電源が投入された直後は、カスケード接続の前段のＳｏＣに含まれる電位制御回路において、第３の端子から入力されるアナログ制御信号の電位の重みが低く設定されている。
【０１１７】
図１４では、３段目のＳｏＣ（ＳｏＣ＃０）が最初に起動し、２段目のＳｏＣ（ＳｏＣ＃１）が２番目に起動し、１段目のＳｏＣ（ＳｏＣ＃２）が３番目に起動するとする。
【０１１８】
まず、図１４ａ．に示すように、３番目に起動した１段目のＳｏＣ（ＳｏＣ＃２）の電位制御回路２２５は、内蔵のＳｏＣのセンサ２２１（図８参照）の要求電圧：１．２Ｖを採用し、第３の端子（ＦＢ_in）の要求電圧を無視する。
【０１１９】
ここで、実際には、センサ２２１からの要求電圧は、刻々変化するが、簡単のために一定値としている（以下同様）。
【０１２０】
次いで、図１４ｂ．に示すように、カスケード接続された、１段目のＳｏＣ（ＳｏＣ＃２）の第２の端子（ＦＢ_out）から２段目のＳｏＣ（ＳｏＣ＃１）の第３の端子（ＦＢ_in）に、１段目のＳｏＣ（ＳｏＣ＃２）の要求電圧：１．２Ｖが出力される。
【０１２１】
次いで、図１４ｃ．に示すように、２番目に起動した２段目のＳｏＣ（ＳｏＣ＃１）の電位制御回路２２５は、第３の端子（ＦＢ_in）の要求電圧を、起動直後は無視し、その後、１段目のＳｏＣ（ＳｏＣ＃２）の要求電圧：１．２Ｖを受けて第３の端子（ＦＢ_in）の要求電圧：１．２Ｖとする。また、２段目のＳｏＣ（ＳｏＣ＃１）のセンサ２２１（図８参照）の要求電圧：１．１Ｖである。
【０１２２】
次いで、図１４ｄ．に示すように、カスケード接続された、２段目のＳｏＣ（ＳｏＣ＃１）の第２の端子（ＦＢ_out）から３段目（ここでは最終段）のＳｏＣ（ＳｏＣ＃０）の第３の端子（ＦＢ_in）に、２段目のＳｏＣ（ＳｏＣ＃１）の要求電圧：１．２Ｖが出力される。上記要求電圧：１．２Ｖは、２段目のＳｏＣ（ＳｏＣ＃１）のセンサ２２１の要求電圧：１．１Ｖより高い、起動後の第３の端子（ＦＢ_in）の要求電圧：１．２Ｖである。
【０１２３】
次いで、図１４ｅ．に示すように、１番目に起動した３段目（ここでは最終段）のＳｏＣ（ＳｏＣ＃０）の電位制御回路２２５は、第３の端子（ＦＢ_in）の要求電圧を、起動直後は無視し、その後、２段目のＳｏＣ（ＳｏＣ＃１）の要求電圧：１．１Ｖを受けて第３の端子（ＦＢ_in）の要求電圧：１．１Ｖに、さらに１段目のＳｏＣ（ＳｏＣ＃２）の要求電圧：１．１Ｖを受けて第３の端子（ＦＢ_in）の要求電圧：１．２Ｖとする。また、３段目のＳｏＣ（ＳｏＣ＃０）のセンサ２２１（図８参照）の要求電圧：１．０Ｖである。
【０１２４】
次いで、図１４ｆ．に示すように、カスケード接続された、３段目のＳｏＣ（ＳｏＣ＃０）の第２の端子（ＦＢ_out）から電源ＩＣ１１０に、最終的な要求電圧：１．２Ｖを出力する。上記最終的な要求電圧：１．２Ｖは、起動直後を除く、起動後の全チップの要求電圧のうち、最も高い要求電圧である。
【０１２５】
以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。
【０１２６】
本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。
【０１２７】
また、上記各実施の形態では、半導体集積回路、電子機器及びマルチチップ半導体パッケージという名称を用いたが、これは説明の便宜上であり、電源制御装置、電源装置システム、半導体パッケージ等であってもよいことは勿論である。また、電位制御回路は、フィードバック処理部と呼称してもよい。
【０１２８】
また、上記半導体集積回路を構成する各部、例えば電位制御回路、デコーダの種類、その数及び接続方法などはどのようなものでもよい。
【産業上の利用可能性】
【０１２９】
本発明に係る半導体集積回路、電子機器及びマルチチップ半導体パッケージは、比較的簡単な構成でありながらも動的でかつ高分解能の電圧制御が可能であるため、細かな電圧制御や低コスト化が求められる各種電子機器等に有用である。
【符号の説明】
【０１３０】
１００，２００，３００，４００，５００，６００ 電子機器
１１０ 電源ＩＣ（電源装置）
１２０，２２０，３２０ ＳｏＣ（半導体集積回路）
１２１ 第１の端子
１２２ 第２の端子（ＦＢ_out）
１２３ 第３の端子（ＦＢ_in）
１２４ 内部配線
１２５，２２５，３２５ 電位制御回路
１２６ 内部回路
１３１ Ａ／Ｄコンバータ
１３２ デコーダ
１３３ ＦＢ_out出力部
１５０，１６０ マルチチップ半導体パッケージ
１５１，１６１ 電子回路基板
１５１Ａ，１６１Ａ，１７１Ａ 配線層
１７１ ＬＳＩチップ
２２１ センサ
２２６，３２６ 演算部
【技術分野】
【０００１】
本発明は、半導体集積回路、電子機器及びマルチチップ半導体パッケージに関し、特に、電源装置とその出力電圧で動作する半導体集積回路とを備える電子機器における電源制御の改良に関する。
【背景技術】
【０００２】
半導体集積回路では、多数のＭＯＳＦＥＴが設けられるとともに、微細化プロセスによりチャネル長を短くし、ゲート酸化膜厚を薄くする等により高集積化及び動作速度の向上が図られている。また、閾値の低下や電力消費量に対するリーク電流の占める割合が大きくなっており、その対策が望まれている。
【０００３】
リーク電流を抑えるために、半導体集積回路で構成されるプロセッサ及びＳｏＣ（System-on-a-chip）等では、ＤＶＳ（Dynamic Voltage Scaling）技術により、電源回路から供給される電圧値を、プロセッサ及びＳｏＣの処理量の大きさに応じて動的に可変制御し、低消費電力化を実現している。
【０００４】
特許文献１には、被電源供給回路である半導体集積回路１Ｅの誤動作や破壊などを起こさない電圧範囲で、電源回路１Ｃから供給する電力の電力効率を加味して被電源供給回路へ適正な電圧を供給する半導体集積回路装置が記載されている。特許文献１に記載の半導体集積回路装置は、電源ＩＣとしてＰＭ（パワーマネージメント）電源ＩＣと、デバイス特性又は回路遅延等の特性をモニタリングするＳｏＣとを備える。ＰＭ電源ＩＣは、ＳｏＣから出力されたフィードバック信号Ｓｆｂをデジタル処理する。デジタル処理された信号をアナログ信号に変換し、アナログ信号の、ＶｓｒｃをＳｏＣが要求する電圧になるように制御する。これにより、電源電圧Ｖｓｒｃを動的にかつ精度よく制御する。
【０００５】
しかし、特許文献１に記載の電子機器では、Ｓｆｂのビット幅に応じた離散的な電圧制御しかできず、また、Ｖｓｒｃの可変ステップ幅は比較的大きくならざるを得ない。Ｓｆｂのビット数を拡張することで電圧制御のステップ幅を細かくすることは可能であるものの、ロジック制御回路やＤＡＣ等の回路規模が増大してしまう。
【０００６】
そこで、比較的簡単な構成でありながら、動的で高分解能の電圧制御が可能な電源制御システムが求められている。
【０００７】
図１は、上記動的で高分解能の電圧制御が可能な電子機器の構成を示すブロック図である。
【０００８】
図１に示すように、電子機器１０は、アナログ制御信号Ｖｃｔｌに応じた大きさの電圧を生成する電源装置２０と、電源装置２０から出力される電源電圧Ｖｓｒｃで動作するＳｏＣ３０と、を備える。
【０００９】
電源装置２０は、ＳｏＣ３０からのフィードバック信号として、連続的に変化するアナログ制御信号Ｖｃｔｌを受け、Ｖｃｔｌに応じた大きさの電源電圧Ｖｓｒｃを生成する。電源装置２０は、電源端子２１、汎用電源ＩＣ２２及びＰＣＢ基板上に構成された平滑化回路２３を備える。
【００１０】
汎用電源ＩＣ２２は、例えば降圧型スイッチングレギュレータＩＣで構成する。汎用電源ＩＣ２２は、その他の電源ＩＣであってもよい。汎用電源ＩＣ２２は、Ｖｃｔｌに応じたデューティ比でスイッチ素子がスイッチング制御されて矩形波の電圧を生成する。
【００１１】
平滑化回路２３は、インダクタＬ、及び容量素子Ｃ１，Ｃ２を備え、矩形波電圧を平滑化する。平滑化回路２３により、矩形波電圧が平滑化されることで、電源端子１０１から入力された例えば５Ｖ程度の入力電圧が１．２Ｖ程度に降圧されてＶｓｒｃが生成される。
【００１２】
ＳｏＣ３０は、電源電圧を受ける第１の端子３１と、アナログ制御信号を出力する第２の端子３２と、Ｖｃｔｌを生成する電位制御回路４１、Ｖｄｄをモニタリングする電位モニタ回路４２と、Ｖｄｄが供給されて動作する回路ブロック４３と、第１の端子に接続され、ＳｏＣ３０内部の各部に電源電圧を分配する電源線（内部配線）４４とを備える。
【００１３】
ＳｏＣ３０は、端子３１にＶｓｒｃを受けて動作する。端子３１に印加されたＶｓｒｃは、電源線４４を通じて内部電圧Ｖｄｄとして電位制御回路４１、電位モニタ回路４２及び回路ブロック４３に供給される。
【００１４】
ＳｏＣ３０は、Ｖｓｒｃを分配する電源線４４の電位Ｖｄｄに応じた大きさのアナログ制御信号Ｖｃｔｌを生成し、端子３２からＶｃｔｌを出力する。
【００１５】
電位制御回路４１は、Ｃｔｌに応じた大きさのＶｃｔｌを生成する。
【００１６】
電位モニタ回路４２は、Ｖｄｄを検出して制御信号Ｃｔｌを生成する。
【００１７】
回路ブロック４３は、単一の論理回路素子や複数の論理回路素子、デバイス単体、又は複数のデバイスにより構成される。
【００１８】
以上の構成において、電子機器１０は、ＳｏＣ３０が、電源線４４に寄生するインピーダンスで決まるＶｄｄに応じてＶｃｔｌを生成し、ＶｃｔｌによってＶｓｒｃ及びＶｄｄを制御する。ＳｏＣ３０の内部電圧Ｖｄｄを含めたフィードバック補正が可能となり、Ｖｓｒｃを動的に制御することができる。これにより、ＳｏＣ３０の動作の高速化や低電力化が実現可能となる。また、アナログ制御であるため消費電力が比較的少なく、また、電圧制御の分解能を１ｍＶ単位などよりも小さくすることができ、非常に効率の良い電子機器を実現することができる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００７−２０１４５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、このような従来の電子機器にあっては、ＳｏＣ３０が、マルチＳｏＣ（複数使い）や３次元実装された場合、チップ毎の製造ばらつきや担当する処理の違いによる消費電力量の差などにより、個々のチップに対する最適な電圧制御ができないことが予想される。最適な電圧制御をしようとすると、電源ＩＣを複数設ける必要があり、コストアップに繋がる。
【００２１】
本発明の目的は、比較的簡単な構成でありながらも動的で高分解能の電圧制御可能な半導体集積回路、電子機器及びマルチチップ半導体パッケージを提供することである。
【課題を解決するための手段】
【００２２】
本発明の半導体集積回路は、アナログ制御信号に応じた大きさの電圧を生成する電源装置から出力される電源電圧で動作する半導体集積回路であって、前記電源電圧を受ける第１の端子と、前記第１の端子に接続され、内部の各部に前記電源電圧を分配する内部配線と、前記アナログ制御信号を出力する第２の端子と、前記アナログ制御信号を入力する第３の端子と、前記第３の端子から入力されるアナログ制御信号の電位と、前記内部配線の電位とに基づいて、前記第２の端子から出力する前記アナログ制御信号を生成する電位制御回路と、を備える構成を採る。
【００２３】
本発明の電子機器は、複数の上記半導体集積回路を、電子回路基板上に搭載した電子機器であって、前段の前記半導体集積回路の前記第２の端子を、後段の前記半導体集積回路の前記第３の端子にカスケード接続し、最終段の前記半導体集積回路の前記第２の端子を、前記電源装置に接続する構成を採る。
【００２４】
本発明のマルチチップ半導体パッケージは、複数の上記半導体集積回路を、１つの半導体パッケージ内に集積されたマルチチップ半導体パッケージであって、前段の前記半導体集積回路の前記第２の端子を、後段の前記半導体集積回路の前記第３の端子にカスケード接続する構成を採る。
【発明の効果】
【００２５】
本発明によれば、複数の電源ＩＣを設けることなく、個々のチップに対する最適な電圧制御が可能になる。その結果、安価にマルチＳｏＣ（複数使い）や３次元実装への応用を実現することができる。
【図面の簡単な説明】
【００２６】
【図１】従来の電子機器の構成を示すブロック図
【図２】本発明の実施の形態１に係る半導体集積回路を備える電子機器の構成を示すブロック図
【図３】上記実施の形態１に係る半導体集積回路の電位制御回路の構成例を示す回路図
【図４】上記実施の形態１に係る半導体集積回路のマルチＳｏＣを備える電子機器の構成を示すブロック図
【図５】上記実施の形態１に係る半導体集積回路のマルチＳｏＣが１つの半導体パッケージ内に集積されたマルチチップ半導体パッケージの構成を模式的に示す図
【図６】上記実施の形態１に係る半導体集積回路のマルチＳｏＣが１つの半導体パッケージ内に集積されたマルチチップ半導体パッケージの構成を模式的に示す図
【図７】上記実施の形態１に係る半導体集積回路のマルチＳｏＣの電位制御回路の電源投入時のタイミングチャート
【図８】本発明の実施の形態２に係る半導体集積回路を備える電子機器の構成を示すブロック図
【図９】上記実施の形態２に係る半導体集積回路の電位制御回路の構成例を示す回路図
【図１０】本発明の実施の形態３に係る半導体集積回路を備える電子機器の構成を示すブロック図
【図１１】上記実施の形態３に係る半導体集積回路の電位制御回路の構成例を示す回路図
【図１２】本発明の実施の形態４に係るマルチＳｏＣを備える電子機器の構成を示すブロック図
【図１３】本発明の実施の形態５に係るマルチＳｏＣを備える電子機器の構成を示すブロック図
【図１４】本発明の実施の形態６に係るマルチＳｏＣを備える電子機器の構成を示すブロック図
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２８】
（実施の形態１）
図２は、本発明の実施の形態１に係る半導体集積回路を備える電子機器の構成を示すブロック図である。本実施の形態の半導体集積回路は、ＳｏＣに適用することができる。
【００２９】
図２に示すように、電子機器１００は、アナログ制御信号Ｖｃｔｌに応じた大きさの電圧を生成する電源ＩＣ１１０（電源装置）と、電源ＩＣ１１０から出力される電源電圧Ｖｓｒｃで動作するＳｏＣ１２０（半導体集積回路）と、を備える。
【００３０】
ＳｏＣ１２０は、電源電圧ＶＤＤを受ける第１の端子１２１と、第１の端子１２１に接続され、ＳｏＣ１２０内部の各部に電源電圧を分配する内部配線１２４と、アナログ制御信号を出力する第２の端子１２２と、アナログ制御信号を入力する第３の端子１２３と、第３の端子１２３から入力されるアナログ制御信号の電位と、内部配線１２４の電位とに基づいて、第２の端子１２２から出力するアナログ制御信号を生成する電位制御回路１２５と、電源電圧ＶＤＤが供給されて動作する内部回路１２６と、を備える。
【００３１】
第２の端子１２２及び第３の端子１２３は、ＳｏＣ１２０の電源フィードバック（ＦＢ）電圧入力端子である。より詳細には、第３の端子１２３は、ＦＢ入力端子ＦＢ_in、第２の端子１２２は、ＦＢ出力端子ＦＢ_outであり、共に電位制御回路１２５に接続される。
【００３２】
ＳｏＣ１２０は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ（ここではＳｏＣ１２０）のＦＢ出力を、電源ＩＣ１１０に接続する。
【００３３】
図３は、電位制御回路１２５の構成例を示す回路図である。
【００３４】
図３に示すように、電位制御回路１２５は、Ａ／Ｄコンバータ１３１、デコーダ１３２、及びＦＢ_out出力部１３３を備える。
【００３５】
Ａ／Ｄコンバータ１３１は、アナログ制御信号をＡ／Ｄ変換する。
【００３６】
デコーダ１３２は、Ａ／Ｄ変換された要求電圧を、並列トランジスタＯＮ数にデコードする。
【００３７】
ＦＢ_out出力部１３３は、電源電圧ＶＤＤを分圧する分圧抵抗及び分圧トランジスタから構成される。
【００３８】
以上の構成において、電位制御回路１２５は、ＦＢ_inの値によってＦＢ_out出力部１３３の並列トランジスタのＯＮ数を変えて、電源電圧ＶＤＤの抵抗分圧を制御し、ＦＢ_outを微調整する。
【００３９】
図４は、マルチＳｏＣを備える電子機器の構成を示すブロック図である。
【００４０】
図４に示すように、電子機器１００は、電源ＩＣ１１０と、電子回路基板上に搭載されたＳｏＣ＃０〜２を備える。
【００４１】
ＳｏＣ＃０〜２は、ＳｏＣ１２０（図２参照）と同一構成を採る。図４では、ＳｏＣ＃０〜２は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０のＦＢ出力端子ＦＢ_outを電源ＩＣ１１０に接続している。ここでは、図示しないＳｏＣ＃３の第２の端子（ＦＢ_out）が、ＳｏＣ＃２の第３の端子（ＦＢ_in）にカスケード接続され、ＳｏＣ＃２の第２の端子（ＦＢ_out）が、ＳｏＣ＃１の第３の端子（ＦＢ_in）にカスケード接続されている。そして、ＳｏＣ＃１の第２の端子（ＦＢ_out）が、最終段のＳｏＣ＃０の第３の端子（ＦＢ_in）にカスケード接続され、ＳｏＣ＃０の第２の端子（ＦＢ_out）が、電源ＩＣ１１０に接続されている。
【００４２】
図５及び図６は、マルチＳｏＣが１つの半導体パッケージ内に集積されたマルチチップ半導体パッケージの構成を模式的に示す図である。
【００４３】
通常、電源装置の出力電圧で動作する半導体集積回路は、ボード上で複数の半導体パッケージを接続して実現する。これに対して、本実施の形態は、ＳｏＣ＃０〜２（半導体集積回路）を、図５又は図６の方法により１つの半導体パッケージ内に実装する。
【００４４】
図５は、マルチチップ半導体パッケージ１５０内の電子回路基板１５１の配線層１５１Ａを用いてＦＢ_outとＦＢ_inを接続する例である。
【００４５】
図５に示すように、マルチチップ半導体パッケージ１５０は、電子回路基板１５１と、電子回路基板１５１上に搭載され、図示しない電源ＩＣに接続されるＳｏＣ＃０〜２とを備える。ＳｏＣ＃０〜２は、ＳｏＣ１２０（図２参照）と同一構成を採る。
【００４６】
ＳｏＣ＃０〜２は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０のＦＢ出力端子ＦＢ_outを電源ＩＣ１１０に接続している。
【００４７】
図６は、マルチチップ半導体パッケージ１６０内のＳｏＣ＃０〜２をＴＳＶ（through-silicon via：シリコン貫通電極）実装技術を用いてＦＢ_outとＦＢ_inを接続する例である。
【００４８】
図６に示すように、マルチチップ半導体パッケージ１６０は、電子回路基板１６１と、電子回路基板１６１上に搭載されたＳｏＣ＃０〜２ＬＳＩチップ１７１とを備える。
【００４９】
ＬＳＩチップ１７１は、ＴＳＶ実装技術によりＬＳＩチップ１７１内の配線層１７１Ａを用いてＦＢ_outとＦＢ_inを接続する。そして、最終段のＳｏＣ＃０のＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inを、電子回路基板１６１の配線層１６１Ａを用いて図示しない電源ＩＣに接続する。
【００５０】
図７は、マルチＳｏＣの電位制御回路１２５の電源投入時のタイミングチャートである。図７（ａ）は、電源電圧ＶＤＤを、図７（ｂ）〜（ｄ）は、ＳｏＣ＃０〜２起動及びＳｏＣ＃０〜２要求電圧を示す。
【００５１】
図７（ａ）に示すように、電子機器１００（図２参照）に電源電圧ＶＤＤが投入された直後、カスケード接続の前段のＳｏＣに含まれる電位制御回路１２５（図２参照）は、第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位の重みを低く設定する。換言すれば、カスケード接続の後段のＳｏＣに含まれる電位制御回路１２５（図２参照）は、第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位の重みを高く設定する。具体的には、ＳｏＣ＃０から見て前段のＳｏＣ＃１の電位制御回路１２５は、第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位の重みを、ＳｏＣ＃０の第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位の重みより低く設定する。同様に、ＳｏＣ＃１から見て前段のＳｏＣ＃２の電位制御回路１２５は、第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位の重みを、ＳｏＣ＃１の第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位の重みより低く設定する。
【００５２】
また、図７（ｂ）〜（ｄ）に示すように、ＳｏＣ＃０〜２は、自チップ内のＶＤＤ出力が安定してから、他チップの要求電圧を参照する（図７ａ．ｂ．矢印参照）。
【００５３】
さらに、ＳｏＣ＃０〜２は、自チップの要求電圧が通るまでは、起動せず待機しておく（図７ｃ．ｄ．矢印参照）。
【００５４】
以上詳細に説明したように、本実施の形態の電子機器１００は、電源ＩＣ１１０と、電源ＩＣ１１０から出力される電源電圧Ｖｓｒｃで動作するＳｏＣ＃０〜２とを備える。ＳｏＣ＃０〜２は、三次元実装されたマルチチップ半導体パッケージ１５０，１６０に搭載される。ＳｏＣ＃０〜２は、第３の端子１２３から入力されるアナログ制御信号の電位と、内部配線１２４の電位とに基づいて、第２の端子１２２から出力するアナログ制御信号を生成する電位制御回路１２５と、電源フィードバック（ＦＢ）電圧入力端子である第２の端子１２２及び第３の端子１２３と、を備える。ＳｏＣ＃０〜２は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０のＦＢ出力を電源ＩＣ１１０に接続している。ＳｏＣ＃０〜２は、起動時にはＦＢ_inからの入力を無視し、最終段（ＳｏＣ#０）から順番にＦＢ_outの値を確定させる。
【００５５】
ＳｏＣは、他のＳｏＣからのＦＢ電圧をＳｏＣ内のセンサからの入力とマージし、電源ＩＣ１１０又は他のＳｏＣに出力する。
【００５６】
また、電位制御回路１２５は、入力の重み付けを変更することが可能である。例えば、前段に多くのＳｏＣが繋がっているほど、外部入力の重みを高くする。
【００５７】
また、起動直後は、外部入力の重みを０にして、自ＳｏＣのＦＢ電圧が安定した後に、外部入力とのマージを開始することも可能である。
【００５８】
このように、ＳｏＣ＃０〜２は、比較的簡単な構成でありながらも動的でかつ高分解能の電圧制御が可能であるため、細かな電圧制御や低コスト化が求められる各種電子機器等に有用である。
【００５９】
特に、ＳｏＣ１２０が、マルチＳｏＣ（複数使い）や３次元実装された場合、チップ毎の製造ばらつきや担当する処理の違いによる消費電力量の差が生じたとしても、最適な電圧制御を実施することができる。また、本実施の形態では、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０の電位制御回路１２５が、前段の各ＳｏＣ＃１〜２の要求電圧を制御するという、極めて簡素な構成で実現することができ、低コストで汎用的に実施することができる。
【００６０】
本実施の形態によれば、複数の電源ＩＣを設けることなく、個々のチップに対する最適な電圧制御が可能であり、安価にマルチＳｏＣ（複数使い）や３次元実装へ応用可能となる。
【００６１】
（実施の形態２）
図８は、本発明の実施の形態２に係る半導体集積回路を備える電子機器の構成を示すブロック図である。本実施の形態の説明に当り、図２と同一構成部分には同一番号を付して重複箇所の説明を省略する。
【００６２】
図８に示すように、電子機器２００は、アナログ制御信号Ｖｃｔｌに応じた大きさの電圧を生成する電源ＩＣ１１０と、電源ＩＣ１１０から出力される電源電圧Ｖｓｒｃで動作するＳｏＣ２２０と、を備える。
【００６３】
ＳｏＣ２２０は、電源電圧ＶＤＤを受ける第１の端子１２１と、第１の端子１２１に接続され、ＳｏＣ２２０内部の各部に電源電圧を分配する内部配線１２４と、アナログ制御信号を出力する第２の端子１２２と、アナログ制御信号を入力する第３の端子１２３と、
ＳｏＣ２２０に搭載されたセンサ２２１と、第３の端子１２３から入力されるアナログ制御信号の電位と、内部配線１２４の電位と、センサ２２１からの信号とに基づいて、第２の端子１２２から出力するアナログ制御信号を生成する電位制御回路２２５と、を備える。
【００６４】
なお、内部配線１２４には、電源電圧ＶＤＤにより動作する内部回路（以降、図示は省略）が接続される。
【００６５】
第２の端子１２２及び第３の端子１２３は、ＳｏＣ２２０の電源フィードバック（ＦＢ）電圧入力端子である。より詳細には、第３の端子１２３は、ＦＢ入力端子ＦＢ_in、第２の端子１２２は、ＦＢ出力端子ＦＢ_outであり、共に電位制御回路２２５に接続される。
【００６６】
ＳｏＣ２２０は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ（ここではＳｏＣ２２０）のＦＢ出力を、電源ＩＣ１１０に接続する。
【００６７】
センサ２２１は、例えば、温度センサ、遅延センサ、プロセス（Ｖｔ）センサである。
【００６８】
電位制御回路２２５は、さらに、センサ２２１に応じた大きさのアナログ制御信号を生成する。例えば、電位制御回路２２５は、センサ２２１が温度センサであるとき、ＳｏＣ内部温度が高い場合、第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位を上げる制御を行う。また、電位制御回路２２５は、センサ２２１が遅延センサであるとき、ＳｏＣ内部遅延が大きい場合、第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位を上げる制御を行う。また、電位制御回路２２５は、センサ２２１がプロセスセンサであるとき、ＳｏＣプロセスＦａｓｔの場合、第３の端子（ＦＢ_in）から入力されるアナログ制御信号の電位を下げる制御を行う。
【００６９】
図９は、電位制御回路２２５の構成例を示す回路図である。図３と同一構成部分には同一番号を付して重複箇所の説明を省略する。
【００７０】
図９に示すように、電位制御回路２２５は、Ａ／Ｄコンバータ１３１、演算部２２６、デコーダ１３２、及びＦＢ_out出力部１３３を備える。
【００７１】
Ａ／Ｄコンバータ１３１は、アナログ制御信号をＡ／Ｄ変換する。
【００７２】
演算部２２６は、Ａ／Ｄ変換された要求電圧とセンサ２２１からの信号を基に、前記アナログ制御信号の電位を生成する演算を行う。例えば、演算部２２６は、センサ２２１からの信号を基に、各ＳｏＣの要求電圧の平均値を算出する。また、演算部２２６は、センサ２２１からの信号を基に、各ＳｏＣの要求電圧のうち、高い方の要求電圧に合わせる。要求電圧の制御の詳細については、図１２乃至図１４により後述する。
【００７３】
デコーダ１３２は、演算部２２６により算出された要求電圧を、並列トランジスタＯＮ数にデコードする。
【００７４】
以上の構成において、電位制御回路２２５は、ＦＢ_inの値とセンサ２２１からの信号を基に演算された結果によってＦＢ_out出力部１３３の並列トランジスタのＯＮ数を変えて、電源電圧ＶＤＤの抵抗分圧を制御し、ＦＢ_outを微調整する。
【００７５】
（実施の形態３）
図１０は、本発明の実施の形態３に係る半導体集積回路を備える電子機器の構成を示すブロック図である。本実施の形態の説明に当り、図８と同一構成部分には同一番号を付して重複箇所の説明を省略する。
【００７６】
図１０に示すように、電子機器３００は、アナログ制御信号Ｖｃｔｌに応じた大きさの電圧を生成する電源ＩＣ１１０と、電源ＩＣ１１０から出力される電源電圧Ｖｓｒｃで動作するＳｏＣ３２０と、を備える。
【００７７】
ＳｏＣ３２０は、電源電圧ＶＤＤを受ける第１の端子１２１と、第１の端子１２１に接続され、ＳｏＣ３２０内部の各部に電源電圧を分配する内部配線１２４と、アナログ制御信号を出力する第２の端子１２２と、アナログ制御信号を入力する第３の端子１２３と、
ＳｏＣ３２０に搭載されたセンサ２２１と、第３の端子１２３から入力されるアナログ制御信号の電位と、内部配線１２４の電位と、センサ２２１からの信号と、ＳｏＣ状態に応じた大きさのアナログ制御信号を生成する電位制御回路３２５と、を備える。
【００７８】
ＳｏＣ３２０は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ（ここではＳｏＣ３２０）のＦＢ出力を、電源ＩＣ１１０に接続する。
【００７９】
図１１は、電位制御回路３２５の構成例を示す回路図である。図９と同一構成部分には同一番号を付して重複箇所の説明を省略する。
【００８０】
図１１に示すように、電位制御回路３２５は、Ａ／Ｄコンバータ１３１、演算部３２６、デコーダ１３２、及びＦＢ_out出力部１３３を備える。
【００８１】
演算部３２６には、Ａ／Ｄ変換された要求電圧、センサ２２１からの信号、及びＳｏＣ状態信号が入力される。ＳｏＣ状態は、例えば、稼働中／待機中、起動前／起動後、及び動作周波数などがある。
【００８２】
演算部３２６は、Ａ／Ｄ変換された要求電圧と、センサ２２１からの信号と、ＳｏＣ状態信号を基に、前記アナログ制御信号の電位を生成する演算を行う。例えば、演算部３２６は、ＳｏＣ状態が、稼働中／待機中、又は起動前／起動後であるか、あるいは動作周波数に応じて、内部配線１２４（図１０参照）の電位の重み付けを制御する。
【００８３】
なお、ＳｏＣ状態による電位制御を、センサ２２１のない実施の形態１と組み合わせてもよい。
【００８４】
（実施の形態４）
図１２は、本発明の実施の形態４に係るマルチＳｏＣを備える電子機器の構成を示すブロック図である。本実施の形態の説明に当り、図４及び図８と同一構成部分には同一番号を付して重複箇所の説明を省略する。
【００８５】
図１２に示すように、電子機器４００は、電源ＩＣ１１０と、電子回路基板上に搭載されたＳｏＣ＃０〜２を備える。
【００８６】
ＳｏＣ＃０〜２は、ＳｏＣ２２０（図８参照）と同一構成を採る。ＳｏＣ＃０〜２は、ＳｏＣ３２０（図１０参照）であってもよい。
【００８７】
図１２では、ＳｏＣ＃０〜２は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０のＦＢ出力端子ＦＢ_outを電源ＩＣ１１０に接続している。ここでは、図示しないＳｏＣ＃３の第２の端子（ＦＢ_out）が、ＳｏＣ＃２の第３の端子（ＦＢ_in）にカスケード接続され、ＳｏＣ＃２の第２の端子（ＦＢ_out）が、ＳｏＣ＃１の第３の端子（ＦＢ_in）にカスケード接続されている。そして、ＳｏＣ＃１の第２の端子（ＦＢ_out）が、最終段のＳｏＣ＃０の第３の端子（ＦＢ_in）にカスケード接続され、ＳｏＣ＃０の第２の端子（ＦＢ_out）が、電源ＩＣ１１０に接続されている。
【００８８】
以下、上述のように構成された電子機器４００の半導体集積回路の電位制御について説明する。
【００８９】
本実施の形態の電子機器４００は、カスケード接続の前段のＳｏＣに含まれる電位制御回路において、第３の端子から入力される制御信号の重みが低く設定されており、カスケード接続の後段のＳｏＣに含まれる電位制御回路において、第３の端子から入力される制御信号の重みが高く設定されている。例えば、図１２のＳｏＣ＃１に着目した場合、カスケード接続の前段のＳｏＣ＃２に含まれる電位制御回路２２５（図８参照）は、第３の端子（ＦＢ_in）から入力される制御信号の重みを低く設定する。また、カスケード接続の後段（この場合、最終段）のＳｏＣ＃０に含まれる電位制御回路２２５は、第３の端子（ＦＢ_in）から入力される制御信号の重みを高く設定する。
【００９０】
次に、「全チップの要求電圧の平均値を採用する」という実装方法を採用した場合を例に採り、電位制御の具体例について説明する。
【００９１】
まず、図１２ａ．に示すように、１段目のＳｏＣ（ＳｏＣ＃２）の電位制御回路２２５は、内蔵のＳｏＣのセンサ２２１（図８参照）の要求電圧が１．０Ｖ、第３の端子（ＦＢ_in）の要求電圧が０％の場合、第３の端子（ＦＢ_in）の重み０％で処理する。すなわち、カスケードの前段のＳｏＣ＃２の第３の端子（ＦＢ_in）の重みが最も低くなるように処理する。
【００９２】
次いで、図１２ｂ．に示すように、カスケード接続された、１段目のＳｏＣ（ＳｏＣ＃２）の第２の端子（ＦＢ_out）から２段目のＳｏＣ（ＳｏＣ＃１）の第３の端子（ＦＢ_in）に、１段目のＳｏＣ（ＳｏＣ＃２）の要求電圧：１．０Ｖが出力される。
【００９３】
次いで、図１２ｃ．に示すように、２段目のＳｏＣ（ＳｏＣ＃１）の電位制御回路２２５は、内蔵のＳｏＣのセンサ２２１（図８参照）の要求電圧が１．１Ｖ、第３の端子（ＦＢ_in）の要求電圧が１．０％の場合、第３の端子（ＦＢ_in）の重み５０％で処理する。すなわち、１段目のＳｏＣ（ＳｏＣ＃２）よりもカスケードの後段のＳｏＣ＃１は、第３の端子（ＦＢ_in）から入力される制御信号の重みを高くするように処理する。
【００９４】
次いで、図１２ｄ．に示すように、カスケード接続された、２段目のＳｏＣ（ＳｏＣ＃１）の第２の端子（ＦＢ_out）から３段目のＳｏＣ（ＳｏＣ＃０）の第３の端子（ＦＢ_in）に、２段目のＳｏＣ（ＳｏＣ＃２）の要求電圧：１．０５Ｖがカスケード接続される。上記要求電圧：１．０５Ｖは、第３の端子（ＦＢ_in）の要求電圧が、重み５０％で処理された要求電圧である。
【００９５】
次いで、図１２ｅ．に示すように、３段目（ここでは最終段）のＳｏＣ（ＳｏＣ＃０）の電位制御回路２２５は、内蔵のＳｏＣのセンサ２２１（図８参照）の要求電圧が１．１Ｖ、第３の端子（ＦＢ_in）の要求電圧が１．０５％の場合、第３の端子（ＦＢ_in）の重み６７％で処理する。すなわち、２段目のＳｏＣ（ＳｏＣ＃１）よりもカスケードの後段のＳｏＣ＃０は、第３の端子（ＦＢ_in）から入力される制御信号の重みを高くするように処理する。
【００９６】
次いで、図１２ｆ．に示すように、カスケード接続された、３段目のＳｏＣ（ＳｏＣ＃０）の第２の端子（ＦＢ_out）から電源ＩＣ１１０に、最終的な要求電圧：１．０６７Ｖを出力する。上記最終的な要求電圧：１．０６７Ｖは、３チップの要求電圧の平均である。
【００９７】
（実施の形態５）
図１３は、本発明の実施の形態５に係るマルチＳｏＣを備える電子機器の構成を示すブロック図である。本実施の形態の説明に当り、図４及び図８と同一構成部分には同一番号を付して重複箇所の説明を省略する。
【００９８】
図１３に示すように、電子機器５００は、電源ＩＣ１１０と、電子回路基板上に搭載されたＳｏＣ＃０〜２を備える。
【００９９】
ＳｏＣ＃０〜２は、ＳｏＣ２２０（図８参照）と同一構成を採る。ＳｏＣ＃０〜２は、ＳｏＣ３２０（図１０参照）であってもよい。
【０１００】
図１３では、ＳｏＣ＃０〜２は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０のＦＢ出力端子ＦＢ_outを電源ＩＣ１１０に接続している。ここでは、図示しないＳｏＣ＃３の第２の端子（ＦＢ_out）が、ＳｏＣ＃２の第３の端子（ＦＢ_in）にカスケード接続され、ＳｏＣ＃２の第２の端子（ＦＢ_out）が、ＳｏＣ＃１の第３の端子（ＦＢ_in）にカスケード接続されている。そして、ＳｏＣ＃１の第２の端子（ＦＢ_out）が、最終段のＳｏＣ＃０の第３の端子（ＦＢ_in）にカスケード接続され、ＳｏＣ＃０の第２の端子（ＦＢ_out）が、電源ＩＣ１１０に接続されている。
【０１０１】
以下、「全チップの要求電圧のうち、最も高い値を採用する」という実装方法を採用した場合を例に採り、電位制御の具体例について説明する。
【０１０２】
本実施の形態の電子機器５００は、省電力状態に遷移しているＳｏＣに含まれる電位制御回路において、ＳｏＣ内に搭載されたセンサ２２１（図８参照）からの信号の重みが低く設定されている。
【０１０３】
図１３では、１段目のＳｏＣ（ＳｏＣ＃２）及び２段目のＳｏＣ（ＳｏＣ＃１）が稼動中、３段目のＳｏＣ（ＳｏＣ＃０）が省電力状態に遷移中であるとする。
【０１０４】
本実施の形態では、「全チップの要求電圧のうち、最も高い値を採用する」場合、稼動中のＳｏＣのセンサ２２１の要求電圧を選択対象とし、かつこれらの要求電圧のうち、最も高い値を採用する。また、稼動中のＳｏＣの第３の端子（ＦＢ_in）の要求電圧は、無視する。但し、第３の端子（ＦＢ_in）の要求電圧の無視は、ＳｏＣのセンサ２２１の要求電圧を採用した結果としての無視である。ＳｏＣのセンサ２２１の要求電圧と第３の端子（ＦＢ_in）の要求電圧とのいずれを採用／無視するかは、両者の大小比較により決定してもよい。あるいは、稼動中のＳｏＣは、第３の端子（ＦＢ_in）の要求電圧を無視してセンサ２２１の要求電圧を採用し、センサ２２１の要求電圧のうち最も高い要求電圧を設定する態様でもよい。
【０１０５】
まず、図１３ａ．に示すように、稼動中の１段目のＳｏＣ（ＳｏＣ＃２）の電位制御回路２２５は、内蔵のＳｏＣのセンサ２２１（図８参照）の要求電圧：１．０Ｖを採用し、第３の端子（ＦＢ_in）の要求電圧を無視する。
【０１０６】
次いで、図１３ｂ．に示すように、カスケード接続された、１段目のＳｏＣ（ＳｏＣ＃２）の第２の端子（ＦＢ_out）から２段目のＳｏＣ（ＳｏＣ＃１）の第３の端子（ＦＢ_in）に、１段目のＳｏＣ（ＳｏＣ＃２）の要求電圧：１．０Ｖが出力される。
【０１０７】
次いで、図１３ｃ．に示すように、稼動中の２段目のＳｏＣ（ＳｏＣ＃１）の電位制御回路２２５は、内蔵のＳｏＣのセンサ２２１（図８参照）の要求電圧：１．１Ｖを採用し、第３の端子（ＦＢ_in）の要求電圧：１．０Ｖを無視する。
【０１０８】
次いで、図１３ｄ．に示すように、カスケード接続された、２段目のＳｏＣ（ＳｏＣ＃１）の第２の端子（ＦＢ_out）から３段目のＳｏＣ（ＳｏＣ＃１）の第３の端子（ＦＢ_in）に、２段目のＳｏＣ（ＳｏＣ＃１）の要求電圧：１．１Ｖが出力される。上記要求電圧：１．１Ｖは、稼動中の１段目のＳｏＣ（ＳｏＣ＃２）と２段目のＳｏＣ（ＳｏＣ＃１）のセンサ２２１の要求電圧のうち最も高い要求電圧である。
【０１０９】
次いで、図１３ｅ．に示すように、３段目（ここでは最終段）のＳｏＣ（ＳｏＣ＃０）は省電力状態に遷移中である。省電力状態に遷移中の３段目のＳｏＣ（ＳｏＣ＃０）の電位制御回路２２５は、内蔵のＳｏＣのセンサ２２１（図８参照）の要求電圧：１．２Ｖを無視し、第３の端子（ＦＢ_in）の要求電圧：１．１Ｖを採用する。
【０１１０】
次いで、図１３ｆ．に示すように、カスケード接続された、３段目のＳｏＣ（ＳｏＣ＃０）の第２の端子（ＦＢ_out）から電源ＩＣ１１０に、最終的な要求電圧：１．１Ｖを出力する。上記最終的な要求電圧：１．１Ｖは、省電力状態のチップを除く、最も高い要求電圧である。
【０１１１】
（実施の形態６）
図１４は、本発明の実施の形態６に係るマルチＳｏＣを備える電子機器の構成を示すブロック図である。本実施の形態の説明に当り、図４及び図８と同一構成部分には同一番号を付して重複箇所の説明を省略する。
【０１１２】
図１４に示すように、電子機器６００は、電源ＩＣ１１０と、電子回路基板上に搭載されたＳｏＣ＃０〜２を備える。
【０１１３】
ＳｏＣ＃０〜２は、ＳｏＣ２２０（図８参照）と同一構成を採る。ＳｏＣ＃０〜２は、ＳｏＣ３２０（図１０参照）であってもよい。
【０１１４】
図１４では、ＳｏＣ＃０〜２は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０のＦＢ出力端子ＦＢ_outを電源ＩＣ１１０に接続している。ここでは、図示しないＳｏＣ＃３の第２の端子（ＦＢ_out）が、ＳｏＣ＃２の第３の端子（ＦＢ_in）にカスケード接続され、ＳｏＣ＃２の第２の端子（ＦＢ_out）が、ＳｏＣ＃１の第３の端子（ＦＢ_in）にカスケード接続されている。そして、ＳｏＣ＃１の第２の端子（ＦＢ_out）が、最終段のＳｏＣ＃０の第３の端子（ＦＢ_in）にカスケード接続され、ＳｏＣ＃０の第２の端子（ＦＢ_out）が、電源ＩＣ１１０に接続されている。
【０１１５】
以下、「全チップの要求電圧のうち、最も高い値を採用する」という実装方法を採用した場合を例に採り、電位制御の具体例について説明する。
【０１１６】
本実施の形態の電子機器６００は、電子機器６００に電源が投入された直後は、カスケード接続の前段のＳｏＣに含まれる電位制御回路において、第３の端子から入力されるアナログ制御信号の電位の重みが低く設定されている。
【０１１７】
図１４では、３段目のＳｏＣ（ＳｏＣ＃０）が最初に起動し、２段目のＳｏＣ（ＳｏＣ＃１）が２番目に起動し、１段目のＳｏＣ（ＳｏＣ＃２）が３番目に起動するとする。
【０１１８】
まず、図１４ａ．に示すように、３番目に起動した１段目のＳｏＣ（ＳｏＣ＃２）の電位制御回路２２５は、内蔵のＳｏＣのセンサ２２１（図８参照）の要求電圧：１．２Ｖを採用し、第３の端子（ＦＢ_in）の要求電圧を無視する。
【０１１９】
ここで、実際には、センサ２２１からの要求電圧は、刻々変化するが、簡単のために一定値としている（以下同様）。
【０１２０】
次いで、図１４ｂ．に示すように、カスケード接続された、１段目のＳｏＣ（ＳｏＣ＃２）の第２の端子（ＦＢ_out）から２段目のＳｏＣ（ＳｏＣ＃１）の第３の端子（ＦＢ_in）に、１段目のＳｏＣ（ＳｏＣ＃２）の要求電圧：１．２Ｖが出力される。
【０１２１】
次いで、図１４ｃ．に示すように、２番目に起動した２段目のＳｏＣ（ＳｏＣ＃１）の電位制御回路２２５は、第３の端子（ＦＢ_in）の要求電圧を、起動直後は無視し、その後、１段目のＳｏＣ（ＳｏＣ＃２）の要求電圧：１．２Ｖを受けて第３の端子（ＦＢ_in）の要求電圧：１．２Ｖとする。また、２段目のＳｏＣ（ＳｏＣ＃１）のセンサ２２１（図８参照）の要求電圧：１．１Ｖである。
【０１２２】
次いで、図１４ｄ．に示すように、カスケード接続された、２段目のＳｏＣ（ＳｏＣ＃１）の第２の端子（ＦＢ_out）から３段目（ここでは最終段）のＳｏＣ（ＳｏＣ＃０）の第３の端子（ＦＢ_in）に、２段目のＳｏＣ（ＳｏＣ＃１）の要求電圧：１．２Ｖが出力される。上記要求電圧：１．２Ｖは、２段目のＳｏＣ（ＳｏＣ＃１）のセンサ２２１の要求電圧：１．１Ｖより高い、起動後の第３の端子（ＦＢ_in）の要求電圧：１．２Ｖである。
【０１２３】
次いで、図１４ｅ．に示すように、１番目に起動した３段目（ここでは最終段）のＳｏＣ（ＳｏＣ＃０）の電位制御回路２２５は、第３の端子（ＦＢ_in）の要求電圧を、起動直後は無視し、その後、２段目のＳｏＣ（ＳｏＣ＃１）の要求電圧：１．１Ｖを受けて第３の端子（ＦＢ_in）の要求電圧：１．１Ｖに、さらに１段目のＳｏＣ（ＳｏＣ＃２）の要求電圧：１．１Ｖを受けて第３の端子（ＦＢ_in）の要求電圧：１．２Ｖとする。また、３段目のＳｏＣ（ＳｏＣ＃０）のセンサ２２１（図８参照）の要求電圧：１．０Ｖである。
【０１２４】
次いで、図１４ｆ．に示すように、カスケード接続された、３段目のＳｏＣ（ＳｏＣ＃０）の第２の端子（ＦＢ_out）から電源ＩＣ１１０に、最終的な要求電圧：１．２Ｖを出力する。上記最終的な要求電圧：１．２Ｖは、起動直後を除く、起動後の全チップの要求電圧のうち、最も高い要求電圧である。
【０１２５】
以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。
【０１２６】
本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。
【０１２７】
また、上記各実施の形態では、半導体集積回路、電子機器及びマルチチップ半導体パッケージという名称を用いたが、これは説明の便宜上であり、電源制御装置、電源装置システム、半導体パッケージ等であってもよいことは勿論である。また、電位制御回路は、フィードバック処理部と呼称してもよい。
【０１２８】
また、上記半導体集積回路を構成する各部、例えば電位制御回路、デコーダの種類、その数及び接続方法などはどのようなものでもよい。
【産業上の利用可能性】
【０１２９】
本発明に係る半導体集積回路、電子機器及びマルチチップ半導体パッケージは、比較的簡単な構成でありながらも動的でかつ高分解能の電圧制御が可能であるため、細かな電圧制御や低コスト化が求められる各種電子機器等に有用である。
【符号の説明】
【０１３０】
１００，２００，３００，４００，５００，６００ 電子機器
１１０ 電源ＩＣ（電源装置）
１２０，２２０，３２０ ＳｏＣ（半導体集積回路）
１２１ 第１の端子
１２２ 第２の端子（ＦＢ_out）
１２３ 第３の端子（ＦＢ_in）
１２４ 内部配線
１２５，２２５，３２５ 電位制御回路
１２６ 内部回路
１３１ Ａ／Ｄコンバータ
１３２ デコーダ
１３３ ＦＢ_out出力部
１５０，１６０ マルチチップ半導体パッケージ
１５１，１６１ 電子回路基板
１５１Ａ，１６１Ａ，１７１Ａ 配線層
１７１ ＬＳＩチップ
２２１ センサ
２２６，３２６ 演算部
【特許請求の範囲】
【請求項１】
アナログ制御信号に応じた大きさの電圧を生成する電源装置から出力される電源電圧で動作する半導体集積回路であって、
前記電源電圧を受ける第１の端子と、
前記第１の端子に接続され、内部の各部に前記電源電圧を分配する内部配線と、
前記アナログ制御信号を出力する第２の端子と、
前記アナログ制御信号を入力する第３の端子と、
前記第３の端子から入力されるアナログ制御信号の電位と、前記内部配線の電位とに基づいて、前記第２の端子から出力する前記アナログ制御信号を生成する電位制御回路と、
を備える半導体集積回路。
【請求項２】
温度センサ、遅延センサ、又はプロセスセンサを含むセンサを備え、
前記電位制御回路は、前記センサの信号に基づいて、前記第２の端子から出力する前記アナログ制御信号を生成する、請求項１に記載の半導体集積回路。
【請求項３】
前記電位制御回路は、前記第２の端子から出力する前記アナログ制御信号の電位に、重み付けを行う、請求項１に記載の半導体集積回路。
【請求項４】
請求項１に記載の複数の半導体集積回路を、電子回路基板上に搭載した電子機器であって、
前段の前記半導体集積回路の前記第２の端子を、後段の前記半導体集積回路の前記第３の端子にカスケード接続し、
最終段の前記半導体集積回路の前記第２の端子を、前記電源装置に接続する電子機器。
【請求項５】
前段の前記半導体集積回路の前記電位制御回路は、前記第３の端子から入力される前記アナログ制御信号の電位の重みを低く設定し、
後段の半導体集積回路の前記電位制御回路は、前記第３の端子から入力される前記アナログ制御信号の電位の重みを高く設定する、請求項４に記載の電子機器。
【請求項６】
省電力状態に遷移中の前記半導体集積回路の前記電位制御回路は、前記第３の端子から入力される前記アナログ制御信号の電位の重みを低く設定する、請求項４に記載の電子機器。
【請求項７】
電源投入直後の前記半導体集積回路の前記電位制御回路は、前記第３の端子から入力される前記アナログ制御信号の電位の重みを低く設定する、請求項４に記載の電子機器。
【請求項８】
前記半導体集積回路は、温度センサ、遅延センサ、又はプロセスセンサを含むセンサを備え、
前記電位制御回路は、前記電源電圧又は前記センサ出力が安定してから、他チップの要求電圧を参照する、請求項４に記載の電子機器。
【請求項９】
最終段の前記半導体集積回路の前記電位制御回路は、全チップの要求電圧の平均値を採用する、請求項４に記載の電子機器。
【請求項１０】
最終段の前記半導体集積回路の前記電位制御回路は、全チップの要求電圧のうち、最も高い値を採用する、請求項４に記載の電子機器。
【請求項１１】
請求項１記載の複数の半導体集積回路を、１つの半導体パッケージ内に集積されたマルチチップ半導体パッケージであって、
前段の前記半導体集積回路の前記第２の端子を、後段の前記半導体集積回路の前記第３の端子にカスケード接続する、マルチチップ半導体パッケージ。
【請求項１】
アナログ制御信号に応じた大きさの電圧を生成する電源装置から出力される電源電圧で動作する半導体集積回路であって、
前記電源電圧を受ける第１の端子と、
前記第１の端子に接続され、内部の各部に前記電源電圧を分配する内部配線と、
前記アナログ制御信号を出力する第２の端子と、
前記アナログ制御信号を入力する第３の端子と、
前記第３の端子から入力されるアナログ制御信号の電位と、前記内部配線の電位とに基づいて、前記第２の端子から出力する前記アナログ制御信号を生成する電位制御回路と、
を備える半導体集積回路。
【請求項２】
温度センサ、遅延センサ、又はプロセスセンサを含むセンサを備え、
前記電位制御回路は、前記センサの信号に基づいて、前記第２の端子から出力する前記アナログ制御信号を生成する、請求項１に記載の半導体集積回路。
【請求項３】
前記電位制御回路は、前記第２の端子から出力する前記アナログ制御信号の電位に、重み付けを行う、請求項１に記載の半導体集積回路。
【請求項４】
請求項１に記載の複数の半導体集積回路を、電子回路基板上に搭載した電子機器であって、
前段の前記半導体集積回路の前記第２の端子を、後段の前記半導体集積回路の前記第３の端子にカスケード接続し、
最終段の前記半導体集積回路の前記第２の端子を、前記電源装置に接続する電子機器。
【請求項５】
前段の前記半導体集積回路の前記電位制御回路は、前記第３の端子から入力される前記アナログ制御信号の電位の重みを低く設定し、
後段の半導体集積回路の前記電位制御回路は、前記第３の端子から入力される前記アナログ制御信号の電位の重みを高く設定する、請求項４に記載の電子機器。
【請求項６】
省電力状態に遷移中の前記半導体集積回路の前記電位制御回路は、前記第３の端子から入力される前記アナログ制御信号の電位の重みを低く設定する、請求項４に記載の電子機器。
【請求項７】
電源投入直後の前記半導体集積回路の前記電位制御回路は、前記第３の端子から入力される前記アナログ制御信号の電位の重みを低く設定する、請求項４に記載の電子機器。
【請求項８】
前記半導体集積回路は、温度センサ、遅延センサ、又はプロセスセンサを含むセンサを備え、
前記電位制御回路は、前記電源電圧又は前記センサ出力が安定してから、他チップの要求電圧を参照する、請求項４に記載の電子機器。
【請求項９】
最終段の前記半導体集積回路の前記電位制御回路は、全チップの要求電圧の平均値を採用する、請求項４に記載の電子機器。
【請求項１０】
最終段の前記半導体集積回路の前記電位制御回路は、全チップの要求電圧のうち、最も高い値を採用する、請求項４に記載の電子機器。
【請求項１１】
請求項１記載の複数の半導体集積回路を、１つの半導体パッケージ内に集積されたマルチチップ半導体パッケージであって、
前段の前記半導体集積回路の前記第２の端子を、後段の前記半導体集積回路の前記第３の端子にカスケード接続する、マルチチップ半導体パッケージ。
【図１】
【図２】
【図３】
【図４】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図５】
【図６】
【公開番号】特開２０１３−７８２２０（Ｐ２０１３−７８２２０Ａ）
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願番号】特願２０１１−２１７１６４（Ｐ２０１１−２１７１６４）
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]