昇圧回路
【課題】損失を抑制すると共により迅速に昇圧を行なう。
【解決手段】チャージポンプ２０からの出力電圧ＶＣがトリガ電圧を超えると、スイッチ７０がオンし、クロック信号供給回路３０は出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓをチャージポンプ２０に出力し、クロック信号供給回路４０は出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓを用いてクロック信号ＣＫｃａｐ，ＣＫＢｃａｐを生成してチャージポンプ２０に出力し、チャージポンプ２０では、各トランジスタのゲートへ出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓが供給され、各キャパシタの他端へ立ち上がり時間の小さいクロック信号ＣＫｃａｐ，ＣＫＢｃａｐが供給される。これにより、昇圧回路１０全体の損失を抑制すると共により迅速に出力電圧ＶＣを目標出力電圧に昇圧することができる。
【解決手段】チャージポンプ２０からの出力電圧ＶＣがトリガ電圧を超えると、スイッチ７０がオンし、クロック信号供給回路３０は出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓをチャージポンプ２０に出力し、クロック信号供給回路４０は出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓを用いてクロック信号ＣＫｃａｐ，ＣＫＢｃａｐを生成してチャージポンプ２０に出力し、チャージポンプ２０では、各トランジスタのゲートへ出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓが供給され、各キャパシタの他端へ立ち上がり時間の小さいクロック信号ＣＫｃａｐ，ＣＫＢｃａｐが供給される。これにより、昇圧回路１０全体の損失を抑制すると共により迅速に出力電圧ＶＣを目標出力電圧に昇圧することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路に関し、詳しくは、入力電圧を予め定められた目標電圧に昇圧して出力する昇圧回路に関する。
【背景技術】
【０００２】
従来、この種の昇圧回路としては、ゲートとドレインとが接続され直列接続された複数のＭＯＳトランジスタと、ＭＯＳトランジスタ同士の接続点に一端が接続された複数のコンデンサと、コンデンサの他端に交互に逆相のクロックパルスを供給すると共にＭＯＳトランジスタのゲートに交互に逆相のクロックパルスを供給するクロックドライバーとを備えるものが提案されている（例えば、特許文献１参照）。この昇圧回路では、ＭＯＳトランジスタの高電圧側のソースまたはドレインの電圧を電源電圧として作動しクロックパルスの振幅を大きくするレベルシフト回路を各ＭＯＳトランジスタ毎に設け、こうしたレベルシフト回路を介して各ＭＯＳトランジスタのゲートに比較的大きな振幅のクロックパルスを供給することにより、ＭＯＳトランジスタの駆動力を向上させている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３３００６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の昇圧回路では、入力電圧が低いと、昇圧動作を開始した直後は、ＭＯＳトランジスタの高電圧側のソースまたはドレインの電圧が低いため、レベルシフト回路から出力されるパルスの電圧が低くなってしまう。こうした低電圧のパルスを用いてＭＯＳトランジスタをスイッチングさせると、ＭＯＳトランジスタのオン抵抗が高いためスイッチング損失が増加して回路全体の損失が増加したり、迅速に昇圧することができなくなったりする。また、ＭＯＳトランジスタのゲートに供給するクロックパルスを生成する手法として発振器を用いることが考えられるが、発振器の電源電圧が低いとクロック周波数が低くなってしまう。
【０００５】
本発明の昇圧回路は、損失を抑制すると共により迅速に昇圧を行なうことを主目的とする。
【課題を解決するための手段】
【０００６】
本発明の昇圧回路は、上述の主目的を達成するために以下の手段を採った。
【０００７】
本発明の昇圧回路は、
入力電圧を予め定められた目標電圧に昇圧して出力する昇圧回路であって、
直列に接続されたｎ個（ｎは、１以上の自然数）の整流素子と、前記整流素子に並列に接続されたｎ個のゲート型の第１トランジスタと、直列に接続されたｍ個（ｍは、１以上の自然数）のゲート型の第２トランジスタと、（ｎ＋ｍ）個のキャパシタと、を有し、前記ｎ個の整流素子のうち始端の整流素子には前記入力電圧が供給され、前記ｎ個の整流素子のうち終端の整流素子には前記ｍ個の第２トランジスタのうち始端の第２トランジスタが接続され、前記（ｎ＋ｍ）個のキャパシタは一端が前記第１トランジスタ同士の接続点および前記第１トランジスタと第２トランジスタとの接続点および前記第２トランジスタ同士の接続点および前記ｍ個の第２トランジスタのうち終端の第２トランジスタの接続点に個別に接続され、前記ｍ個の第２トランジスタのうち終端の第２トランジスタから電圧を出力するチャージポンプ回路と、
前記チャージポンプ回路から出力された出力電圧を電源として作動し、前記接地電圧から前記出力電圧までの振幅の大振幅クロック信号および前記大振幅クロック信号と逆相のクロック信号を生成し、予め定められた第１の論理電圧の制御信号が入力されたときには前記第１トランジスタのゲートへ前記第１トランジスタをオフする電圧の信号を供給すると共に前記第２トランジスタのゲートへ前記第２トランジスタをオンする電圧の信号を供給し、前記第１の論理電圧と異なる第２の論理電圧の制御信号が入力されたときには前記第１トランジスタのゲートおよび前記第２トランジスタのゲートへ前記整流素子の始端側から順に前記大振幅クロック信号および前記大振幅クロック信号と逆相のクロック信号を交互に供給する第１クロック信号供給回路と、
前記第１クロック信号供給回路からの大振幅クロック信号と前記入力電圧までの振幅の仮クロック信号から小振幅クロック信号および前記小振幅クロック信号と逆相のクロック信号を生成し、前記（ｎ＋ｍ）個のキャパシタの各々の他端へ前記整流素子の始端側から順に前記小振幅クロック信号および前記小振幅クロック信号と逆相のクロック信号を交互に供給する第２クロック信号供給回路と、
前記チャージポンプ回路からの出力が入力され、前記チャージポンプ回路から出力された出力電圧が予め定められた切換用電圧未満であるときには前記第１の論理電圧の制御信号を前記第１クロック信号供給回路に出力し、前記出力電圧が前記前記切換用電圧以上であるときには前記第２の論理電圧の制御信号を前記第１クロック信号供給回路に出力する制御信号出力回路と、
を備えることを要旨とする。
【０００８】
この本発明の昇圧回路では、チャージポンプ回路から出力された出力電圧が予め定められた切換用電圧未満であるときには第１の論理電圧の制御信号が制御信号出力回路から第１クロック信号供給回路に出力される。第１の論理電圧の制御信号が入力された第１クロック信号供給回路は、第１トランジスタのゲートへ第１トランジスタをオフする電圧の信号を供給すると共に第２トランジスタのゲートへ第２トランジスタをオンする電圧の信号を供給し、第２クロック信号供給回路は、第１クロック信号供給回路からの大振幅クロック信号と入力電圧までの振幅の仮クロック信号から小振幅クロック信号を生成し、（ｎ＋ｍ）個のキャパシタの各々の他端へ整流素子の始端側から順に小振幅クロック信号および小振幅クロック信号と逆相のクロック信号とを交互に供給する。チャージポンプ回路では、第１トランジスタがオフすると共に第２トランジスタがオンした状態で、（ｎ＋ｍ）個のキャパシタの各々の他端へ整流素子の始端側から順に接地電圧から入力電圧までの振幅の小振幅クロック信号および小振幅クロック信号と逆相のクロック信号とが交互に供給されることにより、整流素子による電流で昇圧が行なわれる。これにより、第１トランジスタのゲートや第２トランジスタのゲートにクロック信号を印加せずに出力電圧を昇圧することができ、昇圧回路全体の損失を抑制することができる。また、出力電圧が切換用電圧以上であるときには第１の論理電圧と異なる第２の論理電圧の制御信号が制御信号出力回路から第１クロック信号供給回路に出力される。第２の論理電圧の制御信号が入力された第１クロック信号供給回路は、第１トランジスタのゲートおよび第２トランジスタのゲートへ整流素子の始端側から順に大振幅クロック信号および大振幅クロック信号と逆相のクロック信号を交互に供給し、第２クロック信号供給回路は、第１クロック信号供給回路からの大振幅クロック信号と入力電圧までの振幅の仮クロック信号から小振幅クロック信号および小振幅クロック信号と逆相のクロック信号を生成し、（ｎ＋ｍ）個のキャパシタの各々の他端へ整流素子の始端側から順に小振幅クロック信号および小振幅クロック信号と逆相のクロック信号とを交互に供給する。チャージポンプ回路では、第１トランジスタのゲートおよび第２トランジスタのゲートへ整流素子の始端側から順に大振幅クロック信号および大振幅クロック信号と逆相のクロック信号が交互に供給されると共に（ｎ＋ｍ）個のキャパシタの他端へ整流素子の始端側から順に大振幅クロック信号および大振幅クロック信号と逆相のクロック信号とが交互に供給されることにより、出力電圧を昇圧することができる。このとき、第１トランジスタを大振幅クロック信号でスイッチングするから、第１トランジスタにより多くの電流を流すことができ、より迅速に出力電圧を昇圧することができる。また、第２クロック信号供給回路は、第１クロック信号供給回路からの大振幅クロック信号と入力電圧までの振幅の仮クロック信号から小振幅クロック信号を生成するから、立ち上がり時間の小さい小振幅クロック信号および小振幅クロック信号と逆相のクロック信号を生成することができ、回路全体の損失を抑制することができる。これにより、昇圧回路全体の損失を抑制すると共により迅速に出力電圧を所定の高電圧に昇圧することができる。ここで、「切換用電圧」は、制御信号出力回路がＭＯＳトランジスタから構成される回路である場合にはＭＯＳトランジスタの閾値電圧より高い電圧として予め定めたトリガ電圧であるものとすることもできるし、入力電圧を制御信号出力回路に入力するものとして入力電圧程度の電圧であるものとすることもできる。
【０００９】
こうした本発明の昇圧回路において、前記第２クロック信号供給回路は、入力電圧を電源として作動し前記仮クロック信号を生成する仮クロック信号生成回路を有する回路であるものとすることもできる。こうすれば、外部から小振幅クロック信号を供給することなく、昇圧回路を動作させることができる。この場合において、前記第１クロック信号供給回路は、前記チャージポンプ回路から出力された出力電圧を電源として作動する第１発振器を有し、前記第２クロック信号供給回路の仮クロック信号生成回路は、前記入力電圧を電源として作動する第２発振器を有するものとすることもできる。
【００１０】
また、本発明の昇圧回路において、前記ゲート型の第１トランジスタおよび前記ゲート型の第２トランジスタは、ＭＯＳＦＥＴであるものとすることもできる。
【００１１】
さらに、本発明の昇圧回路において、前記整流素子は、ゲートとドレインとが接続されており、ソースが隣の整流素子のゲートおよびドレインと接続されているゲート型のトランジスタであるものとすることもできる。一般に、昇圧回路をゲート型トランジスタから構成される集積回路に搭載する場合、製造プロセスの適合性を考慮すると、整流素子としてｐｎ接合のダイオードを用いるよりゲート型トランジスタを用いるほうプロセスの適合性がよく、容易に製造することができる。したがって、整流素子は、ゲートとドレインとが接続されており、ドレインが隣の整流素子のゲートおよびドレインと接続されているゲート型のトランジスタであるものとすることにより、容易に製造可能な昇圧回路を提供することができる。この場合において、前記整流素子は、ＭＯＳＦＥＴであるものとすることもできる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施例としての昇圧回路１０の構成の概略を示す回路図である。
【図２】チャージポンプ２０の構成の概略を示す回路図である。
【図３】動作スイッチ４６ａの構成の概略を示す回路である。
【図４】電圧検出器６２の構成を概略を示す回路図である。
【図５】出力電圧ＶＣがトリガ電圧Ｖｔｒｇ未満であるときのチャージポンプ２０の動きを示す説明図である。
【図６】出力電圧ＶＣがトリガ電圧Ｖｔｒｇ以上であるときのチャージポンプ２０の動きを示す説明図である。
【図７】各信号の時間変化を示すタイミングチャートの一例を示す説明図である。
【発明を実施するための形態】
【００１３】
次に、本発明を実施するための形態を実施例を用いて説明する。
【実施例】
【００１４】
図１は、本発明の一実施例としての昇圧回路１０の構成の概略を示す回路図である。昇圧回路１０は、複数のトランジスタとキャパシタから構成されたチャージポンプ２０と、スイッチ７０を介してチャージポンプ２０の出力に接続されチャージポンプ２０から出力された出力電圧ＶＣを電源電圧として作動しクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓを生成するクロック信号供給回路３０と、入力端子から入力された入力電圧ＶＩＮ（例えば、０．１Ｖ）を電源電圧として作動しクロック信号ＣＫｃａｐ，ＣＫＢｃａｐを生成するクロック信号供給回路４０と、出力電圧ＶＣが入力され出力電圧ＶＣに応じた制御信号ＳＦＢをクロック信号供給回路３０，４０，スイッチ７０に出力する制御信号出力回路６０と、チャージポンプ２０の出力と出力端子ＶＯＵＴとの接続および接続の解除を行なうスイッチ７４と、出力電圧ＶＣが入力され出力電圧ＶＣが昇圧回路１０の目標出力電圧Ｖｔａｇ（例えば、１．０Ｖ）以下であるときにはスイッチ７４をオフすると共に出力電圧ＶＣが目標出力電圧Ｖｔａｇを超えたときにはオンするようスイッチ７４を制御する制御回路７６とを備える。
【００１５】
チャージポンプ２０は、図２に示すように、隣り合ったトランジスタのソースとドレインとが接続されることにより互いに直列接続された５個のｎＭＯＳトランジスタＭＮ１〜ＭＮ５（以下、トランジスタＭＮ１〜ＭＮ５という）と、トランジスタＭＮ１〜ＭＮ５に並列に接続された５個のｎＭＯＳトランジスタＭＮ６〜ＭＮ１０（以下、トランジスタＭＮ６〜ＭＮ１０という）と、隣り合ったトランジスタのソースとドレインとが接続されることにより互いに直列接続されたトランジスタＭＰ１〜ＭＰ６（以下、トランジスタＭＰ１〜ＭＰ６という）と、１１個のキャパシタＣ１〜Ｃ１１とを備える。トランジスタＭＮ１〜ＭＮ５は、ゲートがドレインに接続されており、始端のトランジスタＭＮ１のドレインには入力電圧ＶＩＮが供給されている。トランジスタＭＰ１〜ＭＰ６のうち、始端のトランジスタＭＰ１のソースにはトランジスタＭＮ１〜ＭＮ５のうち終端のトランジスタＭＮ５のドレインが接続されている。キャパシタＣ１〜Ｃ５は、一端がそれぞれトランジスタＭＮ１〜ＭＮ５のソースに接続されており、キャパシタＣ６〜Ｃ１１は、一端がそれぞれトランジスタＭＰ１〜ＭＰ６のドレインに接続されている。トランジスタＭＰ６のドレインからは、出力電圧ＶＣが出力される。
【００１６】
クロック信号供給回路３０は、チャージポンプからの出力電圧ＶＣを電源電圧と作動し、奇数段のインバータからなる周知の発振器として構成された動作用発振器３２と、動作用発振器から出力されたクロック信号を増幅して出力電圧ＶＣの振幅のクロック信号を出力する駆動回路３４と、制御信号ＳＦＢが入力され制御信号ＳＦＢが論理ハイレベル（例えば、出力電圧ＶＣの２分の１の電圧以上の電圧）のときには駆動回路３４からの出力をクロック信号ＣＫｍｏｓとして出力すると共に制御信号ＳＦＢが論理ローレベル（例えば、出力電圧ＶＣの２分の１の電圧未満の電圧）のときにはクロック信号ＣＫｍｏｓを論理ローベルに固定して出力するセレクタ３６と、セレクタ３６から出力されたクロック信号ＣＫｍｏｓが入力されると共に入力されたクロック信号ＣＫｍｏｓを反転させてクロック信号ＣＫＢｍｏｓとして出力するインバータ３８と、インバータ３８から出力されたクロック信号ＣＫＢｍｏｓと制御信号ＳＦＢとが入力され制御信号ＳＦＢが論理ハイレベルのときにはクロック信号ＣＫＢｍｏｓをそのまま出力すると共に制御信号ＳＦＢが論理ローレベルのときにはクロック信号ＣＫＢｍｏｓを論理ローベルに固定して出力するセレクタ３９とを備える。クロック信号供給回路３０は、トランジスタＭＮ６〜ＭＮ１０のゲートにトランジスタＭＮ６側から順に交互にクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓを供給し、トランジスタＭＰ１〜ＭＰ６のゲートにトランジスタＭＰ１側から順に交互にクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓを供給する。
【００１７】
クロック信号供給回路４０は、入力電圧ＶＩＮを電源電圧として作動し、奇数段のインバータからなる周知の発振器として構成された起動用発振器４２と、起動用発振器４２から出力されたクロック信号を増幅して入力電圧ＶＩＮの振幅のクロック信号を出力する駆動回路４４と、駆動回路４４からの出力と駆動回路３４からの出力とが入力されてクロック信号ＣＫｃａｐを生成して出力するセレクタ４６と、クロック信号ＣＫｃａｐが入力されると共に入力されたクロック信号ＣＫｃａｐを反転させてクロック信号ＣＫＢｃａｐとして出力するインバータ４８とを備える。クロック信号供給回路４０は、クロック信号ＣＫｃａｐ，ＣＫＢｃａｐをキャパシタＣ１〜Ｃ１１の他端にトランジスタＭＮ１側から順に交互に供給する。
【００１８】
セレクタ４６は、駆動回路３４からの出力と駆動回路４４から出力が入力される動作スイッチ４６ａを有する。動作スイッチ４６ａは、図３に示すように、電源電圧（入力電圧ＶＩＮ）が印加されるノードと接地との間に直列接続されたｎＭＯＳトランジスタＭＮ４６ｂおよびｐＭＯＳトランジスタＭＰ４６ｃ（以下、トランジスタＭＮ４６ｂ，ＭＰ４６ｃという）と、電源電圧が印加されるノードと接地との間に直列接続された２つのｎＭＯＳトランジスタＭＮ４６ｄ，４６ｅ（以下、トランジスタＭＮ４６ｄ，４６ｅという）とを有し、トランジスタＭＮ４６ｂとトランジスタＭＰ４６ｃとの接続点およびトランジスタＭＮ４６ｄとトランジスタＭＮ４６ｅとの接続点は互いに接続されている。トランジスタＭＮ４６ｂ，４６ｃのゲートには駆動回路４４からのクロック信号ＣＫｃａｐが入力され，トランジスタＭＮ４６ｄ，４６ｅのゲートには駆動回路３４からのクロック信号ＣＫｍｏｓが入力され、トランジスタＭＮ４６ｂとトランジスタＭＰ４６ｃとの接続点およびトランジスタＭＮ４６ｄとトランジスタＭＮ４６ｅとの接続点からクロック信号ＣＫｃａｐがチャージポンプ２０に出力される。こうした動作スイッチ４６ａでは、制御信号ＳＦＢが論理ローレベルであるときには、駆動回路３４からのＣＫｍｏｓが論理ローレベルに固定されているため、駆動回路４４から入力電圧ＶＩＮの振幅のクロック信号ＣＫｃａｐでトランジスタＭＮ４６ｂ，ＭＰ４６ｃとで構成されるインバータが駆動されてクロック信号ＣＫｃａｐが生成されて出力される。そして、制御信号ＳＦＢが論理ハイレベルであるときには、振幅が出力電圧ＶＯＵＴである駆動回路４４からのクロック信号ＣＫｍｏｓでトランジスタＭＮ４６ｄ，４６ｅのゲートが駆動されると共に駆動回路４４から入力電圧ＶＩＮの振幅のクロック信号ＣＫｃａｐでトランジスタＭＮ４６ｂ，ＭＰ４６ｃとで構成されるインバータが駆動されてクロック信号ＣＫｃａｐが生成される。制御信号ＳＦＢが論理ハイレベルであるときには、振幅が出力電圧ＶＯＵＴの比較的振幅の大きいクロック信号ＣＫｍｏｓでトランジスタＭＮ４６ｄ，４６ｅのゲートが駆動されるから、立ち上がり時間の小さいクロック信号ＣＬＫｃａｐ，ＣＬＫＢｃａｐを出力することができる。
【００１９】
制御信号出力回路６０は、出力電圧ＶＣを検出する電圧検出器６２を備える。図４は、電圧検出器６２の構成の概略を示す回路図である。電圧検出器６２は、図示するように、直列接続された３個のエンハンスメント型のｐＭＯＳトランジスタＭＰ６１〜ＭＰ６３（以下、トランジスタＭＰ６１〜ＭＰ６３という）を備える。始端のトランジスタＭＰ６１では、トランジスタＭＰ６２と接続されていないほうの一端（ソースまたはドレイン）には電源電圧ＶＤＤとして出力電圧ＶＣが印加されており、始端のトランジスタＭＰ６１とトランジスタＭＰ６２との接続点にはトランジスタＭＰ６１のゲートが接続されている。トランジスタＭＰ６２では、ゲートに接地電圧が印加されており、トランジスタＭＰ６２とトランジスタＭＰ６３との接続点にはトランジスタＭＰ６３のゲートが接続されていると共にトランジスタＭＰ６２と終端のトランジスタＭＰ６３との接続点からは制御信号ＳＦＢが出力される。トランジスタＭＰ６３のドレインには、接地電圧が印加されている。トランジスタＭＰ６３のゲート幅Ｗ６３をゲート長Ｌ６３で除して得られるトランジスタサイズＳ６３（＝Ｗ６３／Ｌ６３）は、電源電圧ＶＤＤをＭＯＳトランジスタＭＰ６１〜ＭＰ６３の閾値電圧より高い電圧として予め定めたトリガ電圧Ｖｔｒｇ（例えば、０．３Ｖなど）にしたときに、トランジスタＭＰ６２のソースとドレインとの間に流れるソース・ドレイン電流Ｉｐ６２とトランジスタＭＰ６３のソースとドレインとの間に流れるソース・ドレイン電流Ｉｐ６３とが等しくなるよう調整されている。こうして構成された制御信号出力回路６０では、トランジスタＭＰ６３のゲートとソースとが接続されているため、トランジスタＭＰ６３はソース・ドレイン電流Ｉｐ６３が微少な電流となるサブスレッショルド領域で動作する。したがって、電源電圧ＶＤＤ（出力電圧ＶＣ）がトリガ電圧Ｖｔｒｇ未満であるときには、ソース・ドレイン電流Ｉｐ６２がソース・ドレイン電流Ｉｐ６３未満となり論理ローレベルの制御信号ＳＦＢが出力され、電源電圧ＶＤＤ（出力電圧ＶＣ）がトリガ電圧Ｖｔｒｇ以上であるときにはソース・ドレイン電流Ｉｐ６２がソース・ドレイン電流Ｉｐ６３以上となり論理ハイレベルの制御信号ＳＦＢが出力される。
【００２０】
次に、こうして構成された昇圧回路１０の動作について説明する。図５は出力電圧ＶＣがトリガ電圧Ｖｔｒｇ未満であるときのチャージポンプ２０の動きを示す説明図であり、図６は出力電圧ＶＣがトリガ電圧Ｖｔｒｇ以上であるときのチャージポンプ２０の動きを示す説明図であり、図７は各信号の時間変化を示すタイミングチャートの一例を示す説明図である。チャージポンプ２０から出力された出力電圧ＶＣがトリガ電圧Ｖｔｒｇ未満であるときには、論理ローレベルの制御信号ＳＦＢが制御信号出力回路６０からクロック信号供給回路３０，４０、スイッチ７０に出力される。スイッチ７０は、こうした論理ローレベルの制御信号によりオフするよう制御される。
【００２１】
論理ローレベルの制御信号ＳＦＢが入力されたクロック信号供給回路３０は、論理ローベルに固定したクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓをチャージポンプ２０に出力する。
【００２２】
論理ローレベルの制御信号が入力されたクロック信号供給回路４０は、駆動回路４４からの入力電圧ＶＩＮのクロック信号からクロック信号ＣＫｃａｐおよびクロック信号ＣＫｃａｐと逆相の信号としてクロック信号ＣＫＢｃａｐを生成して出力する。
【００２３】
こうしたクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓ，ＣＫｃａｐ，ＣＫＢｃａｐが入力されたチャージポンプ２０では、図５，図７に示すように、トランジスタＭＮ６〜ＭＮ１０がオフすると共にトランジスタＭＰ１〜ＭＰ６がオンされた状態で、キャパシタＣ１〜Ｃ１１の各々の他端へトランジスタＭＮ１側から順に接地電圧から入力電圧までの振幅のクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓが交互に供給される（図７の時間ｔ１〜ｔ２の期間）。こうした動作により、出力電圧ＶＣを昇圧させることができる。
【００２４】
出力電圧ＶＣがトリガ電圧Ｖｔｒｇ以上になると、論理ハイレベルの制御信号ＳＦＢが制御信号出力回路６０からクロック信号供給回路３０，４０、スイッチ７０に出力される。スイッチ７０は、論理ハイレベルの制御信号ＳＦＢによりオンするよう制御される。
【００２５】
論理ハイレベルの制御信号が入力されたクロック信号供給回路３０は、クロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓを出力する。このとき、クロック信号供給回路３０には電源電圧（出力電圧ＶＣ）が供給されているから、クロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓの振幅は出力電圧ＶＣとなる。
【００２６】
論理ハイレベルの制御信号が入力されたクロック信号供給回路４０は、クロック信号供給回路３０の駆動回路３４および駆動回路４４からのクロック信号で動作スイッチ４６ａを駆動してクロック信号ＣＫｃａｐ，ＣＫＢｃａｐを生成して出力する。上述したように、立ち上がり時間の小さいクロック信号ＣＫｃａｐ，ＣＫＢｃａｐを出力することができる。
【００２７】
こうしたクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓ，ＣＫｃａｐ，ＣＫＢｃａｐが入力されたチャージポンプ２０では、図６，図７に示すように、トランジスタＭＮ６〜ＭＮ１０，ＭＰ１〜ＭＰ６のゲートへトランジスタＭＮ１側から順に出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓが交互に供給され、キャパシタＣ１〜Ｃ１１の他端へトランジスタＭＮ１側から順に立ち上がり時間の小さく入力電圧ＶＩＮの振幅のクロック信号ＣＫｃａｐ，ＣＫＢｃａｐが交互に供給される。こうした動作により、出力電圧ＶＣを目標出力電圧Ｖｔａｇまで昇圧することができる。このとき、トランジスタＭＮ６〜ＭＮ１０，ＭＰ１〜ＭＰ６を出力電圧ＶＣの振幅のクロック信号でスイッチングするから、トランジスタＭＮ６〜ＭＮ１０，ＭＰ１〜ＭＰ６により多くの電流を流すことができ、より迅速に出力電圧ＶＣを昇圧することができる（図７のｔ２以降の期間）。また、動作スイッチ４６ａを出力電圧ＶＣの比較的大きい振幅のクロック信号ＣＬＫｍｏｓで駆動すると共にキャパシタＣ１〜Ｃ１１を立ち上がり時間の小さいクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓで駆動するから、動作スイッチ４６ａのスイッチング損失を抑制して回路全体の損失を抑制することができる。したがって、昇圧回路１０全体の損失を抑制すると共により迅速に出力電圧ＶＣを目標出力電圧Ｖｔａｇに昇圧することができる。なお、出力電圧ＶＣが目標出力電圧Ｖｔａｇを超えたときには、制御回路７６がオンするようスイッチ７４を制御して、出力電圧を出力端子ＶＯＵＴから出力することができる。
【００２８】
以上説明した実施例の昇圧回路１０によれば、チャージポンプ２０から出力された出力電圧ＶＣがトリガ電圧Ｖｔｒｇ未満であるときには、論理ローレベルの制御信号ＳＦＢが制御信号出力回路６０からクロック信号供給回路３０，４０、スイッチ７０に出力されると共にスイッチ７０がオフするよう制御される。論理ローレベルの制御信号が入力されたクロック信号供給回路３０は、論理ローベルに固定したクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓをチャージポンプ２０に出力し、論理ローレベルの制御信号が入力されたクロック信号供給回路４０は、入力電圧ＶＩＮの振幅のクロック信号ＣＫｃａｐ，ＣＫＢｃａｐをチャージポンプ２０に出力する。こうしたクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓ，ＣＫｃａｐ，ＣＫＢｃａｐが入力されたチャージポンプ２０では、トランジスタＭＮ６〜ＭＮ１０がオフされると共にトランジスタＭＰ１〜ＭＰ６がオンされた状態で、キャパシタＣ１〜Ｃ１１の各々の他端へトランジスタＭＮ１側から順に接地電圧から入力電圧ＶＩＮまでの振幅のクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓが交互に供給される。こうした動作により、出力電圧ＶＣを昇圧させることができる。
【００２９】
出力電圧ＶＣがトリガ電圧Ｖｔｒｇ以上のときには、論理ハイレベルの制御信号ＳＦＢが制御信号出力回路６０からクロック信号供給回路３０，４０、スイッチ７０に出力され、スイッチ７０は、論理ハイレベルの制御信号ＳＦＢによりオンするよう制御される。論理ハイレベルの制御信号が入力されたクロック信号供給回路３０は、出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓを出力し、クロック信号供給回路４０は、出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓを用いてクロック信号ＣＫｃａｐ，ＣＫＢｃａｐを生成して出力する。こうしたクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓ，ＣＫｃａｐ，ＣＫＢｃａｐが入力されたチャージポンプ２０では、トランジスタＭＮ６〜ＭＮ１０，ＭＰ１〜ＭＰ６のゲートへトランジスタＭＮ１側から順に出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓが交互に供給され、キャパシタＣ１〜Ｃ１１の他端へトランジスタＭＮ１側から順に立ち上がり時間の小さいクロック信号ＣＫｃａｐ，ＣＫＢｃａｐが交互に供給される。これにより、昇圧回路１０全体の損失を抑制すると共により迅速に出力電圧ＶＣを目標出力電圧Ｖｔａｇに昇圧することができる。
【００３０】
実施例の昇圧回路１０では、クロック信号供給回路３０，４０でクロック信号ＣＫｍｏｓ，ＣＫｃａｐと逆相のクロック信号ＣＬＫＢｍｏｓ，ＣＫＢｃａｐを生成するものとしたが、チャージポンプ２０にインバータ３８，４８を内蔵し、クロック信号ＣＫｍｏｓ，ＣＫｃａｐをインバータ３８，４８に入力することによりクロック信号ＣＫＢｍｏｓ，ＣＫＢｃａｐをチャージポンプ２０内で生成するものとしてもよい。
【００３１】
実施例の昇圧回路１０では、ゲートとドレインとが接続されたトランジスタＭＮ１〜ＭＮ５を備え、チャージポンプ２０から出力された出力電圧ＶＣがトリガ電圧Ｖｔｒｇ未満であるときにはトランジスタＭＮ１〜ＭＮ５に流れる電流を用いて昇圧を行なうものとしたが、ゲートとドレインとが接続されたトランジスタＭＮ１〜ＭＮ５に代えて他の整流素子、例えば、ダイオードなどを用いるものとしてもよい。
【００３２】
実施例の昇圧回路１０では、出力電圧ＶＣがトリガ電圧Ｖｔｒｇ未満であるときにはクロック信号ＣＬＫｃａｐ，ＣＬＫＢｃａｐを起動用発振器４２を有するクロック信号供給回路４０で生成するものとしたが、クロック信号ＣＬＫｃａｐ，ＣＬＫＢｃａｐを外部のパルス信号生成回路から供給するものとしてもよい。
【００３３】
実施例の昇圧回路１０では、制御信号出力回路６０において、出力電圧ＶＣがＭＯＳトランジスタ６１のトリガ電圧Ｖｔｒｇ未満のときに論理ローレベルの制御信号ＳＦＢを出力し、出力電圧ＶＣがＭＯＳトランジスタ６１のトリガ電圧Ｖｔｒｇ以上のときに論理ハイレベルの制御信号ＳＦＢを出力されるものとしたが、制御信号ＳＦＢを論理ローレベルにするか論理ハイレベルにするかの判定の閾値は出力電圧ＶＣが上昇を始めたことを判定可能な電圧であれば如何なるものでもよく、例えば、入力電圧ＶＩＮを制御信号出力回路６０に入力するものとして、出力電圧ＶＣが入力電圧ＶＩＮ未満のときに論理ローレベルの制御信号ＳＦＢを出力し、出力電圧ＶＣが入力電圧ＶＩＮ以上のときに論理ハイレベルの制御信号ＳＦＢを出力するものとしてもよい。
【００３４】
実施例の昇圧回路１０では、チャージポンプ２０を１０個のｎＭＯＳトランジスタおよび５個のｐＭＯＳトランジスタから構成するものとしたが、個数は適宜変更するものとしてもよい。また、トランジスタＭＮ１〜ＭＮ１０をｐＭＯＳトランジスタから構成したり、トランジスタＭＰ１〜ＭＰ６をｎＭＯＳトランジスタから構成したりしてもよい。また、用いるトランジスタはＭＯＳトランジスタに限定されるものではなく、ゲートに印加される電圧によりオンオフされるゲート型のトランジスタであれば如何なるものも用いても構わない。
【００３５】
実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係について説明する。実施例では、チャージポンプ２０が「チャージポンプ回路」に相当し、クロック信号供給回路３０が「第１クロック信号供給回路」に相当し、クロック信号供給回路４０が「第２クロック信号供給回路」に相当し、制御信号出力回路６０が「制御信号出力回路」に相当する。
【００３６】
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【産業上の利用可能性】
【００３７】
本発明は、昇圧回路の製造産業などに利用可能である。
【符号の説明】
【００３８】
１０ 昇圧回路、２０ チャージポンプ、３０，４０ クロック信号供給回路、３２ 動作用発振器、４２ 起動用発振器、３４，４４ 駆動回路、３６，３９，４６ セレクタ、４６ａ 動作スイッチ、６０ 制御信号出力回路、６２ 電圧検出器、７０，７４ スイッチ、７６ 制御回路、Ｃ１〜Ｃ１１ キャパシタ、ＭＮ１〜ＭＮ１０，ＭＮ４６ｃ〜ＭＮ４６ｄ ｎＭＯＳトランジスタ、ＭＰ１〜ＭＰ６，ＭＰ４６ｂ，ＭＰ６１〜６３ ｐＭＯＳトランジスタ。
【技術分野】
【０００１】
本発明は、昇圧回路に関し、詳しくは、入力電圧を予め定められた目標電圧に昇圧して出力する昇圧回路に関する。
【背景技術】
【０００２】
従来、この種の昇圧回路としては、ゲートとドレインとが接続され直列接続された複数のＭＯＳトランジスタと、ＭＯＳトランジスタ同士の接続点に一端が接続された複数のコンデンサと、コンデンサの他端に交互に逆相のクロックパルスを供給すると共にＭＯＳトランジスタのゲートに交互に逆相のクロックパルスを供給するクロックドライバーとを備えるものが提案されている（例えば、特許文献１参照）。この昇圧回路では、ＭＯＳトランジスタの高電圧側のソースまたはドレインの電圧を電源電圧として作動しクロックパルスの振幅を大きくするレベルシフト回路を各ＭＯＳトランジスタ毎に設け、こうしたレベルシフト回路を介して各ＭＯＳトランジスタのゲートに比較的大きな振幅のクロックパルスを供給することにより、ＭＯＳトランジスタの駆動力を向上させている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３３００６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の昇圧回路では、入力電圧が低いと、昇圧動作を開始した直後は、ＭＯＳトランジスタの高電圧側のソースまたはドレインの電圧が低いため、レベルシフト回路から出力されるパルスの電圧が低くなってしまう。こうした低電圧のパルスを用いてＭＯＳトランジスタをスイッチングさせると、ＭＯＳトランジスタのオン抵抗が高いためスイッチング損失が増加して回路全体の損失が増加したり、迅速に昇圧することができなくなったりする。また、ＭＯＳトランジスタのゲートに供給するクロックパルスを生成する手法として発振器を用いることが考えられるが、発振器の電源電圧が低いとクロック周波数が低くなってしまう。
【０００５】
本発明の昇圧回路は、損失を抑制すると共により迅速に昇圧を行なうことを主目的とする。
【課題を解決するための手段】
【０００６】
本発明の昇圧回路は、上述の主目的を達成するために以下の手段を採った。
【０００７】
本発明の昇圧回路は、
入力電圧を予め定められた目標電圧に昇圧して出力する昇圧回路であって、
直列に接続されたｎ個（ｎは、１以上の自然数）の整流素子と、前記整流素子に並列に接続されたｎ個のゲート型の第１トランジスタと、直列に接続されたｍ個（ｍは、１以上の自然数）のゲート型の第２トランジスタと、（ｎ＋ｍ）個のキャパシタと、を有し、前記ｎ個の整流素子のうち始端の整流素子には前記入力電圧が供給され、前記ｎ個の整流素子のうち終端の整流素子には前記ｍ個の第２トランジスタのうち始端の第２トランジスタが接続され、前記（ｎ＋ｍ）個のキャパシタは一端が前記第１トランジスタ同士の接続点および前記第１トランジスタと第２トランジスタとの接続点および前記第２トランジスタ同士の接続点および前記ｍ個の第２トランジスタのうち終端の第２トランジスタの接続点に個別に接続され、前記ｍ個の第２トランジスタのうち終端の第２トランジスタから電圧を出力するチャージポンプ回路と、
前記チャージポンプ回路から出力された出力電圧を電源として作動し、前記接地電圧から前記出力電圧までの振幅の大振幅クロック信号および前記大振幅クロック信号と逆相のクロック信号を生成し、予め定められた第１の論理電圧の制御信号が入力されたときには前記第１トランジスタのゲートへ前記第１トランジスタをオフする電圧の信号を供給すると共に前記第２トランジスタのゲートへ前記第２トランジスタをオンする電圧の信号を供給し、前記第１の論理電圧と異なる第２の論理電圧の制御信号が入力されたときには前記第１トランジスタのゲートおよび前記第２トランジスタのゲートへ前記整流素子の始端側から順に前記大振幅クロック信号および前記大振幅クロック信号と逆相のクロック信号を交互に供給する第１クロック信号供給回路と、
前記第１クロック信号供給回路からの大振幅クロック信号と前記入力電圧までの振幅の仮クロック信号から小振幅クロック信号および前記小振幅クロック信号と逆相のクロック信号を生成し、前記（ｎ＋ｍ）個のキャパシタの各々の他端へ前記整流素子の始端側から順に前記小振幅クロック信号および前記小振幅クロック信号と逆相のクロック信号を交互に供給する第２クロック信号供給回路と、
前記チャージポンプ回路からの出力が入力され、前記チャージポンプ回路から出力された出力電圧が予め定められた切換用電圧未満であるときには前記第１の論理電圧の制御信号を前記第１クロック信号供給回路に出力し、前記出力電圧が前記前記切換用電圧以上であるときには前記第２の論理電圧の制御信号を前記第１クロック信号供給回路に出力する制御信号出力回路と、
を備えることを要旨とする。
【０００８】
この本発明の昇圧回路では、チャージポンプ回路から出力された出力電圧が予め定められた切換用電圧未満であるときには第１の論理電圧の制御信号が制御信号出力回路から第１クロック信号供給回路に出力される。第１の論理電圧の制御信号が入力された第１クロック信号供給回路は、第１トランジスタのゲートへ第１トランジスタをオフする電圧の信号を供給すると共に第２トランジスタのゲートへ第２トランジスタをオンする電圧の信号を供給し、第２クロック信号供給回路は、第１クロック信号供給回路からの大振幅クロック信号と入力電圧までの振幅の仮クロック信号から小振幅クロック信号を生成し、（ｎ＋ｍ）個のキャパシタの各々の他端へ整流素子の始端側から順に小振幅クロック信号および小振幅クロック信号と逆相のクロック信号とを交互に供給する。チャージポンプ回路では、第１トランジスタがオフすると共に第２トランジスタがオンした状態で、（ｎ＋ｍ）個のキャパシタの各々の他端へ整流素子の始端側から順に接地電圧から入力電圧までの振幅の小振幅クロック信号および小振幅クロック信号と逆相のクロック信号とが交互に供給されることにより、整流素子による電流で昇圧が行なわれる。これにより、第１トランジスタのゲートや第２トランジスタのゲートにクロック信号を印加せずに出力電圧を昇圧することができ、昇圧回路全体の損失を抑制することができる。また、出力電圧が切換用電圧以上であるときには第１の論理電圧と異なる第２の論理電圧の制御信号が制御信号出力回路から第１クロック信号供給回路に出力される。第２の論理電圧の制御信号が入力された第１クロック信号供給回路は、第１トランジスタのゲートおよび第２トランジスタのゲートへ整流素子の始端側から順に大振幅クロック信号および大振幅クロック信号と逆相のクロック信号を交互に供給し、第２クロック信号供給回路は、第１クロック信号供給回路からの大振幅クロック信号と入力電圧までの振幅の仮クロック信号から小振幅クロック信号および小振幅クロック信号と逆相のクロック信号を生成し、（ｎ＋ｍ）個のキャパシタの各々の他端へ整流素子の始端側から順に小振幅クロック信号および小振幅クロック信号と逆相のクロック信号とを交互に供給する。チャージポンプ回路では、第１トランジスタのゲートおよび第２トランジスタのゲートへ整流素子の始端側から順に大振幅クロック信号および大振幅クロック信号と逆相のクロック信号が交互に供給されると共に（ｎ＋ｍ）個のキャパシタの他端へ整流素子の始端側から順に大振幅クロック信号および大振幅クロック信号と逆相のクロック信号とが交互に供給されることにより、出力電圧を昇圧することができる。このとき、第１トランジスタを大振幅クロック信号でスイッチングするから、第１トランジスタにより多くの電流を流すことができ、より迅速に出力電圧を昇圧することができる。また、第２クロック信号供給回路は、第１クロック信号供給回路からの大振幅クロック信号と入力電圧までの振幅の仮クロック信号から小振幅クロック信号を生成するから、立ち上がり時間の小さい小振幅クロック信号および小振幅クロック信号と逆相のクロック信号を生成することができ、回路全体の損失を抑制することができる。これにより、昇圧回路全体の損失を抑制すると共により迅速に出力電圧を所定の高電圧に昇圧することができる。ここで、「切換用電圧」は、制御信号出力回路がＭＯＳトランジスタから構成される回路である場合にはＭＯＳトランジスタの閾値電圧より高い電圧として予め定めたトリガ電圧であるものとすることもできるし、入力電圧を制御信号出力回路に入力するものとして入力電圧程度の電圧であるものとすることもできる。
【０００９】
こうした本発明の昇圧回路において、前記第２クロック信号供給回路は、入力電圧を電源として作動し前記仮クロック信号を生成する仮クロック信号生成回路を有する回路であるものとすることもできる。こうすれば、外部から小振幅クロック信号を供給することなく、昇圧回路を動作させることができる。この場合において、前記第１クロック信号供給回路は、前記チャージポンプ回路から出力された出力電圧を電源として作動する第１発振器を有し、前記第２クロック信号供給回路の仮クロック信号生成回路は、前記入力電圧を電源として作動する第２発振器を有するものとすることもできる。
【００１０】
また、本発明の昇圧回路において、前記ゲート型の第１トランジスタおよび前記ゲート型の第２トランジスタは、ＭＯＳＦＥＴであるものとすることもできる。
【００１１】
さらに、本発明の昇圧回路において、前記整流素子は、ゲートとドレインとが接続されており、ソースが隣の整流素子のゲートおよびドレインと接続されているゲート型のトランジスタであるものとすることもできる。一般に、昇圧回路をゲート型トランジスタから構成される集積回路に搭載する場合、製造プロセスの適合性を考慮すると、整流素子としてｐｎ接合のダイオードを用いるよりゲート型トランジスタを用いるほうプロセスの適合性がよく、容易に製造することができる。したがって、整流素子は、ゲートとドレインとが接続されており、ドレインが隣の整流素子のゲートおよびドレインと接続されているゲート型のトランジスタであるものとすることにより、容易に製造可能な昇圧回路を提供することができる。この場合において、前記整流素子は、ＭＯＳＦＥＴであるものとすることもできる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施例としての昇圧回路１０の構成の概略を示す回路図である。
【図２】チャージポンプ２０の構成の概略を示す回路図である。
【図３】動作スイッチ４６ａの構成の概略を示す回路である。
【図４】電圧検出器６２の構成を概略を示す回路図である。
【図５】出力電圧ＶＣがトリガ電圧Ｖｔｒｇ未満であるときのチャージポンプ２０の動きを示す説明図である。
【図６】出力電圧ＶＣがトリガ電圧Ｖｔｒｇ以上であるときのチャージポンプ２０の動きを示す説明図である。
【図７】各信号の時間変化を示すタイミングチャートの一例を示す説明図である。
【発明を実施するための形態】
【００１３】
次に、本発明を実施するための形態を実施例を用いて説明する。
【実施例】
【００１４】
図１は、本発明の一実施例としての昇圧回路１０の構成の概略を示す回路図である。昇圧回路１０は、複数のトランジスタとキャパシタから構成されたチャージポンプ２０と、スイッチ７０を介してチャージポンプ２０の出力に接続されチャージポンプ２０から出力された出力電圧ＶＣを電源電圧として作動しクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓを生成するクロック信号供給回路３０と、入力端子から入力された入力電圧ＶＩＮ（例えば、０．１Ｖ）を電源電圧として作動しクロック信号ＣＫｃａｐ，ＣＫＢｃａｐを生成するクロック信号供給回路４０と、出力電圧ＶＣが入力され出力電圧ＶＣに応じた制御信号ＳＦＢをクロック信号供給回路３０，４０，スイッチ７０に出力する制御信号出力回路６０と、チャージポンプ２０の出力と出力端子ＶＯＵＴとの接続および接続の解除を行なうスイッチ７４と、出力電圧ＶＣが入力され出力電圧ＶＣが昇圧回路１０の目標出力電圧Ｖｔａｇ（例えば、１．０Ｖ）以下であるときにはスイッチ７４をオフすると共に出力電圧ＶＣが目標出力電圧Ｖｔａｇを超えたときにはオンするようスイッチ７４を制御する制御回路７６とを備える。
【００１５】
チャージポンプ２０は、図２に示すように、隣り合ったトランジスタのソースとドレインとが接続されることにより互いに直列接続された５個のｎＭＯＳトランジスタＭＮ１〜ＭＮ５（以下、トランジスタＭＮ１〜ＭＮ５という）と、トランジスタＭＮ１〜ＭＮ５に並列に接続された５個のｎＭＯＳトランジスタＭＮ６〜ＭＮ１０（以下、トランジスタＭＮ６〜ＭＮ１０という）と、隣り合ったトランジスタのソースとドレインとが接続されることにより互いに直列接続されたトランジスタＭＰ１〜ＭＰ６（以下、トランジスタＭＰ１〜ＭＰ６という）と、１１個のキャパシタＣ１〜Ｃ１１とを備える。トランジスタＭＮ１〜ＭＮ５は、ゲートがドレインに接続されており、始端のトランジスタＭＮ１のドレインには入力電圧ＶＩＮが供給されている。トランジスタＭＰ１〜ＭＰ６のうち、始端のトランジスタＭＰ１のソースにはトランジスタＭＮ１〜ＭＮ５のうち終端のトランジスタＭＮ５のドレインが接続されている。キャパシタＣ１〜Ｃ５は、一端がそれぞれトランジスタＭＮ１〜ＭＮ５のソースに接続されており、キャパシタＣ６〜Ｃ１１は、一端がそれぞれトランジスタＭＰ１〜ＭＰ６のドレインに接続されている。トランジスタＭＰ６のドレインからは、出力電圧ＶＣが出力される。
【００１６】
クロック信号供給回路３０は、チャージポンプからの出力電圧ＶＣを電源電圧と作動し、奇数段のインバータからなる周知の発振器として構成された動作用発振器３２と、動作用発振器から出力されたクロック信号を増幅して出力電圧ＶＣの振幅のクロック信号を出力する駆動回路３４と、制御信号ＳＦＢが入力され制御信号ＳＦＢが論理ハイレベル（例えば、出力電圧ＶＣの２分の１の電圧以上の電圧）のときには駆動回路３４からの出力をクロック信号ＣＫｍｏｓとして出力すると共に制御信号ＳＦＢが論理ローレベル（例えば、出力電圧ＶＣの２分の１の電圧未満の電圧）のときにはクロック信号ＣＫｍｏｓを論理ローベルに固定して出力するセレクタ３６と、セレクタ３６から出力されたクロック信号ＣＫｍｏｓが入力されると共に入力されたクロック信号ＣＫｍｏｓを反転させてクロック信号ＣＫＢｍｏｓとして出力するインバータ３８と、インバータ３８から出力されたクロック信号ＣＫＢｍｏｓと制御信号ＳＦＢとが入力され制御信号ＳＦＢが論理ハイレベルのときにはクロック信号ＣＫＢｍｏｓをそのまま出力すると共に制御信号ＳＦＢが論理ローレベルのときにはクロック信号ＣＫＢｍｏｓを論理ローベルに固定して出力するセレクタ３９とを備える。クロック信号供給回路３０は、トランジスタＭＮ６〜ＭＮ１０のゲートにトランジスタＭＮ６側から順に交互にクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓを供給し、トランジスタＭＰ１〜ＭＰ６のゲートにトランジスタＭＰ１側から順に交互にクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓを供給する。
【００１７】
クロック信号供給回路４０は、入力電圧ＶＩＮを電源電圧として作動し、奇数段のインバータからなる周知の発振器として構成された起動用発振器４２と、起動用発振器４２から出力されたクロック信号を増幅して入力電圧ＶＩＮの振幅のクロック信号を出力する駆動回路４４と、駆動回路４４からの出力と駆動回路３４からの出力とが入力されてクロック信号ＣＫｃａｐを生成して出力するセレクタ４６と、クロック信号ＣＫｃａｐが入力されると共に入力されたクロック信号ＣＫｃａｐを反転させてクロック信号ＣＫＢｃａｐとして出力するインバータ４８とを備える。クロック信号供給回路４０は、クロック信号ＣＫｃａｐ，ＣＫＢｃａｐをキャパシタＣ１〜Ｃ１１の他端にトランジスタＭＮ１側から順に交互に供給する。
【００１８】
セレクタ４６は、駆動回路３４からの出力と駆動回路４４から出力が入力される動作スイッチ４６ａを有する。動作スイッチ４６ａは、図３に示すように、電源電圧（入力電圧ＶＩＮ）が印加されるノードと接地との間に直列接続されたｎＭＯＳトランジスタＭＮ４６ｂおよびｐＭＯＳトランジスタＭＰ４６ｃ（以下、トランジスタＭＮ４６ｂ，ＭＰ４６ｃという）と、電源電圧が印加されるノードと接地との間に直列接続された２つのｎＭＯＳトランジスタＭＮ４６ｄ，４６ｅ（以下、トランジスタＭＮ４６ｄ，４６ｅという）とを有し、トランジスタＭＮ４６ｂとトランジスタＭＰ４６ｃとの接続点およびトランジスタＭＮ４６ｄとトランジスタＭＮ４６ｅとの接続点は互いに接続されている。トランジスタＭＮ４６ｂ，４６ｃのゲートには駆動回路４４からのクロック信号ＣＫｃａｐが入力され，トランジスタＭＮ４６ｄ，４６ｅのゲートには駆動回路３４からのクロック信号ＣＫｍｏｓが入力され、トランジスタＭＮ４６ｂとトランジスタＭＰ４６ｃとの接続点およびトランジスタＭＮ４６ｄとトランジスタＭＮ４６ｅとの接続点からクロック信号ＣＫｃａｐがチャージポンプ２０に出力される。こうした動作スイッチ４６ａでは、制御信号ＳＦＢが論理ローレベルであるときには、駆動回路３４からのＣＫｍｏｓが論理ローレベルに固定されているため、駆動回路４４から入力電圧ＶＩＮの振幅のクロック信号ＣＫｃａｐでトランジスタＭＮ４６ｂ，ＭＰ４６ｃとで構成されるインバータが駆動されてクロック信号ＣＫｃａｐが生成されて出力される。そして、制御信号ＳＦＢが論理ハイレベルであるときには、振幅が出力電圧ＶＯＵＴである駆動回路４４からのクロック信号ＣＫｍｏｓでトランジスタＭＮ４６ｄ，４６ｅのゲートが駆動されると共に駆動回路４４から入力電圧ＶＩＮの振幅のクロック信号ＣＫｃａｐでトランジスタＭＮ４６ｂ，ＭＰ４６ｃとで構成されるインバータが駆動されてクロック信号ＣＫｃａｐが生成される。制御信号ＳＦＢが論理ハイレベルであるときには、振幅が出力電圧ＶＯＵＴの比較的振幅の大きいクロック信号ＣＫｍｏｓでトランジスタＭＮ４６ｄ，４６ｅのゲートが駆動されるから、立ち上がり時間の小さいクロック信号ＣＬＫｃａｐ，ＣＬＫＢｃａｐを出力することができる。
【００１９】
制御信号出力回路６０は、出力電圧ＶＣを検出する電圧検出器６２を備える。図４は、電圧検出器６２の構成の概略を示す回路図である。電圧検出器６２は、図示するように、直列接続された３個のエンハンスメント型のｐＭＯＳトランジスタＭＰ６１〜ＭＰ６３（以下、トランジスタＭＰ６１〜ＭＰ６３という）を備える。始端のトランジスタＭＰ６１では、トランジスタＭＰ６２と接続されていないほうの一端（ソースまたはドレイン）には電源電圧ＶＤＤとして出力電圧ＶＣが印加されており、始端のトランジスタＭＰ６１とトランジスタＭＰ６２との接続点にはトランジスタＭＰ６１のゲートが接続されている。トランジスタＭＰ６２では、ゲートに接地電圧が印加されており、トランジスタＭＰ６２とトランジスタＭＰ６３との接続点にはトランジスタＭＰ６３のゲートが接続されていると共にトランジスタＭＰ６２と終端のトランジスタＭＰ６３との接続点からは制御信号ＳＦＢが出力される。トランジスタＭＰ６３のドレインには、接地電圧が印加されている。トランジスタＭＰ６３のゲート幅Ｗ６３をゲート長Ｌ６３で除して得られるトランジスタサイズＳ６３（＝Ｗ６３／Ｌ６３）は、電源電圧ＶＤＤをＭＯＳトランジスタＭＰ６１〜ＭＰ６３の閾値電圧より高い電圧として予め定めたトリガ電圧Ｖｔｒｇ（例えば、０．３Ｖなど）にしたときに、トランジスタＭＰ６２のソースとドレインとの間に流れるソース・ドレイン電流Ｉｐ６２とトランジスタＭＰ６３のソースとドレインとの間に流れるソース・ドレイン電流Ｉｐ６３とが等しくなるよう調整されている。こうして構成された制御信号出力回路６０では、トランジスタＭＰ６３のゲートとソースとが接続されているため、トランジスタＭＰ６３はソース・ドレイン電流Ｉｐ６３が微少な電流となるサブスレッショルド領域で動作する。したがって、電源電圧ＶＤＤ（出力電圧ＶＣ）がトリガ電圧Ｖｔｒｇ未満であるときには、ソース・ドレイン電流Ｉｐ６２がソース・ドレイン電流Ｉｐ６３未満となり論理ローレベルの制御信号ＳＦＢが出力され、電源電圧ＶＤＤ（出力電圧ＶＣ）がトリガ電圧Ｖｔｒｇ以上であるときにはソース・ドレイン電流Ｉｐ６２がソース・ドレイン電流Ｉｐ６３以上となり論理ハイレベルの制御信号ＳＦＢが出力される。
【００２０】
次に、こうして構成された昇圧回路１０の動作について説明する。図５は出力電圧ＶＣがトリガ電圧Ｖｔｒｇ未満であるときのチャージポンプ２０の動きを示す説明図であり、図６は出力電圧ＶＣがトリガ電圧Ｖｔｒｇ以上であるときのチャージポンプ２０の動きを示す説明図であり、図７は各信号の時間変化を示すタイミングチャートの一例を示す説明図である。チャージポンプ２０から出力された出力電圧ＶＣがトリガ電圧Ｖｔｒｇ未満であるときには、論理ローレベルの制御信号ＳＦＢが制御信号出力回路６０からクロック信号供給回路３０，４０、スイッチ７０に出力される。スイッチ７０は、こうした論理ローレベルの制御信号によりオフするよう制御される。
【００２１】
論理ローレベルの制御信号ＳＦＢが入力されたクロック信号供給回路３０は、論理ローベルに固定したクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓをチャージポンプ２０に出力する。
【００２２】
論理ローレベルの制御信号が入力されたクロック信号供給回路４０は、駆動回路４４からの入力電圧ＶＩＮのクロック信号からクロック信号ＣＫｃａｐおよびクロック信号ＣＫｃａｐと逆相の信号としてクロック信号ＣＫＢｃａｐを生成して出力する。
【００２３】
こうしたクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓ，ＣＫｃａｐ，ＣＫＢｃａｐが入力されたチャージポンプ２０では、図５，図７に示すように、トランジスタＭＮ６〜ＭＮ１０がオフすると共にトランジスタＭＰ１〜ＭＰ６がオンされた状態で、キャパシタＣ１〜Ｃ１１の各々の他端へトランジスタＭＮ１側から順に接地電圧から入力電圧までの振幅のクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓが交互に供給される（図７の時間ｔ１〜ｔ２の期間）。こうした動作により、出力電圧ＶＣを昇圧させることができる。
【００２４】
出力電圧ＶＣがトリガ電圧Ｖｔｒｇ以上になると、論理ハイレベルの制御信号ＳＦＢが制御信号出力回路６０からクロック信号供給回路３０，４０、スイッチ７０に出力される。スイッチ７０は、論理ハイレベルの制御信号ＳＦＢによりオンするよう制御される。
【００２５】
論理ハイレベルの制御信号が入力されたクロック信号供給回路３０は、クロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓを出力する。このとき、クロック信号供給回路３０には電源電圧（出力電圧ＶＣ）が供給されているから、クロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓの振幅は出力電圧ＶＣとなる。
【００２６】
論理ハイレベルの制御信号が入力されたクロック信号供給回路４０は、クロック信号供給回路３０の駆動回路３４および駆動回路４４からのクロック信号で動作スイッチ４６ａを駆動してクロック信号ＣＫｃａｐ，ＣＫＢｃａｐを生成して出力する。上述したように、立ち上がり時間の小さいクロック信号ＣＫｃａｐ，ＣＫＢｃａｐを出力することができる。
【００２７】
こうしたクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓ，ＣＫｃａｐ，ＣＫＢｃａｐが入力されたチャージポンプ２０では、図６，図７に示すように、トランジスタＭＮ６〜ＭＮ１０，ＭＰ１〜ＭＰ６のゲートへトランジスタＭＮ１側から順に出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓが交互に供給され、キャパシタＣ１〜Ｃ１１の他端へトランジスタＭＮ１側から順に立ち上がり時間の小さく入力電圧ＶＩＮの振幅のクロック信号ＣＫｃａｐ，ＣＫＢｃａｐが交互に供給される。こうした動作により、出力電圧ＶＣを目標出力電圧Ｖｔａｇまで昇圧することができる。このとき、トランジスタＭＮ６〜ＭＮ１０，ＭＰ１〜ＭＰ６を出力電圧ＶＣの振幅のクロック信号でスイッチングするから、トランジスタＭＮ６〜ＭＮ１０，ＭＰ１〜ＭＰ６により多くの電流を流すことができ、より迅速に出力電圧ＶＣを昇圧することができる（図７のｔ２以降の期間）。また、動作スイッチ４６ａを出力電圧ＶＣの比較的大きい振幅のクロック信号ＣＬＫｍｏｓで駆動すると共にキャパシタＣ１〜Ｃ１１を立ち上がり時間の小さいクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓで駆動するから、動作スイッチ４６ａのスイッチング損失を抑制して回路全体の損失を抑制することができる。したがって、昇圧回路１０全体の損失を抑制すると共により迅速に出力電圧ＶＣを目標出力電圧Ｖｔａｇに昇圧することができる。なお、出力電圧ＶＣが目標出力電圧Ｖｔａｇを超えたときには、制御回路７６がオンするようスイッチ７４を制御して、出力電圧を出力端子ＶＯＵＴから出力することができる。
【００２８】
以上説明した実施例の昇圧回路１０によれば、チャージポンプ２０から出力された出力電圧ＶＣがトリガ電圧Ｖｔｒｇ未満であるときには、論理ローレベルの制御信号ＳＦＢが制御信号出力回路６０からクロック信号供給回路３０，４０、スイッチ７０に出力されると共にスイッチ７０がオフするよう制御される。論理ローレベルの制御信号が入力されたクロック信号供給回路３０は、論理ローベルに固定したクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓをチャージポンプ２０に出力し、論理ローレベルの制御信号が入力されたクロック信号供給回路４０は、入力電圧ＶＩＮの振幅のクロック信号ＣＫｃａｐ，ＣＫＢｃａｐをチャージポンプ２０に出力する。こうしたクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓ，ＣＫｃａｐ，ＣＫＢｃａｐが入力されたチャージポンプ２０では、トランジスタＭＮ６〜ＭＮ１０がオフされると共にトランジスタＭＰ１〜ＭＰ６がオンされた状態で、キャパシタＣ１〜Ｃ１１の各々の他端へトランジスタＭＮ１側から順に接地電圧から入力電圧ＶＩＮまでの振幅のクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓが交互に供給される。こうした動作により、出力電圧ＶＣを昇圧させることができる。
【００２９】
出力電圧ＶＣがトリガ電圧Ｖｔｒｇ以上のときには、論理ハイレベルの制御信号ＳＦＢが制御信号出力回路６０からクロック信号供給回路３０，４０、スイッチ７０に出力され、スイッチ７０は、論理ハイレベルの制御信号ＳＦＢによりオンするよう制御される。論理ハイレベルの制御信号が入力されたクロック信号供給回路３０は、出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓを出力し、クロック信号供給回路４０は、出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓを用いてクロック信号ＣＫｃａｐ，ＣＫＢｃａｐを生成して出力する。こうしたクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓ，ＣＫｃａｐ，ＣＫＢｃａｐが入力されたチャージポンプ２０では、トランジスタＭＮ６〜ＭＮ１０，ＭＰ１〜ＭＰ６のゲートへトランジスタＭＮ１側から順に出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓが交互に供給され、キャパシタＣ１〜Ｃ１１の他端へトランジスタＭＮ１側から順に立ち上がり時間の小さいクロック信号ＣＫｃａｐ，ＣＫＢｃａｐが交互に供給される。これにより、昇圧回路１０全体の損失を抑制すると共により迅速に出力電圧ＶＣを目標出力電圧Ｖｔａｇに昇圧することができる。
【００３０】
実施例の昇圧回路１０では、クロック信号供給回路３０，４０でクロック信号ＣＫｍｏｓ，ＣＫｃａｐと逆相のクロック信号ＣＬＫＢｍｏｓ，ＣＫＢｃａｐを生成するものとしたが、チャージポンプ２０にインバータ３８，４８を内蔵し、クロック信号ＣＫｍｏｓ，ＣＫｃａｐをインバータ３８，４８に入力することによりクロック信号ＣＫＢｍｏｓ，ＣＫＢｃａｐをチャージポンプ２０内で生成するものとしてもよい。
【００３１】
実施例の昇圧回路１０では、ゲートとドレインとが接続されたトランジスタＭＮ１〜ＭＮ５を備え、チャージポンプ２０から出力された出力電圧ＶＣがトリガ電圧Ｖｔｒｇ未満であるときにはトランジスタＭＮ１〜ＭＮ５に流れる電流を用いて昇圧を行なうものとしたが、ゲートとドレインとが接続されたトランジスタＭＮ１〜ＭＮ５に代えて他の整流素子、例えば、ダイオードなどを用いるものとしてもよい。
【００３２】
実施例の昇圧回路１０では、出力電圧ＶＣがトリガ電圧Ｖｔｒｇ未満であるときにはクロック信号ＣＬＫｃａｐ，ＣＬＫＢｃａｐを起動用発振器４２を有するクロック信号供給回路４０で生成するものとしたが、クロック信号ＣＬＫｃａｐ，ＣＬＫＢｃａｐを外部のパルス信号生成回路から供給するものとしてもよい。
【００３３】
実施例の昇圧回路１０では、制御信号出力回路６０において、出力電圧ＶＣがＭＯＳトランジスタ６１のトリガ電圧Ｖｔｒｇ未満のときに論理ローレベルの制御信号ＳＦＢを出力し、出力電圧ＶＣがＭＯＳトランジスタ６１のトリガ電圧Ｖｔｒｇ以上のときに論理ハイレベルの制御信号ＳＦＢを出力されるものとしたが、制御信号ＳＦＢを論理ローレベルにするか論理ハイレベルにするかの判定の閾値は出力電圧ＶＣが上昇を始めたことを判定可能な電圧であれば如何なるものでもよく、例えば、入力電圧ＶＩＮを制御信号出力回路６０に入力するものとして、出力電圧ＶＣが入力電圧ＶＩＮ未満のときに論理ローレベルの制御信号ＳＦＢを出力し、出力電圧ＶＣが入力電圧ＶＩＮ以上のときに論理ハイレベルの制御信号ＳＦＢを出力するものとしてもよい。
【００３４】
実施例の昇圧回路１０では、チャージポンプ２０を１０個のｎＭＯＳトランジスタおよび５個のｐＭＯＳトランジスタから構成するものとしたが、個数は適宜変更するものとしてもよい。また、トランジスタＭＮ１〜ＭＮ１０をｐＭＯＳトランジスタから構成したり、トランジスタＭＰ１〜ＭＰ６をｎＭＯＳトランジスタから構成したりしてもよい。また、用いるトランジスタはＭＯＳトランジスタに限定されるものではなく、ゲートに印加される電圧によりオンオフされるゲート型のトランジスタであれば如何なるものも用いても構わない。
【００３５】
実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係について説明する。実施例では、チャージポンプ２０が「チャージポンプ回路」に相当し、クロック信号供給回路３０が「第１クロック信号供給回路」に相当し、クロック信号供給回路４０が「第２クロック信号供給回路」に相当し、制御信号出力回路６０が「制御信号出力回路」に相当する。
【００３６】
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【産業上の利用可能性】
【００３７】
本発明は、昇圧回路の製造産業などに利用可能である。
【符号の説明】
【００３８】
１０ 昇圧回路、２０ チャージポンプ、３０，４０ クロック信号供給回路、３２ 動作用発振器、４２ 起動用発振器、３４，４４ 駆動回路、３６，３９，４６ セレクタ、４６ａ 動作スイッチ、６０ 制御信号出力回路、６２ 電圧検出器、７０，７４ スイッチ、７６ 制御回路、Ｃ１〜Ｃ１１ キャパシタ、ＭＮ１〜ＭＮ１０，ＭＮ４６ｃ〜ＭＮ４６ｄ ｎＭＯＳトランジスタ、ＭＰ１〜ＭＰ６，ＭＰ４６ｂ，ＭＰ６１〜６３ ｐＭＯＳトランジスタ。
【特許請求の範囲】
【請求項１】
入力電圧を予め定められた目標電圧に昇圧して出力する昇圧回路であって、
直列に接続されたｎ個（ｎは、１以上の自然数）の整流素子と、前記整流素子に並列に接続されたｎ個のゲート型の第１トランジスタと、直列に接続されたｍ個（ｍは、１以上の自然数）のゲート型の第２トランジスタと、（ｎ＋ｍ）個のキャパシタと、を有し、前記ｎ個の整流素子のうち始端の整流素子には前記入力電圧が供給され、前記ｎ個の整流素子のうち終端の整流素子には前記ｍ個の第２トランジスタのうち始端の第２トランジスタが接続され、前記（ｎ＋ｍ）個のキャパシタは一端が前記第１トランジスタ同士の接続点および前記第１トランジスタと第２トランジスタとの接続点および前記第２トランジスタ同士の接続点および前記ｍ個の第２トランジスタのうち終端の第２トランジスタの接続点に個別に接続され、前記ｍ個の第２トランジスタのうち終端の第２トランジスタから電圧を出力するチャージポンプ回路と、
前記チャージポンプ回路から出力された出力電圧を電源として作動し、前記接地電圧から前記出力電圧までの振幅の大振幅クロック信号および前記大振幅クロック信号と逆相のクロック信号を生成し、予め定められた第１の論理電圧の制御信号が入力されたときには前記第１トランジスタのゲートへ前記第１トランジスタをオフする電圧の信号を供給すると共に前記第２トランジスタのゲートへ前記第２トランジスタをオンする電圧の信号を供給し、前記第１の論理電圧と異なる第２の論理電圧の制御信号が入力されたときには前記第１トランジスタのゲートおよび前記第２トランジスタのゲートへ前記整流素子の始端側から順に前記大振幅クロック信号および前記大振幅クロック信号と逆相のクロック信号を交互に供給する第１クロック信号供給回路と、
前記第１クロック信号供給回路からの大振幅クロック信号と前記入力電圧までの振幅の仮クロック信号から小振幅クロック信号および前記小振幅クロック信号と逆相のクロック信号を生成し、前記（ｎ＋ｍ）個のキャパシタの各々の他端へ前記整流素子の始端側から順に前記小振幅クロック信号および前記小振幅クロック信号と逆相のクロック信号を交互に供給する第２クロック信号供給回路と、
前記チャージポンプ回路からの出力が入力され、前記チャージポンプ回路から出力された出力電圧が予め定められた切換用電圧未満であるときには前記第１の論理電圧の制御信号を前記第１クロック信号供給回路に出力し、前記出力電圧が前記切換用電圧以上であるときには前記第２の論理電圧の制御信号を前記第１クロック信号供給回路に出力する制御信号出力回路と、
を備える昇圧回路。
【請求項２】
請求項１記載の昇圧回路であって、
前記第２クロック信号供給回路は、前記入力電圧を電源として作動し前記仮クロック信号を生成する仮クロック信号生成回路を有する回路である
昇圧回路。
【請求項３】
請求項２記載の昇圧回路であって、
前記第１クロック信号供給回路は、前記チャージポンプ回路から出力された出力電圧を電源として作動する第１発振器を有し、
前記第２クロック信号供給回路の仮クロック信号生成回路は、前記入力電圧を電源として作動する第２発振器を有する
昇圧回路。
【請求項４】
請求項１ないし３いずれか１つの請求項に記載の昇圧回路であって、
前記ゲート型の第１トランジスタおよび前記ゲート型の第２トランジスタは、ＭＯＳＦＥＴである
昇圧回路。
【請求項５】
請求項１ないし４いずれか１つの請求項に記載の昇圧回路であって、
前記整流素子は、ゲートとドレインとが接続されており、ソースが隣の整流素子のゲートおよびドレインと接続されているゲート型のトランジスタである
昇圧回路。
【請求項６】
請求項５記載の昇圧回路であって、
前記整流素子は、ＭＯＳＦＥＴである
昇圧回路。
【請求項１】
入力電圧を予め定められた目標電圧に昇圧して出力する昇圧回路であって、
直列に接続されたｎ個（ｎは、１以上の自然数）の整流素子と、前記整流素子に並列に接続されたｎ個のゲート型の第１トランジスタと、直列に接続されたｍ個（ｍは、１以上の自然数）のゲート型の第２トランジスタと、（ｎ＋ｍ）個のキャパシタと、を有し、前記ｎ個の整流素子のうち始端の整流素子には前記入力電圧が供給され、前記ｎ個の整流素子のうち終端の整流素子には前記ｍ個の第２トランジスタのうち始端の第２トランジスタが接続され、前記（ｎ＋ｍ）個のキャパシタは一端が前記第１トランジスタ同士の接続点および前記第１トランジスタと第２トランジスタとの接続点および前記第２トランジスタ同士の接続点および前記ｍ個の第２トランジスタのうち終端の第２トランジスタの接続点に個別に接続され、前記ｍ個の第２トランジスタのうち終端の第２トランジスタから電圧を出力するチャージポンプ回路と、
前記チャージポンプ回路から出力された出力電圧を電源として作動し、前記接地電圧から前記出力電圧までの振幅の大振幅クロック信号および前記大振幅クロック信号と逆相のクロック信号を生成し、予め定められた第１の論理電圧の制御信号が入力されたときには前記第１トランジスタのゲートへ前記第１トランジスタをオフする電圧の信号を供給すると共に前記第２トランジスタのゲートへ前記第２トランジスタをオンする電圧の信号を供給し、前記第１の論理電圧と異なる第２の論理電圧の制御信号が入力されたときには前記第１トランジスタのゲートおよび前記第２トランジスタのゲートへ前記整流素子の始端側から順に前記大振幅クロック信号および前記大振幅クロック信号と逆相のクロック信号を交互に供給する第１クロック信号供給回路と、
前記第１クロック信号供給回路からの大振幅クロック信号と前記入力電圧までの振幅の仮クロック信号から小振幅クロック信号および前記小振幅クロック信号と逆相のクロック信号を生成し、前記（ｎ＋ｍ）個のキャパシタの各々の他端へ前記整流素子の始端側から順に前記小振幅クロック信号および前記小振幅クロック信号と逆相のクロック信号を交互に供給する第２クロック信号供給回路と、
前記チャージポンプ回路からの出力が入力され、前記チャージポンプ回路から出力された出力電圧が予め定められた切換用電圧未満であるときには前記第１の論理電圧の制御信号を前記第１クロック信号供給回路に出力し、前記出力電圧が前記切換用電圧以上であるときには前記第２の論理電圧の制御信号を前記第１クロック信号供給回路に出力する制御信号出力回路と、
を備える昇圧回路。
【請求項２】
請求項１記載の昇圧回路であって、
前記第２クロック信号供給回路は、前記入力電圧を電源として作動し前記仮クロック信号を生成する仮クロック信号生成回路を有する回路である
昇圧回路。
【請求項３】
請求項２記載の昇圧回路であって、
前記第１クロック信号供給回路は、前記チャージポンプ回路から出力された出力電圧を電源として作動する第１発振器を有し、
前記第２クロック信号供給回路の仮クロック信号生成回路は、前記入力電圧を電源として作動する第２発振器を有する
昇圧回路。
【請求項４】
請求項１ないし３いずれか１つの請求項に記載の昇圧回路であって、
前記ゲート型の第１トランジスタおよび前記ゲート型の第２トランジスタは、ＭＯＳＦＥＴである
昇圧回路。
【請求項５】
請求項１ないし４いずれか１つの請求項に記載の昇圧回路であって、
前記整流素子は、ゲートとドレインとが接続されており、ソースが隣の整流素子のゲートおよびドレインと接続されているゲート型のトランジスタである
昇圧回路。
【請求項６】
請求項５記載の昇圧回路であって、
前記整流素子は、ＭＯＳＦＥＴである
昇圧回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−５９２２１（Ｐ２０１３−５９２２１Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１１−１９６７１５（Ｐ２０１１−１９６７１５）
【出願日】平成２３年９月９日（２０１１．９．９）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度、独立行政法人新エネルギー・産業技術総合開発機構「極低電力・システム技術開発」事業、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２３年９月９日（２０１１．９．９）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度、独立行政法人新エネルギー・産業技術総合開発機構「極低電力・システム技術開発」事業、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
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