発振回路およびテスト回路
【課題】非導通状態におけるトランジスタから漏出するリーク電流を正確に測定することができるテスト回路を実現する。
【解決手段】遅延回路は、制御トランジスタ、測定対象トランジスタおよびコンデンサを備える。制御トランジスタは、入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる。チャネルの極性が前記制御トランジスタと同一の測定対象トランジスタは、電源とアースとの間において制御トランジスタに直列に接続される。コンデンサは、制御トランジスタが導通状態から非導通状態へ移行した場合に測定対象トランジスタから漏出したリーク電流の値に応じて出力端子の電位の変化を遅延させる。反転回路は、出力端子の電位を反転して前記入力端子に帰還させる。
【解決手段】遅延回路は、制御トランジスタ、測定対象トランジスタおよびコンデンサを備える。制御トランジスタは、入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる。チャネルの極性が前記制御トランジスタと同一の測定対象トランジスタは、電源とアースとの間において制御トランジスタに直列に接続される。コンデンサは、制御トランジスタが導通状態から非導通状態へ移行した場合に測定対象トランジスタから漏出したリーク電流の値に応じて出力端子の電位の変化を遅延させる。反転回路は、出力端子の電位を反転して前記入力端子に帰還させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、発振回路およびテスト回路に関する。詳しくは、リーク電流を測定するための発振回路およびテスト回路に関する。
【背景技術】
【０００２】
近年、集積回路が微細化するに伴い、非導通状態のトランジスタから漏出するリーク電流が増大し、そのリーク電流による影響（例えば、待機時の消費電力の増大）が無視できなくなりつつある。このため、集積回路の開発時や出荷試験時などに、リーク電流の測定が必要とされることが多い。このリーク電流は、集積回路内のトランジスタの種類や形状、および、製造時の品質のばらつきなどにより、トランジスタごとに大きく異なる。このため、トランジスタが集積されたエリアにおいて、可能な限り局所的にリーク電流を測定することが要求される。局所的にリーク電流を測定するために、測定対象の箇所に専用のテスト回路が組み込まれることが多い。
【０００３】
例えば、ｎＭＯＳ（Negative Metal-Oxide-Semiconductor）トランジスタ、ｐＭＯＳ（Positive MOS）トランジスタ、コンパレータおよびインバータ群を用いるテスト回路が提案されている（例えば、特許文献１参照。）。このテスト回路においては、電源およびアース間において直列にｐＭＯＳトランジスタとｎＭＯＳトランジスタとが接続される。このｎＭＯＳトランジスタは、ゲートおよびソースの接地により非導通状態とされる。そして、ｎＭＯＳおよびｐＭＯＳトランジスタの出力端子は、コンパレータの入力端子に接続される。インバータ群は、コンパレータの出力信号を反転して、入力信号としてｐＭＯＳトランジスタに帰還させる。
【０００４】
上述のテスト回路において入力信号が立ち上がると、ｎＭＯＳトランジスタに加えて、ｐＭＯＳトランジスタも非導通状態になる。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが非導通状態になると、ｎＭＯＳトランジスタのリーク電流により、ｎＭＯＳトランジスタの出力端子の電位は徐々に低下する。そして、この出力端子の電位が参照電位より低くなると、コンパレータの出力信号が立ち下がる。
【０００５】
ｐＭＯＳの入力信号が立ち下ってから、コンパレータの出力信号が立ち下るまでの遅延時間は、非導通状態のｎＭＯＳトランジスタからのリーク電流に基づく時間である。このため、コンパレータの出力信号は、そのリーク電流に応じた周波数で変化する。この周波数から、非導通状態のｎＭＯＳトランジスタのリーク電流の値が測定される。対称的な構成の回路により、ｐＭＯＳトランジスタのリーク電流も測定される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−４３９２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述の半導体集積回路では、以下の理由により、リーク電流の測定が困難となるおそれがあった。ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの特性のばらつきは、一般にｎＭＯＳ同士またはｐＭＯＳ同士のばらつきよりも顕著である。このため、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの間のリーク電流の差のばらつきは、ｎＭＯＳトランジスタ同士またはｐＭＯＳトランジスタ同士のリーク電流の差のばらつきよりも大きくなることが多い。このばらつきが大きいと、測定対象のｎＭＯＳトランジスタのリーク電流がｐＭＯＳトランジスタのリーク電流以下となり、ｎＭＯＳトランジスタの出力端子の電位が十分に低下しないおそれがある。この場合、コンパレータの出力信号の周波数が、ｎＭＯＳトランジスタのリーク電流に応じた周波数とは異なる値になってしまう。この結果、ｎＭＯＳトランジスタの正確なリーク電流の測定が困難となっていた。ｐＭＯＳトランジスタのリーク電流についても同様である。
【０００８】
本技術はこのような状況に鑑みて生み出されたものであり、非導通状態のトランジスタから漏出するリーク電流を正確に測定することができるテスト回路を実現することを目的とする。
【課題を解決するための手段】
【０００９】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が上記制御トランジスタと同一であり、電源とアースとの間において上記制御トランジスタに直列に接続された測定対象トランジスタと、上記制御トランジスタが上記導通状態から上記非導通状態へ移行した場合には上記測定対象トランジスタから漏出したリーク電流の値に応じて上記出力端子の電位の上記変化を遅延させるコンデンサと、上記出力端子の電位を反転して上記入力端子に帰還させる反転回路とを具備する発振回路である。これにより、測定対象トランジスタから漏出したリーク電流の値に応じて出力端子の電位の変化が遅延するという作用をもたらす。
【００１０】
また、この第１の側面において、上記出力端子の電位の上記変化の遅延を指示する遅延指示信号が入力された場合には上記測定対象トランジスタを上記非導通状態に移行させ、上記遅延指示信号が入力されない場合には上記入力端子の電位に応じて上記測定対象トランジスタを導通状態および非導通状態のうちのいずれかに移行させる遅延制御部をさらに具備してもよい。これにより、遅延指示信号が入力された場合には測定対象トランジスタが非導通状態に移行し、遅延指示信号が入力されない場合には入力端子の電位に応じて測定対象トランジスタが導通状態および非導通状態のうちのいずれかに移行するという作用をもたらす。
【００１１】
また、この第１の側面において、上記測定対象トランジスタは、上記測定対象トランジスタを導通状態または非導通状態に制御するための制御端子と、上記電源または上記アースと上記制御端子とに接続された第１の接続端子と、上記出力端子に接続された第２の接続端子とを備えてもよい。これにより、測定対象トランジスタの第１の接続端子が電源またはアースと制御端子とに接続されるという作用をもたらす。
【００１２】
また、この第１の側面において、上記測定対象トランジスタは、当該測定対象トランジスタおよび上記制御トランジスタが上記非導通状態である場合には上記制御トランジスタから漏出するリーク電流の値よりも大きな値のリーク電流を漏出するトランジスタであってもよい。これにより、制御トランジスタから漏出するリーク電流の値よりも大きな値のリーク電流を測定対象トランジスタが漏出するという作用をもたらす。
【００１３】
また、この第１の側面において、上記測定対象トランジスタは、上記電源と上記アースとの間において並列に接続された複数のトランジスタを備え、上記複数のトランジスタのそれぞれは、チャネルの極性が上記制御トランジスタと同一のトランジスタであってもよい。これにより、測定対象トランジスタが、電源とアースとの間において並列に接続された複数のトランジスタを備えるという作用をもたらす。
【００１４】
また、この第１の側面において、上記反転回路は、上記出力端子の電位の発振を指示する発振指示信号が入力された場合には上記出力端子の電位を反転して上記入力端子に帰還させ、上記発振指示信号が入力されない場合には上記入力端子の電位を所定の電位に固定してもよい。これにより、発振指示信号が入力された場合には反転回路が出力端子の電位を反転して入力端子に帰還させ、発振指示信号が入力されない場合には反転回路が入力端子の電位を所定の電位に固定するという作用をもたらす。
【００１５】
また、本技術の第２の側面は、入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が上記制御トランジスタと同一であり、電源とアースとの間において上記制御トランジスタに直列に接続された測定対象トランジスタと、上記制御トランジスタが上記導通状態から上記非導通状態へ移行した場合には上記測定対象トランジスタから漏出したリーク電流の値に応じて上記出力端子の電位の上記変化を遅延させるコンデンサとを備える遅延回路を複数有し、上記遅延回路の各々の上記出力端子と上記入力端子との接続により複数の上記遅延回路がリング状に接続された遅延回路群と、上記遅延回路の各々の上記出力端子の電位の発振を指示する発振指示信号が入力された場合には上記遅延回路の各々の上記出力端子の電位を反転して当該出力端子に接続された上記入力端子の電位とし、上記発振指示信号が入力されない場合には複数の上記遅延回路の上記入力端子の各々の電位の少なくとも１つが異なる極性の電位となるように上記入力端子の各々の電位を固定する発振制御回路とを具備する発振回路である。これにより、発振指示信号が入力された場合には発振制御回路が遅延回路の各々の出力端子の電位を反転して出力端子に接続された入力端子の電位とし、発振指示信号が入力されない場合には発振制御回路が複数の遅延回路の入力端子の各々の電位の少なくとも１つが異なる極性の電位となるように入力端子の各々の電位を固定するという作用をもたらす。
【００１６】
また、本技術の第３の側面は、入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が上記制御トランジスタと同一であり、電源とアースとの間において上記制御トランジスタに直列に接続された測定対象トランジスタと、上記制御トランジスタが上記導通状態から上記非導通状態へ移行した場合には上記測定対象トランジスタから漏出したリーク電流の値に応じて上記出力端子の電位の上記変化を遅延させるコンデンサと、上記出力端子の電位を反転して上記入力端子に帰還させる反転回路とを備える発振回路と、上記出力端子の電位が所定期間内に反転した回数を計数する計数回路とを具備するテスト回路である。これにより、測定対象トランジスタから漏出したリーク電流の値に応じて出力端子の電位の変化が遅延し、出力端子の電位が所定期間内に反転した回数が計数されるという作用をもたらす。
【００１７】
また、本技術の第４の側面は、入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が上記制御トランジスタと同一であり、電源とアースとの間において上記制御トランジスタに直列に接続された測定対象トランジスタと、上記制御トランジスタが上記導通状態から上記非導通状態へ移行した場合には上記測定対象トランジスタから漏出したリーク電流の値に応じて上記出力端子の電位の上記変化を遅延させるコンデンサとを備える遅延回路を複数有し、上記遅延回路の各々の上記出力端子と上記入力端子との接続により複数の上記遅延回路がリング状に接続された遅延回路群と、上記遅延回路の各々の上記出力端子の電位の発振を指示する発振指示信号が入力された場合には上記遅延回路の各々の上記出力端子の電位を反転して当該出力端子に接続された上記入力端子の電位とし、上記発振指示信号が入力されない場合には複数の上記遅延回路の上記入力端子の各々の電位の少なくとも１つが異なる極性の電位となるように上記入力端子の各々の電位を固定する発振制御回路と、いずれかの上記出力端子の電位が所定期間内に反転した回数を計数する計数回路とを具備するテスト回路である。これにより、発振指示信号が入力された場合には発振制御回路が遅延回路の各々の出力端子の電位を反転して出力端子に接続された入力端子の電位とし、発振指示信号が入力されない場合には発振制御回路が複数の遅延回路の入力端子の各々の電位の少なくとも１つが異なる極性の電位となるように入力端子の各々の電位を固定するという作用をもたらす。
【発明の効果】
【００１８】
本技術によれば、テスト回路がリーク電流を正確に測定することができるという優れた効果を奏し得る。
【図面の簡単な説明】
【００１９】
【図１】第１の実施の形態における半導体集積回路の一構成例を示すブロック図である。
【図２】第１の実施の形態におけるテスト回路の一構成例を示すブロック図である。
【図３】第１の実施の形態におけるｎＭＯＳリークモニタの一構成例を示す回路図である。
【図４】第１の実施の形態におけるｎＭＯＳ遅延回路の一構成例を示す回路図である。
【図５】第１の実施の形態におけるｐＭＯＳリークモニタの一構成例を示す回路図である。
【図６】第１の実施の形態におけるｐＭＯＳ遅延回路の一構成例を示す回路図である。
【図７】変形例におけるｎＭＯＳ遅延回路の一構成例を示す回路図である。
【図８】第２の実施の形態におけるテスト回路の一構成例を示すブロック図である。
【図９】第２の実施の形態におけるｎＭＯＳリークモニタの一構成例を示す回路図である。
【図１０】第２の実施の形態におけるｎＭＯＳ遅延回路の一構成例を示す回路図である。
【図１１】第２の実施の形態におけるｐＭＯＳリークモニタの一構成例を示す回路図である。
【図１２】第２の実施の形態におけるｐＭＯＳ遅延回路の一構成例を示す回路図である。
【図１３】第２の実施の形態におけるｎＭＯＳリークモニタの動作の一例を示す表である。
【図１４】第２の実施の形態における制御回路の動作の一例を示すフローチャートである。
【発明を実施するための形態】
【００２０】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（発振制御：リーク電流の値に応じた周波数で発振させる例）
２．第２の実施の形態（発振制御：周波数を切り替えて発振させる例）
【００２１】
＜１．第１の実施の形態＞
［半導体集積回路の構成例］
図１は、第１の実施の形態における半導体集積回路１００の一構成例を示すブロック図である。この半導体集積回路１００は、トランジスタ等の多数の半導体素子を集積した回路である。半導体集積回路１００は、テスト回路２１０、２２０、２３０、２４０および２５０と、Ｉ／Ｏエリア６１０、６２０、６３０および６４０と、コアエリア７００とを備える。
【００２２】
テスト回路２１０、２２０、２３０、２４０および２５０は、それぞれ、半導体集積回路１００内の所定の箇所におけるリーク電流を測定する回路である。このリーク電流の測定は、例えば、半導体集積回路１００の開発時や製品出荷の直前に行われる。これらのテスト回路の構成の詳細については後述する。Ｉ／Ｏエリア６１０、６２０、６３０および６４０は、半導体集積回路１００の外部の回路や装置からの信号をコアエリア７００に入力し、また、コアエリア７００からの信号を外部へ出力するものである。コアエリア７００は、トランジスタ等の多数の半導体素子が集積された領域である。
【００２３】
［テスト回路の構成例］
図２は、第１の実施の形態におけるテスト回路２１０の一構成例を示すブロック図である。テスト回路２１０は、制御回路２１１およびリングオシレーターアレイ２１２を備える。テスト回路２２０、２３０、２４０および２５０の構成は、テスト回路２１０の構成と同様である。
【００２４】
制御回路２１１は、リングオシレーター２１２を制御して、そのリングオシレーター２１２からの出力信号の発振周波数を測定するものである。この制御回路２１１には、テスト回路２１０を制御するための制御信号が外部の回路や装置から入力される。この制御信号には、発振周波数を測定するか否かを制御回路２１１に指示する信号が含まれる。制御信号に従って制御回路２１１は、発振するか否かを指示する発振制御信号をリングオシレーター２１２に出力する。例えば、発振制御信号は、発振させる場合にハイレベルに設定され、発振を停止させる場合にローレベルに設定される。そして、制御回路２１１は、一定期間内にリングオシレーター２１２からの出力信号が反転した回数を計数し、その計数値を発振周波数として出力する。この発振周波数からリーク電流が算出される。リーク電流の算出方法の詳細については後述する。なお、制御回路２１１は、特許請求の範囲における計数回路の一例である。リングオシレーターアレイ２１２は、特許請求の範囲に記載の発振回路の一例である。
【００２５】
リングオシレーターアレイ２１２は、制御回路２１１の制御に従って出力信号を発振させるものである。このリングオシレーターアレイ２１２は、ｎＭＯＳリークモニタ３００、ｐＭＯＳリークモニタ４００、および、インバータリング５００を備える。
【００２６】
ｎＭＯＳリークモニタ３００は、制御回路２１１の制御に従って非導通状態のｎＭＯＳトランジスタからのリーク電流に応じた周波数で出力信号を発振させるものである。このｎＭＯＳリークモニタ３００には、信号線２１４を介して制御回路２１１からの発振制御信号ｎＯＳＣが入力される。また、ｎＭＯＳリークモニタ３００は、信号線３０１を介して出力信号ｎＯＵＴを制御回路２１１へ出力する。ここで、発振制御信号ｎＯＳＣは、ｎＭＯＳリークモニタ３００に対して発振するか否かを指示する信号である。発振制御信号ｎＯＳＣにより発振が指示された場合には、ｎＭＯＳリークモニタ３００は出力信号ｎＯＵＴを発振させる。一方、発振が指示されない場合には、ｎＭＯＳリークモニタ３００は出力信号ｎＯＵＴを一定の状態（例えば、ローレベル）に固定して発振を停止する。
【００２７】
ｐＭＯＳリークモニタ４００は、制御回路２１１の制御に従って非導通状態のｐＭＯＳトランジスタからのリーク電流に応じた周波数で出力信号を発振させるものである。このｐＭＯＳリークモニタ４００には、信号線２１６を介して制御回路２１１からの発振制御信号ｐＯＳＣが入力される。また、ｐＭＯＳリークモニタ４００は、信号線４０１を介して出力信号ｐＯＵＴを制御回路２１１へ出力する。ここで、発振制御信号ｐＯＳＣは、ｐＭＯＳリークモニタ４００に対して発振するか否かを指示する信号である。発振制御信号ｐＯＳＣにより発振が指示された場合には、ｐＭＯＳリークモニタ４００は出力信号ｐＯＵＴを発振させる。一方、発振が指示されない場合には、ｐＭＯＳリークモニタ４００は出力信号ｐＯＵＴを一定の状態（例えば、ローレベル）に固定して発振を停止する。
【００２８】
インバータリング５００は、制御回路２１１の制御に従って、インバータの遅延時間に応じた周波数で出力信号を発振させるものである。このインバータリング５００は、リング状に接続された１つ以上のインバータを備える。インバータリング５００には、信号線２１８を介して制御回路２１１からの発振制御信号ｉＯＳＣが入力される。また、インバータリング５００は、信号線５０１を介して出力信号ｉＯＵＴを制御回路２１１へ出力する。ここで、発振制御信号ｉＯＳＣは、インバータリング５００に対して発振するか否かを指示する信号である。発振制御信号ｉＯＳＣにより発振が指示された場合には、インバータリング５００は出力信号ｉＯＵＴを発振させる。一方、発振が指示されない場合には、インバータリング５００は出力信号ｉＯＵＴを一定の状態（例えば、ローレベル）に固定して発振を停止する。
【００２９】
なお、制御回路２１１が、出力信号の発振周波数を測定する構成としているが、外部の装置や回路が発振周波数を測定する構成とすることもできる。この場合、制御回路２１１は、発振周波数を測定せず、分周器などにより出力信号の周波数を変更して出力する。そして、外部の装置等が出力信号の周波数を測定する。
【００３０】
［ｎＭＯＳリークモニタの構成例］
図３は、第１の実施の形態におけるｎＭＯＳリークモニタ３００の一構成例を示す回路図である。ｎＭＯＳリークモニタ３００は、ｎＭＯＳ遅延回路３１０、３２０および３３０と、ＮＡＮＤ（否定論理積）ゲート３４１および３４３と、インバータ３４２と、ＮＯＲ（否定論理和）ゲート３４４とを備える。なお、ＮＯＲゲート３４４は、特許請求の範囲に記載の反転回路の一例である。ＮＡＮＤゲート３４１および３４３と、インバータ３４２と、ＮＯＲゲート３４４とからなる回路は、特許請求の範囲に記載の発振制御回路の一例である。
【００３１】
ｎＭＯＳ遅延回路３１０、３２０、および３３０は、非導通状態のｎＭＯＳトランジスタから漏出するリーク電流の値に応じて信号の変化を遅延させるものである。ｎＭＯＳ遅延回路３１０は、入力信号ｃＩＮ１の変化を遅延させた信号を出力信号ｃＯＵＴ１としてＮＡＮＤゲート３４１の入力端子に出力する。ｎＭＯＳ遅延回路３２０は、入力信号ｃＩＮ２の変化を遅延させた信号を出力信号ｃＯＵＴ２としてＮＡＮＤゲート３４３の入力端子に出力する。また、ｎＭＯＳ遅延回路３３０は、入力信号ｃＩＮ３の変化を遅延させた信号を出力信号ｃＯＵＴ３としてＮＯＲゲート３４４の入力端子に出力する。
【００３２】
ＮＡＮＤゲート３４１および３４３は、２つの入力端子を備え、それらの入力端子に入力された信号の否定論理積を出力するものである。ＮＡＮＤゲート３４１は、発振制御信号ｎＯＳＣとｎＭＯＳ遅延回路３１０からの出力信号ｃＯＵＴ１との否定論理積を入力信号ｃＩＮ２としてｎＭＯＳ遅延回路３２０に出力する。ＮＡＮＤゲート３４３は、発振制御信号ｎＯＳＣとｎＭＯＳ遅延回路３２０からの出力信号ｃＯＵＴ２との否定論理積を入力信号ｃＩＮ３としてｎＭＯＳ遅延回路３３０に出力する。
【００３３】
インバータ３４２は、発振制御信号ｎＯＳＣを反転してＮＯＲゲート３４４の入力端子へ出力するものである。ＮＯＲゲート３４４は２つの入力端子を備え、それらの入力端子に入力された信号の否定論理和を出力するものである。具体的には、ＮＯＲゲート３４４は、反転された発振制御信号ｎＯＳＣと出力信号ｃＯＵＴ３との否定論理和を出力信号ｎＯＵＴとして制御回路２１１へ出力するとともに入力信号ｃＩＮ１としてｎＭＯＳ遅延回路３１０に帰還させる。
【００３４】
このような構成により、発振制御信号ｎＯＳＣがハイレベルである場合には、ＮＡＮＤゲート３４１および３４３とＮＯＲゲート３４４とのそれぞれは、ｎＭＯＳ遅延回路３１０、３２０および３３０からの入力信号を反転して出力する。ＮＯＲゲート３４４の出力信号ｎＯＵＴは、先頭のｎＭＯＳ遅延回路３１０に帰還するため、この出力信号ｎＯＵＴの電位が周期的に変化する。すなわち、ｎＭＯＳリークモニタ３００が発振する。
【００３５】
一方、発振制御信号ｎＯＳＣがローレベルである場合には、ＮＡＮＤゲート３４１および３４３は、入力信号ｃＩＮ２およびｃＩＮ３をハイレベルに固定し、ＮＯＲゲート３４４は、入力信号ｃＩＮ１および出力信号ｎＯＵＴをローレベルに固定する。この結果、出力信号ｎＯＵＴの発振が停止する。入力信号ｃＩＮ１、ｃＩＮ２およびｃＩＮ３の各々は、少なくとも１つが異なる電位に固定されるため、発振の開始時に入力信号の電位が不定とならず、確実に発振する。
【００３６】
なお、ｎＭＯＳリークモニタ３００に備えるｎＭＯＳ遅延回路は３つに限定されない。ｎＭＯＳ遅延回路を１つのみとする場合、例えば、ｎＭＯＳ遅延回路３１０および３２０と、ＮＡＮＤゲート３４１および３４３とを削除し、発振制御信号ｎＯＳＣをｎＭＯＳ遅延回路３３０に入力すればよい。ｎＭＯＳ遅延回路を２つにする場合、例えば、ｎＭＯＳ遅延回路３１０を削除し、ＮＯＲゲート３４４の出力をＮＡＮＤゲート３４１の入力端子に帰還させればよい。ｎＭＯＳ遅延回路を４つ以上にする場合、ＮＡＮＤゲートと遅延回路とを必要に応じて追加していけばよい。
【００３７】
また、ＮＡＮＤゲート３４１および３４３と、インバータ３４２と、ＮＯＲゲート３４４とにより発振を制御する構成としているが、発振を制御する回路の構成は、この構成に限定されない。発振する場合にｎＭＯＳ遅延回路の各々の入力信号を反転し、発振を停止する場合に少なくとも１つが異なる電位となるように入力信号を固定することができるのであれば、別の構成であってもよい。例えば、ＮＡＮＤゲート３４１および３４３をＮＯＲゲートに置き換え、ＮＯＲゲート３４４をＮＡＮＤゲートに置き換えてもよい。これにより、発振制御信号ｎＯＳＣがローレベルの場合に入力信号の各々は反転され、発振制御信号ｎＯＳＣがハイレベルの場合には入力信号ｃＩＮ１がハイレベルに固定されるとともに入力信号ｃＩＮ２およびｃＩＮ３がローレベルに固定される。
【００３８】
［ｎＭＯＳ遅延回路の構成例］
図４は、第１の実施の形態におけるｎＭＯＳ遅延回路３１０の一構成例を示す回路図である。ｎＭＯＳ遅延回路３１０は、制御トランジスタ３１１、測定対象トランジスタ３１２、および、コンデンサ３１３を備える。ｎＭＯＳ遅延回路３２０および３３０の構成は、ｎＭＯＳ遅延回路３１０と同様である。
【００３９】
制御トランジスタ３１１は、入力信号ｃＩＮ１に応じて出力信号ｃＯＵＴの電位を変化させるものである。例えばｎＭＯＳトランジスタが、この制御トランジスタ３１１として用いられる。また、制御トランジスタ３１１において、ゲート電極にはＮＯＲゲート３４４の出力端子に接続され、ソース電極は電源に接続される。そして、制御トランジスタ３１１のドレイン電極はＮＡＮＤゲート３４１の入力端子とコンデンサ３１３の一端と測定対象トランジスタ３１２のドレイン電極とに接続される。なお、制御トランジスタ３１１のゲート電極は、特許請求の範囲に記載の入力端子の一例である。制御トランジスタ３１１のドレイン電極は、特許請求の範囲に記載の出力端子の一例である。
【００４０】
測定対象トランジスタ３１２は、測定対象とされるリーク電流を漏出するトランジスタである。この測定対象トランジスタ３１２としては、制御トランジスタ３１１と同じ極性であり、かつ、制御トランジスタ３１１よりもリーク電流が大きいＭＯＳトランジスタが用いられる。ここで、トランジスタの極性とは、チャネルの極性を意味する。制御トランジスタ３１１をｎ型とした場合、これと同様にｎ型のＭＯＳトランジスタが測定対象トランジスタ３１２として用いられる。また、リーク電流が大きくなるように、例えば、制御トランジスタ３１１よりもゲート幅を大きくしたトランジスタが測定対象トランジスタ３１２として用いられる。
【００４１】
また、測定対象トランジスタ３１２は、電源およびアース間において制御トランジスタ３１１と直列に、かつ、常に非導通状態となるように接続されている。具体的には、測定対象トランジスタ３１２において、ゲート電極およびソース電極は接地され、ドレイン電極は制御トランジスタ３１１のドレイン電極に接続されている。
【００４２】
なお、制御トランジスタ３１１および測定対象トランジスタ３１２は、置換可能なトランジスタであれば、ＭＯＳトランジスタに限定されない。例えば、ＭＯＳ型の電界効果トランジスタでなく、接合型の電界効果トランジスタであってもよい。
【００４３】
コンデンサ３１３は、充電または放電により信号の変化を遅延させるものである。このコンデンサ３１３の一方の端子は電源に、他方の端子は制御トランジスタ３１１および測定対象トランジスタ３１２のドレイン電極に接続される。
【００４４】
このような回路により、入力信号ｃＩＮ１が立ち下った場合には、測定対象トランジスタ３１２に加えて制御トランジスタ３１１も非導通状態となる。制御トランジスタ３１１が非導通状態となると、測定対象トランジスタ３１２から漏出するリーク電流によりコンデンサ３１３が充電される。コンデンサ３１３の充電により制御トランジスタ３１１のドレイン端子の電位が下り、その充電時間の分、出力信号ｃＯＵＴ１の立下りが遅延する。ここで、前述したように測定対象トランジスタ３１２のリーク電流は制御トランジスタ３１１よりも大きいため、入力信号ｃＩＮ１が立ち下った場合に測定対象トランジスタ３１２のドレイン電極の電位は十分に低くなる。したがって、出力信号ｃＯＵＴが確実に立ち下る。
【００４５】
一方、入力信号ｃＩＮ１が立ち上った場合には、制御トランジスタ３１１が導通状態となり、コンデンサ３１３が放電されて出力信号ｃＯＵＴ１が立ち上る。
【００４６】
ここで、コンデンサ３１３において充放電される電気量の総和をＱとし、コンデンサ３１３の電気容量をＣとし、コンデンサ３１３の端子間の電位差をＶとする。この電位差Ｖは、放電完了時（または充電開始時）において、ほぼ電源電圧となる。電気量Ｑの単位は、例えば、クーロン（Ｃ）またはアンペア秒（Ａ・ｓ）である。電気容量Ｃの単位は、例えば、ファラッド（Ｆ）であり、電位差Ｖの単位はボルト（Ｖ）である。
【００４７】
また、制御トランジスタ３１１が導通状態において出力する電流（いわゆる、「オン電流」）をＩｏｎとし、非道通状態の測定対象トランジスタ３１２から漏出するリーク電流をＩｌｅａｋとする。入力信号ｃＩＮ１の立上りから出力信号ｃＯＵＴ１の立ち上がりまでの時間（以下、「立上り遅延時間」と称する。）をＴｒｉｓｅとし、入力信号ｃＩＮ１の立下りから出力信号ｃＯＵＴ１の立下りまでの時間（以下、「立下り遅延時間」と称する。）をＴｆａｌｌとする。ＩｏｎおよびＩｌｅａｋの単位は、例えば、アンペア（Ａ）であり、ＴｒｉｓｅおよびＴｆａｌｌの単位は、例えば、秒（ｓ）である。
【００４８】
上述の立上り遅延時間Ｔｒｉｓｅは、オン電流Ｉｏｎによるコンデンサ３１３の放電時間であるから、Ｑ、ＴｒｉｓｅおよびＩｏｎの間には次の式１が成立する。
Ｑ＝Ｉｏｎ×Ｔｒｉｓｅ ・・・式１
【００４９】
一方、立下り遅延時間Ｔｆａｌｌは、リーク電流をＩｌｅａｋによるコンデンサ３１３の充電時間であるから、Ｑ、ＴｆａｌｌおよびＩｌｅａｋの間には次の式２が成立する。
Ｑ＝Ｉｌｅａｋ×Ｔｆａｌｌ ・・・式２
【００５０】
電気量に関する公式であるＱ＝ＣＶと式１および式２とから、次の式３および式４が導出される。
Ｔｒｉｓｅ＝Ｃ×Ｖ／Ｉｏｎ ・・・式３
Ｔｆａｌｌ＝Ｃ×Ｖ／Ｉｌｅａｋ ・・・式４
【００５１】
ｎＭＯＳリークモニタ３００は、ｎＭＯＳ遅延回路を３つ備えるため、ｎＭＯＳリークモニタ３００の出力信号ｎＯＵＴの発振周期をＴとし、ｎＭＯＳ遅延回路以外の論理ゲートの遅延を無視すると式３および式４より次の式５が導かれる。発振周期Ｔの単位は、例えば秒（ｓ）である。
Ｔ＝３（Ｔｒｉｓｅ＋Ｔｆａｌｌ）＝３Ｃ（Ｖ／Ｉｏｎ＋Ｖ／Ｉｌｅａｋ） ・・・式５
【００５２】
ただし、式５において、リーク電流をＩｌｅａｋは、オン電流Ｉｏｎと比較して十分に小さいため、発振周期Ｔは次の式６に示すように近似することができる。
Ｔ≒３Ｔｆａｌｌ＝３Ｃ×Ｖ／Ｉｌｅａｋ ・・・式６
【００５３】
出力信号ｎＯＵＴの発振周波数をＦとすると、式６から次の式７が導かれる。発振周波数Ｆの単位は、例えばヘルツ（Ｈｚ）である。
Ｆ＝１／Ｔ＝Ｉｌｅａｋ／（３ＣＶ） ・・・式７
この式７を用いることにより、発振周波数Ｆの測定値からリーク電流Ｉｌｅａｋの正確な値が算出される。
【００５４】
［ｐＭＯＳリークモニタの構成例］
図５は、第１の実施の形態におけるｐＭＯＳリークモニタ４００の一構成例を示す回路図である。ｐＭＯＳリークモニタ４００は、ｐＭＯＳ遅延回路４１０、４２０および４３０と、ＮＡＮＤゲート４４１および４４３と、インバータ４４２と、ＮＯＲゲート４４４とを備える。ＮＡＮＤゲート４４１および４４３、インバータ４４２ならびにＮＯＲゲート４４４は、ｎＭＯＳリークモニタ３００におけるＮＡＮＤゲート３４１および３４３、インバータ３４２ならびにＮＯＲゲート３４４と同様のものである。すなわち、ｐＭＯＳリークモニタ４００は、ｎＭＯＳ遅延回路３１０等の代わりにｐＭＯＳ遅延回路４１０等を備える点以外は、ｎＭＯＳリークモニタ３００と同様の構成である。
【００５５】
ｐＭＯＳ遅延回路４１０、４２０、および、４３０は、非導通状態のｐＭＯＳトランジスタから漏出するリーク電流の値に応じて信号の変化を遅延させるものである。
【００５６】
［ｐＭＯＳ遅延回路の構成例］
図６は、第１の実施の形態におけるｐＭＯＳ遅延回路４１０の一構成例を示す回路図である。ｐＭＯＳ遅延回路４１０は、制御トランジスタ４１１、測定対象トランジスタ４１２、および、コンデンサ４１３を備える。ｐＭＯＳ遅延回路４２０および４３０の構成は、ｐＭＯＳ遅延回路４１０と同様である。
【００５７】
制御トランジスタ４１１は、入力信号ｃＩＮ１に応じて出力信号ｃＯＵＴ１の値を変化させるものである。例えばｐＭＯＳトランジスタが、この制御トランジスタ４１１として用いられる。また、この制御トランジスタ４１１において、ゲート電極にはＮＯＲゲート４４４の出力端子に接続され、ソース電極は接地される。そして、制御トランジスタ４１１のドレイン電極はＮＡＮＤゲート４４１の入力端子とコンデンサ４１３の一端と測定対象トランジスタ４１２のドレイン電極とに接続される。
【００５８】
測定対象トランジスタ４１２は、測定対象とされるリーク電流を漏出するトランジスタである。この測定対象トランジスタ４１２としては、制御トランジスタ４１１よりもリーク電流が大きく、制御トランジスタ４１１と同じ極性（例えば、ｐ型）のＭＯＳトランジスタが用いられる。また、測定対象トランジスタ４１２のゲート電極およびソース電極は電源に接続され、ドレイン電極は制御トランジスタ４１１のドレイン電極に接続される。
【００５９】
コンデンサ４１３は、充電または放電により信号の変化を遅延させるものである。このコンデンサ４１３の一方の端子は接地され、他方の端子は制御トランジスタ４１１および測定対象トランジスタ４１２のドレイン電極に接続される。
【００６０】
このような回路により、入力信号ｃＩＮ１が立ち上った場合には、測定対象トランジスタ４１２に加えて制御トランジスタ４１１も非導通状態となる。制御トランジスタ４１１が非導通状態となると、測定対象トランジスタ４１２から漏出するリーク電流によりコンデンサ４１３が充電され、その充電時間の分、出力信号ｃＯＵＴ１の立上りが遅延する。
【００６１】
一方、入力信号ｃＩＮ１が立ち下った場合には、制御トランジスタ４１１が導通状態となり、コンデンサ４１３が放電されて出力信号ｃＯＵＴ１が立ち下る。
【００６２】
ｎＭＯＳ遅延回路３１０がリーク電流に応じて入力信号ｃＩＮ１の立下りを遅延させたのに対し、ｐＭＯＳ遅延回路４１０は、リーク電流に応じて立上りを遅延させる。したがって、式６において、立下り遅延時間Ｔｆａｌｌを立上り遅延時間Ｔｒｉｓｅに置き換えれば、出力信号ｐＯＵＴの発振周期Ｔが求められる。そして、出力信号ｐＯＵＴの発振周波数は、出力信号ｎＯＵＴの場合と同様に式７から算出される。
【００６３】
このように、本技術の第１の実施の形態によれば、ｎＭＯＳリークモニタ３００は、ｎＭＯＳトランジスタからのリーク電流に応じた周波数で出力端子の電位を発振させることができる。詳細には、ｎＭＯＳリークモニタ３００において、ｎ型の制御トランジスタ３１１が非導通状態へ移行した場合には、同じくｎ型の測定対象トランジスタ３１２から漏出したリーク電流の値に応じて、コンデンサ３１３が出力端子の電位の変化を遅延させる。ＮＯＲゲート３４４は、その出力端子の電位を反転して制御トランジスタ３１１の入力端子に帰還させる。これにより、出力端子の電位は、リーク電流の値に応じた周波数で変化する。そして、ｎ型トランジスタ同士のリーク電流の差のばらつきは、ｎ型とｐ型との間のリーク電流の差のばらつきよりも一般に小さい。このため、テスト回路２１０は、トランジスタ間のリーク電流の差のばらつきの影響を抑制して、ｎ型のトランジスタのリーク電流を正確に測定することができる。ｐ型のトランジスタのリーク電流についても同様である。
【００６４】
そして、テスト回路２１０は、リーク電流を正確に測定することができるために、トランジスタが良品であるか否かを判定するテスト（例えば、ウェハーテスト）を高い精度で行うことができる。ここで、ウェハーテストは、ウェハ製造後に回路全体のオフ電流の測定や、低いクロック周波数における回路動作の検証を行うことである。このウェハーテストの結果から、良品の選別が行われ、選別された良品のみで組み立てたモジュールに対して、最終的な動作検証であるモジュールテストが行われる。ウェハーテストの精度が高くなることにより、ウェハーテストの結果とモジュールテストの結果とがよく一致するようになる。このため、ウェハーテストとモジュールテストとの間の結果の不一致による損失が低減して、製造コストが削減される。
【００６５】
また、ｎＭＯＳリークモニタ３００およびｐＭＯＳリークモニタ４００は、コンパレータなどのコストのかかる素子や、そのコンパレータの参照電圧を必要としないため、集積回路に組み込むことが容易である。例えば、予めトランジスタを敷き詰めた基板に回路を作成するゲートアレイ方式や、設計済みの標準セルを配置するスタンダードセル方式などで製造する集積回路に容易に組み込むことができる。
【００６６】
なお、テスト回路２１０は、リーク電流から半導体集積回路１００の温度を求めることもできる。一般に、トランジスタの温度の上昇に伴い、そのトランジスタからのリーク電流は増加する。このリーク電流の温度依存特性に基づいて、テスト回路２１０は、リーク電流から半導体集積回路１００の温度をモニタすることができる。温度をモニタする場合、半導体集積回路１００を既知の温度に保って発振周波数を測定しておき、その発振周波数にから得られるリーク電流と保った温度とに基づいて、リーク電流の温度依存特性を示す温度依存モデルを修正することが望ましい。
【００６７】
［変形例］
図７を参照して、第１の実施の形態における変形例について説明する。図７は、変形例におけるｎＭＯＳ遅延回路３１０の一構成例を示す回路図である。変形例のｎＭＯＳ遅延回路３１０の構成は、並列に接続された複数個のｎＭＯＳトランジスタを測定対象トランジスタ３１２が備える点において第１の実施の形態と異なる。
【００６８】
測定対象トランジスタ３１２は、ｎＭＯＳトランジスタ３１４、３１５、３１６、および、３１７などの複数のｎＭＯＳトランジスタを備える。これらのｎＭＯＳトランジスタ３１４乃至３１７のドレイン電極は制御トランジスタ３１１のドレイン電極に接続される。また、ｎＭＯＳトランジスタ３１４乃至３１７のソース電極およびゲート電極は接地される。測定対象トランジスタ３１２は、ｎＭＯＳトランジスタ３１４等のリーク電流の合計値が制御トランジスタ３１１のリーク電流よりも大きくなるように、十分な個数（例えば、数十個）のｎＭＯＳトランジスタを備える。
【００６９】
このように、第１の実施の形態の変形例においては、測定対象トランジスタ３１２が、並列に接続された複数のｎＭＯＳトランジスタを備える。これにより、ゲート幅を調整しなくとも、制御トランジスタ３１１より大きなリーク電流を測定対象トランジスタ３１２において漏出させることができる。
【００７０】
＜２．第２の実施の形態＞
［テスト回路の構成例］
図８乃至図１４を参照して、第２の実施の形態について説明する。図８は、第２の実施の形態におけるテスト回路２１０の一構成例を示すブロック図である。第２の実施の形態のテスト回路２１０は、ｎＭＯＳリークモニタ３００、ｐＭＯＳリークモニタ４００およびインバータリング５００のそれぞれに対し、制御回路２１１がモード信号ＭＯＤＥをさらに出力する点において第１の実施の形態と異なる。モード信号ＭＯＤＥは、モード信号ｎＭＯＤＥ、ｐＭＯＤＥおよびｉＭＯＤＥからなり、それぞれ、ｎＭＯＳリークモニタ３００、ｐＭＯＳリークモニタ４００およびインバータリング５００に入力される。
【００７１】
モード信号ＭＯＤＥは、リーク電流に応じて信号を遅延させるか否かを指示する信号である。例えば、モード信号ＭＯＤＥは、リーク電流に応じて遅延させる場合にローレベルに設定され、遅延させない場合にハイレベルに設定される。このモード信号ＭＯＤＥは、制御信号に従って制御される。例えば、制御信号により、モード信号ＭＯＤＥをローレベル、ハイレベルのそれぞれに維持する時間が指示される。
【００７２】
発振制御信号（ｎＯＳＣ、ｐＯＳＣまたはｉＯＳＣ）がハイレベルであり、かつ、モード信号ＭＯＤＥがローレベルである場合には、出力信号（ｎＯＵＴ、ｐＯＵＴまたはｉＯＵＴ）がリーク電流に応じた周波数で変化する。この場合、制御回路２１１は出力信号の周波数を測定して出力する。一方、発振制御信号およびモード信号ＭＯＤＥがともにハイレベルである場合には、出力信号は、オン電流に応じた周波数で変化する。この場合、制御回路２１１は出力信号の周波数を測定せず、一定時間が経過してからモード信号ＭＯＤＥをローベルにする。
【００７３】
発振制御信号およびモード信号ＭＯＤＥをハイレベルにすることにより、出力信号はオン電流に応じた周波数で発振し、その発振が継続する時間に応じて、テスト回路２１０が計測対象とするトランジスタが劣化する。このため、その劣化の前後においてリーク電流を測定することにより、劣化の程度が求められる。なお、トランジスタを劣化させる場合、試験時間の短縮のために、例えば、通常の動作時よりも高温または高電圧の環境下にテスト回路２１０を置いて劣化を加速させる手法が通常用いられている。
【００７４】
［ｎＭＯＳリークモニタの構成例］
図９は、第２の実施の形態におけるｎＭＯＳリークモニタ３００の一構成例を示す回路図である。第２の実施の形態のｎＭＯＳリークモニタ３００の構成は、モード信号ｎＭＯＤＥが入力され、ｎＭＯＳ遅延回路３１０、３２０および３３０の代わりにｎＭＯＳ遅延回路３５０、３６０および３７０を備える点以外は、第１の実施の形態と同様である。
【００７５】
ｎＭＯＳ遅延回路３５０は、モード信号ｎＭＯＤＥに応じて信号の遅延時間を変えるものである。例えば、ｎＭＯＳ遅延回路３５０は、モード信号ｎＭＯＤＥがローレベルである場合にはリーク電流に応じて信号を遅延させる。一方、モード信号ｎＭＯＤＥがハイレベルである場合にはオン電流に応じて信号を遅延させる。ｎＭＯＳ遅延回路３６０および３７０の構成は、ｎＭＯＳ遅延回路３５０と同様である。
【００７６】
［ｎＭＯＳ遅延回路の構成例］
図１０は、第２の実施の形態におけるｎＭＯＳ遅延回路３５０の一構成例を示す回路図である。ｎＭＯＳ遅延回路３５０は、インバータ３５１およびＮＯＲゲート３５２をさらに備える点において第１の実施形態のｎＭＯＳ遅延回路３１０と異なる。また、ｎＭＯＳ遅延回路３５０における測定対象トランジスタ３１２のゲート電極は、接地されずにＮＯＲゲート３５２の出力端子に接続される。
【００７７】
インバータ３５１は、モード信号ｎＭＯＤＥを反転してＮＯＲゲート３５２の入力端子に出力するものである。ＮＯＲゲート３５２は、入力信号ｃＩＮ１とインバータ３５１により反転されたモード信号ｎＭＯＤＥとの否定論理和を測定対象トランジスタ３１２のゲート電極に出力するものである。
【００７８】
インバータ３５１およびＮＯＲゲート３５２の追加により、モード信号ｎＭＯＤＥがローレベルの場合には、測定対象トランジスタ３１２は、入力信号ｃＩＮ１の変化に関らず、常に非導通状態となる。このため、立下り遅延時間Ｔｆａｌｌはリーク電流に応じた時間となる。一方、モード信号ｎＭＯＤＥがハイレベルの場合には、測定対象トランジスタ３１２は入力信号ｃＩＮ１の変化に応じて非導通状態または導通状態になる。具体的には、測定対象トランジスタ３１２は、入力信号ｃＩＮ１がハイレベルの場合に非導通状態になり、ローレベルの場合に導通状態になる。この結果、立下り遅延時間Ｔｆａｌｌはオン電流に応じた時間となる。
【００７９】
なお、リーク電流に応じて遅延させるか否かを制御することができるのであれば、遅延を制御するための回路は、インバータ３５１およびＮＯＲゲート３５２からなる回路に限定されない。例えば、ド・モルガンの定理に基づいて、インバータ３５１およびＮＯＲゲート３５２からなる回路をインバータおよびＡＮＤ（論理積）ゲートからなる回路に置き換えてもよい。この場合、インバータが入力信号ｃＩＮ１を反転し、ＡＮＤゲートが、その反転された信号とモード信号ｎＭＯＤＥとの論理積を測定対象トランジスタ３１２に出力すればよい。
【００８０】
［ｐＭＯＳリークモニタの構成例］
図１１は、第２の実施の形態におけるｐＭＯＳリークモニタ４００の一構成例を示す回路図である。第２の実施の形態のｐＭＯＳリークモニタ４００の構成は、モード信号ｐＭＯＤＥが入力され、ｐＭＯＳ遅延回路４１０、４２０および４３０の代わりにｐＭＯＳ遅延回路４５０、４６０および４７０を備える点以外は、第１の実施の形態と同様である。
【００８１】
ｐＭＯＳ遅延回路４５０、４６０、および、４７０は、モード信号ｐＭＯＤＥに応じて信号の遅延時間を変えるものである。
【００８２】
［ｐＭＯＳ遅延回路の構成例］
図１２は、第２の実施の形態におけるｐＭＯＳ遅延回路４５０の一構成例を示す回路図である。ｐＭＯＳ遅延回路４５０は、ＮＡＮＤゲート４５１をさらに備える点において第１の実施形態のｐＭＯＳ遅延回路４１０と異なる。また、ｐＭＯＳ遅延回路４５０における測定対象トランジスタ４１２のゲート電極は、電源でなく、ＮＡＮＤゲート４５１の出力端子に接続される。
【００８３】
ＮＡＮＤゲート４５１は、入力信号ｃＩＮ１とモード信号ｐＭＯＤＥとの否定論理積を測定対象トランジスタ４１２のゲート電極に出力するものである。
【００８４】
ＮＡＮＤゲート４５１の追加により、モード信号ｐＭＯＤＥがローレベルの場合には、測定対象トランジスタ４１２が常に非導通状態となり、立上り遅延時間Ｔｒｉｓｅがリーク電流に応じた時間となる。一方、モード信号ｐＭＯＤＥがハイレベルの場合には、測定対象トランジスタ３１２が入力信号ｃＩＮ１に応じて非導通状態または導通状態になり、立上り遅延時間Ｔｒｉｓｅがオン電流に応じた時間となる。
【００８５】
なお、リーク電流に応じて遅延させるか否かを制御することができるのであれば、遅延を制御するための回路は、ＮＡＮＤゲート４５１からなる回路に限定されない。
【００８６】
［ｎＭＯＳリークモニタの動作例］
図１３は、ｎＭＯＳリークモニタ３００の動作の一例を示す表である。発振制御信号ｎＯＳＣがハイレベルであり、かつ、モード信号ｎＭＯＤＥがローレベルである場合、ｎＭＯＳリークモニタ３００における測定対象トランジスタ３１２が常に非導通状態になる。このため、出力信号ｎＯＵＴは、リーク電流に応じた周波数で変化する。この発振周波数からリーク電流が測定される。
【００８７】
発振制御信号ｎＯＳＣおよびモード信号ｎＭＯＤＥがハイレベルである場合、測定対象トランジスタ３１２は、入力信号に応じて導通状態または非導通状態になる。このため、出力信号ｎＯＵＴは、オン電流に応じた周波数で変化する。オン電流に応じた周波数で長時間発振させることにより、測定対象トランジスタ３１２が劣化する。
【００８８】
発振制御信号ｎＯＳＣがローレベルである場合、モード信号ｎＭＯＤＥに関らず、出力信号ｎＯＳＣはローレベルに固定され、発振が停止する。測定対象トランジスタ３１２は、モード信号ｎＭＯＤＥに応じて非導通状態または導通状態に固定される。具体的には、測定対象トランジスタ３１２は、モード信号ｎＭＯＤＥがハイレベルの場合には導通状態に固定され、モード信号ｂＭＯＤＥがローレベルの場合には非導通状態に固定される。
【００８９】
［制御回路の動作例］
図１４は、第２の実施の形態における制御回路２１１の動作の一例を示すフローチャートである。この動作は、トランジスタの経年劣化の程度を測定するための試験を開始するときなどに開始する。制御回路２１１は、モード信号ＭＯＤＥをローレベルにして劣化前におけるトランジスタのリーク電流を測定する（ステップＳ９１０）。
【００９０】
次に、制御回路２１１は、モード信号ＭＯＤＥをハイレベルにして、高温・高電圧などの環境下においてトランジスタを劣化させる（ステップＳ９２０）。そして、制御回路２１１は、モード信号ＭＯＤＥをローレベルにして劣化後におけるトランジスタのリーク電流を測定する（ステップＳ９３０）。ステップＳ９３０の後、制御回路２１１は動作を終了する。ステップＳ９１０およびＳ９３０において測定された劣化前後のリーク電流から、トランジスタの劣化の程度が求められる。
【００９１】
このように、本技術の第２の実施の形態によれば、ｎＭＯＳリークモニタ３００は、リーク電流に応じた周波数とオン電流に応じた周波数とのうちのいずれかの周波数で出力信号を発振させることができる。詳細には、ｎＭＯＳリークモニタ３００は、遅延を指示するローレベルのモード信号ｎＭＯＤＥが入力された場合にはｎＭＯＳトランジスタを非導通状態にする。一方、ハイレベルのモード信号ｎＭＯＤＥが入力された場合にはｎＭＯＳリークモニタ３００は、入力信号ｃＩＮ１に応じてｎＭＯＳトランジスタを非導通状態または導通状態にする。これにより、モード信号ｎＭＯＤＥがローレベルの場合にはリーク電流に応じた周波数で出力信号ｎＯＵＴが発振し、モード信号ｎＭＯＤＥがハイレベルの場合にはオン電流に応じた周波数で出力信号ｎＯＵＴが変化する。したがって、オン電流に応じた周波数で長時間発振させ、その前後のリーク電流を測定すれば、それらのリーク電流からｎＭＯＳトランジスタの劣化の程度が求められる。ｐＭＯＳトランジスタについても同様である。
【００９２】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【００９３】
なお、本技術は以下のような構成もとることができる。
（１）入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、
チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、
前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサと、
前記出力端子の電位を反転して前記入力端子に帰還させる反転回路と
を具備する発振回路。
（２）前記出力端子の電位の前記変化の遅延を指示する遅延指示信号が入力された場合には前記測定対象トランジスタを前記非導通状態に移行させ、前記遅延指示信号が入力されない場合には前記入力端子の電位に応じて前記測定対象トランジスタを導通状態および非導通状態のうちのいずれかに移行させる遅延制御部をさらに具備する前記（１）記載の発振回路。
（３）前記測定対象トランジスタは、
前記測定対象トランジスタを導通状態または非導通状態に制御するための制御端子と、
前記電源または前記アースと前記制御端子とに接続された第１の接続端子と、
前記出力端子に接続された第２の接続端子と
を備える前記（１）記載の発振回路。
（４）前記測定対象トランジスタは、当該測定対象トランジスタおよび前記制御トランジスタが前記非導通状態である場合には前記制御トランジスタから漏出するリーク電流の値よりも大きな値のリーク電流を漏出するトランジスタである
前記（１）乃至（３）のいずれかに記載の発振回路。
（５）前記測定対象トランジスタは、前記電源と前記アースとの間において並列に接続された複数のトランジスタを備え、
前記複数のトランジスタのそれぞれは、チャネルの極性が前記制御トランジスタと同一のトランジスタである
前記（４）記載の発振回路。
（６）前記反転回路は、前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記出力端子の電位を反転して前記入力端子に帰還させ、前記発振指示信号が入力されない場合には前記入力端子の電位を所定の電位に固定する
前記（１）乃至（５）のいずれかに記載の発振回路。
（７）入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサとを備える遅延回路を複数有し、前記遅延回路の各々の前記出力端子と前記入力端子との接続により複数の前記遅延回路がリング状に接続された遅延回路群と、
前記遅延回路の各々の前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記遅延回路の各々の前記出力端子の電位を反転して当該出力端子に接続された前記入力端子の電位とし、前記発振指示信号が入力されない場合には複数の前記遅延回路の前記入力端子の各々の電位の少なくとも１つが異なる極性の電位となるように前記入力端子の各々の電位を固定する発振制御回路と
を具備する発振回路。
（８）入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサと、前記出力端子の電位を反転して前記入力端子に帰還させる反転回路とを備える発振回路と、
前記出力端子の電位が所定期間内に反転した回数を計数する計数回路と
を具備するテスト回路。
（９）入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサとを備える遅延回路を複数有し、前記遅延回路の各々の前記出力端子と前記入力端子との接続により複数の前記遅延回路がリング状に接続された遅延回路群と、
前記遅延回路の各々の前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記遅延回路の各々の前記出力端子の電位を反転して当該出力端子に接続された前記入力端子の電位とし、前記発振指示信号が入力されない場合には複数の前記遅延回路の前記入力端子の各々の電位の少なくとも１つが異なる極性の電位となるように前記入力端子の各々の電位を固定する発振制御回路と、
いずれかの前記出力端子の電位が所定期間内に反転した回数を計数する計数回路と
を具備するテスト回路。
【符号の説明】
【００９４】
１００ 半導体集積回路
２１０、２２０、２３０、２４０、２５０ テスト回路
２１１ 制御回路
２１２ リングオシレーターアレイ
３００ ｎＭＯＳリークモニタ
３１０、３２０、３３０、３５０、３６０、３７０ ｎＭＯＳ遅延回路
３１１、４１１ 制御トランジスタ
３１２、４１２ 測定対象トランジスタ
３１３、４１３ コンデンサ
３１４〜３１７ ｎＭＯＳトランジスタ
３４１、３４３、４４１、４４３、４５１ ＮＡＮＤ（否定論理積）ゲート
３４２、３５１、４４２ インバータ
３４４、３５２、４４４ ＮＯＲ（否定論理和）ゲート
４００ ｐＭＯＳリークモニタ
４１０、４２０、４３０、４５０、４６０、４７０ ｐＭＯＳ遅延回路
５００ インバータリング
６１０、６２０、６３０、６４０ Ｉ／Ｏエリア
７００ コアエリア
【技術分野】
【０００１】
本技術は、発振回路およびテスト回路に関する。詳しくは、リーク電流を測定するための発振回路およびテスト回路に関する。
【背景技術】
【０００２】
近年、集積回路が微細化するに伴い、非導通状態のトランジスタから漏出するリーク電流が増大し、そのリーク電流による影響（例えば、待機時の消費電力の増大）が無視できなくなりつつある。このため、集積回路の開発時や出荷試験時などに、リーク電流の測定が必要とされることが多い。このリーク電流は、集積回路内のトランジスタの種類や形状、および、製造時の品質のばらつきなどにより、トランジスタごとに大きく異なる。このため、トランジスタが集積されたエリアにおいて、可能な限り局所的にリーク電流を測定することが要求される。局所的にリーク電流を測定するために、測定対象の箇所に専用のテスト回路が組み込まれることが多い。
【０００３】
例えば、ｎＭＯＳ（Negative Metal-Oxide-Semiconductor）トランジスタ、ｐＭＯＳ（Positive MOS）トランジスタ、コンパレータおよびインバータ群を用いるテスト回路が提案されている（例えば、特許文献１参照。）。このテスト回路においては、電源およびアース間において直列にｐＭＯＳトランジスタとｎＭＯＳトランジスタとが接続される。このｎＭＯＳトランジスタは、ゲートおよびソースの接地により非導通状態とされる。そして、ｎＭＯＳおよびｐＭＯＳトランジスタの出力端子は、コンパレータの入力端子に接続される。インバータ群は、コンパレータの出力信号を反転して、入力信号としてｐＭＯＳトランジスタに帰還させる。
【０００４】
上述のテスト回路において入力信号が立ち上がると、ｎＭＯＳトランジスタに加えて、ｐＭＯＳトランジスタも非導通状態になる。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが非導通状態になると、ｎＭＯＳトランジスタのリーク電流により、ｎＭＯＳトランジスタの出力端子の電位は徐々に低下する。そして、この出力端子の電位が参照電位より低くなると、コンパレータの出力信号が立ち下がる。
【０００５】
ｐＭＯＳの入力信号が立ち下ってから、コンパレータの出力信号が立ち下るまでの遅延時間は、非導通状態のｎＭＯＳトランジスタからのリーク電流に基づく時間である。このため、コンパレータの出力信号は、そのリーク電流に応じた周波数で変化する。この周波数から、非導通状態のｎＭＯＳトランジスタのリーク電流の値が測定される。対称的な構成の回路により、ｐＭＯＳトランジスタのリーク電流も測定される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−４３９２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述の半導体集積回路では、以下の理由により、リーク電流の測定が困難となるおそれがあった。ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの特性のばらつきは、一般にｎＭＯＳ同士またはｐＭＯＳ同士のばらつきよりも顕著である。このため、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの間のリーク電流の差のばらつきは、ｎＭＯＳトランジスタ同士またはｐＭＯＳトランジスタ同士のリーク電流の差のばらつきよりも大きくなることが多い。このばらつきが大きいと、測定対象のｎＭＯＳトランジスタのリーク電流がｐＭＯＳトランジスタのリーク電流以下となり、ｎＭＯＳトランジスタの出力端子の電位が十分に低下しないおそれがある。この場合、コンパレータの出力信号の周波数が、ｎＭＯＳトランジスタのリーク電流に応じた周波数とは異なる値になってしまう。この結果、ｎＭＯＳトランジスタの正確なリーク電流の測定が困難となっていた。ｐＭＯＳトランジスタのリーク電流についても同様である。
【０００８】
本技術はこのような状況に鑑みて生み出されたものであり、非導通状態のトランジスタから漏出するリーク電流を正確に測定することができるテスト回路を実現することを目的とする。
【課題を解決するための手段】
【０００９】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が上記制御トランジスタと同一であり、電源とアースとの間において上記制御トランジスタに直列に接続された測定対象トランジスタと、上記制御トランジスタが上記導通状態から上記非導通状態へ移行した場合には上記測定対象トランジスタから漏出したリーク電流の値に応じて上記出力端子の電位の上記変化を遅延させるコンデンサと、上記出力端子の電位を反転して上記入力端子に帰還させる反転回路とを具備する発振回路である。これにより、測定対象トランジスタから漏出したリーク電流の値に応じて出力端子の電位の変化が遅延するという作用をもたらす。
【００１０】
また、この第１の側面において、上記出力端子の電位の上記変化の遅延を指示する遅延指示信号が入力された場合には上記測定対象トランジスタを上記非導通状態に移行させ、上記遅延指示信号が入力されない場合には上記入力端子の電位に応じて上記測定対象トランジスタを導通状態および非導通状態のうちのいずれかに移行させる遅延制御部をさらに具備してもよい。これにより、遅延指示信号が入力された場合には測定対象トランジスタが非導通状態に移行し、遅延指示信号が入力されない場合には入力端子の電位に応じて測定対象トランジスタが導通状態および非導通状態のうちのいずれかに移行するという作用をもたらす。
【００１１】
また、この第１の側面において、上記測定対象トランジスタは、上記測定対象トランジスタを導通状態または非導通状態に制御するための制御端子と、上記電源または上記アースと上記制御端子とに接続された第１の接続端子と、上記出力端子に接続された第２の接続端子とを備えてもよい。これにより、測定対象トランジスタの第１の接続端子が電源またはアースと制御端子とに接続されるという作用をもたらす。
【００１２】
また、この第１の側面において、上記測定対象トランジスタは、当該測定対象トランジスタおよび上記制御トランジスタが上記非導通状態である場合には上記制御トランジスタから漏出するリーク電流の値よりも大きな値のリーク電流を漏出するトランジスタであってもよい。これにより、制御トランジスタから漏出するリーク電流の値よりも大きな値のリーク電流を測定対象トランジスタが漏出するという作用をもたらす。
【００１３】
また、この第１の側面において、上記測定対象トランジスタは、上記電源と上記アースとの間において並列に接続された複数のトランジスタを備え、上記複数のトランジスタのそれぞれは、チャネルの極性が上記制御トランジスタと同一のトランジスタであってもよい。これにより、測定対象トランジスタが、電源とアースとの間において並列に接続された複数のトランジスタを備えるという作用をもたらす。
【００１４】
また、この第１の側面において、上記反転回路は、上記出力端子の電位の発振を指示する発振指示信号が入力された場合には上記出力端子の電位を反転して上記入力端子に帰還させ、上記発振指示信号が入力されない場合には上記入力端子の電位を所定の電位に固定してもよい。これにより、発振指示信号が入力された場合には反転回路が出力端子の電位を反転して入力端子に帰還させ、発振指示信号が入力されない場合には反転回路が入力端子の電位を所定の電位に固定するという作用をもたらす。
【００１５】
また、本技術の第２の側面は、入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が上記制御トランジスタと同一であり、電源とアースとの間において上記制御トランジスタに直列に接続された測定対象トランジスタと、上記制御トランジスタが上記導通状態から上記非導通状態へ移行した場合には上記測定対象トランジスタから漏出したリーク電流の値に応じて上記出力端子の電位の上記変化を遅延させるコンデンサとを備える遅延回路を複数有し、上記遅延回路の各々の上記出力端子と上記入力端子との接続により複数の上記遅延回路がリング状に接続された遅延回路群と、上記遅延回路の各々の上記出力端子の電位の発振を指示する発振指示信号が入力された場合には上記遅延回路の各々の上記出力端子の電位を反転して当該出力端子に接続された上記入力端子の電位とし、上記発振指示信号が入力されない場合には複数の上記遅延回路の上記入力端子の各々の電位の少なくとも１つが異なる極性の電位となるように上記入力端子の各々の電位を固定する発振制御回路とを具備する発振回路である。これにより、発振指示信号が入力された場合には発振制御回路が遅延回路の各々の出力端子の電位を反転して出力端子に接続された入力端子の電位とし、発振指示信号が入力されない場合には発振制御回路が複数の遅延回路の入力端子の各々の電位の少なくとも１つが異なる極性の電位となるように入力端子の各々の電位を固定するという作用をもたらす。
【００１６】
また、本技術の第３の側面は、入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が上記制御トランジスタと同一であり、電源とアースとの間において上記制御トランジスタに直列に接続された測定対象トランジスタと、上記制御トランジスタが上記導通状態から上記非導通状態へ移行した場合には上記測定対象トランジスタから漏出したリーク電流の値に応じて上記出力端子の電位の上記変化を遅延させるコンデンサと、上記出力端子の電位を反転して上記入力端子に帰還させる反転回路とを備える発振回路と、上記出力端子の電位が所定期間内に反転した回数を計数する計数回路とを具備するテスト回路である。これにより、測定対象トランジスタから漏出したリーク電流の値に応じて出力端子の電位の変化が遅延し、出力端子の電位が所定期間内に反転した回数が計数されるという作用をもたらす。
【００１７】
また、本技術の第４の側面は、入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が上記制御トランジスタと同一であり、電源とアースとの間において上記制御トランジスタに直列に接続された測定対象トランジスタと、上記制御トランジスタが上記導通状態から上記非導通状態へ移行した場合には上記測定対象トランジスタから漏出したリーク電流の値に応じて上記出力端子の電位の上記変化を遅延させるコンデンサとを備える遅延回路を複数有し、上記遅延回路の各々の上記出力端子と上記入力端子との接続により複数の上記遅延回路がリング状に接続された遅延回路群と、上記遅延回路の各々の上記出力端子の電位の発振を指示する発振指示信号が入力された場合には上記遅延回路の各々の上記出力端子の電位を反転して当該出力端子に接続された上記入力端子の電位とし、上記発振指示信号が入力されない場合には複数の上記遅延回路の上記入力端子の各々の電位の少なくとも１つが異なる極性の電位となるように上記入力端子の各々の電位を固定する発振制御回路と、いずれかの上記出力端子の電位が所定期間内に反転した回数を計数する計数回路とを具備するテスト回路である。これにより、発振指示信号が入力された場合には発振制御回路が遅延回路の各々の出力端子の電位を反転して出力端子に接続された入力端子の電位とし、発振指示信号が入力されない場合には発振制御回路が複数の遅延回路の入力端子の各々の電位の少なくとも１つが異なる極性の電位となるように入力端子の各々の電位を固定するという作用をもたらす。
【発明の効果】
【００１８】
本技術によれば、テスト回路がリーク電流を正確に測定することができるという優れた効果を奏し得る。
【図面の簡単な説明】
【００１９】
【図１】第１の実施の形態における半導体集積回路の一構成例を示すブロック図である。
【図２】第１の実施の形態におけるテスト回路の一構成例を示すブロック図である。
【図３】第１の実施の形態におけるｎＭＯＳリークモニタの一構成例を示す回路図である。
【図４】第１の実施の形態におけるｎＭＯＳ遅延回路の一構成例を示す回路図である。
【図５】第１の実施の形態におけるｐＭＯＳリークモニタの一構成例を示す回路図である。
【図６】第１の実施の形態におけるｐＭＯＳ遅延回路の一構成例を示す回路図である。
【図７】変形例におけるｎＭＯＳ遅延回路の一構成例を示す回路図である。
【図８】第２の実施の形態におけるテスト回路の一構成例を示すブロック図である。
【図９】第２の実施の形態におけるｎＭＯＳリークモニタの一構成例を示す回路図である。
【図１０】第２の実施の形態におけるｎＭＯＳ遅延回路の一構成例を示す回路図である。
【図１１】第２の実施の形態におけるｐＭＯＳリークモニタの一構成例を示す回路図である。
【図１２】第２の実施の形態におけるｐＭＯＳ遅延回路の一構成例を示す回路図である。
【図１３】第２の実施の形態におけるｎＭＯＳリークモニタの動作の一例を示す表である。
【図１４】第２の実施の形態における制御回路の動作の一例を示すフローチャートである。
【発明を実施するための形態】
【００２０】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（発振制御：リーク電流の値に応じた周波数で発振させる例）
２．第２の実施の形態（発振制御：周波数を切り替えて発振させる例）
【００２１】
＜１．第１の実施の形態＞
［半導体集積回路の構成例］
図１は、第１の実施の形態における半導体集積回路１００の一構成例を示すブロック図である。この半導体集積回路１００は、トランジスタ等の多数の半導体素子を集積した回路である。半導体集積回路１００は、テスト回路２１０、２２０、２３０、２４０および２５０と、Ｉ／Ｏエリア６１０、６２０、６３０および６４０と、コアエリア７００とを備える。
【００２２】
テスト回路２１０、２２０、２３０、２４０および２５０は、それぞれ、半導体集積回路１００内の所定の箇所におけるリーク電流を測定する回路である。このリーク電流の測定は、例えば、半導体集積回路１００の開発時や製品出荷の直前に行われる。これらのテスト回路の構成の詳細については後述する。Ｉ／Ｏエリア６１０、６２０、６３０および６４０は、半導体集積回路１００の外部の回路や装置からの信号をコアエリア７００に入力し、また、コアエリア７００からの信号を外部へ出力するものである。コアエリア７００は、トランジスタ等の多数の半導体素子が集積された領域である。
【００２３】
［テスト回路の構成例］
図２は、第１の実施の形態におけるテスト回路２１０の一構成例を示すブロック図である。テスト回路２１０は、制御回路２１１およびリングオシレーターアレイ２１２を備える。テスト回路２２０、２３０、２４０および２５０の構成は、テスト回路２１０の構成と同様である。
【００２４】
制御回路２１１は、リングオシレーター２１２を制御して、そのリングオシレーター２１２からの出力信号の発振周波数を測定するものである。この制御回路２１１には、テスト回路２１０を制御するための制御信号が外部の回路や装置から入力される。この制御信号には、発振周波数を測定するか否かを制御回路２１１に指示する信号が含まれる。制御信号に従って制御回路２１１は、発振するか否かを指示する発振制御信号をリングオシレーター２１２に出力する。例えば、発振制御信号は、発振させる場合にハイレベルに設定され、発振を停止させる場合にローレベルに設定される。そして、制御回路２１１は、一定期間内にリングオシレーター２１２からの出力信号が反転した回数を計数し、その計数値を発振周波数として出力する。この発振周波数からリーク電流が算出される。リーク電流の算出方法の詳細については後述する。なお、制御回路２１１は、特許請求の範囲における計数回路の一例である。リングオシレーターアレイ２１２は、特許請求の範囲に記載の発振回路の一例である。
【００２５】
リングオシレーターアレイ２１２は、制御回路２１１の制御に従って出力信号を発振させるものである。このリングオシレーターアレイ２１２は、ｎＭＯＳリークモニタ３００、ｐＭＯＳリークモニタ４００、および、インバータリング５００を備える。
【００２６】
ｎＭＯＳリークモニタ３００は、制御回路２１１の制御に従って非導通状態のｎＭＯＳトランジスタからのリーク電流に応じた周波数で出力信号を発振させるものである。このｎＭＯＳリークモニタ３００には、信号線２１４を介して制御回路２１１からの発振制御信号ｎＯＳＣが入力される。また、ｎＭＯＳリークモニタ３００は、信号線３０１を介して出力信号ｎＯＵＴを制御回路２１１へ出力する。ここで、発振制御信号ｎＯＳＣは、ｎＭＯＳリークモニタ３００に対して発振するか否かを指示する信号である。発振制御信号ｎＯＳＣにより発振が指示された場合には、ｎＭＯＳリークモニタ３００は出力信号ｎＯＵＴを発振させる。一方、発振が指示されない場合には、ｎＭＯＳリークモニタ３００は出力信号ｎＯＵＴを一定の状態（例えば、ローレベル）に固定して発振を停止する。
【００２７】
ｐＭＯＳリークモニタ４００は、制御回路２１１の制御に従って非導通状態のｐＭＯＳトランジスタからのリーク電流に応じた周波数で出力信号を発振させるものである。このｐＭＯＳリークモニタ４００には、信号線２１６を介して制御回路２１１からの発振制御信号ｐＯＳＣが入力される。また、ｐＭＯＳリークモニタ４００は、信号線４０１を介して出力信号ｐＯＵＴを制御回路２１１へ出力する。ここで、発振制御信号ｐＯＳＣは、ｐＭＯＳリークモニタ４００に対して発振するか否かを指示する信号である。発振制御信号ｐＯＳＣにより発振が指示された場合には、ｐＭＯＳリークモニタ４００は出力信号ｐＯＵＴを発振させる。一方、発振が指示されない場合には、ｐＭＯＳリークモニタ４００は出力信号ｐＯＵＴを一定の状態（例えば、ローレベル）に固定して発振を停止する。
【００２８】
インバータリング５００は、制御回路２１１の制御に従って、インバータの遅延時間に応じた周波数で出力信号を発振させるものである。このインバータリング５００は、リング状に接続された１つ以上のインバータを備える。インバータリング５００には、信号線２１８を介して制御回路２１１からの発振制御信号ｉＯＳＣが入力される。また、インバータリング５００は、信号線５０１を介して出力信号ｉＯＵＴを制御回路２１１へ出力する。ここで、発振制御信号ｉＯＳＣは、インバータリング５００に対して発振するか否かを指示する信号である。発振制御信号ｉＯＳＣにより発振が指示された場合には、インバータリング５００は出力信号ｉＯＵＴを発振させる。一方、発振が指示されない場合には、インバータリング５００は出力信号ｉＯＵＴを一定の状態（例えば、ローレベル）に固定して発振を停止する。
【００２９】
なお、制御回路２１１が、出力信号の発振周波数を測定する構成としているが、外部の装置や回路が発振周波数を測定する構成とすることもできる。この場合、制御回路２１１は、発振周波数を測定せず、分周器などにより出力信号の周波数を変更して出力する。そして、外部の装置等が出力信号の周波数を測定する。
【００３０】
［ｎＭＯＳリークモニタの構成例］
図３は、第１の実施の形態におけるｎＭＯＳリークモニタ３００の一構成例を示す回路図である。ｎＭＯＳリークモニタ３００は、ｎＭＯＳ遅延回路３１０、３２０および３３０と、ＮＡＮＤ（否定論理積）ゲート３４１および３４３と、インバータ３４２と、ＮＯＲ（否定論理和）ゲート３４４とを備える。なお、ＮＯＲゲート３４４は、特許請求の範囲に記載の反転回路の一例である。ＮＡＮＤゲート３４１および３４３と、インバータ３４２と、ＮＯＲゲート３４４とからなる回路は、特許請求の範囲に記載の発振制御回路の一例である。
【００３１】
ｎＭＯＳ遅延回路３１０、３２０、および３３０は、非導通状態のｎＭＯＳトランジスタから漏出するリーク電流の値に応じて信号の変化を遅延させるものである。ｎＭＯＳ遅延回路３１０は、入力信号ｃＩＮ１の変化を遅延させた信号を出力信号ｃＯＵＴ１としてＮＡＮＤゲート３４１の入力端子に出力する。ｎＭＯＳ遅延回路３２０は、入力信号ｃＩＮ２の変化を遅延させた信号を出力信号ｃＯＵＴ２としてＮＡＮＤゲート３４３の入力端子に出力する。また、ｎＭＯＳ遅延回路３３０は、入力信号ｃＩＮ３の変化を遅延させた信号を出力信号ｃＯＵＴ３としてＮＯＲゲート３４４の入力端子に出力する。
【００３２】
ＮＡＮＤゲート３４１および３４３は、２つの入力端子を備え、それらの入力端子に入力された信号の否定論理積を出力するものである。ＮＡＮＤゲート３４１は、発振制御信号ｎＯＳＣとｎＭＯＳ遅延回路３１０からの出力信号ｃＯＵＴ１との否定論理積を入力信号ｃＩＮ２としてｎＭＯＳ遅延回路３２０に出力する。ＮＡＮＤゲート３４３は、発振制御信号ｎＯＳＣとｎＭＯＳ遅延回路３２０からの出力信号ｃＯＵＴ２との否定論理積を入力信号ｃＩＮ３としてｎＭＯＳ遅延回路３３０に出力する。
【００３３】
インバータ３４２は、発振制御信号ｎＯＳＣを反転してＮＯＲゲート３４４の入力端子へ出力するものである。ＮＯＲゲート３４４は２つの入力端子を備え、それらの入力端子に入力された信号の否定論理和を出力するものである。具体的には、ＮＯＲゲート３４４は、反転された発振制御信号ｎＯＳＣと出力信号ｃＯＵＴ３との否定論理和を出力信号ｎＯＵＴとして制御回路２１１へ出力するとともに入力信号ｃＩＮ１としてｎＭＯＳ遅延回路３１０に帰還させる。
【００３４】
このような構成により、発振制御信号ｎＯＳＣがハイレベルである場合には、ＮＡＮＤゲート３４１および３４３とＮＯＲゲート３４４とのそれぞれは、ｎＭＯＳ遅延回路３１０、３２０および３３０からの入力信号を反転して出力する。ＮＯＲゲート３４４の出力信号ｎＯＵＴは、先頭のｎＭＯＳ遅延回路３１０に帰還するため、この出力信号ｎＯＵＴの電位が周期的に変化する。すなわち、ｎＭＯＳリークモニタ３００が発振する。
【００３５】
一方、発振制御信号ｎＯＳＣがローレベルである場合には、ＮＡＮＤゲート３４１および３４３は、入力信号ｃＩＮ２およびｃＩＮ３をハイレベルに固定し、ＮＯＲゲート３４４は、入力信号ｃＩＮ１および出力信号ｎＯＵＴをローレベルに固定する。この結果、出力信号ｎＯＵＴの発振が停止する。入力信号ｃＩＮ１、ｃＩＮ２およびｃＩＮ３の各々は、少なくとも１つが異なる電位に固定されるため、発振の開始時に入力信号の電位が不定とならず、確実に発振する。
【００３６】
なお、ｎＭＯＳリークモニタ３００に備えるｎＭＯＳ遅延回路は３つに限定されない。ｎＭＯＳ遅延回路を１つのみとする場合、例えば、ｎＭＯＳ遅延回路３１０および３２０と、ＮＡＮＤゲート３４１および３４３とを削除し、発振制御信号ｎＯＳＣをｎＭＯＳ遅延回路３３０に入力すればよい。ｎＭＯＳ遅延回路を２つにする場合、例えば、ｎＭＯＳ遅延回路３１０を削除し、ＮＯＲゲート３４４の出力をＮＡＮＤゲート３４１の入力端子に帰還させればよい。ｎＭＯＳ遅延回路を４つ以上にする場合、ＮＡＮＤゲートと遅延回路とを必要に応じて追加していけばよい。
【００３７】
また、ＮＡＮＤゲート３４１および３４３と、インバータ３４２と、ＮＯＲゲート３４４とにより発振を制御する構成としているが、発振を制御する回路の構成は、この構成に限定されない。発振する場合にｎＭＯＳ遅延回路の各々の入力信号を反転し、発振を停止する場合に少なくとも１つが異なる電位となるように入力信号を固定することができるのであれば、別の構成であってもよい。例えば、ＮＡＮＤゲート３４１および３４３をＮＯＲゲートに置き換え、ＮＯＲゲート３４４をＮＡＮＤゲートに置き換えてもよい。これにより、発振制御信号ｎＯＳＣがローレベルの場合に入力信号の各々は反転され、発振制御信号ｎＯＳＣがハイレベルの場合には入力信号ｃＩＮ１がハイレベルに固定されるとともに入力信号ｃＩＮ２およびｃＩＮ３がローレベルに固定される。
【００３８】
［ｎＭＯＳ遅延回路の構成例］
図４は、第１の実施の形態におけるｎＭＯＳ遅延回路３１０の一構成例を示す回路図である。ｎＭＯＳ遅延回路３１０は、制御トランジスタ３１１、測定対象トランジスタ３１２、および、コンデンサ３１３を備える。ｎＭＯＳ遅延回路３２０および３３０の構成は、ｎＭＯＳ遅延回路３１０と同様である。
【００３９】
制御トランジスタ３１１は、入力信号ｃＩＮ１に応じて出力信号ｃＯＵＴの電位を変化させるものである。例えばｎＭＯＳトランジスタが、この制御トランジスタ３１１として用いられる。また、制御トランジスタ３１１において、ゲート電極にはＮＯＲゲート３４４の出力端子に接続され、ソース電極は電源に接続される。そして、制御トランジスタ３１１のドレイン電極はＮＡＮＤゲート３４１の入力端子とコンデンサ３１３の一端と測定対象トランジスタ３１２のドレイン電極とに接続される。なお、制御トランジスタ３１１のゲート電極は、特許請求の範囲に記載の入力端子の一例である。制御トランジスタ３１１のドレイン電極は、特許請求の範囲に記載の出力端子の一例である。
【００４０】
測定対象トランジスタ３１２は、測定対象とされるリーク電流を漏出するトランジスタである。この測定対象トランジスタ３１２としては、制御トランジスタ３１１と同じ極性であり、かつ、制御トランジスタ３１１よりもリーク電流が大きいＭＯＳトランジスタが用いられる。ここで、トランジスタの極性とは、チャネルの極性を意味する。制御トランジスタ３１１をｎ型とした場合、これと同様にｎ型のＭＯＳトランジスタが測定対象トランジスタ３１２として用いられる。また、リーク電流が大きくなるように、例えば、制御トランジスタ３１１よりもゲート幅を大きくしたトランジスタが測定対象トランジスタ３１２として用いられる。
【００４１】
また、測定対象トランジスタ３１２は、電源およびアース間において制御トランジスタ３１１と直列に、かつ、常に非導通状態となるように接続されている。具体的には、測定対象トランジスタ３１２において、ゲート電極およびソース電極は接地され、ドレイン電極は制御トランジスタ３１１のドレイン電極に接続されている。
【００４２】
なお、制御トランジスタ３１１および測定対象トランジスタ３１２は、置換可能なトランジスタであれば、ＭＯＳトランジスタに限定されない。例えば、ＭＯＳ型の電界効果トランジスタでなく、接合型の電界効果トランジスタであってもよい。
【００４３】
コンデンサ３１３は、充電または放電により信号の変化を遅延させるものである。このコンデンサ３１３の一方の端子は電源に、他方の端子は制御トランジスタ３１１および測定対象トランジスタ３１２のドレイン電極に接続される。
【００４４】
このような回路により、入力信号ｃＩＮ１が立ち下った場合には、測定対象トランジスタ３１２に加えて制御トランジスタ３１１も非導通状態となる。制御トランジスタ３１１が非導通状態となると、測定対象トランジスタ３１２から漏出するリーク電流によりコンデンサ３１３が充電される。コンデンサ３１３の充電により制御トランジスタ３１１のドレイン端子の電位が下り、その充電時間の分、出力信号ｃＯＵＴ１の立下りが遅延する。ここで、前述したように測定対象トランジスタ３１２のリーク電流は制御トランジスタ３１１よりも大きいため、入力信号ｃＩＮ１が立ち下った場合に測定対象トランジスタ３１２のドレイン電極の電位は十分に低くなる。したがって、出力信号ｃＯＵＴが確実に立ち下る。
【００４５】
一方、入力信号ｃＩＮ１が立ち上った場合には、制御トランジスタ３１１が導通状態となり、コンデンサ３１３が放電されて出力信号ｃＯＵＴ１が立ち上る。
【００４６】
ここで、コンデンサ３１３において充放電される電気量の総和をＱとし、コンデンサ３１３の電気容量をＣとし、コンデンサ３１３の端子間の電位差をＶとする。この電位差Ｖは、放電完了時（または充電開始時）において、ほぼ電源電圧となる。電気量Ｑの単位は、例えば、クーロン（Ｃ）またはアンペア秒（Ａ・ｓ）である。電気容量Ｃの単位は、例えば、ファラッド（Ｆ）であり、電位差Ｖの単位はボルト（Ｖ）である。
【００４７】
また、制御トランジスタ３１１が導通状態において出力する電流（いわゆる、「オン電流」）をＩｏｎとし、非道通状態の測定対象トランジスタ３１２から漏出するリーク電流をＩｌｅａｋとする。入力信号ｃＩＮ１の立上りから出力信号ｃＯＵＴ１の立ち上がりまでの時間（以下、「立上り遅延時間」と称する。）をＴｒｉｓｅとし、入力信号ｃＩＮ１の立下りから出力信号ｃＯＵＴ１の立下りまでの時間（以下、「立下り遅延時間」と称する。）をＴｆａｌｌとする。ＩｏｎおよびＩｌｅａｋの単位は、例えば、アンペア（Ａ）であり、ＴｒｉｓｅおよびＴｆａｌｌの単位は、例えば、秒（ｓ）である。
【００４８】
上述の立上り遅延時間Ｔｒｉｓｅは、オン電流Ｉｏｎによるコンデンサ３１３の放電時間であるから、Ｑ、ＴｒｉｓｅおよびＩｏｎの間には次の式１が成立する。
Ｑ＝Ｉｏｎ×Ｔｒｉｓｅ ・・・式１
【００４９】
一方、立下り遅延時間Ｔｆａｌｌは、リーク電流をＩｌｅａｋによるコンデンサ３１３の充電時間であるから、Ｑ、ＴｆａｌｌおよびＩｌｅａｋの間には次の式２が成立する。
Ｑ＝Ｉｌｅａｋ×Ｔｆａｌｌ ・・・式２
【００５０】
電気量に関する公式であるＱ＝ＣＶと式１および式２とから、次の式３および式４が導出される。
Ｔｒｉｓｅ＝Ｃ×Ｖ／Ｉｏｎ ・・・式３
Ｔｆａｌｌ＝Ｃ×Ｖ／Ｉｌｅａｋ ・・・式４
【００５１】
ｎＭＯＳリークモニタ３００は、ｎＭＯＳ遅延回路を３つ備えるため、ｎＭＯＳリークモニタ３００の出力信号ｎＯＵＴの発振周期をＴとし、ｎＭＯＳ遅延回路以外の論理ゲートの遅延を無視すると式３および式４より次の式５が導かれる。発振周期Ｔの単位は、例えば秒（ｓ）である。
Ｔ＝３（Ｔｒｉｓｅ＋Ｔｆａｌｌ）＝３Ｃ（Ｖ／Ｉｏｎ＋Ｖ／Ｉｌｅａｋ） ・・・式５
【００５２】
ただし、式５において、リーク電流をＩｌｅａｋは、オン電流Ｉｏｎと比較して十分に小さいため、発振周期Ｔは次の式６に示すように近似することができる。
Ｔ≒３Ｔｆａｌｌ＝３Ｃ×Ｖ／Ｉｌｅａｋ ・・・式６
【００５３】
出力信号ｎＯＵＴの発振周波数をＦとすると、式６から次の式７が導かれる。発振周波数Ｆの単位は、例えばヘルツ（Ｈｚ）である。
Ｆ＝１／Ｔ＝Ｉｌｅａｋ／（３ＣＶ） ・・・式７
この式７を用いることにより、発振周波数Ｆの測定値からリーク電流Ｉｌｅａｋの正確な値が算出される。
【００５４】
［ｐＭＯＳリークモニタの構成例］
図５は、第１の実施の形態におけるｐＭＯＳリークモニタ４００の一構成例を示す回路図である。ｐＭＯＳリークモニタ４００は、ｐＭＯＳ遅延回路４１０、４２０および４３０と、ＮＡＮＤゲート４４１および４４３と、インバータ４４２と、ＮＯＲゲート４４４とを備える。ＮＡＮＤゲート４４１および４４３、インバータ４４２ならびにＮＯＲゲート４４４は、ｎＭＯＳリークモニタ３００におけるＮＡＮＤゲート３４１および３４３、インバータ３４２ならびにＮＯＲゲート３４４と同様のものである。すなわち、ｐＭＯＳリークモニタ４００は、ｎＭＯＳ遅延回路３１０等の代わりにｐＭＯＳ遅延回路４１０等を備える点以外は、ｎＭＯＳリークモニタ３００と同様の構成である。
【００５５】
ｐＭＯＳ遅延回路４１０、４２０、および、４３０は、非導通状態のｐＭＯＳトランジスタから漏出するリーク電流の値に応じて信号の変化を遅延させるものである。
【００５６】
［ｐＭＯＳ遅延回路の構成例］
図６は、第１の実施の形態におけるｐＭＯＳ遅延回路４１０の一構成例を示す回路図である。ｐＭＯＳ遅延回路４１０は、制御トランジスタ４１１、測定対象トランジスタ４１２、および、コンデンサ４１３を備える。ｐＭＯＳ遅延回路４２０および４３０の構成は、ｐＭＯＳ遅延回路４１０と同様である。
【００５７】
制御トランジスタ４１１は、入力信号ｃＩＮ１に応じて出力信号ｃＯＵＴ１の値を変化させるものである。例えばｐＭＯＳトランジスタが、この制御トランジスタ４１１として用いられる。また、この制御トランジスタ４１１において、ゲート電極にはＮＯＲゲート４４４の出力端子に接続され、ソース電極は接地される。そして、制御トランジスタ４１１のドレイン電極はＮＡＮＤゲート４４１の入力端子とコンデンサ４１３の一端と測定対象トランジスタ４１２のドレイン電極とに接続される。
【００５８】
測定対象トランジスタ４１２は、測定対象とされるリーク電流を漏出するトランジスタである。この測定対象トランジスタ４１２としては、制御トランジスタ４１１よりもリーク電流が大きく、制御トランジスタ４１１と同じ極性（例えば、ｐ型）のＭＯＳトランジスタが用いられる。また、測定対象トランジスタ４１２のゲート電極およびソース電極は電源に接続され、ドレイン電極は制御トランジスタ４１１のドレイン電極に接続される。
【００５９】
コンデンサ４１３は、充電または放電により信号の変化を遅延させるものである。このコンデンサ４１３の一方の端子は接地され、他方の端子は制御トランジスタ４１１および測定対象トランジスタ４１２のドレイン電極に接続される。
【００６０】
このような回路により、入力信号ｃＩＮ１が立ち上った場合には、測定対象トランジスタ４１２に加えて制御トランジスタ４１１も非導通状態となる。制御トランジスタ４１１が非導通状態となると、測定対象トランジスタ４１２から漏出するリーク電流によりコンデンサ４１３が充電され、その充電時間の分、出力信号ｃＯＵＴ１の立上りが遅延する。
【００６１】
一方、入力信号ｃＩＮ１が立ち下った場合には、制御トランジスタ４１１が導通状態となり、コンデンサ４１３が放電されて出力信号ｃＯＵＴ１が立ち下る。
【００６２】
ｎＭＯＳ遅延回路３１０がリーク電流に応じて入力信号ｃＩＮ１の立下りを遅延させたのに対し、ｐＭＯＳ遅延回路４１０は、リーク電流に応じて立上りを遅延させる。したがって、式６において、立下り遅延時間Ｔｆａｌｌを立上り遅延時間Ｔｒｉｓｅに置き換えれば、出力信号ｐＯＵＴの発振周期Ｔが求められる。そして、出力信号ｐＯＵＴの発振周波数は、出力信号ｎＯＵＴの場合と同様に式７から算出される。
【００６３】
このように、本技術の第１の実施の形態によれば、ｎＭＯＳリークモニタ３００は、ｎＭＯＳトランジスタからのリーク電流に応じた周波数で出力端子の電位を発振させることができる。詳細には、ｎＭＯＳリークモニタ３００において、ｎ型の制御トランジスタ３１１が非導通状態へ移行した場合には、同じくｎ型の測定対象トランジスタ３１２から漏出したリーク電流の値に応じて、コンデンサ３１３が出力端子の電位の変化を遅延させる。ＮＯＲゲート３４４は、その出力端子の電位を反転して制御トランジスタ３１１の入力端子に帰還させる。これにより、出力端子の電位は、リーク電流の値に応じた周波数で変化する。そして、ｎ型トランジスタ同士のリーク電流の差のばらつきは、ｎ型とｐ型との間のリーク電流の差のばらつきよりも一般に小さい。このため、テスト回路２１０は、トランジスタ間のリーク電流の差のばらつきの影響を抑制して、ｎ型のトランジスタのリーク電流を正確に測定することができる。ｐ型のトランジスタのリーク電流についても同様である。
【００６４】
そして、テスト回路２１０は、リーク電流を正確に測定することができるために、トランジスタが良品であるか否かを判定するテスト（例えば、ウェハーテスト）を高い精度で行うことができる。ここで、ウェハーテストは、ウェハ製造後に回路全体のオフ電流の測定や、低いクロック周波数における回路動作の検証を行うことである。このウェハーテストの結果から、良品の選別が行われ、選別された良品のみで組み立てたモジュールに対して、最終的な動作検証であるモジュールテストが行われる。ウェハーテストの精度が高くなることにより、ウェハーテストの結果とモジュールテストの結果とがよく一致するようになる。このため、ウェハーテストとモジュールテストとの間の結果の不一致による損失が低減して、製造コストが削減される。
【００６５】
また、ｎＭＯＳリークモニタ３００およびｐＭＯＳリークモニタ４００は、コンパレータなどのコストのかかる素子や、そのコンパレータの参照電圧を必要としないため、集積回路に組み込むことが容易である。例えば、予めトランジスタを敷き詰めた基板に回路を作成するゲートアレイ方式や、設計済みの標準セルを配置するスタンダードセル方式などで製造する集積回路に容易に組み込むことができる。
【００６６】
なお、テスト回路２１０は、リーク電流から半導体集積回路１００の温度を求めることもできる。一般に、トランジスタの温度の上昇に伴い、そのトランジスタからのリーク電流は増加する。このリーク電流の温度依存特性に基づいて、テスト回路２１０は、リーク電流から半導体集積回路１００の温度をモニタすることができる。温度をモニタする場合、半導体集積回路１００を既知の温度に保って発振周波数を測定しておき、その発振周波数にから得られるリーク電流と保った温度とに基づいて、リーク電流の温度依存特性を示す温度依存モデルを修正することが望ましい。
【００６７】
［変形例］
図７を参照して、第１の実施の形態における変形例について説明する。図７は、変形例におけるｎＭＯＳ遅延回路３１０の一構成例を示す回路図である。変形例のｎＭＯＳ遅延回路３１０の構成は、並列に接続された複数個のｎＭＯＳトランジスタを測定対象トランジスタ３１２が備える点において第１の実施の形態と異なる。
【００６８】
測定対象トランジスタ３１２は、ｎＭＯＳトランジスタ３１４、３１５、３１６、および、３１７などの複数のｎＭＯＳトランジスタを備える。これらのｎＭＯＳトランジスタ３１４乃至３１７のドレイン電極は制御トランジスタ３１１のドレイン電極に接続される。また、ｎＭＯＳトランジスタ３１４乃至３１７のソース電極およびゲート電極は接地される。測定対象トランジスタ３１２は、ｎＭＯＳトランジスタ３１４等のリーク電流の合計値が制御トランジスタ３１１のリーク電流よりも大きくなるように、十分な個数（例えば、数十個）のｎＭＯＳトランジスタを備える。
【００６９】
このように、第１の実施の形態の変形例においては、測定対象トランジスタ３１２が、並列に接続された複数のｎＭＯＳトランジスタを備える。これにより、ゲート幅を調整しなくとも、制御トランジスタ３１１より大きなリーク電流を測定対象トランジスタ３１２において漏出させることができる。
【００７０】
＜２．第２の実施の形態＞
［テスト回路の構成例］
図８乃至図１４を参照して、第２の実施の形態について説明する。図８は、第２の実施の形態におけるテスト回路２１０の一構成例を示すブロック図である。第２の実施の形態のテスト回路２１０は、ｎＭＯＳリークモニタ３００、ｐＭＯＳリークモニタ４００およびインバータリング５００のそれぞれに対し、制御回路２１１がモード信号ＭＯＤＥをさらに出力する点において第１の実施の形態と異なる。モード信号ＭＯＤＥは、モード信号ｎＭＯＤＥ、ｐＭＯＤＥおよびｉＭＯＤＥからなり、それぞれ、ｎＭＯＳリークモニタ３００、ｐＭＯＳリークモニタ４００およびインバータリング５００に入力される。
【００７１】
モード信号ＭＯＤＥは、リーク電流に応じて信号を遅延させるか否かを指示する信号である。例えば、モード信号ＭＯＤＥは、リーク電流に応じて遅延させる場合にローレベルに設定され、遅延させない場合にハイレベルに設定される。このモード信号ＭＯＤＥは、制御信号に従って制御される。例えば、制御信号により、モード信号ＭＯＤＥをローレベル、ハイレベルのそれぞれに維持する時間が指示される。
【００７２】
発振制御信号（ｎＯＳＣ、ｐＯＳＣまたはｉＯＳＣ）がハイレベルであり、かつ、モード信号ＭＯＤＥがローレベルである場合には、出力信号（ｎＯＵＴ、ｐＯＵＴまたはｉＯＵＴ）がリーク電流に応じた周波数で変化する。この場合、制御回路２１１は出力信号の周波数を測定して出力する。一方、発振制御信号およびモード信号ＭＯＤＥがともにハイレベルである場合には、出力信号は、オン電流に応じた周波数で変化する。この場合、制御回路２１１は出力信号の周波数を測定せず、一定時間が経過してからモード信号ＭＯＤＥをローベルにする。
【００７３】
発振制御信号およびモード信号ＭＯＤＥをハイレベルにすることにより、出力信号はオン電流に応じた周波数で発振し、その発振が継続する時間に応じて、テスト回路２１０が計測対象とするトランジスタが劣化する。このため、その劣化の前後においてリーク電流を測定することにより、劣化の程度が求められる。なお、トランジスタを劣化させる場合、試験時間の短縮のために、例えば、通常の動作時よりも高温または高電圧の環境下にテスト回路２１０を置いて劣化を加速させる手法が通常用いられている。
【００７４】
［ｎＭＯＳリークモニタの構成例］
図９は、第２の実施の形態におけるｎＭＯＳリークモニタ３００の一構成例を示す回路図である。第２の実施の形態のｎＭＯＳリークモニタ３００の構成は、モード信号ｎＭＯＤＥが入力され、ｎＭＯＳ遅延回路３１０、３２０および３３０の代わりにｎＭＯＳ遅延回路３５０、３６０および３７０を備える点以外は、第１の実施の形態と同様である。
【００７５】
ｎＭＯＳ遅延回路３５０は、モード信号ｎＭＯＤＥに応じて信号の遅延時間を変えるものである。例えば、ｎＭＯＳ遅延回路３５０は、モード信号ｎＭＯＤＥがローレベルである場合にはリーク電流に応じて信号を遅延させる。一方、モード信号ｎＭＯＤＥがハイレベルである場合にはオン電流に応じて信号を遅延させる。ｎＭＯＳ遅延回路３６０および３７０の構成は、ｎＭＯＳ遅延回路３５０と同様である。
【００７６】
［ｎＭＯＳ遅延回路の構成例］
図１０は、第２の実施の形態におけるｎＭＯＳ遅延回路３５０の一構成例を示す回路図である。ｎＭＯＳ遅延回路３５０は、インバータ３５１およびＮＯＲゲート３５２をさらに備える点において第１の実施形態のｎＭＯＳ遅延回路３１０と異なる。また、ｎＭＯＳ遅延回路３５０における測定対象トランジスタ３１２のゲート電極は、接地されずにＮＯＲゲート３５２の出力端子に接続される。
【００７７】
インバータ３５１は、モード信号ｎＭＯＤＥを反転してＮＯＲゲート３５２の入力端子に出力するものである。ＮＯＲゲート３５２は、入力信号ｃＩＮ１とインバータ３５１により反転されたモード信号ｎＭＯＤＥとの否定論理和を測定対象トランジスタ３１２のゲート電極に出力するものである。
【００７８】
インバータ３５１およびＮＯＲゲート３５２の追加により、モード信号ｎＭＯＤＥがローレベルの場合には、測定対象トランジスタ３１２は、入力信号ｃＩＮ１の変化に関らず、常に非導通状態となる。このため、立下り遅延時間Ｔｆａｌｌはリーク電流に応じた時間となる。一方、モード信号ｎＭＯＤＥがハイレベルの場合には、測定対象トランジスタ３１２は入力信号ｃＩＮ１の変化に応じて非導通状態または導通状態になる。具体的には、測定対象トランジスタ３１２は、入力信号ｃＩＮ１がハイレベルの場合に非導通状態になり、ローレベルの場合に導通状態になる。この結果、立下り遅延時間Ｔｆａｌｌはオン電流に応じた時間となる。
【００７９】
なお、リーク電流に応じて遅延させるか否かを制御することができるのであれば、遅延を制御するための回路は、インバータ３５１およびＮＯＲゲート３５２からなる回路に限定されない。例えば、ド・モルガンの定理に基づいて、インバータ３５１およびＮＯＲゲート３５２からなる回路をインバータおよびＡＮＤ（論理積）ゲートからなる回路に置き換えてもよい。この場合、インバータが入力信号ｃＩＮ１を反転し、ＡＮＤゲートが、その反転された信号とモード信号ｎＭＯＤＥとの論理積を測定対象トランジスタ３１２に出力すればよい。
【００８０】
［ｐＭＯＳリークモニタの構成例］
図１１は、第２の実施の形態におけるｐＭＯＳリークモニタ４００の一構成例を示す回路図である。第２の実施の形態のｐＭＯＳリークモニタ４００の構成は、モード信号ｐＭＯＤＥが入力され、ｐＭＯＳ遅延回路４１０、４２０および４３０の代わりにｐＭＯＳ遅延回路４５０、４６０および４７０を備える点以外は、第１の実施の形態と同様である。
【００８１】
ｐＭＯＳ遅延回路４５０、４６０、および、４７０は、モード信号ｐＭＯＤＥに応じて信号の遅延時間を変えるものである。
【００８２】
［ｐＭＯＳ遅延回路の構成例］
図１２は、第２の実施の形態におけるｐＭＯＳ遅延回路４５０の一構成例を示す回路図である。ｐＭＯＳ遅延回路４５０は、ＮＡＮＤゲート４５１をさらに備える点において第１の実施形態のｐＭＯＳ遅延回路４１０と異なる。また、ｐＭＯＳ遅延回路４５０における測定対象トランジスタ４１２のゲート電極は、電源でなく、ＮＡＮＤゲート４５１の出力端子に接続される。
【００８３】
ＮＡＮＤゲート４５１は、入力信号ｃＩＮ１とモード信号ｐＭＯＤＥとの否定論理積を測定対象トランジスタ４１２のゲート電極に出力するものである。
【００８４】
ＮＡＮＤゲート４５１の追加により、モード信号ｐＭＯＤＥがローレベルの場合には、測定対象トランジスタ４１２が常に非導通状態となり、立上り遅延時間Ｔｒｉｓｅがリーク電流に応じた時間となる。一方、モード信号ｐＭＯＤＥがハイレベルの場合には、測定対象トランジスタ３１２が入力信号ｃＩＮ１に応じて非導通状態または導通状態になり、立上り遅延時間Ｔｒｉｓｅがオン電流に応じた時間となる。
【００８５】
なお、リーク電流に応じて遅延させるか否かを制御することができるのであれば、遅延を制御するための回路は、ＮＡＮＤゲート４５１からなる回路に限定されない。
【００８６】
［ｎＭＯＳリークモニタの動作例］
図１３は、ｎＭＯＳリークモニタ３００の動作の一例を示す表である。発振制御信号ｎＯＳＣがハイレベルであり、かつ、モード信号ｎＭＯＤＥがローレベルである場合、ｎＭＯＳリークモニタ３００における測定対象トランジスタ３１２が常に非導通状態になる。このため、出力信号ｎＯＵＴは、リーク電流に応じた周波数で変化する。この発振周波数からリーク電流が測定される。
【００８７】
発振制御信号ｎＯＳＣおよびモード信号ｎＭＯＤＥがハイレベルである場合、測定対象トランジスタ３１２は、入力信号に応じて導通状態または非導通状態になる。このため、出力信号ｎＯＵＴは、オン電流に応じた周波数で変化する。オン電流に応じた周波数で長時間発振させることにより、測定対象トランジスタ３１２が劣化する。
【００８８】
発振制御信号ｎＯＳＣがローレベルである場合、モード信号ｎＭＯＤＥに関らず、出力信号ｎＯＳＣはローレベルに固定され、発振が停止する。測定対象トランジスタ３１２は、モード信号ｎＭＯＤＥに応じて非導通状態または導通状態に固定される。具体的には、測定対象トランジスタ３１２は、モード信号ｎＭＯＤＥがハイレベルの場合には導通状態に固定され、モード信号ｂＭＯＤＥがローレベルの場合には非導通状態に固定される。
【００８９】
［制御回路の動作例］
図１４は、第２の実施の形態における制御回路２１１の動作の一例を示すフローチャートである。この動作は、トランジスタの経年劣化の程度を測定するための試験を開始するときなどに開始する。制御回路２１１は、モード信号ＭＯＤＥをローレベルにして劣化前におけるトランジスタのリーク電流を測定する（ステップＳ９１０）。
【００９０】
次に、制御回路２１１は、モード信号ＭＯＤＥをハイレベルにして、高温・高電圧などの環境下においてトランジスタを劣化させる（ステップＳ９２０）。そして、制御回路２１１は、モード信号ＭＯＤＥをローレベルにして劣化後におけるトランジスタのリーク電流を測定する（ステップＳ９３０）。ステップＳ９３０の後、制御回路２１１は動作を終了する。ステップＳ９１０およびＳ９３０において測定された劣化前後のリーク電流から、トランジスタの劣化の程度が求められる。
【００９１】
このように、本技術の第２の実施の形態によれば、ｎＭＯＳリークモニタ３００は、リーク電流に応じた周波数とオン電流に応じた周波数とのうちのいずれかの周波数で出力信号を発振させることができる。詳細には、ｎＭＯＳリークモニタ３００は、遅延を指示するローレベルのモード信号ｎＭＯＤＥが入力された場合にはｎＭＯＳトランジスタを非導通状態にする。一方、ハイレベルのモード信号ｎＭＯＤＥが入力された場合にはｎＭＯＳリークモニタ３００は、入力信号ｃＩＮ１に応じてｎＭＯＳトランジスタを非導通状態または導通状態にする。これにより、モード信号ｎＭＯＤＥがローレベルの場合にはリーク電流に応じた周波数で出力信号ｎＯＵＴが発振し、モード信号ｎＭＯＤＥがハイレベルの場合にはオン電流に応じた周波数で出力信号ｎＯＵＴが変化する。したがって、オン電流に応じた周波数で長時間発振させ、その前後のリーク電流を測定すれば、それらのリーク電流からｎＭＯＳトランジスタの劣化の程度が求められる。ｐＭＯＳトランジスタについても同様である。
【００９２】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【００９３】
なお、本技術は以下のような構成もとることができる。
（１）入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、
チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、
前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサと、
前記出力端子の電位を反転して前記入力端子に帰還させる反転回路と
を具備する発振回路。
（２）前記出力端子の電位の前記変化の遅延を指示する遅延指示信号が入力された場合には前記測定対象トランジスタを前記非導通状態に移行させ、前記遅延指示信号が入力されない場合には前記入力端子の電位に応じて前記測定対象トランジスタを導通状態および非導通状態のうちのいずれかに移行させる遅延制御部をさらに具備する前記（１）記載の発振回路。
（３）前記測定対象トランジスタは、
前記測定対象トランジスタを導通状態または非導通状態に制御するための制御端子と、
前記電源または前記アースと前記制御端子とに接続された第１の接続端子と、
前記出力端子に接続された第２の接続端子と
を備える前記（１）記載の発振回路。
（４）前記測定対象トランジスタは、当該測定対象トランジスタおよび前記制御トランジスタが前記非導通状態である場合には前記制御トランジスタから漏出するリーク電流の値よりも大きな値のリーク電流を漏出するトランジスタである
前記（１）乃至（３）のいずれかに記載の発振回路。
（５）前記測定対象トランジスタは、前記電源と前記アースとの間において並列に接続された複数のトランジスタを備え、
前記複数のトランジスタのそれぞれは、チャネルの極性が前記制御トランジスタと同一のトランジスタである
前記（４）記載の発振回路。
（６）前記反転回路は、前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記出力端子の電位を反転して前記入力端子に帰還させ、前記発振指示信号が入力されない場合には前記入力端子の電位を所定の電位に固定する
前記（１）乃至（５）のいずれかに記載の発振回路。
（７）入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサとを備える遅延回路を複数有し、前記遅延回路の各々の前記出力端子と前記入力端子との接続により複数の前記遅延回路がリング状に接続された遅延回路群と、
前記遅延回路の各々の前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記遅延回路の各々の前記出力端子の電位を反転して当該出力端子に接続された前記入力端子の電位とし、前記発振指示信号が入力されない場合には複数の前記遅延回路の前記入力端子の各々の電位の少なくとも１つが異なる極性の電位となるように前記入力端子の各々の電位を固定する発振制御回路と
を具備する発振回路。
（８）入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサと、前記出力端子の電位を反転して前記入力端子に帰還させる反転回路とを備える発振回路と、
前記出力端子の電位が所定期間内に反転した回数を計数する計数回路と
を具備するテスト回路。
（９）入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサとを備える遅延回路を複数有し、前記遅延回路の各々の前記出力端子と前記入力端子との接続により複数の前記遅延回路がリング状に接続された遅延回路群と、
前記遅延回路の各々の前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記遅延回路の各々の前記出力端子の電位を反転して当該出力端子に接続された前記入力端子の電位とし、前記発振指示信号が入力されない場合には複数の前記遅延回路の前記入力端子の各々の電位の少なくとも１つが異なる極性の電位となるように前記入力端子の各々の電位を固定する発振制御回路と、
いずれかの前記出力端子の電位が所定期間内に反転した回数を計数する計数回路と
を具備するテスト回路。
【符号の説明】
【００９４】
１００ 半導体集積回路
２１０、２２０、２３０、２４０、２５０ テスト回路
２１１ 制御回路
２１２ リングオシレーターアレイ
３００ ｎＭＯＳリークモニタ
３１０、３２０、３３０、３５０、３６０、３７０ ｎＭＯＳ遅延回路
３１１、４１１ 制御トランジスタ
３１２、４１２ 測定対象トランジスタ
３１３、４１３ コンデンサ
３１４〜３１７ ｎＭＯＳトランジスタ
３４１、３４３、４４１、４４３、４５１ ＮＡＮＤ（否定論理積）ゲート
３４２、３５１、４４２ インバータ
３４４、３５２、４４４ ＮＯＲ（否定論理和）ゲート
４００ ｐＭＯＳリークモニタ
４１０、４２０、４３０、４５０、４６０、４７０ ｐＭＯＳ遅延回路
５００ インバータリング
６１０、６２０、６３０、６４０ Ｉ／Ｏエリア
７００ コアエリア
【特許請求の範囲】
【請求項１】
入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、
チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、
前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサと、
前記出力端子の電位を反転して前記入力端子に帰還させる反転回路と
を具備する発振回路。
【請求項２】
前記出力端子の電位の前記変化の遅延を指示する遅延指示信号が入力された場合には前記測定対象トランジスタを前記非導通状態に移行させ、前記遅延指示信号が入力されない場合には前記入力端子の電位に応じて前記測定対象トランジスタを導通状態および非導通状態のうちのいずれかに移行させる遅延制御部をさらに具備する請求項１記載の発振回路。
【請求項３】
前記測定対象トランジスタは、
前記測定対象トランジスタを導通状態または非導通状態に制御するための制御端子と、
前記電源または前記アースと前記制御端子とに接続された第１の接続端子と、
前記出力端子に接続された第２の接続端子と
を備える請求項１記載の発振回路。
【請求項４】
前記測定対象トランジスタは、当該測定対象トランジスタおよび前記制御トランジスタが前記非導通状態である場合には前記制御トランジスタから漏出するリーク電流の値よりも大きな値のリーク電流を漏出するトランジスタである
請求項１記載の発振回路。
【請求項５】
前記測定対象トランジスタは、前記電源と前記アースとの間において並列に接続された複数のトランジスタを備え、
前記複数のトランジスタのそれぞれは、チャネルの極性が前記制御トランジスタと同一のトランジスタである
請求項４記載の発振回路。
【請求項６】
前記反転回路は、前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記出力端子の電位を反転して前記入力端子に帰還させ、前記発振指示信号が入力されない場合には前記入力端子の電位を所定の電位に固定する
請求項１記載の発振回路。
【請求項７】
入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサとを備える遅延回路を複数有し、前記遅延回路の各々の前記出力端子と前記入力端子との接続により複数の前記遅延回路がリング状に接続された遅延回路群と、
前記遅延回路の各々の前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記遅延回路の各々の前記出力端子の電位を反転して当該出力端子に接続された前記入力端子の電位とし、前記発振指示信号が入力されない場合には複数の前記遅延回路の前記入力端子の各々の電位の少なくとも１つが異なる極性の電位となるように前記入力端子の各々の電位を固定する発振制御回路と
を具備する発振回路。
【請求項８】
入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサと、前記出力端子の電位を反転して前記入力端子に帰還させる反転回路とを備える発振回路と、
前記出力端子の電位が所定期間内に反転した回数を計数する計数回路と
を具備するテスト回路。
【請求項９】
入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサとを備える遅延回路を複数有し、前記遅延回路の各々の前記出力端子と前記入力端子との接続により複数の前記遅延回路がリング状に接続された遅延回路群と、
前記遅延回路の各々の前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記遅延回路の各々の前記出力端子の電位を反転して当該出力端子に接続された前記入力端子の電位とし、前記発振指示信号が入力されない場合には複数の前記遅延回路の前記入力端子の各々の電位の少なくとも１つが異なる極性の電位となるように前記入力端子の各々の電位を固定する発振制御回路と、
いずれかの前記出力端子の電位が所定期間内に反転した回数を計数する計数回路と
を具備するテスト回路。
【請求項１】
入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、
チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、
前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサと、
前記出力端子の電位を反転して前記入力端子に帰還させる反転回路と
を具備する発振回路。
【請求項２】
前記出力端子の電位の前記変化の遅延を指示する遅延指示信号が入力された場合には前記測定対象トランジスタを前記非導通状態に移行させ、前記遅延指示信号が入力されない場合には前記入力端子の電位に応じて前記測定対象トランジスタを導通状態および非導通状態のうちのいずれかに移行させる遅延制御部をさらに具備する請求項１記載の発振回路。
【請求項３】
前記測定対象トランジスタは、
前記測定対象トランジスタを導通状態または非導通状態に制御するための制御端子と、
前記電源または前記アースと前記制御端子とに接続された第１の接続端子と、
前記出力端子に接続された第２の接続端子と
を備える請求項１記載の発振回路。
【請求項４】
前記測定対象トランジスタは、当該測定対象トランジスタおよび前記制御トランジスタが前記非導通状態である場合には前記制御トランジスタから漏出するリーク電流の値よりも大きな値のリーク電流を漏出するトランジスタである
請求項１記載の発振回路。
【請求項５】
前記測定対象トランジスタは、前記電源と前記アースとの間において並列に接続された複数のトランジスタを備え、
前記複数のトランジスタのそれぞれは、チャネルの極性が前記制御トランジスタと同一のトランジスタである
請求項４記載の発振回路。
【請求項６】
前記反転回路は、前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記出力端子の電位を反転して前記入力端子に帰還させ、前記発振指示信号が入力されない場合には前記入力端子の電位を所定の電位に固定する
請求項１記載の発振回路。
【請求項７】
入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサとを備える遅延回路を複数有し、前記遅延回路の各々の前記出力端子と前記入力端子との接続により複数の前記遅延回路がリング状に接続された遅延回路群と、
前記遅延回路の各々の前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記遅延回路の各々の前記出力端子の電位を反転して当該出力端子に接続された前記入力端子の電位とし、前記発振指示信号が入力されない場合には複数の前記遅延回路の前記入力端子の各々の電位の少なくとも１つが異なる極性の電位となるように前記入力端子の各々の電位を固定する発振制御回路と
を具備する発振回路。
【請求項８】
入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサと、前記出力端子の電位を反転して前記入力端子に帰還させる反転回路とを備える発振回路と、
前記出力端子の電位が所定期間内に反転した回数を計数する計数回路と
を具備するテスト回路。
【請求項９】
入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる制御トランジスタと、チャネルの極性が前記制御トランジスタと同一であり、電源とアースとの間において前記制御トランジスタに直列に接続された測定対象トランジスタと、前記制御トランジスタが前記導通状態から前記非導通状態へ移行した場合には前記測定対象トランジスタから漏出したリーク電流の値に応じて前記出力端子の電位の前記変化を遅延させるコンデンサとを備える遅延回路を複数有し、前記遅延回路の各々の前記出力端子と前記入力端子との接続により複数の前記遅延回路がリング状に接続された遅延回路群と、
前記遅延回路の各々の前記出力端子の電位の発振を指示する発振指示信号が入力された場合には前記遅延回路の各々の前記出力端子の電位を反転して当該出力端子に接続された前記入力端子の電位とし、前記発振指示信号が入力されない場合には複数の前記遅延回路の前記入力端子の各々の電位の少なくとも１つが異なる極性の電位となるように前記入力端子の各々の電位を固定する発振制御回路と、
いずれかの前記出力端子の電位が所定期間内に反転した回数を計数する計数回路と
を具備するテスト回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−１１３６４３（Ｐ２０１３−１１３６４３Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２５８４２４（Ｐ２０１１−２５８４２４）
【出願日】平成２３年１１月２８日（２０１１．１１．２８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２８日（２０１１．１１．２８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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