半導体装置
【課題】マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制する。
【解決手段】ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルと、マルチフィンガー単位ＦＥＴセルのゲートフィンガーを並列接続する指定ゲートバスラインと、指定ゲートバスラインに接続されたゲート引き出しラインとを備え、ゲート引き出しラインと指定ゲートバスラインの接続点をマルチフィンガー単位ＦＥＴセル内の中心からずらすことによって、接続点の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くする。
【解決手段】ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルと、マルチフィンガー単位ＦＥＴセルのゲートフィンガーを並列接続する指定ゲートバスラインと、指定ゲートバスラインに接続されたゲート引き出しラインとを備え、ゲート引き出しラインと指定ゲートバスラインの接続点をマルチフィンガー単位ＦＥＴセル内の中心からずらすことによって、接続点の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、窒化ガリウム（ＧａＮ: Gallium Nitride）系高電子移動度トランジスタ（ＨＥＭＴ: High Electron Mobility Transistor）が、実用化されている。
【０００３】
従来のＧａＮ系ＨＥＭＴなどの高周波用半導体装置は、微小な電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）からなるＦＥＴセルを複数個並列に配置したマルチＦＥＴセル構成を備え、ＦＥＴセル間のループ発振を抑制するために、各々のＦＥＴセルのゲート入力間に適切なセル間バランス抵抗を入れている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３２８９４６４号公報
【特許文献２】特開平８−３２３７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ＦＥＴセル内ループ発振を抑制させた半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本実施の形態に係る半導体装置は、マルチフィンガー単位ＦＥＴセルと、指定ゲートバスラインと、ゲート引き出しラインとを備える。マルチフィンガー単位ＦＥＴセルは、ユニットフィンガーの並列接続からなる。指定ゲートバスラインは、マルチフィンガー単位ＦＥＴセルのゲートフィンガーを並列接続する。ゲート引き出しラインは、指定ゲートバスラインに接続される。ここで、ゲート引き出しラインと指定ゲートバスラインの接続点をマルチフィンガー単位ＦＥＴセルの中心からずらすことによって、接続点の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされている。
【０００７】
ここで、また、マルチフィンガー単位ＦＥＴセルのゲートフィンガーの束ね方若しくはソースフィンガーの束ね方を、ドレインフィンガーの束ね方に対して、ずらしている。
【図面の簡単な説明】
【０００８】
【図１】（ａ）第１の実施の形態に係る半導体装置の模式的平面パターン構成の拡大図、（ｂ）図１（ａ）のＪ部分の拡大図。
【図２】第１の比較例に係る半導体装置の模式的平面パターン構成の拡大図。
【図３】第１の実施の形態に係る半導体装置の構造例１であって、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。
【図４】第１の実施の形態に係る半導体装置の構造例２であって、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図
【図５】第１の実施の形態に係る半導体装置の構造例３であって、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。
【図６】第１の実施の形態に係る半導体装置の構造例４であって、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。
【図７】（ａ）第１の実施の形態に係る半導体装置において、セル内ループ発振を説明する模式的回路構成図、（ｂ）セル内ループ発振の抑制効果を説明する模式的回路構成図。
【図８】第１の実施の形態に係る半導体装置を適用した半導体増幅器の模式的等価回路構成図。
【図９】（ａ）第１の実施の形態に係る半導体装置を適用した半導体増幅器において、セル内ループの入力側にサーキュレータを付加したセル内ループ利得計算用回路、（ｂ）第１の実施の形態に係る半導体装置を適用した半導体増幅器において、セル内ループの出力側にサーキュレータを付加したセル内ループ利得計算用回路。
【図１０】（ａ）第１の実施の形態に係る半導体装置において、マルチフィンガー単位セルの模式的平面パターン構成図、（ｂ）図１０（ａ）のマルチフィンガー単位セルを１／２セルに分割した模式的平面パターン構成図、（ｃ）図１０（ａ）および図１０（ｂ）に対応する模式的等価回路構成図。
【図１１】（ａ）第１の実施の形態に係る半導体装置において、マルチフィンガー単位セルの２単位セル部分の模式的平面パターン構成図、（ｂ）図１１（ａ）に対応する模式的ループ等価回路構成図。
【図１２】（ａ）第１の比較例に係る半導体装置において、マルチフィンガー単位セルの模式的平面パターン構成図、（ｂ）図１２（ａ）のマルチフィンガー単位セルを１／２セルに分割した模式的平面パターン構成図、（ｃ）図１２（ａ）および図１２（ｂ）に対応する模式的等価回路構成図。
【図１３】（ａ）第１の比較例に係る半導体装置において、マルチフィンガー単位セルの２単位セル部分の模式的平面パターン構成図、（ｂ）図１３（ａ）に対応する模式的ループ等価回路構成図。
【図１４】（ａ）第２の実施の形態に係る半導体装置の模式的平面パターン構成の拡大図、（ｂ）図１４（ａ）のＪ部分の拡大図。
【図１５】第２の実施の形態に係る半導体装置において、特定のＦＥＴセルＦＥＴ（ｎ）に着目して、セル内ループ発振の抑制効果を説明する模式的回路構成図。
【図１６】第３の実施の形態に係る半導体装置の模式的平面パターン構成の拡大図。
【図１７】第４の実施の形態に係る半導体装置の模式的平面パターン構成の拡大図。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
[第１の実施の形態]
（平面パターン構成）
第１の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図１（ａ）に示すように表され、図１（ａ）のＪ部分の拡大図は、図１（ｂ）に示すように表される。
【００１２】
第１の実施の形態に係る半導体装置２４は、図１に示すように、ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８と、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーを並列接続する指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８と、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８に接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８とを備え、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８と指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８の接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８内の中心からずらすことによって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされる。
【００１３】
第１の実施の形態に係る半導体装置２４は、図１に示すように、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８と指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８の接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８内の中心からずらすことで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。
【００１４】
また、第１の実施の形態に係る半導体装置２４において、複数のマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８は、図１に示すように、基板１１０と、基板１１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、基板１１０の第１表面に配置され,ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ８、ソース端子電極Ｓ１１,Ｓ１２、Ｓ２１,Ｓ２２、Ｓ３１,Ｓ３２,…,Ｓ８１,Ｓ８２およびドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８とを備える。ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８は、ボンディングワイヤなどで入力整合回路に接続され、また、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ８も、ボンディングワイヤなどで出力整合回路に接続される。
【００１５】
また、第１の実施の形態に係る半導体装置２４において、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８は、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８とゲート端子電極Ｇ１、Ｇ２、Ｇ３、…、Ｇ８間を接続する。
【００１６】
また、第１の実施の形態に係る半導体装置２４において、図１に示すように、ソース端子電極Ｓ１１,Ｓ１２、Ｓ２１,Ｓ２２、Ｓ３１,Ｓ３２,…,Ｓ８１,Ｓ８２の下部に配置されたＶＩＡホールＳＣ１１,ＳＣ１２、ＳＣ２１,ＳＣ２２、ＳＣ３１,ＳＣ３２,…,ＳＣ８１,ＳＣ８２と、基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１,Ｓ１２、Ｓ２１,Ｓ２２、Ｓ３１,Ｓ３２,…,Ｓ８１,Ｓ８２に対してＶＩＡホールＳＣ１１,ＳＣ１２、ＳＣ２１,ＳＣ２２、ＳＣ３１,ＳＣ３２,…,ＳＣ８１,ＳＣ８２を介して接続された接地電極（図示省略）とを備えていても良い。
【００１７】
ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ８１，ＳＣ８２の内壁に形成されたバリア金属層（図示省略）、およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介して、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ８１，Ｓ８２は、接地電極に接続されている。
【００１８】
また、第１の実施の形態に係る半導体装置２４において、図１に示すように、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８は、並列接続されていても良い。
【００１９】
さらに、また、第１の実施の形態に係る半導体装置２４においては、図１に示すように、互いに隣接するマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の指定ゲートバスラインＧＢＬ１・ＧＢＬ２間、ＧＢＬ２・ＧＢＬ３間、ＧＢＬ３・ＧＢＬ４間、…、ＧＢＬ７・ＧＢＬ８間に、セル間ループ発振を抑制するためのセル間バランス抵抗ＲＧ１２、ＲＧ２３、ＲＧ３４、…、ＲＧ７８をそれぞれ備えていても良い。
【００２０】
（第１の比較例）
第１の比較例に係る半導体装置２４ａの模式的平面パターン構成は、図２に示すように表される。第１の比較例に係る半導体装置２４ａにおいては、各ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８を２分割し、２分割した１／２各ＦＥＴセルのゲート入力間に、セル内バランス抵抗ＲＧ１、ＲＧ２、ＲＧ３、…、ＲＧ８を入れることで、セル内ループ発振を抑制することができる。しかしながら、この方法では、図２に示すように、セル内バランス抵抗ＲＧ１、ＲＧ２、ＲＧ３、…、ＲＧ８を配置するためのスペースを必要とし、半導体装置２４ａの面積が増大する。
【００２１】
（素子構造）
第１の実施の形態に係る半導体装置２４の素子構造であって、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造例１〜４は、それぞれ図３〜図６に示すように表される。
【００２２】
第１の実施の形態に係る半導体装置２４は、基板１１０と、基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。
【００２３】
基板１１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えていてもよい。
【００２４】
―構造例１―
図１（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置２４のＦＥＴセルの構造例１は、図３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ）層１１６が形成されている。図３に示す第１の実施の形態に係る構造例１では、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）若しくは高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００２５】
―構造例２―
図１（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置２４のＦＥＴセルの構造例２は、図４に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図４に示す第１の実施の形態に係る構造例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００２６】
―構造例３―
図１（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置２４のＦＥＴセルの構造例３は、図５に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図５に示す第１の実施の形態に係る構造例３では、ＨＦＥＴ若しくはＨＥＭＴが示されている。
【００２７】
―構造例４―
図１（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置２４のＦＥＴセルの構造例４は、図６に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図６に示す第１の実施の形態に係る構造例４では、ＨＦＥＴ若しくはＨＥＭＴが示されている。
【００２８】
また、第１の実施の形態に係る上記の構造例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。
【００２９】
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
【００３０】
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００３１】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００３２】
なお、第１の実施の形態に係る半導体装置２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、パターン長は、マイクロ波帯においては、約１００μｍであり、ミリ波帯においては、約２５μｍ〜５０μｍである。
【００３３】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００３４】
（セル内ループ発振）
第１の実施の形態に係る半導体装置において、セル内ループ発振を説明する模式的回路構成は、図７（ａ）に示すように表され、セル内ループ発振の抑制効果を説明する模式的回路構成は、図７（ｂ）に示すように表される。
【００３５】
マルチフィンガー単位ＦＥＴセルは、図７（ａ）および図７（ｂ）に示すように、１／２ＦＥＴセルＡ０１・Ａ０２で表されている。図７（ａ）および図７（ｂ）に示すように、セル内ループＬＰ１は、対となる１／２ＦＥＴセルＡ０１・Ａ０２と、１／２ＦＥＴセルＡ０１・Ａ０２のゲートを接続する指定ゲートバスラインＧＢＬ１と、１／２ＦＥＴセルＡ０１・Ａ０２のドレインを接続する指定ドレインバスラインＤＢＬ１とを備える。
【００３６】
図７（ａ）の例では、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬ上にゲート引き出しラインＥＢＬＧ１およびドレイン引き出しラインＥＢＬＤ１が配置され、中心線ＣＬとセル内ループＬＰ１との交差点Ｐは、ゲート引き出しラインＥＢＬＧ１と指定ゲートバスラインＧＢＬ１との接続点Ｑ１に一致している。
【００３７】
一方、図７（ｂ）の例では、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬ上にドレイン引き出しラインＥＢＬＤ１が配置され、ゲート引き出しラインＥＢＬＧ１と指定ゲートバスラインＧＢＬ１との接続点Ｑ１は、セル内ループＬＰ１上、中心線ＣＬとセル内ループＬＰ１との交差点Ｐから１／２ＦＥＴセルＡ０１方向にずらした位置に配置されている。
【００３８】
図７（ａ）の例では、セル内ループＬＰ１は、発振ループを構成し、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬとセル内ループＬＰ１との交差点Ｐ上では定在波の節となり、その交差点Ｐから見た外側は全反射と見えるので、その交差点Ｐに接続されたゲート引き出しラインＥＢＬＧ１は、セル内ループ発振にとって負荷とはならない。すなわち、セル内ループ発振が発生する。
【００３９】
一方、図７（ｂ）に示すように、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬとセル内ループＬＰ１との交差点Ｐから外れた接続点Ｑ１に接続されたゲート引き出しラインＥＢＬＧ１は、セル内ループ発振にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
【００４０】
（半導体増幅器の回路構成）
第１の実施の形態に係る半導体装置を適用した半導体増幅器の模式的等価回路構成は、図８に示すように表される。図８において、Ｑａ、Ｑｂは、ソース接地の１／２ＦＥＴセルを表し、ゲート端子電極Ｇ、ドレイン端子電極Ｄ、ソース端子電極Ｓを有する。１／２ＦＥＴセルＱａ・Ｑｂは、マルチフィンガー単位ＦＥＴセルを２分割したセルに相当し、図７（ａ）および図７（ｂ）における１／２ＦＥＴセルＡ０１・Ａ０２に対応している。また、図８において、２０２は増幅器の入力端子、２０３は増幅器の出力端子、２１０は入力整合回路、２１１は出力整合回路を示す。
【００４１】
２０４・２０５・２０６・２０７・２０８・２０９は伝送線路であり、伝送線路２０５・２０６・２０７・２０８とボンディングワイヤ２１８とソース接地の１／２ＦＥＴセルＱａ又はＱｂがこの順に接続して構成された増幅回路が、２組分伝送線路２０４と２０９の間に並列に接続される。すなわち、入力端子２０２に接続された伝送線路２０４から伝送線路がＡ点で２分岐して２組の直列に接続された伝送線路２０５・２０６がボンディングワイヤ２１８を介して１／２ＦＥＴセルＱａ又はＱｂのゲート端子電極Ｇに直列に接続され、１／２ＦＥＴセルＱａ又はＱｂのドレイン端子電極Ｄからは、再びボンディングワイヤ２１８を介して直列に伝送線路２０７・２０８が接続され、２組の伝送線路２０８の他端は、Ｂ点で伝送線路２０９の一端に共通に接続され、伝送線路２０９の他端が、出力端子２０３に接続される。上記の伝送線路２０４・２０５・２０６で入力整合回路２１０を、伝送線路２０７・２０８・２０９で出力整合回路２１１をそれぞれ構成している。
【００４２】
伝送線路２０５・２０６・２０７・２０８および並列に動作する１／２ＦＥＴセルＱａ・Ｑｂとで、増幅器内にセル内ループ回路２１２が構成される。２１３は等価抵抗回路であり、接続用伝送線路２１４とセル内バランス等価抵抗２１５とで構成され、上記セル内ループ回路２１２の入力整合回路内の対向する所定の位置に接続される。
【００４３】
次に動作について説明する。図８において、基本波すなわち、周波数ｆ0の信号成分は、入力端子２０２から入力され、Ａ点で分配されて並列に接続された１／２ＦＥＴセルＱａ・Ｑｂにそれぞれ入力される。１／２ＦＥＴセルＱａ・Ｑｂで増幅された信号は、Ｂ点で合成され、出力端子２０３から出力される。
【００４４】
第１の実施の形態に係る半導体装置を適用した半導体増幅器において、セル内ループ回路２１２の入力側にサーキュレータを付加したセル内ループ利得計算用回路は、図９（ａ）に示すように表され、セル内ループ回路２１２の出力側にサーキュレータを付加したセル内ループ利得計算用回路は、図９（ｂ）に示すように表される。
【００４５】
ここで、セル内ループ発振条件は、図９（ａ）および図９（ｂ）に示すセル内ループ回路２１２で、式（１）、（２）で表される。
【００４６】
｜Ｂ１／Ａ１｜≧１かつ∠（Ｂ１／Ａ１）＝２ｎπ …（１）
｜Ｂ２／Ａ２｜≧１かつ∠（Ｂ２／Ａ２）＝２ｍπ …（２）
但し、ｍ、ｎは整数。
【００４７】
ここで、Ａ１とＢ１は、机上計算用として、それぞれ図９（ａ）に示したセル内ループ回路２１２の入力側に仮に理想サーキュレータ２２０を付加した場合の入力側における入力進行波とセル内ループ回路２１２からの出力進行波を示す。Ａ２とＢ２は、それぞれ図９（ｂ）に示したセル内ループ回路２１２の出力側に仮に理想サーキュレータ２２０を付加した場合の出力側における入力進行波とセル内ループ回路２１２からの出力進行波を示す。
【００４８】
発振が生じるには、∠（Ｂ１／Ａ１）＝２ｎπが成立することが必要である。この状態は、Ａ−Ｂ間で定在波が立っている状態に対応する。Ａ点、Ｂ点では、出力進行波Ｂ１と入力進行波Ａ１が打ち消し合って、電圧振幅がない、つまりは定在波の節の位置となる。定在波の節は、電圧０Ｖの位置であり、電圧０Ｖの位置は、接地されている状態と等価となる。
【００４９】
従って、図７（ａ）において説明したように、定在波の節、すなわち接地と等価な位置に接続されたゲート引き出しラインＥＢＬＧ１からなる伝送線路は、このセル内ループＬＰ１で発振を生じている周波数成分にとって、負荷としては見えない。
【００５０】
一方、セル内ループ上、節となる位置以外では、電圧が発生している。従って、図７（ｂ）において説明したように、節以外に接続されたゲート引き出しラインＥＢＬＧ１からなる伝送線路は、このセル内ループで発振を生じていた周波数成分にとって、負荷として見え、位相が変化する。この結果、∠（Ｂ１／Ａ１）＝２ｎπが成立しなくなる。すなわち、発振条件を満足しなくなり、マルチフィンガーＦＥＴセル内のループ発振を抑制することができる。
【００５１】
第１の実施の形態に係る半導体装置において、マルチフィンガー単位ＦＥＴセル内ループ発振の抑制効果を生じる程度のセル内バランス等価抵抗２１５の値は、ゲート引き出しラインＥＢＬＧ１からなる伝送線路のインピーダンスと同程度であり、したがって、第１の実施の形態に係る半導体装置においては、図２に示した第１の比較例のように、セル内バランス抵抗ＲＧ１を配置すること無く、ループ発振を抑制することができ、しかも面積を増大することも無い。
【００５２】
（セル構成）
―単位セル構成―
第１の実施の形態に係る半導体装置において、マルチフィンガー単位セルＦＥＴ１の模式的平面パターン構成は、図１０（ａ）に示すように表され、図１０（ａ）のマルチフィンガー単位セルを１／２ＦＥＴセルＡ１１・Ａ１２に分割した模式的平面パターン構成は、図１０（ｂ）に示すように表され、図１０（ａ）および図１０（ｂ）に対応する模式的等価回路構成は、図１０（ｃ）に示すように表される。図１０（ａ）は、図１のマルチフィンガー単位セルＦＥＴ１部分に対応している。図１０（ａ）において、指定ゲートバスラインＧＢＬ１とゲート引き出しラインＥＢＬ１は、接続点Ｑ１において接続される。図１０（ａ）に示されたマルチフィンガー単位セルＦＥＴ１では、接続点Ｑ１の左側に接続されたゲートフィンガー数が、右側に接続されたゲートフィンガー数よりも少なく構成されている。
【００５３】
図１０（ａ）のマルチフィンガー単位セルを１／２セルに分割した模式的平面パターン構成は、図１０（ｂ）に示すように、指定ゲートバスラインＧＢＬ１とゲート引き出しラインＥＢＬ１が、セル内ループと中心線ＣＬの交差点Ｐを外れた接続点Ｑ１において接続されているため、左側の指定ゲートバスラインＧＢＬ１１にゲート引き出しラインＥＢＬ１およびゲート端子電極Ｇ１が接続される。このため、図１０（ｃ）に示すように、ゲート引き出しラインＥＢＬ１およびゲート端子電極Ｇ１に相当するインピーダンスが、 １／２ＦＥＴセルＡ１１の入力となる接続点Ｑ１に接続される。
【００５４】
図１０（ａ）〜図１０（ｃ）に示すように、第１の実施の形態に係る半導体装置において、マルチフィンガー単位セルＦＥＴ１の構成上、接続点Ｑ１は、セル内ループ上、節とはならないため、電圧が発生している。従って、節以外に接続されたゲート引き出しラインＥＢＬ１からなる伝送線路は、このセル内ループで発振を生じていた周波数成分にとって、負荷として見え、位相が変化する。この結果、∠（Ｂ１／Ａ１）＝２ｎπが成立しなくなる。すなわち、発振条件を満足しなくなり、マルチフィンガーＦＥＴセル内のループ発振を抑制することができる。
【００５５】
―２単位セル構成―
第１の実施の形態に係る半導体装置において、マルチフィンガー単位セルの２単位セル部分の模式的平面パターン構成は、図１１（ａ）に示すように表され、図１１（ａ）に対応する模式的ループ等価回路構成は、図１１（ｂ）に示すように表される。図１１（ａ）は、図１のマルチフィンガー単位セルＦＥＴ１・ＦＥＴ２からなる２単位セルに対応している。図１１（ａ）において、指定ゲートバスラインＧＢＬ１とゲート引き出しラインＥＢＬ１は、接続点Ｑ１において接続される。図１１（ａ）に示されたマルチフィンガー単位セルＦＥＴ１では、接続点Ｑ１の左側に接続されたゲートフィンガー数が、右側に接続されたゲートフィンガー数よりも少なく構成されている。同様に、指定ゲートバスラインＧＢＬ２とゲート引き出しラインＥＢＬ２は、接続点Ｑ２において接続される。マルチフィンガー単位セルＦＥＴ２では、接続点Ｑ２の左側に接続されたゲートフィンガー数が、右側に接続されたゲートフィンガー数よりも少なく構成されている。
【００５６】
また、接続点Ｑ１の左右の指定ゲートバスラインをＧＢＬ１１・ＧＢＬ１２、接続点Ｑ２の左右の指定ゲートバスラインをＧＢＬ２１・ＧＢＬ２２で表示している。
【００５７】
図１１（ｂ）に示すように、マルチフィンガー単位セルＦＥＴ１・ＦＥＴ２の構成上、接続点Ｑ１・Ｑ２は、セル内ループＬＰ１上、中心線ＣＬとセル内ループＬＰ１との交差点Ｐ１・Ｐ２から１／２ＦＥＴセルＡ１１・Ａ２１方向にずらした位置に配置されている。このため、接続点Ｑ１・Ｑ２は、定在波の節とはならないため、接続点Ｑ１・Ｑ２において電圧が発生している。従って、節以外に接続されたゲート引き出しラインＥＢＬＧ（ＥＢＬ１・ＥＢＬ２）からなる伝送線路は、このセル内ループで発振を生じていた周波数成分にとって、負荷として見え、位相が変化する。この結果、∠（Ｂ１／Ａ１）＝２ｎπが成立しなくなる。すなわち、発振条件を満足しなくなり、マルチフィンガーＦＥＴセル内のループ発振を抑制することができる。
【００５８】
さらに、図１１（ａ）および図１１（ｂ）から明らかなように、指定ゲートバスラインＧＢＬ１２およびＧＢＬ２１間には、セル間バランス抵抗ＲＧ１２が接続されており、セル間ループ発振を抑制することもできる。
【００５９】
（第１の比較例）
―単位セル構成―
第１の比較例に係る半導体装置において、マルチフィンガー単位セルの模式的平面パターン構成は、図１２（ａ）に示すように表され、図１２（ａ）のマルチフィンガー単位セルを１／２セルに分割した模式的平面パターン構成は、図１２（ｂ）に示すように表され、図１２（ａ）および図１２（ｂ）に対応する模式的等価回路構成は、図１２（ｃ）に示すように表される。図１２（ａ）は、図２の第１の比較例に係る半導体装置のマルチフィンガー単位セルＦＥＴ１部分に対応している。
【００６０】
第１の比較例に係る半導体装置においては、ＦＥＴセルＦＥＴ１を２分割し、２分割した１／２各ＦＥＴセルのゲート入力間に、セル内バランス抵抗ＲＧ１を入れることで、セル内ループ発振を抑制することができる。
【００６１】
図１２（ａ）において、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２とゲート引き出しラインＥＢＬ１は、接続点Ｑ１・Ｑ１において接続される。
【００６２】
図１２（ａ）のマルチフィンガー単位セルを１／２セルに分割した模式的平面パターン構成においては、図１２（ｂ）に示すように、ゲート引き出しラインＥＢＬ１がゲート引き出しラインＥＢＬ１１・ＥＢＬ１２に分割され、ゲート端子電極Ｇ１が、ゲート端子電極Ｇ１１・Ｇ１２に分割される。また、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２とゲート引き出しラインＥＢＬ１１・ＥＢＬ１２が、接続点Ｑ１・Ｑ１において接続されている。このため、図１２（ｃ）に示すように、ゲート引き出しラインＥＢＬ１１およびゲート端子電極Ｇ１１に相当するインピーダンスが、１／２ＦＥＴセルＡ１１の入力となる接続点Ｑ１１に接続され、ゲート引き出しラインＥＢＬ１２およびゲート端子電極Ｇ１２に相当するインピーダンスが、１／２ＦＥＴセルＡ１２の入力となる接続点Ｑ１２に接続される。
【００６３】
図１２（ａ）〜図１２（ｃ）に示すように、比較例に係る半導体装置において、セル内バランス抵抗ＲＧ１によって、マルチフィンガーＦＥＴセル内のループ発振を抑制することができる。しかしながら、この方法では、図１２（ａ）に示すように、セル内バランス抵抗ＲＧ１を配置するためのスペースを必要とし、ＦＥＴセルＦＥＴ１の面積が増大する。
【００６４】
―２単位セル構成―
第１の比較例に係る半導体装置において、マルチフィンガー単位セルの２単位セル部分の模式的平面パターン構成は、図１３（ａ）に示すように表され、図１３（ａ）に対応する模式的ループ等価回路構成は、図１３（ｂ）に示すように表される。図１３（ａ）は、図２のマルチフィンガー単位セルＦＥＴ１・ＦＥＴ２からなる２単位セルに対応している。図１３（ａ）において、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２とゲート引き出しラインＥＢＬ１は、接続点Ｑ１・Ｑ１において接続される。同様に、指定ゲートバスラインＧＢＬ２１・ＧＢＬ２２とゲート引き出しラインＥＢＬ２は、接続点Ｑ２・Ｑ２において接続される。
【００６５】
図１３（ｂ）に示すように、マルチフィンガー単位セルＦＥＴ１・ＦＥＴ２の構成上、接続点Ｑ１・Ｑ２は、例えば、セル内ループＬＰ１上、中心線ＣＬとセル内ループＬＰ１との交差点にほぼ一致して配置されている。このため、接続点Ｑ１・Ｑ２は、実質的に、定在波の節となる。しかしながら、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２間には、セル内バランス抵抗ＲＧ１を入れることで、セル内ループ発振は、抑制することができる。同様に、指定ゲートバスラインＧＢＬ２１・ＧＢＬ２２間には、セル内バランス抵抗ＲＧ２を入れることで、セル内ループ発振は、抑制することができる。
【００６６】
さらに、図１３（ａ）および図１３（ｂ）から明らかなように、指定ゲートバスラインＧＢＬ１２およびＧＢＬ２１間には、セル間バランス抵抗ＲＧ１２が接続されており、セル間ループ発振を抑制することもできるが、セル内バランス抵抗ＲＧ１・ＲＧ２を配置するためのスペースを必要とし、ＦＥＴセルＦＥＴ１・ＦＥＴ２の面積が増大する。
【００６７】
第１の実施の形態に係る半導体装置によれば、主に、マイクロ波帯の高周波用半導体装置において、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
【００６８】
[第２の実施の形態]
（平面パターン構成）
第２の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図１４（ａ）に示すように表され、図１４（ａ）のＪ部分の拡大図は、図１４（ｂ）に示すように表される。
【００６９】
第２の実施の形態に係る半導体装置２４は、図１４に示すように、ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８と、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーを並列接続する指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８と、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８に接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８とを備え、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーの束ね方を、ドレインフィンガーの束ね方に対して、ずらしている。
【００７０】
ここで、指定ゲートバスラインＧＢＬ１は、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２の結合で表され、指定ゲートバスラインＧＢＬ２は、指定ゲートバスラインＧＢＬ２１・ＧＢＬ２２の結合で表され、指定ゲートバスラインＧＢＬ３は、指定ゲートバスラインＧＢＬ３・ＧＢＬ３２の結合で表され、…、指定ゲートバスラインＧＢＬ８は、指定ゲートバスラインＧＢＬ８１・ＧＢＬ８２の結合で表されている。
【００７１】
また、第２の実施の形態に係る半導体装置２４においては、図１４に示すように、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８と指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８の接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の中心からずらし、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされている。
【００７２】
第２の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の中心線とセル内ループとの交差点から外れた接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８にゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が接続されるため、セル内ループ発振にとって、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が負荷となり、発振条件を満たさなくなり、セル内ループ発振は抑制される。
【００７３】
また、第２の実施の形態に係る半導体装置２４において、複数のマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８は、図１４に示すように、基板１１０と、基板１１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、基板１１０の第１表面に配置され,ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ８、ソース端子電極Ｓ１１,Ｓ１２、Ｓ２１,Ｓ２２、Ｓ３１,Ｓ３２,…,Ｓ８１,Ｓ８２およびドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８とを備える。ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８は、ボンディングワイヤなどで入力整合回路に接続され、また、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ８も、ボンディングワイヤなどで出力整合回路に接続される。
【００７４】
また、第２の実施の形態に係る半導体装置２４において、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８は、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８とゲート端子電極Ｇ１、Ｇ２、Ｇ３、…、Ｇ８間を接続する。
【００７５】
また、第２の実施の形態に係る半導体装置２４において、図１４に示すように、ソース端子電極Ｓ１１,Ｓ１２、Ｓ２１,Ｓ２２、Ｓ３１,Ｓ３２,…,Ｓ８１,Ｓ８２の下部に配置されたＶＩＡホールＳＣ１１,ＳＣ１２、ＳＣ２１,ＳＣ２２、ＳＣ３１,ＳＣ３２,…,ＳＣ８１,ＳＣ８２と、基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１,Ｓ１２、Ｓ２１,Ｓ２２、Ｓ３１,Ｓ３２,…,Ｓ８１,Ｓ８２に対してＶＩＡホールＳＣ１１,ＳＣ１２、ＳＣ２１,ＳＣ２２、ＳＣ３１,ＳＣ３２,…,ＳＣ８１,ＳＣ８２を介して接続された接地電極（図示省略）とを備えていても良い。
【００７６】
ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ８１，ＳＣ８２の内壁に形成されたバリア金属層（図示省略）、およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介して、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ８１，Ｓ８２は、接地電極に接続されている。
【００７７】
また、第２の実施の形態に係る半導体装置２４において、図１４に示すように、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８は、並列接続されていても良い。
【００７８】
さらに、また、第２の実施の形態に係る半導体装置２４においては、図１４に示すように、互いに隣接するマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の指定ゲートバスラインＧＢＬ１２・ＧＢＬ２１間、ＧＢＬ２２・ＧＢＬ３１間、ＧＢＬ３２・ＧＢＬ４１間、…、ＧＢＬ７２・ＧＢＬ８１間に、セル間ループ発振を抑制するためのセル間バランス抵抗ＲＧ１２、ＲＧ２３、ＲＧ３４、…、ＲＧ７８をそれぞれ備えていても良い。
【００７９】
なお、第２の実施の形態に係る半導体装置２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン幅Ｗ１の値は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、パターン幅Ｗ１の値は、マイクロ波帯においては、約１００μｍであり、ミリ波帯においては、約２５μｍ〜５０μｍである。
【００８０】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２のパターン幅Ｗ２は、例えば、約１００μｍ程度である。また、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８のパターン長Ｌ１は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００８１】
（第２の比較例）
第２の比較例に係る半導体装置２４ａの模式的平面パターン構成は、図２に示すように表される。第２の比較例に係る半導体装置２４ａにおいては、各ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８を均等に２分割し、２分割した１／２各ＦＥＴセルのゲート入力間に、セル内バランス抵抗ＲＧ１、ＲＧ２、ＲＧ３、…、ＲＧ８を入れることで、セル内ループ発振を抑制することができる。具体的には、セル内バランス抵抗ＲＧ１、ＲＧ２、ＲＧ３、…、ＲＧ８を、それぞれ指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２間、ＧＢＬ２１・ＧＢＬ２２間、ＧＢＬ３１・ＧＢＬ３２間、…、ＧＢＬ８１・ＧＢＬ８２間に配置している。しかしながら、この方法では、図２に示すように、セル内バランス抵抗ＲＧ１、ＲＧ２、ＲＧ３、…、ＲＧ８を配置するためのスペースを必要とし、半導体装置２４ａの面積が増大する。
【００８２】
（素子構造）
第２の実施の形態に係る半導体装置２４の素子構造であって、図１４（ｂ）のＩ−Ｉ線に沿う模式的断面構造例１〜４は、それぞれ第１の実施の形態に係る半導体装置２４の素子構造と同様に、図３〜図６に示すように表される。以下、第１の実施の形態に係る半導体装置２４の素子構造と重複する説明は省略する。
【００８３】
（セル内ループ発振）
第２の実施の形態に係る半導体装置において、セル内ループ発振を説明する模式的回路構成は、図７（ａ）に示すように表され、セル内ループ発振の抑制効果を説明する模式的回路構成は、図７（ｂ）に示すように表される。
【００８４】
マルチフィンガー単位ＦＥＴセルは、図７（ａ）および図７（ｂ）に示すように、１／２ＦＥＴセルＡ０１・Ａ０２で表されている。図７（ａ）および図７（ｂ）に示すように、セル内ループＬＰ１は、対となる１／２ＦＥＴセルＡ０１・Ａ０２と、１／２ＦＥＴセルＡ０１・Ａ０２のゲートを接続する指定ゲートバスラインＧＢＬ１と、１／２ＦＥＴセルＡ０１・Ａ０２のドレインを接続する指定ドレインバスラインＤＢＬ１とを備える。
【００８５】
図７（ａ）の例では、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬ上にゲート引き出しラインＥＢＬＧ１およびドレイン引き出しラインＥＢＬＤ１が配置され、中心線ＣＬとセル内ループＬＰ１との交差点Ｐは、ゲート引き出しラインＥＢＬＧ１と指定ゲートバスラインＧＢＬ１との接続点Ｑ１に一致している。
【００８６】
一方、図７（ｂ）の例では、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬ上にドレイン引き出しラインＥＢＬＤ１が配置され、ゲート引き出しラインＥＢＬＧ１と指定ゲートバスラインＧＢＬ１との接続点Ｑ１は、セル内ループＬＰ１上、中心線ＣＬとセル内ループＬＰ１との交差点Ｐから１／２ＦＥＴセルＡ０１方向にずらした位置に配置されている。
【００８７】
図７（ａ）の例では、セル内ループＬＰ１は、発振ループを構成し、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬとセル内ループＬＰ１との交差点Ｐ上では定在波の節となり、その交差点Ｐから見た外側は全反射と見えるので、その交差点Ｐに接続されたゲート引き出しラインＥＢＬＧ１ラインは、セル内ループ発振にとって負荷とはならない。すなわち、セル内ループ発振が発生する。
【００８８】
一方、図７（ｂ）に示すように、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬとセル内ループＬＰ１との交差点Ｐから外れた接続点Ｑ１に接続されたゲート引き出しラインＥＢＬＧ１は、セル内ループ発振にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
【００８９】
（半導体増幅器の回路構成）
第２の実施の形態に係る半導体装置を適用した半導体増幅器の模式的等価回路構成は、図８に示すように表される。図８において、Ｑａ、Ｑｂは、ソース接地の１／２ＦＥＴセルを表し、ゲート端子電極Ｇ、ドレイン端子電極Ｄ、ソース端子電極Ｓを有する。１／２ＦＥＴセルＱａ・Ｑｂは、マルチフィンガー単位ＦＥＴセルを２分割したセルに相当し、図７（ａ）および図７（ｂ）における１／２ＦＥＴセルＡ０１・Ａ０２に対応している。また、図８において、２０２は増幅器の入力端子、２０３は増幅器の出力端子、２１０は入力整合回路、２１１は出力整合回路を示す。
【００９０】
２０４・２０５・２０６・２０７・２０８・２０９は伝送線路であり、伝送線路２０５・２０６・２０７・２０８とボンディングワイヤ２１８とソース接地の１／２ＦＥＴセルＱａ又はＱｂがこの順に接続して構成された増幅回路が、２組分伝送線路２０４と２０９の間に並列に接続される。すなわち、入力端子２０２に接続された伝送線路２０４から伝送線路がＡ点で２分岐して２組の直列に接続された伝送線路２０５・２０６がボンディングワイヤ２１８を介して１／２ＦＥＴセルＱａ又はＱｂのゲート端子電極Ｇに直列に接続され、１／２ＦＥＴセルＱａ又はＱｂのドレイン端子電極Ｄからは、再びボンディングワイヤ２１８を介して直列に伝送線路２０７・２０８が接続され、２組の伝送線路２０８の他端は、Ｂ点で伝送線路２０９の一端に共通に接続され、伝送線路２０９の他端が、出力端子２０３に接続される。上記の伝送線路２０４・２０５・２０６で入力整合回路２１０を、伝送線路２０７・２０８・２０９で出力整合回路２１１をそれぞれ構成している。
【００９１】
伝送線路２０５・２０６・２０７・２０８および並列に動作する１／２ＦＥＴセルＱａ・Ｑｂとで、増幅器内にセル内ループ回路２１２が構成される。２１３は等価抵抗回路であり、接続用伝送線路２１４とセル内バランス等価抵抗２１５とで構成され、上記セル内ループ回路２１２の入力整合回路内の対向する所定の位置に接続される。
【００９２】
次に動作について説明する。図８において、基本波すなわち、周波数ｆ0の信号成分は、入力端子２０２から入力され、Ａ点で分配されて並列に接続された１／２ＦＥＴセルＱａ・Ｑｂにそれぞれ入力される。１／２ＦＥＴセルＱａ・Ｑｂで増幅された信号は、Ｂ点で合成され、出力端子２０３から出力される。
【００９３】
実施の形態に係る半導体装置を適用した半導体増幅器において、セル内ループ回路２１２の入力側にサーキュレータを付加したセル内ループ利得計算用回路は、図９（ａ）に示すように表され、セル内ループ回路２１２の出力側にサーキュレータを付加したセル内ループ利得計算用回路は、図９（ｂ）に示すように表される。
【００９４】
ここで、セル内ループ発振条件は、図９（ａ）および図９（ｂ）に示すセル内ループ回路２１２で、式（１）、（２）で表される。
【００９５】
｜Ｂ１／Ａ１｜≧１かつ∠（Ｂ１／Ａ１）＝２ｎπ …（１）
｜Ｂ２／Ａ２｜≧１かつ∠（Ｂ２／Ａ２）＝２ｍπ …（２）
但し、ｍ、ｎは整数。
【００９６】
ここで、Ａ１とＢ１は、机上計算用として、それぞれ図９（ａ）に示したセル内ループ回路２１２の入力側に仮に理想サーキュレータ２２０を付加した場合の入力側における入力進行波とセル内ループ回路２１２からの出力進行波を示す。Ａ２とＢ２は、それぞれ図９（ｂ）に示したセル内ループ回路２１２の出力側に仮に理想サーキュレータ２２０を付加した場合の出力側における入力進行波とセル内ループ回路２１２からの出力進行波を示す。
【００９７】
発振が生じるには、∠（Ｂ１／Ａ１）＝２ｎπが成立することが必要である。この状態は、Ａ−Ｂ間で定在波が立っている状態に対応する。Ａ点、Ｂ点では、出力進行波Ｂ１と入力進行波Ａ１が打ち消し合って、電圧振幅がない、つまりは定在波の節の位置となる。定在波の節は、電圧０Ｖの位置であり、電圧０Ｖの位置は、接地されている状態と等価となる。
【００９８】
従って、図７（ａ）において説明したように、定在波の節、すなわち接地されている位置に接続されたゲート引き出しラインＥＢＬＧ１からなる伝送線路は、このセル内ループＬＰ１で発振を生じている周波数成分にとって、負荷としては見えない。
【００９９】
一方、セル内ループ上、節となる位置以外では、電圧が発生している。従って、図７（ｂ）において説明したように、節以外に接続されたゲート引き出しラインＥＢＬＧ１からなる伝送線路は、このセル内ループで発振を生じていた周波数成分にとって、負荷として見え、位相が変化する。この結果、∠（Ｂ１／Ａ１）＝２ｎπが成立しなくなる。すなわち、発振条件を満足しなくなり、マルチフィンガーＦＥＴセル内のループ発振を抑制することができる。
【０１００】
第２の実施の形態に係る半導体装置において、マルチフィンガー単位ＦＥＴセル内ループ発振の抑制効果を生じる程度のセル内バランス等価抵抗２１５の値は、ゲート引き出しラインＥＢＬＧ１からなる伝送線路のインピーダンスと同程度であり、したがって、実施の形態に係る半導体装置においては、図２に示した第２の比較例のように、セル内バランス抵抗ＲＧ１を配置すること無く、ループ発振を抑制することができ、しかも面積を増大することも無い。
【０１０１】
第２の実施の形態に係る半導体装置において、特定のＦＥＴセルＦＥＴ（ｎ）に着目して、セル内ループ発振の抑制効果を説明する模式的回路構成は、図１５に示すように表される。
【０１０２】
ドレイン端子電極Ｄｎに接続されるドレインフィンガーの束に着目すると、このドレインフィンガーの束の中で構成可能なセル内ループ（閉ループ）は、ＬＰｎで表される。このため、ゲート端子電極Ｇｎに接続されたゲート引き出しラインＥＢＬｎと指定ゲートバスラインＧＢＬｎとの接続点Ｑｎは、中心線ＣＬを外れ、セル内ループ発振の定在波の節からずれている。したがって、中心線ＣＬを外れた接続点Ｑｎに接続された指定ゲートバスラインＧＢＬｎは、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
【０１０３】
第２の実施の形態に係る半導体装置によれば、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーの束ね方を、ドレインフィンガーの束ね方に対してずらしているが、この構成は、ドレイン端子電極がＤ１、Ｄ２，Ｄ３，…、Ｄ８と分割されていることによって、実現可能な構成である。もしも、ドレイン端子電極が共通電極として配置される構成では、ゲートフィンガーの束ね方を、ドレインフィンガーの束ね方に対してずらしても、ゲート引き出しラインＥＢＬｎと指定ゲートバスラインＧＢＬｎとの接続点Ｑｎは、セル内ループ発振の定在波の節となり、指定ゲートバスラインＧＢＬｎは、セル内ループ発振周波数成分にとって負荷とはならず、発振条件を満足するからである。
【０１０４】
第２の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
【０１０５】
[第３の実施の形態]
（平面パターン構成）
第３の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図１６に示すように表される。
【０１０６】
第３の実施の形態に係る半導体装置２４においては、ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８と、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーを並列接続する指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８と、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８に接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８とを備え、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のソースフィンガーの束ね方を、ドレインフィンガーの束ね方に対してずらしている。ここで、指定ゲートバスラインＧＢＬ１は、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２の結合で表され、指定ゲートバスラインＧＢＬ２は、指定ゲートバスラインＧＢＬ２１・ＧＢＬ２２の結合で表され、指定ゲートバスラインＧＢＬ３は、指定ゲートバスラインＧＢＬ３１・ＧＢＬ３２の結合で表され、…、指定ゲートバスラインＧＢＬ８は、指定ゲートバスラインＧＢＬ８１・ＧＢＬ８２の結合で表されている。
【０１０７】
また、第３の実施の形態に係る半導体装置２４においては、図１６に示すように、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８と指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８の接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の中心からずらし、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされている。
【０１０８】
第３の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の中心線とセル内ループとの交差点から外れた接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８にゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が接続されるため、セル内ループ発振にとって、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が負荷となり、発振条件を満たさなくなり、セル内ループ発振は抑制される。
【０１０９】
尚、第３の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第２の実施の形態と同様であり、例えば、図３〜図６に示された第２の実施の形態に係る構成例１〜４を適用可能である。その他の構成は、第２の実施の形態と同様であるため、重複説明は省略する。
【０１１０】
第３の実施の形態に係る半導体装置においては、図１６に示すように、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８が分割された構成を有するが、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のソースフィンガーの束ね方を、ドレインフィンガーの束ね方に対して、ずらしているため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。ドレイン端子電極が共通電極として配置される構成では、ソースフィンガーの束ね方を、ドレインフィンガーの束ね方に対してずらすことで、ゲート引き出しラインＥＢＬｎと指定ゲートバスラインＧＢＬｎとの接続点Ｑｎは、セル内ループ発振の定在波の節から外れ、指定ゲートバスラインＧＢＬｎは、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
【０１１１】
第３の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
【０１１２】
[第４の実施の形態]
（平面パターン構成）
第４の実施の形態に係る半導体装置の模式的平面パターン構成は、図１７に示すように表される。
【０１１３】
第４の実施の形態に係る半導体装置２４においては、第３の実施の形態と同様に、ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８と、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーを並列接続する指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８と、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８に接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８とを備え、マルチフィンガー単位ＦＥＴセルのソースフィンガーの束ね方を前記ゲートフィンガーの束ね方に対してずらしている。ここで、指定ゲートバスラインＧＢＬ１は、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２の結合で表され、指定ゲートバスラインＧＢＬ２は、指定ゲートバスラインＧＢＬ２１・ＧＢＬ２２の結合で表され、指定ゲートバスラインＧＢＬ３は、指定ゲートバスラインＧＢＬ３・ＧＢＬ３２の結合で表され、…、指定ゲートバスラインＧＢＬ８は、指定ゲートバスラインＧＢＬ８１・ＧＢＬ８２の結合で表されている。
【０１１４】
また、第４の実施の形態に係る半導体装置２４においては、図１７に示すように、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８と指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８の接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の中心にそれぞれ配置し、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と等しい。このため、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の各セルにおいて、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８の接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８を介して、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８へのゲート給電を均等にすることができる。
【０１１５】
第４の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の中心線とセル内ループとの交差点から外れた接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８にゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が接続されるため、セル内ループ発振にとって、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が負荷となり、発振条件を満たさなくなり、セル内ループ発振は抑制される。
【０１１６】
尚、第４の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第２の実施の形態と同様であり、例えば、図３〜図６に示された第２の実施の形態に係る構成例１〜４を適用可能である。その他の構成は、第３の実施の形態と同様であるため、重複説明は、省略する。
【０１１７】
第４の実施の形態に係る半導体装置においては、図１７に示すように、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８が分割された構成を有するが、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のソースフィンガーの束ね方を、ゲートフィンガーの束ね方に対して、ずらしているため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。
【０１１８】
第４の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
【０１１９】
本実施の形態に係る半導体装置によれば、主に、マイクロ波帯の高周波用半導体装置において、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
【０１２０】
[その他の実施の形態]
実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１２１】
なお、実施の形態に係る半導体装置の基本素子としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【０１２２】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【０１２３】
２４、２４ａ…半導体装置
１１０…基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
２０２…入力端子
２０３…出力端子
２０４、２０５、２０６、２０７、２０８、２０９…伝送線路
２１０…入力整合回路
２１１…出力整合回路
２１２…セル内ループ回路
２１３…等価抵抗回路
２１４…接続用伝送線路
２１５…セル内バランス等価抵抗
２２０…理想サーキュレータ
ＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８、ＦＥＴ（ｎ−１）、ＦＥＴ（ｎ）、ＦＥＴ（ｎ＋１）…マルチフィンガー単位ＦＥＴセル
Ｑａ、Ｑｂ…１／２ＦＥＴセル
Ａ、Ｂ…接続点
Ａ１、Ａ２…入力進行波
Ｂ１、Ｂ２…出力進行波
Ｇ，Ｇ１，Ｇ２，…，Ｇ８、Ｇｎ…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ８１，Ｓ８２、Ｓｎ１、Ｓｎ２、Ｓ（ｎ＋１）１…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ８、Ｄｎ…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ８１，ＳＣ８２、ＳＣｎ１、ＳＣｎ２、ＳＣ（ｎ＋１）１…ＶＩＡホール
ＲＧ１、ＲＧ２、ＲＧ３、…、ＲＧ８…セル内バランス抵抗
ＲＧ１２、ＲＧ２３、ＲＧ３４、…、ＲＧ７８…セル間バランス抵抗
ＧＢＬ１（ＧＢＬ１１、ＧＢＬ１２）、ＧＢＬ２（ＧＢＬ２１、ＧＢＬ２２）、ＧＢＬ３（ＧＢＬ３、ＧＢＬ３２）、…、ＧＢＬ８（ＧＢＬ８１、ＧＢＬ８２）…指定ゲートバスライン
ＤＢＬ１、ＤＢＬ２…指定ドレインバスライン
ＥＢＬＧ、ＥＢＬＧ１、ＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８…ゲート引き出しライン
ＥＢＬＤ、ＥＢＬＤ１…ドレイン引き出しライン
ＬＰ１、ＬＰ（ｎ）…セル内ループ
Ａ０１、Ａ０２…１／２単位ＦＥＴセル
ＣＬ…中心線
Ｑ１、Ｑ２、Ｑ３、…、Ｑ８、Ｑ１１、Ｑ１２、Ｑｎ…接続点
Ｐ…交差点
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、窒化ガリウム（ＧａＮ: Gallium Nitride）系高電子移動度トランジスタ（ＨＥＭＴ: High Electron Mobility Transistor）が、実用化されている。
【０００３】
従来のＧａＮ系ＨＥＭＴなどの高周波用半導体装置は、微小な電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）からなるＦＥＴセルを複数個並列に配置したマルチＦＥＴセル構成を備え、ＦＥＴセル間のループ発振を抑制するために、各々のＦＥＴセルのゲート入力間に適切なセル間バランス抵抗を入れている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３２８９４６４号公報
【特許文献２】特開平８−３２３７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ＦＥＴセル内ループ発振を抑制させた半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本実施の形態に係る半導体装置は、マルチフィンガー単位ＦＥＴセルと、指定ゲートバスラインと、ゲート引き出しラインとを備える。マルチフィンガー単位ＦＥＴセルは、ユニットフィンガーの並列接続からなる。指定ゲートバスラインは、マルチフィンガー単位ＦＥＴセルのゲートフィンガーを並列接続する。ゲート引き出しラインは、指定ゲートバスラインに接続される。ここで、ゲート引き出しラインと指定ゲートバスラインの接続点をマルチフィンガー単位ＦＥＴセルの中心からずらすことによって、接続点の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされている。
【０００７】
ここで、また、マルチフィンガー単位ＦＥＴセルのゲートフィンガーの束ね方若しくはソースフィンガーの束ね方を、ドレインフィンガーの束ね方に対して、ずらしている。
【図面の簡単な説明】
【０００８】
【図１】（ａ）第１の実施の形態に係る半導体装置の模式的平面パターン構成の拡大図、（ｂ）図１（ａ）のＪ部分の拡大図。
【図２】第１の比較例に係る半導体装置の模式的平面パターン構成の拡大図。
【図３】第１の実施の形態に係る半導体装置の構造例１であって、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。
【図４】第１の実施の形態に係る半導体装置の構造例２であって、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図
【図５】第１の実施の形態に係る半導体装置の構造例３であって、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。
【図６】第１の実施の形態に係る半導体装置の構造例４であって、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。
【図７】（ａ）第１の実施の形態に係る半導体装置において、セル内ループ発振を説明する模式的回路構成図、（ｂ）セル内ループ発振の抑制効果を説明する模式的回路構成図。
【図８】第１の実施の形態に係る半導体装置を適用した半導体増幅器の模式的等価回路構成図。
【図９】（ａ）第１の実施の形態に係る半導体装置を適用した半導体増幅器において、セル内ループの入力側にサーキュレータを付加したセル内ループ利得計算用回路、（ｂ）第１の実施の形態に係る半導体装置を適用した半導体増幅器において、セル内ループの出力側にサーキュレータを付加したセル内ループ利得計算用回路。
【図１０】（ａ）第１の実施の形態に係る半導体装置において、マルチフィンガー単位セルの模式的平面パターン構成図、（ｂ）図１０（ａ）のマルチフィンガー単位セルを１／２セルに分割した模式的平面パターン構成図、（ｃ）図１０（ａ）および図１０（ｂ）に対応する模式的等価回路構成図。
【図１１】（ａ）第１の実施の形態に係る半導体装置において、マルチフィンガー単位セルの２単位セル部分の模式的平面パターン構成図、（ｂ）図１１（ａ）に対応する模式的ループ等価回路構成図。
【図１２】（ａ）第１の比較例に係る半導体装置において、マルチフィンガー単位セルの模式的平面パターン構成図、（ｂ）図１２（ａ）のマルチフィンガー単位セルを１／２セルに分割した模式的平面パターン構成図、（ｃ）図１２（ａ）および図１２（ｂ）に対応する模式的等価回路構成図。
【図１３】（ａ）第１の比較例に係る半導体装置において、マルチフィンガー単位セルの２単位セル部分の模式的平面パターン構成図、（ｂ）図１３（ａ）に対応する模式的ループ等価回路構成図。
【図１４】（ａ）第２の実施の形態に係る半導体装置の模式的平面パターン構成の拡大図、（ｂ）図１４（ａ）のＪ部分の拡大図。
【図１５】第２の実施の形態に係る半導体装置において、特定のＦＥＴセルＦＥＴ（ｎ）に着目して、セル内ループ発振の抑制効果を説明する模式的回路構成図。
【図１６】第３の実施の形態に係る半導体装置の模式的平面パターン構成の拡大図。
【図１７】第４の実施の形態に係る半導体装置の模式的平面パターン構成の拡大図。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
[第１の実施の形態]
（平面パターン構成）
第１の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図１（ａ）に示すように表され、図１（ａ）のＪ部分の拡大図は、図１（ｂ）に示すように表される。
【００１２】
第１の実施の形態に係る半導体装置２４は、図１に示すように、ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８と、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーを並列接続する指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８と、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８に接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８とを備え、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８と指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８の接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８内の中心からずらすことによって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされる。
【００１３】
第１の実施の形態に係る半導体装置２４は、図１に示すように、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８と指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８の接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８内の中心からずらすことで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。
【００１４】
また、第１の実施の形態に係る半導体装置２４において、複数のマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８は、図１に示すように、基板１１０と、基板１１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、基板１１０の第１表面に配置され,ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ８、ソース端子電極Ｓ１１,Ｓ１２、Ｓ２１,Ｓ２２、Ｓ３１,Ｓ３２,…,Ｓ８１,Ｓ８２およびドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８とを備える。ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８は、ボンディングワイヤなどで入力整合回路に接続され、また、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ８も、ボンディングワイヤなどで出力整合回路に接続される。
【００１５】
また、第１の実施の形態に係る半導体装置２４において、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８は、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８とゲート端子電極Ｇ１、Ｇ２、Ｇ３、…、Ｇ８間を接続する。
【００１６】
また、第１の実施の形態に係る半導体装置２４において、図１に示すように、ソース端子電極Ｓ１１,Ｓ１２、Ｓ２１,Ｓ２２、Ｓ３１,Ｓ３２,…,Ｓ８１,Ｓ８２の下部に配置されたＶＩＡホールＳＣ１１,ＳＣ１２、ＳＣ２１,ＳＣ２２、ＳＣ３１,ＳＣ３２,…,ＳＣ８１,ＳＣ８２と、基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１,Ｓ１２、Ｓ２１,Ｓ２２、Ｓ３１,Ｓ３２,…,Ｓ８１,Ｓ８２に対してＶＩＡホールＳＣ１１,ＳＣ１２、ＳＣ２１,ＳＣ２２、ＳＣ３１,ＳＣ３２,…,ＳＣ８１,ＳＣ８２を介して接続された接地電極（図示省略）とを備えていても良い。
【００１７】
ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ８１，ＳＣ８２の内壁に形成されたバリア金属層（図示省略）、およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介して、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ８１，Ｓ８２は、接地電極に接続されている。
【００１８】
また、第１の実施の形態に係る半導体装置２４において、図１に示すように、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８は、並列接続されていても良い。
【００１９】
さらに、また、第１の実施の形態に係る半導体装置２４においては、図１に示すように、互いに隣接するマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の指定ゲートバスラインＧＢＬ１・ＧＢＬ２間、ＧＢＬ２・ＧＢＬ３間、ＧＢＬ３・ＧＢＬ４間、…、ＧＢＬ７・ＧＢＬ８間に、セル間ループ発振を抑制するためのセル間バランス抵抗ＲＧ１２、ＲＧ２３、ＲＧ３４、…、ＲＧ７８をそれぞれ備えていても良い。
【００２０】
（第１の比較例）
第１の比較例に係る半導体装置２４ａの模式的平面パターン構成は、図２に示すように表される。第１の比較例に係る半導体装置２４ａにおいては、各ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８を２分割し、２分割した１／２各ＦＥＴセルのゲート入力間に、セル内バランス抵抗ＲＧ１、ＲＧ２、ＲＧ３、…、ＲＧ８を入れることで、セル内ループ発振を抑制することができる。しかしながら、この方法では、図２に示すように、セル内バランス抵抗ＲＧ１、ＲＧ２、ＲＧ３、…、ＲＧ８を配置するためのスペースを必要とし、半導体装置２４ａの面積が増大する。
【００２１】
（素子構造）
第１の実施の形態に係る半導体装置２４の素子構造であって、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造例１〜４は、それぞれ図３〜図６に示すように表される。
【００２２】
第１の実施の形態に係る半導体装置２４は、基板１１０と、基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。
【００２３】
基板１１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えていてもよい。
【００２４】
―構造例１―
図１（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置２４のＦＥＴセルの構造例１は、図３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ）層１１６が形成されている。図３に示す第１の実施の形態に係る構造例１では、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）若しくは高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００２５】
―構造例２―
図１（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置２４のＦＥＴセルの構造例２は、図４に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図４に示す第１の実施の形態に係る構造例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００２６】
―構造例３―
図１（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置２４のＦＥＴセルの構造例３は、図５に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図５に示す第１の実施の形態に係る構造例３では、ＨＦＥＴ若しくはＨＥＭＴが示されている。
【００２７】
―構造例４―
図１（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置２４のＦＥＴセルの構造例４は、図６に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図６に示す第１の実施の形態に係る構造例４では、ＨＦＥＴ若しくはＨＥＭＴが示されている。
【００２８】
また、第１の実施の形態に係る上記の構造例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。
【００２９】
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
【００３０】
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００３１】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００３２】
なお、第１の実施の形態に係る半導体装置２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、パターン長は、マイクロ波帯においては、約１００μｍであり、ミリ波帯においては、約２５μｍ〜５０μｍである。
【００３３】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００３４】
（セル内ループ発振）
第１の実施の形態に係る半導体装置において、セル内ループ発振を説明する模式的回路構成は、図７（ａ）に示すように表され、セル内ループ発振の抑制効果を説明する模式的回路構成は、図７（ｂ）に示すように表される。
【００３５】
マルチフィンガー単位ＦＥＴセルは、図７（ａ）および図７（ｂ）に示すように、１／２ＦＥＴセルＡ０１・Ａ０２で表されている。図７（ａ）および図７（ｂ）に示すように、セル内ループＬＰ１は、対となる１／２ＦＥＴセルＡ０１・Ａ０２と、１／２ＦＥＴセルＡ０１・Ａ０２のゲートを接続する指定ゲートバスラインＧＢＬ１と、１／２ＦＥＴセルＡ０１・Ａ０２のドレインを接続する指定ドレインバスラインＤＢＬ１とを備える。
【００３６】
図７（ａ）の例では、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬ上にゲート引き出しラインＥＢＬＧ１およびドレイン引き出しラインＥＢＬＤ１が配置され、中心線ＣＬとセル内ループＬＰ１との交差点Ｐは、ゲート引き出しラインＥＢＬＧ１と指定ゲートバスラインＧＢＬ１との接続点Ｑ１に一致している。
【００３７】
一方、図７（ｂ）の例では、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬ上にドレイン引き出しラインＥＢＬＤ１が配置され、ゲート引き出しラインＥＢＬＧ１と指定ゲートバスラインＧＢＬ１との接続点Ｑ１は、セル内ループＬＰ１上、中心線ＣＬとセル内ループＬＰ１との交差点Ｐから１／２ＦＥＴセルＡ０１方向にずらした位置に配置されている。
【００３８】
図７（ａ）の例では、セル内ループＬＰ１は、発振ループを構成し、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬとセル内ループＬＰ１との交差点Ｐ上では定在波の節となり、その交差点Ｐから見た外側は全反射と見えるので、その交差点Ｐに接続されたゲート引き出しラインＥＢＬＧ１は、セル内ループ発振にとって負荷とはならない。すなわち、セル内ループ発振が発生する。
【００３９】
一方、図７（ｂ）に示すように、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬとセル内ループＬＰ１との交差点Ｐから外れた接続点Ｑ１に接続されたゲート引き出しラインＥＢＬＧ１は、セル内ループ発振にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
【００４０】
（半導体増幅器の回路構成）
第１の実施の形態に係る半導体装置を適用した半導体増幅器の模式的等価回路構成は、図８に示すように表される。図８において、Ｑａ、Ｑｂは、ソース接地の１／２ＦＥＴセルを表し、ゲート端子電極Ｇ、ドレイン端子電極Ｄ、ソース端子電極Ｓを有する。１／２ＦＥＴセルＱａ・Ｑｂは、マルチフィンガー単位ＦＥＴセルを２分割したセルに相当し、図７（ａ）および図７（ｂ）における１／２ＦＥＴセルＡ０１・Ａ０２に対応している。また、図８において、２０２は増幅器の入力端子、２０３は増幅器の出力端子、２１０は入力整合回路、２１１は出力整合回路を示す。
【００４１】
２０４・２０５・２０６・２０７・２０８・２０９は伝送線路であり、伝送線路２０５・２０６・２０７・２０８とボンディングワイヤ２１８とソース接地の１／２ＦＥＴセルＱａ又はＱｂがこの順に接続して構成された増幅回路が、２組分伝送線路２０４と２０９の間に並列に接続される。すなわち、入力端子２０２に接続された伝送線路２０４から伝送線路がＡ点で２分岐して２組の直列に接続された伝送線路２０５・２０６がボンディングワイヤ２１８を介して１／２ＦＥＴセルＱａ又はＱｂのゲート端子電極Ｇに直列に接続され、１／２ＦＥＴセルＱａ又はＱｂのドレイン端子電極Ｄからは、再びボンディングワイヤ２１８を介して直列に伝送線路２０７・２０８が接続され、２組の伝送線路２０８の他端は、Ｂ点で伝送線路２０９の一端に共通に接続され、伝送線路２０９の他端が、出力端子２０３に接続される。上記の伝送線路２０４・２０５・２０６で入力整合回路２１０を、伝送線路２０７・２０８・２０９で出力整合回路２１１をそれぞれ構成している。
【００４２】
伝送線路２０５・２０６・２０７・２０８および並列に動作する１／２ＦＥＴセルＱａ・Ｑｂとで、増幅器内にセル内ループ回路２１２が構成される。２１３は等価抵抗回路であり、接続用伝送線路２１４とセル内バランス等価抵抗２１５とで構成され、上記セル内ループ回路２１２の入力整合回路内の対向する所定の位置に接続される。
【００４３】
次に動作について説明する。図８において、基本波すなわち、周波数ｆ0の信号成分は、入力端子２０２から入力され、Ａ点で分配されて並列に接続された１／２ＦＥＴセルＱａ・Ｑｂにそれぞれ入力される。１／２ＦＥＴセルＱａ・Ｑｂで増幅された信号は、Ｂ点で合成され、出力端子２０３から出力される。
【００４４】
第１の実施の形態に係る半導体装置を適用した半導体増幅器において、セル内ループ回路２１２の入力側にサーキュレータを付加したセル内ループ利得計算用回路は、図９（ａ）に示すように表され、セル内ループ回路２１２の出力側にサーキュレータを付加したセル内ループ利得計算用回路は、図９（ｂ）に示すように表される。
【００４５】
ここで、セル内ループ発振条件は、図９（ａ）および図９（ｂ）に示すセル内ループ回路２１２で、式（１）、（２）で表される。
【００４６】
｜Ｂ１／Ａ１｜≧１かつ∠（Ｂ１／Ａ１）＝２ｎπ …（１）
｜Ｂ２／Ａ２｜≧１かつ∠（Ｂ２／Ａ２）＝２ｍπ …（２）
但し、ｍ、ｎは整数。
【００４７】
ここで、Ａ１とＢ１は、机上計算用として、それぞれ図９（ａ）に示したセル内ループ回路２１２の入力側に仮に理想サーキュレータ２２０を付加した場合の入力側における入力進行波とセル内ループ回路２１２からの出力進行波を示す。Ａ２とＢ２は、それぞれ図９（ｂ）に示したセル内ループ回路２１２の出力側に仮に理想サーキュレータ２２０を付加した場合の出力側における入力進行波とセル内ループ回路２１２からの出力進行波を示す。
【００４８】
発振が生じるには、∠（Ｂ１／Ａ１）＝２ｎπが成立することが必要である。この状態は、Ａ−Ｂ間で定在波が立っている状態に対応する。Ａ点、Ｂ点では、出力進行波Ｂ１と入力進行波Ａ１が打ち消し合って、電圧振幅がない、つまりは定在波の節の位置となる。定在波の節は、電圧０Ｖの位置であり、電圧０Ｖの位置は、接地されている状態と等価となる。
【００４９】
従って、図７（ａ）において説明したように、定在波の節、すなわち接地と等価な位置に接続されたゲート引き出しラインＥＢＬＧ１からなる伝送線路は、このセル内ループＬＰ１で発振を生じている周波数成分にとって、負荷としては見えない。
【００５０】
一方、セル内ループ上、節となる位置以外では、電圧が発生している。従って、図７（ｂ）において説明したように、節以外に接続されたゲート引き出しラインＥＢＬＧ１からなる伝送線路は、このセル内ループで発振を生じていた周波数成分にとって、負荷として見え、位相が変化する。この結果、∠（Ｂ１／Ａ１）＝２ｎπが成立しなくなる。すなわち、発振条件を満足しなくなり、マルチフィンガーＦＥＴセル内のループ発振を抑制することができる。
【００５１】
第１の実施の形態に係る半導体装置において、マルチフィンガー単位ＦＥＴセル内ループ発振の抑制効果を生じる程度のセル内バランス等価抵抗２１５の値は、ゲート引き出しラインＥＢＬＧ１からなる伝送線路のインピーダンスと同程度であり、したがって、第１の実施の形態に係る半導体装置においては、図２に示した第１の比較例のように、セル内バランス抵抗ＲＧ１を配置すること無く、ループ発振を抑制することができ、しかも面積を増大することも無い。
【００５２】
（セル構成）
―単位セル構成―
第１の実施の形態に係る半導体装置において、マルチフィンガー単位セルＦＥＴ１の模式的平面パターン構成は、図１０（ａ）に示すように表され、図１０（ａ）のマルチフィンガー単位セルを１／２ＦＥＴセルＡ１１・Ａ１２に分割した模式的平面パターン構成は、図１０（ｂ）に示すように表され、図１０（ａ）および図１０（ｂ）に対応する模式的等価回路構成は、図１０（ｃ）に示すように表される。図１０（ａ）は、図１のマルチフィンガー単位セルＦＥＴ１部分に対応している。図１０（ａ）において、指定ゲートバスラインＧＢＬ１とゲート引き出しラインＥＢＬ１は、接続点Ｑ１において接続される。図１０（ａ）に示されたマルチフィンガー単位セルＦＥＴ１では、接続点Ｑ１の左側に接続されたゲートフィンガー数が、右側に接続されたゲートフィンガー数よりも少なく構成されている。
【００５３】
図１０（ａ）のマルチフィンガー単位セルを１／２セルに分割した模式的平面パターン構成は、図１０（ｂ）に示すように、指定ゲートバスラインＧＢＬ１とゲート引き出しラインＥＢＬ１が、セル内ループと中心線ＣＬの交差点Ｐを外れた接続点Ｑ１において接続されているため、左側の指定ゲートバスラインＧＢＬ１１にゲート引き出しラインＥＢＬ１およびゲート端子電極Ｇ１が接続される。このため、図１０（ｃ）に示すように、ゲート引き出しラインＥＢＬ１およびゲート端子電極Ｇ１に相当するインピーダンスが、 １／２ＦＥＴセルＡ１１の入力となる接続点Ｑ１に接続される。
【００５４】
図１０（ａ）〜図１０（ｃ）に示すように、第１の実施の形態に係る半導体装置において、マルチフィンガー単位セルＦＥＴ１の構成上、接続点Ｑ１は、セル内ループ上、節とはならないため、電圧が発生している。従って、節以外に接続されたゲート引き出しラインＥＢＬ１からなる伝送線路は、このセル内ループで発振を生じていた周波数成分にとって、負荷として見え、位相が変化する。この結果、∠（Ｂ１／Ａ１）＝２ｎπが成立しなくなる。すなわち、発振条件を満足しなくなり、マルチフィンガーＦＥＴセル内のループ発振を抑制することができる。
【００５５】
―２単位セル構成―
第１の実施の形態に係る半導体装置において、マルチフィンガー単位セルの２単位セル部分の模式的平面パターン構成は、図１１（ａ）に示すように表され、図１１（ａ）に対応する模式的ループ等価回路構成は、図１１（ｂ）に示すように表される。図１１（ａ）は、図１のマルチフィンガー単位セルＦＥＴ１・ＦＥＴ２からなる２単位セルに対応している。図１１（ａ）において、指定ゲートバスラインＧＢＬ１とゲート引き出しラインＥＢＬ１は、接続点Ｑ１において接続される。図１１（ａ）に示されたマルチフィンガー単位セルＦＥＴ１では、接続点Ｑ１の左側に接続されたゲートフィンガー数が、右側に接続されたゲートフィンガー数よりも少なく構成されている。同様に、指定ゲートバスラインＧＢＬ２とゲート引き出しラインＥＢＬ２は、接続点Ｑ２において接続される。マルチフィンガー単位セルＦＥＴ２では、接続点Ｑ２の左側に接続されたゲートフィンガー数が、右側に接続されたゲートフィンガー数よりも少なく構成されている。
【００５６】
また、接続点Ｑ１の左右の指定ゲートバスラインをＧＢＬ１１・ＧＢＬ１２、接続点Ｑ２の左右の指定ゲートバスラインをＧＢＬ２１・ＧＢＬ２２で表示している。
【００５７】
図１１（ｂ）に示すように、マルチフィンガー単位セルＦＥＴ１・ＦＥＴ２の構成上、接続点Ｑ１・Ｑ２は、セル内ループＬＰ１上、中心線ＣＬとセル内ループＬＰ１との交差点Ｐ１・Ｐ２から１／２ＦＥＴセルＡ１１・Ａ２１方向にずらした位置に配置されている。このため、接続点Ｑ１・Ｑ２は、定在波の節とはならないため、接続点Ｑ１・Ｑ２において電圧が発生している。従って、節以外に接続されたゲート引き出しラインＥＢＬＧ（ＥＢＬ１・ＥＢＬ２）からなる伝送線路は、このセル内ループで発振を生じていた周波数成分にとって、負荷として見え、位相が変化する。この結果、∠（Ｂ１／Ａ１）＝２ｎπが成立しなくなる。すなわち、発振条件を満足しなくなり、マルチフィンガーＦＥＴセル内のループ発振を抑制することができる。
【００５８】
さらに、図１１（ａ）および図１１（ｂ）から明らかなように、指定ゲートバスラインＧＢＬ１２およびＧＢＬ２１間には、セル間バランス抵抗ＲＧ１２が接続されており、セル間ループ発振を抑制することもできる。
【００５９】
（第１の比較例）
―単位セル構成―
第１の比較例に係る半導体装置において、マルチフィンガー単位セルの模式的平面パターン構成は、図１２（ａ）に示すように表され、図１２（ａ）のマルチフィンガー単位セルを１／２セルに分割した模式的平面パターン構成は、図１２（ｂ）に示すように表され、図１２（ａ）および図１２（ｂ）に対応する模式的等価回路構成は、図１２（ｃ）に示すように表される。図１２（ａ）は、図２の第１の比較例に係る半導体装置のマルチフィンガー単位セルＦＥＴ１部分に対応している。
【００６０】
第１の比較例に係る半導体装置においては、ＦＥＴセルＦＥＴ１を２分割し、２分割した１／２各ＦＥＴセルのゲート入力間に、セル内バランス抵抗ＲＧ１を入れることで、セル内ループ発振を抑制することができる。
【００６１】
図１２（ａ）において、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２とゲート引き出しラインＥＢＬ１は、接続点Ｑ１・Ｑ１において接続される。
【００６２】
図１２（ａ）のマルチフィンガー単位セルを１／２セルに分割した模式的平面パターン構成においては、図１２（ｂ）に示すように、ゲート引き出しラインＥＢＬ１がゲート引き出しラインＥＢＬ１１・ＥＢＬ１２に分割され、ゲート端子電極Ｇ１が、ゲート端子電極Ｇ１１・Ｇ１２に分割される。また、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２とゲート引き出しラインＥＢＬ１１・ＥＢＬ１２が、接続点Ｑ１・Ｑ１において接続されている。このため、図１２（ｃ）に示すように、ゲート引き出しラインＥＢＬ１１およびゲート端子電極Ｇ１１に相当するインピーダンスが、１／２ＦＥＴセルＡ１１の入力となる接続点Ｑ１１に接続され、ゲート引き出しラインＥＢＬ１２およびゲート端子電極Ｇ１２に相当するインピーダンスが、１／２ＦＥＴセルＡ１２の入力となる接続点Ｑ１２に接続される。
【００６３】
図１２（ａ）〜図１２（ｃ）に示すように、比較例に係る半導体装置において、セル内バランス抵抗ＲＧ１によって、マルチフィンガーＦＥＴセル内のループ発振を抑制することができる。しかしながら、この方法では、図１２（ａ）に示すように、セル内バランス抵抗ＲＧ１を配置するためのスペースを必要とし、ＦＥＴセルＦＥＴ１の面積が増大する。
【００６４】
―２単位セル構成―
第１の比較例に係る半導体装置において、マルチフィンガー単位セルの２単位セル部分の模式的平面パターン構成は、図１３（ａ）に示すように表され、図１３（ａ）に対応する模式的ループ等価回路構成は、図１３（ｂ）に示すように表される。図１３（ａ）は、図２のマルチフィンガー単位セルＦＥＴ１・ＦＥＴ２からなる２単位セルに対応している。図１３（ａ）において、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２とゲート引き出しラインＥＢＬ１は、接続点Ｑ１・Ｑ１において接続される。同様に、指定ゲートバスラインＧＢＬ２１・ＧＢＬ２２とゲート引き出しラインＥＢＬ２は、接続点Ｑ２・Ｑ２において接続される。
【００６５】
図１３（ｂ）に示すように、マルチフィンガー単位セルＦＥＴ１・ＦＥＴ２の構成上、接続点Ｑ１・Ｑ２は、例えば、セル内ループＬＰ１上、中心線ＣＬとセル内ループＬＰ１との交差点にほぼ一致して配置されている。このため、接続点Ｑ１・Ｑ２は、実質的に、定在波の節となる。しかしながら、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２間には、セル内バランス抵抗ＲＧ１を入れることで、セル内ループ発振は、抑制することができる。同様に、指定ゲートバスラインＧＢＬ２１・ＧＢＬ２２間には、セル内バランス抵抗ＲＧ２を入れることで、セル内ループ発振は、抑制することができる。
【００６６】
さらに、図１３（ａ）および図１３（ｂ）から明らかなように、指定ゲートバスラインＧＢＬ１２およびＧＢＬ２１間には、セル間バランス抵抗ＲＧ１２が接続されており、セル間ループ発振を抑制することもできるが、セル内バランス抵抗ＲＧ１・ＲＧ２を配置するためのスペースを必要とし、ＦＥＴセルＦＥＴ１・ＦＥＴ２の面積が増大する。
【００６７】
第１の実施の形態に係る半導体装置によれば、主に、マイクロ波帯の高周波用半導体装置において、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
【００６８】
[第２の実施の形態]
（平面パターン構成）
第２の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図１４（ａ）に示すように表され、図１４（ａ）のＪ部分の拡大図は、図１４（ｂ）に示すように表される。
【００６９】
第２の実施の形態に係る半導体装置２４は、図１４に示すように、ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８と、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーを並列接続する指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８と、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８に接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８とを備え、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーの束ね方を、ドレインフィンガーの束ね方に対して、ずらしている。
【００７０】
ここで、指定ゲートバスラインＧＢＬ１は、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２の結合で表され、指定ゲートバスラインＧＢＬ２は、指定ゲートバスラインＧＢＬ２１・ＧＢＬ２２の結合で表され、指定ゲートバスラインＧＢＬ３は、指定ゲートバスラインＧＢＬ３・ＧＢＬ３２の結合で表され、…、指定ゲートバスラインＧＢＬ８は、指定ゲートバスラインＧＢＬ８１・ＧＢＬ８２の結合で表されている。
【００７１】
また、第２の実施の形態に係る半導体装置２４においては、図１４に示すように、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８と指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８の接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の中心からずらし、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされている。
【００７２】
第２の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の中心線とセル内ループとの交差点から外れた接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８にゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が接続されるため、セル内ループ発振にとって、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が負荷となり、発振条件を満たさなくなり、セル内ループ発振は抑制される。
【００７３】
また、第２の実施の形態に係る半導体装置２４において、複数のマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８は、図１４に示すように、基板１１０と、基板１１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、基板１１０の第１表面に配置され,ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ８、ソース端子電極Ｓ１１,Ｓ１２、Ｓ２１,Ｓ２２、Ｓ３１,Ｓ３２,…,Ｓ８１,Ｓ８２およびドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８とを備える。ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８は、ボンディングワイヤなどで入力整合回路に接続され、また、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ８も、ボンディングワイヤなどで出力整合回路に接続される。
【００７４】
また、第２の実施の形態に係る半導体装置２４において、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８は、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８とゲート端子電極Ｇ１、Ｇ２、Ｇ３、…、Ｇ８間を接続する。
【００７５】
また、第２の実施の形態に係る半導体装置２４において、図１４に示すように、ソース端子電極Ｓ１１,Ｓ１２、Ｓ２１,Ｓ２２、Ｓ３１,Ｓ３２,…,Ｓ８１,Ｓ８２の下部に配置されたＶＩＡホールＳＣ１１,ＳＣ１２、ＳＣ２１,ＳＣ２２、ＳＣ３１,ＳＣ３２,…,ＳＣ８１,ＳＣ８２と、基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１,Ｓ１２、Ｓ２１,Ｓ２２、Ｓ３１,Ｓ３２,…,Ｓ８１,Ｓ８２に対してＶＩＡホールＳＣ１１,ＳＣ１２、ＳＣ２１,ＳＣ２２、ＳＣ３１,ＳＣ３２,…,ＳＣ８１,ＳＣ８２を介して接続された接地電極（図示省略）とを備えていても良い。
【００７６】
ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ８１，ＳＣ８２の内壁に形成されたバリア金属層（図示省略）、およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介して、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ８１，Ｓ８２は、接地電極に接続されている。
【００７７】
また、第２の実施の形態に係る半導体装置２４において、図１４に示すように、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８は、並列接続されていても良い。
【００７８】
さらに、また、第２の実施の形態に係る半導体装置２４においては、図１４に示すように、互いに隣接するマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の指定ゲートバスラインＧＢＬ１２・ＧＢＬ２１間、ＧＢＬ２２・ＧＢＬ３１間、ＧＢＬ３２・ＧＢＬ４１間、…、ＧＢＬ７２・ＧＢＬ８１間に、セル間ループ発振を抑制するためのセル間バランス抵抗ＲＧ１２、ＲＧ２３、ＲＧ３４、…、ＲＧ７８をそれぞれ備えていても良い。
【００７９】
なお、第２の実施の形態に係る半導体装置２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン幅Ｗ１の値は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、パターン幅Ｗ１の値は、マイクロ波帯においては、約１００μｍであり、ミリ波帯においては、約２５μｍ〜５０μｍである。
【００８０】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２のパターン幅Ｗ２は、例えば、約１００μｍ程度である。また、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８のパターン長Ｌ１は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００８１】
（第２の比較例）
第２の比較例に係る半導体装置２４ａの模式的平面パターン構成は、図２に示すように表される。第２の比較例に係る半導体装置２４ａにおいては、各ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８を均等に２分割し、２分割した１／２各ＦＥＴセルのゲート入力間に、セル内バランス抵抗ＲＧ１、ＲＧ２、ＲＧ３、…、ＲＧ８を入れることで、セル内ループ発振を抑制することができる。具体的には、セル内バランス抵抗ＲＧ１、ＲＧ２、ＲＧ３、…、ＲＧ８を、それぞれ指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２間、ＧＢＬ２１・ＧＢＬ２２間、ＧＢＬ３１・ＧＢＬ３２間、…、ＧＢＬ８１・ＧＢＬ８２間に配置している。しかしながら、この方法では、図２に示すように、セル内バランス抵抗ＲＧ１、ＲＧ２、ＲＧ３、…、ＲＧ８を配置するためのスペースを必要とし、半導体装置２４ａの面積が増大する。
【００８２】
（素子構造）
第２の実施の形態に係る半導体装置２４の素子構造であって、図１４（ｂ）のＩ−Ｉ線に沿う模式的断面構造例１〜４は、それぞれ第１の実施の形態に係る半導体装置２４の素子構造と同様に、図３〜図６に示すように表される。以下、第１の実施の形態に係る半導体装置２４の素子構造と重複する説明は省略する。
【００８３】
（セル内ループ発振）
第２の実施の形態に係る半導体装置において、セル内ループ発振を説明する模式的回路構成は、図７（ａ）に示すように表され、セル内ループ発振の抑制効果を説明する模式的回路構成は、図７（ｂ）に示すように表される。
【００８４】
マルチフィンガー単位ＦＥＴセルは、図７（ａ）および図７（ｂ）に示すように、１／２ＦＥＴセルＡ０１・Ａ０２で表されている。図７（ａ）および図７（ｂ）に示すように、セル内ループＬＰ１は、対となる１／２ＦＥＴセルＡ０１・Ａ０２と、１／２ＦＥＴセルＡ０１・Ａ０２のゲートを接続する指定ゲートバスラインＧＢＬ１と、１／２ＦＥＴセルＡ０１・Ａ０２のドレインを接続する指定ドレインバスラインＤＢＬ１とを備える。
【００８５】
図７（ａ）の例では、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬ上にゲート引き出しラインＥＢＬＧ１およびドレイン引き出しラインＥＢＬＤ１が配置され、中心線ＣＬとセル内ループＬＰ１との交差点Ｐは、ゲート引き出しラインＥＢＬＧ１と指定ゲートバスラインＧＢＬ１との接続点Ｑ１に一致している。
【００８６】
一方、図７（ｂ）の例では、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬ上にドレイン引き出しラインＥＢＬＤ１が配置され、ゲート引き出しラインＥＢＬＧ１と指定ゲートバスラインＧＢＬ１との接続点Ｑ１は、セル内ループＬＰ１上、中心線ＣＬとセル内ループＬＰ１との交差点Ｐから１／２ＦＥＴセルＡ０１方向にずらした位置に配置されている。
【００８７】
図７（ａ）の例では、セル内ループＬＰ１は、発振ループを構成し、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬとセル内ループＬＰ１との交差点Ｐ上では定在波の節となり、その交差点Ｐから見た外側は全反射と見えるので、その交差点Ｐに接続されたゲート引き出しラインＥＢＬＧ１ラインは、セル内ループ発振にとって負荷とはならない。すなわち、セル内ループ発振が発生する。
【００８８】
一方、図７（ｂ）に示すように、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬとセル内ループＬＰ１との交差点Ｐから外れた接続点Ｑ１に接続されたゲート引き出しラインＥＢＬＧ１は、セル内ループ発振にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
【００８９】
（半導体増幅器の回路構成）
第２の実施の形態に係る半導体装置を適用した半導体増幅器の模式的等価回路構成は、図８に示すように表される。図８において、Ｑａ、Ｑｂは、ソース接地の１／２ＦＥＴセルを表し、ゲート端子電極Ｇ、ドレイン端子電極Ｄ、ソース端子電極Ｓを有する。１／２ＦＥＴセルＱａ・Ｑｂは、マルチフィンガー単位ＦＥＴセルを２分割したセルに相当し、図７（ａ）および図７（ｂ）における１／２ＦＥＴセルＡ０１・Ａ０２に対応している。また、図８において、２０２は増幅器の入力端子、２０３は増幅器の出力端子、２１０は入力整合回路、２１１は出力整合回路を示す。
【００９０】
２０４・２０５・２０６・２０７・２０８・２０９は伝送線路であり、伝送線路２０５・２０６・２０７・２０８とボンディングワイヤ２１８とソース接地の１／２ＦＥＴセルＱａ又はＱｂがこの順に接続して構成された増幅回路が、２組分伝送線路２０４と２０９の間に並列に接続される。すなわち、入力端子２０２に接続された伝送線路２０４から伝送線路がＡ点で２分岐して２組の直列に接続された伝送線路２０５・２０６がボンディングワイヤ２１８を介して１／２ＦＥＴセルＱａ又はＱｂのゲート端子電極Ｇに直列に接続され、１／２ＦＥＴセルＱａ又はＱｂのドレイン端子電極Ｄからは、再びボンディングワイヤ２１８を介して直列に伝送線路２０７・２０８が接続され、２組の伝送線路２０８の他端は、Ｂ点で伝送線路２０９の一端に共通に接続され、伝送線路２０９の他端が、出力端子２０３に接続される。上記の伝送線路２０４・２０５・２０６で入力整合回路２１０を、伝送線路２０７・２０８・２０９で出力整合回路２１１をそれぞれ構成している。
【００９１】
伝送線路２０５・２０６・２０７・２０８および並列に動作する１／２ＦＥＴセルＱａ・Ｑｂとで、増幅器内にセル内ループ回路２１２が構成される。２１３は等価抵抗回路であり、接続用伝送線路２１４とセル内バランス等価抵抗２１５とで構成され、上記セル内ループ回路２１２の入力整合回路内の対向する所定の位置に接続される。
【００９２】
次に動作について説明する。図８において、基本波すなわち、周波数ｆ0の信号成分は、入力端子２０２から入力され、Ａ点で分配されて並列に接続された１／２ＦＥＴセルＱａ・Ｑｂにそれぞれ入力される。１／２ＦＥＴセルＱａ・Ｑｂで増幅された信号は、Ｂ点で合成され、出力端子２０３から出力される。
【００９３】
実施の形態に係る半導体装置を適用した半導体増幅器において、セル内ループ回路２１２の入力側にサーキュレータを付加したセル内ループ利得計算用回路は、図９（ａ）に示すように表され、セル内ループ回路２１２の出力側にサーキュレータを付加したセル内ループ利得計算用回路は、図９（ｂ）に示すように表される。
【００９４】
ここで、セル内ループ発振条件は、図９（ａ）および図９（ｂ）に示すセル内ループ回路２１２で、式（１）、（２）で表される。
【００９５】
｜Ｂ１／Ａ１｜≧１かつ∠（Ｂ１／Ａ１）＝２ｎπ …（１）
｜Ｂ２／Ａ２｜≧１かつ∠（Ｂ２／Ａ２）＝２ｍπ …（２）
但し、ｍ、ｎは整数。
【００９６】
ここで、Ａ１とＢ１は、机上計算用として、それぞれ図９（ａ）に示したセル内ループ回路２１２の入力側に仮に理想サーキュレータ２２０を付加した場合の入力側における入力進行波とセル内ループ回路２１２からの出力進行波を示す。Ａ２とＢ２は、それぞれ図９（ｂ）に示したセル内ループ回路２１２の出力側に仮に理想サーキュレータ２２０を付加した場合の出力側における入力進行波とセル内ループ回路２１２からの出力進行波を示す。
【００９７】
発振が生じるには、∠（Ｂ１／Ａ１）＝２ｎπが成立することが必要である。この状態は、Ａ−Ｂ間で定在波が立っている状態に対応する。Ａ点、Ｂ点では、出力進行波Ｂ１と入力進行波Ａ１が打ち消し合って、電圧振幅がない、つまりは定在波の節の位置となる。定在波の節は、電圧０Ｖの位置であり、電圧０Ｖの位置は、接地されている状態と等価となる。
【００９８】
従って、図７（ａ）において説明したように、定在波の節、すなわち接地されている位置に接続されたゲート引き出しラインＥＢＬＧ１からなる伝送線路は、このセル内ループＬＰ１で発振を生じている周波数成分にとって、負荷としては見えない。
【００９９】
一方、セル内ループ上、節となる位置以外では、電圧が発生している。従って、図７（ｂ）において説明したように、節以外に接続されたゲート引き出しラインＥＢＬＧ１からなる伝送線路は、このセル内ループで発振を生じていた周波数成分にとって、負荷として見え、位相が変化する。この結果、∠（Ｂ１／Ａ１）＝２ｎπが成立しなくなる。すなわち、発振条件を満足しなくなり、マルチフィンガーＦＥＴセル内のループ発振を抑制することができる。
【０１００】
第２の実施の形態に係る半導体装置において、マルチフィンガー単位ＦＥＴセル内ループ発振の抑制効果を生じる程度のセル内バランス等価抵抗２１５の値は、ゲート引き出しラインＥＢＬＧ１からなる伝送線路のインピーダンスと同程度であり、したがって、実施の形態に係る半導体装置においては、図２に示した第２の比較例のように、セル内バランス抵抗ＲＧ１を配置すること無く、ループ発振を抑制することができ、しかも面積を増大することも無い。
【０１０１】
第２の実施の形態に係る半導体装置において、特定のＦＥＴセルＦＥＴ（ｎ）に着目して、セル内ループ発振の抑制効果を説明する模式的回路構成は、図１５に示すように表される。
【０１０２】
ドレイン端子電極Ｄｎに接続されるドレインフィンガーの束に着目すると、このドレインフィンガーの束の中で構成可能なセル内ループ（閉ループ）は、ＬＰｎで表される。このため、ゲート端子電極Ｇｎに接続されたゲート引き出しラインＥＢＬｎと指定ゲートバスラインＧＢＬｎとの接続点Ｑｎは、中心線ＣＬを外れ、セル内ループ発振の定在波の節からずれている。したがって、中心線ＣＬを外れた接続点Ｑｎに接続された指定ゲートバスラインＧＢＬｎは、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
【０１０３】
第２の実施の形態に係る半導体装置によれば、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーの束ね方を、ドレインフィンガーの束ね方に対してずらしているが、この構成は、ドレイン端子電極がＤ１、Ｄ２，Ｄ３，…、Ｄ８と分割されていることによって、実現可能な構成である。もしも、ドレイン端子電極が共通電極として配置される構成では、ゲートフィンガーの束ね方を、ドレインフィンガーの束ね方に対してずらしても、ゲート引き出しラインＥＢＬｎと指定ゲートバスラインＧＢＬｎとの接続点Ｑｎは、セル内ループ発振の定在波の節となり、指定ゲートバスラインＧＢＬｎは、セル内ループ発振周波数成分にとって負荷とはならず、発振条件を満足するからである。
【０１０４】
第２の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
【０１０５】
[第３の実施の形態]
（平面パターン構成）
第３の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図１６に示すように表される。
【０１０６】
第３の実施の形態に係る半導体装置２４においては、ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８と、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーを並列接続する指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８と、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８に接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８とを備え、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のソースフィンガーの束ね方を、ドレインフィンガーの束ね方に対してずらしている。ここで、指定ゲートバスラインＧＢＬ１は、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２の結合で表され、指定ゲートバスラインＧＢＬ２は、指定ゲートバスラインＧＢＬ２１・ＧＢＬ２２の結合で表され、指定ゲートバスラインＧＢＬ３は、指定ゲートバスラインＧＢＬ３１・ＧＢＬ３２の結合で表され、…、指定ゲートバスラインＧＢＬ８は、指定ゲートバスラインＧＢＬ８１・ＧＢＬ８２の結合で表されている。
【０１０７】
また、第３の実施の形態に係る半導体装置２４においては、図１６に示すように、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８と指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８の接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の中心からずらし、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされている。
【０１０８】
第３の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の中心線とセル内ループとの交差点から外れた接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８にゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が接続されるため、セル内ループ発振にとって、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が負荷となり、発振条件を満たさなくなり、セル内ループ発振は抑制される。
【０１０９】
尚、第３の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第２の実施の形態と同様であり、例えば、図３〜図６に示された第２の実施の形態に係る構成例１〜４を適用可能である。その他の構成は、第２の実施の形態と同様であるため、重複説明は省略する。
【０１１０】
第３の実施の形態に係る半導体装置においては、図１６に示すように、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８が分割された構成を有するが、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のソースフィンガーの束ね方を、ドレインフィンガーの束ね方に対して、ずらしているため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。ドレイン端子電極が共通電極として配置される構成では、ソースフィンガーの束ね方を、ドレインフィンガーの束ね方に対してずらすことで、ゲート引き出しラインＥＢＬｎと指定ゲートバスラインＧＢＬｎとの接続点Ｑｎは、セル内ループ発振の定在波の節から外れ、指定ゲートバスラインＧＢＬｎは、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
【０１１１】
第３の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
【０１１２】
[第４の実施の形態]
（平面パターン構成）
第４の実施の形態に係る半導体装置の模式的平面パターン構成は、図１７に示すように表される。
【０１１３】
第４の実施の形態に係る半導体装置２４においては、第３の実施の形態と同様に、ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８と、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーを並列接続する指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８と、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８に接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８とを備え、マルチフィンガー単位ＦＥＴセルのソースフィンガーの束ね方を前記ゲートフィンガーの束ね方に対してずらしている。ここで、指定ゲートバスラインＧＢＬ１は、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２の結合で表され、指定ゲートバスラインＧＢＬ２は、指定ゲートバスラインＧＢＬ２１・ＧＢＬ２２の結合で表され、指定ゲートバスラインＧＢＬ３は、指定ゲートバスラインＧＢＬ３・ＧＢＬ３２の結合で表され、…、指定ゲートバスラインＧＢＬ８は、指定ゲートバスラインＧＢＬ８１・ＧＢＬ８２の結合で表されている。
【０１１４】
また、第４の実施の形態に係る半導体装置２４においては、図１７に示すように、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８と指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８の接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の中心にそれぞれ配置し、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と等しい。このため、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の各セルにおいて、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８の接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８を介して、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８へのゲート給電を均等にすることができる。
【０１１５】
第４の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の中心線とセル内ループとの交差点から外れた接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８にゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が接続されるため、セル内ループ発振にとって、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が負荷となり、発振条件を満たさなくなり、セル内ループ発振は抑制される。
【０１１６】
尚、第４の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第２の実施の形態と同様であり、例えば、図３〜図６に示された第２の実施の形態に係る構成例１〜４を適用可能である。その他の構成は、第３の実施の形態と同様であるため、重複説明は、省略する。
【０１１７】
第４の実施の形態に係る半導体装置においては、図１７に示すように、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８が分割された構成を有するが、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のソースフィンガーの束ね方を、ゲートフィンガーの束ね方に対して、ずらしているため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。
【０１１８】
第４の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
【０１１９】
本実施の形態に係る半導体装置によれば、主に、マイクロ波帯の高周波用半導体装置において、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
【０１２０】
[その他の実施の形態]
実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１２１】
なお、実施の形態に係る半導体装置の基本素子としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【０１２２】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【０１２３】
２４、２４ａ…半導体装置
１１０…基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
２０２…入力端子
２０３…出力端子
２０４、２０５、２０６、２０７、２０８、２０９…伝送線路
２１０…入力整合回路
２１１…出力整合回路
２１２…セル内ループ回路
２１３…等価抵抗回路
２１４…接続用伝送線路
２１５…セル内バランス等価抵抗
２２０…理想サーキュレータ
ＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８、ＦＥＴ（ｎ−１）、ＦＥＴ（ｎ）、ＦＥＴ（ｎ＋１）…マルチフィンガー単位ＦＥＴセル
Ｑａ、Ｑｂ…１／２ＦＥＴセル
Ａ、Ｂ…接続点
Ａ１、Ａ２…入力進行波
Ｂ１、Ｂ２…出力進行波
Ｇ，Ｇ１，Ｇ２，…，Ｇ８、Ｇｎ…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ８１，Ｓ８２、Ｓｎ１、Ｓｎ２、Ｓ（ｎ＋１）１…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ８、Ｄｎ…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ８１，ＳＣ８２、ＳＣｎ１、ＳＣｎ２、ＳＣ（ｎ＋１）１…ＶＩＡホール
ＲＧ１、ＲＧ２、ＲＧ３、…、ＲＧ８…セル内バランス抵抗
ＲＧ１２、ＲＧ２３、ＲＧ３４、…、ＲＧ７８…セル間バランス抵抗
ＧＢＬ１（ＧＢＬ１１、ＧＢＬ１２）、ＧＢＬ２（ＧＢＬ２１、ＧＢＬ２２）、ＧＢＬ３（ＧＢＬ３、ＧＢＬ３２）、…、ＧＢＬ８（ＧＢＬ８１、ＧＢＬ８２）…指定ゲートバスライン
ＤＢＬ１、ＤＢＬ２…指定ドレインバスライン
ＥＢＬＧ、ＥＢＬＧ１、ＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８…ゲート引き出しライン
ＥＢＬＤ、ＥＢＬＤ１…ドレイン引き出しライン
ＬＰ１、ＬＰ（ｎ）…セル内ループ
Ａ０１、Ａ０２…１／２単位ＦＥＴセル
ＣＬ…中心線
Ｑ１、Ｑ２、Ｑ３、…、Ｑ８、Ｑ１１、Ｑ１２、Ｑｎ…接続点
Ｐ…交差点
【特許請求の範囲】
【請求項１】
ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルと、
前記マルチフィンガー単位ＦＥＴセルのゲートフィンガーを並列接続する指定ゲートバスラインと、
前記指定ゲートバスラインに接続されたゲート引き出しラインと
を備え、前記ゲート引き出しラインと前記指定ゲートバスラインの接続点を前記マルチフィンガー単位ＦＥＴセルの中心からずらすことによって、前記接続点の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多いことを特徴とする半導体装置。
【請求項２】
前記マルチフィンガー単位ＦＥＴセルは、
基板と、
前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート引き出しラインは、前記指定ゲートバスラインと前記ゲート端子電極間を接続することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記マルチフィンガー単位ＦＥＴセルを並列接続したことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
互いに隣接する前記マルチフィンガー単位ＦＥＴセルの前記指定ゲートバスライン間に、セル間バランス抵抗を備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えることを特徴とする請求項２に記載の半導体装置。
【請求項８】
ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルと、
前記マルチフィンガー単位ＦＥＴセルのゲートフィンガーを並列接続する指定ゲートバスラインと、
前記指定ゲートバスラインに接続されたゲート引き出しラインと
を備え、前記マルチフィンガー単位ＦＥＴセルのゲートフィンガーの束ね方若しくはソースフィンガーの束ね方を、前記ドレインフィンガーの束ね方に対して、ずらしたことを特徴とする半導体装置。
【請求項９】
前記ゲート引き出しラインと前記指定ゲートバスラインの接続点を前記マルチフィンガー単位ＦＥＴセルの中心からずらし、前記接続点の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多いことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ゲート引き出しラインと前記指定ゲートバスラインの接続点を前記マルチフィンガー単位ＦＥＴセルの中心に配置し、前記接続点の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と等しいことを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記マルチフィンガー単位ＦＥＴセルは、
基板と、
前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と
を備えることを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記ゲート引き出しラインは、前記指定ゲートバスラインと前記ゲート端子電極間を接続することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項８〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記マルチフィンガー単位ＦＥＴセルを並列接続したことを特徴とする請求項８〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
互いに隣接する前記マルチフィンガー単位ＦＥＴセルの前記指定ゲートバスライン間に、セル間バランス抵抗を備えることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えることを特徴とする請求項１１に記載の半導体装置。
【請求項１】
ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルと、
前記マルチフィンガー単位ＦＥＴセルのゲートフィンガーを並列接続する指定ゲートバスラインと、
前記指定ゲートバスラインに接続されたゲート引き出しラインと
を備え、前記ゲート引き出しラインと前記指定ゲートバスラインの接続点を前記マルチフィンガー単位ＦＥＴセルの中心からずらすことによって、前記接続点の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多いことを特徴とする半導体装置。
【請求項２】
前記マルチフィンガー単位ＦＥＴセルは、
基板と、
前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート引き出しラインは、前記指定ゲートバスラインと前記ゲート端子電極間を接続することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記マルチフィンガー単位ＦＥＴセルを並列接続したことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
互いに隣接する前記マルチフィンガー単位ＦＥＴセルの前記指定ゲートバスライン間に、セル間バランス抵抗を備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えることを特徴とする請求項２に記載の半導体装置。
【請求項８】
ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルと、
前記マルチフィンガー単位ＦＥＴセルのゲートフィンガーを並列接続する指定ゲートバスラインと、
前記指定ゲートバスラインに接続されたゲート引き出しラインと
を備え、前記マルチフィンガー単位ＦＥＴセルのゲートフィンガーの束ね方若しくはソースフィンガーの束ね方を、前記ドレインフィンガーの束ね方に対して、ずらしたことを特徴とする半導体装置。
【請求項９】
前記ゲート引き出しラインと前記指定ゲートバスラインの接続点を前記マルチフィンガー単位ＦＥＴセルの中心からずらし、前記接続点の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多いことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ゲート引き出しラインと前記指定ゲートバスラインの接続点を前記マルチフィンガー単位ＦＥＴセルの中心に配置し、前記接続点の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と等しいことを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記マルチフィンガー単位ＦＥＴセルは、
基板と、
前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と
を備えることを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記ゲート引き出しラインは、前記指定ゲートバスラインと前記ゲート端子電極間を接続することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項８〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記マルチフィンガー単位ＦＥＴセルを並列接続したことを特徴とする請求項８〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
互いに隣接する前記マルチフィンガー単位ＦＥＴセルの前記指定ゲートバスライン間に、セル間バランス抵抗を備えることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えることを特徴とする請求項１１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−１８２４３８（Ｐ２０１２−１８２４３８Ａ）
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願番号】特願２０１２−２１９９（Ｐ２０１２−２１９９）
【出願日】平成２４年１月１０日（２０１２．１．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願日】平成２４年１月１０日（２０１２．１．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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