化合物半導体装置及びその製造方法
【課題】化合物半導体層のクラックをより一層低減することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】基材１と、基材１の上方に形成された初期層２と、初期層２上に形成され、III−V族化合物半導体を含むコア層３と、が設けられている。初期層３として、コア層３に含まれるIII-V族化合物半導体のIII族原子の層が形成されている。
【解決手段】基材１と、基材１の上方に形成された初期層２と、初期層２上に形成され、III−V族化合物半導体を含むコア層３と、が設けられている。初期層３として、コア層３に含まれるIII-V族化合物半導体のIII族原子の層が形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、基板上方にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体装置）の開発が活発である。このような化合物半導体装置の一つとして、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が挙げられる。
【０００３】
ＧａＮは優れた電気的特性を有している。例えば、飽和電子速度が高く、バンドギャップが広いため、ＧａＮは高い耐圧特性を持つ。また、ＧａＮの結晶構造はウルツ鉱型であり、ＧａＮはｃ軸に平行な＜０００１＞方向に極性を持つ。更に、上記のようなＧａＮ層及びＡｌＧａＮ層のヘテロ構造では、ＡｌＧａＮ層に両者の格子歪に基づくピエゾ分極が誘起されるため、界面に高濃度の２次元電子ガス（２ＤＥＧ：two-dimensional electron gas）が生じる。これらの理由から、ＧａＮは高周波デバイス材料及び電力用デバイス材料として注目を集めている。
【０００４】
従来、ＧａＮ系ＨＥＭＴの製造では、ＧａＮ層、ＡｌＧａＮ層、ＡｌＮ層等の化合物半導体層を有機金属気相成長（ＭＯＶＰＥ：metal-organic vapor phase deposition）法により形成している。しかし、異なる材料の化合物半導体層の間、及び化合物半導体層と基板との間に格子定数の相違が存在するため、化合物半導体層が厚くなるほど歪が大きくなり、化合物半導体層にクラックが生じやすくなる。このため、所望の特性を得るために十分な厚さの化合物半導体層を形成することが困難である。
【０００５】
このような問題点に関し、基板と電子走行層との間にバッファ層が設けられた構造が知られている。例えば、バッファ層を構成するＡｌＧａＮのＡｌ組成を下方から連続的に増加させた構造がある。この構造によれば、バッファ層により歪が緩和される。
【０００６】
しかしながら、上述のバッファ層を備えた従来のＧａＮ系ＨＥＭＴにおいても、化合物半導体層にクラックが生じることがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２００４／０６６３９３号
【特許文献２】特開２００７−２５８４０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、化合物半導体層のクラックをより一層低減することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
化合物半導体装置の一態様には、基材と、前記基材の上方に形成された初期層と、前記初期層上に形成され、III−V族化合物半導体を含むコア層と、が設けられている。前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層が形成されている。
【００１０】
化合物半導体装置の他の一態様には、基板と、前記基板上方に形成された核形成層と、前記核形成層上方に形成されたバッファ層と、前記バッファ層上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、が設けられている。前記核形成層又は前記電子走行層の少なくとも一方には、初期層と、前記初期層上に形成され、III−V族化合物半導体を含むコア層と、が設けられており、前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層が形成されている。
【００１１】
化合物半導体装置の製造方法の一態様では、基材の上方に初期層を形成し、前記初期層上に、III−V族化合物半導体を含むコア層を形成する。前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層を形成する。
【００１２】
化合物半導体装置の製造方法の他の一態様では、基板上方に核形成層を形成し、前記核形成層上方にバッファ層を形成し、前記バッファ層上方に電子走行層を形成し、前記電子走行層上方に電子供給層を形成する。前記核形成層の形成、又は前記電子走行層の形成の少なくとも一方では、初期層を形成し、前記初期層上に、III−V族化合物半導体を含むコア層を形成する。前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層を形成する。
【発明の効果】
【００１３】
上記の化合物半導体装置等によれば、初期層として、コア層に含まれるIII-V族化合物半導体のIII族原子の層が形成されるため、クラックをより一層低減することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図２】第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す図である。
【図３Ａ】第２の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図３Ｂ】図３Ａに引き続き、ＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図４】第２の実施形態の変形例を示す断面図である。
【図５】高出力増幅器の外観の例を示す図である。
【図６】電源装置を示す図である。
【発明を実施するための形態】
【００１５】
本発明者らは、種々のバッファ層が設けられた従来の化合物半導体装置において、化合物半導体層にクラックが発生する原因について鋭意検討を行った結果、以下の事項を見出した。即ち、基板と核形成層との間の格子定数の相違、及びバッファ層と電子走行層との間の格子定数の相違が解消されておらず、これらの格子定数の相違に起因する歪によりクラックが生じているのである。
【００１６】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１７】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００１８】
第１の実施形態では、先ず、図１（ａ）に示すように、基材１上に初期層２を形成する。基材１としては、例えばＳｉ基板、ＳｉＣ基板、サファイア基板、ＧａＮ基板等を用いることができる。また、これらの基板上に種々の化合物半導体層が形成されたものを用いてもよい。初期層２を形成した後には、初期層２上にコア層３を形成する。コア層３としては、ＡｌＮ、ＧａＮ、及びＡｌＧａＮ等のIII-V族化合物半導体を含むものを形成する。また、初期層２としては、コア層３に含まれるIII-V族化合物半導体のIII族原子の層、例えばＡｌ層又はＧａ層を形成する。
【００１９】
その後、コア層３上に、製造しようとする化合物半導体装置の機能に必要な層等を形成する。
【００２０】
このように、第１の実施形態では、III-V族化合物半導体を含むコア層３の形成前に、初期層２としてIII族原子の層を形成している。III族原子の層は、III-V族化合物半導体層と比較して高い展延性を有しているため、基材１とコア層３との間に格子定数の相違が存在していても、この相違に起因する歪は初期層２により緩和される。従って、コア層３にはクラックが生じにくい。このような初期層２及びコア層３の組み合わせを核形成層、及び／又は電子走行層（チャネル層）に用いることにより、クラックの発生を抑制することができる。
【００２１】
また、III族原子の層とIII-V族化合物半導体の層とを比較すると、III族原子の層の方が、その形成の際にピットが生じにくい。これは、III-V族化合物半導体の層の形成の場合には、III族原子のマイグレーションがV族原子により抑制されるのに対し、III族原子の層の形成の場合には、このような抑制がなく、III族原子がマイグレーションしやすいためである。従って、本実施形態では、初期層２にピットが生じにくく、初期層２がより平坦になりやすく、その上に形成されるコア層３もより平坦になりやすい。このため、ＨＥＭＴに適用した場合には、より高い電子の移動度を得ることができる。
【００２２】
（第２の実施形態）
次に、第２の実施形態について説明する。図２は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
【００２３】
第２の実施形態では、図２（ａ）に示すように、基板１１上に、核形成層１２、バッファ層１３、電子走行層１４、電子供給層１５、及びキャップ層１６が形成されている。基板１１は、例えば、Ｓｉ基板、ＳｉＣ基板、又はサファイア基板であり、特に抵抗の高いものを用いることが好ましい。基板１１への電流リークを抑制するためである。
【００２４】
核形成層１２には、初期層１２ａ及びコア層１２ｂが含まれている。例えば、初期層２ａはＡｌ層であり、コア層１２ｂはＡｌＮ層である。初期層１２ａの厚さは２ｎｍ〜３ｎｍ程度であり、コア層１２ｂの厚さは１００ｎｍ〜５００ｎｍ程度（例えば３００ｎｍ）である。
【００２５】
バッファ層１３には、初期層１３ａ、コア層１３ｂ、初期層１３ｃ、及びコア層１３ｄが形成されている。例えば、初期層１３ａはＡｌ0.7Ｇａ0.3層であり、コア層１３ｂはＡｌ0.7Ｇａ0.3Ｎ層である。初期層１３ａの厚さは２ｎｍ〜３ｎｍ程度であり、コア層１３ｂの厚さは２００ｎｍ〜１０００ｎｍ程度である。また、例えば、初期層１３ｃはＡｌ0.3Ｇａ0.7層であり、コア層１３ｄはＡｌ0.3Ｇａ0.7Ｎ層である。初期層１３ｃの厚さは２ｎｍ〜３ｎｍ程度であり、コア層１３ｄの厚さは２００ｎｍ〜１０００ｎｍ程度である。
【００２６】
電子走行層１４には、初期層１４ａ及びコア層１４ｂが含まれている。例えば、初期層１４ａはＧａ層であり、コア層１４ｂはノンドープのｉ−ＧａＮ層である。初期層１４ａの厚さは２ｎｍ〜３ｎｍ程度であり、コア層１４ｂの厚さは５００ｎｍ〜２０００ｎｍ程度（例えば１０００ｎｍ）である。
【００２７】
電子供給層１５には、ノンドープのｉ−ＡｌＧａＮ層１５ａ及びｎ型のｎ−ＡｌＧａＮ層１５ｂが含まれている。ｉ−ＡｌＧａＮ層１５ａの厚さは１ｎｍ〜３０ｎｍ程度（例えば５ｎｍ）であり、ｎ−ＡｌＧａＮ層１５ｂの厚さは３ｎｍ〜３０ｎｍ程度（例えば１５ｎｍ）程度である。ｉ−ＡｌＧａＮ層１５ａ及びｎ−ＡｌＧａＮ層１５ｂのＡｌ組成は０．３以下であることが好ましい。格子不整合に伴う結晶性の低下を回避するためである。なお、ｎ−ＡｌＧａＮ層１５ｂには、Ｓｉが１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度（例えば５×１０18ｃｍ-3）ドーピングされている。
【００２８】
キャップ層１６には、ｎ型のｎ−ＧａＮ層が含まれている。キャップ層１６の厚さは２ｎｍ〜２０ｎｍ程度（例えば１０ｎｍ）である。キャップ層１６には、Ｓｉが１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度（例えば５×１０18ｃｍ-3）ドーピングされている。
【００２９】
キャップ層１６上に、ソース電極１７ｓ及びドレイン電極１７ｄが形成されている。ソース電極１７ｓ及びドレイン電極１７ｄはキャップ層１６にオーミック接触している。ソース電極１７ｓ及びドレイン電極１７ｄには、例えば、Ｔｉ膜とその上に形成されたＡｌ膜とが含まれている。キャップ層１６上には、ソース電極１７ｓ及びドレイン電極１７ｄを覆うパッシベーション膜１８も形成されている。パッシベーション膜１８としては、例えばシリコン窒化膜が形成されている。パッシベーション膜１８の、ソース電極１７ｓ及びドレイン電極１７ｄの間に位置する部分に、ゲート電極用の開口部１８ａが形成されている。そして、パッシベーション膜１８上に、開口部１８ａを介してキャップ層１６とショットキー接触するゲート電極１７ｇが形成されている。ゲート電極１７ｇには、例えば、Ｎｉ膜とその上に形成されたＡｕ膜とが含まれている。パッシベーション膜１８上には、ゲート電極１７ｇを覆うパッシベーション膜１９も形成されている。パッシベーション膜１９としては、例えばシリコン窒化膜が形成されている。パッシベーション膜１８及び１９には、外部端子等の接続のための開口部が形成されている。
【００３０】
なお、基板１１の表面側から見たレイアウトは、例えば図２（ｂ）のようになる。つまり、ゲート電極１７ｇ、ソース電極１７ｓ及びドレイン電極１７ｄの平面形状が櫛歯状となっており、ソース電極１７ｓ及びドレイン電極１７ｄが交互に配置されている。つまり、複数のゲート電極１７ｇがゲート配線２５ｇにより共通接続され、複数のソース電極１７ｓがソース配線２５ｓにより共通接続され、複数のドレイン電極１７ｄがドレイン配線２５ｄにより共通接続されている。そして、これらの間にゲート電極１７ｇが配置されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。なお、図２（ａ）に示す断面図は、図２（ｂ）中のＩ−Ｉ線に沿った断面を示している。また、活性領域３０には、核形成層１２、バッファ層１３及び電子走行層１４等が含まれており、活性領域３０の周囲はイオン注入又はメサエッチング等により不活性領域とされている。
【００３１】
このように、第２の実施形態では、核形成層１２のコア層１２ｂの下に初期層１２ａが形成されている。また、電子走行層１４のコア層１４ａの下に初期層１４ａが形成されている。そして、初期層１２ａはコア層１２ｂより高い展延性を有し、初期層１４ａはコア層１４ｂより高い展延性を有している。従って、基板１１とコア層１２ｂとの間に格子定数の相違が存在していても、この相違に起因する歪は初期層１２ａにより緩和される。同様に、バッファ層１３とコア層１４ｂとの間に格子定数の相違が存在していても、この相違に起因する歪は初期層１４ａにより緩和される。従って、コア層１２ｂ及び１４ｂにはクラックが生じにくい。また、バッファ層１３のコア層１３ｂの下に初期層１３ａが形成され、コア層１３ｄの下に初期層１３ｃが形成されている。そして、初期層１３ａはコア層１３ｂより高い展延性を有し、初期層１３ｃはコア層１３ｄより高い展延性を有している。従って、コア層１３ｂ及び１３ｄにもクラックが生じにくい。
【００３２】
次に、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図３Ａ乃至図３Ｂは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００３３】
先ず、図３Ａ（ａ）に示すように、基板１１上に核形成層１２、バッファ層１３、電子走行層１４、電子供給層１５、及びキャップ層１６を形成する。核形成層１２、バッファ層１３、電子走行層１４、電子供給層１５、及びキャップ層１６の形成は、例えば有機金属気相成長（ＭＯＶＰＥ）法等の結晶成長法により行う。この場合、原料ガスを選択することにより、これらの層を連続して形成することができる。アルミニウム（Ａｌ）の原料、ガリウム（Ｇａ）の原料としては、例えば、夫々トリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）を使用することができる。また、窒素（Ｎ）の原料として、例えばアンモニア（ＮＨ3）を使用することができる。また、ｎ型不純物であるシリコン（Ｓｉ）の原料としては、例えばシラン（ＳｉＨ4）を使用することができる。
【００３４】
核形成層１２の形成では、例えば、先ず、反応炉にＮＨ3を供給せずにＴＭＡを数秒間供給し、初期層１２ａとしてＡｌ層を２ｎｍ〜３ｎｍ程度成長させ、その後に、ＮＨ3の供給を開始して、コア層１２ｂとしてＡｌＮ層を１００ｎｍ〜５００ｎｍ程度成長させる。つまり、初期層１２ａとして、コア層１２ｂよりもIII族原子の含有率が高いものを形成する。
【００３５】
バッファ層１３の形成では、例えば、先ず、反応炉にＮＨ3を供給せずにＴＭＡ及びＴＭＧを数秒間供給し、初期層１３ａとしてＡｌ0.3Ｇａ0.7層を２ｎｍ〜３ｎｍ程度成長させ、その後に、ＮＨ3の供給を開始して、コア層１３ｂとしてＡｌ0.3Ｇａ0.7Ｎ層を２００ｎｍ〜１０００ｎｍ程度成長させる。次いで、ＮＨ3の供給を停止し、ＴＭＡの流量を増加させ、ＴＭＧの流量を低下させて、初期層１３ｃとしてＡｌ0.7Ｇａ0.3層を２ｎｍ〜３ｎｍ程度成長させ、その後に、ＮＨ3の供給を再開し、コア層１３ｄとしてＡｌ0.7Ｇａ0.3Ｎ層を２００ｎｍ〜１０００ｎｍ程度成長させる。つまり、初期層１３ａとして、コア層１３ｂよりもIII族原子の含有率が高いものを形成し、初期層１３ｃとして、コア層１３ｄよりもIII族原子の含有率が高いものを形成する。なお、バッファ層１３に含まれるコア層（ＡｌＧａＮ層）は２層である必要はなく、１層であっても、３層以上であってもよい。また、各コア層のＡｌ組成が変化していてもよい。
【００３６】
電子走行層１４の形成では、例えば、先ず、反応炉にＮＨ3を供給せずにＴＭＧを数秒間供給し、初期層１４ａとしてＧａ層を２ｎｍ〜３ｎｍ程度成長させ、その後に、ＮＨ3の供給を開始して、コア層１４ｂとしてＧａＮ層を５００ｎｍ〜２０００ｎｍ程度成長させる。つまり、初期層１４ａとして、コア層１４ｂよりもIII族原子の含有率が高いものを形成する。
【００３７】
キャップ層１６の形成後には、例えばリフトオフ法により、図３Ａ（ｂ）に示すように、ソース電極１７ｓ及びドレイン電極１７ｄをキャップ層１６上に形成する。ソース電極１７ｓ及びドレイン電極１７ｄの形成では、ソース電極１７ｓ及びドレイン電極１７ｄを形成する領域を開口するレジストパターンを形成し、Ｔｉ及びＡｌの蒸着を行い、その後、レジストパターン上に付着したＴｉ及びＡｌをレジストパターンごと除去する。そして、窒素雰囲気中で４００℃〜１０００℃（例えば６００℃）で熱処理を行い、オーミック接触を確立する。
【００３８】
次いで、図３Ａ（ｃ）に示すように、キャップ層１６上に、ソース電極１７ｓ及びドレイン電極１７ｄを覆うようにしてパッシベーション膜１８を形成する。パッシベーション膜１８としては、例えばプラズマＣＶＤ（chemical vapor deposition）法によりシリコン窒化膜を形成する。
【００３９】
その後、開口部１８ａを形成する予定の領域を開口するレジストパターンを形成する。続いて、レジストパターンを用いたエッチングを行うことにより、図３Ｂ（ｄ）に示すように、パッシベーション膜１８に開口部１８ａを形成する。次いで、パッシベーション膜１８上に、開口部１８ａを介してキャップ層１６と接するゲート電極１７ｇをリフトオフ法により形成する。ゲート電極１７ｇの形成では、開口部１８ａを形成する際に用いたレジストパターンを除去した後、ゲート電極１７ｇを形成する領域を開口する新たなレジストパターンを形成し、Ｎｉ及びＡｕの蒸着を行い、その後、レジストパターン上に付着したＮｉ及びＡｕをレジストパターンごと除去する。
【００４０】
その後、図３Ｂ（ｅ）に示すように、パッシベーション膜１８上に、ゲート電極１７ｇを覆うようにしてパッシベーション膜１９を形成する。パッシベーション膜１９としては、例えばプラズマＣＶＤ法によりシリコン窒化膜を形成する。
【００４１】
続いて、複数のゲート電極１７ｇを共通接続するゲート配線２５ｇ、複数のソース電極１７ｓを共通接続するソース配線２５ｓ、及び複数のドレイン電極１７ｄを共通接続するドレイン配線２５ｄ等を形成する（図２（ｂ）参照）。このようにして、図２に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００４２】
この製造方法では、核形成層１２の形成の際に、初期層１２ａとしてＡｌ層を形成し、その後にコア層１２ｂとしてＡｌＮ層を形成している。従って、ピットの少ない初期層１２ａを形成することができ、その上に形成するコア層１２ｂにおけるピットの発生を抑制し、平坦なコア層１２ｂを形成することができる。同様に、電子走行層１４の形成の際に、初期層１４ａとしてＧａ層を形成し、その上にコア層１４ｂとしてＧａＮ層を形成している。従って、ピットの少ない初期層１４ａを形成することができ、その上に形成するコア層１４ｂにおけるピットの発生を抑制し、平坦なコア層１４ｂを形成することができる。このため、より高い電子の移動度を得ることが可能となる。また、バッファ層１３の形成の際には、初期層１３ａとしてＡｌ0.3Ｇａ0.7層を形成し、その上にコア層１３ｂとしてＡｌ0.3Ｇａ0.7Ｎ層を形成している。また、初期層１３ｃとしてＡｌ0.7Ｇａ0.3層を形成し、その上にコア層１３ｄとしてＡｌ0.7Ｇａ0.3Ｎ層を形成している。従って、ピットの少ない初期層１３ａ及び１３ｃを形成することができ、平坦なコア層１３ｂ及び１３ｄを形成することができる。
【００４３】
なお、図４に示すように、キャップ層１６に、ソース電極１７ｓ及びドレイン電極１７ｄ用の開口部を儲け、ソース電極１７ｓ及びドレイン電極１７ｄをｎ−ＡｌＧａＮ層１５ｂに接するようにして形成してもよい。この場合、開口部の深さに関し、キャップ層１６の一部を残してもよく、また、ｎ−ＡｌＧａＮ層１５ｂの一部を除去してもよい。つまり、開口部の深さがキャップ層１６の厚さと一致している必要はない。
【００４４】
また、抵抗体及びキャパシタ等をも基板１１上に実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。
【００４５】
これらの実施形態に係るＧａＮ系ＨＥＭＴは、例えば高出力増幅器として用いることができる。図５に、高出力増幅器の外観の例を示す。この例では、ソース電極に接続されたソース端子８１ｓがパッケージの表面に設けられている。また、ゲート電極に接続されたゲート端子８１ｇ、及びドレイン電極に接続されたドレイン端子８１ｄがパッケージの側面から延出している。
【００４６】
また、これらの実施形態に係るＧａＮ系ＨＥＭＴは、例えば電源装置に用いることもできる。図６（ａ）は、ＰＦＣ（power factor correction）回路を示す図であり、図６（ｂ）は、図６（ａ）に示すＰＦＣ回路を含むサーバ電源（電源装置）を示す図である。
【００４７】
図６（ａ）に示すように、ＰＦＣ回路９０には、交流電源（ＡＣ）が接続されるダイオードブリッジ９１に接続されたコンデンサ９２が設けられている。コンデンサ９２の一端子にはチョークコイル９３の一端子が接続され、チョークコイル９３の他端子には、スイッチ素子９４の一端子及びダイオード９６のアノードが接続されている。スイッチ素子９４は上記の実施形態におけるＨＥＭＴに相当し、当該一端子はＨＥＭＴのドレイン電極に相当する。また、スイッチ素子９４の他端子はＨＥＭＴのソース電極に相当する。ダイオード９６のカソードにはコンデンサ９５の一端子が接続されている。コンデンサ９２の他端子、スイッチ素子９４の当該他端子、及びコンデンサ９５の他端子が接地される。そして、コンデンサ９５の両端子間から直流電源（ＤＣ）が取り出される。
【００４８】
そして、図６（ｂ）に示すように、ＰＦＣ回路９０は、サーバ電源１００等に組み込まれて用いられる。
【００４９】
このようなサーバ電源１００と同様の、より高速動作が可能な電源装置を構築することも可能である。また、スイッチ素子９４と同様のスイッチ素子は、スイッチ電源又は電子機器に用いることができる。更に、これらの半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。
【００５０】
いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
【００５１】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
【００５２】
また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。例えば、核形成層の初期層として、Ｇａ層又はＡｌＧａ層を形成し、コア層として、ＧａＮ層又はＡｌＧａＮ層を形成してもよい。また、電子走行層の初期層として、Ａｌ層又はＡｌＧａ層を形成し、コア層として、ＡｌＮ層又はＡｌＧａＮ層を形成してもよい。更に、バッファ層の初期層として、Ａｌ層又はＧａ層を形成し、コア層として、ＡｌＮ層又はＧａＮ層を形成してもよい。
【００５３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５４】
（付記１）
基材と、
前記基材の上方に形成された初期層と、
前記初期層上に形成され、III−V族化合物半導体を含むコア層と、
を有し、
前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層が形成されていることを特徴とする化合物半導体装置。
【００５５】
（付記２）
前記基材として基板が用いられ、
前記初期層及び前記コア層が、前記基板上の核形成層として設けられていることを特徴とする付記１に記載の化合物半導体装置。
【００５６】
（付記３）
前記初期層としてＡｌ層が形成され、
前記コア層としてＡｌＮ層が形成されていることを特徴とする付記２に記載の化合物半導体装置。
【００５７】
（付記４）
前記初期層及び前記コア層が、トランジスタの電子走行層として設けられていることを特徴とする付記１に記載の化合物半導体装置。
【００５８】
（付記５）
前記初期層としてＧａ層が形成され、
前記コア層としてＧａＮ層が形成されていることを特徴とする付記４に記載の化合物半導体装置。
【００５９】
（付記６）
基板と、
前記基板上方に形成された核形成層と、
前記核形成層上方に形成されたバッファ層と、
前記バッファ層上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
を有し、
前記核形成層又は前記電子走行層の少なくとも一方は、
初期層と、
前記初期層上に形成され、III−V族化合物半導体を含むコア層と、
を有し、
前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層が形成されていることを特徴とする化合物半導体装置。
【００６０】
（付記７）
前記初期層としてＡｌ層、Ｇａ層又はＡｌＧａ層が形成され、
前記コア層としてＡｌＮ層、ＧａＮ層又はＡｌＧａＮ層が形成されていることを特徴とする付記６に記載の化合物半導体装置。
【００６１】
（付記８）
前記バッファ層は、
第２の初期層と、
前記第２の初期層上に形成され、III−V族化合物半導体を含む第２のコア層と、
を有し、
前記第２の初期層として、前記第２のコア層に含まれるIII-V族化合物半導体のIII族原子の層が形成されていることを特徴とする付記６又は７に記載の化合物半導体装置。
【００６２】
（付記９）
前記基板は、Ｓｉ基板、ＳｉＣ基板又はサファイア基板であることを特徴とする付記６乃至８のいずれか１項に記載の化合物半導体装置。
【００６３】
（付記１０）
付記１乃至９のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【００６４】
（付記１１）
付記１乃至９のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【００６５】
（付記１２）
基材の上方に初期層を形成する工程と、
前記初期層上に、III−V族化合物半導体を含むコア層を形成する工程と、
を有し、
前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層を形成することを特徴とする化合物半導体装置の製造方法。
【００６６】
（付記１３）
前記基材として基板を用い、
前記基板上の核形成層として、前記初期層及び前記コア層を形成することを特徴とする付記１２に記載の化合物半導体装置の製造方法。
【００６７】
（付記１４）
前記初期層としてＡｌ層を形成し、
前記コア層としてＡｌＮ層を形成することを特徴とする付記１３に記載の化合物半導体装置の製造方法。
【００６８】
（付記１５）
前記初期層及び前記コア層を、トランジスタの電子走行層として形成することを特徴とする付記１２に記載の化合物半導体装置の製造方法。
【００６９】
（付記１６）
前記初期層としてＧａ層を形成し、
前記コア層としてＧａＮ層を形成することを特徴とする付記１５に記載の化合物半導体装置の製造方法。
【００７０】
（付記１７）
基板上方に核形成層を形成する工程と、
前記核形成層上方にバッファ層を形成する工程と、
前記バッファ層上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
を有し、
前記核形成層を形成する工程、又は前記電子走行層を形成する工程の少なくとも一方は、
初期層を形成する工程と、
前記初期層上に、III−V族化合物半導体を含むコア層を形成する工程と、
を有し、
前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層を形成することを特徴とする化合物半導体装置の製造方法。
【００７１】
（付記１８）
前記初期層としてＡｌ層、Ｇａ層又はＡｌＧａ層を形成し、
前記コア層としてＡｌＮ層、ＧａＮ層又はＡｌＧａＮ層を形成することを特徴とする付記１７に記載の化合物半導体装置の製造方法。
【００７２】
（付記１９）
前記バッファ層を形成する工程は、
第２の初期層を形成する工程と、
前記第２の初期層上に、III−V族化合物半導体を含む第２のコア層を形成する工程と、
を有し、
前記第２の初期層として、前記第２のコア層に含まれるIII-V族化合物半導体のIII族原子の層を形成することを特徴とする付記１７又は１８に記載の化合物半導体装置の製造方法。
【００７３】
（付記２０）
前記基板として、Ｓｉ基板、ＳｉＣ基板又はサファイア基板を用いることを特徴とする付記１７乃至１９のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００７４】
１：基材
２：初期層
３：コア層
１１：基板
１２：核形成層
１２ａ：初期層
１２ｂ：コア層
１３：バッファ層
１３ａ、１３ｃ：初期層
１３ｂ、１３ｄ：コア層
１４：電子走行層
１４ａ：初期層
１４ｂ：コア層
１５：電子供給層
１５ａ：ｉ−ＡｌＧａＮ層
１５ｂ：ｎ−ＡｌＧａＮ層
１６：キャップ層
１７ｇ：ゲート電極
１７ｓ：ソース電極
１７ｄ：ドレイン電極
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、基板上方にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体装置）の開発が活発である。このような化合物半導体装置の一つとして、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が挙げられる。
【０００３】
ＧａＮは優れた電気的特性を有している。例えば、飽和電子速度が高く、バンドギャップが広いため、ＧａＮは高い耐圧特性を持つ。また、ＧａＮの結晶構造はウルツ鉱型であり、ＧａＮはｃ軸に平行な＜０００１＞方向に極性を持つ。更に、上記のようなＧａＮ層及びＡｌＧａＮ層のヘテロ構造では、ＡｌＧａＮ層に両者の格子歪に基づくピエゾ分極が誘起されるため、界面に高濃度の２次元電子ガス（２ＤＥＧ：two-dimensional electron gas）が生じる。これらの理由から、ＧａＮは高周波デバイス材料及び電力用デバイス材料として注目を集めている。
【０００４】
従来、ＧａＮ系ＨＥＭＴの製造では、ＧａＮ層、ＡｌＧａＮ層、ＡｌＮ層等の化合物半導体層を有機金属気相成長（ＭＯＶＰＥ：metal-organic vapor phase deposition）法により形成している。しかし、異なる材料の化合物半導体層の間、及び化合物半導体層と基板との間に格子定数の相違が存在するため、化合物半導体層が厚くなるほど歪が大きくなり、化合物半導体層にクラックが生じやすくなる。このため、所望の特性を得るために十分な厚さの化合物半導体層を形成することが困難である。
【０００５】
このような問題点に関し、基板と電子走行層との間にバッファ層が設けられた構造が知られている。例えば、バッファ層を構成するＡｌＧａＮのＡｌ組成を下方から連続的に増加させた構造がある。この構造によれば、バッファ層により歪が緩和される。
【０００６】
しかしながら、上述のバッファ層を備えた従来のＧａＮ系ＨＥＭＴにおいても、化合物半導体層にクラックが生じることがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２００４／０６６３９３号
【特許文献２】特開２００７−２５８４０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、化合物半導体層のクラックをより一層低減することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
化合物半導体装置の一態様には、基材と、前記基材の上方に形成された初期層と、前記初期層上に形成され、III−V族化合物半導体を含むコア層と、が設けられている。前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層が形成されている。
【００１０】
化合物半導体装置の他の一態様には、基板と、前記基板上方に形成された核形成層と、前記核形成層上方に形成されたバッファ層と、前記バッファ層上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、が設けられている。前記核形成層又は前記電子走行層の少なくとも一方には、初期層と、前記初期層上に形成され、III−V族化合物半導体を含むコア層と、が設けられており、前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層が形成されている。
【００１１】
化合物半導体装置の製造方法の一態様では、基材の上方に初期層を形成し、前記初期層上に、III−V族化合物半導体を含むコア層を形成する。前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層を形成する。
【００１２】
化合物半導体装置の製造方法の他の一態様では、基板上方に核形成層を形成し、前記核形成層上方にバッファ層を形成し、前記バッファ層上方に電子走行層を形成し、前記電子走行層上方に電子供給層を形成する。前記核形成層の形成、又は前記電子走行層の形成の少なくとも一方では、初期層を形成し、前記初期層上に、III−V族化合物半導体を含むコア層を形成する。前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層を形成する。
【発明の効果】
【００１３】
上記の化合物半導体装置等によれば、初期層として、コア層に含まれるIII-V族化合物半導体のIII族原子の層が形成されるため、クラックをより一層低減することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図２】第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す図である。
【図３Ａ】第２の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図３Ｂ】図３Ａに引き続き、ＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図４】第２の実施形態の変形例を示す断面図である。
【図５】高出力増幅器の外観の例を示す図である。
【図６】電源装置を示す図である。
【発明を実施するための形態】
【００１５】
本発明者らは、種々のバッファ層が設けられた従来の化合物半導体装置において、化合物半導体層にクラックが発生する原因について鋭意検討を行った結果、以下の事項を見出した。即ち、基板と核形成層との間の格子定数の相違、及びバッファ層と電子走行層との間の格子定数の相違が解消されておらず、これらの格子定数の相違に起因する歪によりクラックが生じているのである。
【００１６】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１７】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００１８】
第１の実施形態では、先ず、図１（ａ）に示すように、基材１上に初期層２を形成する。基材１としては、例えばＳｉ基板、ＳｉＣ基板、サファイア基板、ＧａＮ基板等を用いることができる。また、これらの基板上に種々の化合物半導体層が形成されたものを用いてもよい。初期層２を形成した後には、初期層２上にコア層３を形成する。コア層３としては、ＡｌＮ、ＧａＮ、及びＡｌＧａＮ等のIII-V族化合物半導体を含むものを形成する。また、初期層２としては、コア層３に含まれるIII-V族化合物半導体のIII族原子の層、例えばＡｌ層又はＧａ層を形成する。
【００１９】
その後、コア層３上に、製造しようとする化合物半導体装置の機能に必要な層等を形成する。
【００２０】
このように、第１の実施形態では、III-V族化合物半導体を含むコア層３の形成前に、初期層２としてIII族原子の層を形成している。III族原子の層は、III-V族化合物半導体層と比較して高い展延性を有しているため、基材１とコア層３との間に格子定数の相違が存在していても、この相違に起因する歪は初期層２により緩和される。従って、コア層３にはクラックが生じにくい。このような初期層２及びコア層３の組み合わせを核形成層、及び／又は電子走行層（チャネル層）に用いることにより、クラックの発生を抑制することができる。
【００２１】
また、III族原子の層とIII-V族化合物半導体の層とを比較すると、III族原子の層の方が、その形成の際にピットが生じにくい。これは、III-V族化合物半導体の層の形成の場合には、III族原子のマイグレーションがV族原子により抑制されるのに対し、III族原子の層の形成の場合には、このような抑制がなく、III族原子がマイグレーションしやすいためである。従って、本実施形態では、初期層２にピットが生じにくく、初期層２がより平坦になりやすく、その上に形成されるコア層３もより平坦になりやすい。このため、ＨＥＭＴに適用した場合には、より高い電子の移動度を得ることができる。
【００２２】
（第２の実施形態）
次に、第２の実施形態について説明する。図２は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
【００２３】
第２の実施形態では、図２（ａ）に示すように、基板１１上に、核形成層１２、バッファ層１３、電子走行層１４、電子供給層１５、及びキャップ層１６が形成されている。基板１１は、例えば、Ｓｉ基板、ＳｉＣ基板、又はサファイア基板であり、特に抵抗の高いものを用いることが好ましい。基板１１への電流リークを抑制するためである。
【００２４】
核形成層１２には、初期層１２ａ及びコア層１２ｂが含まれている。例えば、初期層２ａはＡｌ層であり、コア層１２ｂはＡｌＮ層である。初期層１２ａの厚さは２ｎｍ〜３ｎｍ程度であり、コア層１２ｂの厚さは１００ｎｍ〜５００ｎｍ程度（例えば３００ｎｍ）である。
【００２５】
バッファ層１３には、初期層１３ａ、コア層１３ｂ、初期層１３ｃ、及びコア層１３ｄが形成されている。例えば、初期層１３ａはＡｌ0.7Ｇａ0.3層であり、コア層１３ｂはＡｌ0.7Ｇａ0.3Ｎ層である。初期層１３ａの厚さは２ｎｍ〜３ｎｍ程度であり、コア層１３ｂの厚さは２００ｎｍ〜１０００ｎｍ程度である。また、例えば、初期層１３ｃはＡｌ0.3Ｇａ0.7層であり、コア層１３ｄはＡｌ0.3Ｇａ0.7Ｎ層である。初期層１３ｃの厚さは２ｎｍ〜３ｎｍ程度であり、コア層１３ｄの厚さは２００ｎｍ〜１０００ｎｍ程度である。
【００２６】
電子走行層１４には、初期層１４ａ及びコア層１４ｂが含まれている。例えば、初期層１４ａはＧａ層であり、コア層１４ｂはノンドープのｉ−ＧａＮ層である。初期層１４ａの厚さは２ｎｍ〜３ｎｍ程度であり、コア層１４ｂの厚さは５００ｎｍ〜２０００ｎｍ程度（例えば１０００ｎｍ）である。
【００２７】
電子供給層１５には、ノンドープのｉ−ＡｌＧａＮ層１５ａ及びｎ型のｎ−ＡｌＧａＮ層１５ｂが含まれている。ｉ−ＡｌＧａＮ層１５ａの厚さは１ｎｍ〜３０ｎｍ程度（例えば５ｎｍ）であり、ｎ−ＡｌＧａＮ層１５ｂの厚さは３ｎｍ〜３０ｎｍ程度（例えば１５ｎｍ）程度である。ｉ−ＡｌＧａＮ層１５ａ及びｎ−ＡｌＧａＮ層１５ｂのＡｌ組成は０．３以下であることが好ましい。格子不整合に伴う結晶性の低下を回避するためである。なお、ｎ−ＡｌＧａＮ層１５ｂには、Ｓｉが１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度（例えば５×１０18ｃｍ-3）ドーピングされている。
【００２８】
キャップ層１６には、ｎ型のｎ−ＧａＮ層が含まれている。キャップ層１６の厚さは２ｎｍ〜２０ｎｍ程度（例えば１０ｎｍ）である。キャップ層１６には、Ｓｉが１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度（例えば５×１０18ｃｍ-3）ドーピングされている。
【００２９】
キャップ層１６上に、ソース電極１７ｓ及びドレイン電極１７ｄが形成されている。ソース電極１７ｓ及びドレイン電極１７ｄはキャップ層１６にオーミック接触している。ソース電極１７ｓ及びドレイン電極１７ｄには、例えば、Ｔｉ膜とその上に形成されたＡｌ膜とが含まれている。キャップ層１６上には、ソース電極１７ｓ及びドレイン電極１７ｄを覆うパッシベーション膜１８も形成されている。パッシベーション膜１８としては、例えばシリコン窒化膜が形成されている。パッシベーション膜１８の、ソース電極１７ｓ及びドレイン電極１７ｄの間に位置する部分に、ゲート電極用の開口部１８ａが形成されている。そして、パッシベーション膜１８上に、開口部１８ａを介してキャップ層１６とショットキー接触するゲート電極１７ｇが形成されている。ゲート電極１７ｇには、例えば、Ｎｉ膜とその上に形成されたＡｕ膜とが含まれている。パッシベーション膜１８上には、ゲート電極１７ｇを覆うパッシベーション膜１９も形成されている。パッシベーション膜１９としては、例えばシリコン窒化膜が形成されている。パッシベーション膜１８及び１９には、外部端子等の接続のための開口部が形成されている。
【００３０】
なお、基板１１の表面側から見たレイアウトは、例えば図２（ｂ）のようになる。つまり、ゲート電極１７ｇ、ソース電極１７ｓ及びドレイン電極１７ｄの平面形状が櫛歯状となっており、ソース電極１７ｓ及びドレイン電極１７ｄが交互に配置されている。つまり、複数のゲート電極１７ｇがゲート配線２５ｇにより共通接続され、複数のソース電極１７ｓがソース配線２５ｓにより共通接続され、複数のドレイン電極１７ｄがドレイン配線２５ｄにより共通接続されている。そして、これらの間にゲート電極１７ｇが配置されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。なお、図２（ａ）に示す断面図は、図２（ｂ）中のＩ−Ｉ線に沿った断面を示している。また、活性領域３０には、核形成層１２、バッファ層１３及び電子走行層１４等が含まれており、活性領域３０の周囲はイオン注入又はメサエッチング等により不活性領域とされている。
【００３１】
このように、第２の実施形態では、核形成層１２のコア層１２ｂの下に初期層１２ａが形成されている。また、電子走行層１４のコア層１４ａの下に初期層１４ａが形成されている。そして、初期層１２ａはコア層１２ｂより高い展延性を有し、初期層１４ａはコア層１４ｂより高い展延性を有している。従って、基板１１とコア層１２ｂとの間に格子定数の相違が存在していても、この相違に起因する歪は初期層１２ａにより緩和される。同様に、バッファ層１３とコア層１４ｂとの間に格子定数の相違が存在していても、この相違に起因する歪は初期層１４ａにより緩和される。従って、コア層１２ｂ及び１４ｂにはクラックが生じにくい。また、バッファ層１３のコア層１３ｂの下に初期層１３ａが形成され、コア層１３ｄの下に初期層１３ｃが形成されている。そして、初期層１３ａはコア層１３ｂより高い展延性を有し、初期層１３ｃはコア層１３ｄより高い展延性を有している。従って、コア層１３ｂ及び１３ｄにもクラックが生じにくい。
【００３２】
次に、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図３Ａ乃至図３Ｂは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００３３】
先ず、図３Ａ（ａ）に示すように、基板１１上に核形成層１２、バッファ層１３、電子走行層１４、電子供給層１５、及びキャップ層１６を形成する。核形成層１２、バッファ層１３、電子走行層１４、電子供給層１５、及びキャップ層１６の形成は、例えば有機金属気相成長（ＭＯＶＰＥ）法等の結晶成長法により行う。この場合、原料ガスを選択することにより、これらの層を連続して形成することができる。アルミニウム（Ａｌ）の原料、ガリウム（Ｇａ）の原料としては、例えば、夫々トリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）を使用することができる。また、窒素（Ｎ）の原料として、例えばアンモニア（ＮＨ3）を使用することができる。また、ｎ型不純物であるシリコン（Ｓｉ）の原料としては、例えばシラン（ＳｉＨ4）を使用することができる。
【００３４】
核形成層１２の形成では、例えば、先ず、反応炉にＮＨ3を供給せずにＴＭＡを数秒間供給し、初期層１２ａとしてＡｌ層を２ｎｍ〜３ｎｍ程度成長させ、その後に、ＮＨ3の供給を開始して、コア層１２ｂとしてＡｌＮ層を１００ｎｍ〜５００ｎｍ程度成長させる。つまり、初期層１２ａとして、コア層１２ｂよりもIII族原子の含有率が高いものを形成する。
【００３５】
バッファ層１３の形成では、例えば、先ず、反応炉にＮＨ3を供給せずにＴＭＡ及びＴＭＧを数秒間供給し、初期層１３ａとしてＡｌ0.3Ｇａ0.7層を２ｎｍ〜３ｎｍ程度成長させ、その後に、ＮＨ3の供給を開始して、コア層１３ｂとしてＡｌ0.3Ｇａ0.7Ｎ層を２００ｎｍ〜１０００ｎｍ程度成長させる。次いで、ＮＨ3の供給を停止し、ＴＭＡの流量を増加させ、ＴＭＧの流量を低下させて、初期層１３ｃとしてＡｌ0.7Ｇａ0.3層を２ｎｍ〜３ｎｍ程度成長させ、その後に、ＮＨ3の供給を再開し、コア層１３ｄとしてＡｌ0.7Ｇａ0.3Ｎ層を２００ｎｍ〜１０００ｎｍ程度成長させる。つまり、初期層１３ａとして、コア層１３ｂよりもIII族原子の含有率が高いものを形成し、初期層１３ｃとして、コア層１３ｄよりもIII族原子の含有率が高いものを形成する。なお、バッファ層１３に含まれるコア層（ＡｌＧａＮ層）は２層である必要はなく、１層であっても、３層以上であってもよい。また、各コア層のＡｌ組成が変化していてもよい。
【００３６】
電子走行層１４の形成では、例えば、先ず、反応炉にＮＨ3を供給せずにＴＭＧを数秒間供給し、初期層１４ａとしてＧａ層を２ｎｍ〜３ｎｍ程度成長させ、その後に、ＮＨ3の供給を開始して、コア層１４ｂとしてＧａＮ層を５００ｎｍ〜２０００ｎｍ程度成長させる。つまり、初期層１４ａとして、コア層１４ｂよりもIII族原子の含有率が高いものを形成する。
【００３７】
キャップ層１６の形成後には、例えばリフトオフ法により、図３Ａ（ｂ）に示すように、ソース電極１７ｓ及びドレイン電極１７ｄをキャップ層１６上に形成する。ソース電極１７ｓ及びドレイン電極１７ｄの形成では、ソース電極１７ｓ及びドレイン電極１７ｄを形成する領域を開口するレジストパターンを形成し、Ｔｉ及びＡｌの蒸着を行い、その後、レジストパターン上に付着したＴｉ及びＡｌをレジストパターンごと除去する。そして、窒素雰囲気中で４００℃〜１０００℃（例えば６００℃）で熱処理を行い、オーミック接触を確立する。
【００３８】
次いで、図３Ａ（ｃ）に示すように、キャップ層１６上に、ソース電極１７ｓ及びドレイン電極１７ｄを覆うようにしてパッシベーション膜１８を形成する。パッシベーション膜１８としては、例えばプラズマＣＶＤ（chemical vapor deposition）法によりシリコン窒化膜を形成する。
【００３９】
その後、開口部１８ａを形成する予定の領域を開口するレジストパターンを形成する。続いて、レジストパターンを用いたエッチングを行うことにより、図３Ｂ（ｄ）に示すように、パッシベーション膜１８に開口部１８ａを形成する。次いで、パッシベーション膜１８上に、開口部１８ａを介してキャップ層１６と接するゲート電極１７ｇをリフトオフ法により形成する。ゲート電極１７ｇの形成では、開口部１８ａを形成する際に用いたレジストパターンを除去した後、ゲート電極１７ｇを形成する領域を開口する新たなレジストパターンを形成し、Ｎｉ及びＡｕの蒸着を行い、その後、レジストパターン上に付着したＮｉ及びＡｕをレジストパターンごと除去する。
【００４０】
その後、図３Ｂ（ｅ）に示すように、パッシベーション膜１８上に、ゲート電極１７ｇを覆うようにしてパッシベーション膜１９を形成する。パッシベーション膜１９としては、例えばプラズマＣＶＤ法によりシリコン窒化膜を形成する。
【００４１】
続いて、複数のゲート電極１７ｇを共通接続するゲート配線２５ｇ、複数のソース電極１７ｓを共通接続するソース配線２５ｓ、及び複数のドレイン電極１７ｄを共通接続するドレイン配線２５ｄ等を形成する（図２（ｂ）参照）。このようにして、図２に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００４２】
この製造方法では、核形成層１２の形成の際に、初期層１２ａとしてＡｌ層を形成し、その後にコア層１２ｂとしてＡｌＮ層を形成している。従って、ピットの少ない初期層１２ａを形成することができ、その上に形成するコア層１２ｂにおけるピットの発生を抑制し、平坦なコア層１２ｂを形成することができる。同様に、電子走行層１４の形成の際に、初期層１４ａとしてＧａ層を形成し、その上にコア層１４ｂとしてＧａＮ層を形成している。従って、ピットの少ない初期層１４ａを形成することができ、その上に形成するコア層１４ｂにおけるピットの発生を抑制し、平坦なコア層１４ｂを形成することができる。このため、より高い電子の移動度を得ることが可能となる。また、バッファ層１３の形成の際には、初期層１３ａとしてＡｌ0.3Ｇａ0.7層を形成し、その上にコア層１３ｂとしてＡｌ0.3Ｇａ0.7Ｎ層を形成している。また、初期層１３ｃとしてＡｌ0.7Ｇａ0.3層を形成し、その上にコア層１３ｄとしてＡｌ0.7Ｇａ0.3Ｎ層を形成している。従って、ピットの少ない初期層１３ａ及び１３ｃを形成することができ、平坦なコア層１３ｂ及び１３ｄを形成することができる。
【００４３】
なお、図４に示すように、キャップ層１６に、ソース電極１７ｓ及びドレイン電極１７ｄ用の開口部を儲け、ソース電極１７ｓ及びドレイン電極１７ｄをｎ−ＡｌＧａＮ層１５ｂに接するようにして形成してもよい。この場合、開口部の深さに関し、キャップ層１６の一部を残してもよく、また、ｎ−ＡｌＧａＮ層１５ｂの一部を除去してもよい。つまり、開口部の深さがキャップ層１６の厚さと一致している必要はない。
【００４４】
また、抵抗体及びキャパシタ等をも基板１１上に実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。
【００４５】
これらの実施形態に係るＧａＮ系ＨＥＭＴは、例えば高出力増幅器として用いることができる。図５に、高出力増幅器の外観の例を示す。この例では、ソース電極に接続されたソース端子８１ｓがパッケージの表面に設けられている。また、ゲート電極に接続されたゲート端子８１ｇ、及びドレイン電極に接続されたドレイン端子８１ｄがパッケージの側面から延出している。
【００４６】
また、これらの実施形態に係るＧａＮ系ＨＥＭＴは、例えば電源装置に用いることもできる。図６（ａ）は、ＰＦＣ（power factor correction）回路を示す図であり、図６（ｂ）は、図６（ａ）に示すＰＦＣ回路を含むサーバ電源（電源装置）を示す図である。
【００４７】
図６（ａ）に示すように、ＰＦＣ回路９０には、交流電源（ＡＣ）が接続されるダイオードブリッジ９１に接続されたコンデンサ９２が設けられている。コンデンサ９２の一端子にはチョークコイル９３の一端子が接続され、チョークコイル９３の他端子には、スイッチ素子９４の一端子及びダイオード９６のアノードが接続されている。スイッチ素子９４は上記の実施形態におけるＨＥＭＴに相当し、当該一端子はＨＥＭＴのドレイン電極に相当する。また、スイッチ素子９４の他端子はＨＥＭＴのソース電極に相当する。ダイオード９６のカソードにはコンデンサ９５の一端子が接続されている。コンデンサ９２の他端子、スイッチ素子９４の当該他端子、及びコンデンサ９５の他端子が接地される。そして、コンデンサ９５の両端子間から直流電源（ＤＣ）が取り出される。
【００４８】
そして、図６（ｂ）に示すように、ＰＦＣ回路９０は、サーバ電源１００等に組み込まれて用いられる。
【００４９】
このようなサーバ電源１００と同様の、より高速動作が可能な電源装置を構築することも可能である。また、スイッチ素子９４と同様のスイッチ素子は、スイッチ電源又は電子機器に用いることができる。更に、これらの半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。
【００５０】
いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
【００５１】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
【００５２】
また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。例えば、核形成層の初期層として、Ｇａ層又はＡｌＧａ層を形成し、コア層として、ＧａＮ層又はＡｌＧａＮ層を形成してもよい。また、電子走行層の初期層として、Ａｌ層又はＡｌＧａ層を形成し、コア層として、ＡｌＮ層又はＡｌＧａＮ層を形成してもよい。更に、バッファ層の初期層として、Ａｌ層又はＧａ層を形成し、コア層として、ＡｌＮ層又はＧａＮ層を形成してもよい。
【００５３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５４】
（付記１）
基材と、
前記基材の上方に形成された初期層と、
前記初期層上に形成され、III−V族化合物半導体を含むコア層と、
を有し、
前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層が形成されていることを特徴とする化合物半導体装置。
【００５５】
（付記２）
前記基材として基板が用いられ、
前記初期層及び前記コア層が、前記基板上の核形成層として設けられていることを特徴とする付記１に記載の化合物半導体装置。
【００５６】
（付記３）
前記初期層としてＡｌ層が形成され、
前記コア層としてＡｌＮ層が形成されていることを特徴とする付記２に記載の化合物半導体装置。
【００５７】
（付記４）
前記初期層及び前記コア層が、トランジスタの電子走行層として設けられていることを特徴とする付記１に記載の化合物半導体装置。
【００５８】
（付記５）
前記初期層としてＧａ層が形成され、
前記コア層としてＧａＮ層が形成されていることを特徴とする付記４に記載の化合物半導体装置。
【００５９】
（付記６）
基板と、
前記基板上方に形成された核形成層と、
前記核形成層上方に形成されたバッファ層と、
前記バッファ層上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
を有し、
前記核形成層又は前記電子走行層の少なくとも一方は、
初期層と、
前記初期層上に形成され、III−V族化合物半導体を含むコア層と、
を有し、
前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層が形成されていることを特徴とする化合物半導体装置。
【００６０】
（付記７）
前記初期層としてＡｌ層、Ｇａ層又はＡｌＧａ層が形成され、
前記コア層としてＡｌＮ層、ＧａＮ層又はＡｌＧａＮ層が形成されていることを特徴とする付記６に記載の化合物半導体装置。
【００６１】
（付記８）
前記バッファ層は、
第２の初期層と、
前記第２の初期層上に形成され、III−V族化合物半導体を含む第２のコア層と、
を有し、
前記第２の初期層として、前記第２のコア層に含まれるIII-V族化合物半導体のIII族原子の層が形成されていることを特徴とする付記６又は７に記載の化合物半導体装置。
【００６２】
（付記９）
前記基板は、Ｓｉ基板、ＳｉＣ基板又はサファイア基板であることを特徴とする付記６乃至８のいずれか１項に記載の化合物半導体装置。
【００６３】
（付記１０）
付記１乃至９のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【００６４】
（付記１１）
付記１乃至９のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【００６５】
（付記１２）
基材の上方に初期層を形成する工程と、
前記初期層上に、III−V族化合物半導体を含むコア層を形成する工程と、
を有し、
前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層を形成することを特徴とする化合物半導体装置の製造方法。
【００６６】
（付記１３）
前記基材として基板を用い、
前記基板上の核形成層として、前記初期層及び前記コア層を形成することを特徴とする付記１２に記載の化合物半導体装置の製造方法。
【００６７】
（付記１４）
前記初期層としてＡｌ層を形成し、
前記コア層としてＡｌＮ層を形成することを特徴とする付記１３に記載の化合物半導体装置の製造方法。
【００６８】
（付記１５）
前記初期層及び前記コア層を、トランジスタの電子走行層として形成することを特徴とする付記１２に記載の化合物半導体装置の製造方法。
【００６９】
（付記１６）
前記初期層としてＧａ層を形成し、
前記コア層としてＧａＮ層を形成することを特徴とする付記１５に記載の化合物半導体装置の製造方法。
【００７０】
（付記１７）
基板上方に核形成層を形成する工程と、
前記核形成層上方にバッファ層を形成する工程と、
前記バッファ層上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
を有し、
前記核形成層を形成する工程、又は前記電子走行層を形成する工程の少なくとも一方は、
初期層を形成する工程と、
前記初期層上に、III−V族化合物半導体を含むコア層を形成する工程と、
を有し、
前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層を形成することを特徴とする化合物半導体装置の製造方法。
【００７１】
（付記１８）
前記初期層としてＡｌ層、Ｇａ層又はＡｌＧａ層を形成し、
前記コア層としてＡｌＮ層、ＧａＮ層又はＡｌＧａＮ層を形成することを特徴とする付記１７に記載の化合物半導体装置の製造方法。
【００７２】
（付記１９）
前記バッファ層を形成する工程は、
第２の初期層を形成する工程と、
前記第２の初期層上に、III−V族化合物半導体を含む第２のコア層を形成する工程と、
を有し、
前記第２の初期層として、前記第２のコア層に含まれるIII-V族化合物半導体のIII族原子の層を形成することを特徴とする付記１７又は１８に記載の化合物半導体装置の製造方法。
【００７３】
（付記２０）
前記基板として、Ｓｉ基板、ＳｉＣ基板又はサファイア基板を用いることを特徴とする付記１７乃至１９のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００７４】
１：基材
２：初期層
３：コア層
１１：基板
１２：核形成層
１２ａ：初期層
１２ｂ：コア層
１３：バッファ層
１３ａ、１３ｃ：初期層
１３ｂ、１３ｄ：コア層
１４：電子走行層
１４ａ：初期層
１４ｂ：コア層
１５：電子供給層
１５ａ：ｉ−ＡｌＧａＮ層
１５ｂ：ｎ−ＡｌＧａＮ層
１６：キャップ層
１７ｇ：ゲート電極
１７ｓ：ソース電極
１７ｄ：ドレイン電極
【特許請求の範囲】
【請求項１】
基材と、
前記基材の上方に形成された初期層と、
前記初期層上に形成され、III−V族化合物半導体を含むコア層と、
を有し、
前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層が形成されていることを特徴とする化合物半導体装置。
【請求項２】
前記基材として基板が用いられ、
前記初期層及び前記コア層が、前記基板上の核形成層として設けられていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記初期層及び前記コア層が、トランジスタの電子走行層として設けられていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
基板と、
前記基板上方に形成された核形成層と、
前記核形成層上方に形成されたバッファ層と、
前記バッファ層上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
を有し、
前記核形成層又は前記電子走行層の少なくとも一方は、
初期層と、
前記初期層上に形成され、III−V族化合物半導体を含むコア層と、
を有し、
前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層が形成されていることを特徴とする化合物半導体装置。
【請求項５】
前記初期層としてＡｌ層、Ｇａ層又はＡｌＧａ層が形成され、
前記コア層としてＡｌＮ層、ＧａＮ層又はＡｌＧａＮ層が形成されていることを特徴とする請求項４に記載の化合物半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項７】
請求項１乃至５のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【請求項８】
基材の上方に初期層を形成する工程と、
前記初期層上に、III−V族化合物半導体を含むコア層を形成する工程と、
を有し、
前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層を形成することを特徴とする化合物半導体装置の製造方法。
【請求項９】
基板上方に核形成層を形成する工程と、
前記核形成層上方にバッファ層を形成する工程と、
前記バッファ層上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
を有し、
前記核形成層を形成する工程、又は前記電子走行層を形成する工程の少なくとも一方は、
初期層を形成する工程と、
前記初期層上に、III−V族化合物半導体を含むコア層を形成する工程と、
を有し、
前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層を形成することを特徴とする化合物半導体装置の製造方法。
【請求項１０】
前記初期層としてＡｌ層、Ｇａ層又はＡｌＧａ層を形成し、
前記コア層としてＡｌＮ層、ＧａＮ層又はＡｌＧａＮ層を形成することを特徴とする請求項９に記載の化合物半導体装置の製造方法。
【請求項１】
基材と、
前記基材の上方に形成された初期層と、
前記初期層上に形成され、III−V族化合物半導体を含むコア層と、
を有し、
前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層が形成されていることを特徴とする化合物半導体装置。
【請求項２】
前記基材として基板が用いられ、
前記初期層及び前記コア層が、前記基板上の核形成層として設けられていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記初期層及び前記コア層が、トランジスタの電子走行層として設けられていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
基板と、
前記基板上方に形成された核形成層と、
前記核形成層上方に形成されたバッファ層と、
前記バッファ層上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
を有し、
前記核形成層又は前記電子走行層の少なくとも一方は、
初期層と、
前記初期層上に形成され、III−V族化合物半導体を含むコア層と、
を有し、
前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層が形成されていることを特徴とする化合物半導体装置。
【請求項５】
前記初期層としてＡｌ層、Ｇａ層又はＡｌＧａ層が形成され、
前記コア層としてＡｌＮ層、ＧａＮ層又はＡｌＧａＮ層が形成されていることを特徴とする請求項４に記載の化合物半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項７】
請求項１乃至５のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【請求項８】
基材の上方に初期層を形成する工程と、
前記初期層上に、III−V族化合物半導体を含むコア層を形成する工程と、
を有し、
前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層を形成することを特徴とする化合物半導体装置の製造方法。
【請求項９】
基板上方に核形成層を形成する工程と、
前記核形成層上方にバッファ層を形成する工程と、
前記バッファ層上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
を有し、
前記核形成層を形成する工程、又は前記電子走行層を形成する工程の少なくとも一方は、
初期層を形成する工程と、
前記初期層上に、III−V族化合物半導体を含むコア層を形成する工程と、
を有し、
前記初期層として、前記コア層に含まれるIII-V族化合物半導体のIII族原子の層を形成することを特徴とする化合物半導体装置の製造方法。
【請求項１０】
前記初期層としてＡｌ層、Ｇａ層又はＡｌＧａ層を形成し、
前記コア層としてＡｌＮ層、ＧａＮ層又はＡｌＧａＮ層を形成することを特徴とする請求項９に記載の化合物半導体装置の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１１９５８１（Ｐ２０１２−１１９５８１Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１０−２６９６６３（Ｐ２０１０−２６９６６３）
【出願日】平成２２年１２月２日（２０１０．１２．２）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２２年１２月２日（２０１０．１２．２）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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