半導体装置および半導体装置の駆動方法
【課題】複数の出力トランジスタが並列接続された構成を備え、出力トランジスタを含む各電流経路間で分担電流を高精度に均一に揃えることができる半導体装置、および当該半導体装置の駆動方法を提供する。
【解決手段】互いに並列に接続された複数の出力トランジスタを備える半導体装置であって、出力トランジスタごとに設けられ第１の制御信号を供給する駆動回路と、第１の制御信号に含める出力トランジスタのコンダクタンスの情報を有するデータを記憶するメモリと、メモリにデータを入力するための第１の外部入力端子と、各駆動回路に出力トランジスタを１つずつ入れ替わり導通させる第２の制御信号を入力するための第２の外部入力端子とを備え、各駆動回路は、メモリに記憶されている駆動対象の出力トランジスタについてのデータを読み出して、コンダクタンスの情報を含む第１の制御信号を生成する。
【解決手段】互いに並列に接続された複数の出力トランジスタを備える半導体装置であって、出力トランジスタごとに設けられ第１の制御信号を供給する駆動回路と、第１の制御信号に含める出力トランジスタのコンダクタンスの情報を有するデータを記憶するメモリと、メモリにデータを入力するための第１の外部入力端子と、各駆動回路に出力トランジスタを１つずつ入れ替わり導通させる第２の制御信号を入力するための第２の外部入力端子とを備え、各駆動回路は、メモリに記憶されている駆動対象の出力トランジスタについてのデータを読み出して、コンダクタンスの情報を含む第１の制御信号を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力トランジスタを備える半導体装置に係り、特に当該出力トランジスタにおける電流集中を緩和する技術に関する。
【背景技術】
【０００２】
パワーエレクトロニクス素子を用いたモータ制御、電力潮流制御、電源制御等の大電流を扱う制御が広く行われている。パワートランジスタとして使用される、ＤＭＯＳ（Double-Diffused MOSFET）やＬＤＭＯＳ（Laterally Double-Diffused MOSFET）等のＭＯＳトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）といったパワー素子は、インテリジェントパワーＩＣ等の出力トランジスタとしてＯＮ／ＯＦＦ制御され、接続された負荷を駆動する。
【０００３】
半導体素子は、電流の集中を主要因として破壊されやすい性質を有している。上述の出力トランジスタは大電流が流れる素子サイズの大きなトランジスタであるため、素子中を電流が不均一に流れやすく、破壊されやすい。そこで、例えば特許文献１に開示された技術のように、出力トランジスタを複数のトランジスタの並列接続からなるように構成し、各電流経路に別々のボンディングパッドを設けて外部接続用の端子とワイヤボンディングを行うことが考えられている。これにより、各トランジスタへの電流ルートを明確にして電流集中を避けるようにしている。
【０００４】
図６に、電流経路ごとにボンディングパッドが設けられた半導体装置１００の概念構成を示す。
半導体装置１００は例えばＩＣモジュールの形態をなしており、ＩＣチップ１００ａ、パッケージ１００ｂ、ボンディングワイヤＷ１１・Ｗ１２・Ｗ２１・Ｗ２２、および、端子ＬＴ１・ＬＴ２を備えている。さらに、ＩＣチップ１００ａは、第１出力トランジスタＱ１、第２出力トランジスタＱ２、駆動回路Ｄ１００、および、ボンディングパッドＰ１１・Ｐ１２・Ｐ２１・Ｐ２２を備えている。
【０００５】
第１出力トランジスタＱ１および第２出力トランジスタＱ２はそれぞれＮチャネル型のＭＯＳトランジスタからなり、端子ＬＴ１と端子ＬＴ２との間に互いに並列に接続されている。第１出力トランジスタＱ１のドレインはボンディングパッドＰ１１に接続されている。第１出力トランジスタＱ１のソースはボンディングパッドＰ１２に接続されている。第２出力トランジスタＱ２のドレインはボンディングパッドＰ２１に接続されている。第２出力トランジスタＱ２のソースはボンディングパッドＰ２２に接続されている。
【０００６】
ボンディングパッドＰ１１と端子ＬＴ１とはボンディングワイヤＷ１１によってワイヤボンディングされている。ボンディングパッドＰ１２と端子ＬＴ２とはボンディングワイヤＷ１２によってワイヤボンディングされている。ボンディングパッドＰ２１と端子ＬＴ１とはボンディングワイヤＷ２１によってワイヤボンディングされている。ボンディングパッドＰ２２と端子ＬＴ２とはボンディングワイヤＷ２２によってワイヤボンディングされている。
【０００７】
駆動回路Ｄ１００は第１出力トランジスタＱ１および第２出力トランジスタＱ２を駆動する。第１出力トランジスタＱ１および第２出力トランジスタＱ２は駆動回路Ｄ１００によって同時にＯＮ状態またはＯＦＦ状態にされる。これにより、第１出力トランジスタＱ１と第２出力トランジスタＱ２とは、半導体装置１００の出力電流を分担する。第１出力トランジスタＱ１には電流Ｉ１が流れ、第２出力トランジスタＱ２には電流Ｉ２が流れる。電流Ｉ１＋Ｉ２は、例えば端子ＬＴ１と端子ＬＴ２との間に接続された誘導性負荷Ｌに供給される。誘導性負荷Ｌは電源Ｅと端子ＬＴ１との間に接続されている。端子ＬＴ２は接地されている。このように、半導体装置１００は、誘導性負荷Ｌの電流を制御する。
【０００８】
上記半導体装置１００は、図７に示されるように、１つの出力トランジスタＱを有する１つの電流経路に電流Ｉを流す半導体装置１００’における電流集中を緩和した構成に相当する。半導体装置１００’は、図６から、ＩＣチップ１００ａがＩＣチップ１００ａ’に、パッケージ１００ｂがパッケージ１００ｂ’に、２つの出力トランジスタである第１および第２出力トランジスタＱ１・Ｑ２が１つの出力トランジスタＱに、駆動回路Ｄ１００が駆動回路Ｄ１００’に、２つのボンディングパッドＰ１１・Ｐ２１が１つのボンディングパッドＰ１に、２つのボンディングパッドＰ１２・Ｐ２２が１つのボンディングパッドＰ２に、２つのボンディングワイヤＷ１１・Ｗ２１が１つのボンディングワイヤＷ１に、２つのボンディングワイヤＷ２１・Ｗ２２が１つのボンディングワイヤＷ２に、それぞれ置き換えられた構成を備えている。
【０００９】
出力トランジスタＱのドレインはボンディングパッドＰ１に接続されており、ボンディングパッドＰ１はボンディングワイヤＷ１によって端子ＬＴ１とワイヤボンディングされている。出力トランジスタＱのソースはボンディングパッドＰ２に接続されており、ボンディングパッドＰ２はボンディングワイヤＷ２によって端子ＬＴ２とワイヤボンディングされている。トランジスタＱは駆動回路Ｄ１００’によって駆動される。出力トランジスタＱは、一般には、同一基板上に作り込まれた多数のセルが互いに並列に接続された構成である。互いに接続された各セルのドレインが１つのボンディングパッドＰ１に接続され、互いに接続された各セルのソースが１つのボンディングパッドＰ２に接続される。ボンディングパッドＰ１と端子ＬＴ１とを接続するボンディングワイヤＷ１、および、ボンディングパッドＰ２と端子ＬＴ２とを接続するボンディングワイヤＷ２は、それぞれ複数の並列のボンディングワイヤからなる場合もある。
【００１０】
これに対して、図６の半導体装置１００では、第１出力トランジスタＱ１がある複数のセルの並列接続からなり、第２出力トランジスタＱ２がまたある複数のセルの並列接続からなる。第１出力トランジスタＱ１を構成するセルの各ドレインが互いに接続されてボンディングパッドＰ１１に接続され、第１出力トランジスタＱ１を構成するセルの各ソースが互いに接続されてボンディングパッドＰ１２に接続される。第２出力トランジスタＱ２を構成するセルの各ドレインが互いに接続されてボンディングパッドＰ２１に接続され、第２出力トランジスタＱ２を構成するセルの各ソースが互いに接続されてボンディングパッドＰ２２に接続される。このように、半導体装置１００では、セルが複数のグループに分割され、並列接続された複数のセルからなる１つのグループが１つの出力トランジスタを構成する。そして、グループごとに設けられたボンディングパッドがグループごとに設けられたボンディングワイヤを介して各グループに共通の出力端子である端子ＬＴ１・ＬＴ２に接続されることで、複数の出力トランジスタが並列接続された構成となっている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−１１２８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図６に示したような複数の出力トランジスタが並列接続された構成においては、各電流経路が電流を均一に分担するのが望ましい。しかしながら、各電流経路の抵抗値を予め均一になるように設計したとしても、製造上の抵抗値のばらつきがあるために、実際の抵抗値を電流経路どうしで同等にすることは困難である。
【００１３】
また、各電流経路の抵抗値を設計するにしても、ボンディングワイヤの抵抗、電極となるバスの抵抗、および、トランジスタ素子の抵抗のいずれも、単純なモデル化が難しいため、電流経路の抵抗値を正確に見積もることができない。例えば、ボンディング抵抗は、ボンディングにより作られる合金層の接合部分の抵抗値は簡単に推定することができない。バスの抵抗は、ボンディング箇所からの電流の流れ方によって抵抗値が異なるため、簡単に推定することができない。また、トランジスタ素子の一部分のみを分離して抵抗値を推定することは容易ではない。
【００１４】
このように、複数の出力トランジスタが並列接続された構成を備える従来の半導体装置には、出力トランジスタを含む各電流経路間で分担電流を高精度に均一に揃えることが困難であるという問題があった。
【００１５】
本発明は、上記課題を解決するものであり、複数の出力トランジスタが並列接続された構成を備え、出力トランジスタを含む各電流経路間で分担電流を高精度に均一に揃えることができる半導体装置、および当該半導体装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の第１の局面は、互いに並列に接続された複数の出力トランジスタを備える半導体装置であって、前記出力トランジスタごとに設けられ、前記出力トランジスタの導通遮断の制御端子に導通または遮断を指示する第１の制御信号を供給することにより前記出力トランジスタを駆動する駆動回路と、前記出力トランジスタを導通させる前記第１の制御信号に含める前記出力トランジスタのコンダクタンスの情報を有するデータを記憶するメモリと、前記メモリに前記データを入力するための、１つ以上の第１の外部入力端子と、各前記駆動回路に前記出力トランジスタを１つずつ入れ替わり導通させる第２の制御信号を入力するための、１つ以上の第２の外部入力端子とを備え、各前記駆動回路は、前記メモリに記憶されている駆動対象の前記出力トランジスタについての前記データを読み出して、前記コンダクタンスの情報を含む前記第１の制御信号を生成する。
【００１７】
本発明の第２の局面は、互いに並列に接続された複数の出力トランジスタを備える半導体装置であって、前記出力トランジスタごとに設けられ、前記出力トランジスタの導通遮断の制御端子に導通または遮断を指示する第１の制御信号を供給することにより前記出力トランジスタを駆動する駆動回路と、前記出力トランジスタごとに設けられ、前記出力トランジスタの出力電流値を検出する電流モニタと、各前記電流モニタの前記出力電流値の検出結果を互いに比較し、各前記出力トランジスタ間で前記出力電流値が予め定めた均一度から外れている場合は、前記出力電流値がより均一に近づくように、各前記駆動回路に、駆動対象の前記出力トランジスタを導通させる前記第１の制御信号に含める前記出力トランジスタのコンダクタンスの情報を指示する第２の制御信号を、前記出力トランジスタごとに生成して供給する制御回路とを備え、各前記駆動回路は、前記制御回路から供給される前記第２の制御信号に従った前記コンダクタンスの情報を含むように、前記第１の制御信号を生成する。
【００１８】
本発明の第３の局面は、上記第１の局面または上記第２の局面において、前記出力トランジスタはＭＯＳトランジスタであり、前記第１の制御信号は前記ＭＯＳトランジスタのゲート電圧であり、前記コンダクタンスの情報は前記ゲート電圧の大きさである。
【００１９】
本発明の第４の局面は、上記第１の局面から上記第３の局面までのいずれか１つにおいて、前記複数の前記出力トランジスタは、前記出力トランジスタごとに設けられたボンディングパッドと、前記複数の前記出力トランジスタに共通の出力端子との間でワイヤボンディングされていることにより、互いに並列に接続されている。
【００２０】
本発明の第５の局面は、上記第１の局面の半導体装置を駆動する半導体装置の駆動方法であって、前記第１の外部入力端子から前記データが入力されると、前記データを前記メモリに記憶させる第１のステップと、前記第１のステップの後に前記第２の外部入力端子から前記第２の制御信号が入力されると、各前記駆動回路に、駆動対象の前記出力トランジスタについて前記メモリに記憶された前記データを読み出させて、前記コンダクタンスの情報を含むとともに前記出力トランジスタを１つずつ入れ替わり導通させるように前記第１の制御信号を生成させる第２のステップとを有し、前記第２のステップの後に、前記第１の外部入力端子を介して前記データが入力される限り、前記第１のステップと前記第２のステップとを繰り返す。
【００２１】
本発明の第６の局面は、上記第５の局面において、前記第２のステップの後に前記第１のステップが実行される場合に、前記第２のステップの後に実行される前記第１のステップにおける、前記第１の外部入力端子から入力される前記データは、直前の前記第２のステップにおける各前記出力トランジスタの導通時に、前記複数の前記出力トランジスタの並列接続回路を構成する複数の電流経路のうち、導通した前記出力トランジスタを含む前記電流経路の抵抗値を測定して得られた結果から、複数の各前記電流経路の抵抗値が各前記電流経路間でより均一に近づくような前記コンダクタンスの情報を有するように変更された前記データである。
【発明の効果】
【００２２】
上記第１の局面によれば、メモリに、各出力トランジスタの第１の制御信号に含めるコンダクタンスの情報を有するデータを記憶させておくことにより、駆動回路は、メモリに記憶されたデータに基づいたコンダクタンスの情報を含む第１の制御信号を生成する。従って、データの情報に含める当該コンダクタンスを調整しておくことにより、各出力トランジスタを含む異なる電流経路間で抵抗値を均一に揃えることができる。抵抗値が均一に揃うと、各電流経路の電流分担が高精度に均一になり、電流の集中を安定に緩和して半導体素子を破壊やストレスから保護することができる。
以上により、複数の出力トランジスタが並列接続された構成を備え、出力トランジスタを含む各電流経路間で分担電流を高精度に均一に揃えることができる半導体装置を提供することができる。
【００２３】
上記第２の局面によれば、各出力トランジスタが通常動作を行っている最中に、電流モニタによる各出力トランジスタの出力電流値の検出結果に基づいて、コンダクタンスの情報を含む第１の制御信号を調整することにより、出力トランジスタ間で出力電流値を均一に揃えることができる。出力トランジスタを含む各電流経路の電流分担が均一になるため、電流の集中を安定に回避して半導体素子を破壊から保護することができる。
以上により、複数の出力トランジスタが並列接続された構成を備え、出力トランジスタを含む各電流経路間で分担電流を高精度に均一に揃えることができる半導体装置を提供することができる。
【００２４】
上記第３の局面によれば、ＭＯＳトランジスタはゲート電圧の大きさを調整するだけでコンダクタンスを調整することができるため、各出力トランジスタを含む異なる電流経路の抵抗値を容易に均一に揃えることができる。
【００２５】
上記第４の局面によれば、出力トランジスタの抵抗値に、ボンディングワイヤの抵抗値およびボンディングパッドの接触抵抗等が加わった電流経路の抵抗値のばらつきに対して、電流経路間で容易に抵抗値を均一に揃えることができる。
【００２６】
上記第５の局面によれば、第１のステップでメモリにデータが記憶されると、第２のステップで駆動回路が出力トランジスタを入れ替わり導通させるので、導通した出力トランジスタを含む電流経路の抵抗値を測定することができる。これにより、電流経路間で抵抗値の比較を行うことができる。
【００２７】
上記第６の局面によれば、電流経路間で抵抗値を比較した結果に基づき、抵抗値が均一に揃うようにメモリのデータを更新することにより、電流経路間で抵抗値を容易に均一に揃えることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態を示すものであり、半導体装置の構成を示す回路ブロック図
【図２】図１の半導体装置が利用する動作領域を説明する特性図
【図３】図１の半導体装置において電流経路の抵抗値の測定およびゲート電圧の調整を説明する回路ブロック図
【図４】図３の構成における半導体装置の動作を説明するフローチャート
【図５】本発明の他の実施形態を示すものであり、半導体装置の構成を示す回路ブロック図
【図６】従来技術を示すものであり、複数の出力トランジスタを備える半導体装置の構成を示す回路ブロック図
【図７】従来技術を示すものであり、１つの出力トランジスタを備える半導体装置の構成を示す回路ブロック図
【発明を実施するための形態】
【００２９】
〔第１の実施形態〕
本発明の実施形態について図１ないし図４を用いて説明すれば以下の通りである。
【００３０】
図１に、本実施形態に係る半導体装置１の構成を示す。
半導体装置１は例えばＩＣモジュールの形態をなしており、ＩＣチップ１ａ、パッケージ１ｂ、ボンディングワイヤＷ１１・Ｗ１２・Ｗ２１・Ｗ２２、および端子ＬＴ１・ＬＴ２・ＬＴ３・ＬＴ４を備えている。さらに、ＩＣチップ１ａは、第１出力トランジスタ（出力トランジスタ）Ｑ１、第２出力トランジスタ（出力トランジスタ）Ｑ２、駆動回路Ｄ１・Ｄ２、メモリＭ、および、ボンディングパッドＰ１１・Ｐ１２・Ｐ２１・Ｐ２２を備えている。半導体装置１は、図６に示した、１つの出力トランジスタＱを有する１つの電流経路に電流Ｉを流す半導体装置１００’において問題となる電流集中を緩和し、かつ、出力電流を複数の電流経路に均等に分担させる構成を備えている。
【００３１】
第１出力トランジスタＱ１および第２出力トランジスタＱ２はそれぞれＮチャネル型のＭＯＳトランジスタからなり、端子ＬＴ１と端子ＬＴ２との間に互いに並列に接続されている。第１出力トランジスタＱ１のドレインはボンディングパッドＰ１１に接続されている。第１出力トランジスタＱ１のソースはボンディングパッドＰ１２に接続されている。第２出力トランジスタＱ２のドレインはボンディングパッドＰ２１に接続されている。第２出力トランジスタＱ２のソースはボンディングパッドＰ２２に接続されている。
【００３２】
ボンディングパッドＰ１１と端子ＬＴ１とはボンディングワイヤＷ１１によってワイヤボンディングされている。ボンディングパッドＰ１２と端子ＬＴ２とはボンディングワイヤＷ１２によってワイヤボンディングされている。ボンディングパッドＰ２１と端子ＬＴ１とはボンディングワイヤＷ２１によってワイヤボンディングされている。ボンディングパッドＰ２２と端子ＬＴ２とはボンディングワイヤＷ２２によってワイヤボンディングされている。
【００３３】
半導体装置１では、第１出力トランジスタＱ１がある複数のセルの並列接続からなり、第２出力トランジスタＱ２がまたある複数のセルの並列接続からなる。第１出力トランジスタＱ１を構成するセルの各ドレインは互いに接続されてボンディングパッドＰ１１に接続されており、第１出力トランジスタＱ１を構成するセルの各ソースが互いに接続されてボンディングパッドＰ１２に接続されている。第２出力トランジスタＱ２を構成するセルの各ドレインは互いに接続されてボンディングパッドＰ２１に接続されており、第２出力トランジスタＱ２を構成するセルの各ソースが互いに接続されてボンディングパッドＰ２２に接続されている。
【００３４】
このように、半導体装置１では、セルが複数のグループに分割され、並列接続された複数のセルからなる１つのグループが１つの出力トランジスタを構成する。分割するグループの数は、半導体装置１の全出力電流の大きさに応じて決定され、出力電流が大きいほど多い。各出力トランジスタの素子サイズは、グループへの分割数に反比例させるのが望ましい。例えば、分割数が２であれば、素子サイズを分割前の２分の１とする。本実施形態では、各電流経路の電流分担を均等にしたいため、各素子サイズは同じに設計される。この素子サイズが決定されることで、１グループを構成するセルの並列数も決定される。なお、各出力トランジスタが１つのセルで構成されていてもよい。
【００３５】
そして、グループごとに設けられたボンディングパッドがグループごとに設けられたボンディングワイヤを介して各グループに共通の出力端子である端子ＬＴ１・ＬＴ２に接続されることで、複数の出力トランジスタが並列接続された構成となっている。グループ間で素子分離が施されていると、電流経路どうしの干渉を抑制することができる。
【００３６】
駆動回路Ｄ１は第１出力トランジスタＱ１を駆動し、駆動回路Ｄ２は第２出力トランジスタＱ２を駆動する。駆動回路Ｄ１の出力は第１出力トランジスタＱ１のゲート（導通遮断の制御端子）に接続されている。駆動回路Ｄ２の出力は第２出力トランジスタＱ２のゲート（導通遮断の制御端子）に接続されている。駆動回路Ｄ１の出力によって、第１出力トランジスタＱ１のゲートに導通または遮断を指示するゲート電圧Ｖｇ１（第１の制御信号）が供給される。駆動回路Ｄ２の出力によって、第２出力トランジスタＱ２のゲートに導通または遮断を指示するゲート電圧Ｖｇ２（第１の制御信号）が供給される。第１出力トランジスタＱ１および第２出力トランジスタＱ２は、それぞれに対応する駆動回路によって同時にＯＮ状態またはＯＦＦ状態にされる。これにより、第１出力トランジスタＱ１と第２出力トランジスタＱ２とは、半導体装置１の出力電流を分担する。第１出力トランジスタＱ１には電流Ｉ１が流れ、第２出力トランジスタＱ２には電流Ｉ２が流れる。電流Ｉ１＋Ｉ２は、例えば端子ＬＴ１と端子ＬＴ２との間に接続された誘導性負荷Ｌに供給される。誘導性負荷Ｌは電源Ｅと端子ＬＴ１との間に接続されている。端子ＬＴ２は接地されている。このように、半導体装置１は、誘導性負荷Ｌの電流を制御する。
【００３７】
ここで、メモリＭには、第１出力トランジスタＱ１および第２出力トランジスタＱ２のそれぞれに印加するゲート電圧の情報が記憶されている。これらのゲート電圧は、後述するように、第１出力トランジスタＱ１を含む電流経路の抵抗値と、第２出力トランジスタＱ２を含む電流経路の抵抗値とが互いに等しくなるように書き替えられていく。第１出力トランジスタＱ１を含む電流経路と第２出力トランジスタＱ２を含む電流経路とは、並列接続回路を構成する端子ＬＴ１−端子ＬＴ２間の電流経路である。第１出力トランジスタＱ１を含む電流経路は、電流Ｉ１が流れる電流経路であり、端子ＬＴ１から、ボンディングワイヤＷ１１→ボンディングパッドＰ１１→第１出力トランジスタＱ１→ボンディングパッドＰ１２→ボンディングワイヤＷ１２を経て端子ＬＴ２に至る電流経路である。第２出力トランジスタＱ２を含む電流経路は、電流Ｉ２が流れる電流経路であり、端子ＬＴ１から、ボンディングワイヤＷ２１→ボンディングパッドＰ２１→第２出力トランジスタＱ２→ボンディングパッドＰ２２→ボンディングワイヤＷ２２を経て端子ＬＴ２に至る電流経路である。
【００３８】
図２に示すように、ＭＯＳトランジスタのドレイン・ソース間電圧Ｖｄｓとドレイン電流Ｉｄとの関係は、ＭＯＳトランジスタのチャネルにピンチオフが生ずる点を結んだ曲線Ｐよりも低Ｖｄｓ側に線形領域Ｔを有している。線形領域Ｔではドレイン・ソース間電圧Ｖｄｓとドレイン電流Ｉｄとがほぼ比例し、ドレイン・ソース間が一定の抵抗値すなわち一定のコンダクタンスを有するとみなせる。このコンダクタンスは印加されるゲート・ソース間電圧Ｖｇｓ（図１ではゲート電圧に等しい）が大きいほど大きい。このように、ゲート電圧の大きさは導通時のコンダクタンスの情報を含んでいる。図２の線形領域Ｔの特性を利用すると、第１出力トランジスタＱ１を含む電流経路の抵抗値と、第２出力トランジスタＱ２を含む電流経路の抵抗値とを、第１出力トランジスタＱ１および第２出力トランジスタＱ２に印加する各ゲート電圧Ｖｇ１・Ｖｇ２を調整することによって容易に均一に揃えることができる。
【００３９】
そこで、本実施形態では、図３に示すように半導体装置１に抵抗測定装置Ｘを接続して、半導体装置１を誘導性負荷Ｌの駆動に用いる前に、第１出力トランジスタＱ１および第２出力トランジスタＱ２の導通時の各コンダクタンスを調整する。抵抗測定装置Ｘは、各ゲートに印加するゲート電圧Ｖｇ１・Ｖｇ２の大きさの情報を有するデータＤｖｇを、端子（第１の外部入力端子）ＬＴ３からメモリＭに記憶させる。当該ゲート電圧の大きさの情報は前記コンダクタンスの情報に相当しており、第１出力トランジスタＱ１と第２出力トランジスタＱ２とのそれぞれに対して設定可能であるが、コンダクタンスの初期値としては両者に共通の値でもよい。
【００４０】
また、抵抗測定装置Ｘは、第１出力トランジスタＱ１および第２出力トランジスタＱ２のそれぞれのＯＮ／ＯＦＦシーケンスの情報を有する制御信号（第２の制御信号）ｓを、端子（第２の外部入力端子）ＬＴ４から駆動回路Ｄ１・Ｄ２に供給する。当該ＯＮ／ＯＦＦシーケンスは、第１出力トランジスタＱ１と第２出力トランジスタＱ２とを１つずつ入れ替わり導通状態とするシーケンスである。各出力トランジスタの導通回数は１回以上の任意でよい。
なお、抵抗測定装置Ｘに接続される端子ＬＴ３・ＬＴ４のそれぞれは、信号の送受信形態に応じて１つ以上の任意の個数だけ設けられればよい。
【００４１】
抵抗測定装置Ｘは、プローブＰＢ１を端子ＬＴ１に、プローブＰＢ２を端子ＬＴ２にそれぞれ接続された状態で、プローブＰＢ１−プローブＰＢ２間に接続された電流経路の抵抗値を測定する。このとき、端子ＬＴ１・ＬＴ２に他の負荷が接続されないようにする。そして、異なる電流経路の抵抗測定結果どうしを比較し、電流経路間で抵抗値が予め定めた均一度に収まるように、次にメモリＭに記憶させるデータＤｖｇを調整する。均一度は、例えば、抵抗値どうしの差、各抵抗値の平均値との差、あるいは抵抗値の分散が、抵抗値の大きさあるいは抵抗値の平均値に占める割合等で定義すればよい。あるいは、各抵抗値が予め定めた範囲内に収まっているか否かに基づいて均一度を判定してもよい。
【００４２】
抵抗測定装置Ｘが接続された状態における半導体装置１の動作を、図４のフローチャートを用いて説明する。
【００４３】
ステップＳ４０１では、駆動回路Ｄ１・Ｄ２のそれぞれは、制御信号ｓの指示に従い、メモリＭから駆動対象の出力トランジスタに印加すべきゲート電圧の情報を読み込んで、各出力トランジスタを入れ替わり導通させる。駆動回路Ｄ１はメモリＭからデータＤｖｇ１を読み込んで、データＤｖｇ１が有するコンダクタンスの情報を基に、ゲート電圧Ｖｇ１を生成する。駆動回路Ｄ２はメモリＭからデータＤｖｇ２を読み込んで、データＤｖｇ２が有するコンダクタンスの情報を基に、ゲート電圧Ｖｇ２を生成する。駆動回路Ｄ１・Ｄ２は、例えば、負荷の駆動時には内部の制御回路により発振回路が生成するゲートパルスの発振周期やデューティが調整される構成を有している。駆動回路Ｄ１・Ｄ２に抵抗測定装置Ｘから制御信号ｓが供給された場合には、駆動回路Ｄ１・Ｄ２は、内部の制御回路の制御に優先して抵抗測定装置Ｘから指示されたＯＮ／ＯＦＦシーケンスで動作を行う。割り込んだ動作の優先を指示する回路としては、例えば、セット信号に優先するリセット信号などの入力を持つフリップフロップ等の順序回路といった周知の回路を用いて実現可能である。データＤｖｇ１・Ｄｖｇ２の情報によるゲート電圧Ｖｇ１・Ｖｇ２の大きさの制御は、例えば、ゲート電圧Ｖｇ１・Ｖｇ２を生成するためのる電源電圧をレギュレータにより調整することにより行うことができる。抵抗測定装置Ｘは、第１出力トランジスタＱ１を含む電流経路および第２出力トランジスタＱ２を含む電流経路の各抵抗値を測定する。
【００４４】
ステップＳ４０２では、抵抗測定装置Ｘが、第１出力トランジスタＱ１を含む電流経路および第２出力トランジスタＱ２を含む電流経路の各抵抗値を比較する。各抵抗値が予め定めた均一度に収まっていれば、各抵抗値は互いに等しいとみなしてステップＳ４０４に進む。各抵抗値が予め定めた均一度から外れていればステップＳ４０３に進む。
【００４５】
ステップＳ４０３では、電流経路間で抵抗値がより均一に近づくようにゲート電圧の大きさを調整し、調整内容を含むように変更したデータＤｖｇをメモリＭに記憶させてメモリＭを更新する。メモリＭを更新するとステップＳ４０１に戻り、駆動回路Ｄ１・Ｄ２のそれぞれが、再び制御信号ｓによって入れ替わり導通するように動作する。
【００４６】
こうして、ステップＳ４０２において、電流経路間で抵抗値が予め定めた均一度に収まるまで、ステップ４０３からステップＳ４０１へ戻る処理を繰り返す。すなわち、制御信号ｓが生成された後に端子ＬＴ３を介してデータＤｖｇがメモリＭに入力される限り、さらなる制御信号ｓが生成され、各電流経路の抵抗値が測定される。ステップＳ４０２において、電流経路間で抵抗値が予め定めた均一度に収まれば、ステップＳ４０４において、それ以上のゲート電圧の更新は行わずにメモリＭに記憶されているデータＤｖｇを以って確定したゲート電圧とする。駆動回路Ｄ１・Ｄ２は、それ以降は、制御信号ｓの供給がない限り、駆動回路Ｄ１・Ｄ２内の制御回路の制御に従い、メモリＭから読み出したデータＤｖｇ１・Ｄｖｇ２が有するゲート電圧Ｖｇ１・Ｖｇ２の大きさの情報に基づいてゲート電圧Ｖｇ１・Ｖｇ２を生成する。
【００４７】
このようにＭＯＳトランジスタのゲート電圧Ｖｇ１・Ｖｇ２を調整することにより、電流経路間で抵抗値を均一に揃えることができると、特に、出力トランジスタの抵抗値に、ボンディングワイヤの抵抗値およびボンディングパッドの接触抵抗等が加わった、変動要因の多い電流経路の抵抗値のばらつきに対して、抵抗値の調整が非常に容易になるという長所がある。
【００４８】
また、本実施形態ではゲート電圧がゲート・ソース間電圧に等しいとしたが、これに限ることはない。ゲート電圧はゲート・ソース間電圧とは大きさが異なっていても、互いに基準電位が異なっているだけであって１対１に対応しているのが通常であるので、一般のゲート電圧に対して本実施形態のコンダクタンスの調整を適用することが可能である。
【００４９】
以上のように、本実施形態によれば、各出力トランジスタのゲートに印加されるゲート電圧が、電流経路間で抵抗値が均一になるように予め調整されてメモリに記憶されたデータに基づいて生成される。これにより、複数の出力トランジスタが並列接続された構成を備え、各出力トランジスタに対応した電流経路の抵抗値を容易に揃えることができる。各電流経路の抵抗値が揃うので、各電流経路の電流分担が高精度に均一になり、電流の集中を安定に緩和して半導体素子を破壊やストレスから保護することができる。
【００５０】
また、半導体装置の製造上の特性のばらつきがサンプルごとに発生したとしても、上記のゲート電圧の調整を行うことにより、サンプルごとにばらつきを補正することができる。
さらに、上記のゲート電圧の調整を行うことにより、電流経路間で分担電流を均一とするために、各系の抵抗値をシミュレーションによって詳細に設定する必要がない。
【００５１】
〔第２の実施形態〕
本発明の他の実施形態について、図５に基づいて説明すれば以下の通りである。
【００５２】
図５に、本実施形態に係る半導体装置１０の構成を示す。
半導体装置１０は例えばＩＣモジュールの形態をなしており、ＩＣチップ１０ａ、パッケージ１０ｂ、ボンディングワイヤＷ１１・Ｗ１２・Ｗ２１・Ｗ２２、および端子ＬＴ１・ＬＴ２を備えている。さらに、ＩＣチップ１０ａは、第１出力トランジスタ（出力トランジスタ）Ｑ１、第２出力トランジスタ（出力トランジスタ）Ｑ２、駆動回路Ｄ１０・Ｄ２０、電流モニタＭ１・Ｍ２、異常判定回路（制御回路）Ｈ、および、ボンディングパッドＰ１１・Ｐ１２・Ｐ２１・Ｐ２２を備えている。半導体装置１０は、図６に示した、１つの出力トランジスタＱを有する１つの電流経路に電流Ｉを流す半導体装置１００’において問題となる電流集中を緩和し、かつ、出力電流を複数の電流経路に均等に分担させる構成を備えている。
【００５３】
第１出力トランジスタＱ１および第２出力トランジスタＱ２はそれぞれＮチャネル型のＭＯＳトランジスタからなり、端子ＬＴ１と端子ＬＴ２との間に互いに並列に接続されている。第１出力トランジスタＱ１のドレインはボンディングパッドＰ１１に接続されている。第１出力トランジスタＱ１のソースはボンディングパッドＰ１２に接続されている。第２出力トランジスタＱ２のドレインはボンディングパッドＰ２１に接続されている。第２出力トランジスタＱ２のソースはボンディングパッドＰ２２に接続されている。
【００５４】
ボンディングパッドＰ１１と端子ＬＴ１とはボンディングワイヤＷ１１によってワイヤボンディングされている。ボンディングパッドＰ１２と端子ＬＴ２とはボンディングワイヤＷ１２によってワイヤボンディングされている。ボンディングパッドＰ２１と端子ＬＴ１とはボンディングワイヤＷ２１によってワイヤボンディングされている。ボンディングパッドＰ２２と端子ＬＴ２とはボンディングワイヤＷ２２によってワイヤボンディングされている。
【００５５】
このように、半導体装置１０では、セルが複数のグループに分割され、並列接続された複数のセルからなる１つのグループが１つの出力トランジスタを構成する。分割するグループの数は、半導体装置１０の全出力電流の大きさに応じて決定され、出力電流が大きいほど多い。各出力トランジスタの素子サイズは、グループへの分割数に反比例させるのが望ましい。例えば、分割数が２であれば、素子サイズを分割前の２分の１とする。本実施形態では、各電流経路の電流分担を均等にしたいため、各素子サイズは同じに設計される。この素子サイズが決定されることで、１グループを構成するセルの並列数も決定される。なお、各出力トランジスタが１つのセルで構成されていてもよい。
【００５６】
そして、グループごとに設けられたボンディングパッドがグループごとに設けられたボンディングワイヤを介して各グループに共通の出力端子である端子ＬＴ１・ＬＴ２に接続されることで、複数の出力トランジスタが並列接続された構成となっている。グループ間で素子分離が施されていると、電流経路どうしの干渉を抑制することができる。
【００５７】
駆動回路Ｄ１０は第１出力トランジスタＱ１を駆動し、駆動回路Ｄ２０は第２出力トランジスタＱ２を駆動する。駆動回路Ｄ１０の出力は第１出力トランジスタＱ１のゲート（導通遮断の制御端子）に接続されている。駆動回路Ｄ２０の出力は第２出力トランジスタＱ２のゲート（導通遮断の制御端子）に接続されている。駆動回路Ｄ１０の出力によって、第１出力トランジスタＱ１のゲートに導通または遮断を指示するゲート電圧Ｖｇ１（第１の制御信号）が供給される。駆動回路Ｄ２０の出力によって、第２出力トランジスタＱ２のゲートに導通または遮断を指示するゲート電圧Ｖｇ２（第１の制御信号）が供給される。第１出力トランジスタＱ１および第２出力トランジスタＱ２は、それぞれに対応する駆動回路によって同時にＯＮ状態またはＯＦＦ状態にされる。これにより、第１出力トランジスタＱ１と第２出力トランジスタＱ２とは、半導体装置１０の出力電流を分担する。第１出力トランジスタＱ１には電流Ｉ１が流れ、第２出力トランジスタＱ２には電流Ｉ２が流れる。電流Ｉ１＋Ｉ２は、例えば端子ＬＴ１と端子ＬＴ２との間に接続された誘導性負荷Ｌに供給される。誘導性負荷Ｌは電源Ｅと端子ＬＴ１との間に接続されている。端子ＬＴ２は接地されている。このように、半導体装置１０は、誘導性負荷Ｌの電流を制御する。
【００５８】
電流モニタＭ１は、第１出力トランジスタＱ１のドレイン−ソース間電圧を取り込み、第１出力トランジスタＱ１の出力電流である電流Ｉ１の値を検出して検出結果ｉ１を出力する。電流モニタＭ２は、第２出力トランジスタＱ２のドレイン−ソース間電圧を取り込み、第２出力トランジスタＱ２の出力電流である電流Ｉ２の値を検出して検出結果ｉ２を出力する。また、電流モニタＭ１による電流Ｉ１の値の検出と、電流モニタＭ２による電流Ｉ２の値の検出とは、電流Ｉ１および電流Ｉ２の両方が同時に流れている状態で行うことができる。
【００５９】
異常判定回路Ｈは、電流モニタＭ１から出力された検出結果ｉ１と、電流モニタＭ２から出力された検出結果ｉ２とを比較する。異常判定回路Ｈは、電流経路間で各電流値が予め定めた均一度に収まっていれば、各電流値は互いに等しいとみなして駆動回路Ｄ１０・Ｄ２０にこれまで通りの駆動を行うよう、制御信号ｓ１・ｓ２で指示する。制御信号ｓ１は駆動回路Ｄ１０に指示を与える信号であり、制御信号ｓ２は駆動回路Ｄ２０に指示を与える信号である。異常判定回路Ｈは、各電流値が予め定めた均一度から外れていれば異常であると判定し、電流経路間で電流がより均一に近づくようにゲート電圧Ｖｇ１・Ｖｇ２の大きさ、すなわち第１出力トランジスタＱ１および第２出力トランジスタＱ２の導通時のコンダクタンスを調整するよう、駆動回路Ｄ１０・Ｄ２０に制御信号ｓ１・ｓ２で指示する。制御信号ｓ１・ｓ２によるゲート電圧Ｖｇ１・Ｖｇ２の大きさの制御は、例えば、ゲート電圧Ｖｇ１・Ｖｇ２を生成するためのる電源電圧をレギュレータにより調整することにより行うことができる。第１出力トランジスタＱ１および第２出力トランジスタＱ２の導通時のコンダクタンスとゲート電圧Ｖｇ１・Ｖｇ２の大きさとの関係は第１の実施形態と同様である。均一度は、例えば、電流値どうしの差、各電流値の平均値との差、あるいは電流値の分散が、電流値の大きさあるいは電流値の平均値に占める割合等で定義すればよい。あるいは、各電流値が予め定めた範囲内に収まっているか否かに基づいて均一度を判定してもよい。
【００６０】
異常判定回路Ｈは、例えば、検出結果ｉ１と検出結果ｉ２とについての異常を判定するための、２つの値の比較を行う場合の比較回路、２つの値の差を計算する場合の減算回路、平均値を計算する回路、分散を求める場合の自乗平均を計算する回路や、異常判定後に制御信号ｓ１・ｓ２を生成するための、ゲート電圧Ｖｇ１・Ｖｇ２の大きさを所定のステップ幅で増減する回路や、ゲート電圧Ｖｇ１・Ｖｇ２の大きさをメモリに格納されたルックアップテーブルから選択して読み出す回路等といった、周知の回路で構成することができる。また、異常判定回路Ｈを、プロセッサ、メモリ等のコンピュータ構成とソフトウェアとの組合せにより実現しても構わない。
また、同チップ上で隣接して配置されたトランジスタはペア性が良く、互いに同じサイズであれば当該トランジスタは互いに同じ抵抗値となる。従って、第１出力トランジスタＱ１と第２出力トランジスタＱ２とが互いに同じサイズであることにより、両出力トランジスタは互いに同じ抵抗値となるので、両出力トランジスタのドレイン−ソース間電圧は各出力トランジスタに流れる電流に比例する。そこで、電流モニタＭ１および電流モニタＭ２をそれぞれ、取り込んだドレイン−ソース間電圧を検出結果ｉ１・ｉ２として出力する構成とするとともに、異常判定回路Ｈに、検出結果ｉ１と検出結果ｉ２とを互いに比較させることで、電流Ｉ１の大きさと電流Ｉ２の大きさとを間接的に比較させることができる。
【００６１】
以上のように、本実施形態によれば、電流モニタＭ１・Ｍ２および異常判定回路Ｈにより、電流Ｉ１・Ｉ２を常時監視する。第１出力トランジスタＱ１および第２出力トランジスタＱ２が通常動作を行っている最中に、異常判定回路Ｈが電流モニタＭ１・Ｍ２による電流検出結果に基づいてゲート電圧Ｖｇ１・Ｖｇ２を調整することにより、電流Ｉ１と電流Ｉ２とを均一に揃えることができる。各電流経路の電流分担が高精度に均一になるため、電流の集中を安定に緩和して半導体素子を破壊やストレスから保護することができる。
【００６２】
また、半導体装置の製造上の特性のばらつきがサンプルごとに発生したとしても、上記のゲート電圧の調整を行うことにより、サンプルごとにばらつきを補正することができる。
さらに、上記のゲート電圧の調整を行うことにより、電流経路間で分担電流を均一とするために、各系の抵抗値をシミュレーションによって詳細に設定する必要がない。
【００６３】
さらに、電流モニタＭ１・Ｍ２および異常判定回路Ｈにより、電流の均一化について常時フィードバック制御を行うので、素子および装置の、劣化や温度変動に対するロバスト性を向上させることができる。また、半導体装置１０は、第１出力トランジスタＱ１と第２出力トランジスタＱ２、駆動回路Ｄ１０と駆動回路Ｄ２０、といったように同一回路の冗長系を組み込んだシステムであって、これらを互いに常時監視することにより、高い信頼性で故障判定を行うことが可能となり、機能安全性を向上させることができる。
【００６４】
以上、各実施形態について述べた。
なお、互いに並列に接続される出力トランジスタは任意の複数個だけ設けられていてよい。
上記例の出力トランジスタはＰチャネル型のＭＯＳトランジスタであってもよいし、ＭＯＳトランジスタとしてはＤＭＯＳ、ＬＤＭＯＳ等、任意の構成が採用可能である。また、出力トランジスタはＩＧＢＴやバイポーラトランジスタでもよい。ＩＧＢＴを使用する場合には、ゲート電圧を調整することで出力トランジスタのコンダクタンスを調整することができる。バイポーラトランジスタを使用する場合には、ベース電流を調整することで出力トランジスタのコンダクタンスを調整することができる。また、パワー素子ではないトランジスタを出力トランジスタとして使用しても構わない。
【００６５】
上述した半導体装置によって駆動される負荷は、誘導性負荷に限らず、抵抗負荷、容量性負荷や、上記各負荷の任意の組合せからなっていてもよい。
【産業上の利用可能性】
【００６６】
本発明は、パワー素子が用いられる車載回路や電力用回路等に有効に適用可能である。
【符号の説明】
【００６７】
１、１０ 半導体装置
Ｄ１、Ｄ２ 駆動回路
Ｄ１０、Ｄ２０ 駆動回路
Ｉ１、Ｉ２ 電流
ｉ１、ｉ２ 検出結果
Ｍ メモリ
Ｑ１ 第１出力トランジスタ
Ｑ２ 第２出力トランジスタ
ＬＴ３、ＬＴ４ 端子
Ｄｖｇ データ
ｓ 制御信号
Ｖｇ１、Ｖｇ２ ゲート電圧
Ｍ１、Ｍ２ 電流モニタ
Ｈ 異常判定回路
【技術分野】
【０００１】
本発明は、出力トランジスタを備える半導体装置に係り、特に当該出力トランジスタにおける電流集中を緩和する技術に関する。
【背景技術】
【０００２】
パワーエレクトロニクス素子を用いたモータ制御、電力潮流制御、電源制御等の大電流を扱う制御が広く行われている。パワートランジスタとして使用される、ＤＭＯＳ（Double-Diffused MOSFET）やＬＤＭＯＳ（Laterally Double-Diffused MOSFET）等のＭＯＳトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）といったパワー素子は、インテリジェントパワーＩＣ等の出力トランジスタとしてＯＮ／ＯＦＦ制御され、接続された負荷を駆動する。
【０００３】
半導体素子は、電流の集中を主要因として破壊されやすい性質を有している。上述の出力トランジスタは大電流が流れる素子サイズの大きなトランジスタであるため、素子中を電流が不均一に流れやすく、破壊されやすい。そこで、例えば特許文献１に開示された技術のように、出力トランジスタを複数のトランジスタの並列接続からなるように構成し、各電流経路に別々のボンディングパッドを設けて外部接続用の端子とワイヤボンディングを行うことが考えられている。これにより、各トランジスタへの電流ルートを明確にして電流集中を避けるようにしている。
【０００４】
図６に、電流経路ごとにボンディングパッドが設けられた半導体装置１００の概念構成を示す。
半導体装置１００は例えばＩＣモジュールの形態をなしており、ＩＣチップ１００ａ、パッケージ１００ｂ、ボンディングワイヤＷ１１・Ｗ１２・Ｗ２１・Ｗ２２、および、端子ＬＴ１・ＬＴ２を備えている。さらに、ＩＣチップ１００ａは、第１出力トランジスタＱ１、第２出力トランジスタＱ２、駆動回路Ｄ１００、および、ボンディングパッドＰ１１・Ｐ１２・Ｐ２１・Ｐ２２を備えている。
【０００５】
第１出力トランジスタＱ１および第２出力トランジスタＱ２はそれぞれＮチャネル型のＭＯＳトランジスタからなり、端子ＬＴ１と端子ＬＴ２との間に互いに並列に接続されている。第１出力トランジスタＱ１のドレインはボンディングパッドＰ１１に接続されている。第１出力トランジスタＱ１のソースはボンディングパッドＰ１２に接続されている。第２出力トランジスタＱ２のドレインはボンディングパッドＰ２１に接続されている。第２出力トランジスタＱ２のソースはボンディングパッドＰ２２に接続されている。
【０００６】
ボンディングパッドＰ１１と端子ＬＴ１とはボンディングワイヤＷ１１によってワイヤボンディングされている。ボンディングパッドＰ１２と端子ＬＴ２とはボンディングワイヤＷ１２によってワイヤボンディングされている。ボンディングパッドＰ２１と端子ＬＴ１とはボンディングワイヤＷ２１によってワイヤボンディングされている。ボンディングパッドＰ２２と端子ＬＴ２とはボンディングワイヤＷ２２によってワイヤボンディングされている。
【０００７】
駆動回路Ｄ１００は第１出力トランジスタＱ１および第２出力トランジスタＱ２を駆動する。第１出力トランジスタＱ１および第２出力トランジスタＱ２は駆動回路Ｄ１００によって同時にＯＮ状態またはＯＦＦ状態にされる。これにより、第１出力トランジスタＱ１と第２出力トランジスタＱ２とは、半導体装置１００の出力電流を分担する。第１出力トランジスタＱ１には電流Ｉ１が流れ、第２出力トランジスタＱ２には電流Ｉ２が流れる。電流Ｉ１＋Ｉ２は、例えば端子ＬＴ１と端子ＬＴ２との間に接続された誘導性負荷Ｌに供給される。誘導性負荷Ｌは電源Ｅと端子ＬＴ１との間に接続されている。端子ＬＴ２は接地されている。このように、半導体装置１００は、誘導性負荷Ｌの電流を制御する。
【０００８】
上記半導体装置１００は、図７に示されるように、１つの出力トランジスタＱを有する１つの電流経路に電流Ｉを流す半導体装置１００’における電流集中を緩和した構成に相当する。半導体装置１００’は、図６から、ＩＣチップ１００ａがＩＣチップ１００ａ’に、パッケージ１００ｂがパッケージ１００ｂ’に、２つの出力トランジスタである第１および第２出力トランジスタＱ１・Ｑ２が１つの出力トランジスタＱに、駆動回路Ｄ１００が駆動回路Ｄ１００’に、２つのボンディングパッドＰ１１・Ｐ２１が１つのボンディングパッドＰ１に、２つのボンディングパッドＰ１２・Ｐ２２が１つのボンディングパッドＰ２に、２つのボンディングワイヤＷ１１・Ｗ２１が１つのボンディングワイヤＷ１に、２つのボンディングワイヤＷ２１・Ｗ２２が１つのボンディングワイヤＷ２に、それぞれ置き換えられた構成を備えている。
【０００９】
出力トランジスタＱのドレインはボンディングパッドＰ１に接続されており、ボンディングパッドＰ１はボンディングワイヤＷ１によって端子ＬＴ１とワイヤボンディングされている。出力トランジスタＱのソースはボンディングパッドＰ２に接続されており、ボンディングパッドＰ２はボンディングワイヤＷ２によって端子ＬＴ２とワイヤボンディングされている。トランジスタＱは駆動回路Ｄ１００’によって駆動される。出力トランジスタＱは、一般には、同一基板上に作り込まれた多数のセルが互いに並列に接続された構成である。互いに接続された各セルのドレインが１つのボンディングパッドＰ１に接続され、互いに接続された各セルのソースが１つのボンディングパッドＰ２に接続される。ボンディングパッドＰ１と端子ＬＴ１とを接続するボンディングワイヤＷ１、および、ボンディングパッドＰ２と端子ＬＴ２とを接続するボンディングワイヤＷ２は、それぞれ複数の並列のボンディングワイヤからなる場合もある。
【００１０】
これに対して、図６の半導体装置１００では、第１出力トランジスタＱ１がある複数のセルの並列接続からなり、第２出力トランジスタＱ２がまたある複数のセルの並列接続からなる。第１出力トランジスタＱ１を構成するセルの各ドレインが互いに接続されてボンディングパッドＰ１１に接続され、第１出力トランジスタＱ１を構成するセルの各ソースが互いに接続されてボンディングパッドＰ１２に接続される。第２出力トランジスタＱ２を構成するセルの各ドレインが互いに接続されてボンディングパッドＰ２１に接続され、第２出力トランジスタＱ２を構成するセルの各ソースが互いに接続されてボンディングパッドＰ２２に接続される。このように、半導体装置１００では、セルが複数のグループに分割され、並列接続された複数のセルからなる１つのグループが１つの出力トランジスタを構成する。そして、グループごとに設けられたボンディングパッドがグループごとに設けられたボンディングワイヤを介して各グループに共通の出力端子である端子ＬＴ１・ＬＴ２に接続されることで、複数の出力トランジスタが並列接続された構成となっている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−１１２８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図６に示したような複数の出力トランジスタが並列接続された構成においては、各電流経路が電流を均一に分担するのが望ましい。しかしながら、各電流経路の抵抗値を予め均一になるように設計したとしても、製造上の抵抗値のばらつきがあるために、実際の抵抗値を電流経路どうしで同等にすることは困難である。
【００１３】
また、各電流経路の抵抗値を設計するにしても、ボンディングワイヤの抵抗、電極となるバスの抵抗、および、トランジスタ素子の抵抗のいずれも、単純なモデル化が難しいため、電流経路の抵抗値を正確に見積もることができない。例えば、ボンディング抵抗は、ボンディングにより作られる合金層の接合部分の抵抗値は簡単に推定することができない。バスの抵抗は、ボンディング箇所からの電流の流れ方によって抵抗値が異なるため、簡単に推定することができない。また、トランジスタ素子の一部分のみを分離して抵抗値を推定することは容易ではない。
【００１４】
このように、複数の出力トランジスタが並列接続された構成を備える従来の半導体装置には、出力トランジスタを含む各電流経路間で分担電流を高精度に均一に揃えることが困難であるという問題があった。
【００１５】
本発明は、上記課題を解決するものであり、複数の出力トランジスタが並列接続された構成を備え、出力トランジスタを含む各電流経路間で分担電流を高精度に均一に揃えることができる半導体装置、および当該半導体装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の第１の局面は、互いに並列に接続された複数の出力トランジスタを備える半導体装置であって、前記出力トランジスタごとに設けられ、前記出力トランジスタの導通遮断の制御端子に導通または遮断を指示する第１の制御信号を供給することにより前記出力トランジスタを駆動する駆動回路と、前記出力トランジスタを導通させる前記第１の制御信号に含める前記出力トランジスタのコンダクタンスの情報を有するデータを記憶するメモリと、前記メモリに前記データを入力するための、１つ以上の第１の外部入力端子と、各前記駆動回路に前記出力トランジスタを１つずつ入れ替わり導通させる第２の制御信号を入力するための、１つ以上の第２の外部入力端子とを備え、各前記駆動回路は、前記メモリに記憶されている駆動対象の前記出力トランジスタについての前記データを読み出して、前記コンダクタンスの情報を含む前記第１の制御信号を生成する。
【００１７】
本発明の第２の局面は、互いに並列に接続された複数の出力トランジスタを備える半導体装置であって、前記出力トランジスタごとに設けられ、前記出力トランジスタの導通遮断の制御端子に導通または遮断を指示する第１の制御信号を供給することにより前記出力トランジスタを駆動する駆動回路と、前記出力トランジスタごとに設けられ、前記出力トランジスタの出力電流値を検出する電流モニタと、各前記電流モニタの前記出力電流値の検出結果を互いに比較し、各前記出力トランジスタ間で前記出力電流値が予め定めた均一度から外れている場合は、前記出力電流値がより均一に近づくように、各前記駆動回路に、駆動対象の前記出力トランジスタを導通させる前記第１の制御信号に含める前記出力トランジスタのコンダクタンスの情報を指示する第２の制御信号を、前記出力トランジスタごとに生成して供給する制御回路とを備え、各前記駆動回路は、前記制御回路から供給される前記第２の制御信号に従った前記コンダクタンスの情報を含むように、前記第１の制御信号を生成する。
【００１８】
本発明の第３の局面は、上記第１の局面または上記第２の局面において、前記出力トランジスタはＭＯＳトランジスタであり、前記第１の制御信号は前記ＭＯＳトランジスタのゲート電圧であり、前記コンダクタンスの情報は前記ゲート電圧の大きさである。
【００１９】
本発明の第４の局面は、上記第１の局面から上記第３の局面までのいずれか１つにおいて、前記複数の前記出力トランジスタは、前記出力トランジスタごとに設けられたボンディングパッドと、前記複数の前記出力トランジスタに共通の出力端子との間でワイヤボンディングされていることにより、互いに並列に接続されている。
【００２０】
本発明の第５の局面は、上記第１の局面の半導体装置を駆動する半導体装置の駆動方法であって、前記第１の外部入力端子から前記データが入力されると、前記データを前記メモリに記憶させる第１のステップと、前記第１のステップの後に前記第２の外部入力端子から前記第２の制御信号が入力されると、各前記駆動回路に、駆動対象の前記出力トランジスタについて前記メモリに記憶された前記データを読み出させて、前記コンダクタンスの情報を含むとともに前記出力トランジスタを１つずつ入れ替わり導通させるように前記第１の制御信号を生成させる第２のステップとを有し、前記第２のステップの後に、前記第１の外部入力端子を介して前記データが入力される限り、前記第１のステップと前記第２のステップとを繰り返す。
【００２１】
本発明の第６の局面は、上記第５の局面において、前記第２のステップの後に前記第１のステップが実行される場合に、前記第２のステップの後に実行される前記第１のステップにおける、前記第１の外部入力端子から入力される前記データは、直前の前記第２のステップにおける各前記出力トランジスタの導通時に、前記複数の前記出力トランジスタの並列接続回路を構成する複数の電流経路のうち、導通した前記出力トランジスタを含む前記電流経路の抵抗値を測定して得られた結果から、複数の各前記電流経路の抵抗値が各前記電流経路間でより均一に近づくような前記コンダクタンスの情報を有するように変更された前記データである。
【発明の効果】
【００２２】
上記第１の局面によれば、メモリに、各出力トランジスタの第１の制御信号に含めるコンダクタンスの情報を有するデータを記憶させておくことにより、駆動回路は、メモリに記憶されたデータに基づいたコンダクタンスの情報を含む第１の制御信号を生成する。従って、データの情報に含める当該コンダクタンスを調整しておくことにより、各出力トランジスタを含む異なる電流経路間で抵抗値を均一に揃えることができる。抵抗値が均一に揃うと、各電流経路の電流分担が高精度に均一になり、電流の集中を安定に緩和して半導体素子を破壊やストレスから保護することができる。
以上により、複数の出力トランジスタが並列接続された構成を備え、出力トランジスタを含む各電流経路間で分担電流を高精度に均一に揃えることができる半導体装置を提供することができる。
【００２３】
上記第２の局面によれば、各出力トランジスタが通常動作を行っている最中に、電流モニタによる各出力トランジスタの出力電流値の検出結果に基づいて、コンダクタンスの情報を含む第１の制御信号を調整することにより、出力トランジスタ間で出力電流値を均一に揃えることができる。出力トランジスタを含む各電流経路の電流分担が均一になるため、電流の集中を安定に回避して半導体素子を破壊から保護することができる。
以上により、複数の出力トランジスタが並列接続された構成を備え、出力トランジスタを含む各電流経路間で分担電流を高精度に均一に揃えることができる半導体装置を提供することができる。
【００２４】
上記第３の局面によれば、ＭＯＳトランジスタはゲート電圧の大きさを調整するだけでコンダクタンスを調整することができるため、各出力トランジスタを含む異なる電流経路の抵抗値を容易に均一に揃えることができる。
【００２５】
上記第４の局面によれば、出力トランジスタの抵抗値に、ボンディングワイヤの抵抗値およびボンディングパッドの接触抵抗等が加わった電流経路の抵抗値のばらつきに対して、電流経路間で容易に抵抗値を均一に揃えることができる。
【００２６】
上記第５の局面によれば、第１のステップでメモリにデータが記憶されると、第２のステップで駆動回路が出力トランジスタを入れ替わり導通させるので、導通した出力トランジスタを含む電流経路の抵抗値を測定することができる。これにより、電流経路間で抵抗値の比較を行うことができる。
【００２７】
上記第６の局面によれば、電流経路間で抵抗値を比較した結果に基づき、抵抗値が均一に揃うようにメモリのデータを更新することにより、電流経路間で抵抗値を容易に均一に揃えることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態を示すものであり、半導体装置の構成を示す回路ブロック図
【図２】図１の半導体装置が利用する動作領域を説明する特性図
【図３】図１の半導体装置において電流経路の抵抗値の測定およびゲート電圧の調整を説明する回路ブロック図
【図４】図３の構成における半導体装置の動作を説明するフローチャート
【図５】本発明の他の実施形態を示すものであり、半導体装置の構成を示す回路ブロック図
【図６】従来技術を示すものであり、複数の出力トランジスタを備える半導体装置の構成を示す回路ブロック図
【図７】従来技術を示すものであり、１つの出力トランジスタを備える半導体装置の構成を示す回路ブロック図
【発明を実施するための形態】
【００２９】
〔第１の実施形態〕
本発明の実施形態について図１ないし図４を用いて説明すれば以下の通りである。
【００３０】
図１に、本実施形態に係る半導体装置１の構成を示す。
半導体装置１は例えばＩＣモジュールの形態をなしており、ＩＣチップ１ａ、パッケージ１ｂ、ボンディングワイヤＷ１１・Ｗ１２・Ｗ２１・Ｗ２２、および端子ＬＴ１・ＬＴ２・ＬＴ３・ＬＴ４を備えている。さらに、ＩＣチップ１ａは、第１出力トランジスタ（出力トランジスタ）Ｑ１、第２出力トランジスタ（出力トランジスタ）Ｑ２、駆動回路Ｄ１・Ｄ２、メモリＭ、および、ボンディングパッドＰ１１・Ｐ１２・Ｐ２１・Ｐ２２を備えている。半導体装置１は、図６に示した、１つの出力トランジスタＱを有する１つの電流経路に電流Ｉを流す半導体装置１００’において問題となる電流集中を緩和し、かつ、出力電流を複数の電流経路に均等に分担させる構成を備えている。
【００３１】
第１出力トランジスタＱ１および第２出力トランジスタＱ２はそれぞれＮチャネル型のＭＯＳトランジスタからなり、端子ＬＴ１と端子ＬＴ２との間に互いに並列に接続されている。第１出力トランジスタＱ１のドレインはボンディングパッドＰ１１に接続されている。第１出力トランジスタＱ１のソースはボンディングパッドＰ１２に接続されている。第２出力トランジスタＱ２のドレインはボンディングパッドＰ２１に接続されている。第２出力トランジスタＱ２のソースはボンディングパッドＰ２２に接続されている。
【００３２】
ボンディングパッドＰ１１と端子ＬＴ１とはボンディングワイヤＷ１１によってワイヤボンディングされている。ボンディングパッドＰ１２と端子ＬＴ２とはボンディングワイヤＷ１２によってワイヤボンディングされている。ボンディングパッドＰ２１と端子ＬＴ１とはボンディングワイヤＷ２１によってワイヤボンディングされている。ボンディングパッドＰ２２と端子ＬＴ２とはボンディングワイヤＷ２２によってワイヤボンディングされている。
【００３３】
半導体装置１では、第１出力トランジスタＱ１がある複数のセルの並列接続からなり、第２出力トランジスタＱ２がまたある複数のセルの並列接続からなる。第１出力トランジスタＱ１を構成するセルの各ドレインは互いに接続されてボンディングパッドＰ１１に接続されており、第１出力トランジスタＱ１を構成するセルの各ソースが互いに接続されてボンディングパッドＰ１２に接続されている。第２出力トランジスタＱ２を構成するセルの各ドレインは互いに接続されてボンディングパッドＰ２１に接続されており、第２出力トランジスタＱ２を構成するセルの各ソースが互いに接続されてボンディングパッドＰ２２に接続されている。
【００３４】
このように、半導体装置１では、セルが複数のグループに分割され、並列接続された複数のセルからなる１つのグループが１つの出力トランジスタを構成する。分割するグループの数は、半導体装置１の全出力電流の大きさに応じて決定され、出力電流が大きいほど多い。各出力トランジスタの素子サイズは、グループへの分割数に反比例させるのが望ましい。例えば、分割数が２であれば、素子サイズを分割前の２分の１とする。本実施形態では、各電流経路の電流分担を均等にしたいため、各素子サイズは同じに設計される。この素子サイズが決定されることで、１グループを構成するセルの並列数も決定される。なお、各出力トランジスタが１つのセルで構成されていてもよい。
【００３５】
そして、グループごとに設けられたボンディングパッドがグループごとに設けられたボンディングワイヤを介して各グループに共通の出力端子である端子ＬＴ１・ＬＴ２に接続されることで、複数の出力トランジスタが並列接続された構成となっている。グループ間で素子分離が施されていると、電流経路どうしの干渉を抑制することができる。
【００３６】
駆動回路Ｄ１は第１出力トランジスタＱ１を駆動し、駆動回路Ｄ２は第２出力トランジスタＱ２を駆動する。駆動回路Ｄ１の出力は第１出力トランジスタＱ１のゲート（導通遮断の制御端子）に接続されている。駆動回路Ｄ２の出力は第２出力トランジスタＱ２のゲート（導通遮断の制御端子）に接続されている。駆動回路Ｄ１の出力によって、第１出力トランジスタＱ１のゲートに導通または遮断を指示するゲート電圧Ｖｇ１（第１の制御信号）が供給される。駆動回路Ｄ２の出力によって、第２出力トランジスタＱ２のゲートに導通または遮断を指示するゲート電圧Ｖｇ２（第１の制御信号）が供給される。第１出力トランジスタＱ１および第２出力トランジスタＱ２は、それぞれに対応する駆動回路によって同時にＯＮ状態またはＯＦＦ状態にされる。これにより、第１出力トランジスタＱ１と第２出力トランジスタＱ２とは、半導体装置１の出力電流を分担する。第１出力トランジスタＱ１には電流Ｉ１が流れ、第２出力トランジスタＱ２には電流Ｉ２が流れる。電流Ｉ１＋Ｉ２は、例えば端子ＬＴ１と端子ＬＴ２との間に接続された誘導性負荷Ｌに供給される。誘導性負荷Ｌは電源Ｅと端子ＬＴ１との間に接続されている。端子ＬＴ２は接地されている。このように、半導体装置１は、誘導性負荷Ｌの電流を制御する。
【００３７】
ここで、メモリＭには、第１出力トランジスタＱ１および第２出力トランジスタＱ２のそれぞれに印加するゲート電圧の情報が記憶されている。これらのゲート電圧は、後述するように、第１出力トランジスタＱ１を含む電流経路の抵抗値と、第２出力トランジスタＱ２を含む電流経路の抵抗値とが互いに等しくなるように書き替えられていく。第１出力トランジスタＱ１を含む電流経路と第２出力トランジスタＱ２を含む電流経路とは、並列接続回路を構成する端子ＬＴ１−端子ＬＴ２間の電流経路である。第１出力トランジスタＱ１を含む電流経路は、電流Ｉ１が流れる電流経路であり、端子ＬＴ１から、ボンディングワイヤＷ１１→ボンディングパッドＰ１１→第１出力トランジスタＱ１→ボンディングパッドＰ１２→ボンディングワイヤＷ１２を経て端子ＬＴ２に至る電流経路である。第２出力トランジスタＱ２を含む電流経路は、電流Ｉ２が流れる電流経路であり、端子ＬＴ１から、ボンディングワイヤＷ２１→ボンディングパッドＰ２１→第２出力トランジスタＱ２→ボンディングパッドＰ２２→ボンディングワイヤＷ２２を経て端子ＬＴ２に至る電流経路である。
【００３８】
図２に示すように、ＭＯＳトランジスタのドレイン・ソース間電圧Ｖｄｓとドレイン電流Ｉｄとの関係は、ＭＯＳトランジスタのチャネルにピンチオフが生ずる点を結んだ曲線Ｐよりも低Ｖｄｓ側に線形領域Ｔを有している。線形領域Ｔではドレイン・ソース間電圧Ｖｄｓとドレイン電流Ｉｄとがほぼ比例し、ドレイン・ソース間が一定の抵抗値すなわち一定のコンダクタンスを有するとみなせる。このコンダクタンスは印加されるゲート・ソース間電圧Ｖｇｓ（図１ではゲート電圧に等しい）が大きいほど大きい。このように、ゲート電圧の大きさは導通時のコンダクタンスの情報を含んでいる。図２の線形領域Ｔの特性を利用すると、第１出力トランジスタＱ１を含む電流経路の抵抗値と、第２出力トランジスタＱ２を含む電流経路の抵抗値とを、第１出力トランジスタＱ１および第２出力トランジスタＱ２に印加する各ゲート電圧Ｖｇ１・Ｖｇ２を調整することによって容易に均一に揃えることができる。
【００３９】
そこで、本実施形態では、図３に示すように半導体装置１に抵抗測定装置Ｘを接続して、半導体装置１を誘導性負荷Ｌの駆動に用いる前に、第１出力トランジスタＱ１および第２出力トランジスタＱ２の導通時の各コンダクタンスを調整する。抵抗測定装置Ｘは、各ゲートに印加するゲート電圧Ｖｇ１・Ｖｇ２の大きさの情報を有するデータＤｖｇを、端子（第１の外部入力端子）ＬＴ３からメモリＭに記憶させる。当該ゲート電圧の大きさの情報は前記コンダクタンスの情報に相当しており、第１出力トランジスタＱ１と第２出力トランジスタＱ２とのそれぞれに対して設定可能であるが、コンダクタンスの初期値としては両者に共通の値でもよい。
【００４０】
また、抵抗測定装置Ｘは、第１出力トランジスタＱ１および第２出力トランジスタＱ２のそれぞれのＯＮ／ＯＦＦシーケンスの情報を有する制御信号（第２の制御信号）ｓを、端子（第２の外部入力端子）ＬＴ４から駆動回路Ｄ１・Ｄ２に供給する。当該ＯＮ／ＯＦＦシーケンスは、第１出力トランジスタＱ１と第２出力トランジスタＱ２とを１つずつ入れ替わり導通状態とするシーケンスである。各出力トランジスタの導通回数は１回以上の任意でよい。
なお、抵抗測定装置Ｘに接続される端子ＬＴ３・ＬＴ４のそれぞれは、信号の送受信形態に応じて１つ以上の任意の個数だけ設けられればよい。
【００４１】
抵抗測定装置Ｘは、プローブＰＢ１を端子ＬＴ１に、プローブＰＢ２を端子ＬＴ２にそれぞれ接続された状態で、プローブＰＢ１−プローブＰＢ２間に接続された電流経路の抵抗値を測定する。このとき、端子ＬＴ１・ＬＴ２に他の負荷が接続されないようにする。そして、異なる電流経路の抵抗測定結果どうしを比較し、電流経路間で抵抗値が予め定めた均一度に収まるように、次にメモリＭに記憶させるデータＤｖｇを調整する。均一度は、例えば、抵抗値どうしの差、各抵抗値の平均値との差、あるいは抵抗値の分散が、抵抗値の大きさあるいは抵抗値の平均値に占める割合等で定義すればよい。あるいは、各抵抗値が予め定めた範囲内に収まっているか否かに基づいて均一度を判定してもよい。
【００４２】
抵抗測定装置Ｘが接続された状態における半導体装置１の動作を、図４のフローチャートを用いて説明する。
【００４３】
ステップＳ４０１では、駆動回路Ｄ１・Ｄ２のそれぞれは、制御信号ｓの指示に従い、メモリＭから駆動対象の出力トランジスタに印加すべきゲート電圧の情報を読み込んで、各出力トランジスタを入れ替わり導通させる。駆動回路Ｄ１はメモリＭからデータＤｖｇ１を読み込んで、データＤｖｇ１が有するコンダクタンスの情報を基に、ゲート電圧Ｖｇ１を生成する。駆動回路Ｄ２はメモリＭからデータＤｖｇ２を読み込んで、データＤｖｇ２が有するコンダクタンスの情報を基に、ゲート電圧Ｖｇ２を生成する。駆動回路Ｄ１・Ｄ２は、例えば、負荷の駆動時には内部の制御回路により発振回路が生成するゲートパルスの発振周期やデューティが調整される構成を有している。駆動回路Ｄ１・Ｄ２に抵抗測定装置Ｘから制御信号ｓが供給された場合には、駆動回路Ｄ１・Ｄ２は、内部の制御回路の制御に優先して抵抗測定装置Ｘから指示されたＯＮ／ＯＦＦシーケンスで動作を行う。割り込んだ動作の優先を指示する回路としては、例えば、セット信号に優先するリセット信号などの入力を持つフリップフロップ等の順序回路といった周知の回路を用いて実現可能である。データＤｖｇ１・Ｄｖｇ２の情報によるゲート電圧Ｖｇ１・Ｖｇ２の大きさの制御は、例えば、ゲート電圧Ｖｇ１・Ｖｇ２を生成するためのる電源電圧をレギュレータにより調整することにより行うことができる。抵抗測定装置Ｘは、第１出力トランジスタＱ１を含む電流経路および第２出力トランジスタＱ２を含む電流経路の各抵抗値を測定する。
【００４４】
ステップＳ４０２では、抵抗測定装置Ｘが、第１出力トランジスタＱ１を含む電流経路および第２出力トランジスタＱ２を含む電流経路の各抵抗値を比較する。各抵抗値が予め定めた均一度に収まっていれば、各抵抗値は互いに等しいとみなしてステップＳ４０４に進む。各抵抗値が予め定めた均一度から外れていればステップＳ４０３に進む。
【００４５】
ステップＳ４０３では、電流経路間で抵抗値がより均一に近づくようにゲート電圧の大きさを調整し、調整内容を含むように変更したデータＤｖｇをメモリＭに記憶させてメモリＭを更新する。メモリＭを更新するとステップＳ４０１に戻り、駆動回路Ｄ１・Ｄ２のそれぞれが、再び制御信号ｓによって入れ替わり導通するように動作する。
【００４６】
こうして、ステップＳ４０２において、電流経路間で抵抗値が予め定めた均一度に収まるまで、ステップ４０３からステップＳ４０１へ戻る処理を繰り返す。すなわち、制御信号ｓが生成された後に端子ＬＴ３を介してデータＤｖｇがメモリＭに入力される限り、さらなる制御信号ｓが生成され、各電流経路の抵抗値が測定される。ステップＳ４０２において、電流経路間で抵抗値が予め定めた均一度に収まれば、ステップＳ４０４において、それ以上のゲート電圧の更新は行わずにメモリＭに記憶されているデータＤｖｇを以って確定したゲート電圧とする。駆動回路Ｄ１・Ｄ２は、それ以降は、制御信号ｓの供給がない限り、駆動回路Ｄ１・Ｄ２内の制御回路の制御に従い、メモリＭから読み出したデータＤｖｇ１・Ｄｖｇ２が有するゲート電圧Ｖｇ１・Ｖｇ２の大きさの情報に基づいてゲート電圧Ｖｇ１・Ｖｇ２を生成する。
【００４７】
このようにＭＯＳトランジスタのゲート電圧Ｖｇ１・Ｖｇ２を調整することにより、電流経路間で抵抗値を均一に揃えることができると、特に、出力トランジスタの抵抗値に、ボンディングワイヤの抵抗値およびボンディングパッドの接触抵抗等が加わった、変動要因の多い電流経路の抵抗値のばらつきに対して、抵抗値の調整が非常に容易になるという長所がある。
【００４８】
また、本実施形態ではゲート電圧がゲート・ソース間電圧に等しいとしたが、これに限ることはない。ゲート電圧はゲート・ソース間電圧とは大きさが異なっていても、互いに基準電位が異なっているだけであって１対１に対応しているのが通常であるので、一般のゲート電圧に対して本実施形態のコンダクタンスの調整を適用することが可能である。
【００４９】
以上のように、本実施形態によれば、各出力トランジスタのゲートに印加されるゲート電圧が、電流経路間で抵抗値が均一になるように予め調整されてメモリに記憶されたデータに基づいて生成される。これにより、複数の出力トランジスタが並列接続された構成を備え、各出力トランジスタに対応した電流経路の抵抗値を容易に揃えることができる。各電流経路の抵抗値が揃うので、各電流経路の電流分担が高精度に均一になり、電流の集中を安定に緩和して半導体素子を破壊やストレスから保護することができる。
【００５０】
また、半導体装置の製造上の特性のばらつきがサンプルごとに発生したとしても、上記のゲート電圧の調整を行うことにより、サンプルごとにばらつきを補正することができる。
さらに、上記のゲート電圧の調整を行うことにより、電流経路間で分担電流を均一とするために、各系の抵抗値をシミュレーションによって詳細に設定する必要がない。
【００５１】
〔第２の実施形態〕
本発明の他の実施形態について、図５に基づいて説明すれば以下の通りである。
【００５２】
図５に、本実施形態に係る半導体装置１０の構成を示す。
半導体装置１０は例えばＩＣモジュールの形態をなしており、ＩＣチップ１０ａ、パッケージ１０ｂ、ボンディングワイヤＷ１１・Ｗ１２・Ｗ２１・Ｗ２２、および端子ＬＴ１・ＬＴ２を備えている。さらに、ＩＣチップ１０ａは、第１出力トランジスタ（出力トランジスタ）Ｑ１、第２出力トランジスタ（出力トランジスタ）Ｑ２、駆動回路Ｄ１０・Ｄ２０、電流モニタＭ１・Ｍ２、異常判定回路（制御回路）Ｈ、および、ボンディングパッドＰ１１・Ｐ１２・Ｐ２１・Ｐ２２を備えている。半導体装置１０は、図６に示した、１つの出力トランジスタＱを有する１つの電流経路に電流Ｉを流す半導体装置１００’において問題となる電流集中を緩和し、かつ、出力電流を複数の電流経路に均等に分担させる構成を備えている。
【００５３】
第１出力トランジスタＱ１および第２出力トランジスタＱ２はそれぞれＮチャネル型のＭＯＳトランジスタからなり、端子ＬＴ１と端子ＬＴ２との間に互いに並列に接続されている。第１出力トランジスタＱ１のドレインはボンディングパッドＰ１１に接続されている。第１出力トランジスタＱ１のソースはボンディングパッドＰ１２に接続されている。第２出力トランジスタＱ２のドレインはボンディングパッドＰ２１に接続されている。第２出力トランジスタＱ２のソースはボンディングパッドＰ２２に接続されている。
【００５４】
ボンディングパッドＰ１１と端子ＬＴ１とはボンディングワイヤＷ１１によってワイヤボンディングされている。ボンディングパッドＰ１２と端子ＬＴ２とはボンディングワイヤＷ１２によってワイヤボンディングされている。ボンディングパッドＰ２１と端子ＬＴ１とはボンディングワイヤＷ２１によってワイヤボンディングされている。ボンディングパッドＰ２２と端子ＬＴ２とはボンディングワイヤＷ２２によってワイヤボンディングされている。
【００５５】
このように、半導体装置１０では、セルが複数のグループに分割され、並列接続された複数のセルからなる１つのグループが１つの出力トランジスタを構成する。分割するグループの数は、半導体装置１０の全出力電流の大きさに応じて決定され、出力電流が大きいほど多い。各出力トランジスタの素子サイズは、グループへの分割数に反比例させるのが望ましい。例えば、分割数が２であれば、素子サイズを分割前の２分の１とする。本実施形態では、各電流経路の電流分担を均等にしたいため、各素子サイズは同じに設計される。この素子サイズが決定されることで、１グループを構成するセルの並列数も決定される。なお、各出力トランジスタが１つのセルで構成されていてもよい。
【００５６】
そして、グループごとに設けられたボンディングパッドがグループごとに設けられたボンディングワイヤを介して各グループに共通の出力端子である端子ＬＴ１・ＬＴ２に接続されることで、複数の出力トランジスタが並列接続された構成となっている。グループ間で素子分離が施されていると、電流経路どうしの干渉を抑制することができる。
【００５７】
駆動回路Ｄ１０は第１出力トランジスタＱ１を駆動し、駆動回路Ｄ２０は第２出力トランジスタＱ２を駆動する。駆動回路Ｄ１０の出力は第１出力トランジスタＱ１のゲート（導通遮断の制御端子）に接続されている。駆動回路Ｄ２０の出力は第２出力トランジスタＱ２のゲート（導通遮断の制御端子）に接続されている。駆動回路Ｄ１０の出力によって、第１出力トランジスタＱ１のゲートに導通または遮断を指示するゲート電圧Ｖｇ１（第１の制御信号）が供給される。駆動回路Ｄ２０の出力によって、第２出力トランジスタＱ２のゲートに導通または遮断を指示するゲート電圧Ｖｇ２（第１の制御信号）が供給される。第１出力トランジスタＱ１および第２出力トランジスタＱ２は、それぞれに対応する駆動回路によって同時にＯＮ状態またはＯＦＦ状態にされる。これにより、第１出力トランジスタＱ１と第２出力トランジスタＱ２とは、半導体装置１０の出力電流を分担する。第１出力トランジスタＱ１には電流Ｉ１が流れ、第２出力トランジスタＱ２には電流Ｉ２が流れる。電流Ｉ１＋Ｉ２は、例えば端子ＬＴ１と端子ＬＴ２との間に接続された誘導性負荷Ｌに供給される。誘導性負荷Ｌは電源Ｅと端子ＬＴ１との間に接続されている。端子ＬＴ２は接地されている。このように、半導体装置１０は、誘導性負荷Ｌの電流を制御する。
【００５８】
電流モニタＭ１は、第１出力トランジスタＱ１のドレイン−ソース間電圧を取り込み、第１出力トランジスタＱ１の出力電流である電流Ｉ１の値を検出して検出結果ｉ１を出力する。電流モニタＭ２は、第２出力トランジスタＱ２のドレイン−ソース間電圧を取り込み、第２出力トランジスタＱ２の出力電流である電流Ｉ２の値を検出して検出結果ｉ２を出力する。また、電流モニタＭ１による電流Ｉ１の値の検出と、電流モニタＭ２による電流Ｉ２の値の検出とは、電流Ｉ１および電流Ｉ２の両方が同時に流れている状態で行うことができる。
【００５９】
異常判定回路Ｈは、電流モニタＭ１から出力された検出結果ｉ１と、電流モニタＭ２から出力された検出結果ｉ２とを比較する。異常判定回路Ｈは、電流経路間で各電流値が予め定めた均一度に収まっていれば、各電流値は互いに等しいとみなして駆動回路Ｄ１０・Ｄ２０にこれまで通りの駆動を行うよう、制御信号ｓ１・ｓ２で指示する。制御信号ｓ１は駆動回路Ｄ１０に指示を与える信号であり、制御信号ｓ２は駆動回路Ｄ２０に指示を与える信号である。異常判定回路Ｈは、各電流値が予め定めた均一度から外れていれば異常であると判定し、電流経路間で電流がより均一に近づくようにゲート電圧Ｖｇ１・Ｖｇ２の大きさ、すなわち第１出力トランジスタＱ１および第２出力トランジスタＱ２の導通時のコンダクタンスを調整するよう、駆動回路Ｄ１０・Ｄ２０に制御信号ｓ１・ｓ２で指示する。制御信号ｓ１・ｓ２によるゲート電圧Ｖｇ１・Ｖｇ２の大きさの制御は、例えば、ゲート電圧Ｖｇ１・Ｖｇ２を生成するためのる電源電圧をレギュレータにより調整することにより行うことができる。第１出力トランジスタＱ１および第２出力トランジスタＱ２の導通時のコンダクタンスとゲート電圧Ｖｇ１・Ｖｇ２の大きさとの関係は第１の実施形態と同様である。均一度は、例えば、電流値どうしの差、各電流値の平均値との差、あるいは電流値の分散が、電流値の大きさあるいは電流値の平均値に占める割合等で定義すればよい。あるいは、各電流値が予め定めた範囲内に収まっているか否かに基づいて均一度を判定してもよい。
【００６０】
異常判定回路Ｈは、例えば、検出結果ｉ１と検出結果ｉ２とについての異常を判定するための、２つの値の比較を行う場合の比較回路、２つの値の差を計算する場合の減算回路、平均値を計算する回路、分散を求める場合の自乗平均を計算する回路や、異常判定後に制御信号ｓ１・ｓ２を生成するための、ゲート電圧Ｖｇ１・Ｖｇ２の大きさを所定のステップ幅で増減する回路や、ゲート電圧Ｖｇ１・Ｖｇ２の大きさをメモリに格納されたルックアップテーブルから選択して読み出す回路等といった、周知の回路で構成することができる。また、異常判定回路Ｈを、プロセッサ、メモリ等のコンピュータ構成とソフトウェアとの組合せにより実現しても構わない。
また、同チップ上で隣接して配置されたトランジスタはペア性が良く、互いに同じサイズであれば当該トランジスタは互いに同じ抵抗値となる。従って、第１出力トランジスタＱ１と第２出力トランジスタＱ２とが互いに同じサイズであることにより、両出力トランジスタは互いに同じ抵抗値となるので、両出力トランジスタのドレイン−ソース間電圧は各出力トランジスタに流れる電流に比例する。そこで、電流モニタＭ１および電流モニタＭ２をそれぞれ、取り込んだドレイン−ソース間電圧を検出結果ｉ１・ｉ２として出力する構成とするとともに、異常判定回路Ｈに、検出結果ｉ１と検出結果ｉ２とを互いに比較させることで、電流Ｉ１の大きさと電流Ｉ２の大きさとを間接的に比較させることができる。
【００６１】
以上のように、本実施形態によれば、電流モニタＭ１・Ｍ２および異常判定回路Ｈにより、電流Ｉ１・Ｉ２を常時監視する。第１出力トランジスタＱ１および第２出力トランジスタＱ２が通常動作を行っている最中に、異常判定回路Ｈが電流モニタＭ１・Ｍ２による電流検出結果に基づいてゲート電圧Ｖｇ１・Ｖｇ２を調整することにより、電流Ｉ１と電流Ｉ２とを均一に揃えることができる。各電流経路の電流分担が高精度に均一になるため、電流の集中を安定に緩和して半導体素子を破壊やストレスから保護することができる。
【００６２】
また、半導体装置の製造上の特性のばらつきがサンプルごとに発生したとしても、上記のゲート電圧の調整を行うことにより、サンプルごとにばらつきを補正することができる。
さらに、上記のゲート電圧の調整を行うことにより、電流経路間で分担電流を均一とするために、各系の抵抗値をシミュレーションによって詳細に設定する必要がない。
【００６３】
さらに、電流モニタＭ１・Ｍ２および異常判定回路Ｈにより、電流の均一化について常時フィードバック制御を行うので、素子および装置の、劣化や温度変動に対するロバスト性を向上させることができる。また、半導体装置１０は、第１出力トランジスタＱ１と第２出力トランジスタＱ２、駆動回路Ｄ１０と駆動回路Ｄ２０、といったように同一回路の冗長系を組み込んだシステムであって、これらを互いに常時監視することにより、高い信頼性で故障判定を行うことが可能となり、機能安全性を向上させることができる。
【００６４】
以上、各実施形態について述べた。
なお、互いに並列に接続される出力トランジスタは任意の複数個だけ設けられていてよい。
上記例の出力トランジスタはＰチャネル型のＭＯＳトランジスタであってもよいし、ＭＯＳトランジスタとしてはＤＭＯＳ、ＬＤＭＯＳ等、任意の構成が採用可能である。また、出力トランジスタはＩＧＢＴやバイポーラトランジスタでもよい。ＩＧＢＴを使用する場合には、ゲート電圧を調整することで出力トランジスタのコンダクタンスを調整することができる。バイポーラトランジスタを使用する場合には、ベース電流を調整することで出力トランジスタのコンダクタンスを調整することができる。また、パワー素子ではないトランジスタを出力トランジスタとして使用しても構わない。
【００６５】
上述した半導体装置によって駆動される負荷は、誘導性負荷に限らず、抵抗負荷、容量性負荷や、上記各負荷の任意の組合せからなっていてもよい。
【産業上の利用可能性】
【００６６】
本発明は、パワー素子が用いられる車載回路や電力用回路等に有効に適用可能である。
【符号の説明】
【００６７】
１、１０ 半導体装置
Ｄ１、Ｄ２ 駆動回路
Ｄ１０、Ｄ２０ 駆動回路
Ｉ１、Ｉ２ 電流
ｉ１、ｉ２ 検出結果
Ｍ メモリ
Ｑ１ 第１出力トランジスタ
Ｑ２ 第２出力トランジスタ
ＬＴ３、ＬＴ４ 端子
Ｄｖｇ データ
ｓ 制御信号
Ｖｇ１、Ｖｇ２ ゲート電圧
Ｍ１、Ｍ２ 電流モニタ
Ｈ 異常判定回路
【特許請求の範囲】
【請求項１】
互いに並列に接続された複数の出力トランジスタを備える半導体装置であって、
前記出力トランジスタごとに設けられ、前記出力トランジスタの導通遮断の制御端子に導通または遮断を指示する第１の制御信号を供給することにより前記出力トランジスタを駆動する駆動回路と、
前記出力トランジスタを導通させる前記第１の制御信号に含める前記出力トランジスタのコンダクタンスの情報を有するデータを記憶するメモリと、
前記メモリに前記データを入力するための、１つ以上の第１の外部入力端子と、
各前記駆動回路に前記出力トランジスタを１つずつ入れ替わり導通させる第２の制御信号を入力するための、１つ以上の第２の外部入力端子とを備え、
各前記駆動回路は、前記メモリに記憶されている駆動対象の前記出力トランジスタについての前記データを読み出して、前記コンダクタンスの情報を含む前記第１の制御信号を生成することを特徴とする半導体装置。
【請求項２】
互いに並列に接続された複数の出力トランジスタを備える半導体装置であって、
前記出力トランジスタごとに設けられ、前記出力トランジスタの導通遮断の制御端子に導通または遮断を指示する第１の制御信号を供給することにより前記出力トランジスタを駆動する駆動回路と、
前記出力トランジスタごとに設けられ、前記出力トランジスタの出力電流値を検出する電流モニタと、
各前記電流モニタの前記出力電流値の検出結果を互いに比較し、各前記出力トランジスタ間で前記出力電流値が予め定めた均一度から外れている場合は、前記出力電流値がより均一に近づくように、各前記駆動回路に、駆動対象の前記出力トランジスタを導通させる前記第１の制御信号に含める前記出力トランジスタのコンダクタンスの情報を指示する第２の制御信号を、前記出力トランジスタごとに生成して供給する制御回路とを備え、
各前記駆動回路は、前記制御回路から供給される前記第２の制御信号に従った前記コンダクタンスの情報を含むように、前記第１の制御信号を生成することを特徴とする半導体装置。
【請求項３】
前記出力トランジスタはＭＯＳトランジスタであり、
前記第１の制御信号は前記ＭＯＳトランジスタのゲート電圧であり、
前記コンダクタンスの情報は前記ゲート電圧の大きさであることを特徴する請求項１または２に記載の半導体装置。
【請求項４】
前記複数の前記出力トランジスタは、前記出力トランジスタごとに設けられたボンディングパッドと、前記複数の前記出力トランジスタに共通の出力端子との間でワイヤボンディングされていることにより、互いに並列に接続されていることを特徴とする請求項１から３までのいずれか１項に記載の半導体装置。
【請求項５】
請求項１に記載の半導体装置を駆動する半導体装置の駆動方法であって、
前記第１の外部入力端子から前記データが入力されると、前記データを前記メモリに記憶させる第１のステップと、
前記第１のステップの後に前記第２の外部入力端子から前記第２の制御信号が入力されると、各前記駆動回路に、駆動対象の前記出力トランジスタについて前記メモリに記憶された前記データを読み出させて、前記コンダクタンスの情報を含むとともに前記出力トランジスタを１つずつ入れ替わり導通させるように前記第１の制御信号を生成させる第２のステップとを有し、
前記第２のステップの後に、前記第１の外部入力端子を介して前記データが入力される限り、前記第１のステップと前記第２のステップとを繰り返すことを特徴とする半導体装置の駆動方法。
【請求項６】
前記第２のステップの後に前記第１のステップが実行される場合に、前記第２のステップの後に実行される前記第１のステップにおける、前記第１の外部入力端子から入力される前記データは、
直前の前記第２のステップにおける各前記出力トランジスタの導通時に、前記複数の前記出力トランジスタの並列接続回路を構成する複数の電流経路のうち、導通した前記出力トランジスタを含む前記電流経路の抵抗値を測定して得られた結果から、複数の各前記電流経路の抵抗値が各前記電流経路間でより均一に近づくような前記コンダクタンスの情報を有するように変更された前記データであることを特徴とする請求項５に記載の半導体装置の駆動方法。
【請求項１】
互いに並列に接続された複数の出力トランジスタを備える半導体装置であって、
前記出力トランジスタごとに設けられ、前記出力トランジスタの導通遮断の制御端子に導通または遮断を指示する第１の制御信号を供給することにより前記出力トランジスタを駆動する駆動回路と、
前記出力トランジスタを導通させる前記第１の制御信号に含める前記出力トランジスタのコンダクタンスの情報を有するデータを記憶するメモリと、
前記メモリに前記データを入力するための、１つ以上の第１の外部入力端子と、
各前記駆動回路に前記出力トランジスタを１つずつ入れ替わり導通させる第２の制御信号を入力するための、１つ以上の第２の外部入力端子とを備え、
各前記駆動回路は、前記メモリに記憶されている駆動対象の前記出力トランジスタについての前記データを読み出して、前記コンダクタンスの情報を含む前記第１の制御信号を生成することを特徴とする半導体装置。
【請求項２】
互いに並列に接続された複数の出力トランジスタを備える半導体装置であって、
前記出力トランジスタごとに設けられ、前記出力トランジスタの導通遮断の制御端子に導通または遮断を指示する第１の制御信号を供給することにより前記出力トランジスタを駆動する駆動回路と、
前記出力トランジスタごとに設けられ、前記出力トランジスタの出力電流値を検出する電流モニタと、
各前記電流モニタの前記出力電流値の検出結果を互いに比較し、各前記出力トランジスタ間で前記出力電流値が予め定めた均一度から外れている場合は、前記出力電流値がより均一に近づくように、各前記駆動回路に、駆動対象の前記出力トランジスタを導通させる前記第１の制御信号に含める前記出力トランジスタのコンダクタンスの情報を指示する第２の制御信号を、前記出力トランジスタごとに生成して供給する制御回路とを備え、
各前記駆動回路は、前記制御回路から供給される前記第２の制御信号に従った前記コンダクタンスの情報を含むように、前記第１の制御信号を生成することを特徴とする半導体装置。
【請求項３】
前記出力トランジスタはＭＯＳトランジスタであり、
前記第１の制御信号は前記ＭＯＳトランジスタのゲート電圧であり、
前記コンダクタンスの情報は前記ゲート電圧の大きさであることを特徴する請求項１または２に記載の半導体装置。
【請求項４】
前記複数の前記出力トランジスタは、前記出力トランジスタごとに設けられたボンディングパッドと、前記複数の前記出力トランジスタに共通の出力端子との間でワイヤボンディングされていることにより、互いに並列に接続されていることを特徴とする請求項１から３までのいずれか１項に記載の半導体装置。
【請求項５】
請求項１に記載の半導体装置を駆動する半導体装置の駆動方法であって、
前記第１の外部入力端子から前記データが入力されると、前記データを前記メモリに記憶させる第１のステップと、
前記第１のステップの後に前記第２の外部入力端子から前記第２の制御信号が入力されると、各前記駆動回路に、駆動対象の前記出力トランジスタについて前記メモリに記憶された前記データを読み出させて、前記コンダクタンスの情報を含むとともに前記出力トランジスタを１つずつ入れ替わり導通させるように前記第１の制御信号を生成させる第２のステップとを有し、
前記第２のステップの後に、前記第１の外部入力端子を介して前記データが入力される限り、前記第１のステップと前記第２のステップとを繰り返すことを特徴とする半導体装置の駆動方法。
【請求項６】
前記第２のステップの後に前記第１のステップが実行される場合に、前記第２のステップの後に実行される前記第１のステップにおける、前記第１の外部入力端子から入力される前記データは、
直前の前記第２のステップにおける各前記出力トランジスタの導通時に、前記複数の前記出力トランジスタの並列接続回路を構成する複数の電流経路のうち、導通した前記出力トランジスタを含む前記電流経路の抵抗値を測定して得られた結果から、複数の各前記電流経路の抵抗値が各前記電流経路間でより均一に近づくような前記コンダクタンスの情報を有するように変更された前記データであることを特徴とする請求項５に記載の半導体装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−９８２４３（Ｐ２０１３−９８２４３Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３７５５９（Ｐ２０１１−２３７５５９）
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
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