【課題】複数の出力トランジスタが並列接続された構成を備え、出力トランジスタを含む各電流経路間で分担電流を高精度に均一に揃えることができる半導体装置、および当該半導体装置の駆動方法を提供する。
【解決手段】互いに並列に接続された複数の出力トランジスタを備える半導体装置であって、出力トランジスタごとに設けられ第１の制御信号を供給する駆動回路と、第１の制御信号に含める出力トランジスタのコンダクタンスの情報を有するデータを記憶するメモリと、メモリにデータを入力するための第１の外部入力端子と、各駆動回路に出力トランジスタを１つずつ入れ替わり導通させる第２の制御信号を入力するための第２の外部入力端子とを備え、各駆動回路は、メモリに記憶されている駆動対象の出力トランジスタについてのデータを読み出して、コンダクタンスの情報を含む第１の制御信号を生成する。 （もっと読む）

【課題】ESD耐圧が向上した半導体装置を提供する。
【解決手段】半導体装置は、電源パッドと、電源用配線を有する所定回路と、電源パッドと電源用配線とを接続する第１配線と、所定電位に設定された第２配線と、第１静電保護素子と、第２静電保護素子と、を含む。第１静電保護素子は、第１配線の電位が第１の閾値になった場合に、第１配線から第２配線への電流経路を形成する。第２静電保護素子は、電源用配線と第２配線との間に設けられ、第１配線の電位が第２の閾値になった場合に、電源用配線から第２配線への電流経路を形成する。 （もっと読む）

【課題】周辺回路領域を整形された形状とすることによりチップ面積を縮小する。
【解決手段】Ｙ方向に延在する複数のデータバスＤＢがピッチＰ１でＸ方向に配列されたメモリセル領域４０と、対応する複数のデータバスＤＢにそれぞれ接続された複数のバッファ回路ＢＣが設けられたバッファ領域６１とを備える。バッファ領域６１上においては、Ｙ方向に延在する複数のデータバスＤＢがピッチＰ２でＸ方向に配列され、ピッチＰ２はピッチＰ１よりも小さい。本発明によれば、データバスＤＢの配列ピッチをバッファ領域上において縮小していることから、他の回路ブロックに割当可能な面積を十分に確保することが可能となる。これにより、当該回路ブロックの幅拡大や形状の変形が不要となることから、無駄な空きスペースが生じにくく、チップ面積を縮小することが可能となる。 （もっと読む）

【課題】ＥＳＤ保護回路を備え外部端子数を効率よく配置できる半導体集積回路装置を提供する。
【解決手段】第１、第２電源電圧を供給する第１、第２電源パッドに対応した第１、第２電源セル、第１信号パッドに対応した入出力セル、第１電源電圧を供給する第１電源線、第２電源電圧を供給する第２電源線を有する。入出力セルは、信号入出力を行う回路、静電保護回路及び第１電源線と第２電源線との間に設けられた第１ＭＯＳを有する。第１電源セルは、第１電源パッドの正静電気に応答して第１ＭＯＳを一時的にオンにさせる時定数回路、第１電源パッドに向かう電流を流す一方向性素子を有する。第２電源セルは、第２電源パッドの正静電気に応答して第１ＭＯＳを一時的にオンにさせる時定数回路、第２電源パッドに向かう電流を流す一方向性素子を有する。第１ＭＯＳのゲートとウェルは時定数回路と接続される。 （もっと読む）

【課題】信号配線を自由にレイアウトすることのできる、半導体装置、半導体装置のレイアウト装置、及び半導体装置のレイアウト方法を提供する。
【解決手段】半導体装置は、主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備する。前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有する。前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記最下層電源配線群に接続される。前記最下層電源配線群は、分岐して伸びる部分を有している。 （もっと読む）

【課題】従来技術において、制御回路に発生する電源ノイズを出力バッファに影響させないようにするには、出力バッファと制御回路の電源ラインを別々に設ける方法があった。しかし、この方法には、電源・グランドピン数の増加、給電ラインインダクタンスの増加といった問題があった。
【解決手段】本発明では、上記課題である（１）電源・グランドピン数増加と（２）給電ラインインダクタンスの増加を生じることなく、制御回路で問題となるノイズが出力バッファに回り込まないような技術を提供する。具体的な手法は、（Ａ）制御回路用のオンチップバイパスキャパシタンスを設け、AC的に制御回路と出力バッファの給電経路を切り分ける方法、と（Ｂ）給電経路の電気パラメータノイズの振動モードが過減衰になるような設計（抵抗の挿入）をする方法がある。 （もっと読む）

【課題】ＥＳＤ放電経路におけるメタル配線の電流密度の許容値を高くとることが可能であり、また、配線抵抗を小さくすることが可能である半導体装置を提供する。
【解決手段】信号パッド（１０１）と、電源線（１０３）と、接地線（１０４）と、一端が信号パッド（１０１）と接続されたインダクタ（１１１）と、インダクタ（１１１）の他端と電源線（１０３）または接地線（１０４）との間に設けられた終端抵抗（１１２）と、インダクタ（１１１）の中間の第１位置（Ａａ）に接続された第１ＥＳＤ保護素子（ＥＳＤ＿Ｇ）と、インダクタ（１１１）の中間の第１位置（Ａａ）とは異なる第２位置（Ａｂ）に接続された第２ＥＳＤ保護素子（ＥＳＤ＿Ｖ）とを備える。 （もっと読む）

【課題】多層構造のオンチップインダクタ素子において、インダクタの表皮効果を低減してＱ値を向上させる。
【解決手段】単一のインダクタ配線１から構成される、又は複数のインダクタ配線１を上下に積層して並列接続したものから構成されるインダクタ配線層を３層以上有し、各インダクタ配線層は上下に積層されて直列接続されており、最上層と最下層のインダクタ配線層を除く中間層の各インダクタ配線層の実効的な膜厚が、該最上層及び最下層のインダクタ配線層の実効的な膜厚よりも大きいことを特徴とする、半導体基板上絶縁膜中のオンチップインダクタである。 （もっと読む）

半導体スイッチング素子は、ワイドバンドギャップパワートランジスタと、前記パワートランジスタと並列に接続されたワイドバンドギャップサージ電流トランジスタと、前記サージ電流トランジスタを駆動するように構成された駆動トランジスタを含む。前記半導体スイッチング素子の、オン状態での出力電流のほぼすべては、前記パワートランジスタのドレイン−ソース電圧が第一の電圧範囲内にあるときには、前記パワートランジスタのチャネルを通って流れる。当該第一の電圧範囲は、例えば、通常動作中に期待されるドレイン−ソース電圧に対応し得る。その一方で、前記半導体スイッチング素子は、さらに、オン状態で、前記パワートランジスタのドレイン−ソース電圧が第二の（より高い）電圧範囲内にあるときには、出力電流が、前記サージ電流トランジスタ、および前記パワートランジスタのチャネルの両方を通って流れるように構成される。 （もっと読む）

【課題】必要な静電保護抵抗値を保ちつつ、出力特性を改善することができる出力回路を備えた表示パネルドライバを提供する。
【解決手段】表示パネルドライバが、第１及び第２アンプと、第１〜第ｎ偶数出力ノードと（ｎは、２以上の整数）、第１〜第ｎ奇数出力ノードと、表示パネルのデータ線にそれぞれに接続される第１及び第２出力パッドと、第１〜第ｎスイッチブロックと、第１〜第ｎ偶数静電保護抵抗と、第１〜第ｎ奇数静電保護抵抗とを具備する。第１〜第ｎスイッチブロックのうちの第ｉスイッチブロックは（ｉは１以上ｎ以下の任意の整数）、第１及び第２アンプと第ｉ偶数出力ノード及び第ｉ奇数出力ノードとの間の接続関係を切り換えるように構成されている。第１〜第ｎ偶数静電保護抵抗は、それぞれ、第１〜第ｎ偶数出力ノードと第１出力パッドとの間に接続されており、第１〜第ｎ奇数静電保護抵抗は、それぞれ、第１〜第ｎ奇数出力ノードと第２出力パッドとの間に接続されている。 （もっと読む）

【課題】 エレクトロマイグレーション対応の高性能ＦＥＴレイアウトを提供する。
【解決手段】 電気コンタクト構造体が、その長さに沿って電流を分配する。電気コンタクト構造体は、ｎ個の金属レベル上の複数のｎ個の金属矩形部を含む。１つの金属レベル上の矩形部の幅は、真下の金属レベル上の矩形部の幅と少なくとも同じ広さであり、かつ、これを垂直方向に覆う。１つの金属レベル上の矩形部の長さは、真下の金属レベル上の矩形部より短く、かつ、これと第１の端部において実質的に位置合わせされる。矩形部の第１の端部は実質的に位置合わせされる。本発明の例示的なＦＥＴトランジスタの構造部は、ソース及びドレイン端子、電気コンタクト構造体、両端部でゲート矩形部を接続するマルチレベルの金属リング、及び最小のものより広いゲート間間隔である。本発明は、例えば、エレクトロマイグレーション対応の高性能トランジスタに有用である。 （もっと読む）

【課題】 複数のチップが積層され、均一な電源供給が可能な半導体集積回路を提供する。
【解決手段】 第１の半導体集積回路チップと第２の半導体集積回路チップとを積層し、チップ間接続電極で互いに接続する。そして、第２の半導体集積回路チップのコア電源端子と、チップ間接続電極を介して、第１の半導体集積回路チップに形成されたコア回路にコア電源電圧を供給する。 （もっと読む）

【課題】銅めっき層をアンテナの導体に用いた、集積回路とアンテナが一体形成された半導体装置において、銅の拡散による回路素子の電気特性への悪影響を防止するとともに、密着性の良い銅めっき層を提供することを課題とする。また、集積回路とアンテナが一体形成された半導体装置において、アンテナと集積回路の接続不良に伴う半導体装置の不良を防止することを課題とする。
【解決手段】アンテナ１０１と集積回路１００が一体形成された半導体装置において、アンテナ１０１として銅めっき層を用いるとともに、そのシード層１０７としてＡｇ、Ｐｄ及びＣｕの合金を用い、バリア層１１６としてＴｉＮ又はＴｉを用いるものである。 （もっと読む）

【課題】電源配線やグランド配線の断線のために駆動ＩＣが表示パネルを駆動できなくなる可能性を低減することができる配線接続構造を提供する。
【解決手段】駆動ＩＣのバンプを、電源配線に接続されるバンプ１３１のバンプグループ、バンプ１５１のバンプグループ、グランド配線に接続されるバンプ１４１のバンプグループ、およびバンプ１６１のバンプグループに分ける。さらに、各バンプグループ内で、バンプを複数のグループに分ける。そのグループ毎に、バンプを一本の電源配線またはグランド配線に接続される。これらの電源配線９１，９２，９５，９６やグランド配線９３，９４，９７，９８は、それぞれＦＰＣ７１上の銅箔８１〜８８に接続される。１つのバンプグループに対応する銅箔は、ＦＰＣ７１上で一本の銅箔に接続される。 （もっと読む）

【課題】単純な回路で構成される劣化診断回路及びＩＰコア化された劣化診断回路が組み込まれた半導体集積回路を提供する。
【解決手段】半導体集積回路１０ａ内に設けられた実回路１２の経年劣化による故障時期を予測する劣化診断回路１３ａであって、一定の周波数でパルス信号を出力する信号発生回路１４と、実回路１２と同時期に設けられ、信号発生回路１４により出力されたパルス信号を通過させて出力する劣化診断対象回路１６ａと、信号発生回路１４により出力されたパルス信号の立ち上がりから所定時間だけ遅れて立ち上がりかつ信号発生回路１４により出力されたパルス信号と同じ周波数を有するクロック信号を生成するとともに、劣化診断対象回路１６により出力されたパルス信号のタイミングとクロック信号のタイミングとを比較して劣化診断対象回路１６ａの劣化が発生したか否かを判定し、判定結果を実回路と外部との少なくとも一方に出力する劣化判定回路１８とを備える。 （もっと読む）

【課題】パワー・トランジスタに流れる電流ルートを明確にすると共に、パワー・トランジスタに流れる電流の最適化を図ることにより、パワー・トランジスタへのダメージ又はストレスを低減し、信頼性に優れた半導体集積回路を提供する。
【解決手段】半導体集積回路は、パワー・トランジスタ(100A)と、パワー・トランジスタ(100A)の直上に形成され、複数の第１のバス(140〜142)と、複数の第２のバス(150〜152)と、複数の第１のバス(140〜142)及び複数の第２のバス(150〜152)の各々に１つずつ設けられたコンタクト・パッド(304)とを備える。複数の第１のバス(140〜142)と複数の第２のバス(150〜152)は、外部の接続部材(307)に近い側に位置するものから遠くに位置するものへと順に面積が小さくなるように形成されている。 （もっと読む）

【課題】パワー・トランジスタに流れる電流ルートを明確にすると共に、パワー・トランジスタに流れる電流の最適化を図ることにより、パワー・トランジスタへのダメージ又はストレスを低減し、信頼性に優れた半導体集積回路を提供する。
【解決手段】半導体集積回路は、半導体基板上(100)に形成されたパワー・トランジスタ(100A)と、パワー・トランジスタ(100A)の直上に形成され、パワー・トランジスタの第１の電極及び第２の電極として機能する複数の第１の金属パターン及び複数の第２の金属パターンと、複数の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する複数の第１のバス(130,131)と、複数の第２の金属パターンと電気的に接続する単一の第２のバス(150)と、複数の第１のバス(130,131)及び単一の第２のバス(150)に１つづつ設けられたコンタクト・パッド(304)とを備える。 （もっと読む）

【課題】チップ面積を減少させることができる半導体装置を得る。
【解決手段】本発明に係る半導体装置は、半導体基板と、半導体基板の表面の一部に形成された動作層と、動作層上に形成されたゲート電極と動作層にオーミックコンタクトされたソース電極及びドレイン電極と、ソース電極と接地との間に並列接続された第１の容量及び第１の抵抗とを備え、第１の容量は、ソース電極と、ソース電極上に形成された第１の絶縁膜と、第１の絶縁膜上に形成され、接地された第１の上部電極とから構成される。 （もっと読む）

【課題】マクロセルを有する半導体集積回路の面積を抑える。
【解決手段】半導体集積回路であって、回路素子を複数有するマクロセルと、前記マクロセルに第１の電位を供給する第１のマクロセル用電源配線と、前記第１のマクロセル用電源配線と同一の配線層に配置され、前記マクロセルに第２の電位を供給する第２のマクロセル用電源配線とを備える。前記第１及び第２のマクロセル用電源配線は、前記マクロセル上に配置されており、前記第２のマクロセル用電源配線は、前記第１のマクロセル用電源配線の延長方向である第１の方向に延びるように配置されている。 （もっと読む）