表示パネルドライバ
【課題】必要な静電保護抵抗値を保ちつつ、出力特性を改善することができる出力回路を備えた表示パネルドライバを提供する。
【解決手段】表示パネルドライバが、第１及び第２アンプと、第１〜第ｎ偶数出力ノードと（ｎは、２以上の整数）、第１〜第ｎ奇数出力ノードと、表示パネルのデータ線にそれぞれに接続される第１及び第２出力パッドと、第１〜第ｎスイッチブロックと、第１〜第ｎ偶数静電保護抵抗と、第１〜第ｎ奇数静電保護抵抗とを具備する。第１〜第ｎスイッチブロックのうちの第ｉスイッチブロックは（ｉは１以上ｎ以下の任意の整数）、第１及び第２アンプと第ｉ偶数出力ノード及び第ｉ奇数出力ノードとの間の接続関係を切り換えるように構成されている。第１〜第ｎ偶数静電保護抵抗は、それぞれ、第１〜第ｎ偶数出力ノードと第１出力パッドとの間に接続されており、第１〜第ｎ奇数静電保護抵抗は、それぞれ、第１〜第ｎ奇数出力ノードと第２出力パッドとの間に接続されている。
【解決手段】表示パネルドライバが、第１及び第２アンプと、第１〜第ｎ偶数出力ノードと（ｎは、２以上の整数）、第１〜第ｎ奇数出力ノードと、表示パネルのデータ線にそれぞれに接続される第１及び第２出力パッドと、第１〜第ｎスイッチブロックと、第１〜第ｎ偶数静電保護抵抗と、第１〜第ｎ奇数静電保護抵抗とを具備する。第１〜第ｎスイッチブロックのうちの第ｉスイッチブロックは（ｉは１以上ｎ以下の任意の整数）、第１及び第２アンプと第ｉ偶数出力ノード及び第ｉ奇数出力ノードとの間の接続関係を切り換えるように構成されている。第１〜第ｎ偶数静電保護抵抗は、それぞれ、第１〜第ｎ偶数出力ノードと第１出力パッドとの間に接続されており、第１〜第ｎ奇数静電保護抵抗は、それぞれ、第１〜第ｎ奇数出力ノードと第２出力パッドとの間に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルドライバに関し、特に、表示パネルドライバの出力回路において、パッドに接続される静電保護抵抗の影響をできるだけ少なくする手法に関する。
【背景技術】
【０００２】
ＬＣＤ（liquid crystal display）ドライバその他の表示パネルドライバを集積回路によって実現する場合、一般的には、出力回路の出力段とパッド間に静電保護抵抗が直列に挿入される。もし、この静電保護抵抗を直列に挿入しない場合は、出力段のトランジスタのサイズを不必要に大きくしたり、出力トランジスタを静電保護用素子で構成したりしなければならない等、特別な工夫が必要であるからである。しかしながら、このように特別なことをすると寄生容量が増えたり、チップサイズが増えたり、所望の特性が実現出来ない等々の問題点が多々発生する。
【０００３】
出力回路の出力段とパッド間に静電保護抵抗が直列に挿入される場合、その静電保護抵抗の抵抗値は、静電気から内部トランジスタを保護する目的で定められた基準を満たす範囲に設定される。静電保護抵抗は、一般的には、数十Ω〜数百Ωの抵抗値に設定される。この範囲より小さい抵抗値だとＭＩＬ規格（Ｍｉｌｉｔａｒｙ Ｓｔａｎｄａｒｄ）やＥＩＡＪ（Electronic Industries Association of Japan）で決められた静電保護基準を満足することができない。
【０００４】
しかしながら、表示パネルドライバの出力回路に静電保護抵抗を接続すると、出力特性が劣化してしまう。以下では、出力回路に静電保護抵抗を接続した場合の出力特性の劣化について議論する。
【０００５】
図１は、アナログ増幅回路を使ったＬＣＤドライバの出力回路の例を示す回路構成図である。図１には、出力回路のうち２つの出力パッドに対応する部分のみが図示されている。図１のＬＣＤドライバの出力回路は、負側アンプ１０１と、正側アンプ１０２と、偶数出力パッド１０３と、奇数出力パッド１０４と、共通線１０５と、静電保護抵抗ＲＥＳＤ１、ＲＥＳＤ２と、スイッチＳ１〜Ｓ７とを備えている。負側アンプ１０１、正側アンプ１０２は、いずれも、ボルテッジフォロワ接続されており、各々の正転入力端子は、それぞれ、正側Ｄ／Ａコンバータ（Digital to Analog Converter）と負側Ｄ／Ａコンバータに接続される。
【０００６】
スイッチＳ１は偶数出力ノードＮＯＵＴ１と負側アンプ１０１の出力の間に接続され、スイッチＳ２は奇数出力ノードＮＯＵＴ２と正側アンプ１０２の出力の間に接続されている。スイッチＳ３は奇数出力ノードＮＯＵＴ２と負側アンプ１０１の出力の間に接続され、スイッチＳ４は偶数出力ノードＮＯＵＴ１と正側アンプ１０２の出力の間に接続されている。スイッチＳ１〜Ｓ４は連動して動作する。スイッチＳ５は、偶数出力ノードＮＯＵＴ１と奇数出力ノードＮＯＵＴ２の間に接続され、スイッチＳ６は、奇数出力ノードＮＯＵＴ２と共通線１０５の間に接続され、スイッチＳ７は、偶数出力ノードＮＯＵＴ１と共通線１０５の間に接続される。スイッチＳ５〜Ｓ７は連動して動作する。
【０００７】
一方、静電保護抵抗ＲＥＳＤ１は、偶数出力ノードＮＯＵＴ１と偶数出力パッド１０３の間に接続され、静電保護抵抗ＲＥＳＤ２は、奇数出力ノードＮＯＵＴ２と奇数出力パッド１０４の間に接続される。尚、実際には、静電保護のために静電保護抵抗ＲＥＳＤ１、ＲＥＳＤ２以外にも静電保護ダイオード等々も並列的に使用するのが一般的であるが、本発明と直接関係しないので、ここではその回路の図面への記載と、その説明を省略する。
【０００８】
これらの静電保護抵抗ＲＥＳＤ１、ＲＥＳＤ２は、静電破壊を防止する一方で出力波形を劣化させてしまう。入力端子に矩形波を入力した場合の出力波形を、静電保護抵抗の抵抗値を変えてプロットしたのが図２である。この図２からわかるように静電保護抵抗の値が大きくなるにつれて出力波形が鈍ってくる様子がわかる。理想的にはこの静電保護抵抗の抵抗値がゼロの時に特性が最良になるが、実際にはある規定された抵抗値の静電保護抵抗を入れなければならないので、その抵抗値に応じて特性が制限されてしまう。
【０００９】
一方で、ディジタル回路の出力回路について、静電保護抵抗の影響を低減させることを目的とした構成が、例えば特開２００１−３５８３００号公報（特許文献１）に開示されている。図３を参照して、この公報に記載された出力回路を説明する。図３の出力回路は、ｎ個のＰＭＯＳトランジスタＭＰ１〜ＭＰｎと、ｎ個のＮＭＯＳトランジスタＭＮ１〜ＭＮｎと、ＰＭＯＳ用静電保護抵抗ＲＰ１〜ＲＰｎと、ＮＭＯＳ用静電保護抵抗ＲＮ１〜ＲＮｎと、内部回路１０６と、出力端子パッド１０７と、インバータ１０８とを備えている。ＰＭＯＳトランジスタＭＰ１〜ＭＰｎは、各々のソースが正電源電圧（ＶＤＤ）の電源線に共通接続されており、また、ＮＭＯＳ用静電保護抵抗ＲＮ１〜ＲＮｎは、各々のソースが負電源電圧（ＶＳＳ）の電源線に共通接続されている。インバータ１０８は、その入力が出力端子パッド１０７に接続され、出力が内部回路１０６に接続されている。ＰＭＯＳトランジスタＭＰ１〜ＭＰｎの各々のゲートとＮＭＯＳトランジスタＭＮ１〜ＭＮｎの各々のゲートは、内部回路１０６の出力に共通に接続されている。また、ＰＭＯＳ用静電保護抵抗ＲＰ１〜ＲＰｎは、ＰＭＯＳトランジスタＭＰ１〜ＭＰｎのドレインと出力端子パッド１０７との間に接続され、ＮＭＯＳ用静電保護抵抗ＲＮ１〜ＲＮｎは、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎのドレインと出力端子パッド１０７との間に接続されている。
【００１０】
図３を参照すると、ＰＭＯＳ用静電保護抵抗ＲＰ１〜ＲＰｎと、ＮＭＯＳ用静電保護抵抗ＲＮ１〜ＲＮｎは、静電気サージからＭＯＳトランジスタの破壊を防ぐために挿入されるもので、デバイスプロセスにもよるが、その抵抗値は通常数十Ω〜数百Ω程度である。静電保護抵抗ＲＰ１〜ＲＰｎ、ＲＮ１〜ＲＮｎの実際の抵抗値は、各デバイスプロセスの実力値にもより様々であるが、基準を満たす抵抗値に設定する必要がある。上述のように静電保護抵抗において発生する電圧降下は出力回路の特性劣化の原因になるが、図３に示すように複数個のＭＯＳトランジスタを並列接続することにより、流れる電流をｎ個の静電保護抵抗に分散化することが可能である。すなわち１個の静電保護抵抗に流れる電流は、本来の電流の１／ｎになる。これにより各静電保護抵抗に流れる電流による電圧降下も１／ｎになり、ひいては出力回路の特性劣化を防止することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００１−３５８３００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したように静電保護抵抗の抵抗値を下げれば出力特性が良くなることが分かっている。よって図３に図示されている回路と同様な考え方で出力を分割して、実効的な静電保護抵抗の抵抗値を下げることが考えられる。しかし図３の回路はディジタル回路における出力回路への適用例であって、例えば図１に示すような表示パネルドライバの出力回路のように、出力にスイッチ回路が入る例では、この従来技術をそのまま適用することはできない。それは、スイッチを構成するトランジスタ回路とＣＭＯＳロジックの回路は異なるからである。スイッチは、ＮチャンネルＭＯＳトランジスタ単体で構成される場合もあり、またはＰチャンネルＭＯＳトランジスタ単体で構成される場合もあり、更には、１対のＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを備えるトランスファーゲート回路の場合もある。このように回路が異なるので、その最適な対処方法は、従来回路とは異なる。すなわち従来回路の単なる適用はできないという問題がある。
【課題を解決するための手段】
【００１３】
本発明の基本的なコンセプトは、表示パネルドライバの出力回路において、アンプと出力パッドとを接続する経路を複数設け、それぞれの経路に静電保護抵抗を挿入するということである。これにより見かけの出力抵抗を下げることができ、ひいては出力波形の劣化の程度を改善することができる。
【００１４】
具体的には、本発明の一の観点において、表示パネルドライバが、第１及び第２アンプと、第１〜第ｎ偶数出力ノードと（ｎは、２以上の整数）、第１〜第ｎ奇数出力ノードと、表示パネルのデータ線にそれぞれに接続される第１及び第２出力パッドと、第１〜第ｎスイッチブロックと、第１〜第ｎ偶数静電保護抵抗と、第１〜第ｎ奇数静電保護抵抗とを具備する。第１〜第ｎスイッチブロックのうちの第ｉスイッチブロックは（ｉは１以上ｎ以下の任意の整数）、第１及び第２アンプと第ｉ偶数出力ノード及び第ｉ奇数出力ノードとの間の接続関係を切り換えるように構成されている。第１〜第ｎ偶数静電保護抵抗は、それぞれ、第１〜第ｎ偶数出力ノードと第１出力パッドとの間に接続されており、第１〜第ｎ奇数静電保護抵抗は、それぞれ、第１〜第ｎ奇数出力ノードと第２出力パッドとの間に接続されている。
【発明の効果】
【００１５】
本発明によれば、必要な静電保護抵抗値を保ちつつ、出力特性を改善することができる出力回路を備えた表示パネルドライバが提供される。
【図面の簡単な説明】
【００１６】
【図１】従来のＬＣＤドライバの出力回路の構成を示す回路図である。
【図２】出力電圧波形と静電保護抵抗の抵抗値との関係を示すグラフである。
【図３】従来のディジタル回路における出力回路の構成を示す回路図である。
【図４】本発明の第１の実施形態におけるＬＣＤドライバの出力回路の構成を示す回路図である。
【図５】本発明の出力回路と従来技術の出力回路の出力特性を比較するグラフである。
【図６Ａ】本発明の第２の実施形態におけるＬＣＤドライバの出力回路の構成を示す回路図である。
【図６Ｂ】第２の実施形態における極性切換スイッチブロックの構成を示す回路図である。
【図６Ｃ】第２の実施形態における極性切換スイッチブロックの構成を示す回路図である。
【図７Ａ】本発明の第３の実施形態におけるＬＣＤドライバの出力回路の構成を示す回路図である。
【図７Ｂ】第３の実施形態におけるストレートスイッチブロックの構成を示す回路図である。
【図８】トランスファーゲートの構成を示す回路図である。
【発明を実施するための形態】
【００１７】
（第１の実施形態）
図４は、本発明の第１の実施形態のＬＣＤドライバの出力回路の構成を示す回路図である。第１の実施形態の出力回路は、負側アンプ１と、正側アンプ２と、偶数出力パッド３と、奇数出力パッド４と、静電保護抵抗ＲＥＳＤ１Ｇ、ＲＥＳＤ２Ｇ、ＲＥＳＤ１Ｋ、ＲＥＳＤ２Ｋとを備えている。偶数出力パッド３と奇数出力パッド４とは、ＬＣＤパネルのデータ線に接続されるパットである。負側アンプ１は、“負極性”の駆動電圧を生成する演算増幅器であり、正側アンプ２は、“正極性”の駆動電圧を生成する演算増幅器である。ここで、本明細書において“正極性”とは、ＬＣＤパネルの対向電極に供給される共通電圧より高いことを意味し、逆に、“負極性”とは、当該共通電圧より低いことを意味することに留意されたい。負側アンプ１と正側アンプ２それぞれの正転入力端子は、それぞれ、各々負側Ｄ／Ａコンバータ（Digital to Analog Converter）と正側Ｄ／Ａコンバータに接続される。負側Ｄ／Ａコンバータは、画像データに応じて“負極性”の階調電圧を負側アンプ１の正転入力端子に供給し、正側Ｄ／Ａコンバータは、ＬＣＤドライバに供給された画像データに応じて“正極性”の階調電圧を正側アンプ２の正転入力端子に供給する。負側アンプ１と正側アンプ２のそれぞれは、ボルテッジフォロワ接続されており、供給された階調電圧と同一の駆動電圧を出力する。負側アンプ１によって生成された“負極性”の駆動電圧は、偶数出力パッド３と奇数出力パッド４の一方に供給され、正側アンプ２によって生成された“正極性”の駆動電圧は、偶数出力パッド３と奇数出力パッド４の他方に供給される。また、静電保護抵抗ＲＥＳＤ１Ｇは、出力ノードＮＯＵＴ１Ｇと偶数出力パッド３の間に接続され、静電保護抵抗ＲＥＳＤ２Ｇは、出力ノードＮＯＵＴ２Ｇと偶数出力パッド３の間に接続されている。また、静電保護抵抗ＲＥＳＤ１Ｋは、出力ノードＮＯＵＴ１Ｋと奇数出力パッド４の間に接続され、静電保護抵抗ＲＥＳＤ２Ｋは、出力ノードＮＯＵＴ２Ｋと奇数出力パッド４の間に接続されている。
【００１８】
第１の実施形態の出力回路は、更に、１４個のスイッチ：スイッチＳ１１〜Ｓ７１、Ｓ１２〜Ｓ７２を備えている。スイッチＳ１１〜Ｓ４１は、負側アンプ１及び正側アンプ２の出力と出力ノードＮＯＵＴ１Ｇ、ＮＯＵＴ１Ｋの間の接続関係を切り替えるためのスイッチ群である。スイッチＳ１１は、偶数出力ノードＮＯＵＴ１Ｇと負側アンプ１の出力の間に接続され、スイッチＳ２１は、奇数出力ノードＮＯＵＴ１Ｋと正側アンプ２の出力の間に接続される。スイッチＳ３１は、奇数出力ノードＮＯＵＴ１Ｋと負側アンプ１の出力の間に接続され、スイッチＳ４１は、偶数出力ノードＮＯＵＴ１Ｇと正側アンプ２の出力の間に接続される。同様に、スイッチＳ１２〜Ｓ４２は、負側アンプ１及び正側アンプ２の出力と出力ノードＮＯＵＴ２Ｇ、ＮＯＵＴ２Ｋの間の接続関係を切り替えるためのスイッチ群である。スイッチＳ１２は、偶数出力ノードＮＯＵＴ２Ｇと負側アンプ１の出力の間に接続され、スイッチＳ２２は、奇数出力ノードＮＯＵＴ２Ｋと正側アンプ２の出力の間に接続される。スイッチＳ３２は、奇数出力ノードＮＯＵＴ２Ｋと負側アンプ１の出力の間に接続され、スイッチＳ４２は、偶数出力ノードＮＯＵＴ２Ｇと正側アンプ２の出力の間に接続される。スイッチＳ１１〜Ｓ４１、Ｓ１２〜Ｓ４２により、偶数出力パッド３及び奇数出力パッド４から出力される駆動電圧の極性を反転させる動作が可能になる。
【００１９】
スイッチＳ５１、Ｓ５２、Ｓ６１、Ｓ７１、Ｓ６２、Ｓ７２は、電荷回収スイッチとして機能するスイッチ群である。スイッチＳ５１は、偶数出力ノードＮＯＵＴ１Ｇと奇数出力ノードＮＯＵＴ１Ｋの間に接続され、スイッチＳ５２は、偶数出力ノードＮＯＵＴ２Ｇと奇数出力ノードＮＯＵＴ２Ｋの間に接続されている。スイッチＳ６１は、奇数出力ノードＮＯＵＴ１Ｋと共通線５の間に接続され、スイッチＳ７１は、偶数出力ノードＮＯＵＴ１Ｇと共通線５の間に接続される。同様に、スイッチＳ６２は、奇数出力ノードＮＯＵＴ２Ｋと共通線５の間に接続され、スイッチＳ７２は、偶数出力ノードＮＯＵＴ２Ｇと共通線５の間に接続される。
【００２０】
上記のスイッチのうち、スイッチＳ１１、Ｓ２１、Ｓ１２、Ｓ２２は連動して動作する。また、スイッチＳ３１、Ｓ４１、Ｓ３２、Ｓ４２は連動して動作する。また、スイッチＳ５１、Ｓ５２、Ｓ６１、Ｓ６２、Ｓ７１、Ｓ７２は連動して動作する。
【００２１】
図４を参照して本実施形態の出力回路の動作を説明する。基本的な動作は、図２に図示された従来回路と同じである。スイッチＳ１１〜Ｓ４１、Ｓ１２〜Ｓ４２は、極性反転機能を受け持つスイッチ群である。これらのスイッチは、負側アンプ１と正側アンプ２のうちの一方を偶数出力パッド３に接続し、他方を奇数出力パッド４に接続する。スイッチＳ５１、Ｓ６１、Ｓ７１、Ｓ５２、Ｓ６２、Ｓ７２は、電荷回収スイッチとして機能する。
【００２２】
図１と異なる点は、本実施形態では、負側アンプ１と出力パッド（偶数出力パッド３又は奇数出力パッド４）とを接続する経路が２つ設けられ、同様に、正側アンプ２と出力パッド（偶数出力パッド３又は奇数出力パッド４）とを接続する経路が２つ設けられることである。各経路には、基準を満たすような抵抗値の静電保護抵抗（ＲＥＳＤ１Ｇ、ＲＥＳＤ２Ｇ、ＲＥＳＤ１Ｋ、ＲＥＳＤ２Ｋ）が挿入されている。これにより、偶数出力パッド３又は奇数出力パッド４を流れる電流は、２つの経路に分流されることになる。静電保護抵抗ＲＥＳＤ１Ｇ、ＲＥＳＤ２Ｇ、ＲＥＳＤ１Ｋ、ＲＥＳＤ２Ｋの抵抗値が同一である場合には、静電保護抵抗ＲＥＳＤ１Ｇ、ＲＥＳＤ２Ｇを流れる電流は同一であり、静電保護抵抗ＲＥＳＤ１Ｋ、ＲＥＳＤ２Ｋを流れる電流が同一である。即ち、すなわちパッドから入出力される電流の半分ずつが前述した２つの経路から供給されることになる。これにより、静電保護抵抗ＲＥＳＤ１Ｇ、ＲＥＳＤ２Ｇ、ＲＥＳＤ１Ｋ、ＲＥＳＤ２Ｋに流れる電流は、必要な出力電流の半分となり、これにより、出力過渡応答波形の改善ができる。
【００２３】
その改善効果を示したのが、図５である。図５は、従来技術の図１の回路と本実施形態の図４の回路とについてシミュレーションし、シミュレーションによって得られた電圧波形を重ね合わせたグラフである。太線は、本実施形態の回路の出力電圧の波形を示しており、細線は従来技術の回路の出力電圧の波形を示している。スルーレートで決まる立ち上がりと立ち下がり波形の部分はほとんど変化ないが、いわゆる波形の肩のところは出力抵抗値（この場合は静電保護抵抗値）で波形形状が決まることは前述した通り（図２参照）である。この図５を参照すると、従来回路に比べ、出力の過渡特性が改善できていることがわかる。出力振幅の１０％／９０％の値でみれば２０％程度の改善効果がでることが確認できた。更に波形が真ん中に寄っている時間が電荷回収の波形であり、真ん中に寄るほど電荷回収の効率が良い。その観点から本願発明はこの電荷回収期間により真ん中に寄っているので、従来例に比べ電荷回収効率もアップしていることがわかる。
【００２４】
（第２の実施形態）
図６Ａは、第２の実施形態の出力回路の構成を示すブロック図である。図６Ａの回路構成は図４の回路構成を一般化したもので、第２の実施形態の出力回路では、負側アンプ１と出力パッド（偶数出力パッド３又は奇数出力パッド４）とを接続する経路がｎ個設けられ、同様に、正側アンプ２と出力パッド（偶数出力パッド３又は奇数出力パッド４）とを接続する経路がｎ個設けられる。図４の回路構成は、図６Ａの回路構成においてｎを２とした場合の例である。
【００２５】
詳細には、第２の実施形態の出力回路は、負側アンプ１と、正側アンプ２と、偶数出力パッド３と、奇数出力パッド４と、静電保護抵抗ＲＥＳＤ１Ｇ〜ＲＥＳＤｎＧ、ＲＥＳＤ１Ｋ〜ＲＥＳＤｎＫとを備えている。静電保護抵抗ＲＥＳＤ１Ｇ〜ＲＥＳＤｎＧは、それぞれ、偶数出力ノードＮＯＵＴ１Ｇ〜ＮＯＵＴｎＧと偶数出力パッド３の間に接続され、静電保護抵抗ＲＥＳＤ１Ｋ〜ＲＥＳＤｎＫは、それぞれ、奇数出力ノードＮＯＵＴ１Ｋ〜とＮＯＵＴｎＫと奇数出力パッド４の間に接続されている。
【００２６】
第２の実施形態の出力回路には、更に、極性切換スイッチブロックＳＷ＿ＰＯＬ１〜ＳＷ＿ＰＯＬｎと、電荷回収スイッチブロックＳＷ＿ＣＨ１〜ＳＷ＿ＣＨｎとが設けられている。極性切換スイッチブロックＳＷ＿ＰＯＬ１〜ＳＷ＿ＰＯＬｎは、負側アンプ１及び正側アンプ２の出力と、出力ノードＮＯＵＴ１Ｇ〜ＮＯＵＴｎＧ、ＮＯＵＴ１Ｋ〜ＮＯＵＴｎＫとの間の接続関係を切り換える機能を有している。一方、電荷回収スイッチブロックＳＷ＿ＣＨ１〜ＳＷ＿ＣＨｎは、それぞれ、出力ノードＮＯＵＴ１Ｇ〜ＮＯＵＴｎＧ、ＮＯＵＴ１Ｋ〜ＮＯＵＴｎＫと共通線５との間の接続関係を切り換える機能を有している。加えて、各電荷回収スイッチブロックＳＷ＿ＣＨｉは、出力ノードＮＯＵＴｉＧと出力ノードＮＯＵＴｉＫとを短絡する機能を有している。
【００２７】
各極性切換スイッチブロックＳＷ＿ＰＯＬｉは、いわゆるクロススイッチ構成となっている。すなわち、図６Ｂに示されているように、各極性切換スイッチブロックＳＷ＿ＰＯＬｉは、スイッチＳ１ｉ〜Ｓ４ｉを備えている。スイッチＳ１ｉは、負側アンプ１の出力Ｎｎｅｇａと偶数中間ノードＮＭｉＧの間に接続され、スイッチＳ２ｉは、正側アンプ２の出力Ｎｐｏｓｉと奇数中間ノードＮＭｉＫの間に接続されている。また、スイッチＳ３ｉは、正側アンプ２の出力Ｎｐｏｓｉと偶数中間ノードＮＭｉＧの間に接続され、スイッチＳ４ｉは、負側アンプ１の出力Ｎｎｅｇａと奇数中間ノードＮＭｉＫの間に接続されている。
【００２８】
一方、各電荷回収スイッチブロックＳＷ＿ＣＨｉは、図６Ｃに示されているように、スイッチＳ５ｉ〜Ｓ７ｉを備えている。スイッチＳ５ｉは、奇数出力ノードＮＯＵＴｉＫと偶数出力ノードＮＯＵＴｉＧとの間に接続されている。スイッチＳ６ｉは、偶数出力ノードＮＯＵＴｉＧと共通線５の間に接続され、スイッチＳ７ｉは、奇数出力ノードＮＯＵＴｉＫと共通線５の間に接続されている。電荷回収スイッチブロックＳＷ＿ＣＨｉの内部では、奇数中間ノードＮＭｉＫと奇数出力ノードＮＯＵＴｉＫとが直接に接続され、偶数中間ノードＮＭｉＧと偶数出力ノードＮＯＵＴｉＧとが直接に接続されていることに留意されたい。
【００２９】
スイッチＳＷ＿ＰＯＬ１〜ＳＷ＿ＰＯＬｎに含まれるスイッチは全て連動して動作する。また、スイッチＳＷ＿ＣＨ１〜ＳＷ＿ＣＨｎに含まれるスイッチは全て連動して動作する。
【００３０】
図６Ａの回路の動作は、基本的には図４の回路と同様である。ここでｎの数を増やせば増やすほど、実効的な静電保護抵抗の値は小さくなる。すなわち図２において出力抵抗値が小さくなることから、出力波形は理想に近づく。
【００３１】
（第３の実施形態）
図７Ａは、第３の実施形態における出力回路の構成を示すブロック図である。図７Ａの回路では、図６Ａの回路における負側アンプ１及び正側アンプ２が、Rail-to-Rail構成のアンプ１Ａ、２Ａに置き換えられている。これに伴い、アンプ１Ａ及び２Ａと正側Ｄ／Ａコンバータ及び負側Ｄ／Ａコンバータとの間にクロススイッチブロック６が挿入され、更に、極性切換スイッチブロックＳＷ＿ＰＯＬ１〜ＳＷ＿ＰＯＬｎが、ストレートスイッチブロックＳＷ＿ＳＴ１〜ＳＷ＿ＳＴｎに置換される。クロススイッチブロック６は、スイッチＳＳＴ１、ＳＳＴ２、ＳＣＲ１、ＳＣＲ２を備えている。スイッチＳＳＴ１は、負側Ｄ／Ａコンバータの出力とアンプ１Ａの正転入力端子の間に接続され、スイッチＳＳＴ２は、正側Ｄ／Ａコンバータの出力とアンプ２Ａの正転入力端子の間に接続される。また、スイッチＳＣＲ１は、負側Ｄ／Ａコンバータの出力とアンプ２Ａの正転入力端子の間に接続され、スイッチＳＣＲ２は、正側Ｄ／Ａコンバータの出力とアンプ１Ａの正転入力端子の間に接続される。
【００３２】
本実施形態では、アンプ１Ａ、２ＡがRail-to-Rail構成なので、アンプ１Ａ、２Ａの入出力電圧範囲は負電源電圧ＶＳＳから正電源電圧ＶＤＤまでである。従って、アンプ１Ａ、２Ａには、正側Ｄ／Ａコンバータから出力される正極性の階調電圧と、負側Ｄ／Ａコンバータから出力される階調電圧のどちらでも入力することが可能である。また、DACとアンプの間にいわゆるクロススイッチを挿入して、同一のアンプで正極性、と負側を出力することが可能になる。従って、アンプ１Ａ、２Ａの出力には、クロススイッチを接続する必要はない。本実施形態では、図７Ｂに示されているように、ストレートスイッチブロックＳＷ＿ＳＴ１〜ＳＷ＿ＳＴｎのそれぞれは、電荷回収時にアンプ１Ａ、２Ａを偶数出力パッド３、奇数出力パッド４から切り離すスイッチのみで構成されている。このような構成でも、偶数出力パッド３、奇数出力パッド４のそれぞれに、正極性の駆動電圧と負極性の駆動電圧を出力することが可能である。これ以外の動作は第２の実施形態と同じである。
【００３３】
（スイッチの構成）
上述の第１〜第３の実施形態の出力回路におけるスイッチとしては、様々なものが使用され得る。スイッチとして、ＮＭＯＳトランジスタが使用されてもよく、ＰＭＯＳトランジスタが使用されてもよい。また、図８に図示されているような、ドレインとソースが共通に接続された一対のＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ１２で構成されたトランスファーゲートが使用されてもよい。この場合、ＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ１２のゲートにはインバータ１３を用いて互いに相補の制御信号が供給される。これにより、ＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ１２は同時にオン状態になり、又は同時にオフ状態になる。
【００３４】
スイッチとしてＮチャンネルＭＯＳトランジスタと使うか、ＰチャンネルＭＯＳトランジスタを使うか、またはトランスファーゲートを使うかの判断基準は、スイッチに印加される電圧に応じて決定されることが望ましい。例えば、正電源電圧をＶＤＤとすると、スイッチにかかる電圧が、ほぼＶＤＤ／２より高い場合はＰチャンネルＭＯＳトランジスタを使用することが好ましく、逆に、スイッチにかかる電圧がほぼＶＤＤ／２より低い場合はＮチャンネルＭＯＳトランジスタを使用することが好ましい。また、負電源電圧ＶＳＳから正電源電圧ＶＤＤまで全入力電圧範囲で動作させる必要がある場合はトランスファーゲートを使用することが好ましい。
【００３５】
以上には、本発明の実施形態が様々に記載されているが、本発明は、上記の実施形態に限定して解釈してはならない。本発明は、当業者には自明的な様々な変更が可能であることに留意されたい。特に、本発明が、ＬＣＤドライバのみならず、他の表示パネルを駆動する表示ドライバにも適用可能であることは、当業者には自明的であろう。
【符号の説明】
【００３６】
１：負側アンプ
２：正側アンプ
１Ａ、２Ａ：アンプ
３：偶数出力パッド
４：奇数出力パッド
５：共通線
６：クロススイッチブロック
１１：ＮＭＯＳトランジスタ
１２：ＰＭＯＳトランジスタ
１３：インバータ
１０１：負側アンプ
１０２：正側アンプ
１０３：偶数出力パッド
１０４：奇数出力パッド
１０５：共通線
１０６：内部回路
１０７：出力端子パッド
１０８：インバータ
【技術分野】
【０００１】
本発明は、表示パネルドライバに関し、特に、表示パネルドライバの出力回路において、パッドに接続される静電保護抵抗の影響をできるだけ少なくする手法に関する。
【背景技術】
【０００２】
ＬＣＤ（liquid crystal display）ドライバその他の表示パネルドライバを集積回路によって実現する場合、一般的には、出力回路の出力段とパッド間に静電保護抵抗が直列に挿入される。もし、この静電保護抵抗を直列に挿入しない場合は、出力段のトランジスタのサイズを不必要に大きくしたり、出力トランジスタを静電保護用素子で構成したりしなければならない等、特別な工夫が必要であるからである。しかしながら、このように特別なことをすると寄生容量が増えたり、チップサイズが増えたり、所望の特性が実現出来ない等々の問題点が多々発生する。
【０００３】
出力回路の出力段とパッド間に静電保護抵抗が直列に挿入される場合、その静電保護抵抗の抵抗値は、静電気から内部トランジスタを保護する目的で定められた基準を満たす範囲に設定される。静電保護抵抗は、一般的には、数十Ω〜数百Ωの抵抗値に設定される。この範囲より小さい抵抗値だとＭＩＬ規格（Ｍｉｌｉｔａｒｙ Ｓｔａｎｄａｒｄ）やＥＩＡＪ（Electronic Industries Association of Japan）で決められた静電保護基準を満足することができない。
【０００４】
しかしながら、表示パネルドライバの出力回路に静電保護抵抗を接続すると、出力特性が劣化してしまう。以下では、出力回路に静電保護抵抗を接続した場合の出力特性の劣化について議論する。
【０００５】
図１は、アナログ増幅回路を使ったＬＣＤドライバの出力回路の例を示す回路構成図である。図１には、出力回路のうち２つの出力パッドに対応する部分のみが図示されている。図１のＬＣＤドライバの出力回路は、負側アンプ１０１と、正側アンプ１０２と、偶数出力パッド１０３と、奇数出力パッド１０４と、共通線１０５と、静電保護抵抗ＲＥＳＤ１、ＲＥＳＤ２と、スイッチＳ１〜Ｓ７とを備えている。負側アンプ１０１、正側アンプ１０２は、いずれも、ボルテッジフォロワ接続されており、各々の正転入力端子は、それぞれ、正側Ｄ／Ａコンバータ（Digital to Analog Converter）と負側Ｄ／Ａコンバータに接続される。
【０００６】
スイッチＳ１は偶数出力ノードＮＯＵＴ１と負側アンプ１０１の出力の間に接続され、スイッチＳ２は奇数出力ノードＮＯＵＴ２と正側アンプ１０２の出力の間に接続されている。スイッチＳ３は奇数出力ノードＮＯＵＴ２と負側アンプ１０１の出力の間に接続され、スイッチＳ４は偶数出力ノードＮＯＵＴ１と正側アンプ１０２の出力の間に接続されている。スイッチＳ１〜Ｓ４は連動して動作する。スイッチＳ５は、偶数出力ノードＮＯＵＴ１と奇数出力ノードＮＯＵＴ２の間に接続され、スイッチＳ６は、奇数出力ノードＮＯＵＴ２と共通線１０５の間に接続され、スイッチＳ７は、偶数出力ノードＮＯＵＴ１と共通線１０５の間に接続される。スイッチＳ５〜Ｓ７は連動して動作する。
【０００７】
一方、静電保護抵抗ＲＥＳＤ１は、偶数出力ノードＮＯＵＴ１と偶数出力パッド１０３の間に接続され、静電保護抵抗ＲＥＳＤ２は、奇数出力ノードＮＯＵＴ２と奇数出力パッド１０４の間に接続される。尚、実際には、静電保護のために静電保護抵抗ＲＥＳＤ１、ＲＥＳＤ２以外にも静電保護ダイオード等々も並列的に使用するのが一般的であるが、本発明と直接関係しないので、ここではその回路の図面への記載と、その説明を省略する。
【０００８】
これらの静電保護抵抗ＲＥＳＤ１、ＲＥＳＤ２は、静電破壊を防止する一方で出力波形を劣化させてしまう。入力端子に矩形波を入力した場合の出力波形を、静電保護抵抗の抵抗値を変えてプロットしたのが図２である。この図２からわかるように静電保護抵抗の値が大きくなるにつれて出力波形が鈍ってくる様子がわかる。理想的にはこの静電保護抵抗の抵抗値がゼロの時に特性が最良になるが、実際にはある規定された抵抗値の静電保護抵抗を入れなければならないので、その抵抗値に応じて特性が制限されてしまう。
【０００９】
一方で、ディジタル回路の出力回路について、静電保護抵抗の影響を低減させることを目的とした構成が、例えば特開２００１−３５８３００号公報（特許文献１）に開示されている。図３を参照して、この公報に記載された出力回路を説明する。図３の出力回路は、ｎ個のＰＭＯＳトランジスタＭＰ１〜ＭＰｎと、ｎ個のＮＭＯＳトランジスタＭＮ１〜ＭＮｎと、ＰＭＯＳ用静電保護抵抗ＲＰ１〜ＲＰｎと、ＮＭＯＳ用静電保護抵抗ＲＮ１〜ＲＮｎと、内部回路１０６と、出力端子パッド１０７と、インバータ１０８とを備えている。ＰＭＯＳトランジスタＭＰ１〜ＭＰｎは、各々のソースが正電源電圧（ＶＤＤ）の電源線に共通接続されており、また、ＮＭＯＳ用静電保護抵抗ＲＮ１〜ＲＮｎは、各々のソースが負電源電圧（ＶＳＳ）の電源線に共通接続されている。インバータ１０８は、その入力が出力端子パッド１０７に接続され、出力が内部回路１０６に接続されている。ＰＭＯＳトランジスタＭＰ１〜ＭＰｎの各々のゲートとＮＭＯＳトランジスタＭＮ１〜ＭＮｎの各々のゲートは、内部回路１０６の出力に共通に接続されている。また、ＰＭＯＳ用静電保護抵抗ＲＰ１〜ＲＰｎは、ＰＭＯＳトランジスタＭＰ１〜ＭＰｎのドレインと出力端子パッド１０７との間に接続され、ＮＭＯＳ用静電保護抵抗ＲＮ１〜ＲＮｎは、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎのドレインと出力端子パッド１０７との間に接続されている。
【００１０】
図３を参照すると、ＰＭＯＳ用静電保護抵抗ＲＰ１〜ＲＰｎと、ＮＭＯＳ用静電保護抵抗ＲＮ１〜ＲＮｎは、静電気サージからＭＯＳトランジスタの破壊を防ぐために挿入されるもので、デバイスプロセスにもよるが、その抵抗値は通常数十Ω〜数百Ω程度である。静電保護抵抗ＲＰ１〜ＲＰｎ、ＲＮ１〜ＲＮｎの実際の抵抗値は、各デバイスプロセスの実力値にもより様々であるが、基準を満たす抵抗値に設定する必要がある。上述のように静電保護抵抗において発生する電圧降下は出力回路の特性劣化の原因になるが、図３に示すように複数個のＭＯＳトランジスタを並列接続することにより、流れる電流をｎ個の静電保護抵抗に分散化することが可能である。すなわち１個の静電保護抵抗に流れる電流は、本来の電流の１／ｎになる。これにより各静電保護抵抗に流れる電流による電圧降下も１／ｎになり、ひいては出力回路の特性劣化を防止することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００１−３５８３００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したように静電保護抵抗の抵抗値を下げれば出力特性が良くなることが分かっている。よって図３に図示されている回路と同様な考え方で出力を分割して、実効的な静電保護抵抗の抵抗値を下げることが考えられる。しかし図３の回路はディジタル回路における出力回路への適用例であって、例えば図１に示すような表示パネルドライバの出力回路のように、出力にスイッチ回路が入る例では、この従来技術をそのまま適用することはできない。それは、スイッチを構成するトランジスタ回路とＣＭＯＳロジックの回路は異なるからである。スイッチは、ＮチャンネルＭＯＳトランジスタ単体で構成される場合もあり、またはＰチャンネルＭＯＳトランジスタ単体で構成される場合もあり、更には、１対のＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを備えるトランスファーゲート回路の場合もある。このように回路が異なるので、その最適な対処方法は、従来回路とは異なる。すなわち従来回路の単なる適用はできないという問題がある。
【課題を解決するための手段】
【００１３】
本発明の基本的なコンセプトは、表示パネルドライバの出力回路において、アンプと出力パッドとを接続する経路を複数設け、それぞれの経路に静電保護抵抗を挿入するということである。これにより見かけの出力抵抗を下げることができ、ひいては出力波形の劣化の程度を改善することができる。
【００１４】
具体的には、本発明の一の観点において、表示パネルドライバが、第１及び第２アンプと、第１〜第ｎ偶数出力ノードと（ｎは、２以上の整数）、第１〜第ｎ奇数出力ノードと、表示パネルのデータ線にそれぞれに接続される第１及び第２出力パッドと、第１〜第ｎスイッチブロックと、第１〜第ｎ偶数静電保護抵抗と、第１〜第ｎ奇数静電保護抵抗とを具備する。第１〜第ｎスイッチブロックのうちの第ｉスイッチブロックは（ｉは１以上ｎ以下の任意の整数）、第１及び第２アンプと第ｉ偶数出力ノード及び第ｉ奇数出力ノードとの間の接続関係を切り換えるように構成されている。第１〜第ｎ偶数静電保護抵抗は、それぞれ、第１〜第ｎ偶数出力ノードと第１出力パッドとの間に接続されており、第１〜第ｎ奇数静電保護抵抗は、それぞれ、第１〜第ｎ奇数出力ノードと第２出力パッドとの間に接続されている。
【発明の効果】
【００１５】
本発明によれば、必要な静電保護抵抗値を保ちつつ、出力特性を改善することができる出力回路を備えた表示パネルドライバが提供される。
【図面の簡単な説明】
【００１６】
【図１】従来のＬＣＤドライバの出力回路の構成を示す回路図である。
【図２】出力電圧波形と静電保護抵抗の抵抗値との関係を示すグラフである。
【図３】従来のディジタル回路における出力回路の構成を示す回路図である。
【図４】本発明の第１の実施形態におけるＬＣＤドライバの出力回路の構成を示す回路図である。
【図５】本発明の出力回路と従来技術の出力回路の出力特性を比較するグラフである。
【図６Ａ】本発明の第２の実施形態におけるＬＣＤドライバの出力回路の構成を示す回路図である。
【図６Ｂ】第２の実施形態における極性切換スイッチブロックの構成を示す回路図である。
【図６Ｃ】第２の実施形態における極性切換スイッチブロックの構成を示す回路図である。
【図７Ａ】本発明の第３の実施形態におけるＬＣＤドライバの出力回路の構成を示す回路図である。
【図７Ｂ】第３の実施形態におけるストレートスイッチブロックの構成を示す回路図である。
【図８】トランスファーゲートの構成を示す回路図である。
【発明を実施するための形態】
【００１７】
（第１の実施形態）
図４は、本発明の第１の実施形態のＬＣＤドライバの出力回路の構成を示す回路図である。第１の実施形態の出力回路は、負側アンプ１と、正側アンプ２と、偶数出力パッド３と、奇数出力パッド４と、静電保護抵抗ＲＥＳＤ１Ｇ、ＲＥＳＤ２Ｇ、ＲＥＳＤ１Ｋ、ＲＥＳＤ２Ｋとを備えている。偶数出力パッド３と奇数出力パッド４とは、ＬＣＤパネルのデータ線に接続されるパットである。負側アンプ１は、“負極性”の駆動電圧を生成する演算増幅器であり、正側アンプ２は、“正極性”の駆動電圧を生成する演算増幅器である。ここで、本明細書において“正極性”とは、ＬＣＤパネルの対向電極に供給される共通電圧より高いことを意味し、逆に、“負極性”とは、当該共通電圧より低いことを意味することに留意されたい。負側アンプ１と正側アンプ２それぞれの正転入力端子は、それぞれ、各々負側Ｄ／Ａコンバータ（Digital to Analog Converter）と正側Ｄ／Ａコンバータに接続される。負側Ｄ／Ａコンバータは、画像データに応じて“負極性”の階調電圧を負側アンプ１の正転入力端子に供給し、正側Ｄ／Ａコンバータは、ＬＣＤドライバに供給された画像データに応じて“正極性”の階調電圧を正側アンプ２の正転入力端子に供給する。負側アンプ１と正側アンプ２のそれぞれは、ボルテッジフォロワ接続されており、供給された階調電圧と同一の駆動電圧を出力する。負側アンプ１によって生成された“負極性”の駆動電圧は、偶数出力パッド３と奇数出力パッド４の一方に供給され、正側アンプ２によって生成された“正極性”の駆動電圧は、偶数出力パッド３と奇数出力パッド４の他方に供給される。また、静電保護抵抗ＲＥＳＤ１Ｇは、出力ノードＮＯＵＴ１Ｇと偶数出力パッド３の間に接続され、静電保護抵抗ＲＥＳＤ２Ｇは、出力ノードＮＯＵＴ２Ｇと偶数出力パッド３の間に接続されている。また、静電保護抵抗ＲＥＳＤ１Ｋは、出力ノードＮＯＵＴ１Ｋと奇数出力パッド４の間に接続され、静電保護抵抗ＲＥＳＤ２Ｋは、出力ノードＮＯＵＴ２Ｋと奇数出力パッド４の間に接続されている。
【００１８】
第１の実施形態の出力回路は、更に、１４個のスイッチ：スイッチＳ１１〜Ｓ７１、Ｓ１２〜Ｓ７２を備えている。スイッチＳ１１〜Ｓ４１は、負側アンプ１及び正側アンプ２の出力と出力ノードＮＯＵＴ１Ｇ、ＮＯＵＴ１Ｋの間の接続関係を切り替えるためのスイッチ群である。スイッチＳ１１は、偶数出力ノードＮＯＵＴ１Ｇと負側アンプ１の出力の間に接続され、スイッチＳ２１は、奇数出力ノードＮＯＵＴ１Ｋと正側アンプ２の出力の間に接続される。スイッチＳ３１は、奇数出力ノードＮＯＵＴ１Ｋと負側アンプ１の出力の間に接続され、スイッチＳ４１は、偶数出力ノードＮＯＵＴ１Ｇと正側アンプ２の出力の間に接続される。同様に、スイッチＳ１２〜Ｓ４２は、負側アンプ１及び正側アンプ２の出力と出力ノードＮＯＵＴ２Ｇ、ＮＯＵＴ２Ｋの間の接続関係を切り替えるためのスイッチ群である。スイッチＳ１２は、偶数出力ノードＮＯＵＴ２Ｇと負側アンプ１の出力の間に接続され、スイッチＳ２２は、奇数出力ノードＮＯＵＴ２Ｋと正側アンプ２の出力の間に接続される。スイッチＳ３２は、奇数出力ノードＮＯＵＴ２Ｋと負側アンプ１の出力の間に接続され、スイッチＳ４２は、偶数出力ノードＮＯＵＴ２Ｇと正側アンプ２の出力の間に接続される。スイッチＳ１１〜Ｓ４１、Ｓ１２〜Ｓ４２により、偶数出力パッド３及び奇数出力パッド４から出力される駆動電圧の極性を反転させる動作が可能になる。
【００１９】
スイッチＳ５１、Ｓ５２、Ｓ６１、Ｓ７１、Ｓ６２、Ｓ７２は、電荷回収スイッチとして機能するスイッチ群である。スイッチＳ５１は、偶数出力ノードＮＯＵＴ１Ｇと奇数出力ノードＮＯＵＴ１Ｋの間に接続され、スイッチＳ５２は、偶数出力ノードＮＯＵＴ２Ｇと奇数出力ノードＮＯＵＴ２Ｋの間に接続されている。スイッチＳ６１は、奇数出力ノードＮＯＵＴ１Ｋと共通線５の間に接続され、スイッチＳ７１は、偶数出力ノードＮＯＵＴ１Ｇと共通線５の間に接続される。同様に、スイッチＳ６２は、奇数出力ノードＮＯＵＴ２Ｋと共通線５の間に接続され、スイッチＳ７２は、偶数出力ノードＮＯＵＴ２Ｇと共通線５の間に接続される。
【００２０】
上記のスイッチのうち、スイッチＳ１１、Ｓ２１、Ｓ１２、Ｓ２２は連動して動作する。また、スイッチＳ３１、Ｓ４１、Ｓ３２、Ｓ４２は連動して動作する。また、スイッチＳ５１、Ｓ５２、Ｓ６１、Ｓ６２、Ｓ７１、Ｓ７２は連動して動作する。
【００２１】
図４を参照して本実施形態の出力回路の動作を説明する。基本的な動作は、図２に図示された従来回路と同じである。スイッチＳ１１〜Ｓ４１、Ｓ１２〜Ｓ４２は、極性反転機能を受け持つスイッチ群である。これらのスイッチは、負側アンプ１と正側アンプ２のうちの一方を偶数出力パッド３に接続し、他方を奇数出力パッド４に接続する。スイッチＳ５１、Ｓ６１、Ｓ７１、Ｓ５２、Ｓ６２、Ｓ７２は、電荷回収スイッチとして機能する。
【００２２】
図１と異なる点は、本実施形態では、負側アンプ１と出力パッド（偶数出力パッド３又は奇数出力パッド４）とを接続する経路が２つ設けられ、同様に、正側アンプ２と出力パッド（偶数出力パッド３又は奇数出力パッド４）とを接続する経路が２つ設けられることである。各経路には、基準を満たすような抵抗値の静電保護抵抗（ＲＥＳＤ１Ｇ、ＲＥＳＤ２Ｇ、ＲＥＳＤ１Ｋ、ＲＥＳＤ２Ｋ）が挿入されている。これにより、偶数出力パッド３又は奇数出力パッド４を流れる電流は、２つの経路に分流されることになる。静電保護抵抗ＲＥＳＤ１Ｇ、ＲＥＳＤ２Ｇ、ＲＥＳＤ１Ｋ、ＲＥＳＤ２Ｋの抵抗値が同一である場合には、静電保護抵抗ＲＥＳＤ１Ｇ、ＲＥＳＤ２Ｇを流れる電流は同一であり、静電保護抵抗ＲＥＳＤ１Ｋ、ＲＥＳＤ２Ｋを流れる電流が同一である。即ち、すなわちパッドから入出力される電流の半分ずつが前述した２つの経路から供給されることになる。これにより、静電保護抵抗ＲＥＳＤ１Ｇ、ＲＥＳＤ２Ｇ、ＲＥＳＤ１Ｋ、ＲＥＳＤ２Ｋに流れる電流は、必要な出力電流の半分となり、これにより、出力過渡応答波形の改善ができる。
【００２３】
その改善効果を示したのが、図５である。図５は、従来技術の図１の回路と本実施形態の図４の回路とについてシミュレーションし、シミュレーションによって得られた電圧波形を重ね合わせたグラフである。太線は、本実施形態の回路の出力電圧の波形を示しており、細線は従来技術の回路の出力電圧の波形を示している。スルーレートで決まる立ち上がりと立ち下がり波形の部分はほとんど変化ないが、いわゆる波形の肩のところは出力抵抗値（この場合は静電保護抵抗値）で波形形状が決まることは前述した通り（図２参照）である。この図５を参照すると、従来回路に比べ、出力の過渡特性が改善できていることがわかる。出力振幅の１０％／９０％の値でみれば２０％程度の改善効果がでることが確認できた。更に波形が真ん中に寄っている時間が電荷回収の波形であり、真ん中に寄るほど電荷回収の効率が良い。その観点から本願発明はこの電荷回収期間により真ん中に寄っているので、従来例に比べ電荷回収効率もアップしていることがわかる。
【００２４】
（第２の実施形態）
図６Ａは、第２の実施形態の出力回路の構成を示すブロック図である。図６Ａの回路構成は図４の回路構成を一般化したもので、第２の実施形態の出力回路では、負側アンプ１と出力パッド（偶数出力パッド３又は奇数出力パッド４）とを接続する経路がｎ個設けられ、同様に、正側アンプ２と出力パッド（偶数出力パッド３又は奇数出力パッド４）とを接続する経路がｎ個設けられる。図４の回路構成は、図６Ａの回路構成においてｎを２とした場合の例である。
【００２５】
詳細には、第２の実施形態の出力回路は、負側アンプ１と、正側アンプ２と、偶数出力パッド３と、奇数出力パッド４と、静電保護抵抗ＲＥＳＤ１Ｇ〜ＲＥＳＤｎＧ、ＲＥＳＤ１Ｋ〜ＲＥＳＤｎＫとを備えている。静電保護抵抗ＲＥＳＤ１Ｇ〜ＲＥＳＤｎＧは、それぞれ、偶数出力ノードＮＯＵＴ１Ｇ〜ＮＯＵＴｎＧと偶数出力パッド３の間に接続され、静電保護抵抗ＲＥＳＤ１Ｋ〜ＲＥＳＤｎＫは、それぞれ、奇数出力ノードＮＯＵＴ１Ｋ〜とＮＯＵＴｎＫと奇数出力パッド４の間に接続されている。
【００２６】
第２の実施形態の出力回路には、更に、極性切換スイッチブロックＳＷ＿ＰＯＬ１〜ＳＷ＿ＰＯＬｎと、電荷回収スイッチブロックＳＷ＿ＣＨ１〜ＳＷ＿ＣＨｎとが設けられている。極性切換スイッチブロックＳＷ＿ＰＯＬ１〜ＳＷ＿ＰＯＬｎは、負側アンプ１及び正側アンプ２の出力と、出力ノードＮＯＵＴ１Ｇ〜ＮＯＵＴｎＧ、ＮＯＵＴ１Ｋ〜ＮＯＵＴｎＫとの間の接続関係を切り換える機能を有している。一方、電荷回収スイッチブロックＳＷ＿ＣＨ１〜ＳＷ＿ＣＨｎは、それぞれ、出力ノードＮＯＵＴ１Ｇ〜ＮＯＵＴｎＧ、ＮＯＵＴ１Ｋ〜ＮＯＵＴｎＫと共通線５との間の接続関係を切り換える機能を有している。加えて、各電荷回収スイッチブロックＳＷ＿ＣＨｉは、出力ノードＮＯＵＴｉＧと出力ノードＮＯＵＴｉＫとを短絡する機能を有している。
【００２７】
各極性切換スイッチブロックＳＷ＿ＰＯＬｉは、いわゆるクロススイッチ構成となっている。すなわち、図６Ｂに示されているように、各極性切換スイッチブロックＳＷ＿ＰＯＬｉは、スイッチＳ１ｉ〜Ｓ４ｉを備えている。スイッチＳ１ｉは、負側アンプ１の出力Ｎｎｅｇａと偶数中間ノードＮＭｉＧの間に接続され、スイッチＳ２ｉは、正側アンプ２の出力Ｎｐｏｓｉと奇数中間ノードＮＭｉＫの間に接続されている。また、スイッチＳ３ｉは、正側アンプ２の出力Ｎｐｏｓｉと偶数中間ノードＮＭｉＧの間に接続され、スイッチＳ４ｉは、負側アンプ１の出力Ｎｎｅｇａと奇数中間ノードＮＭｉＫの間に接続されている。
【００２８】
一方、各電荷回収スイッチブロックＳＷ＿ＣＨｉは、図６Ｃに示されているように、スイッチＳ５ｉ〜Ｓ７ｉを備えている。スイッチＳ５ｉは、奇数出力ノードＮＯＵＴｉＫと偶数出力ノードＮＯＵＴｉＧとの間に接続されている。スイッチＳ６ｉは、偶数出力ノードＮＯＵＴｉＧと共通線５の間に接続され、スイッチＳ７ｉは、奇数出力ノードＮＯＵＴｉＫと共通線５の間に接続されている。電荷回収スイッチブロックＳＷ＿ＣＨｉの内部では、奇数中間ノードＮＭｉＫと奇数出力ノードＮＯＵＴｉＫとが直接に接続され、偶数中間ノードＮＭｉＧと偶数出力ノードＮＯＵＴｉＧとが直接に接続されていることに留意されたい。
【００２９】
スイッチＳＷ＿ＰＯＬ１〜ＳＷ＿ＰＯＬｎに含まれるスイッチは全て連動して動作する。また、スイッチＳＷ＿ＣＨ１〜ＳＷ＿ＣＨｎに含まれるスイッチは全て連動して動作する。
【００３０】
図６Ａの回路の動作は、基本的には図４の回路と同様である。ここでｎの数を増やせば増やすほど、実効的な静電保護抵抗の値は小さくなる。すなわち図２において出力抵抗値が小さくなることから、出力波形は理想に近づく。
【００３１】
（第３の実施形態）
図７Ａは、第３の実施形態における出力回路の構成を示すブロック図である。図７Ａの回路では、図６Ａの回路における負側アンプ１及び正側アンプ２が、Rail-to-Rail構成のアンプ１Ａ、２Ａに置き換えられている。これに伴い、アンプ１Ａ及び２Ａと正側Ｄ／Ａコンバータ及び負側Ｄ／Ａコンバータとの間にクロススイッチブロック６が挿入され、更に、極性切換スイッチブロックＳＷ＿ＰＯＬ１〜ＳＷ＿ＰＯＬｎが、ストレートスイッチブロックＳＷ＿ＳＴ１〜ＳＷ＿ＳＴｎに置換される。クロススイッチブロック６は、スイッチＳＳＴ１、ＳＳＴ２、ＳＣＲ１、ＳＣＲ２を備えている。スイッチＳＳＴ１は、負側Ｄ／Ａコンバータの出力とアンプ１Ａの正転入力端子の間に接続され、スイッチＳＳＴ２は、正側Ｄ／Ａコンバータの出力とアンプ２Ａの正転入力端子の間に接続される。また、スイッチＳＣＲ１は、負側Ｄ／Ａコンバータの出力とアンプ２Ａの正転入力端子の間に接続され、スイッチＳＣＲ２は、正側Ｄ／Ａコンバータの出力とアンプ１Ａの正転入力端子の間に接続される。
【００３２】
本実施形態では、アンプ１Ａ、２ＡがRail-to-Rail構成なので、アンプ１Ａ、２Ａの入出力電圧範囲は負電源電圧ＶＳＳから正電源電圧ＶＤＤまでである。従って、アンプ１Ａ、２Ａには、正側Ｄ／Ａコンバータから出力される正極性の階調電圧と、負側Ｄ／Ａコンバータから出力される階調電圧のどちらでも入力することが可能である。また、DACとアンプの間にいわゆるクロススイッチを挿入して、同一のアンプで正極性、と負側を出力することが可能になる。従って、アンプ１Ａ、２Ａの出力には、クロススイッチを接続する必要はない。本実施形態では、図７Ｂに示されているように、ストレートスイッチブロックＳＷ＿ＳＴ１〜ＳＷ＿ＳＴｎのそれぞれは、電荷回収時にアンプ１Ａ、２Ａを偶数出力パッド３、奇数出力パッド４から切り離すスイッチのみで構成されている。このような構成でも、偶数出力パッド３、奇数出力パッド４のそれぞれに、正極性の駆動電圧と負極性の駆動電圧を出力することが可能である。これ以外の動作は第２の実施形態と同じである。
【００３３】
（スイッチの構成）
上述の第１〜第３の実施形態の出力回路におけるスイッチとしては、様々なものが使用され得る。スイッチとして、ＮＭＯＳトランジスタが使用されてもよく、ＰＭＯＳトランジスタが使用されてもよい。また、図８に図示されているような、ドレインとソースが共通に接続された一対のＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ１２で構成されたトランスファーゲートが使用されてもよい。この場合、ＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ１２のゲートにはインバータ１３を用いて互いに相補の制御信号が供給される。これにより、ＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ１２は同時にオン状態になり、又は同時にオフ状態になる。
【００３４】
スイッチとしてＮチャンネルＭＯＳトランジスタと使うか、ＰチャンネルＭＯＳトランジスタを使うか、またはトランスファーゲートを使うかの判断基準は、スイッチに印加される電圧に応じて決定されることが望ましい。例えば、正電源電圧をＶＤＤとすると、スイッチにかかる電圧が、ほぼＶＤＤ／２より高い場合はＰチャンネルＭＯＳトランジスタを使用することが好ましく、逆に、スイッチにかかる電圧がほぼＶＤＤ／２より低い場合はＮチャンネルＭＯＳトランジスタを使用することが好ましい。また、負電源電圧ＶＳＳから正電源電圧ＶＤＤまで全入力電圧範囲で動作させる必要がある場合はトランスファーゲートを使用することが好ましい。
【００３５】
以上には、本発明の実施形態が様々に記載されているが、本発明は、上記の実施形態に限定して解釈してはならない。本発明は、当業者には自明的な様々な変更が可能であることに留意されたい。特に、本発明が、ＬＣＤドライバのみならず、他の表示パネルを駆動する表示ドライバにも適用可能であることは、当業者には自明的であろう。
【符号の説明】
【００３６】
１：負側アンプ
２：正側アンプ
１Ａ、２Ａ：アンプ
３：偶数出力パッド
４：奇数出力パッド
５：共通線
６：クロススイッチブロック
１１：ＮＭＯＳトランジスタ
１２：ＰＭＯＳトランジスタ
１３：インバータ
１０１：負側アンプ
１０２：正側アンプ
１０３：偶数出力パッド
１０４：奇数出力パッド
１０５：共通線
１０６：内部回路
１０７：出力端子パッド
１０８：インバータ
【特許請求の範囲】
【請求項１】
第１及び第２アンプと、
第１〜第ｎ偶数出力ノードと（ｎは、２以上の整数）、
第１〜第ｎ奇数出力ノードと、
表示パネルのデータ線にそれぞれに接続される第１及び第２出力パッドと、
第１〜第ｎスイッチブロックと、
第１〜第ｎ偶数静電保護抵抗と、
第１〜第ｎ奇数静電保護抵抗
とを具備し、
前記第１〜第ｎスイッチブロックのうちの第ｉスイッチブロックは、前記第１及び第２アンプと、前記第ｉ偶数出力ノード及び前記第ｉ奇数出力ノードとの間の接続関係を切り換えるように構成され、
前記第１〜第ｎ偶数静電保護抵抗が、それぞれ、前記第１〜第ｎ偶数出力ノードと前記第１出力パッドとの間に接続され、
前記第１〜第ｎ奇数静電保護抵抗が、それぞれ、前記第１〜第ｎ奇数出力ノードと前記第２出力パッドとの間に接続された
表示パネルドライバ。
【請求項２】
請求項１に記載の表示パネルドライバであって、
前記第１アンプは、前記表示パネルの対向電極に供給される共通電圧より低い駆動電圧を生成するように構成され、
前記第２アンプは、前記共通電圧より高い駆動電圧を生成するように構成され、
前記第１〜第ｎスイッチブロックのうちの第ｉスイッチブロックは、
前記第１アンプと前記第ｉ偶数出力ノードとの間に設けられた第１スイッチと、
前記第２アンプと前記第ｉ奇数出力ノードとの間に設けられた第２スイッチと、
前記第１アンプと前記第ｉ奇数出力ノードとの間に設けられた第３スイッチと、
前記第２アンプと前記第ｉ偶数出力ノードとの間に設けられた第４スイッチ
とを備えている
表示パネルドライバ。
【請求項３】
請求項１又は２に記載の表示パネルドライバであって、
更に、
第１乃至第ｎ電荷回収スイッチブロックと、
共通線
とを具備し、
前記第１〜第ｎ電荷回収スイッチブロックのうちの第ｉ電荷回収スイッチブロックは、
前記第ｉ偶数出力ノードと前記第ｉ奇数出力ノードとの間に設けられた第５スイッチと、
前記第ｉ奇数出力ノードと前記共通線の間に設けられた第６スイッチと、
前記第ｉ偶数出力ノードと前記共通線の間に設けられた第７スイッチ
とを備える
表示パネルドライバ。
【請求項４】
請求項１に記載の表示パネルドライバであって、
更に、第１及び第２Ｄ／Ａコンバータと前記第１及び第２アンプとの間に設けられたクロススイッチブロックを具備し、
前記第１及び第２Ｄ／Ａコンバータは、
前記第１及び第２アンプは、Rail-to-Rail構成を有しており、
前記クロススイッチブロックは、第１及び第２Ｄ／Ａコンバータの出力と前記第１及び第２アンプの入力の間に接続関係を切り換えるように構成され、
前記第１〜第ｎスイッチブロックのうちの第ｉスイッチブロックは、
前記第１アンプと前記第ｉ偶数出力ノードとの間に設けられた第１スイッチと、
前記第２アンプと前記第ｉ奇数出力ノードとの間に設けられた第２スイッチ
とを備える
表示パネルドライバ。
【請求項１】
第１及び第２アンプと、
第１〜第ｎ偶数出力ノードと（ｎは、２以上の整数）、
第１〜第ｎ奇数出力ノードと、
表示パネルのデータ線にそれぞれに接続される第１及び第２出力パッドと、
第１〜第ｎスイッチブロックと、
第１〜第ｎ偶数静電保護抵抗と、
第１〜第ｎ奇数静電保護抵抗
とを具備し、
前記第１〜第ｎスイッチブロックのうちの第ｉスイッチブロックは、前記第１及び第２アンプと、前記第ｉ偶数出力ノード及び前記第ｉ奇数出力ノードとの間の接続関係を切り換えるように構成され、
前記第１〜第ｎ偶数静電保護抵抗が、それぞれ、前記第１〜第ｎ偶数出力ノードと前記第１出力パッドとの間に接続され、
前記第１〜第ｎ奇数静電保護抵抗が、それぞれ、前記第１〜第ｎ奇数出力ノードと前記第２出力パッドとの間に接続された
表示パネルドライバ。
【請求項２】
請求項１に記載の表示パネルドライバであって、
前記第１アンプは、前記表示パネルの対向電極に供給される共通電圧より低い駆動電圧を生成するように構成され、
前記第２アンプは、前記共通電圧より高い駆動電圧を生成するように構成され、
前記第１〜第ｎスイッチブロックのうちの第ｉスイッチブロックは、
前記第１アンプと前記第ｉ偶数出力ノードとの間に設けられた第１スイッチと、
前記第２アンプと前記第ｉ奇数出力ノードとの間に設けられた第２スイッチと、
前記第１アンプと前記第ｉ奇数出力ノードとの間に設けられた第３スイッチと、
前記第２アンプと前記第ｉ偶数出力ノードとの間に設けられた第４スイッチ
とを備えている
表示パネルドライバ。
【請求項３】
請求項１又は２に記載の表示パネルドライバであって、
更に、
第１乃至第ｎ電荷回収スイッチブロックと、
共通線
とを具備し、
前記第１〜第ｎ電荷回収スイッチブロックのうちの第ｉ電荷回収スイッチブロックは、
前記第ｉ偶数出力ノードと前記第ｉ奇数出力ノードとの間に設けられた第５スイッチと、
前記第ｉ奇数出力ノードと前記共通線の間に設けられた第６スイッチと、
前記第ｉ偶数出力ノードと前記共通線の間に設けられた第７スイッチ
とを備える
表示パネルドライバ。
【請求項４】
請求項１に記載の表示パネルドライバであって、
更に、第１及び第２Ｄ／Ａコンバータと前記第１及び第２アンプとの間に設けられたクロススイッチブロックを具備し、
前記第１及び第２Ｄ／Ａコンバータは、
前記第１及び第２アンプは、Rail-to-Rail構成を有しており、
前記クロススイッチブロックは、第１及び第２Ｄ／Ａコンバータの出力と前記第１及び第２アンプの入力の間に接続関係を切り換えるように構成され、
前記第１〜第ｎスイッチブロックのうちの第ｉスイッチブロックは、
前記第１アンプと前記第ｉ偶数出力ノードとの間に設けられた第１スイッチと、
前記第２アンプと前記第ｉ奇数出力ノードとの間に設けられた第２スイッチ
とを備える
表示パネルドライバ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図８】
【公開番号】特開２０１０−２５６７３４（Ｐ２０１０−２５６７３４Ａ）
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願番号】特願２００９−１０８４０４（Ｐ２００９−１０８４０４）
【出願日】平成２１年４月２７日（２００９．４．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願日】平成２１年４月２７日（２００９．４．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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