半導体装置
【課題】ＥＳＤ放電経路におけるメタル配線の電流密度の許容値を高くとることが可能であり、また、配線抵抗を小さくすることが可能である半導体装置を提供する。
【解決手段】信号パッド（１０１）と、電源線（１０３）と、接地線（１０４）と、一端が信号パッド（１０１）と接続されたインダクタ（１１１）と、インダクタ（１１１）の他端と電源線（１０３）または接地線（１０４）との間に設けられた終端抵抗（１１２）と、インダクタ（１１１）の中間の第１位置（Ａａ）に接続された第１ＥＳＤ保護素子（ＥＳＤ＿Ｇ）と、インダクタ（１１１）の中間の第１位置（Ａａ）とは異なる第２位置（Ａｂ）に接続された第２ＥＳＤ保護素子（ＥＳＤ＿Ｖ）とを備える。
【解決手段】信号パッド（１０１）と、電源線（１０３）と、接地線（１０４）と、一端が信号パッド（１０１）と接続されたインダクタ（１１１）と、インダクタ（１１１）の他端と電源線（１０３）または接地線（１０４）との間に設けられた終端抵抗（１１２）と、インダクタ（１１１）の中間の第１位置（Ａａ）に接続された第１ＥＳＤ保護素子（ＥＳＤ＿Ｇ）と、インダクタ（１１１）の中間の第１位置（Ａａ）とは異なる第２位置（Ａｂ）に接続された第２ＥＳＤ保護素子（ＥＳＤ＿Ｖ）とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃａｒｇｅ）保護素子を備える半導体装置に関し、特にＴ−ｃｏｉｌを備えたインターフェース回路を構成する半導体装置に関する。
【背景技術】
【０００２】
ブリッジドＴ−ｃｏｉｌによるインピーダンスマッチング技術が知られている（非特許文献１）。ＥＳＤ保護素子を搭載した高速インターフェース回路では、ＥＳＤ保護素子の寄生容量や入出力回路の寄生容量がインピーダンス整合性能に影響を及ぼす。特に、高周波数領域で所望のインピーダンス（５０Ω）からずれを生じる。このインピーダンスのずれを幅広い周波数帯域で整合させる技術として、つまり、これらの寄生容量をキャンセルする技術として、Ｔ−ｃｏｉｌによるインピーダンスマッチングがある。
【０００３】
図１を用いて、従来のＴ−ｃｏｉｌとＥＳＤ保護素子とを備えるインターフェース回路の説明を行う。図１は、従来のＴ−ｃｏｉｌとＥＳＤ保護素子とを備えるインターフェース回路の回路図である。図１のインターフェース回路は、信号入力パッド（ＩＮＰＵＴ）１と、信号線２と、電源線３と、接地線４と、引出し配線５と、Ｔ−ｃｏｉｌ部１０と、終端抵抗１２と、ＥＳＤ保護素子部２０と、電源間ＥＳＤクランプ回路（Ｐｏｗｅｒ ＥＳＤ Ｃｌａｍｐ）３０とを備える。
【０００４】
信号入力パッド１は、外部からの信号入力を行うパッドである。信号線２は、信号入力パッド１と接続されて入力信号を伝送する。Ｔ−ｃｏｉｌ部１０は、インダクタ部１１とキャパシタＣｂとを備える。インダクタ部１０は、インダクタＬ１、Ｌ２を備える。なお、キャパシタＣｂは、インダクタＬ１、Ｌ２のブリッジ容量である。また、ｋは、結合係数である。インダクタＬ１は、一端を信号線２と接続され、インダクタＬ２は、一端を終端抵抗１２と接続される。インダクタＬ１と、インダクタＬ２の他端は、センタータップＡで接続される。センタータップＡには引出し配線５が接続される。引出し配線５は、Ｔ−ｃｏｉｌ部１０とＥＳＤ保護素子部２０とを接続する。終端抵抗１２は、一端をインダクタ部１１と接続され、もう一端を電源線３と接続されている。なお、終端抵抗１２は、ＡＣ的にＧＮＤである電源線３、接地線４のどちらへ接続されていてもよい。電源線３は、図示されないＶＤＤと接続され、電源電位ＶＤＤを供給する。
【０００５】
ＥＳＤ保護素子部２０は、一端を配線２１を介して接地線４に接続されたＥＳＤ保護素子ＥＳＤ＿Ｇ（以下、ＥＳＤ＿Ｇ）と、一端を配線２２を介して電源線３と接続されたＥＳＤ保護素子ＥＳＤ＿Ｖ（以下、ＥＳＤ＿Ｖ）とを備える。通常、信号入力パッド１から、電源線３、接地線４、の両方への放電経路を確保するため、このように、２つの保護素子が用いられる。ＥＳＤ＿ＧとＥＳＤ＿Ｖとは、それぞれ引出し配線５の接続点Ｂで接続される。また、引出し配線５は、接続点Ｂに内部回路が接続される。電源間ＥＳＤクランプ回路３０は、電源線３と接地線４とに接続されており、ＶＤＤとＧＮＤ間のＥＳＤ放電経路となる。接地線４は、ＧＮＤと接続されて接地電位を供給する。なお、ｒ１、ｒ２、ｒ３は、それぞれ、引出し配線５、配線２１、並びに配線２２を構成するメタル配線の寄生抵抗である。なお、放電経路１００は、ＩＮＰＵＴにＧＮＤ供給する接地電位に対して正の電位（Ｐｏｓｉｔｉｖｅ）となるようなＥＳＤが入力された場合の放電経路である。
【０００６】
従来、このようなインターフェース回路において、Ｔ−ｃｏｉｌ部１０からＥＳＤ保護素子部２０への引出し配線５は、インダクタ部１１のセンタータップＡの１箇所で接続されていた（非特許文献２、３）。これは、ＣＭＯＳプロセスによるＴ−ｃｏｉｌ部１０のレイアウトに、Ｔ−ｃｏｉｌ部１０の設計パラメータ（図１のＬ１、Ｌ２、Ｃｂ、ｋ）を正確に反映させるためである。Ｔ−ｃｏｉｌ部１０のレイアウトは、次のようにして決定されている。まず、Ｔ−ｃｏｉｌ部１０の設計パラメータを算出する。これらのパラメータは、キャンセルするべき容量値Ｃ＿Ｔｏｔａｌ（ＥＳＤ容量を含む入力回路のゲート容量などの寄生容量）と整合するべきインピーダンス値Ｒｓ（図１の例では５０Ω）に基づいて算出される。算出されたＴ−ｃｏｉｌ部１０のパラメータＬ１、Ｌ２、Ｃｂ、ｋを実現するように、メタル配線を渦巻状にレイアウトすることでＣＭＯＳプロセスにおいてもＴ−ｃｏｉｌ部１０を形成可能である。ここで、渦巻状もインダクタ部１１のある中間点がセンタータップＡとなり、センタータップＡの位置でＬ１とＬ２のインダクタンス値が決定される。最後に、センタータップＡにこの寄生容量成分Ｃ＿ｔｏｔａｌを持つノードを接続すると、広い周波数帯域でインピーダンス整合が可能となる。従って、センタータップＡの位置とそのＡ点の１箇所からキャンセルしたい寄生容量成分へ接続するということは、Ｔ−ｃｏｉｌ部１０の設計パラメータを正確にレイアウトに反映させるためには重要となる。
【０００７】
ここで、Ｔ−ｃｏｉｌ部１０の設計パラメータの算出式を示す。図２は、Ｔ−ｃｏｉｌと終端抵抗を備えたインターフェース回路の回路図である。図２に示すようなＴ−ｃｏｉｌと終端抵抗を備えたインターフェース回路において、Ｔ−ｃｏｉｌの設計パラメータであるインダクタＬ１、及びＬ２のインダクタンス、ブリッジ容量Ｃｂ、結合係数ｋは、次式で表すことができる（非特許文献２）。
【数１】
【０００８】
数式（１）において、ＣＬは、ＥＳＤ容量などを含めたキャンセルすべき寄生容量である。Ｒｔは、終端抵抗値である。ζは、特性に応じて用いられる係数である。例えば、ζは、ＭＦＤ（最大平坦群遅延：Ｍａｘｉｍａｌｌｙ Ｆｌａｔ ｇｒｏｕｐ Ｄｅｌａｙ）を重視するのであれば次の係数を用いる。
【数２】
【０００９】
この場合、数式（１）で示された設計パラメータは、次式のとおりとなる。
【数３】
【００１０】
なお、上述した数式（１）の詳細な算出方法は、非特許文献４を参照されたい。このように、キャンセルすべき寄生容量ＣＬ、終端抵抗値Ｒｔ、係数ζを用いてＴ−ｃｏｉｌの設計パラメータを表すことができる。これらの設計パラメータを用いて、例えば、キャンセルすべき寄生容量ＣＬ＝１ｐＦ、終端抵抗５０Ωとして、上述の条件である入力インピーダンスＺｉｎが全周波数で５０Ωとなること、また、Ｖｏｕｔ／ＩｉｎがＭＦＤ（すなわち、ζ＝√３／２）となることを実現しようとすれば、次のような値が算出される。
【数４】
【００１１】
つまり、これら値を満たすようにインダクタＬ１、Ｌ２およびセンタータップＡのレイアウトを決定すれば、幅広い周波数帯域におけるインピーダンス整合を可能にし、ＥＳＤ保護素子の寄生容量や入出力回路の寄生容量をキャンセルすることができる。
【００１２】
なお、図１の従来技術では、単相信号を入力する入力回路の説明を行っているが、Ｔ−ｃｏｉｌ部１０へ接続される内部回路は、入力回路だけでなく出力回路であっても適用可能である。また、単相信号ではなく、差動信号を用いた回路にも適用可能である。非特許文献２のfig 10.5.3、および、fig 10.5.4は、ＥＳＤ保護素子とＴ−ｃｏｉｌ備えた差動構成による入力回路、および出力回路を開示している。非特許文献２の差動構成による入出力回路では、信号を入出力する２つの入出力パッドと内部回路の備える２つのトランジスタとの間に、それぞれ、上述したＴ−ｃｏｉｌおよびＥＳＤ保護素子を備えることで、各入出力に対して幅広い周波数帯域におけるインピーダンス整合とＥＳＤ耐性とを実現している。
【００１３】
また、ＥＳＤ保護回路とインダクタを備えた半導体装置が、特許文献１、及び特許文献２に開示されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平１０−１７３１３３号公報
【特許文献２】特開２００９−０６４９２３号公報
【非特許文献】
【００１５】
【非特許文献１】”40-Gb/s Amplifier and ESD Protection Circuit in 0.18-μm CMOS Technology”, Sherif Galal, Behzad Razavi, IEEE Journal of Solid-State Circuits VOL.39, No.12, December 2004 2389-2396
【非特許文献２】”Broadband ESD Protection Circuits in CMOS Technology”, Sherif Galal, Behzad Razavi, ISSCC 2003, Session10, High Speed Building Blocks, Paper 10.5
【非特許文献３】”Novel T-Coil Structure and Implementation in a 6.4-Gb/s CMOS Receiver to Meet Return Loss Specifications”, Pillai Edward,Weiss Jonas, Electronic Components and Technology Conference, 2007.ECTC’07.Proceedings.57th 147-153
【非特許文献４】”Handbook of Analog Circuit Design”, Dennis Feucht, San Diego, CA;Academic, 1990.
【発明の概要】
【発明が解決しようとする課題】
【００１６】
Ｔ−ｃｏｉｌとＥＳＤ保護素子を備えたインターフェース回路を構成する半導体装置における第１の課題は、ＥＳＤ印加時のＥＳＤ電流による電圧上昇により、ＣＭＯＳ内部回路が破壊されてしまうことである。ＣＭＯＳの微細化が進行しており、基盤の下層に形成されるメタル配線の膜厚も薄くなっている。また、薄膜化によって、メタル配線の配線抵抗が大きくなっている。メタル配線のシート抵抗は、０．２Ω／□程度である。一方、微細化された４０ｎｍノードのＣＭＯＳ内部回路のゲート酸化膜のゲート耐圧は、４Ｖ程度となっている。このため、例えば、幅１μｍで長さ１０μｍのメタル配線は、そのメタル配線の配線抵抗は２Ωとなり、仮にＥＳＤ印加時に、３ＡのＥＳＤ電流が流れると、ＩＲドロップによる６Ｖもの電圧上昇が発生する。このような電圧ストレスは、ゲート酸化膜のゲート耐圧の４Ｖを大きく上回り、微細なＣＭＯＳ内部回路を容易に破壊してしまう。
【００１７】
これには、前述の通り、Ｔ−ｃｏｉｌ部１０からセンタータップＡの一箇所で配線引出しを行っているため、各ＥＳＤ保護素子までのメタル配線引き回しが必要となることが影響する。図１で説明したとおり、一般にＥＳＤ保護素子部２０は、ＶＤＤと接続されたＥＳＤ＿Ｖと、ＧＮＤと接続されたＥＳＤ＿Ｇとが必要となる。しかし、Ｔ−ｃｏｉｌ部１０からＥＳＤ保護素子部２０への引出し線は、前述の通り１箇所とされているため、２箇所の各ＥＳＤ保護素子までメタル配線の引き回しが必要となる。そのため、メタル配線経路が複雑になり、メタル配線長を長くせざるを得ない。これにより、各ＥＳＤ保護素子まで寄生配線抵抗が上昇し、最終的にはＥＳＤ電流による電圧上昇によるＣＭＯＳ内部回路の破壊を生じさせてしまう。
【００１８】
また、第２の課題は、ＥＳＤ印加時の放電経路の電流密度が大きくなり、メタル配線が溶断してしまうことである。メタル配線の膜厚は、薄膜化に伴い４０ｎｍノードのＣＭＯＳプロセスにおいて０．１μｍ程度まで薄膜化されており、なおも薄膜化傾向は継続している。一方で、ＥＳＤ印加時に放電経路に流れるＥＳＤ電流の大きさは変わりない。そのため、ＥＳＤ印加時における放電経路の電流密度が大きくなり、メタル配線が溶断してしまう。
【００１９】
さらに、第３の課題は、上記のような課題を解決しようとするとＥＳＤ保護素子とＴ−ｃｏｉｌの面積が大きくなってしまうことである。図１の回路において、放電経路１００は、信号入力パッド１→Ｌ１→ｒ１→ＥＳＤ＿Ｖ→ｒ３→ＰｏｗｅｒＥＳＤ→ＧＮＤとなる。この放電経路１００のメタル配線の幅を拡幅することで、電流密度と配線抵抗を下げて、第１、及び第２の課題を解決することが考えられる。しかし、ここでも、Ｔ−ｃｏｉｌ部１０からＥＳＤ保護素子部２０への引出し線が１箇所であることが影響する。１箇所のセンタータップＡから２箇所のＥＳＤ保護素子へ引き出し線を引き回す必要があり、メタル配線経路が複雑となりメタル配線長が長くなるため、メタル配線の幅を拡幅すると、一層大きなメタル領域が必要となり、ＥＳＤ保護素子部２０の面積が大きくなってしまう。
【００２０】
また、２箇所のＥＳＤ保護素子への引き出し線の大きなメタル領域のために、Ｔ−ｃｏｉｌ部１０を構成する２つのインダクタＬ１、Ｌ２のインダクタンス値のロスが大きくなる。そのため、Ｔ−ｃｏｉｌ設計パラメータを実現するために、より大きなインダクタ領域が必要となる。従って、Ｔ−ｃｏｉｌ部１０の面積が大きくなってしまう。前述のとおり、ＣＭＯＳデバイスの微細化が進んでおり、世代が進むにつれてＣＭＯＳ回路の面積は縮小されている。一方で、Ｔ−ｃｏｉｌ部１０を構成するインダクタやＥＳＤ保護素子部２０は、ＣＭＯＳ微細化の恩恵を受け難いため、面積の縮小という要求も存在する。
【課題を解決するための手段】
【００２１】
以下に、（発明を実施するための形態）で使用される番号および符号を用いて、課題を解決するための手段を説明する。これらの番号および符号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号および符号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２２】
上記の課題を解決するために、本発明の半導体装置は、Ｔ−ｃｏｉｌを構成するインダクタ中の異なる２点において、２つのＥＳＤ保護素子の各々と接続を行う。
【００２３】
すなわち、本発明の半導体装置は、信号パッド（１０１）と、電源線（１０３）と、接地線（１０４）と、一端が信号パッド（１０１）と接続されたインダクタ（１１１）と、インダクタ（１１１）の他端と電源線（１０３）または接地線（１０４）との間に設けられた終端抵抗（１１２）と、インダクタ（１１１）の中間の第１位置（Ａａ）に接続された第１ＥＳＤ保護素子（ＥＳＤ＿Ｇ）と、インダクタ（１１１）の中間の第１位置（Ａａ）とは異なる第２位置（Ａｂ）に接続された第２ＥＳＤ保護素子（ＥＳＤ＿Ｖ）とを備える。
【００２４】
これにより、本発明の半導体装置は、Ｔ−ｃｏｉｌと２箇所のＥＳＤ保護素子とを近距離で接続して、２つのＥＳＤ保護素子間を接続する引き回し配線を不要とし、引き出し線の配線長を削減している。
【発明の効果】
【００２５】
本発明によれば、ＥＳＤ放電経路におけるメタル配線の配線抵抗を小さくでき、電流密度の許容値を高くとることが可能であり、また、ＥＳＤ保護能力を向上させることが可能である半導体装置を提供することができる。
【００２６】
また、本発明によれば、Ｔ−ｃｏｉｌ及びＥＳＤ保護素子の形成面積を縮小することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】従来のＴ−ｃｏｉｌとＥＳＤ保護素子とを備えるインターフェース回路の回路図である。
【図２】Ｔ−ｃｏｉｌと終端抵抗を備えたインターフェース回路の回路図である。
【図３】第１の実施形態におけるＴ−ｃｏｉｌとＥＳＤ保護素子とを備えたインターフェース回路の回路図である。
【図４】第１の実施形態の半導体装置の構造を示す断面図である。
【図５Ａ】第１の実施形態におけるインダクタ部１１１の第３層の平面構造を示す図である。
【図５Ｂ】第１の実施形態におけるインダクタ部１１１の第２層の平面構造を示す図である。
【図５Ｃ】第１の実施形態におけるインダクタ部１１１の第１層の平面構造を示す図である。
【図５Ｄ】第１の実施形態における最下層の配線層と基板との平面構造を示す図である。
【図６】引出し箇所が従来のセンタータップＡの１箇所である場合の半導体装置の構造を示す断面図である。
【図７】引出し箇所が従来のセンタータップＡの１箇所である場合における最下層の配線層と基板との平面構造を示す図である。
【図８】第２の実施形態における半導体装置の断面図である。
【図９】第２の実施形態における最下層の配線層と基板との平面構造を示す図である。
【図１０】第２の実施形態におけるインダクタ部１１１の第２層の平面構造を示す図である。
【発明を実施するための形態】
【００２８】
添付図面を参照して、本発明の実施形態による半導体装置を以下に説明する。
【００２９】
（第１の実施形態）
はじめに、本発明の第１の実施形態による半導体装置の説明を行う。図３は、本実施形態におけるＴ−ｃｏｉｌとＥＳＤ保護素子とを備えたインターフェース回路の回路図である。
【００３０】
図３のインターフェース回路は、信号入力パッド（ＩＮＰＵＴ）１０１と、信号線１０２と、電源線１０３と、接地線１０４と、引出し配線１５１、１５２と、Ｔ−ｃｏｉｌ部１１０と、終端抵抗１１２と、ＥＳＤ保護素子部１２０と、電源間ＥＳＤクランプ回路（Ｐｏｗｅｒ ＥＳＤ Ｃｌａｍｐ）１３０とを備える。
【００３１】
信号入力パッド１０１は、外部との信号入力を行うパッドである。信号線１０２は、信号入力パッド１と接続されて入力信号を伝送する。Ｔ−ｃｏｉｌ部１１０は、インダクタ部１１１とキャパシタＣｂとを備える。インダクタ部１１１は、インダクタＬ１とインダクタＬ２を備える。なお、キャパシタＣｂは、インダクタ部１１１のブリッジ容量である。また、ｋは、結合係数である。インダクタＬ１は、一端を信号線１０２と接続され、インダクタＬ２は、一端を終端抵抗１１２と接続される。インダクタ部１１１は、インダクタＬ１とインダクタＬ２との間に、位置の異なるタップノードＡａとタップノードＡｂとを設けている。タップノードＡａには、引出し配線１５１が接続される。タップノードＡｂには、引出し配線１５２が接続される。引出し配線１５１、及び１５２は、Ｔ−ｃｏｉｌ部１１０とＥＳＤ保護素子部１２０とを接続する。また、Ｌｐとｒｐは、それぞれタップノードＡａとタップノードＡｂとの間に発生する寄生インダクタンスと寄生抵抗である。終端抵抗１１２は、一端をインダクタ部１１１と接続され、もう一端を電源線１０３と接続されている。なお、終端抵抗１１２は、ＡＣ的にＧＮＤである電源線１０３、接地線１０４のどちらへ接続されていてもよい。電源線１０３は、図示されないＶＤＤと接続され、電源電位ＶＤＤを供給する。
【００３２】
ＥＳＤ保護素子部１２０は、一端を配線１２１を介して接地線１０４に接続されて、他端を引出し配線１５１と接続されたＥＳＤ保護素子ＥＳＤ＿Ｇ（以下、ＥＳＤ＿Ｇ）と、一端を配線１２２を介して電源線１０３と接続されて、他端を引出し配線１５２と接続されたＥＳＤ保護素子ＥＳＤ＿Ｖ（以下、ＥＳＤ＿Ｖ）とを備える。また、引出し配線１５１には、内部回路も接続される。なお、内部回路は、引出し配線１５２と接続されてもよいし、引出し配線１５１、１５２の双方に接続されてもよい。
【００３３】
電源間ＥＳＤクランプ回路１３０は、電源線１０３と接地線１０４とに接続されている。接地線１０４は、ＧＮＤと接続されて接地電位を供給する。なお、ｒ１ａ、ｒ１ｂ、ｒ２、ｒ３は、それぞれ、引出し配線１５１、１５２、配線１２１、並びに配線１２２を構成するメタル配線の寄生抵抗である。
【００３４】
このように、本実施形態の半導体装置は、Ｔ−ｃｏｉｌ部１１０のインダクタ部１１１に設けられた２個所のタップノードＡａ、ＡｂでＥＳＤ＿Ｖ及び、ＥＳＤ＿Ｇの各々と接続される。２箇所のタップノードから各ＥＳＤ保護素子へ引出し配線を引き出すことで、従来のセンタータップ１箇所で接続される場合に比べ、Ｔ−ｃｏｉｌ部１１とＥＳＤ保護素子部１２０とを短い距離で接続することができ、また、一度引出した後にＥＳＤ＿ＶとＥＳＤ＿Ｇとの間でメタル配線の引き回す必要が無くなるため、メタル配線長を削減することが可能となる。
【００３５】
次に、図４及び図５Ａ〜Ｄを用いて、本実施形態における半導体装置の構造を説明する。図４は、本実施形態の半導体装置の構造を示す断面図である。また、図５Ａ〜Ｄは、本実施形態の半導体装置の構造を示す平面図である。図４は、図５Ａ〜Ｄは記載されたＣ−Ｃ’間における断面図である。
【００３６】
本実施形態のＴ−ｃｏｉｌ部１１０のインダクタ部１１１は多層構造で形成される。以下の説明では、特に３層で形成されたインダクタ部１１１の説明を行う。しかし、インダクタ部１１１を形成する層は、３層構造に限らない。インダクタ部１１１は、より多くの層、あるいは少ない層によって形成されても良い。
【００３７】
図４を参照すると、３層構造のインダクタ部１１１が形成されている。最下層の第１層から、最上層の第３層までインダクタ部１１１が形成されている。第３層と第２層の一部とによりインダクタＬ１が形成され、第２層の一部と第１層とによりインダクタＬ２が形成されている。第２層には、ＥＳＤ保護素子部１２０への引出し配線１５１、１５２の接続箇所であるタップノードＡａとタップノードＡｂとが設けられている。タップノードＡａ、Ａｂからは引出し配線として第１層へ伸びるビアが設けられる。ビアは、第１層を介して、基板上に形成されたＥＳＤ＿Ｖ、ＥＳＤ＿Ｇまで到達して、Ｔ−ｃｏｉｌ部１１０とＥＳＤ保護素子部１２０とを接続する。具体的には、引出し配線１５１によりタップノードＡａとＥＳＤ＿Ｇとが接続され、引出し配線１５２によりタップノードＡｂとＥＳＤ＿Ｖとが接続される。タップノードＡａとタップノードＡｂの位置は、Ｔ−ｃｏｉｌ部１１０の設計パラメータ、およびインダクタ部１１１とＥＳＤ保護素子部１２０とのレイアウトに基づいて決定される。
【００３８】
基板には、ＥＳＤ保護素子部１２０とインダクタ部１１１の面積を削減する目的でインダクタ部１１１の下層に、ＥＳＤ＿ＶとＥＳＤ＿Ｇとが形成されている。基板のＥＳＤ＿Ｇは、メタル配線１２１により、Ｔ−ｃｏｉｌ部１１０の外で最終的に接地線１０３と接続されており、また、ＥＳＤ＿Ｖは、メタル配線１２２により、Ｔ−ｃｏｉｌ部１１０の外で最終的に電源線１０４と接続されている。このようにして、インダクタ部１１１の中間に設けられた２箇所のタップノードＡａ、Ａｂと、ＥＳＤ保護素子部１２０のＥＳＤ＿Ｇ、及びＥＳＤ＿Ｖとが、引出し配線１５１、１５２であるビアによって接続される。
【００３９】
ここで、図４を参照すると、インダクタ部１１１において、インダクタＬ１は上層側（第３層と第２層の一部）に形成され、インダクタＬ２は下層側（第２層の一部と第１層）に形成されている。このように構成することは、インダクタＬ１の電流密度に対する許容値を、インダクタＬ２よりも高い値で確保するために好適である。図４に示すように、一般に、ＣＭＯＳプロセスの上層配線は、下層配線より厚く形成される。実際には、上層配線は、下層配線に比べて２倍〜８倍程度厚く形成され、通常Ｃｕなどの同一材料を用いているために厚い膜ほど電流密度に対する許容値は高く、配線シート抵抗も小さくなる。図３において、インダクタＬ２は、終端抵抗１１２（５０Ω）と直列に接続される。これに対して、ＥＳＤ放電経路（Ｉｎｐｕｔ→Ｌ１→ＥＳＤ＿Ｖ→ＶＤＤ）は、通常、数Ω以下で構成される。そのため、インダクタＬ２には殆どＥＳＤ電流が流れることはない。一方、インダクタＬ１は、常にＥＳＤ放電経路に含まれる。そのため、インダクタＬ１の電流密度に対する許容値を、インダクタＬ２よりも高くとることで、電流密度の許容値以上のＥＳＤ電流による配線溶断や、ＥＳＤ電流による電圧上昇を効果的に抑えることができる。そのため、本実施形態の半導体装置では、上層側の厚い配線層でインダクタＬ１を形成することで、インダクタＬ１の電流密度の許容値を高くし、かつ、配線の寄生抵抗の値を低減している。
【００４０】
次に、図５Ａから図５Ｃは、各層におけるインダクタ部１１１の平面構造を示す図である。まず、図５Ａは、本実施形態におけるインダクタ部１１１の第３層の平面構造を示す図である。図５Ａに示すように、インダクタ部１１１は、配線層による辺を渦巻状に形成することにより構成される。なお、これは各層とも同様である。第３層は、配線層による辺を９辺備えている。前述のとおり、層の厚さの厚い第３層は、インダクタＬ１を形成する。第３層の配線層における内側の端にＩＮＰＵＴが接続される。また、配線層における外側の端には、第２層へ伸びるビアが設けられており、ビアを介して第２層と接続される。なお、第３層は、ＩＮＰＵＴが外側の端へ接続されて、内側の端からビアを介して第２層と接続されてもよい。これらは、半導体装置のレイアウトに応じて決定されることであり、その場合には、他の配線層における接続も対応して変更される。
【００４１】
次に、図５Ｂは、本実施形態におけるインダクタ部１１１の第２層の平面構造を示す図である。第２層も第３層と同様に配線層による辺を渦巻状に形成することで構成される。第２層は、８辺を備えている。配線層の外側の端には、第３層からのビアが接続される。配線層の内側の端には、第１層へのビアが形成される。第２層には、配線層の外側の端から第１辺に、タップノードＡａが設けられる。また、タップノードＡａよりも配線層の内側の端よりである、配線層の外側の端から第３辺にタップノードＡｂが設けられる。タップノードＡａより配線層の外側の端よりがインダクタＬ１であり、タップノードＡｂより配線層の内側の端よりがインダクタＬ２である。このように、インダクタ部１１１は、タップノードＡａ、ＡｂによりインダクタＬ１及びＬ２に分離されている。また、タップノードＡａとタップノードＡｂの位置には間隔があり、タップノードＡａとＡｂとの間に、寄生抵抗Ｌｐと寄生インダクタンスＬｐとが発生する。
【００４２】
ここで、タップノードＡａ、及びＡｂのレイアウトの決定方法を説明する。まず、本実施形態におけるＴ−ｃｏｉｌの設計パラメータは、従来技術と同様に、従来技術の説明で示した数式（１）を用いて算出された設計パラメータを用いる（非特許文献２）。すなわち、Ｔ−ｃｏｉｌの設計パラメータであるインダクタＬ１、Ｌ２のインダクタンス、ブリッジ容量Ｃｂ、及び結合係数ｋは、数式（１）を用いて算出される。次に、これらの設計パラメータを実現するようにインダクタ部１１１を形成し、従来技術と同様の手法でセンタータップの位置を求める。さらに、ＥＳＤ保護性能を高めつつ、各ＥＳＤ保護素子へ接続を行い易くするために、このセンタータップの位置から、所定の距離を開けた位置にタップノードＡａとタップノードＡｂとの位置を決定する。なお、本実施形態ではタップノードＡａとタップノードＡｂとの間の所定の距離はインダクタ部１１１を形成する１辺分である。このようにして、本実施形態におけるインダクタ部１１１におけるタップノードＡａとタップノードＡｂとがレイアウトされる。
【００４３】
本実施形態では、上述の通り、タップノードＡａとＡｂとが距離を開けてレイアウトされるため、タップノードＡａとＡｂとの間に寄生抵抗ｒｐと寄生インダクタンスＬｐが発生する。この、タップノードＡａとＡｂとの間に形成される寄生抵抗ｒｐと寄生インダクタンスＬｐによるインダクタＬ１、Ｌ２のインダクタンスへの影響を考える。本実施形態では、多層構造によりインダクタが形成されており（マルチレイヤインダクタ）、各層２巻のレイアウトでインダクタ部１１１を形成している。本実施形態では、タップノードＡａとＡｂとを約１辺分あけて設けているため、インダクタＬ１とＬ２は、後述する第１層を含めて、２５辺で形成されている。そのため、タップノードＡａとＡｂとを１辺分を引き離して設けたとしても、所望のパラメータであるインダクタＬ１、及びＬ２のインダクタンスへの影響は、１／２５＝４％程度となり、回路特性への影響は無視することができる。
【００４４】
次に、図５Ｃは、本実施形態におけるインダクタ部１１１の第１層の平面構造を示す図である。第１層も第３層、第２層と同様に配線層による辺を渦巻状に形成することで構成される。第１層は、８辺を備えている。配線層の内側の端には、第２からのビアが接続されている。配線層の外側の端は、図示されない終端抵抗１１２と接続される。前述のとおり、層の厚さが薄い第１層には、インダクタＬ２が形成され、第１層の配線層の外側の端が、インダクタＬ２の端となる。また、第２層のタップノードＡａとＡｂと対応する位置に、引出し配線１５１、１５２の経路となる配線層の島が設けられる。島は、第１層のインダクタＬ１とは接触されないように設けられており、第２層の各タップノードからのビアと、基板上のＥＳＤ＿Ｇ、ＥＳＤ＿Ｖへ到達するビアとを、それぞれ接続している。
【００４５】
図５Ｄは、本実施形態における最下層の配線層と基板との平面構造を示す図である。基板には、ＥＳＤ＿ＶとＥＳＤ＿Ｇとが形成されている。また、最下層に位置する配線層として、図示されない接地線１０４へ接続される配線１２１と、図示されない電源線１０３へ接続される配線１２２とが形成されている。ＥＳＤ＿Ｇは、図示されないビアを介して配線１２１と接続される。ＥＳＤ＿Ｖは、図示されないビアを介して配線１２２と接続される。また、ＥＳＤ＿Ｇの第１層における島に対応する位置には、第２層から伸びる引出し配線１５１であるビアが接続される。同様に、ＥＳＤ＿Ｖの第１層における島に対応する位置には、第２層から伸びる引出し配線１５２であるビアが接続される。これらビアによって、ＥＳＤ＿ＧとタップノードＡａ、及びＥＳＤ＿ＶとタップノードＡｂとが接続される。
【００４６】
このようにして、本実施形態の半導体装置は、３層で形成されたインダクタ部１１１において、第２層の異なる位置に設けられたタップノードＡａ及びタップノードＡｂと、基板に形成されたＥＳＤ＿ＶとＥＳＤ＿Ｇとを、引出し配線１５１、１５２であるビアにより接続することで、ＥＳＤ＿Ｇ及びＥＳＤ＿Ｖの間に引き回し配線を形成する必要がない。ビアを用いて、引出し配線１５１、１５２をインダクタ部１１１の上層部分から基板上に形成されたＥＳＤ保護素子部１２０の下層へと、ＥＳＤ電流経路が上下に流れるようにレイアウトすることには大きな利点がある。電流経路を上下方向にすることで特に微細ＣＭＯＳで薄膜化された配線においては、電流密度の許容値を高くし、また、寄生抵抗ｒ１ａ、ｒａｂの値を小さくすることができる。これは、配線の電流密度の許容値、および寄生配線抵抗は、電流が流れる断面積に依存し、断面積が大きい場合は電流密度の許容値が高く、単位長さあたりの寄生配線抵抗は小さくなるからである。微細化に伴い配線が薄くなり配線膜厚は０．１μｍ程度である。一方、インダクタＬ１、Ｌ２は10μｍ程度の幅でレイアウトされる。電流を水平方向に流した場合、配線幅を１０μｍとすると、断面積は、０．１μｍ×１０μｍ＝１μｍ２となる。一方、電流を上下方向に流した場合は、１０μｍ×１０μｍ＝１００μｍ２となり、１００倍の断面積、つまり、１００倍の電流密度を許容でき、１００分の１の寄生抵抗値が実現できる。
【００４７】
ここで、図６及び図７を用いて、図１のような従来の引出し箇所がセンタータップＡの１箇所である場合に、本実施形態と同様のレイアウトによりインダクタ部１０とＥＳＤ保護素子部２０を構成した場合を考えてみる。図６は、引出し箇所が従来のセンタータップＡの１箇所である場合の半導体装置の構造を示す断面図である。また、図７は、引出し箇所が従来のセンタータップＡの１箇所である場合におけるＥＳＤ保護素子部２０のある最下層の配線層と基板との平面構造を示す図である。図６は、図７のＣ−Ｃ’における断面図である。
【００４８】
図６を参照すると、インダクタ部１１の第２層に設けられたセンタータップＡから第１層を介して基板に形成されたＥＳＤ＿Ｖへ到達する引出し配線５であるビアが形成されている。このビアは、センタータップＡとＥＳＤ＿Ｖとを接続する。また最下層の配線層には、ＥＳＤ＿ＶとＥＳＤ＿Ｇとを接続する引き回し配線５が形成されている。センタータップＡとＥＳＤ＿Ｖとを接続するビアは、この引き回し配線と接続されている。このようにして、センタータップＡと、ＥＳＤ＿Ｖ及びＥＳＤ＿Ｇは接続される。この引出し配線５は、図１のおけるｒ１に相当し、ＥＳＤ電流は水平方向に流れることになり、図７のように幅の広い配線でレイアウトする必要が生じる。この幅が広く、面積の大きい配線が、インダクタＬ１、Ｌ２の直下にレイアウトされるため、インダクタＬ１、Ｌ２のインダクタンスが大きく減少してしまう。これは、インダクタ部１１付近にメタルレイアウトが存在すると磁界が結合しそのため不要な電流が流れるため、インダクタンスのロスが生じるためである。例えば、Ｔ−ｃｏｉｌ１０の設計パラメータがインダクタＬ１＝０．４５ｎＨ、Ｌ２＝０．４２ｎＨであるべきものが、Ｔ−ｃｏｉｌの下部に引き回し配線５をレイアウトすることで、インダクタＬ１＝０．３ｎＨ、インダクタＬ２＝０．１５ｎＨとインダクタンス値が大きく減少してしまう。そのため、Ｔ−ｃｏｉｌ設計パラメータのターゲットであるインダクタＬ１、Ｌ２を０．４ｎＨ程度にするためには、インダクタをより大きな構造とする必要があり、Ｔ−ｃｏｉｌ部１０の面積が増大してしまう。
【００４９】
また、引き回し配線を形成する最下層の配線層は、シート抵抗が大きく、電流密度の許容値が低い薄膜のメタルレイヤである。そのため、引き回し配線５は、ＥＳＤ電流に耐えうる幅広い配線でメタル配線をレイアウトする必要が生じる。図７を参照すると、引き回し配線５が幅広い構造で形成されていることが確認できる。これによって、図１におけるｒ１の抵抗値が大きくなってしまいＥＳＤ保護時の電圧上昇、内部破壊を引き起こし、またインダクタ直下のメタル配線の面積が増えることにより、インダクタの性能を劣化させてしまう。
【００５０】
これに対して、本実施形態の半導体装置は、３層に形成されたインダクタ部１１１において、第２層の異なる位置に設けられたタップノードＡａとＡｂと、基板に形成されたＥＳＤ＿ＶとＥＳＤ＿Ｇとを接続することで、ＥＳＤ＿ＶとＥＳＤ＿Ｇとの間の引き回し配線を形成する必要が無く、引出し配線１５１、１５２の配線長を短くすることができる。また、引き回し配線によるインダクタ部１１１への影響も排除できるため、Ｔ−ｃｏｉｌ部１１０の面積が増大することもインダクタＬ１、及びインダクタＬ２の性能劣化を招くこともない。
【００５１】
なお、本実施形態では、インダクタ部１１１の直下にＥＳＤ保護素子部１２０であるＥＳＤ＿Ｇ、及びＥＳＤ＿Ｇをレイアウトする場合を説明した。本実施形態のように、インダクタ部１１１の直下にＥＳＤ保護素子部１２０をレイアウトすることは、Ｔ−ｃｏｉｌ部１１０及びＥＳＤ保護素子部１２０に必要な面積を縮小するために効果的である。しかし、必ずしも、インダクタ部１１１の直下にＥＳＤ保護素子部１２０が配置されなければならないわけではない。ＥＳＤ保護素子部１２０のＥＳＤ＿Ｖ、あるいはＥＳＤ＿Ｇの少なくとも一部が、インダクタ部１１１の形成される範囲と重なるようにレイアウトすることで、Ｔ−ｃｏｉｌ部１１０及びＥＳＤ保護素子部１２０の形成される面積を縮小する効果を得ることができる。
【００５２】
また、タップノードＡａ、及びタップノードＡｂと基板に形成されたＥＳＤ＿Ｖ、及びＥＳＤ＿Ｇとを接続する引出し配線１５１、１５２は、図４に示すビアのようにインダクタ部１１１の形成される面に対して（あるいは基板に対して）、垂直方向に形成されることが好ましい。引出し配線１５１、１５２が、インダクタの形成面に対して垂直に形成されることで、薄膜化された配線を持つＣＭＯＳプロセスにおいても電流密度の許容値を向上できそのためＥＳＤ保護素子部１２０の性能劣化、インダクタ部１１１の性能劣化を防止することができる。
【００５３】
以上が、本実施形態における半導体装置の説明である。本実施形態の半導体装置は、インダクタ部１１１に設けられた２箇所のタップノードＡａ、及びＡｂにおいてＥＳＤ保護素子と接続される。そのため、従来のセンタータップＡの１箇所で、ＥＳＤ保護素子と接続を行う場合にくらべ、ＥＳＤ保護素子間の引き回し配線が不要であり配線長を短くできる。そのため、引出し配線の抵抗値を低く抑えることができ、引出し配線の溶断や、内部素子の破壊を防ぐことができる。
【００５４】
また、インダクタ部１１１は、多層構造で構成されており、層の厚い上層部にインダクタＬ１を形成し、層の薄い下層部にインダクタＬ２を形成することにより、ＥＳＤ電流の放電経路となるインダクタＬ１の電流密度の許容値を大きくとることができる。
【００５５】
また、基板に形成されるＥＳＤ＿Ｖ、及びＥＳＤ＿Ｇは、少なくともその一部がインダクタ部１１１の形成される範囲と重なるように、好ましくは全てがインダクタ部１１１の形成される範囲に重なるように形成されるため、Ｔ−ｃｏｉｌ部１１０とＥＳＤ保護素子部１２０の面積を縮小させることができる。
【００５６】
さらに、インダクタ部１１１に設けられたタップノードＡａとＥＳＤ＿Ｖ、及びタップノードＡｂとＥＳＤ＿Ｇとを接続する引出し線１５１、１５２をビアにより、電流経路を、インダクタが形成される面に対して垂直に形成されることで、インダクタ部１１１のインダクタンスＬ１及びＬ２のインダクタンスの劣化を防ぐことができる。
【００５７】
（第２の実施形態）
次に、本発明の第２の実施形態による半導体装置の説明を行う。本実施形態の半導体装置は、第１の実施形態で説明を行った半導体装置を複数配置する場合において、隣接する半導体装置とＧＮＤ配線１０４へ接続する配線１２１、及びＶＤＤ配線１０３へ接続する配線１２２を共用することで、図３におけるｒ２、ｒ３の配線幅を拡幅して、電流密度の許容値を大きくとることができる点に特徴がある。
【００５８】
図８は、本実施形態における半導体装置の断面図である。また、図９、図１０は、本実施形態の半導体装置の平面図である。図９は、本実施形態における最下層の配線層と基板との平面構造を示す図である。図１０は、本実施形態におけるインダクタ部１１１の第２層の平面構造を示す図である。図８は、図９におけるＣ−Ｃ’の断面図を示している。
【００５９】
図８を参照すると、Ｉ／Ｏブロック１〜３が形成されている。各Ｉ／Ｏブロック１〜３は、それぞれ、第１の実施形態で説明を行った半導体装置であり、１つの信号入力端子を構成するブロックを本実施形態ではＩ／Ｏブロックと呼ぶ。図８を参照すると、各Ｉ／Ｏブロックは、第１の実施形態と同様に、３層から成る多層構造のインダクタ部１１１と、最下層に形成される配線層と、基板とを備える。なお、図３の回路を構成する構成要素のうち、本実施形態における発明に直接関係のない構成の説明は、適宜省略される。各Ｉ／Ｏブロックには、インダクタ部１１１の形成される範囲に重なるように、それぞれＥＳＤ保護素子部１２０が形成されている。本実施形態では、各Ｉ／Ｏブロックにおいて、隣接するＩ／ＯブロックのＥＳＤ＿Ｖ同士、あるいはＥＳＤ＿Ｇ同士が、隣り合うように基板に形成されている。つまり、Ｉ／Ｏブロック１のＥＳＤ＿Ｇ１とＩ／Ｏブロック２のＥＳＤ＿Ｇ２とが隣り合い、また、Ｉ／Ｏブロック２のＥＳＤ＿Ｖ２とＩ／Ｏブロック３のＥＳＤ＿Ｖ３とが隣り合うように形成される。図示はしないが、Ｉ／Ｏブロック１に隣接するＩ／Ｏブロックが存在する場合は、Ｉ／Ｏブロック１のＥＳＤ＿Ｖ１と隣接するＩ／ＯブロックのＥＳＤ＿Ｖｘとが隣接するように形成される。同様に、Ｉ／Ｏブロック３に隣接するＩ／Ｏブロックが存在する場合は、Ｉ／Ｏブロック３のＥＳＤ＿Ｇ３と隣接するＩ／ＯブロックのＥＳＤ＿Ｇｘとが隣接するように形成される。
【００６０】
また、図１０を参照すると、各Ｉ／Ｏブロックのインダクタ部１１１の第２層では、基板に形成されるＥＳＤ保護素子部１２０のレイアウトに対応して、第２層に設けられるタップノードＡａ同士、及びＡｂ同士を、隣接するＩ／Ｏブロック間で、それぞれ隣接するようにレイアウトされる。また、各Ｉ／Ｏブロックでは、インダクタ部１１１の層の厚い上層側にインダクタＬ１を形成されて、インダクタＬ１の電流密度の許容値を高く確保することができる。
【００６１】
このように各ＥＳＤ保護素子をレイアウトすることで、隣接するＩ／Ｏブロック間で、最下層の配線層のＧＮＤ配線１０４へ接続する配線１２１、及びＶＤＤ配線１０３へ接続する配線１２２を共用することができる。図８に示すとおり、Ｉ／Ｏブロック１とＩ／Ｏブロック２とは、ＧＮＤ配線１０４へ接続する配線１２１を共用している。また、Ｉ／Ｏブロック２とＩ／Ｏブロック３とは、ＶＤＤ配線１０３へ接続する配線１２２を共用している。
【００６２】
そのため、本実施形態の半導体装置は、ＧＮＤ配線１０４へ接続する配線１２１、及びＶＤＤ配線１０３へ接続する配線１２２の配線幅を広く取ることが可能となる、図９を参照すると、各Ｉ／Ｏブロックの隣接するＥＳＤ保護素子１２０が、ＧＮＤ配線１０４へ接続する配線１２１、及びＶＤＤ配線１０３へ接続する配線１２２を共用しており、それぞれの配線幅が広く取られていることが確認できる。このような構成によって、本実施形態の半導体装置は、第１の実施形態と比べると、配線１２１、及び配線１２２の配線幅を２倍にすることができる。ここで、配線１２１は、図３におけるｒ３であり、配線１２２は、図３におけるｒ２である。そのため、放電経路となる電源線１０３、及び接地線１０４の電流密度の許容値を高くとることが可能となる。
【００６３】
以上が、本実施形態における半導体装置の説明である。なお、この他の部分については、第１の実施形態と同様である。本実施形態の半導体装置は、隣接するＩ／Ｏブロックにおいて、ＥＳＤ保護素子部１２０のＥＳＤ＿Ｇ、ＥＳＤ＿Ｖをそれぞれ隣り合うようにレイアウトする。このような構成とすることで、隣接するＩ／Ｏブロックは、最下層の配線層に形成されるＧＮＤ配線１０４へ接続する配線１２１、及びＶＤＤ配線１０３へ接続する配線１２２とを共用することができる。そのため、ＧＮＤ配線１０４へ接続する配線１２１、及びＶＤＤ配線１０３へ接続する配線１２２との配線幅を広くとることができ、ＧＮＤ配線へ接続する配線１２１、及びＶＤＤ配線１０３へ接続する配線１２２の電流密度の許容値を高くすることができる。また、各Ｉ／Ｏブロックは、第１の実施形態で説明を行った効果と同様の効果を得ることができる。
【００６４】
なお、第１、第２の実施形態を通して、いずれの実施形態においても、単相信号を入力する入力回路を用いて説明を行っているが、Ｔ−ｃｏｉｌ部１１１へ接続される内部回路は、入力回路だけでなく出力回路であっても適用可能である。また、非特許文献２のfig 10.5.3、および、fig 10.5.4に開示されるように、単相信号のみではなく、差動信号を用いた回路にも適用が可能である。
【００６５】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００６６】
１ 信号入力パッド
２ 信号線
３ 電源線
４ 接地線
５ 引出し配線
１０ Ｔ−ｃｏｉｌ部
１１ インダクタ部
１２ 終端抵抗
２０ ＥＳＤ保護素子部
２１ 配線
２２ 配線
３０ 電源間ＥＳＤクランプ回路
１００ 放電経路
１０１ 信号入力パッド
１０２ 信号線
１０３ 電源線
１０４ 接地線
１１０ Ｔ−ｃｏｉｌ部
１１１ インダクタ部
１１２ 終端抵抗
１２０ ＥＳＤ保護素子部
１２１ 配線
１２２ 配線
１３０ 電源間ＥＳＤクランプ回路
１５１ 引出し配線
１５２ 引出し配線
【技術分野】
【０００１】
本発明は、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃａｒｇｅ）保護素子を備える半導体装置に関し、特にＴ−ｃｏｉｌを備えたインターフェース回路を構成する半導体装置に関する。
【背景技術】
【０００２】
ブリッジドＴ−ｃｏｉｌによるインピーダンスマッチング技術が知られている（非特許文献１）。ＥＳＤ保護素子を搭載した高速インターフェース回路では、ＥＳＤ保護素子の寄生容量や入出力回路の寄生容量がインピーダンス整合性能に影響を及ぼす。特に、高周波数領域で所望のインピーダンス（５０Ω）からずれを生じる。このインピーダンスのずれを幅広い周波数帯域で整合させる技術として、つまり、これらの寄生容量をキャンセルする技術として、Ｔ−ｃｏｉｌによるインピーダンスマッチングがある。
【０００３】
図１を用いて、従来のＴ−ｃｏｉｌとＥＳＤ保護素子とを備えるインターフェース回路の説明を行う。図１は、従来のＴ−ｃｏｉｌとＥＳＤ保護素子とを備えるインターフェース回路の回路図である。図１のインターフェース回路は、信号入力パッド（ＩＮＰＵＴ）１と、信号線２と、電源線３と、接地線４と、引出し配線５と、Ｔ−ｃｏｉｌ部１０と、終端抵抗１２と、ＥＳＤ保護素子部２０と、電源間ＥＳＤクランプ回路（Ｐｏｗｅｒ ＥＳＤ Ｃｌａｍｐ）３０とを備える。
【０００４】
信号入力パッド１は、外部からの信号入力を行うパッドである。信号線２は、信号入力パッド１と接続されて入力信号を伝送する。Ｔ−ｃｏｉｌ部１０は、インダクタ部１１とキャパシタＣｂとを備える。インダクタ部１０は、インダクタＬ１、Ｌ２を備える。なお、キャパシタＣｂは、インダクタＬ１、Ｌ２のブリッジ容量である。また、ｋは、結合係数である。インダクタＬ１は、一端を信号線２と接続され、インダクタＬ２は、一端を終端抵抗１２と接続される。インダクタＬ１と、インダクタＬ２の他端は、センタータップＡで接続される。センタータップＡには引出し配線５が接続される。引出し配線５は、Ｔ−ｃｏｉｌ部１０とＥＳＤ保護素子部２０とを接続する。終端抵抗１２は、一端をインダクタ部１１と接続され、もう一端を電源線３と接続されている。なお、終端抵抗１２は、ＡＣ的にＧＮＤである電源線３、接地線４のどちらへ接続されていてもよい。電源線３は、図示されないＶＤＤと接続され、電源電位ＶＤＤを供給する。
【０００５】
ＥＳＤ保護素子部２０は、一端を配線２１を介して接地線４に接続されたＥＳＤ保護素子ＥＳＤ＿Ｇ（以下、ＥＳＤ＿Ｇ）と、一端を配線２２を介して電源線３と接続されたＥＳＤ保護素子ＥＳＤ＿Ｖ（以下、ＥＳＤ＿Ｖ）とを備える。通常、信号入力パッド１から、電源線３、接地線４、の両方への放電経路を確保するため、このように、２つの保護素子が用いられる。ＥＳＤ＿ＧとＥＳＤ＿Ｖとは、それぞれ引出し配線５の接続点Ｂで接続される。また、引出し配線５は、接続点Ｂに内部回路が接続される。電源間ＥＳＤクランプ回路３０は、電源線３と接地線４とに接続されており、ＶＤＤとＧＮＤ間のＥＳＤ放電経路となる。接地線４は、ＧＮＤと接続されて接地電位を供給する。なお、ｒ１、ｒ２、ｒ３は、それぞれ、引出し配線５、配線２１、並びに配線２２を構成するメタル配線の寄生抵抗である。なお、放電経路１００は、ＩＮＰＵＴにＧＮＤ供給する接地電位に対して正の電位（Ｐｏｓｉｔｉｖｅ）となるようなＥＳＤが入力された場合の放電経路である。
【０００６】
従来、このようなインターフェース回路において、Ｔ−ｃｏｉｌ部１０からＥＳＤ保護素子部２０への引出し配線５は、インダクタ部１１のセンタータップＡの１箇所で接続されていた（非特許文献２、３）。これは、ＣＭＯＳプロセスによるＴ−ｃｏｉｌ部１０のレイアウトに、Ｔ−ｃｏｉｌ部１０の設計パラメータ（図１のＬ１、Ｌ２、Ｃｂ、ｋ）を正確に反映させるためである。Ｔ−ｃｏｉｌ部１０のレイアウトは、次のようにして決定されている。まず、Ｔ−ｃｏｉｌ部１０の設計パラメータを算出する。これらのパラメータは、キャンセルするべき容量値Ｃ＿Ｔｏｔａｌ（ＥＳＤ容量を含む入力回路のゲート容量などの寄生容量）と整合するべきインピーダンス値Ｒｓ（図１の例では５０Ω）に基づいて算出される。算出されたＴ−ｃｏｉｌ部１０のパラメータＬ１、Ｌ２、Ｃｂ、ｋを実現するように、メタル配線を渦巻状にレイアウトすることでＣＭＯＳプロセスにおいてもＴ−ｃｏｉｌ部１０を形成可能である。ここで、渦巻状もインダクタ部１１のある中間点がセンタータップＡとなり、センタータップＡの位置でＬ１とＬ２のインダクタンス値が決定される。最後に、センタータップＡにこの寄生容量成分Ｃ＿ｔｏｔａｌを持つノードを接続すると、広い周波数帯域でインピーダンス整合が可能となる。従って、センタータップＡの位置とそのＡ点の１箇所からキャンセルしたい寄生容量成分へ接続するということは、Ｔ−ｃｏｉｌ部１０の設計パラメータを正確にレイアウトに反映させるためには重要となる。
【０００７】
ここで、Ｔ−ｃｏｉｌ部１０の設計パラメータの算出式を示す。図２は、Ｔ−ｃｏｉｌと終端抵抗を備えたインターフェース回路の回路図である。図２に示すようなＴ−ｃｏｉｌと終端抵抗を備えたインターフェース回路において、Ｔ−ｃｏｉｌの設計パラメータであるインダクタＬ１、及びＬ２のインダクタンス、ブリッジ容量Ｃｂ、結合係数ｋは、次式で表すことができる（非特許文献２）。
【数１】
【０００８】
数式（１）において、ＣＬは、ＥＳＤ容量などを含めたキャンセルすべき寄生容量である。Ｒｔは、終端抵抗値である。ζは、特性に応じて用いられる係数である。例えば、ζは、ＭＦＤ（最大平坦群遅延：Ｍａｘｉｍａｌｌｙ Ｆｌａｔ ｇｒｏｕｐ Ｄｅｌａｙ）を重視するのであれば次の係数を用いる。
【数２】
【０００９】
この場合、数式（１）で示された設計パラメータは、次式のとおりとなる。
【数３】
【００１０】
なお、上述した数式（１）の詳細な算出方法は、非特許文献４を参照されたい。このように、キャンセルすべき寄生容量ＣＬ、終端抵抗値Ｒｔ、係数ζを用いてＴ−ｃｏｉｌの設計パラメータを表すことができる。これらの設計パラメータを用いて、例えば、キャンセルすべき寄生容量ＣＬ＝１ｐＦ、終端抵抗５０Ωとして、上述の条件である入力インピーダンスＺｉｎが全周波数で５０Ωとなること、また、Ｖｏｕｔ／ＩｉｎがＭＦＤ（すなわち、ζ＝√３／２）となることを実現しようとすれば、次のような値が算出される。
【数４】
【００１１】
つまり、これら値を満たすようにインダクタＬ１、Ｌ２およびセンタータップＡのレイアウトを決定すれば、幅広い周波数帯域におけるインピーダンス整合を可能にし、ＥＳＤ保護素子の寄生容量や入出力回路の寄生容量をキャンセルすることができる。
【００１２】
なお、図１の従来技術では、単相信号を入力する入力回路の説明を行っているが、Ｔ−ｃｏｉｌ部１０へ接続される内部回路は、入力回路だけでなく出力回路であっても適用可能である。また、単相信号ではなく、差動信号を用いた回路にも適用可能である。非特許文献２のfig 10.5.3、および、fig 10.5.4は、ＥＳＤ保護素子とＴ−ｃｏｉｌ備えた差動構成による入力回路、および出力回路を開示している。非特許文献２の差動構成による入出力回路では、信号を入出力する２つの入出力パッドと内部回路の備える２つのトランジスタとの間に、それぞれ、上述したＴ−ｃｏｉｌおよびＥＳＤ保護素子を備えることで、各入出力に対して幅広い周波数帯域におけるインピーダンス整合とＥＳＤ耐性とを実現している。
【００１３】
また、ＥＳＤ保護回路とインダクタを備えた半導体装置が、特許文献１、及び特許文献２に開示されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平１０−１７３１３３号公報
【特許文献２】特開２００９−０６４９２３号公報
【非特許文献】
【００１５】
【非特許文献１】”40-Gb/s Amplifier and ESD Protection Circuit in 0.18-μm CMOS Technology”, Sherif Galal, Behzad Razavi, IEEE Journal of Solid-State Circuits VOL.39, No.12, December 2004 2389-2396
【非特許文献２】”Broadband ESD Protection Circuits in CMOS Technology”, Sherif Galal, Behzad Razavi, ISSCC 2003, Session10, High Speed Building Blocks, Paper 10.5
【非特許文献３】”Novel T-Coil Structure and Implementation in a 6.4-Gb/s CMOS Receiver to Meet Return Loss Specifications”, Pillai Edward,Weiss Jonas, Electronic Components and Technology Conference, 2007.ECTC’07.Proceedings.57th 147-153
【非特許文献４】”Handbook of Analog Circuit Design”, Dennis Feucht, San Diego, CA;Academic, 1990.
【発明の概要】
【発明が解決しようとする課題】
【００１６】
Ｔ−ｃｏｉｌとＥＳＤ保護素子を備えたインターフェース回路を構成する半導体装置における第１の課題は、ＥＳＤ印加時のＥＳＤ電流による電圧上昇により、ＣＭＯＳ内部回路が破壊されてしまうことである。ＣＭＯＳの微細化が進行しており、基盤の下層に形成されるメタル配線の膜厚も薄くなっている。また、薄膜化によって、メタル配線の配線抵抗が大きくなっている。メタル配線のシート抵抗は、０．２Ω／□程度である。一方、微細化された４０ｎｍノードのＣＭＯＳ内部回路のゲート酸化膜のゲート耐圧は、４Ｖ程度となっている。このため、例えば、幅１μｍで長さ１０μｍのメタル配線は、そのメタル配線の配線抵抗は２Ωとなり、仮にＥＳＤ印加時に、３ＡのＥＳＤ電流が流れると、ＩＲドロップによる６Ｖもの電圧上昇が発生する。このような電圧ストレスは、ゲート酸化膜のゲート耐圧の４Ｖを大きく上回り、微細なＣＭＯＳ内部回路を容易に破壊してしまう。
【００１７】
これには、前述の通り、Ｔ−ｃｏｉｌ部１０からセンタータップＡの一箇所で配線引出しを行っているため、各ＥＳＤ保護素子までのメタル配線引き回しが必要となることが影響する。図１で説明したとおり、一般にＥＳＤ保護素子部２０は、ＶＤＤと接続されたＥＳＤ＿Ｖと、ＧＮＤと接続されたＥＳＤ＿Ｇとが必要となる。しかし、Ｔ−ｃｏｉｌ部１０からＥＳＤ保護素子部２０への引出し線は、前述の通り１箇所とされているため、２箇所の各ＥＳＤ保護素子までメタル配線の引き回しが必要となる。そのため、メタル配線経路が複雑になり、メタル配線長を長くせざるを得ない。これにより、各ＥＳＤ保護素子まで寄生配線抵抗が上昇し、最終的にはＥＳＤ電流による電圧上昇によるＣＭＯＳ内部回路の破壊を生じさせてしまう。
【００１８】
また、第２の課題は、ＥＳＤ印加時の放電経路の電流密度が大きくなり、メタル配線が溶断してしまうことである。メタル配線の膜厚は、薄膜化に伴い４０ｎｍノードのＣＭＯＳプロセスにおいて０．１μｍ程度まで薄膜化されており、なおも薄膜化傾向は継続している。一方で、ＥＳＤ印加時に放電経路に流れるＥＳＤ電流の大きさは変わりない。そのため、ＥＳＤ印加時における放電経路の電流密度が大きくなり、メタル配線が溶断してしまう。
【００１９】
さらに、第３の課題は、上記のような課題を解決しようとするとＥＳＤ保護素子とＴ−ｃｏｉｌの面積が大きくなってしまうことである。図１の回路において、放電経路１００は、信号入力パッド１→Ｌ１→ｒ１→ＥＳＤ＿Ｖ→ｒ３→ＰｏｗｅｒＥＳＤ→ＧＮＤとなる。この放電経路１００のメタル配線の幅を拡幅することで、電流密度と配線抵抗を下げて、第１、及び第２の課題を解決することが考えられる。しかし、ここでも、Ｔ−ｃｏｉｌ部１０からＥＳＤ保護素子部２０への引出し線が１箇所であることが影響する。１箇所のセンタータップＡから２箇所のＥＳＤ保護素子へ引き出し線を引き回す必要があり、メタル配線経路が複雑となりメタル配線長が長くなるため、メタル配線の幅を拡幅すると、一層大きなメタル領域が必要となり、ＥＳＤ保護素子部２０の面積が大きくなってしまう。
【００２０】
また、２箇所のＥＳＤ保護素子への引き出し線の大きなメタル領域のために、Ｔ−ｃｏｉｌ部１０を構成する２つのインダクタＬ１、Ｌ２のインダクタンス値のロスが大きくなる。そのため、Ｔ−ｃｏｉｌ設計パラメータを実現するために、より大きなインダクタ領域が必要となる。従って、Ｔ−ｃｏｉｌ部１０の面積が大きくなってしまう。前述のとおり、ＣＭＯＳデバイスの微細化が進んでおり、世代が進むにつれてＣＭＯＳ回路の面積は縮小されている。一方で、Ｔ−ｃｏｉｌ部１０を構成するインダクタやＥＳＤ保護素子部２０は、ＣＭＯＳ微細化の恩恵を受け難いため、面積の縮小という要求も存在する。
【課題を解決するための手段】
【００２１】
以下に、（発明を実施するための形態）で使用される番号および符号を用いて、課題を解決するための手段を説明する。これらの番号および符号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号および符号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２２】
上記の課題を解決するために、本発明の半導体装置は、Ｔ−ｃｏｉｌを構成するインダクタ中の異なる２点において、２つのＥＳＤ保護素子の各々と接続を行う。
【００２３】
すなわち、本発明の半導体装置は、信号パッド（１０１）と、電源線（１０３）と、接地線（１０４）と、一端が信号パッド（１０１）と接続されたインダクタ（１１１）と、インダクタ（１１１）の他端と電源線（１０３）または接地線（１０４）との間に設けられた終端抵抗（１１２）と、インダクタ（１１１）の中間の第１位置（Ａａ）に接続された第１ＥＳＤ保護素子（ＥＳＤ＿Ｇ）と、インダクタ（１１１）の中間の第１位置（Ａａ）とは異なる第２位置（Ａｂ）に接続された第２ＥＳＤ保護素子（ＥＳＤ＿Ｖ）とを備える。
【００２４】
これにより、本発明の半導体装置は、Ｔ−ｃｏｉｌと２箇所のＥＳＤ保護素子とを近距離で接続して、２つのＥＳＤ保護素子間を接続する引き回し配線を不要とし、引き出し線の配線長を削減している。
【発明の効果】
【００２５】
本発明によれば、ＥＳＤ放電経路におけるメタル配線の配線抵抗を小さくでき、電流密度の許容値を高くとることが可能であり、また、ＥＳＤ保護能力を向上させることが可能である半導体装置を提供することができる。
【００２６】
また、本発明によれば、Ｔ−ｃｏｉｌ及びＥＳＤ保護素子の形成面積を縮小することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】従来のＴ−ｃｏｉｌとＥＳＤ保護素子とを備えるインターフェース回路の回路図である。
【図２】Ｔ−ｃｏｉｌと終端抵抗を備えたインターフェース回路の回路図である。
【図３】第１の実施形態におけるＴ−ｃｏｉｌとＥＳＤ保護素子とを備えたインターフェース回路の回路図である。
【図４】第１の実施形態の半導体装置の構造を示す断面図である。
【図５Ａ】第１の実施形態におけるインダクタ部１１１の第３層の平面構造を示す図である。
【図５Ｂ】第１の実施形態におけるインダクタ部１１１の第２層の平面構造を示す図である。
【図５Ｃ】第１の実施形態におけるインダクタ部１１１の第１層の平面構造を示す図である。
【図５Ｄ】第１の実施形態における最下層の配線層と基板との平面構造を示す図である。
【図６】引出し箇所が従来のセンタータップＡの１箇所である場合の半導体装置の構造を示す断面図である。
【図７】引出し箇所が従来のセンタータップＡの１箇所である場合における最下層の配線層と基板との平面構造を示す図である。
【図８】第２の実施形態における半導体装置の断面図である。
【図９】第２の実施形態における最下層の配線層と基板との平面構造を示す図である。
【図１０】第２の実施形態におけるインダクタ部１１１の第２層の平面構造を示す図である。
【発明を実施するための形態】
【００２８】
添付図面を参照して、本発明の実施形態による半導体装置を以下に説明する。
【００２９】
（第１の実施形態）
はじめに、本発明の第１の実施形態による半導体装置の説明を行う。図３は、本実施形態におけるＴ−ｃｏｉｌとＥＳＤ保護素子とを備えたインターフェース回路の回路図である。
【００３０】
図３のインターフェース回路は、信号入力パッド（ＩＮＰＵＴ）１０１と、信号線１０２と、電源線１０３と、接地線１０４と、引出し配線１５１、１５２と、Ｔ−ｃｏｉｌ部１１０と、終端抵抗１１２と、ＥＳＤ保護素子部１２０と、電源間ＥＳＤクランプ回路（Ｐｏｗｅｒ ＥＳＤ Ｃｌａｍｐ）１３０とを備える。
【００３１】
信号入力パッド１０１は、外部との信号入力を行うパッドである。信号線１０２は、信号入力パッド１と接続されて入力信号を伝送する。Ｔ−ｃｏｉｌ部１１０は、インダクタ部１１１とキャパシタＣｂとを備える。インダクタ部１１１は、インダクタＬ１とインダクタＬ２を備える。なお、キャパシタＣｂは、インダクタ部１１１のブリッジ容量である。また、ｋは、結合係数である。インダクタＬ１は、一端を信号線１０２と接続され、インダクタＬ２は、一端を終端抵抗１１２と接続される。インダクタ部１１１は、インダクタＬ１とインダクタＬ２との間に、位置の異なるタップノードＡａとタップノードＡｂとを設けている。タップノードＡａには、引出し配線１５１が接続される。タップノードＡｂには、引出し配線１５２が接続される。引出し配線１５１、及び１５２は、Ｔ−ｃｏｉｌ部１１０とＥＳＤ保護素子部１２０とを接続する。また、Ｌｐとｒｐは、それぞれタップノードＡａとタップノードＡｂとの間に発生する寄生インダクタンスと寄生抵抗である。終端抵抗１１２は、一端をインダクタ部１１１と接続され、もう一端を電源線１０３と接続されている。なお、終端抵抗１１２は、ＡＣ的にＧＮＤである電源線１０３、接地線１０４のどちらへ接続されていてもよい。電源線１０３は、図示されないＶＤＤと接続され、電源電位ＶＤＤを供給する。
【００３２】
ＥＳＤ保護素子部１２０は、一端を配線１２１を介して接地線１０４に接続されて、他端を引出し配線１５１と接続されたＥＳＤ保護素子ＥＳＤ＿Ｇ（以下、ＥＳＤ＿Ｇ）と、一端を配線１２２を介して電源線１０３と接続されて、他端を引出し配線１５２と接続されたＥＳＤ保護素子ＥＳＤ＿Ｖ（以下、ＥＳＤ＿Ｖ）とを備える。また、引出し配線１５１には、内部回路も接続される。なお、内部回路は、引出し配線１５２と接続されてもよいし、引出し配線１５１、１５２の双方に接続されてもよい。
【００３３】
電源間ＥＳＤクランプ回路１３０は、電源線１０３と接地線１０４とに接続されている。接地線１０４は、ＧＮＤと接続されて接地電位を供給する。なお、ｒ１ａ、ｒ１ｂ、ｒ２、ｒ３は、それぞれ、引出し配線１５１、１５２、配線１２１、並びに配線１２２を構成するメタル配線の寄生抵抗である。
【００３４】
このように、本実施形態の半導体装置は、Ｔ−ｃｏｉｌ部１１０のインダクタ部１１１に設けられた２個所のタップノードＡａ、ＡｂでＥＳＤ＿Ｖ及び、ＥＳＤ＿Ｇの各々と接続される。２箇所のタップノードから各ＥＳＤ保護素子へ引出し配線を引き出すことで、従来のセンタータップ１箇所で接続される場合に比べ、Ｔ−ｃｏｉｌ部１１とＥＳＤ保護素子部１２０とを短い距離で接続することができ、また、一度引出した後にＥＳＤ＿ＶとＥＳＤ＿Ｇとの間でメタル配線の引き回す必要が無くなるため、メタル配線長を削減することが可能となる。
【００３５】
次に、図４及び図５Ａ〜Ｄを用いて、本実施形態における半導体装置の構造を説明する。図４は、本実施形態の半導体装置の構造を示す断面図である。また、図５Ａ〜Ｄは、本実施形態の半導体装置の構造を示す平面図である。図４は、図５Ａ〜Ｄは記載されたＣ−Ｃ’間における断面図である。
【００３６】
本実施形態のＴ−ｃｏｉｌ部１１０のインダクタ部１１１は多層構造で形成される。以下の説明では、特に３層で形成されたインダクタ部１１１の説明を行う。しかし、インダクタ部１１１を形成する層は、３層構造に限らない。インダクタ部１１１は、より多くの層、あるいは少ない層によって形成されても良い。
【００３７】
図４を参照すると、３層構造のインダクタ部１１１が形成されている。最下層の第１層から、最上層の第３層までインダクタ部１１１が形成されている。第３層と第２層の一部とによりインダクタＬ１が形成され、第２層の一部と第１層とによりインダクタＬ２が形成されている。第２層には、ＥＳＤ保護素子部１２０への引出し配線１５１、１５２の接続箇所であるタップノードＡａとタップノードＡｂとが設けられている。タップノードＡａ、Ａｂからは引出し配線として第１層へ伸びるビアが設けられる。ビアは、第１層を介して、基板上に形成されたＥＳＤ＿Ｖ、ＥＳＤ＿Ｇまで到達して、Ｔ−ｃｏｉｌ部１１０とＥＳＤ保護素子部１２０とを接続する。具体的には、引出し配線１５１によりタップノードＡａとＥＳＤ＿Ｇとが接続され、引出し配線１５２によりタップノードＡｂとＥＳＤ＿Ｖとが接続される。タップノードＡａとタップノードＡｂの位置は、Ｔ−ｃｏｉｌ部１１０の設計パラメータ、およびインダクタ部１１１とＥＳＤ保護素子部１２０とのレイアウトに基づいて決定される。
【００３８】
基板には、ＥＳＤ保護素子部１２０とインダクタ部１１１の面積を削減する目的でインダクタ部１１１の下層に、ＥＳＤ＿ＶとＥＳＤ＿Ｇとが形成されている。基板のＥＳＤ＿Ｇは、メタル配線１２１により、Ｔ−ｃｏｉｌ部１１０の外で最終的に接地線１０３と接続されており、また、ＥＳＤ＿Ｖは、メタル配線１２２により、Ｔ−ｃｏｉｌ部１１０の外で最終的に電源線１０４と接続されている。このようにして、インダクタ部１１１の中間に設けられた２箇所のタップノードＡａ、Ａｂと、ＥＳＤ保護素子部１２０のＥＳＤ＿Ｇ、及びＥＳＤ＿Ｖとが、引出し配線１５１、１５２であるビアによって接続される。
【００３９】
ここで、図４を参照すると、インダクタ部１１１において、インダクタＬ１は上層側（第３層と第２層の一部）に形成され、インダクタＬ２は下層側（第２層の一部と第１層）に形成されている。このように構成することは、インダクタＬ１の電流密度に対する許容値を、インダクタＬ２よりも高い値で確保するために好適である。図４に示すように、一般に、ＣＭＯＳプロセスの上層配線は、下層配線より厚く形成される。実際には、上層配線は、下層配線に比べて２倍〜８倍程度厚く形成され、通常Ｃｕなどの同一材料を用いているために厚い膜ほど電流密度に対する許容値は高く、配線シート抵抗も小さくなる。図３において、インダクタＬ２は、終端抵抗１１２（５０Ω）と直列に接続される。これに対して、ＥＳＤ放電経路（Ｉｎｐｕｔ→Ｌ１→ＥＳＤ＿Ｖ→ＶＤＤ）は、通常、数Ω以下で構成される。そのため、インダクタＬ２には殆どＥＳＤ電流が流れることはない。一方、インダクタＬ１は、常にＥＳＤ放電経路に含まれる。そのため、インダクタＬ１の電流密度に対する許容値を、インダクタＬ２よりも高くとることで、電流密度の許容値以上のＥＳＤ電流による配線溶断や、ＥＳＤ電流による電圧上昇を効果的に抑えることができる。そのため、本実施形態の半導体装置では、上層側の厚い配線層でインダクタＬ１を形成することで、インダクタＬ１の電流密度の許容値を高くし、かつ、配線の寄生抵抗の値を低減している。
【００４０】
次に、図５Ａから図５Ｃは、各層におけるインダクタ部１１１の平面構造を示す図である。まず、図５Ａは、本実施形態におけるインダクタ部１１１の第３層の平面構造を示す図である。図５Ａに示すように、インダクタ部１１１は、配線層による辺を渦巻状に形成することにより構成される。なお、これは各層とも同様である。第３層は、配線層による辺を９辺備えている。前述のとおり、層の厚さの厚い第３層は、インダクタＬ１を形成する。第３層の配線層における内側の端にＩＮＰＵＴが接続される。また、配線層における外側の端には、第２層へ伸びるビアが設けられており、ビアを介して第２層と接続される。なお、第３層は、ＩＮＰＵＴが外側の端へ接続されて、内側の端からビアを介して第２層と接続されてもよい。これらは、半導体装置のレイアウトに応じて決定されることであり、その場合には、他の配線層における接続も対応して変更される。
【００４１】
次に、図５Ｂは、本実施形態におけるインダクタ部１１１の第２層の平面構造を示す図である。第２層も第３層と同様に配線層による辺を渦巻状に形成することで構成される。第２層は、８辺を備えている。配線層の外側の端には、第３層からのビアが接続される。配線層の内側の端には、第１層へのビアが形成される。第２層には、配線層の外側の端から第１辺に、タップノードＡａが設けられる。また、タップノードＡａよりも配線層の内側の端よりである、配線層の外側の端から第３辺にタップノードＡｂが設けられる。タップノードＡａより配線層の外側の端よりがインダクタＬ１であり、タップノードＡｂより配線層の内側の端よりがインダクタＬ２である。このように、インダクタ部１１１は、タップノードＡａ、ＡｂによりインダクタＬ１及びＬ２に分離されている。また、タップノードＡａとタップノードＡｂの位置には間隔があり、タップノードＡａとＡｂとの間に、寄生抵抗Ｌｐと寄生インダクタンスＬｐとが発生する。
【００４２】
ここで、タップノードＡａ、及びＡｂのレイアウトの決定方法を説明する。まず、本実施形態におけるＴ−ｃｏｉｌの設計パラメータは、従来技術と同様に、従来技術の説明で示した数式（１）を用いて算出された設計パラメータを用いる（非特許文献２）。すなわち、Ｔ−ｃｏｉｌの設計パラメータであるインダクタＬ１、Ｌ２のインダクタンス、ブリッジ容量Ｃｂ、及び結合係数ｋは、数式（１）を用いて算出される。次に、これらの設計パラメータを実現するようにインダクタ部１１１を形成し、従来技術と同様の手法でセンタータップの位置を求める。さらに、ＥＳＤ保護性能を高めつつ、各ＥＳＤ保護素子へ接続を行い易くするために、このセンタータップの位置から、所定の距離を開けた位置にタップノードＡａとタップノードＡｂとの位置を決定する。なお、本実施形態ではタップノードＡａとタップノードＡｂとの間の所定の距離はインダクタ部１１１を形成する１辺分である。このようにして、本実施形態におけるインダクタ部１１１におけるタップノードＡａとタップノードＡｂとがレイアウトされる。
【００４３】
本実施形態では、上述の通り、タップノードＡａとＡｂとが距離を開けてレイアウトされるため、タップノードＡａとＡｂとの間に寄生抵抗ｒｐと寄生インダクタンスＬｐが発生する。この、タップノードＡａとＡｂとの間に形成される寄生抵抗ｒｐと寄生インダクタンスＬｐによるインダクタＬ１、Ｌ２のインダクタンスへの影響を考える。本実施形態では、多層構造によりインダクタが形成されており（マルチレイヤインダクタ）、各層２巻のレイアウトでインダクタ部１１１を形成している。本実施形態では、タップノードＡａとＡｂとを約１辺分あけて設けているため、インダクタＬ１とＬ２は、後述する第１層を含めて、２５辺で形成されている。そのため、タップノードＡａとＡｂとを１辺分を引き離して設けたとしても、所望のパラメータであるインダクタＬ１、及びＬ２のインダクタンスへの影響は、１／２５＝４％程度となり、回路特性への影響は無視することができる。
【００４４】
次に、図５Ｃは、本実施形態におけるインダクタ部１１１の第１層の平面構造を示す図である。第１層も第３層、第２層と同様に配線層による辺を渦巻状に形成することで構成される。第１層は、８辺を備えている。配線層の内側の端には、第２からのビアが接続されている。配線層の外側の端は、図示されない終端抵抗１１２と接続される。前述のとおり、層の厚さが薄い第１層には、インダクタＬ２が形成され、第１層の配線層の外側の端が、インダクタＬ２の端となる。また、第２層のタップノードＡａとＡｂと対応する位置に、引出し配線１５１、１５２の経路となる配線層の島が設けられる。島は、第１層のインダクタＬ１とは接触されないように設けられており、第２層の各タップノードからのビアと、基板上のＥＳＤ＿Ｇ、ＥＳＤ＿Ｖへ到達するビアとを、それぞれ接続している。
【００４５】
図５Ｄは、本実施形態における最下層の配線層と基板との平面構造を示す図である。基板には、ＥＳＤ＿ＶとＥＳＤ＿Ｇとが形成されている。また、最下層に位置する配線層として、図示されない接地線１０４へ接続される配線１２１と、図示されない電源線１０３へ接続される配線１２２とが形成されている。ＥＳＤ＿Ｇは、図示されないビアを介して配線１２１と接続される。ＥＳＤ＿Ｖは、図示されないビアを介して配線１２２と接続される。また、ＥＳＤ＿Ｇの第１層における島に対応する位置には、第２層から伸びる引出し配線１５１であるビアが接続される。同様に、ＥＳＤ＿Ｖの第１層における島に対応する位置には、第２層から伸びる引出し配線１５２であるビアが接続される。これらビアによって、ＥＳＤ＿ＧとタップノードＡａ、及びＥＳＤ＿ＶとタップノードＡｂとが接続される。
【００４６】
このようにして、本実施形態の半導体装置は、３層で形成されたインダクタ部１１１において、第２層の異なる位置に設けられたタップノードＡａ及びタップノードＡｂと、基板に形成されたＥＳＤ＿ＶとＥＳＤ＿Ｇとを、引出し配線１５１、１５２であるビアにより接続することで、ＥＳＤ＿Ｇ及びＥＳＤ＿Ｖの間に引き回し配線を形成する必要がない。ビアを用いて、引出し配線１５１、１５２をインダクタ部１１１の上層部分から基板上に形成されたＥＳＤ保護素子部１２０の下層へと、ＥＳＤ電流経路が上下に流れるようにレイアウトすることには大きな利点がある。電流経路を上下方向にすることで特に微細ＣＭＯＳで薄膜化された配線においては、電流密度の許容値を高くし、また、寄生抵抗ｒ１ａ、ｒａｂの値を小さくすることができる。これは、配線の電流密度の許容値、および寄生配線抵抗は、電流が流れる断面積に依存し、断面積が大きい場合は電流密度の許容値が高く、単位長さあたりの寄生配線抵抗は小さくなるからである。微細化に伴い配線が薄くなり配線膜厚は０．１μｍ程度である。一方、インダクタＬ１、Ｌ２は10μｍ程度の幅でレイアウトされる。電流を水平方向に流した場合、配線幅を１０μｍとすると、断面積は、０．１μｍ×１０μｍ＝１μｍ２となる。一方、電流を上下方向に流した場合は、１０μｍ×１０μｍ＝１００μｍ２となり、１００倍の断面積、つまり、１００倍の電流密度を許容でき、１００分の１の寄生抵抗値が実現できる。
【００４７】
ここで、図６及び図７を用いて、図１のような従来の引出し箇所がセンタータップＡの１箇所である場合に、本実施形態と同様のレイアウトによりインダクタ部１０とＥＳＤ保護素子部２０を構成した場合を考えてみる。図６は、引出し箇所が従来のセンタータップＡの１箇所である場合の半導体装置の構造を示す断面図である。また、図７は、引出し箇所が従来のセンタータップＡの１箇所である場合におけるＥＳＤ保護素子部２０のある最下層の配線層と基板との平面構造を示す図である。図６は、図７のＣ−Ｃ’における断面図である。
【００４８】
図６を参照すると、インダクタ部１１の第２層に設けられたセンタータップＡから第１層を介して基板に形成されたＥＳＤ＿Ｖへ到達する引出し配線５であるビアが形成されている。このビアは、センタータップＡとＥＳＤ＿Ｖとを接続する。また最下層の配線層には、ＥＳＤ＿ＶとＥＳＤ＿Ｇとを接続する引き回し配線５が形成されている。センタータップＡとＥＳＤ＿Ｖとを接続するビアは、この引き回し配線と接続されている。このようにして、センタータップＡと、ＥＳＤ＿Ｖ及びＥＳＤ＿Ｇは接続される。この引出し配線５は、図１のおけるｒ１に相当し、ＥＳＤ電流は水平方向に流れることになり、図７のように幅の広い配線でレイアウトする必要が生じる。この幅が広く、面積の大きい配線が、インダクタＬ１、Ｌ２の直下にレイアウトされるため、インダクタＬ１、Ｌ２のインダクタンスが大きく減少してしまう。これは、インダクタ部１１付近にメタルレイアウトが存在すると磁界が結合しそのため不要な電流が流れるため、インダクタンスのロスが生じるためである。例えば、Ｔ−ｃｏｉｌ１０の設計パラメータがインダクタＬ１＝０．４５ｎＨ、Ｌ２＝０．４２ｎＨであるべきものが、Ｔ−ｃｏｉｌの下部に引き回し配線５をレイアウトすることで、インダクタＬ１＝０．３ｎＨ、インダクタＬ２＝０．１５ｎＨとインダクタンス値が大きく減少してしまう。そのため、Ｔ−ｃｏｉｌ設計パラメータのターゲットであるインダクタＬ１、Ｌ２を０．４ｎＨ程度にするためには、インダクタをより大きな構造とする必要があり、Ｔ−ｃｏｉｌ部１０の面積が増大してしまう。
【００４９】
また、引き回し配線を形成する最下層の配線層は、シート抵抗が大きく、電流密度の許容値が低い薄膜のメタルレイヤである。そのため、引き回し配線５は、ＥＳＤ電流に耐えうる幅広い配線でメタル配線をレイアウトする必要が生じる。図７を参照すると、引き回し配線５が幅広い構造で形成されていることが確認できる。これによって、図１におけるｒ１の抵抗値が大きくなってしまいＥＳＤ保護時の電圧上昇、内部破壊を引き起こし、またインダクタ直下のメタル配線の面積が増えることにより、インダクタの性能を劣化させてしまう。
【００５０】
これに対して、本実施形態の半導体装置は、３層に形成されたインダクタ部１１１において、第２層の異なる位置に設けられたタップノードＡａとＡｂと、基板に形成されたＥＳＤ＿ＶとＥＳＤ＿Ｇとを接続することで、ＥＳＤ＿ＶとＥＳＤ＿Ｇとの間の引き回し配線を形成する必要が無く、引出し配線１５１、１５２の配線長を短くすることができる。また、引き回し配線によるインダクタ部１１１への影響も排除できるため、Ｔ−ｃｏｉｌ部１１０の面積が増大することもインダクタＬ１、及びインダクタＬ２の性能劣化を招くこともない。
【００５１】
なお、本実施形態では、インダクタ部１１１の直下にＥＳＤ保護素子部１２０であるＥＳＤ＿Ｇ、及びＥＳＤ＿Ｇをレイアウトする場合を説明した。本実施形態のように、インダクタ部１１１の直下にＥＳＤ保護素子部１２０をレイアウトすることは、Ｔ−ｃｏｉｌ部１１０及びＥＳＤ保護素子部１２０に必要な面積を縮小するために効果的である。しかし、必ずしも、インダクタ部１１１の直下にＥＳＤ保護素子部１２０が配置されなければならないわけではない。ＥＳＤ保護素子部１２０のＥＳＤ＿Ｖ、あるいはＥＳＤ＿Ｇの少なくとも一部が、インダクタ部１１１の形成される範囲と重なるようにレイアウトすることで、Ｔ−ｃｏｉｌ部１１０及びＥＳＤ保護素子部１２０の形成される面積を縮小する効果を得ることができる。
【００５２】
また、タップノードＡａ、及びタップノードＡｂと基板に形成されたＥＳＤ＿Ｖ、及びＥＳＤ＿Ｇとを接続する引出し配線１５１、１５２は、図４に示すビアのようにインダクタ部１１１の形成される面に対して（あるいは基板に対して）、垂直方向に形成されることが好ましい。引出し配線１５１、１５２が、インダクタの形成面に対して垂直に形成されることで、薄膜化された配線を持つＣＭＯＳプロセスにおいても電流密度の許容値を向上できそのためＥＳＤ保護素子部１２０の性能劣化、インダクタ部１１１の性能劣化を防止することができる。
【００５３】
以上が、本実施形態における半導体装置の説明である。本実施形態の半導体装置は、インダクタ部１１１に設けられた２箇所のタップノードＡａ、及びＡｂにおいてＥＳＤ保護素子と接続される。そのため、従来のセンタータップＡの１箇所で、ＥＳＤ保護素子と接続を行う場合にくらべ、ＥＳＤ保護素子間の引き回し配線が不要であり配線長を短くできる。そのため、引出し配線の抵抗値を低く抑えることができ、引出し配線の溶断や、内部素子の破壊を防ぐことができる。
【００５４】
また、インダクタ部１１１は、多層構造で構成されており、層の厚い上層部にインダクタＬ１を形成し、層の薄い下層部にインダクタＬ２を形成することにより、ＥＳＤ電流の放電経路となるインダクタＬ１の電流密度の許容値を大きくとることができる。
【００５５】
また、基板に形成されるＥＳＤ＿Ｖ、及びＥＳＤ＿Ｇは、少なくともその一部がインダクタ部１１１の形成される範囲と重なるように、好ましくは全てがインダクタ部１１１の形成される範囲に重なるように形成されるため、Ｔ−ｃｏｉｌ部１１０とＥＳＤ保護素子部１２０の面積を縮小させることができる。
【００５６】
さらに、インダクタ部１１１に設けられたタップノードＡａとＥＳＤ＿Ｖ、及びタップノードＡｂとＥＳＤ＿Ｇとを接続する引出し線１５１、１５２をビアにより、電流経路を、インダクタが形成される面に対して垂直に形成されることで、インダクタ部１１１のインダクタンスＬ１及びＬ２のインダクタンスの劣化を防ぐことができる。
【００５７】
（第２の実施形態）
次に、本発明の第２の実施形態による半導体装置の説明を行う。本実施形態の半導体装置は、第１の実施形態で説明を行った半導体装置を複数配置する場合において、隣接する半導体装置とＧＮＤ配線１０４へ接続する配線１２１、及びＶＤＤ配線１０３へ接続する配線１２２を共用することで、図３におけるｒ２、ｒ３の配線幅を拡幅して、電流密度の許容値を大きくとることができる点に特徴がある。
【００５８】
図８は、本実施形態における半導体装置の断面図である。また、図９、図１０は、本実施形態の半導体装置の平面図である。図９は、本実施形態における最下層の配線層と基板との平面構造を示す図である。図１０は、本実施形態におけるインダクタ部１１１の第２層の平面構造を示す図である。図８は、図９におけるＣ−Ｃ’の断面図を示している。
【００５９】
図８を参照すると、Ｉ／Ｏブロック１〜３が形成されている。各Ｉ／Ｏブロック１〜３は、それぞれ、第１の実施形態で説明を行った半導体装置であり、１つの信号入力端子を構成するブロックを本実施形態ではＩ／Ｏブロックと呼ぶ。図８を参照すると、各Ｉ／Ｏブロックは、第１の実施形態と同様に、３層から成る多層構造のインダクタ部１１１と、最下層に形成される配線層と、基板とを備える。なお、図３の回路を構成する構成要素のうち、本実施形態における発明に直接関係のない構成の説明は、適宜省略される。各Ｉ／Ｏブロックには、インダクタ部１１１の形成される範囲に重なるように、それぞれＥＳＤ保護素子部１２０が形成されている。本実施形態では、各Ｉ／Ｏブロックにおいて、隣接するＩ／ＯブロックのＥＳＤ＿Ｖ同士、あるいはＥＳＤ＿Ｇ同士が、隣り合うように基板に形成されている。つまり、Ｉ／Ｏブロック１のＥＳＤ＿Ｇ１とＩ／Ｏブロック２のＥＳＤ＿Ｇ２とが隣り合い、また、Ｉ／Ｏブロック２のＥＳＤ＿Ｖ２とＩ／Ｏブロック３のＥＳＤ＿Ｖ３とが隣り合うように形成される。図示はしないが、Ｉ／Ｏブロック１に隣接するＩ／Ｏブロックが存在する場合は、Ｉ／Ｏブロック１のＥＳＤ＿Ｖ１と隣接するＩ／ＯブロックのＥＳＤ＿Ｖｘとが隣接するように形成される。同様に、Ｉ／Ｏブロック３に隣接するＩ／Ｏブロックが存在する場合は、Ｉ／Ｏブロック３のＥＳＤ＿Ｇ３と隣接するＩ／ＯブロックのＥＳＤ＿Ｇｘとが隣接するように形成される。
【００６０】
また、図１０を参照すると、各Ｉ／Ｏブロックのインダクタ部１１１の第２層では、基板に形成されるＥＳＤ保護素子部１２０のレイアウトに対応して、第２層に設けられるタップノードＡａ同士、及びＡｂ同士を、隣接するＩ／Ｏブロック間で、それぞれ隣接するようにレイアウトされる。また、各Ｉ／Ｏブロックでは、インダクタ部１１１の層の厚い上層側にインダクタＬ１を形成されて、インダクタＬ１の電流密度の許容値を高く確保することができる。
【００６１】
このように各ＥＳＤ保護素子をレイアウトすることで、隣接するＩ／Ｏブロック間で、最下層の配線層のＧＮＤ配線１０４へ接続する配線１２１、及びＶＤＤ配線１０３へ接続する配線１２２を共用することができる。図８に示すとおり、Ｉ／Ｏブロック１とＩ／Ｏブロック２とは、ＧＮＤ配線１０４へ接続する配線１２１を共用している。また、Ｉ／Ｏブロック２とＩ／Ｏブロック３とは、ＶＤＤ配線１０３へ接続する配線１２２を共用している。
【００６２】
そのため、本実施形態の半導体装置は、ＧＮＤ配線１０４へ接続する配線１２１、及びＶＤＤ配線１０３へ接続する配線１２２の配線幅を広く取ることが可能となる、図９を参照すると、各Ｉ／Ｏブロックの隣接するＥＳＤ保護素子１２０が、ＧＮＤ配線１０４へ接続する配線１２１、及びＶＤＤ配線１０３へ接続する配線１２２を共用しており、それぞれの配線幅が広く取られていることが確認できる。このような構成によって、本実施形態の半導体装置は、第１の実施形態と比べると、配線１２１、及び配線１２２の配線幅を２倍にすることができる。ここで、配線１２１は、図３におけるｒ３であり、配線１２２は、図３におけるｒ２である。そのため、放電経路となる電源線１０３、及び接地線１０４の電流密度の許容値を高くとることが可能となる。
【００６３】
以上が、本実施形態における半導体装置の説明である。なお、この他の部分については、第１の実施形態と同様である。本実施形態の半導体装置は、隣接するＩ／Ｏブロックにおいて、ＥＳＤ保護素子部１２０のＥＳＤ＿Ｇ、ＥＳＤ＿Ｖをそれぞれ隣り合うようにレイアウトする。このような構成とすることで、隣接するＩ／Ｏブロックは、最下層の配線層に形成されるＧＮＤ配線１０４へ接続する配線１２１、及びＶＤＤ配線１０３へ接続する配線１２２とを共用することができる。そのため、ＧＮＤ配線１０４へ接続する配線１２１、及びＶＤＤ配線１０３へ接続する配線１２２との配線幅を広くとることができ、ＧＮＤ配線へ接続する配線１２１、及びＶＤＤ配線１０３へ接続する配線１２２の電流密度の許容値を高くすることができる。また、各Ｉ／Ｏブロックは、第１の実施形態で説明を行った効果と同様の効果を得ることができる。
【００６４】
なお、第１、第２の実施形態を通して、いずれの実施形態においても、単相信号を入力する入力回路を用いて説明を行っているが、Ｔ−ｃｏｉｌ部１１１へ接続される内部回路は、入力回路だけでなく出力回路であっても適用可能である。また、非特許文献２のfig 10.5.3、および、fig 10.5.4に開示されるように、単相信号のみではなく、差動信号を用いた回路にも適用が可能である。
【００６５】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００６６】
１ 信号入力パッド
２ 信号線
３ 電源線
４ 接地線
５ 引出し配線
１０ Ｔ−ｃｏｉｌ部
１１ インダクタ部
１２ 終端抵抗
２０ ＥＳＤ保護素子部
２１ 配線
２２ 配線
３０ 電源間ＥＳＤクランプ回路
１００ 放電経路
１０１ 信号入力パッド
１０２ 信号線
１０３ 電源線
１０４ 接地線
１１０ Ｔ−ｃｏｉｌ部
１１１ インダクタ部
１１２ 終端抵抗
１２０ ＥＳＤ保護素子部
１２１ 配線
１２２ 配線
１３０ 電源間ＥＳＤクランプ回路
１５１ 引出し配線
１５２ 引出し配線
【特許請求の範囲】
【請求項１】
信号パッドと、
電源線と、
接地線と、
一端が前記信号パッドと接続されたインダクタと、
前記インダクタの他端と前記電源線または前記接地線との間に設けられた終端抵抗と、
前記インダクタの中間の第１位置に接続された第１ＥＳＤ保護素子と、
前記インダクタの中間の前記第１位置とは異なる第２位置に接続された第２ＥＳＤ保護素子と
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記インダクタは、
前記信号パッドと前記第１位置との間に形成される第１インダクタと、
前記終端抵抗と前記第２位置との間に形成される第２インダクタと
を備える半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置であって、
前記第１位置と前記第２位置との少なくとも一方に内部回路が電気的に接続される
半導体装置。
【請求項４】
請求項１から請求項３までのいずれかに記載の半導体装置であって、
前記第１ＥＳＤ保護素子は、前記接地線と前記第１位置との間に接続される
半導体装置。
【請求項５】
請求項１から請求項４までのいずれかに記載の半導体装置であって、
前記第２ＥＳＤ保護素子は、前記電源線と前記第２位置との間に接続される
半導体装置。
【請求項６】
請求項２から請求項５までのいずれかに記載の半導体装置であって、
前記インダクタは、複数の層により構成され、
前記第１インダクタは、前記層を構成する配線である第１配線層により形成され、
前記第２インダクタは、前記層を構成する配線である第２配線層により形成され、
前記第１配線層は、前記第２配線層より厚い
半導体装置。
【請求項７】
請求項１から請求項６までのいずれかに記載の半導体装置であって
前記第１ＥＳＤ保護素子と前記第２ＥＳＤ保護素子とは基板に形成され、
前記第１ＥＳＤ保護素子か前記第２ＥＳＤ保護素子の少なくとも一部が、前記インダクタの形成される範囲と重なり、
前記第１位置と前記第１ＥＳＤ保護素子は、第１ビアで接続され、
前記第２位置と前記第２ＥＳＤ保護素子とは、第２ビアで接続される
半導体装置。
【請求項８】
請求項１から請求項７までのいずれかに記載の半導体装置であって、
前記基板には、前記半導体装置が複数形成され、
前記複数の半導体装置の各々は、隣接する前記半導体装置と、前記第１ＥＳＤ保護素子同士、あるいは前記第２ＥＳＤ保護素子同士が、それぞれ隣り合うように形成され、
隣り合う前記第１ＥＳＤ保護素子は、接続された前記接地線を共有し、
隣り合う前記第２ＥＳＤ保護素子は、接続された前記電源線を共有する
半導体装置。
【請求項１】
信号パッドと、
電源線と、
接地線と、
一端が前記信号パッドと接続されたインダクタと、
前記インダクタの他端と前記電源線または前記接地線との間に設けられた終端抵抗と、
前記インダクタの中間の第１位置に接続された第１ＥＳＤ保護素子と、
前記インダクタの中間の前記第１位置とは異なる第２位置に接続された第２ＥＳＤ保護素子と
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記インダクタは、
前記信号パッドと前記第１位置との間に形成される第１インダクタと、
前記終端抵抗と前記第２位置との間に形成される第２インダクタと
を備える半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置であって、
前記第１位置と前記第２位置との少なくとも一方に内部回路が電気的に接続される
半導体装置。
【請求項４】
請求項１から請求項３までのいずれかに記載の半導体装置であって、
前記第１ＥＳＤ保護素子は、前記接地線と前記第１位置との間に接続される
半導体装置。
【請求項５】
請求項１から請求項４までのいずれかに記載の半導体装置であって、
前記第２ＥＳＤ保護素子は、前記電源線と前記第２位置との間に接続される
半導体装置。
【請求項６】
請求項２から請求項５までのいずれかに記載の半導体装置であって、
前記インダクタは、複数の層により構成され、
前記第１インダクタは、前記層を構成する配線である第１配線層により形成され、
前記第２インダクタは、前記層を構成する配線である第２配線層により形成され、
前記第１配線層は、前記第２配線層より厚い
半導体装置。
【請求項７】
請求項１から請求項６までのいずれかに記載の半導体装置であって
前記第１ＥＳＤ保護素子と前記第２ＥＳＤ保護素子とは基板に形成され、
前記第１ＥＳＤ保護素子か前記第２ＥＳＤ保護素子の少なくとも一部が、前記インダクタの形成される範囲と重なり、
前記第１位置と前記第１ＥＳＤ保護素子は、第１ビアで接続され、
前記第２位置と前記第２ＥＳＤ保護素子とは、第２ビアで接続される
半導体装置。
【請求項８】
請求項１から請求項７までのいずれかに記載の半導体装置であって、
前記基板には、前記半導体装置が複数形成され、
前記複数の半導体装置の各々は、隣接する前記半導体装置と、前記第１ＥＳＤ保護素子同士、あるいは前記第２ＥＳＤ保護素子同士が、それぞれ隣り合うように形成され、
隣り合う前記第１ＥＳＤ保護素子は、接続された前記接地線を共有し、
隣り合う前記第２ＥＳＤ保護素子は、接続された前記電源線を共有する
半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−４９２３５（Ｐ２０１１−４９２３５Ａ）
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願番号】特願２００９−１９４４６７（Ｐ２００９−１９４４６７）
【出願日】平成２１年８月２５日（２００９．８．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願日】平成２１年８月２５日（２００９．８．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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