半導体装置及びその製造方法
【課題】 出力ポートの絶縁破壊電圧より低い絶縁破壊電圧を有することが可能な静電放電保護素子を備える半導体装置を提供する。
【解決手段】 半導体装置は、第１ＬＤＭＯＳ素子１を含む出力ポートと、出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子４及びバイポーラトランジスタ３から構成される静電放電保護素子２と、を備える。第１ＬＤＭＯＳ素子１および第２ＬＤＭＯＳ素子４は、それぞれゲート、第１導電型のドレイン領域、第２導電型のボディ領域、及び第１導電型のドレイン領域と第２導電型のボディ領域との間に形成された素子分離領域を備える。このとき、第２ＬＤＭＯＳ素子４の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧より低い。これにより、第１ＬＤＭＯＳ素子１の静電破壊を防止することができる。
【解決手段】 半導体装置は、第１ＬＤＭＯＳ素子１を含む出力ポートと、出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子４及びバイポーラトランジスタ３から構成される静電放電保護素子２と、を備える。第１ＬＤＭＯＳ素子１および第２ＬＤＭＯＳ素子４は、それぞれゲート、第１導電型のドレイン領域、第２導電型のボディ領域、及び第１導電型のドレイン領域と第２導電型のボディ領域との間に形成された素子分離領域を備える。このとき、第２ＬＤＭＯＳ素子４の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧より低い。これにより、第１ＬＤＭＯＳ素子１の静電破壊を防止することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ技術により製造された半導体集積回路では、人体の接触などによる静電気の発生により流入する高電圧または高電流により非常に敏感な影響を受ける。すなわち、静電気の発生により高電圧または高電流が集積回路のチップ内に流入する場合、集積回路内では絶縁膜が破壊されたりチャンネルが短絡したりする現象が生じ、集積回路の内部の動作ができなくなることがある。
【０００３】
これを防止するため、半導体集積回路は入出力回路に静電放電保護回路をさらに備え、静電放電保護回路は、静電気による高電圧または高電流が集積回路の内部素子に流入しないように事前に放電する機能を果たす。特許文献１には、ＳＯＩ基板上にＭＯＳトランジスタと高耐圧型トランジスタとを備える半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−０４９７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、製造段階での基準値に対する偏差（ｐｒｏｃｅｓｓ ｄｅｖｉａｔｉｏｎ）が発生しても出力ポートの絶縁破壊電圧より低い絶縁破壊電圧を有することが可能な静電放電保護素子を備える半導体装置、及びその製造方法を提供するものである。
【０００６】
本発明の課題は、以上で言及した課題に制限されない。また、言及されていない他の課題は、次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００７】
本発明によると、半導体装置は、第１ＬＤＭＯＳ素子を含む出力ポートと、出力ポートを静電放電から保護し、第３ＬＤＭＯＳ素子及びバイポーラトランジスタで構成される静電放電保護素子と、を備え、第２ＬＤＭＯＳ素子の絶縁破壊電圧は、第１ＬＤＭＯＳ素子の絶縁破壊電圧と同一またはそれより低い。
【０００８】
本発明によると、半導体装置は、第１ＬＤＭＯＳ素子を含む出力ポートと、出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子及びシリコン制御整流器を含む静電放電保護素子と、を備え、第２ＬＤＭＯＳ素子の絶縁破壊電圧は、第１ＬＤＭＯＳ素子の絶縁破壊電圧と同一またはそれより低い。
【０００９】
本発明によると、半導体装置の製造方法は、出力ポートの第１ＬＤＭＯＳ素子が形成される第１領域と、第２ＬＤＭＯＳ素子およびバイポーラトランジスタを備える静電放電保護素子が形成される第２領域とが定義された基板を提供する段階と、基板内に第１導電型の不純物を注入して第１領域に第１埋没層を形成し、第２領域に第２埋没層を形成する段階と、基板内に第２導電型の不純物を注入して第１領域に第１ディープウェルを形成し、第２領域に第２ディープウェルを形成する段階と、第１領域内に第１素子分離領域を形成し、第２領域内に第２素子分離領域を形成する段階と、第１領域の基板上に第１ゲートを形成し、第２領域の基板上に第２ゲートを形成する段階と、基板内に第２導電型の不純物を注入して第１領域に第１ボディ領域を形成し、第２領域に第２ボディ領域を形成する段階と、基板内に第１導電型及び第２導電型の不純物を各々注入して第１ボディ領域内に第２導電型の第１ボディコンタクト領域を形成し、第２ボディ領域内に第２導電型の第２ボディコンタクト領域を形成し、第１領域内に第１導電型の第１ソース領域及び第１ドレイン領域を形成し、第１領域内に第１導電型のエミッタ領域と、第２領域内に第１導電型の第２ドレイン領域を形成する段階と、を含む。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態による半導体装置の等価回路図である。
【図２】本発明の第１実施形態による半導体装置の断面図である。
【図３】図２の断面図に組み込まれた図１の等価回路図を図示する図である。
【図４】本発明の第２実施形態による半導体装置の断面図である。
【図５】本発明の第３実施形態による半導体装置の断面図である。
【図６】本発明の第４実施形態による半導体装置の断面図である。
【図７】本発明の第５実施形態による半導体装置の断面図である。
【図８】本発明の第６実施形態による半導体装置の等価回路図である。
【図９】本発明の第６実施形態による半導体装置の断面図である。
【図１０】図９の断面図に組み込まれた図８の等価回路図を図示する図である。
【図１１】本発明の第６実施形態による半導体装置の変形例の断面図である。
【図１２】本発明の第６実施形態による半導体装置の変形例の断面図である。
【図１３】本発明の第６実施形態による半導体装置の変形例の断面図である。
【図１４】本発明の第６実施形態による半導体装置の変形例の断面図である。
【図１５】本発明の第７実施形態による半導体装置の等価回路図である。
【図１６】本発明の第７実施形態による半導体装置の断面図である。
【図１７】図１６の断面図に組み込まれた図１５の等価回路図を図示する図である。
【図１８】本発明の第７実施形態による半導体装置の変形例の断面図である。
【図１９】本発明の第７実施形態による半導体装置の変形例の断面図である。
【図２０】本発明の第７実施形態による半導体装置の変形例の断面図である。
【図２１】本発明の第７実施形態による半導体装置の変形例の断面図である。
【図２２】本発明の第１実施形態による半導体装置の製造方法を説明するための工程の中間段階の構造物の断面図である。
【図２３】本発明の第１実施形態による半導体装置の製造方法を説明するための工程の中間段階の構造物の断面図である。
【図２４】本発明の第１実施形態による半導体装置の製造方法を説明するための工程の中間段階の構造物の断面図である。
【図２５】本発明の第１実施形態による半導体装置の製造方法を説明するための工程の中間段階の構造物の断面図である。
【図２６】本発明の第１実施形態による半導体装置の製造方法を説明するための工程の中間段階の構造物の断面図である。
【図２７】本発明の第１実施形態による半導体装置の製造方法を説明するための工程の中間段階の構造物の断面図である。
【図２８】本発明の第１実施形態による半導体装置の製造方法を説明するための工程の中間段階の構造物の断面図である。
【図２９】本発明の第１実施形態による半導体装置の製造方法を説明するための工程の中間段階の構造物の断面図である。
【発明を実施するための形態】
【００１１】
本発明の利点、特徴、およびそれらを達成する方法は、添付される図面と共に詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されうる。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者が発明を実施できる程度に本発明を開示するものであり、本発明は、特許請求の範囲によってのみ定義される。したがって、いくつかの実施形態で、公知の工程段階、公知の構造及び公知の技術は、本発明が曖昧に解釈されることを避けるために詳細な説明はしない。
【００１２】
一つの素子（ｅｌｅｍｅｎｔｓ）が、他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）」と参照されるときは、他の素子と直接接続またはカップリングされた場合、あるいは中間に他の素子を介在させた場合のすべてを含む。これに対し、一つの素子が異なる素子と「直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と参照されるときは、間に他の素子を介在させないことを表わす。明細書全体にかけて、同一の参照符号は、同一の構成要素を参照する。「および／または」は、言及されたアイテムの各々および一つ以上のすべての組合せを含む。
【００１３】
「第１」、「第２」等が、多様な素子、構成要素を説明するために使用される。しかしながら、これら素子、構成要素および／またはセクションは、これらの用語によって制限されないことはもちろんである。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用されるものである。したがって、以下で言及される第１構成要素は、本発明の技術的思想内で第２構成要素であり得ることはもちろんである。
【００１４】
本明細書で使用された用語は、実施形態を説明するためであり、本発明を制限するものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」または／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及した構成要素、段階、動作または素子に対する、一つ以上の他の構成要素、段階、動作または素子の存在または追加を排除しない。また、明細書全体にかけて同一の参照符号は同一構成要素を指し、「および／または」は言及されたアイテムの各々および一つ以上のすべての組合せを含む。
【００１５】
他に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に共通に理解され得る意味において使用されるものである。また、一般的に使用される辞典に定義されている用語は、明確に特別に定義されていない限り理想的にまたは過度に解釈されない。
【００１６】
（第１実施形態）
以下図１〜図３を参照して本発明の第１実施形態による半導体装置について説明する。図１は、本発明の第１実施形態による半導体装置の等価回路図である。図２は、本発明の第１実施形態による半導体装置の断面図である。図３は、図２の断面図に組み込まれた図１の等価回路図を図示する図である。
【００１７】
図１と図２を参照すると、本発明の第１実施形態による半導体装置は、出力ポートの第１ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳ）素子１と出力ポートを静電放電から保護する静電放電保護素子２と、を含む。静電放電保護素子２は、バイポーラトランジスタ３と第２ＬＤＭＯＳ素子４と、を含む。本明細書でＬＤＭＯＳ素子は、ゲート、第１導電型のドレイン領域、第２導電型のボディ領域、及び第１導電型のドレイン領域と第２導電型のボディ領域との間に形成された素子分離領域を含む素子を意味する。
【００１８】
図１及び図２は、説明の便宜のため、第１ＬＤＭＯＳ素子１がＮ型ＬＤＭＯＳトランジスタであり、バイポーラトランジスタ３がＮＰＮバイポーラトランジスタであり、第２ＬＤＭＯＳ素子２がＮ型ドレイン領域を有する場合を図示するが、Ｐ型ＬＤＭＯＳトランジスタ、ＰＮＰバイポーラトランジスタ、またはＰ型ドレイン領域を有する場合も本発明を適用できることは自明であり、このような場合、Ｎ型とＰ型が互いに換わり得ることも自明である。
【００１９】
図２を参照すると、基板１０は、出力ポートの第１ＬＤＭＯＳ素子１が形成される第１領域Ｉと静電放電保護素子２が形成される第２領域ＩＩを含む。第２領域ＩＩは、バイポーラトランジスタ領域ＩＶ及び／または第２ＬＤＭＯＳ素子領域Ｖを含む。
【００２０】
基板１０は、Ｐ型バルク基板１００とＰ型バルク基板１００上に形成されたＮ型エピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ、２００）と、を含む。Ｐ型バルク基板１００は、例えば、シリコン半導体基板、ガリウムヒ素半導体基板、シリコンゲルマニウム半導体基板、セラミック半導体基板、石英半導体基板、またはディスプレイ用ガラス半導体基板などを含み得る。Ｎ型エピタキシャル層２００は、第１領域Ｉと第２領域ＩＩに形成され得る。
【００２１】
以下では第１領域Ｉに形成された第１ＬＤＭＯＳ素子１について説明する。第１ゲート１８０は、第１ドリフト領域１２０及び第１素子分離領域１３０の一部上に形成され、例えば、ポリシリコンで形成され得る。しかし、これに限定されるものではなく、例えば、金属または金属とポリシリコンの組合せなど多様な導電物質を使用することができる。また、第１ゲート１８０の下部には第１ゲート絶縁膜１３３が形成され、第１ゲート１８０と基板１０を電気的に分離させることができる。
【００２２】
ここで、第１素子分離領域１３０は、第１ゲート１８０とＮ型第１ドレイン領域１７０が離隔して分離するようにすることができ、第１ゲート１８０は、第１素子分離領域１３０によってＮ型第１ドレイン領域１７０と分離することができる。第１素子分離領域１３０は、例えば、シャロートレンチアイソレーション（ＳＴＩ）工程により形成されるが、これに制限されない。例えば、第１素子分離領域１３０は、局部的なシリコン酸化（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ、ＬＯＣＯＳ）工程によって形成され得る。Ｎ型第１ドレイン領域１７０に、例えば、高電圧が印加される場合、Ｎ型第１ドレイン領域１７０と第１ゲート１８０のエッジとの間に形成される高い電界による半導体装置の信頼性劣化を遅らせるか、または防止する。
【００２３】
Ｎ型第１ソース領域１６０は、第１ゲート１８０の一側に形成される。図面に図示していないが、Ｎ型第１ソース領域１６０とソース電極との間の抵抗が減少するように、Ｎ型第１ソース領域１６０の上部にはシリサイド膜が形成され得る。第１ゲート１８０は、Ｎ型第１ソース領域１６０の一部とオーバーラップし得る。Ｎ型第１ドレイン領域１７０は、第１ゲート１８０の他側から分離して形成され得る。図示しないシリサイド膜は、例えば、Ｎ型第１ドレイン領域１７０とドレイン電極との間の抵抗を減らすため、Ｎ型第１ドレイン領域１７０上に形成され得る。
【００２４】
Ｐ型第１ボディ領域１５１は第１ゲート１８０の一側に形成される。具体的には、Ｐ型第１ボディ領域１５１は、Ｎ型第１ソース領域１６０の下部にＮ型第１ソース領域１６０を囲むように形成される。このようなＰ型第１ボディ領域１５１は、Ｎ型第１ソース領域１６０とＮ型第１ドレイン領域１７０に比べ、相対的に低いドーピング濃度を有するため、例えば、Ｐ型第１ボディ領域１５１は低くドーピングされたボディであり得る。ここでドーピング濃度は、各領域にドーピングされた（または注入された）不純物の濃度であり得る。Ｐ型第１ボディ領域１５１内にはＰ型第１ボディコンタクト領域１５２が形成され得る。Ｐ型第１ボディコンタクト領域１５２は、Ｎ型第１ソース領域１６０に近接または隣接して形成され得る。Ｐ型第１ボディ領域１５１の一部はＰ型第１ボディコンタクト領域１５２とＮ型第１ソース領域１６０との間に配置され得る。Ｐ型第１ボディコンタクト領域１５２の深さは、Ｎ型第１ソース領域１６０の深さを考慮し、例えば、Ｐ型第１ボディ領域１５１内で所定の深さを有するＰ型第１ボディコンタクト領域１５２とＮ型第１ソース領域１６０が形成され得る。
【００２５】
Ｎ型第１ドリフト領域１２０は、基板１０内のＰ型第１ボディ領域１５１からＮ型第１ドレイン領域１７０に延長して形成される。具体的には、Ｎ型第１ドリフト領域１２０は、第１素子分離領域１３０及びＮ型第１ドレイン領域１７０を囲むように形成され得る。またＮ型第１ドリフト領域１２０は、Ｐ型第１ディープウェル１４０から離隔してＮ型エピタキシャル層２００の上部に形成され得る。このようなＮ型第１ドリフト領域１２０は、Ｎ型エピタキシャル層２００と同一導電型を有し、Ｎ型第１ドレイン領域１７０及びＰ型第１ボディ領域１５１に比べ、低いドーピング濃度を有し得る。これによって、Ｎ型第１ソース領域１６０とＮ型第１ドレイン領域１７０に逆バイアスが印加される場合、Ｐ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間の領域、例えば、Ｎ型第１ドリフト領域１２０、Ｎ型エピタキシャル層２００に基板１０の水平方向に空乏領域（ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ）がより容易に形成され得る。
【００２６】
Ｎ型第１ドリフト領域１２０は、Ｎ型エピタキシャル層２００に比べて高いドーピング濃度を有するため、Ｎ型第１ソース領域１６０とＮ型第１ドレイン領域１７０にしきい電圧以上の電圧が印加される場合、Ｎ型エピタキシャル層２００に比べて電流がよく流れる。これによって、Ｎ型第１ソース領域１６０とＮ型第１ドレイン領域１７０にしきい電圧以上の電圧が印加される場合、電流がＮ型第１ドリフト領域１２０を利用した電流パスによりＮ型第１ソース領域１６０から第１ドレイン領域１７０により容易に流れることができ、半導体装置のターンオン抵抗が低くなる。
【００２７】
Ｐ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間には十分に低いドーピング濃度を有するＮ型エピタキシャル層２００と、Ｎ型エピタキシャル層２００よりは多少高いドーピング濃度を有するＮ型第１ドリフト領域１２０とが形成されているため、半導体装置がターンオンする前にはＰ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間の領域に空乏領域がより容易に形成され、しきい電圧が高まるだけでなく、半導体装置がターンオンした以後にはＮ型第１ドリフト領域１２０を利用した電流パスを提供してターンオン抵抗が低くなる。
【００２８】
Ｐ型第１ディープウェル１４０は、Ｎ型第１ドリフト領域１２０とＮ型第１埋没層１１０との間に配置される。このようなＰ型第１ディープウェル１４０は、Ｐ型第１ボディ領域１５１と実質的に接触することができ、Ｐ型第１ボディ領域１５１の下部に直接位置することができる。これにより、ソース電圧を利用して半導体装置に垂直方向の電界を形成することができる。すなわち、Ｐ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間の領域、具体的には、Ｎ型第１ドリフト領域１２０及びＮ型エピタキシャル層２００に基板１０の水平方向だけでなく、垂直方向の電界が形成され、ＲＥＳＵＲＦ（ｒｅｄｕｃｅｄ ｓｕｒｆａｃｅ ｆｉｌｅｄ）効果をもたらす。水平及び垂直電界は、交差する方向に形成され得る。例えば、Ｐ型第１ディープウェル１４０は、Ｐ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間の領域に垂直方向に空乏領域を形成し、さらに垂直方向に形成された空乏領域によってＰ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間の領域に水平方向に空乏領域がより効果的に形成され得る。これによって、Ｐ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間の領域に空乏領域が完全に形成される場合、しきい電圧がＰ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間に配置された領域のドーピング濃度に相対的に大きく依存しないため、半導体装置の降伏抵抗を高めながらも、ターンオン抵抗を効果的に下げることができる。
【００２９】
一方、Ｎ型第１埋没層１１０は、前述したようにＰ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間の領域に空乏領域が垂直方向により容易に形成されるように、Ｎ型第１ドリフト領域１２０及びＮ型エピタキシャル層２００に比べ、高いドーピング濃度を有し得る。
【００３０】
第１領域Ｉに形成された第１ＬＤＭＯＳ素子１と第２領域ＩＩに形成された静電放電保護素子２との間にはＰ型の絶縁層３００が形成され得る。Ｐ型絶縁層３００は、第１領域Ｉと第２領域ＩＩ内に形成され、例えば、第１ＬＤＭＯＳ素子１と静電放電保護素子２に隣接して形成され得る。第１領域Ｉに形成されたＮ型第１埋没層１１０と第２領域ＩＩに形成されたＮ型第２埋没層２１０との間にＰ型の埋没層３０１が形成され得る。Ｐ型埋設層３０１は、Ｐ型絶縁層３００の下部、例えば、直接的な下部に位置することができる。
【００３１】
以下、第２領域ＩＩに形成された静電放電保護素子２について説明する。静電放電保護素子２はバイポーラトランジスタ領域ＩＶ及び第２ＬＤＭＯＳ素子領域Ｖを含む。例えば、バイポーラトランジスタ領域ＩＶは第２領域ＩＩのＬＤＭＯＳ素子領域Ｖに隣接することができる。バイポーラトランジスタ領域ＩＶにはバイポーラトランジスタ３（図１参照）の構成要素が形成され、第２ＬＤＭＯＳ素子領域Ｖには第２ＬＤＭＯＳ素子４（図１参照）の構成要素が形成される。
【００３２】
第２ＬＤＭＯＳ素子領域Ｖは、第１ＬＤＭＯＳ素子１と類似に、第２ゲート２８０、第２ゲート絶縁膜２３３、Ｎ型第２ドリフト領域２２０、第２素子分離領域２３０、Ｎ型第２ドレイン領域２７０、Ｐ型第２ボディ領域２５１、Ｐ型第２ボディコンタクト領域２５２、Ｎ型エピタキシャル層２００、Ｐ型第２ディープウェル２４０、及びＮ型第２埋没層２１０を含み得る。第２ＬＤＭＯＳ素子領域Ｖは、第１領域Ｉとは異なり、Ｎ型ソース領域を含まないこともある。第２ＬＤＭＯＳ素子領域Ｖの各構成要素についての説明は第１領域Ｉと同一であるため、省略する。
【００３３】
第２ＬＤＭＯＳ素子領域ＶのＰ型第２ボディ領域２５１の一側にバイポーラトランジスタ領域ＩＶが形成される。具体的にはバイポーラトランジスタ領域ＩＶは、第２ＬＤＭＯＳ素子領域ＶのＰ型第２ボディ領域２５１とＰ型の絶縁層３００との間に形成され得る。バイポーラトランジスタ領域ＩＶは、Ｎ型エミッタ領域２９０、Ｐ型ベース領域２９５及びＮ型エピタキシャル層２００を含み得る。Ｎ型エピタキシャル層２００はＰ型ベース領域２９５とＮ型エミッタ領域２９０の下部に位置することができる。
【００３４】
Ｎ型エミッタ領域２９０は、Ｐ型第２ボディ領域２５１と離隔している。Ｐ型ベース領域２９５は、Ｎ型エミッタ領域２９０の下部にＮ型エミッタ領域２９０を囲むように形成され得る。Ｐ型ベース領域２９５とＰ型第２ボディ領域２５１は、互いに接触することができる。Ｐ型ベース領域２９５のドーピング濃度は、Ｐ型第２ディープウェル２４０のドーピング濃度より高く、Ｐ型第２ボディ領域２５１のドーピング濃度よりは低いこともある。Ｐ型ベース領域２９５とＰ型第２ディープウェル２４０は、互いに重ならないように、すなわち、非オーバーラップの関係を有して形成される。また基板１０の上部面からＰ型ベース領域２９５の下部面までの深さは、基板１０の上部面からＰ型第２ボディ領域２５１の下部面までの深さより浅く形成され得る。基板１０の床面からＰ型ベース領域２９５までの高さは、基板１０の床面からＰ型第２ボディ領域２５１までの高さより高い。Ｐ型ベース領域２９５がバイポーラトランジスタ３（図１参照）のベース役割を果たすため、Ｐ型ベース領域２９５のドーピング濃度を低くし、ジャンクション深さを減らすと、静電放電保護素子２の電流能力を高めることができる。
【００３５】
図１および図３を参照すると、Ｎ型第１ソース領域１６０、Ｎ型第１ドレイン領域１７０、及び第１ゲート１８０は、各々第１ＬＤＭＯＳ素子１のソース、ドレイン、及びゲートとなる。Ｎ型エミッタ領域２９０、Ｐ型ベース領域２９５、Ｎ型第２ドレイン領域２７０は、各々バイポーラトランジスタ３のエミッタ、ベース、及びコレクタとなる。Ｎ型第２ドレイン領域２７０及び第２ゲート２８０は、各々第２ＬＤＭＯＳ素子４のドレイン及びゲートとなる。
【００３６】
第１ＬＤＭＯＳ素子１のドレインは、図示しない出力パッドに接続され、ゲートは図示しない駆動回路に接続され、ソースは接地電圧に接続される。出力パッドと接地電圧との間で第１ＬＤＭＯＳ素子１と並列接続される静電放電保護素子２を含む。第２ＬＤＭＯＳ素子４のドレインは、出力パッドにより電源電圧に接続され、第２ＬＤＭＯＳ素子４のゲートはボディ領域と接続され得る。またはこれとは異なり、ゲートは接地電圧と接続されることもある。バイポーラトランジスタ３のエミッタは接地電圧と接続され得ることができる。
【００３７】
Ｒ１は、Ｐ型第２ボディ領域２５１の抵抗であり得る。またはバイポーラトランジスタ３のターンオン電流を低くするため、追加して外部のポーリ抵抗を使用することができる。外部のポーリ抵抗は、第２ＬＤＭＯＳ素子４に使用される第２ゲート２８０を形成するためのポリシリコンを使用して作ることができ、受動素子として提供される抵抗を使用することができる。
【００３８】
図１〜図３を参照すると、静電放電保護素子２の絶縁破壊電圧（ＢＶ：Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）は、半導体装置の動作電圧よりは高く、出力ポートの第１ＬＤＭＯＳ素子１の絶縁破壊電圧よりは低く設計する。このため、第２ＬＤＭＯＳ素子４の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低く設計する。
【００３９】
静電放電保護素子２で絶縁破壊電圧は第２ＬＤＭＯＳ素子４から発生する。ここで、第１ＬＤＭＯＳ素子１と第２ＬＤＭＯＳ素子４は、両方ともＬＤＭＯＳ素子で構成されるため、絶縁破壊電圧が発生する原因が同一である。したがって、第２ＬＤＭＯＳ素子４の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧より低いように設計すると、製造段階での基準値に対する偏差が発生しても第２ＬＤＭＯＳ素子４の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧より常に低い値を有し、静電放電保護素子２の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧より常に低い値を有し得る。したがって、静電放電による不良を防止することができる。一方、静電放電保護素子２は、バイポーラトランジスタ３を含むため、第２ＬＤＭＯＳ素子４の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一であっても静電放電保護素子２の絶縁破壊電圧は第１ＬＤＭＯＳ素子１より常に低くなる。したがって、第２ＬＤＭＯＳ素子４の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一である場合も静電放電による不良を防止することができる。
【００４０】
本発明による第１実施形態では、第２ＬＤＭＯＳ素子４の絶縁破壊電圧を第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低く設計するため、第２ＬＤＭＯＳ素子領域Ｖの第２素子分離領域２３０の長さＬ２を第１ＬＤＭＯＳ素子１の第１素子分離領域１３０の長さＬ１と同一またはそれより短く形成する。ここで、第１素子分離領域１３０及び第２素子分離領域２３０の長さＬ１、Ｌ２は、Ｐ型第１ボディ領域１５１及び第２ボディ領域２５１からＮ型第１ドレイン領域１７０及び第２ドレイン領域２７０に向かう方向と同一な方向への長さをいう。
【００４１】
図２と、図２２〜図２９を参照して本発明の第１実施形態による半導体装置の製造方法について説明する。図２２〜図２９は、本発明の第１実施形態による半導体装置の製造方法について説明するための工程の中間段階の構造物に対する断面図である。
【００４２】
図２２を参照すると、Ｐ型バルク基板１００内にＮ型第１埋没層１１０とＮ型第２埋没層２１０を形成する。具体的には、Ｐ型バルク基板１００上にＮ型第１埋没層１１０とＮ型第２埋没層２１０が形成される領域が定義された図示しないマスクパターンを形成し、Ｐ型バルク基板１００の上部にＮ型不純物を注入した後、マスクパターンを除去してＮ型第１埋没層１１０とＮ型第２埋没層２１０を形成することができる。
【００４３】
続いて、Ｎ型第１埋没層１１０とＮ型第２埋没層２１０との間にＰ型の埋没層３０１を形成することができる。具体的には、Ｐ型バルク基板１００上にＰ型の埋没層３０１が形成される領域が定義されたマスクパターンを形成し、Ｐ型バルク基板１００の上部にＰ型不純物を注入した後、マスクパターンを除去してＰ型の埋没層３０１を形成することができる。
【００４４】
図２３を参照すると、Ｐ型バルク基板１００上にＮ型エピタキシャル層２００を形成する。例えば、選択エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ、ＳＥＧ）法、固相エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｉａｌと、ＳＰＥ）法などを利用してＮ型エピタキシャル層２００を形成することができる。
【００４５】
続いて、第１領域Ｉ及び第２領域ＩＩの境界領域にＰ型の絶縁層３００を形成する。Ｐ型不純物をイオン注入した後、拡散させると、Ｐ型絶縁層３００を形成することができる。マスク数を減少させるため、Ｐ型ディープウェル１４０、２４０（図２４参照）、またはＰ型ベース領域２９５（図２７参照）形成時にＰ型絶縁層３００を形成することもできる。
【００４６】
続いて、図２４を参照すると、Ｎ型のエピタキシャル層２００内にＰ型第１ディープウェル１４０及びＰ型第２ディープウェル２４０を形成する。具体的には、Ｎ型のエピタキシャル層２００上にＰ型第１ディープウェル１４０及びＰ型第２ディープウェル２４０が形成される領域が定義されたマスクパターンを形成した後、Ｐ型不純物を基板１０内にＮ型第１埋没層１１０及びＮ型第２埋没層２１０の上部まで注入し、マスクパターンを除去してＰ型第１ディープウェル１４０及びＰ型第２ディープウェル２４０を形成する。Ｐ型第１ディープウェル１４０及びＰ型第２ディープウェル２４０を形成するＰ型不純物のドーピング濃度は、約１×１０15〜約５×１０16ａｔｏｍｓ／ｃｍ2であり得る。Ｐ型不純物の濃度は、例えば、約２×１０15〜約４×１０16ａｔｏｍｓ／ｃｍ2、約３×１０15〜約３×１０16ａｔｏｍｓ／ｃｍ2、約９×１０15〜約１×１０16ａｔｏｍｓ／ｃｍ2などを含むより狭い領域であり得るが、これに制限されない。
【００４７】
続いて、図２５を参照すると、Ｎ型エピタキシャル層２００上にＮ型第１ドリフト領域１２０とＮ型第２ドリフト領域２２０を形成する。具体的にはＮ型第１ドリフト領域１２０及びＮ型第２ドリフト領域２２０が形成される領域が定義されたマスクパターンを形成した後、Ｎ型不純物をＮ型エピタキシャル層２００の上部に注入し、マスクパターンを除去してＮ型第１ドリフト領域１２０とＮ型第２ドリフト領域２２０を形成する。Ｎ型第１ドリフト領域１２０及びＮ型第２ドリフト領域２２０を形成するＮ型不純物のドーピング濃度は、約５×１０15〜約７×１０16ａｔｏｍｓ／ｃｍ2であり得る。Ｎ型不純物の濃度は、例えば、約７×１０15〜約６×１０16ａｔｏｍｓ／ｃｍ2、約９×１０15〜約５×１０16ａｔｏｍｓ／ｃｍ2、約２×１０16〜約７×１０16ａｔｏｍｓ／ｃｍ2などを含むより狭い領域であり得るが、これに制限されない。
【００４８】
図２６を参照すると、Ｎ型第１ドリフト領域１２０及びＮ型第２ドリフト領域２２０内に第１素子分離領域１３０及び第２素子分離領域２３０を各々形成する。ここで、第１素子分離領域１３０と第２素子分離領域２３０は、ＳＴＩで形成されるが、これに限定されず、ＬＯＣＯＳなどで形成されることもある。ここで、図２に図示する半導体装置を形成するため、第１素子分離領域１３０の長さを第２素子分離領域２３０の長さと同一またはそれより長く形成することができる。
【００４９】
図２７を参照すると、第２領域ＩＩにＰ型絶縁層３００とＮ型第２ドリフト領域２２０との間にＰ型ベース領域２９５を形成する。具体的にはＰ型ベース領域２９５が形成される領域が定義された図示しないマスクパターンを形成した後、Ｐ型不純物を基板１０に注入し、マスクパターンを除去してＰ型ベース領域２９５を形成することができる。本発明の第１実施形態による半導体装置が、ＣＭＯＳ素子が形成される基板上に形成される場合にはＰ型ベース領域２９５は、ＣＭＯＳ素子のＰ−ｗｅｌｌ形成時共に形成され得る。Ｐ型ベース領域２９５を形成するためのＰ型不純物のドーピング濃度は、約１×１０16〜約５×１０17ａｔｏｍｓ／ｃｍ2であり得る。Ｎ型不純物の濃度は、例えば、約２×１０16〜約４×１０17ａｔｏｍｓ／ｃｍ2、約５×１０16〜約１×１０17ａｔｏｍｓ／ｃｍ2、約９×１０16〜約３×１０17ａｔｏｍｓ／ｃｍ2などを含むより狭い領域であり得るが、これに制限されない。
【００５０】
図２８を参照すると、Ｎ型第１ドリフト領域１２０及び第１素子分離領域１３０上に第１ゲート絶縁膜１３３及び第１ゲート１８０を形成し、Ｎ型第２ドリフト領域２２０及び第２素子分離領域２３０上に第２ゲート絶縁膜２３３及び第２ゲート２８０を形成する。具体的には、基板１０上に例えば、シリコン酸化物のようなフリーゲート絶縁膜及びポリシリコンのようなフリーゲートを順次に積層した後、フリーゲート絶縁膜及びフリーゲートをパターニングし、第１ゲート絶縁膜１３３及び第１ゲート１８０と、第２ゲート絶縁膜２３３及び第２ゲート２８０を形成することができる。
【００５１】
図２９を参照すると、第１ゲート１８０の一側にＰ型第１ボディ領域１５１及び第２ゲート２８０の一側にＰ型第２ボディ領域２５１を形成する。具体的には、Ｐ型第１ボディ領域１５１及びＰ型の第２ボディ領域２５１が形成される領域が定義された図示しないマスクパターンを形成してＰ型不純物を注入し、マスクパターンを除去してＰ型第１ボディ領域１５１及びＰ型の第２ボディ領域２５１を形成することができる。Ｐ型第１ボディ領域１５１及びＰ型の第２ボディ領域２５１を形成するＰ型不純物のドーピング濃度は、約５×１０16〜約８×１０17ａｔｏｍｓ／ｃｍ2であり得る。Ｎ型不純物の濃度は、例えば、約６×１０16〜約７×１０17ａｔｏｍｓ／ｃｍ2、約９×１０16〜約４×１０17ａｔｏｍｓ／ｃｍ2、約１×１０17〜約３×１０17ａｔｏｍｓ／ｃｍ2などを含むより狭い領域であり得るが、これに制限されない。
【００５２】
続いて、図２を参照すると、基板１０内にＰ型不純物を注入してＰ型第１ボディ領域１５１内にＰ型第１ボディコンタクト領域１５２と、Ｐ型第２ボディ領域２５１内にＰ型第２ボディコンタクト領域２５２を形成し、Ｎ型不純物を注入してＮ型第１ソース領域１６０、Ｎ型第１ドレイン領域１７０、Ｎ型エミッタ領域２９０、及びＮ型第２ドレイン領域２７０を形成する。
【００５３】
図１〜図３を参照して静電放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）が発生した際の半導体装置の動作について説明する。
【００５４】
静電放電が発生すると、第１ＬＤＭＯＳ素子１及び第２ＬＤＭＯＳ素子４のドレイン電圧が増加する。ここで、第２ＬＤＭＯＳ素子４の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低いため、第１ＬＤＭＯＳ素子１ではない第２ＬＤＭＯＳ素子４で絶縁破壊が発生する。
【００５５】
第２ＬＤＭＯＳ素子４で絶縁破壊が発生すると、第２ＬＤＭＯＳ素子４には衝突イオン化（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ）による電流が流れる。第２ＬＤＭＯＳ素子４のＰ型第２ボディコンタクト領域２５２に流れた電流がＲ１に流れ、Ｒ１の間に電圧降下が発生する。Ｒ１の間の電圧が、バイポーラトランジスタ３のターンオン電圧以上になると、バイポーラトランジスタ３が動作して静電放電によって発生した電流がすべてバイポーラトランジスタ３に流れる。これにより、出力ポートの第１ＬＤＭＯＳ素子１を保護することができる。
【００５６】
本発明による第１実施形態によれば、静電放電保護素子２が出力ポートの第１ＬＤＭＯＳ素子１と類似の構造の第２ＬＤＭＯＳ素子４を含むように形成し、静電放電発生時、ブレークダウンが発生するメカニズムが同一であるように形成することができる。その結果、製造段階での基準値に対する偏差が発生しても静電放電保護素子２の絶縁破壊電圧が常に低いため、静電放電から第１ＬＤＭＯＳ素子１を保護することができる。
【００５７】
また、本発明の半導体装置の製造方法では、出力ポートと静電放電保護素子にＬＤＭＯＳ素子を備えることによって、同一マスクを利用してこれらＬＤＭＯＳ素子を形成することができる。したがって、静電放電保護素子のＬＤＭＯＳ素子の絶縁破壊電圧を出力ポートのＬＤＭＯＳ素子の絶縁破壊電圧と同一またはそれより低く設計すると、製造段階での基準値に対する偏差が発生しても静電放電保護素子のＬＤＭＯＳ素子の絶縁破壊電圧は、常に出力ポートのＬＤＭＯＳ素子の絶縁破壊電圧と同一またはそれより低い。したがって、静電放電保護素子の絶縁破壊電圧が出力ポートの絶縁破壊電圧より常に低い。
【００５８】
（第２実施形態）
図４を参照して本発明の第２実施形態による半導体装置について説明する。図４は、本発明の第２実施形態による半導体装置の断面図である。図４に図示する半導体装置の等価回路図は図１と同一である。図１〜図３と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。
【００５９】
図４を参照すると、本発明の第２実施形態による半導体装置では、第２ＬＤＭＯＳ素子４の絶縁破壊電圧を第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低く設計するための他の設計方案として第２素子分離領域２３０とＰ型第２ディープウェル２４０が重なる長さＯ２が第１素子分離領域１３０とＰ型第１ディープウェル１４０が重なる長さＯ１と同一またはそれより長く形成する。例えば、第１素子分離領域１３０が第１方向に下部のＰ型第１ディープウェル１４０と重なる長さより第２素子分離領域２３０が第１方向に下部のＰ型第２ディープウェル２４０と重なる長さがより長いこともある。
【００６０】
本発明の第２実施形態による半導体装置の製造方法は、図２２〜図２９を参照して説明した本発明の第１実施形態による半導体装置の製造方法から当業者が類推可能であるため、以下では差異点を中心に簡略に説明する。
【００６１】
図４に図示する本発明の第２実施形態による半導体装置の製造方法では、第２素子分離領域２３０とＰ型第２ディープウェル２４０が重なる長さＯ２が第１素子分離領域１３０とＰ型第１ディープウェル１４０が重なる長さＯ１と同一またはそれより長く形成する。
【００６２】
（第３実施形態）
図５を参照して本発明の第３実施形態による半導体装置について説明する。図５は、本発明の第３実施形態による半導体装置の断面図である。図５に図示する半導体装置の等価回路図は図１と同一である。図１〜図４と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。
【００６３】
図５を参照すると、本発明の第３実施形態による半導体装置では、図２に図示する半導体装置とは異なり、Ｐ型第２ディープウェル２４０がＰ型ベース領域２９５と一定部分重なるように形成することができる。Ｐ型第２ディープウェル２４０は、Ｐ型ベース領域２９５の一部と重なることがある。例えば、Ｐ型第２ディープウェル２４０は、Ｎ型エミッタ領域２９０の側面を囲むＰ型第２ディープウェル２４０の一面と重なることがある。Ｐ型第２ディープウェル２４０がＰ型ベース領域２９５の全領域と重なると、バイポーラトランジスタ３の電流能力を減少させることができる。したがって、Ｐ型第２ディープウェル２４０がＰ型ベース領域２９５の全体領域とは重ならないようにした方が良い。
【００６４】
図５に図示する本発明の第３実施形態による半導体装置の製造方法では、Ｐ型第２ディープウェル２４０がＰ型ベース領域２９５と一定部部分が重なるように形成する。
【００６５】
（第４実施形態）
図６を参照して本発明の第４実施形態による半導体装置について説明する。図６は、本発明の第４実施形態による半導体装置の断面図である。図６に図示する半導体装置の等価回路図は図１と同一である。図１〜図５と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。
【００６６】
図６を参照すると、本発明の第４実施形態による半導体装置では、図２に図示する半導体装置とは異なり、Ｐ型ベース領域（図２の２９５）を形成せず、Ｐ型第２ボディ領域２５１がＮ型エミッタ領域２９０まで囲むように延長して形成され得る。これと関連し、Ｐ型第２ボディ領域２５１は、Ｎ型エミッタ領域２９０とＰ型第２ボディコンタクト領域２５２を囲む。実施形態によって、Ｐ型第２ボディ領域２５１のドーピング濃度は、Ｐ型第２ディープウェル２４０のドーピング濃度より高いこともある。Ｐ型第２ボディ領域２５１は、Ｐ型第２ボディコンタクト領域２５２の下部でＰ型第２ディープウェル２４０と接続する第１部分とＮ型エミッタ領域２９０の下部でＰ型第２ディープウェル２４０と接続しない関係にある第２部分を含む。
【００６７】
図６に図示する本発明の第４実施形態による半導体装置の製造方法では、図２７のＰ型ベース領域２９５を形成する工程を省略し、Ｐ型第２ボディ領域２５１がＮ型エミッタ領域２９０まで囲むように形成する。
【００６８】
（第５実施形態）
図７を参照して本発明の第５実施形態による半導体装置について説明する。図７は、本発明の第５実施形態による半導体装置の断面図である。図７に図示する半導体装置の等価回路図は図１と同一である。図１〜図６と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。
【００６９】
図７を参照すると、本発明の第５実施形態による半導体装置では、図２に図示する半導体装置とは異なり、第２ＬＤＭＯＳ素子領域Ｖが第２ゲート２８０の一側に形成されたＮ型第２ソース領域２６０を含む。これにより、第２ＬＤＭＯＳ素子領域Ｖの第２ＬＤＭＯＳ素子４はＬＤＭＯＳトランジスタとして構成され得る。静電放電保護素子２がバイポーラトランジスタ３を含むと、第２ＬＤＭＯＳ素子４がＬＤＭＯＳトランジスタで構成されても静電放電保護素子２は、バイポーラトランジスタ３を備えるため、静電放電が発生した時、電流はバイポーラトランジスタ３に流れる。
【００７０】
図７に図示された本発明の第５実施形態による半導体装置の製造方法では、基板１０内にＮ型不純物を注入してＮ型第１ソース領域１６０、Ｎ型第１ドレイン領域１７０、Ｎ型エミッタ領域２９０、及びＮ型第２ドレイン領域２７０を形成する時、Ｎ型第２ソース領域２６０も形成する。
【００７１】
（第６実施形態）
図８〜図１０を参照して本発明の第６実施形態による半導体装置について説明する。本発明の第３実施形態による半導体装置は、静電放電保護素子がシリコン制御整流器（ＳＣＲ、Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｉｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）を含む。図８は、本発明の第６実施形態による半導体装置の等価回路図である。図９は、本発明の第６実施形態による半導体装置の断面図である。図１０は、図９に組み込まれた図８の等価回路図を図示する図である。
【００７２】
図８と図９を参照すると、本発明の第６実施形態による半導体装置は、出力ポートの第１ＬＤＭＯＳ素子１及び出力ポートを静電放電から保護する静電放電保護素子５を含む。静電放電保護素子５は、シリコン制御整流器６と第３ＬＤＭＯＳ素子７を含む。本明細書でシリコン制御整流器６は、ＰＮＰバイポーラトランジスタ８及びＮＰＮバイポーラトランジスタ９を含む素子を意味する。
【００７３】
図８と図９は、説明の便宜のため、第１ＬＤＭＯＳ素子１はＮ型ＬＤＭＯＳトランジスタであり、第３ＬＤＭＯＳ素子７はＮ型ドレイン領域を有する場合を図示するが、本発明はＰ型ＬＤＭＯＳトランジスタまたはＰ型ドレイン領域を有する場合も適用できることは自明であり、このような場合、Ｎ型とＰ型が互いに換わり得ることも自明である。
【００７４】
図９を参照すると、基板１０は、出力ポートの第１ＬＤＭＯＳ素子１が形成される第１領域Ｉと静電放電保護素子５が形成される第３領域ＩＩＩとを含む。第１領域Ｉに形成された第１ＬＤＭＯＳ素子１は、図２に図示する第１ＬＤＭＯＳ素子１と同一であるため、詳細な説明は省略する。
【００７５】
以下では第３領域ＩＩＩに形成された静電放電保護素子５について説明する。第３ゲート４８０は、Ｎ型第３ドリフト領域４２０及び第３素子分離領域４３０の一部上に形成される。第３ゲート４８０の下部には第３ゲート絶縁膜４３３が形成される。
【００７６】
Ｐ型第３ボディ領域４５１は第３ゲート４８０の一側に形成される。Ｐ型第３ボディ領域４５１内には、例えば、第３ゲート絶縁膜４３３に隣接してＰ型第３ボディコンタクト領域４５２が形成され得る。第３ゲート４８０はＰ型第３ボディコンタクト領域４５２と重なることがある。
【００７７】
Ｎ型第３ドレイン領域４７０は、第３ゲート４８０の他側に形成され、ドレイン電圧が印加される。第３素子分離領域４３０とＮ型第３ドレイン領域４７０との間にＮ型不純物領域４９１及びＰ型エミッタ領域４９３が順次に形成され得る。Ｎ型不純物領域４９１は、Ｎ型第３ドレイン領域４７０にドレイン電圧印加時、Ｐ型第３ディープウェル４４０とＮ型エピタキシャル層２００との間で生成された空乏領域がＰ型エミッタ領域４９３まで拡張され、パンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）電流が流れることを防止するためである。
【００７８】
Ｎ型第３ドリフト領域４２０は、基板１０内のＰ型第３ボディ領域４５１からＮ型第３ドレイン領域４７０に延長して形成される。具体的にはＮ型第３ドリフト領域４２０は、第３素子分離領域４３０、Ｎ型不純物領域４９１、Ｐ型エミッタ領域４９３、及びＮ型第３ドレイン領域４７０を囲むように形成され得る。Ｎ型第３ドリフト領域４２０は、Ｐ型第３ディープウェル４４０から離隔してＮ型エピタキシャル層２００の上部に形成され得る。
【００７９】
Ｐ型第３ディープウェル４４０は、Ｎ型第３ドリフト領域４２０とＮ型第３埋没層４１０との間に配置される。Ｐ型第３ディープウェル４４０は、Ｐ型第３ボディ領域４５１と実質に接触することができる。例えば、Ｐ型第３ボディ領域４５１の実質の全体床面は、Ｐ型第３ディープウェル４４０と直接的に接続することができる。
【００８０】
Ｐ型第３ボディ領域４５１とＰ型の絶縁層３００との間にＮ型エミッタ領域４９０及びＮ型エミッタ領域４９０の下部にＮ型エミッタ領域４９０を囲むＰ型ベース領域４９５が形成される。本発明の第１実施形態による半導体装置で説明したように、Ｐ型ベース領域４９５とＰ型第３ディープウェル４４０は、互いに重ならないように形成され得る。また基板１０の上部面からＰ型ベース領域４９５の下部面までの深さは、基板１０の上部面からＰ型第３ボディ領域４５１の下部面までの深さより浅く形成される。基板１０の床面からＰ型ベース領域４９５の床面までの距離は、基板１０の床面からＰ型第３ボディ領域４５１の床面までの距離より長いこともある。Ｐ型ベース領域４９５とＰ型第３ボディ領域４５１は、互いに接することができ、例えば、隣接関係にあり得る。Ｐ型ベース領域４９５がバイポーラトランジスタのベース役割をするため、Ｐ型ベース領域４９５のドーピング濃度を低くしてジャンクション深さを減らすと、静電放電保護素子５の電流能力を高くすることができる。
【００８１】
図８及び図１０を参照すると、Ｎ型第１ソース領域１６０、Ｎ型第１ドレイン領域１７０、及び第１ゲート１８０は、各々第１ＬＤＭＯＳ素子１のソース、ドレイン、及びゲートとなる。Ｎ型第３ドレイン領域４７０及び第３ゲート４８０は、各々第３ＬＤＭＯＳ素子７のドレイン及びゲートとなる。Ｐ型エミッタ領域４９３、Ｎ型エピタキシャル層２００、Ｐ型第３ボディコンタクト領域４５２は、各々ＰＮＰバイポーラトランジスタ８のエミッタ、ベース、及びコレクタとなる。Ｎ型エミッタ領域４９０、Ｐ型ベース領域４９５、及びＮ型第３ドレイン領域４７０は、各々ＮＰＮバイポーラトランジスタ９のエミッタ、ベース、及びコレクタとなる。
【００８２】
抵抗Ｒ２は、Ｐ型第３ボディコンタクト領域４５２と接続された外部のポーリ抵抗を使用することができる。外部のポーリ抵抗は、第３ゲート４８０を形成するためのポリシリコンを使用して作ることができ、受動素子として提供される抵抗を使用することができる。抵抗Ｒ３は、Ｎ型第３ドリフト領域４２０の抵抗であり、抵抗Ｒ４はＰ型ベース領域４９５の抵抗であり得る。
【００８３】
第３ＬＤＭＯＳ素子７のＮ型第３ドレイン領域４７０とＰＮＰバイポーラトランジスタ８のＰ型エミッタ領域４９３は、出力パッドにより電源電圧に接続され得る。抵抗Ｒ２とＮＰＮバイポーラトランジスタ９のＮ型エミッタ領域４９０は接地電圧に接続され得る。Ｐ型第３ボディコンタクト領域４５２、Ｐ型第３ボディ領域４５１、及びＰ型ベース領域４９５は互いに接続され得る。
【００８４】
図８〜図１０を参照すると、静電放電保護素子５の絶縁破壊電圧は、半導体装置の動作電圧より高く、出力ポートの第１ＬＤＭＯＳ素子１の絶縁破壊電圧よりは低く設計される。このため、第３ＬＤＭＯＳ素子７の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低く設計される。
【００８５】
静電放電保護素子５の絶縁破壊電圧は第３ＬＤＭＯＳ素子７から発生する。ここで、第１ＬＤＭＯＳ素子１と第３ＬＤＭＯＳ素子７は、両方ともＬＤＭＯＳ素子で構成されるため、絶縁破壊電圧が発生する原因が同一である。したがって、第３ＬＤＭＯＳ素子７の絶縁破壊電圧を第１ＬＤＭＯＳ素子１の絶縁破壊電圧より低く設計すると、製造段階での基準値に対する偏差が発生しても第３ＬＤＭＯＳ素子７の絶縁破壊電圧は第１ＬＤＭＯＳ素子１の絶縁破壊電圧より常に低い値を有し得、静電放電保護素子５の絶縁破壊電圧は第１ＬＤＭＯＳ素子１の絶縁破壊電圧より常に低い値を有し得る。したがって、静電放電による不良を防止することができる。一方、静電放電保護素子５は、ＰＮＰバイポーラトランジスタ８及びＮＰＮバイポーラトランジスタ９で構成されるシリコン制御整流器６を含んでいるため、第３ＬＤＭＯＳ素子７の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一であっても静電放電保護素子５の絶縁破壊電圧は第１ＬＤＭＯＳ素子１より常に低い。したがって、第３ＬＤＭＯＳ素子７の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一な場合も静電放電による不良を防止することができる。
【００８６】
第３ＬＤＭＯＳ素子７の絶縁破壊電圧を第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低く設計するため、本発明の第３実施形態では、第３素子分離領域４３０の長さＬ３を第１素子分離領域１３０の長さＬ１と同一またはそれより短く形成する。
【００８７】
図８〜図１０を参照して、静電放電が発生した時の半導体装置の動作について説明する。静電放電が発生すると、第１ＬＤＭＯＳ素子１及び第３ＬＤＭＯＳ素子７のドレイン電圧が増加する。ここで、第３ＬＤＭＯＳ素子７の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低いため、第１ＬＤＭＯＳ素子１ではない第３ＬＤＭＯＳ素子７で絶縁破壊が発生する。
【００８８】
第３ＬＤＭＯＳ素子７で絶縁破壊が発生すると、第３ＬＤＭＯＳ素子７には衝突イオン化による電流が流れる。第３ＬＤＭＯＳ素子７のＰ型第３ボディコンタクト領域４５２に流れた電流が抵抗Ｒ２に流れて抵抗Ｒ２の間に電圧降下が発生する。抵抗Ｒ２の間の電圧がＮＰＮバイポーラトランジスタ９のターンオン電圧以上になれば、ＮＰＮバイポーラトランジスタ９が動作する。
【００８９】
衝突イオン化のため、電流が継続して増加すると、抵抗Ｒ３の間に流れる電流のため、抵抗Ｒ３の間に電圧降下が発生する。抵抗Ｒ３の間の電圧がＰＮＰバイポーラトランジスタ８のターンオン電圧以上になると、ＰＮＰバイポーラトランジスタ８が動作する。ＰＮＰバイポーラトランジスタ８及びＮＰＮバイポーラトランジスタ９がいずれも動作すると、ポジティブフィードバックフィードバック（ｐｏｓｉｔｉｖｅ ｆｅｅｄ ｂａｃｋ）状態になり、電流が急激に増加する。したがって、静電放電によって発生した電流がすべてＰＮＰバイポーラトランジスタ８及びＮＰＮバイポーラトランジスタ９に流れる。これにより出力ポートの第１ＬＤＭＯＳ素子１を保護することができる。
【００９０】
図１１〜図１４を参照して図９に図示する本発明の第６実施形態による半導体装置の変形例について説明する。図１１〜図１４は、本発明の第６実施形態による半導体装置の変形例の断面図である。図１１〜図１４に図示する半導体装置の等価回路図は図８と同一である。図８〜図１０と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。
【００９１】
図１１を参照すると、第３ＬＤＭＯＳ素子７の絶縁破壊電圧を第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低く設計するための他の設計方案として第３素子分離領域４３０とＰ型第３ディープウェル４４０が重なる長さＯ３が第１素子分離領域１３０とＰ型第１ディープウェル１４０が重なる長さＯ１と同一またはそれより長く形成する。第１素子分離領域１３０は、第３素子分離領域４３０の長さと同一または長い長さを有し得る。例えば、Ｐ型第１ディープウェル１４０が第１素子分離領域１３０と重なることよりもＰ型第３ディープウェル４４０が第３分離領域４３０と重なる長さが大きいこともある。Ｐ型第１ディープウェル１４０が第１ゲート１８０と重なることよりもＰ型第３ディープウェル４４０が第３ゲート４８０と重なる長さが大きいこともある。
【００９２】
図１２を参照すると、Ｐ型第３ディープウェル４４０がＰ型ベース領域４９５と一定部分重なるように形成することができる。しかし、Ｐ型第３ディープウェル４４０がＰ型ベース領域４９５の全領域と重なると、シリコン制御整流器６の電流能力を減少させることができる。したがって、Ｐ型第３ディープウェル４４０がＰ型ベース領域４９５の全体領域とは重複しないようにした方が良い。
【００９３】
図１３を参照すると、Ｐ型ベース領域４９５（図９参照）を形成せず、Ｐ型第３ボディ領域４５１がＮ型エミッタ領域４９０まで囲むように延長して形成されることもある。これと関連し、Ｐ型第３ボディ領域４５１はＮ型エミッタ領域４９０とＰ型第３ボディコンタクト領域４５２を囲むことができる。Ｐ型第３ボディ領域４５１のドーピング濃度は、Ｐ型第３ディープウェル４４０のドーピング濃度より高いことがある。Ｐ型第３ボディ領域は、Ｐ型第３ボディコンタクト領域の下部４５２でＰ型第３ディープウェル４４０と接続する第１部分とＮ型エミッタ領域の下部４５２でＰ型第３ディープウェル４４０と接続しない第２部分を含み得る。
【００９４】
図１４を参照すると、第３ゲート４８０の一側にＰ型第３ボディ領域４５１内にＮ型第３ソース領域４６０を形成することができる。これにより第３ＬＤＭＯＳ素子７はＬＤＭＯＳトランジスタとして構成され得る。ここで第３ＬＤＭＯＳ素子７がＬＤＭＯＳトランジスタで構成されても静電放電保護素子５は、バイポーラトランジスタ８、９で構成されるシリコン制御整流器６を備えるため、静電放電が発生した時の電流はシリコン制御整流器６に流れる。
【００９５】
図９に図示する本発明の第６実施形態による半導体装置の製造方法では、基板１０内にＰ型不純物を注入してＰ型第１ボディコンタクト領域１５２及びＰ型第３ボディコンタクト領域４５２の形成時、Ｐ型エミッタ領域４９３を形成し、基板１０内にＮ型不純物を注入してＮ型第１ソース領域１６０、Ｎ型第１ドレイン領域１７０、Ｎ型エミッタ領域４９０、及びＮ型第３ドレイン領域４７０の形成時、Ｎ型不純物領域４９１を形成する。
【００９６】
図１１〜図１４に図示する本発明の第６実施形態による半導体装置の製造方法は、図４〜図７に図示する本発明の第２実施形態から第５実施形態による半導体装置の製造方法を参照する。
【００９７】
（第７実施形態）
図１５〜図１７を参照して本発明の第７実施形態による半導体装置について説明する。本発明の第７実施形態による半導体装置は、図８〜図１０を参照して説明したように静電放電保護素子がシリコン制御整流器を含むものである。図１５は、本発明の第７実施形態による半導体装置の等価回路図である。図１６は、本発明の第７実施形態による半導体装置の断面図である。図１７は、図１６に組み込まれた図１５の等価回路図を図示する図である。
【００９８】
図８〜図１０と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。以下では図８〜図１０との差異点を中心に説明する。
【００９９】
図１５と図１６を参照すると、静電放電保護素子１１では第３素子分離領域４３０とＮ型第３ドレイン領域４７０との間にＰ型エミッタ領域４９３及び第４素子分離領域４３５が順次に形成され得る。またＮ型エミッタ領域４９０がＰ型第３ボディ領域４５１及びＰ型ベース領域４９５上にＰ型第３ボディ領域４５１及びＰ型ベース領域４９５にかけて形成される。
【０１００】
Ｎ型エミッタ領域４９０の一側にＰ型ベースコンタクト領域４９７が形成され得る。Ｐ型ベースコンタクト領域４９７は、Ｐ型ベース領域４９５内に形成され、例えば、Ｐ型ベースコンタクト領域４９７は、Ｐ型ベース領域４９５の一部によってＮ型エミッタ領域４９０と離隔することができる。一方、Ｐ型第３ボディコンタクト領域４５２と接続される外部のポーリ抵抗は形成しなくてもよい。
【０１０１】
図１５と図１７を参照すると、Ｎ型第１ソース領域１６０、Ｎ型第１ドレイン領域１７０、及び第１ゲート１８０は、各々第１ＬＤＭＯＳ素子１のソース、ドレイン、及びゲートとなる。Ｎ型第３ドレイン領域４７０及び第３ゲート４８０は、各々第３ＬＤＭＯＳ素子７のドレイン及びゲートとなる。Ｐ型エミッタ領域４９３、Ｎ型エピタキシャル層２００、Ｐ型第３ボディコンタクト領域４５２は、各々ＰＮＰバイポーラトランジスタ８のエミッタ、ベース、及びコレクタとなる。Ｎ型エミッタ領域４９０、Ｐ型ベース領域４９５、及びＮ型第３ドレイン領域４７０は、各々ＮＰＮバイポーラトランジスタ９のエミッタ、ベース、及びコレクタとなる。
【０１０２】
抵抗Ｒ３は、Ｎ型第３ドリフト領域４２０の抵抗であり、抵抗Ｒ４はＰ型ベース領域４９５の抵抗であり得る。第３ＬＤＭＯＳ素子７のＮ型第３ドレイン領域４７０とＰＮＰバイポーラトランジスタ８のＰ型エミッタ領域４９３は、出力パッドにより電源電圧に接続され得る。ＮＰＮバイポーラトランジスタ９のＮ型エミッタ領域４９０とＰ型ベースコンタクト領域４９７は接地電圧に接続される。Ｐ型第３ボディコンタクト領域４５２、Ｐ型第３ボディ領域４５１、及びＰ型ベース領域４９５は互いに接続され得る。
【０１０３】
図１５〜図１７を参照すると、静電放電保護素子１１の絶縁破壊電圧は、半導体装置の動作電圧より高く出力ポートの第１ＬＤＭＯＳ素子１の絶縁破壊電圧よりは低く設計する。このため、第３ＬＤＭＯＳ素子７の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低く設計する。
【０１０４】
第３ＬＤＭＯＳ素子７の絶縁破壊電圧を第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一、またはそれより低く設計するため、本発明の第７実施形態では、図８〜図１０に図示する本発明の第６実施形態のように第３素子分離領域４３０の長さＬ３を第１素子分離領域１３０の長さＬ１と同一またはそれより短く形成する。
【０１０５】
図１５〜図１７を参照して、静電放電が発生した時の半導体装置の動作について説明する。静電放電が発生すると、第１ＬＤＭＯＳ素子１及び第３ＬＤＭＯＳ素子７のドレイン電圧が増加する。ここで、第３ＬＤＭＯＳ素子７の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低いため、第１ＬＤＭＯＳ素子１ではない第３ＬＤＭＯＳ素子７で絶縁破壊が発生する。
【０１０６】
第３ＬＤＭＯＳ素子７で絶縁破壊が発生すると、第３ＬＤＭＯＳ素子７には衝突イオン化による電流が流れる。第３ＬＤＭＯＳ素子７のＰ型第３ボディコンタクト領域４５２に流れた電流が抵抗Ｒ４に流れ、抵抗Ｒ４の間に電圧降下が発生する。抵抗Ｒ４の間の電圧がＮＰＮバイポーラトランジスタ９のターンオン電圧以上になると、ＮＰＮバイポーラトランジスタ９が動作する。
【０１０７】
衝突イオン化により電流が継続して増加すると、抵抗Ｒ３の間に流れる電流により抵抗Ｒ３間に電圧降下が発生する。抵抗Ｒ３の間の電圧がＰＮＰバイポーラトランジスタ８のターンオン電圧以上になると、ＰＮＰバイポーラトランジスタ８が動作する。ＰＮＰバイポーラトランジスタ８及びＮＰＮバイポーラトランジスタ９がいずれも動作すると、ポジティブフィードバックフィードバック状態になり、電流が急激に増加する。したがって、静電放電によって発生した電流がすべてＰＮＰバイポーラトランジスタ８及びＮＰＮバイポーラトランジスタ９に流れる。これにより、出力ポートの第１ＬＤＭＯＳ素子１を保護することができる。
【０１０８】
図１８〜図２１を参照して図１６に図示する本発明の第７実施形態による半導体装置の変形例について説明する。図１８〜図２１は、本発明の第７実施形態による半導体装置の変形例の断面図である。図１８〜図２１に図示する半導体装置の等価回路図は図１５と同一である。図１５〜図１７と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。
【０１０９】
図１８を参照すると、第３ＬＤＭＯＳ素子７の絶縁破壊電圧を第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低く設計するための他の設計案として第３素子分離領域４３０とＰ型第３ディープウェル４４０とが重なる長さＯ３が、第１素子分離領域１３０とＰ型第１ディープウェル１４０とが重なる長さＯ１と同一またはそれより長く形成する。
【０１１０】
図１９を参照すると、Ｐ型第３ディープウェル４４０がＰ型ベース領域４９５と一定部分重なるように形成することができる。しかし、Ｐ型第３ディープウェル４４０がＰ型ベース領域４９５の全領域と重なると、シリコン制御整流器６の電流能力を減少させることができる。したがって、Ｐ型第３ディープウェル４４０がＰ型ベース領域４９５の全体領域とは重ならないように方が良い。
【０１１１】
図２０を参照すると、Ｐ型ベース領域４９５（図１６参照）を形成せず、Ｐ型第３ボディ領域４５１がＮ型エミッタ領域４９０まで囲むように延長して形成される。ここで、Ｐ型ベースコンタクト領域４９７（図１６参照）は省略することができる。
【０１１２】
図２１を参照すると、第３ゲート４８０の一側にＰ型第３ボディ領域４５１内にＮ型第３ソース領域４６０を形成することができる。これにより、第３ＬＤＭＯＳ素子７がＬＤＭＯＳトランジスタとして構成される。ここで、第３ＬＤＭＯＳ素子７がＬＤＭＯＳトランジスタで構成されても静電放電保護素子１１は、バイポーラトランジスタ８、９で構成されるシリコン制御整流器６を備えるため、静電放電が発生した時の電流はシリコン制御整流器６に流れる。
【０１１３】
図１６に図示する本発明の第７実施形態による半導体装置の製造方法では、第１素子分離領域１３０と第３素子分離領域４３０の形成時、第４素子分離領域４３５を形成し、基板１０内にＰ型不純物を注入してＰ型第１ボディコンタクト領域１５２とＰ型第３ボディコンタクト領域４５２の形成時、Ｐ型エミッタ領域４９３とＰ型ベースコンタクト領域４９７を形成する。
【０１１４】
図１８〜図２１に図示する本発明の第７実施形態による半導体装置の製造方法は、図４〜図７に図示する本発明の第２実施形態から第５実施形態による半導体装置の製造方法を参照する。
【０１１５】
以上添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態は、すべての面で例示的なものであり、限定的でないものと理解しなければならない。
【符号の説明】
【０１１６】
１ ・・・第１ＬＤＭＯＳ素子、
４ ・・・第２ＬＤＭＯＳ素子、
７ ・・・第３ＬＤＭＯＳ素子、
２、５、１１ ・・・静電放電保護素子、
３、８、９ ・・・バイポーラトランジスタ、
６ ・・・シリコン制御整流器、
１１０ ・・・第１埋没層、
２１０ ・・・第２埋没層、
４１０ ・・・第３埋没層、
１３０ ・・・第１素子分離領域、
２３０ ・・・第２素子分離領域、
４３０ ・・・第３素子分離領域、
１４０ ・・・第１ディープウェル
２４０ ・・・第２ディープウェル
４４０ ・・・第３ディープウェル、
１５１ ・・・第１ボディ領域、
２５１ ・・・第２ボディ領域、
４５１ ・・・第３ボディ領域、
１５２ ・・・第１ボディコンタクト領域、
２５２ ・・・第２ボディコンタクト領域、
４５２ ・・・第３ボディコンタクト領域、
１６０ ・・・第１ソース領域、
２６０ ・・・第２ソース領域、
４６０ ・・・第３ソース領域、
１７０ ・・・第１ドレイン領域、
２７０ ・・・第２ドレイン領域、
４７０ ・・・第３ドレイン領域、
１８０ ・・・第１ゲート、
２８０ ・・・第２ゲート、
４８０ ・・・第３ゲート、
２００ ・・・エピタキシャル層。
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ技術により製造された半導体集積回路では、人体の接触などによる静電気の発生により流入する高電圧または高電流により非常に敏感な影響を受ける。すなわち、静電気の発生により高電圧または高電流が集積回路のチップ内に流入する場合、集積回路内では絶縁膜が破壊されたりチャンネルが短絡したりする現象が生じ、集積回路の内部の動作ができなくなることがある。
【０００３】
これを防止するため、半導体集積回路は入出力回路に静電放電保護回路をさらに備え、静電放電保護回路は、静電気による高電圧または高電流が集積回路の内部素子に流入しないように事前に放電する機能を果たす。特許文献１には、ＳＯＩ基板上にＭＯＳトランジスタと高耐圧型トランジスタとを備える半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−０４９７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、製造段階での基準値に対する偏差（ｐｒｏｃｅｓｓ ｄｅｖｉａｔｉｏｎ）が発生しても出力ポートの絶縁破壊電圧より低い絶縁破壊電圧を有することが可能な静電放電保護素子を備える半導体装置、及びその製造方法を提供するものである。
【０００６】
本発明の課題は、以上で言及した課題に制限されない。また、言及されていない他の課題は、次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００７】
本発明によると、半導体装置は、第１ＬＤＭＯＳ素子を含む出力ポートと、出力ポートを静電放電から保護し、第３ＬＤＭＯＳ素子及びバイポーラトランジスタで構成される静電放電保護素子と、を備え、第２ＬＤＭＯＳ素子の絶縁破壊電圧は、第１ＬＤＭＯＳ素子の絶縁破壊電圧と同一またはそれより低い。
【０００８】
本発明によると、半導体装置は、第１ＬＤＭＯＳ素子を含む出力ポートと、出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子及びシリコン制御整流器を含む静電放電保護素子と、を備え、第２ＬＤＭＯＳ素子の絶縁破壊電圧は、第１ＬＤＭＯＳ素子の絶縁破壊電圧と同一またはそれより低い。
【０００９】
本発明によると、半導体装置の製造方法は、出力ポートの第１ＬＤＭＯＳ素子が形成される第１領域と、第２ＬＤＭＯＳ素子およびバイポーラトランジスタを備える静電放電保護素子が形成される第２領域とが定義された基板を提供する段階と、基板内に第１導電型の不純物を注入して第１領域に第１埋没層を形成し、第２領域に第２埋没層を形成する段階と、基板内に第２導電型の不純物を注入して第１領域に第１ディープウェルを形成し、第２領域に第２ディープウェルを形成する段階と、第１領域内に第１素子分離領域を形成し、第２領域内に第２素子分離領域を形成する段階と、第１領域の基板上に第１ゲートを形成し、第２領域の基板上に第２ゲートを形成する段階と、基板内に第２導電型の不純物を注入して第１領域に第１ボディ領域を形成し、第２領域に第２ボディ領域を形成する段階と、基板内に第１導電型及び第２導電型の不純物を各々注入して第１ボディ領域内に第２導電型の第１ボディコンタクト領域を形成し、第２ボディ領域内に第２導電型の第２ボディコンタクト領域を形成し、第１領域内に第１導電型の第１ソース領域及び第１ドレイン領域を形成し、第１領域内に第１導電型のエミッタ領域と、第２領域内に第１導電型の第２ドレイン領域を形成する段階と、を含む。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態による半導体装置の等価回路図である。
【図２】本発明の第１実施形態による半導体装置の断面図である。
【図３】図２の断面図に組み込まれた図１の等価回路図を図示する図である。
【図４】本発明の第２実施形態による半導体装置の断面図である。
【図５】本発明の第３実施形態による半導体装置の断面図である。
【図６】本発明の第４実施形態による半導体装置の断面図である。
【図７】本発明の第５実施形態による半導体装置の断面図である。
【図８】本発明の第６実施形態による半導体装置の等価回路図である。
【図９】本発明の第６実施形態による半導体装置の断面図である。
【図１０】図９の断面図に組み込まれた図８の等価回路図を図示する図である。
【図１１】本発明の第６実施形態による半導体装置の変形例の断面図である。
【図１２】本発明の第６実施形態による半導体装置の変形例の断面図である。
【図１３】本発明の第６実施形態による半導体装置の変形例の断面図である。
【図１４】本発明の第６実施形態による半導体装置の変形例の断面図である。
【図１５】本発明の第７実施形態による半導体装置の等価回路図である。
【図１６】本発明の第７実施形態による半導体装置の断面図である。
【図１７】図１６の断面図に組み込まれた図１５の等価回路図を図示する図である。
【図１８】本発明の第７実施形態による半導体装置の変形例の断面図である。
【図１９】本発明の第７実施形態による半導体装置の変形例の断面図である。
【図２０】本発明の第７実施形態による半導体装置の変形例の断面図である。
【図２１】本発明の第７実施形態による半導体装置の変形例の断面図である。
【図２２】本発明の第１実施形態による半導体装置の製造方法を説明するための工程の中間段階の構造物の断面図である。
【図２３】本発明の第１実施形態による半導体装置の製造方法を説明するための工程の中間段階の構造物の断面図である。
【図２４】本発明の第１実施形態による半導体装置の製造方法を説明するための工程の中間段階の構造物の断面図である。
【図２５】本発明の第１実施形態による半導体装置の製造方法を説明するための工程の中間段階の構造物の断面図である。
【図２６】本発明の第１実施形態による半導体装置の製造方法を説明するための工程の中間段階の構造物の断面図である。
【図２７】本発明の第１実施形態による半導体装置の製造方法を説明するための工程の中間段階の構造物の断面図である。
【図２８】本発明の第１実施形態による半導体装置の製造方法を説明するための工程の中間段階の構造物の断面図である。
【図２９】本発明の第１実施形態による半導体装置の製造方法を説明するための工程の中間段階の構造物の断面図である。
【発明を実施するための形態】
【００１１】
本発明の利点、特徴、およびそれらを達成する方法は、添付される図面と共に詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されうる。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者が発明を実施できる程度に本発明を開示するものであり、本発明は、特許請求の範囲によってのみ定義される。したがって、いくつかの実施形態で、公知の工程段階、公知の構造及び公知の技術は、本発明が曖昧に解釈されることを避けるために詳細な説明はしない。
【００１２】
一つの素子（ｅｌｅｍｅｎｔｓ）が、他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）」と参照されるときは、他の素子と直接接続またはカップリングされた場合、あるいは中間に他の素子を介在させた場合のすべてを含む。これに対し、一つの素子が異なる素子と「直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と参照されるときは、間に他の素子を介在させないことを表わす。明細書全体にかけて、同一の参照符号は、同一の構成要素を参照する。「および／または」は、言及されたアイテムの各々および一つ以上のすべての組合せを含む。
【００１３】
「第１」、「第２」等が、多様な素子、構成要素を説明するために使用される。しかしながら、これら素子、構成要素および／またはセクションは、これらの用語によって制限されないことはもちろんである。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用されるものである。したがって、以下で言及される第１構成要素は、本発明の技術的思想内で第２構成要素であり得ることはもちろんである。
【００１４】
本明細書で使用された用語は、実施形態を説明するためであり、本発明を制限するものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」または／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及した構成要素、段階、動作または素子に対する、一つ以上の他の構成要素、段階、動作または素子の存在または追加を排除しない。また、明細書全体にかけて同一の参照符号は同一構成要素を指し、「および／または」は言及されたアイテムの各々および一つ以上のすべての組合せを含む。
【００１５】
他に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に共通に理解され得る意味において使用されるものである。また、一般的に使用される辞典に定義されている用語は、明確に特別に定義されていない限り理想的にまたは過度に解釈されない。
【００１６】
（第１実施形態）
以下図１〜図３を参照して本発明の第１実施形態による半導体装置について説明する。図１は、本発明の第１実施形態による半導体装置の等価回路図である。図２は、本発明の第１実施形態による半導体装置の断面図である。図３は、図２の断面図に組み込まれた図１の等価回路図を図示する図である。
【００１７】
図１と図２を参照すると、本発明の第１実施形態による半導体装置は、出力ポートの第１ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳ）素子１と出力ポートを静電放電から保護する静電放電保護素子２と、を含む。静電放電保護素子２は、バイポーラトランジスタ３と第２ＬＤＭＯＳ素子４と、を含む。本明細書でＬＤＭＯＳ素子は、ゲート、第１導電型のドレイン領域、第２導電型のボディ領域、及び第１導電型のドレイン領域と第２導電型のボディ領域との間に形成された素子分離領域を含む素子を意味する。
【００１８】
図１及び図２は、説明の便宜のため、第１ＬＤＭＯＳ素子１がＮ型ＬＤＭＯＳトランジスタであり、バイポーラトランジスタ３がＮＰＮバイポーラトランジスタであり、第２ＬＤＭＯＳ素子２がＮ型ドレイン領域を有する場合を図示するが、Ｐ型ＬＤＭＯＳトランジスタ、ＰＮＰバイポーラトランジスタ、またはＰ型ドレイン領域を有する場合も本発明を適用できることは自明であり、このような場合、Ｎ型とＰ型が互いに換わり得ることも自明である。
【００１９】
図２を参照すると、基板１０は、出力ポートの第１ＬＤＭＯＳ素子１が形成される第１領域Ｉと静電放電保護素子２が形成される第２領域ＩＩを含む。第２領域ＩＩは、バイポーラトランジスタ領域ＩＶ及び／または第２ＬＤＭＯＳ素子領域Ｖを含む。
【００２０】
基板１０は、Ｐ型バルク基板１００とＰ型バルク基板１００上に形成されたＮ型エピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ、２００）と、を含む。Ｐ型バルク基板１００は、例えば、シリコン半導体基板、ガリウムヒ素半導体基板、シリコンゲルマニウム半導体基板、セラミック半導体基板、石英半導体基板、またはディスプレイ用ガラス半導体基板などを含み得る。Ｎ型エピタキシャル層２００は、第１領域Ｉと第２領域ＩＩに形成され得る。
【００２１】
以下では第１領域Ｉに形成された第１ＬＤＭＯＳ素子１について説明する。第１ゲート１８０は、第１ドリフト領域１２０及び第１素子分離領域１３０の一部上に形成され、例えば、ポリシリコンで形成され得る。しかし、これに限定されるものではなく、例えば、金属または金属とポリシリコンの組合せなど多様な導電物質を使用することができる。また、第１ゲート１８０の下部には第１ゲート絶縁膜１３３が形成され、第１ゲート１８０と基板１０を電気的に分離させることができる。
【００２２】
ここで、第１素子分離領域１３０は、第１ゲート１８０とＮ型第１ドレイン領域１７０が離隔して分離するようにすることができ、第１ゲート１８０は、第１素子分離領域１３０によってＮ型第１ドレイン領域１７０と分離することができる。第１素子分離領域１３０は、例えば、シャロートレンチアイソレーション（ＳＴＩ）工程により形成されるが、これに制限されない。例えば、第１素子分離領域１３０は、局部的なシリコン酸化（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ、ＬＯＣＯＳ）工程によって形成され得る。Ｎ型第１ドレイン領域１７０に、例えば、高電圧が印加される場合、Ｎ型第１ドレイン領域１７０と第１ゲート１８０のエッジとの間に形成される高い電界による半導体装置の信頼性劣化を遅らせるか、または防止する。
【００２３】
Ｎ型第１ソース領域１６０は、第１ゲート１８０の一側に形成される。図面に図示していないが、Ｎ型第１ソース領域１６０とソース電極との間の抵抗が減少するように、Ｎ型第１ソース領域１６０の上部にはシリサイド膜が形成され得る。第１ゲート１８０は、Ｎ型第１ソース領域１６０の一部とオーバーラップし得る。Ｎ型第１ドレイン領域１７０は、第１ゲート１８０の他側から分離して形成され得る。図示しないシリサイド膜は、例えば、Ｎ型第１ドレイン領域１７０とドレイン電極との間の抵抗を減らすため、Ｎ型第１ドレイン領域１７０上に形成され得る。
【００２４】
Ｐ型第１ボディ領域１５１は第１ゲート１８０の一側に形成される。具体的には、Ｐ型第１ボディ領域１５１は、Ｎ型第１ソース領域１６０の下部にＮ型第１ソース領域１６０を囲むように形成される。このようなＰ型第１ボディ領域１５１は、Ｎ型第１ソース領域１６０とＮ型第１ドレイン領域１７０に比べ、相対的に低いドーピング濃度を有するため、例えば、Ｐ型第１ボディ領域１５１は低くドーピングされたボディであり得る。ここでドーピング濃度は、各領域にドーピングされた（または注入された）不純物の濃度であり得る。Ｐ型第１ボディ領域１５１内にはＰ型第１ボディコンタクト領域１５２が形成され得る。Ｐ型第１ボディコンタクト領域１５２は、Ｎ型第１ソース領域１６０に近接または隣接して形成され得る。Ｐ型第１ボディ領域１５１の一部はＰ型第１ボディコンタクト領域１５２とＮ型第１ソース領域１６０との間に配置され得る。Ｐ型第１ボディコンタクト領域１５２の深さは、Ｎ型第１ソース領域１６０の深さを考慮し、例えば、Ｐ型第１ボディ領域１５１内で所定の深さを有するＰ型第１ボディコンタクト領域１５２とＮ型第１ソース領域１６０が形成され得る。
【００２５】
Ｎ型第１ドリフト領域１２０は、基板１０内のＰ型第１ボディ領域１５１からＮ型第１ドレイン領域１７０に延長して形成される。具体的には、Ｎ型第１ドリフト領域１２０は、第１素子分離領域１３０及びＮ型第１ドレイン領域１７０を囲むように形成され得る。またＮ型第１ドリフト領域１２０は、Ｐ型第１ディープウェル１４０から離隔してＮ型エピタキシャル層２００の上部に形成され得る。このようなＮ型第１ドリフト領域１２０は、Ｎ型エピタキシャル層２００と同一導電型を有し、Ｎ型第１ドレイン領域１７０及びＰ型第１ボディ領域１５１に比べ、低いドーピング濃度を有し得る。これによって、Ｎ型第１ソース領域１６０とＮ型第１ドレイン領域１７０に逆バイアスが印加される場合、Ｐ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間の領域、例えば、Ｎ型第１ドリフト領域１２０、Ｎ型エピタキシャル層２００に基板１０の水平方向に空乏領域（ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ）がより容易に形成され得る。
【００２６】
Ｎ型第１ドリフト領域１２０は、Ｎ型エピタキシャル層２００に比べて高いドーピング濃度を有するため、Ｎ型第１ソース領域１６０とＮ型第１ドレイン領域１７０にしきい電圧以上の電圧が印加される場合、Ｎ型エピタキシャル層２００に比べて電流がよく流れる。これによって、Ｎ型第１ソース領域１６０とＮ型第１ドレイン領域１７０にしきい電圧以上の電圧が印加される場合、電流がＮ型第１ドリフト領域１２０を利用した電流パスによりＮ型第１ソース領域１６０から第１ドレイン領域１７０により容易に流れることができ、半導体装置のターンオン抵抗が低くなる。
【００２７】
Ｐ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間には十分に低いドーピング濃度を有するＮ型エピタキシャル層２００と、Ｎ型エピタキシャル層２００よりは多少高いドーピング濃度を有するＮ型第１ドリフト領域１２０とが形成されているため、半導体装置がターンオンする前にはＰ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間の領域に空乏領域がより容易に形成され、しきい電圧が高まるだけでなく、半導体装置がターンオンした以後にはＮ型第１ドリフト領域１２０を利用した電流パスを提供してターンオン抵抗が低くなる。
【００２８】
Ｐ型第１ディープウェル１４０は、Ｎ型第１ドリフト領域１２０とＮ型第１埋没層１１０との間に配置される。このようなＰ型第１ディープウェル１４０は、Ｐ型第１ボディ領域１５１と実質的に接触することができ、Ｐ型第１ボディ領域１５１の下部に直接位置することができる。これにより、ソース電圧を利用して半導体装置に垂直方向の電界を形成することができる。すなわち、Ｐ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間の領域、具体的には、Ｎ型第１ドリフト領域１２０及びＮ型エピタキシャル層２００に基板１０の水平方向だけでなく、垂直方向の電界が形成され、ＲＥＳＵＲＦ（ｒｅｄｕｃｅｄ ｓｕｒｆａｃｅ ｆｉｌｅｄ）効果をもたらす。水平及び垂直電界は、交差する方向に形成され得る。例えば、Ｐ型第１ディープウェル１４０は、Ｐ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間の領域に垂直方向に空乏領域を形成し、さらに垂直方向に形成された空乏領域によってＰ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間の領域に水平方向に空乏領域がより効果的に形成され得る。これによって、Ｐ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間の領域に空乏領域が完全に形成される場合、しきい電圧がＰ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間に配置された領域のドーピング濃度に相対的に大きく依存しないため、半導体装置の降伏抵抗を高めながらも、ターンオン抵抗を効果的に下げることができる。
【００２９】
一方、Ｎ型第１埋没層１１０は、前述したようにＰ型第１ボディ領域１５１とＮ型第１ドレイン領域１７０との間の領域に空乏領域が垂直方向により容易に形成されるように、Ｎ型第１ドリフト領域１２０及びＮ型エピタキシャル層２００に比べ、高いドーピング濃度を有し得る。
【００３０】
第１領域Ｉに形成された第１ＬＤＭＯＳ素子１と第２領域ＩＩに形成された静電放電保護素子２との間にはＰ型の絶縁層３００が形成され得る。Ｐ型絶縁層３００は、第１領域Ｉと第２領域ＩＩ内に形成され、例えば、第１ＬＤＭＯＳ素子１と静電放電保護素子２に隣接して形成され得る。第１領域Ｉに形成されたＮ型第１埋没層１１０と第２領域ＩＩに形成されたＮ型第２埋没層２１０との間にＰ型の埋没層３０１が形成され得る。Ｐ型埋設層３０１は、Ｐ型絶縁層３００の下部、例えば、直接的な下部に位置することができる。
【００３１】
以下、第２領域ＩＩに形成された静電放電保護素子２について説明する。静電放電保護素子２はバイポーラトランジスタ領域ＩＶ及び第２ＬＤＭＯＳ素子領域Ｖを含む。例えば、バイポーラトランジスタ領域ＩＶは第２領域ＩＩのＬＤＭＯＳ素子領域Ｖに隣接することができる。バイポーラトランジスタ領域ＩＶにはバイポーラトランジスタ３（図１参照）の構成要素が形成され、第２ＬＤＭＯＳ素子領域Ｖには第２ＬＤＭＯＳ素子４（図１参照）の構成要素が形成される。
【００３２】
第２ＬＤＭＯＳ素子領域Ｖは、第１ＬＤＭＯＳ素子１と類似に、第２ゲート２８０、第２ゲート絶縁膜２３３、Ｎ型第２ドリフト領域２２０、第２素子分離領域２３０、Ｎ型第２ドレイン領域２７０、Ｐ型第２ボディ領域２５１、Ｐ型第２ボディコンタクト領域２５２、Ｎ型エピタキシャル層２００、Ｐ型第２ディープウェル２４０、及びＮ型第２埋没層２１０を含み得る。第２ＬＤＭＯＳ素子領域Ｖは、第１領域Ｉとは異なり、Ｎ型ソース領域を含まないこともある。第２ＬＤＭＯＳ素子領域Ｖの各構成要素についての説明は第１領域Ｉと同一であるため、省略する。
【００３３】
第２ＬＤＭＯＳ素子領域ＶのＰ型第２ボディ領域２５１の一側にバイポーラトランジスタ領域ＩＶが形成される。具体的にはバイポーラトランジスタ領域ＩＶは、第２ＬＤＭＯＳ素子領域ＶのＰ型第２ボディ領域２５１とＰ型の絶縁層３００との間に形成され得る。バイポーラトランジスタ領域ＩＶは、Ｎ型エミッタ領域２９０、Ｐ型ベース領域２９５及びＮ型エピタキシャル層２００を含み得る。Ｎ型エピタキシャル層２００はＰ型ベース領域２９５とＮ型エミッタ領域２９０の下部に位置することができる。
【００３４】
Ｎ型エミッタ領域２９０は、Ｐ型第２ボディ領域２５１と離隔している。Ｐ型ベース領域２９５は、Ｎ型エミッタ領域２９０の下部にＮ型エミッタ領域２９０を囲むように形成され得る。Ｐ型ベース領域２９５とＰ型第２ボディ領域２５１は、互いに接触することができる。Ｐ型ベース領域２９５のドーピング濃度は、Ｐ型第２ディープウェル２４０のドーピング濃度より高く、Ｐ型第２ボディ領域２５１のドーピング濃度よりは低いこともある。Ｐ型ベース領域２９５とＰ型第２ディープウェル２４０は、互いに重ならないように、すなわち、非オーバーラップの関係を有して形成される。また基板１０の上部面からＰ型ベース領域２９５の下部面までの深さは、基板１０の上部面からＰ型第２ボディ領域２５１の下部面までの深さより浅く形成され得る。基板１０の床面からＰ型ベース領域２９５までの高さは、基板１０の床面からＰ型第２ボディ領域２５１までの高さより高い。Ｐ型ベース領域２９５がバイポーラトランジスタ３（図１参照）のベース役割を果たすため、Ｐ型ベース領域２９５のドーピング濃度を低くし、ジャンクション深さを減らすと、静電放電保護素子２の電流能力を高めることができる。
【００３５】
図１および図３を参照すると、Ｎ型第１ソース領域１６０、Ｎ型第１ドレイン領域１７０、及び第１ゲート１８０は、各々第１ＬＤＭＯＳ素子１のソース、ドレイン、及びゲートとなる。Ｎ型エミッタ領域２９０、Ｐ型ベース領域２９５、Ｎ型第２ドレイン領域２７０は、各々バイポーラトランジスタ３のエミッタ、ベース、及びコレクタとなる。Ｎ型第２ドレイン領域２７０及び第２ゲート２８０は、各々第２ＬＤＭＯＳ素子４のドレイン及びゲートとなる。
【００３６】
第１ＬＤＭＯＳ素子１のドレインは、図示しない出力パッドに接続され、ゲートは図示しない駆動回路に接続され、ソースは接地電圧に接続される。出力パッドと接地電圧との間で第１ＬＤＭＯＳ素子１と並列接続される静電放電保護素子２を含む。第２ＬＤＭＯＳ素子４のドレインは、出力パッドにより電源電圧に接続され、第２ＬＤＭＯＳ素子４のゲートはボディ領域と接続され得る。またはこれとは異なり、ゲートは接地電圧と接続されることもある。バイポーラトランジスタ３のエミッタは接地電圧と接続され得ることができる。
【００３７】
Ｒ１は、Ｐ型第２ボディ領域２５１の抵抗であり得る。またはバイポーラトランジスタ３のターンオン電流を低くするため、追加して外部のポーリ抵抗を使用することができる。外部のポーリ抵抗は、第２ＬＤＭＯＳ素子４に使用される第２ゲート２８０を形成するためのポリシリコンを使用して作ることができ、受動素子として提供される抵抗を使用することができる。
【００３８】
図１〜図３を参照すると、静電放電保護素子２の絶縁破壊電圧（ＢＶ：Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）は、半導体装置の動作電圧よりは高く、出力ポートの第１ＬＤＭＯＳ素子１の絶縁破壊電圧よりは低く設計する。このため、第２ＬＤＭＯＳ素子４の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低く設計する。
【００３９】
静電放電保護素子２で絶縁破壊電圧は第２ＬＤＭＯＳ素子４から発生する。ここで、第１ＬＤＭＯＳ素子１と第２ＬＤＭＯＳ素子４は、両方ともＬＤＭＯＳ素子で構成されるため、絶縁破壊電圧が発生する原因が同一である。したがって、第２ＬＤＭＯＳ素子４の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧より低いように設計すると、製造段階での基準値に対する偏差が発生しても第２ＬＤＭＯＳ素子４の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧より常に低い値を有し、静電放電保護素子２の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧より常に低い値を有し得る。したがって、静電放電による不良を防止することができる。一方、静電放電保護素子２は、バイポーラトランジスタ３を含むため、第２ＬＤＭＯＳ素子４の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一であっても静電放電保護素子２の絶縁破壊電圧は第１ＬＤＭＯＳ素子１より常に低くなる。したがって、第２ＬＤＭＯＳ素子４の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一である場合も静電放電による不良を防止することができる。
【００４０】
本発明による第１実施形態では、第２ＬＤＭＯＳ素子４の絶縁破壊電圧を第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低く設計するため、第２ＬＤＭＯＳ素子領域Ｖの第２素子分離領域２３０の長さＬ２を第１ＬＤＭＯＳ素子１の第１素子分離領域１３０の長さＬ１と同一またはそれより短く形成する。ここで、第１素子分離領域１３０及び第２素子分離領域２３０の長さＬ１、Ｌ２は、Ｐ型第１ボディ領域１５１及び第２ボディ領域２５１からＮ型第１ドレイン領域１７０及び第２ドレイン領域２７０に向かう方向と同一な方向への長さをいう。
【００４１】
図２と、図２２〜図２９を参照して本発明の第１実施形態による半導体装置の製造方法について説明する。図２２〜図２９は、本発明の第１実施形態による半導体装置の製造方法について説明するための工程の中間段階の構造物に対する断面図である。
【００４２】
図２２を参照すると、Ｐ型バルク基板１００内にＮ型第１埋没層１１０とＮ型第２埋没層２１０を形成する。具体的には、Ｐ型バルク基板１００上にＮ型第１埋没層１１０とＮ型第２埋没層２１０が形成される領域が定義された図示しないマスクパターンを形成し、Ｐ型バルク基板１００の上部にＮ型不純物を注入した後、マスクパターンを除去してＮ型第１埋没層１１０とＮ型第２埋没層２１０を形成することができる。
【００４３】
続いて、Ｎ型第１埋没層１１０とＮ型第２埋没層２１０との間にＰ型の埋没層３０１を形成することができる。具体的には、Ｐ型バルク基板１００上にＰ型の埋没層３０１が形成される領域が定義されたマスクパターンを形成し、Ｐ型バルク基板１００の上部にＰ型不純物を注入した後、マスクパターンを除去してＰ型の埋没層３０１を形成することができる。
【００４４】
図２３を参照すると、Ｐ型バルク基板１００上にＮ型エピタキシャル層２００を形成する。例えば、選択エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ、ＳＥＧ）法、固相エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｉａｌと、ＳＰＥ）法などを利用してＮ型エピタキシャル層２００を形成することができる。
【００４５】
続いて、第１領域Ｉ及び第２領域ＩＩの境界領域にＰ型の絶縁層３００を形成する。Ｐ型不純物をイオン注入した後、拡散させると、Ｐ型絶縁層３００を形成することができる。マスク数を減少させるため、Ｐ型ディープウェル１４０、２４０（図２４参照）、またはＰ型ベース領域２９５（図２７参照）形成時にＰ型絶縁層３００を形成することもできる。
【００４６】
続いて、図２４を参照すると、Ｎ型のエピタキシャル層２００内にＰ型第１ディープウェル１４０及びＰ型第２ディープウェル２４０を形成する。具体的には、Ｎ型のエピタキシャル層２００上にＰ型第１ディープウェル１４０及びＰ型第２ディープウェル２４０が形成される領域が定義されたマスクパターンを形成した後、Ｐ型不純物を基板１０内にＮ型第１埋没層１１０及びＮ型第２埋没層２１０の上部まで注入し、マスクパターンを除去してＰ型第１ディープウェル１４０及びＰ型第２ディープウェル２４０を形成する。Ｐ型第１ディープウェル１４０及びＰ型第２ディープウェル２４０を形成するＰ型不純物のドーピング濃度は、約１×１０15〜約５×１０16ａｔｏｍｓ／ｃｍ2であり得る。Ｐ型不純物の濃度は、例えば、約２×１０15〜約４×１０16ａｔｏｍｓ／ｃｍ2、約３×１０15〜約３×１０16ａｔｏｍｓ／ｃｍ2、約９×１０15〜約１×１０16ａｔｏｍｓ／ｃｍ2などを含むより狭い領域であり得るが、これに制限されない。
【００４７】
続いて、図２５を参照すると、Ｎ型エピタキシャル層２００上にＮ型第１ドリフト領域１２０とＮ型第２ドリフト領域２２０を形成する。具体的にはＮ型第１ドリフト領域１２０及びＮ型第２ドリフト領域２２０が形成される領域が定義されたマスクパターンを形成した後、Ｎ型不純物をＮ型エピタキシャル層２００の上部に注入し、マスクパターンを除去してＮ型第１ドリフト領域１２０とＮ型第２ドリフト領域２２０を形成する。Ｎ型第１ドリフト領域１２０及びＮ型第２ドリフト領域２２０を形成するＮ型不純物のドーピング濃度は、約５×１０15〜約７×１０16ａｔｏｍｓ／ｃｍ2であり得る。Ｎ型不純物の濃度は、例えば、約７×１０15〜約６×１０16ａｔｏｍｓ／ｃｍ2、約９×１０15〜約５×１０16ａｔｏｍｓ／ｃｍ2、約２×１０16〜約７×１０16ａｔｏｍｓ／ｃｍ2などを含むより狭い領域であり得るが、これに制限されない。
【００４８】
図２６を参照すると、Ｎ型第１ドリフト領域１２０及びＮ型第２ドリフト領域２２０内に第１素子分離領域１３０及び第２素子分離領域２３０を各々形成する。ここで、第１素子分離領域１３０と第２素子分離領域２３０は、ＳＴＩで形成されるが、これに限定されず、ＬＯＣＯＳなどで形成されることもある。ここで、図２に図示する半導体装置を形成するため、第１素子分離領域１３０の長さを第２素子分離領域２３０の長さと同一またはそれより長く形成することができる。
【００４９】
図２７を参照すると、第２領域ＩＩにＰ型絶縁層３００とＮ型第２ドリフト領域２２０との間にＰ型ベース領域２９５を形成する。具体的にはＰ型ベース領域２９５が形成される領域が定義された図示しないマスクパターンを形成した後、Ｐ型不純物を基板１０に注入し、マスクパターンを除去してＰ型ベース領域２９５を形成することができる。本発明の第１実施形態による半導体装置が、ＣＭＯＳ素子が形成される基板上に形成される場合にはＰ型ベース領域２９５は、ＣＭＯＳ素子のＰ−ｗｅｌｌ形成時共に形成され得る。Ｐ型ベース領域２９５を形成するためのＰ型不純物のドーピング濃度は、約１×１０16〜約５×１０17ａｔｏｍｓ／ｃｍ2であり得る。Ｎ型不純物の濃度は、例えば、約２×１０16〜約４×１０17ａｔｏｍｓ／ｃｍ2、約５×１０16〜約１×１０17ａｔｏｍｓ／ｃｍ2、約９×１０16〜約３×１０17ａｔｏｍｓ／ｃｍ2などを含むより狭い領域であり得るが、これに制限されない。
【００５０】
図２８を参照すると、Ｎ型第１ドリフト領域１２０及び第１素子分離領域１３０上に第１ゲート絶縁膜１３３及び第１ゲート１８０を形成し、Ｎ型第２ドリフト領域２２０及び第２素子分離領域２３０上に第２ゲート絶縁膜２３３及び第２ゲート２８０を形成する。具体的には、基板１０上に例えば、シリコン酸化物のようなフリーゲート絶縁膜及びポリシリコンのようなフリーゲートを順次に積層した後、フリーゲート絶縁膜及びフリーゲートをパターニングし、第１ゲート絶縁膜１３３及び第１ゲート１８０と、第２ゲート絶縁膜２３３及び第２ゲート２８０を形成することができる。
【００５１】
図２９を参照すると、第１ゲート１８０の一側にＰ型第１ボディ領域１５１及び第２ゲート２８０の一側にＰ型第２ボディ領域２５１を形成する。具体的には、Ｐ型第１ボディ領域１５１及びＰ型の第２ボディ領域２５１が形成される領域が定義された図示しないマスクパターンを形成してＰ型不純物を注入し、マスクパターンを除去してＰ型第１ボディ領域１５１及びＰ型の第２ボディ領域２５１を形成することができる。Ｐ型第１ボディ領域１５１及びＰ型の第２ボディ領域２５１を形成するＰ型不純物のドーピング濃度は、約５×１０16〜約８×１０17ａｔｏｍｓ／ｃｍ2であり得る。Ｎ型不純物の濃度は、例えば、約６×１０16〜約７×１０17ａｔｏｍｓ／ｃｍ2、約９×１０16〜約４×１０17ａｔｏｍｓ／ｃｍ2、約１×１０17〜約３×１０17ａｔｏｍｓ／ｃｍ2などを含むより狭い領域であり得るが、これに制限されない。
【００５２】
続いて、図２を参照すると、基板１０内にＰ型不純物を注入してＰ型第１ボディ領域１５１内にＰ型第１ボディコンタクト領域１５２と、Ｐ型第２ボディ領域２５１内にＰ型第２ボディコンタクト領域２５２を形成し、Ｎ型不純物を注入してＮ型第１ソース領域１６０、Ｎ型第１ドレイン領域１７０、Ｎ型エミッタ領域２９０、及びＮ型第２ドレイン領域２７０を形成する。
【００５３】
図１〜図３を参照して静電放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）が発生した際の半導体装置の動作について説明する。
【００５４】
静電放電が発生すると、第１ＬＤＭＯＳ素子１及び第２ＬＤＭＯＳ素子４のドレイン電圧が増加する。ここで、第２ＬＤＭＯＳ素子４の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低いため、第１ＬＤＭＯＳ素子１ではない第２ＬＤＭＯＳ素子４で絶縁破壊が発生する。
【００５５】
第２ＬＤＭＯＳ素子４で絶縁破壊が発生すると、第２ＬＤＭＯＳ素子４には衝突イオン化（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ）による電流が流れる。第２ＬＤＭＯＳ素子４のＰ型第２ボディコンタクト領域２５２に流れた電流がＲ１に流れ、Ｒ１の間に電圧降下が発生する。Ｒ１の間の電圧が、バイポーラトランジスタ３のターンオン電圧以上になると、バイポーラトランジスタ３が動作して静電放電によって発生した電流がすべてバイポーラトランジスタ３に流れる。これにより、出力ポートの第１ＬＤＭＯＳ素子１を保護することができる。
【００５６】
本発明による第１実施形態によれば、静電放電保護素子２が出力ポートの第１ＬＤＭＯＳ素子１と類似の構造の第２ＬＤＭＯＳ素子４を含むように形成し、静電放電発生時、ブレークダウンが発生するメカニズムが同一であるように形成することができる。その結果、製造段階での基準値に対する偏差が発生しても静電放電保護素子２の絶縁破壊電圧が常に低いため、静電放電から第１ＬＤＭＯＳ素子１を保護することができる。
【００５７】
また、本発明の半導体装置の製造方法では、出力ポートと静電放電保護素子にＬＤＭＯＳ素子を備えることによって、同一マスクを利用してこれらＬＤＭＯＳ素子を形成することができる。したがって、静電放電保護素子のＬＤＭＯＳ素子の絶縁破壊電圧を出力ポートのＬＤＭＯＳ素子の絶縁破壊電圧と同一またはそれより低く設計すると、製造段階での基準値に対する偏差が発生しても静電放電保護素子のＬＤＭＯＳ素子の絶縁破壊電圧は、常に出力ポートのＬＤＭＯＳ素子の絶縁破壊電圧と同一またはそれより低い。したがって、静電放電保護素子の絶縁破壊電圧が出力ポートの絶縁破壊電圧より常に低い。
【００５８】
（第２実施形態）
図４を参照して本発明の第２実施形態による半導体装置について説明する。図４は、本発明の第２実施形態による半導体装置の断面図である。図４に図示する半導体装置の等価回路図は図１と同一である。図１〜図３と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。
【００５９】
図４を参照すると、本発明の第２実施形態による半導体装置では、第２ＬＤＭＯＳ素子４の絶縁破壊電圧を第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低く設計するための他の設計方案として第２素子分離領域２３０とＰ型第２ディープウェル２４０が重なる長さＯ２が第１素子分離領域１３０とＰ型第１ディープウェル１４０が重なる長さＯ１と同一またはそれより長く形成する。例えば、第１素子分離領域１３０が第１方向に下部のＰ型第１ディープウェル１４０と重なる長さより第２素子分離領域２３０が第１方向に下部のＰ型第２ディープウェル２４０と重なる長さがより長いこともある。
【００６０】
本発明の第２実施形態による半導体装置の製造方法は、図２２〜図２９を参照して説明した本発明の第１実施形態による半導体装置の製造方法から当業者が類推可能であるため、以下では差異点を中心に簡略に説明する。
【００６１】
図４に図示する本発明の第２実施形態による半導体装置の製造方法では、第２素子分離領域２３０とＰ型第２ディープウェル２４０が重なる長さＯ２が第１素子分離領域１３０とＰ型第１ディープウェル１４０が重なる長さＯ１と同一またはそれより長く形成する。
【００６２】
（第３実施形態）
図５を参照して本発明の第３実施形態による半導体装置について説明する。図５は、本発明の第３実施形態による半導体装置の断面図である。図５に図示する半導体装置の等価回路図は図１と同一である。図１〜図４と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。
【００６３】
図５を参照すると、本発明の第３実施形態による半導体装置では、図２に図示する半導体装置とは異なり、Ｐ型第２ディープウェル２４０がＰ型ベース領域２９５と一定部分重なるように形成することができる。Ｐ型第２ディープウェル２４０は、Ｐ型ベース領域２９５の一部と重なることがある。例えば、Ｐ型第２ディープウェル２４０は、Ｎ型エミッタ領域２９０の側面を囲むＰ型第２ディープウェル２４０の一面と重なることがある。Ｐ型第２ディープウェル２４０がＰ型ベース領域２９５の全領域と重なると、バイポーラトランジスタ３の電流能力を減少させることができる。したがって、Ｐ型第２ディープウェル２４０がＰ型ベース領域２９５の全体領域とは重ならないようにした方が良い。
【００６４】
図５に図示する本発明の第３実施形態による半導体装置の製造方法では、Ｐ型第２ディープウェル２４０がＰ型ベース領域２９５と一定部部分が重なるように形成する。
【００６５】
（第４実施形態）
図６を参照して本発明の第４実施形態による半導体装置について説明する。図６は、本発明の第４実施形態による半導体装置の断面図である。図６に図示する半導体装置の等価回路図は図１と同一である。図１〜図５と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。
【００６６】
図６を参照すると、本発明の第４実施形態による半導体装置では、図２に図示する半導体装置とは異なり、Ｐ型ベース領域（図２の２９５）を形成せず、Ｐ型第２ボディ領域２５１がＮ型エミッタ領域２９０まで囲むように延長して形成され得る。これと関連し、Ｐ型第２ボディ領域２５１は、Ｎ型エミッタ領域２９０とＰ型第２ボディコンタクト領域２５２を囲む。実施形態によって、Ｐ型第２ボディ領域２５１のドーピング濃度は、Ｐ型第２ディープウェル２４０のドーピング濃度より高いこともある。Ｐ型第２ボディ領域２５１は、Ｐ型第２ボディコンタクト領域２５２の下部でＰ型第２ディープウェル２４０と接続する第１部分とＮ型エミッタ領域２９０の下部でＰ型第２ディープウェル２４０と接続しない関係にある第２部分を含む。
【００６７】
図６に図示する本発明の第４実施形態による半導体装置の製造方法では、図２７のＰ型ベース領域２９５を形成する工程を省略し、Ｐ型第２ボディ領域２５１がＮ型エミッタ領域２９０まで囲むように形成する。
【００６８】
（第５実施形態）
図７を参照して本発明の第５実施形態による半導体装置について説明する。図７は、本発明の第５実施形態による半導体装置の断面図である。図７に図示する半導体装置の等価回路図は図１と同一である。図１〜図６と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。
【００６９】
図７を参照すると、本発明の第５実施形態による半導体装置では、図２に図示する半導体装置とは異なり、第２ＬＤＭＯＳ素子領域Ｖが第２ゲート２８０の一側に形成されたＮ型第２ソース領域２６０を含む。これにより、第２ＬＤＭＯＳ素子領域Ｖの第２ＬＤＭＯＳ素子４はＬＤＭＯＳトランジスタとして構成され得る。静電放電保護素子２がバイポーラトランジスタ３を含むと、第２ＬＤＭＯＳ素子４がＬＤＭＯＳトランジスタで構成されても静電放電保護素子２は、バイポーラトランジスタ３を備えるため、静電放電が発生した時、電流はバイポーラトランジスタ３に流れる。
【００７０】
図７に図示された本発明の第５実施形態による半導体装置の製造方法では、基板１０内にＮ型不純物を注入してＮ型第１ソース領域１６０、Ｎ型第１ドレイン領域１７０、Ｎ型エミッタ領域２９０、及びＮ型第２ドレイン領域２７０を形成する時、Ｎ型第２ソース領域２６０も形成する。
【００７１】
（第６実施形態）
図８〜図１０を参照して本発明の第６実施形態による半導体装置について説明する。本発明の第３実施形態による半導体装置は、静電放電保護素子がシリコン制御整流器（ＳＣＲ、Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｉｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）を含む。図８は、本発明の第６実施形態による半導体装置の等価回路図である。図９は、本発明の第６実施形態による半導体装置の断面図である。図１０は、図９に組み込まれた図８の等価回路図を図示する図である。
【００７２】
図８と図９を参照すると、本発明の第６実施形態による半導体装置は、出力ポートの第１ＬＤＭＯＳ素子１及び出力ポートを静電放電から保護する静電放電保護素子５を含む。静電放電保護素子５は、シリコン制御整流器６と第３ＬＤＭＯＳ素子７を含む。本明細書でシリコン制御整流器６は、ＰＮＰバイポーラトランジスタ８及びＮＰＮバイポーラトランジスタ９を含む素子を意味する。
【００７３】
図８と図９は、説明の便宜のため、第１ＬＤＭＯＳ素子１はＮ型ＬＤＭＯＳトランジスタであり、第３ＬＤＭＯＳ素子７はＮ型ドレイン領域を有する場合を図示するが、本発明はＰ型ＬＤＭＯＳトランジスタまたはＰ型ドレイン領域を有する場合も適用できることは自明であり、このような場合、Ｎ型とＰ型が互いに換わり得ることも自明である。
【００７４】
図９を参照すると、基板１０は、出力ポートの第１ＬＤＭＯＳ素子１が形成される第１領域Ｉと静電放電保護素子５が形成される第３領域ＩＩＩとを含む。第１領域Ｉに形成された第１ＬＤＭＯＳ素子１は、図２に図示する第１ＬＤＭＯＳ素子１と同一であるため、詳細な説明は省略する。
【００７５】
以下では第３領域ＩＩＩに形成された静電放電保護素子５について説明する。第３ゲート４８０は、Ｎ型第３ドリフト領域４２０及び第３素子分離領域４３０の一部上に形成される。第３ゲート４８０の下部には第３ゲート絶縁膜４３３が形成される。
【００７６】
Ｐ型第３ボディ領域４５１は第３ゲート４８０の一側に形成される。Ｐ型第３ボディ領域４５１内には、例えば、第３ゲート絶縁膜４３３に隣接してＰ型第３ボディコンタクト領域４５２が形成され得る。第３ゲート４８０はＰ型第３ボディコンタクト領域４５２と重なることがある。
【００７７】
Ｎ型第３ドレイン領域４７０は、第３ゲート４８０の他側に形成され、ドレイン電圧が印加される。第３素子分離領域４３０とＮ型第３ドレイン領域４７０との間にＮ型不純物領域４９１及びＰ型エミッタ領域４９３が順次に形成され得る。Ｎ型不純物領域４９１は、Ｎ型第３ドレイン領域４７０にドレイン電圧印加時、Ｐ型第３ディープウェル４４０とＮ型エピタキシャル層２００との間で生成された空乏領域がＰ型エミッタ領域４９３まで拡張され、パンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）電流が流れることを防止するためである。
【００７８】
Ｎ型第３ドリフト領域４２０は、基板１０内のＰ型第３ボディ領域４５１からＮ型第３ドレイン領域４７０に延長して形成される。具体的にはＮ型第３ドリフト領域４２０は、第３素子分離領域４３０、Ｎ型不純物領域４９１、Ｐ型エミッタ領域４９３、及びＮ型第３ドレイン領域４７０を囲むように形成され得る。Ｎ型第３ドリフト領域４２０は、Ｐ型第３ディープウェル４４０から離隔してＮ型エピタキシャル層２００の上部に形成され得る。
【００７９】
Ｐ型第３ディープウェル４４０は、Ｎ型第３ドリフト領域４２０とＮ型第３埋没層４１０との間に配置される。Ｐ型第３ディープウェル４４０は、Ｐ型第３ボディ領域４５１と実質に接触することができる。例えば、Ｐ型第３ボディ領域４５１の実質の全体床面は、Ｐ型第３ディープウェル４４０と直接的に接続することができる。
【００８０】
Ｐ型第３ボディ領域４５１とＰ型の絶縁層３００との間にＮ型エミッタ領域４９０及びＮ型エミッタ領域４９０の下部にＮ型エミッタ領域４９０を囲むＰ型ベース領域４９５が形成される。本発明の第１実施形態による半導体装置で説明したように、Ｐ型ベース領域４９５とＰ型第３ディープウェル４４０は、互いに重ならないように形成され得る。また基板１０の上部面からＰ型ベース領域４９５の下部面までの深さは、基板１０の上部面からＰ型第３ボディ領域４５１の下部面までの深さより浅く形成される。基板１０の床面からＰ型ベース領域４９５の床面までの距離は、基板１０の床面からＰ型第３ボディ領域４５１の床面までの距離より長いこともある。Ｐ型ベース領域４９５とＰ型第３ボディ領域４５１は、互いに接することができ、例えば、隣接関係にあり得る。Ｐ型ベース領域４９５がバイポーラトランジスタのベース役割をするため、Ｐ型ベース領域４９５のドーピング濃度を低くしてジャンクション深さを減らすと、静電放電保護素子５の電流能力を高くすることができる。
【００８１】
図８及び図１０を参照すると、Ｎ型第１ソース領域１６０、Ｎ型第１ドレイン領域１７０、及び第１ゲート１８０は、各々第１ＬＤＭＯＳ素子１のソース、ドレイン、及びゲートとなる。Ｎ型第３ドレイン領域４７０及び第３ゲート４８０は、各々第３ＬＤＭＯＳ素子７のドレイン及びゲートとなる。Ｐ型エミッタ領域４９３、Ｎ型エピタキシャル層２００、Ｐ型第３ボディコンタクト領域４５２は、各々ＰＮＰバイポーラトランジスタ８のエミッタ、ベース、及びコレクタとなる。Ｎ型エミッタ領域４９０、Ｐ型ベース領域４９５、及びＮ型第３ドレイン領域４７０は、各々ＮＰＮバイポーラトランジスタ９のエミッタ、ベース、及びコレクタとなる。
【００８２】
抵抗Ｒ２は、Ｐ型第３ボディコンタクト領域４５２と接続された外部のポーリ抵抗を使用することができる。外部のポーリ抵抗は、第３ゲート４８０を形成するためのポリシリコンを使用して作ることができ、受動素子として提供される抵抗を使用することができる。抵抗Ｒ３は、Ｎ型第３ドリフト領域４２０の抵抗であり、抵抗Ｒ４はＰ型ベース領域４９５の抵抗であり得る。
【００８３】
第３ＬＤＭＯＳ素子７のＮ型第３ドレイン領域４７０とＰＮＰバイポーラトランジスタ８のＰ型エミッタ領域４９３は、出力パッドにより電源電圧に接続され得る。抵抗Ｒ２とＮＰＮバイポーラトランジスタ９のＮ型エミッタ領域４９０は接地電圧に接続され得る。Ｐ型第３ボディコンタクト領域４５２、Ｐ型第３ボディ領域４５１、及びＰ型ベース領域４９５は互いに接続され得る。
【００８４】
図８〜図１０を参照すると、静電放電保護素子５の絶縁破壊電圧は、半導体装置の動作電圧より高く、出力ポートの第１ＬＤＭＯＳ素子１の絶縁破壊電圧よりは低く設計される。このため、第３ＬＤＭＯＳ素子７の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低く設計される。
【００８５】
静電放電保護素子５の絶縁破壊電圧は第３ＬＤＭＯＳ素子７から発生する。ここで、第１ＬＤＭＯＳ素子１と第３ＬＤＭＯＳ素子７は、両方ともＬＤＭＯＳ素子で構成されるため、絶縁破壊電圧が発生する原因が同一である。したがって、第３ＬＤＭＯＳ素子７の絶縁破壊電圧を第１ＬＤＭＯＳ素子１の絶縁破壊電圧より低く設計すると、製造段階での基準値に対する偏差が発生しても第３ＬＤＭＯＳ素子７の絶縁破壊電圧は第１ＬＤＭＯＳ素子１の絶縁破壊電圧より常に低い値を有し得、静電放電保護素子５の絶縁破壊電圧は第１ＬＤＭＯＳ素子１の絶縁破壊電圧より常に低い値を有し得る。したがって、静電放電による不良を防止することができる。一方、静電放電保護素子５は、ＰＮＰバイポーラトランジスタ８及びＮＰＮバイポーラトランジスタ９で構成されるシリコン制御整流器６を含んでいるため、第３ＬＤＭＯＳ素子７の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一であっても静電放電保護素子５の絶縁破壊電圧は第１ＬＤＭＯＳ素子１より常に低い。したがって、第３ＬＤＭＯＳ素子７の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一な場合も静電放電による不良を防止することができる。
【００８６】
第３ＬＤＭＯＳ素子７の絶縁破壊電圧を第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低く設計するため、本発明の第３実施形態では、第３素子分離領域４３０の長さＬ３を第１素子分離領域１３０の長さＬ１と同一またはそれより短く形成する。
【００８７】
図８〜図１０を参照して、静電放電が発生した時の半導体装置の動作について説明する。静電放電が発生すると、第１ＬＤＭＯＳ素子１及び第３ＬＤＭＯＳ素子７のドレイン電圧が増加する。ここで、第３ＬＤＭＯＳ素子７の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低いため、第１ＬＤＭＯＳ素子１ではない第３ＬＤＭＯＳ素子７で絶縁破壊が発生する。
【００８８】
第３ＬＤＭＯＳ素子７で絶縁破壊が発生すると、第３ＬＤＭＯＳ素子７には衝突イオン化による電流が流れる。第３ＬＤＭＯＳ素子７のＰ型第３ボディコンタクト領域４５２に流れた電流が抵抗Ｒ２に流れて抵抗Ｒ２の間に電圧降下が発生する。抵抗Ｒ２の間の電圧がＮＰＮバイポーラトランジスタ９のターンオン電圧以上になれば、ＮＰＮバイポーラトランジスタ９が動作する。
【００８９】
衝突イオン化のため、電流が継続して増加すると、抵抗Ｒ３の間に流れる電流のため、抵抗Ｒ３の間に電圧降下が発生する。抵抗Ｒ３の間の電圧がＰＮＰバイポーラトランジスタ８のターンオン電圧以上になると、ＰＮＰバイポーラトランジスタ８が動作する。ＰＮＰバイポーラトランジスタ８及びＮＰＮバイポーラトランジスタ９がいずれも動作すると、ポジティブフィードバックフィードバック（ｐｏｓｉｔｉｖｅ ｆｅｅｄ ｂａｃｋ）状態になり、電流が急激に増加する。したがって、静電放電によって発生した電流がすべてＰＮＰバイポーラトランジスタ８及びＮＰＮバイポーラトランジスタ９に流れる。これにより出力ポートの第１ＬＤＭＯＳ素子１を保護することができる。
【００９０】
図１１〜図１４を参照して図９に図示する本発明の第６実施形態による半導体装置の変形例について説明する。図１１〜図１４は、本発明の第６実施形態による半導体装置の変形例の断面図である。図１１〜図１４に図示する半導体装置の等価回路図は図８と同一である。図８〜図１０と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。
【００９１】
図１１を参照すると、第３ＬＤＭＯＳ素子７の絶縁破壊電圧を第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低く設計するための他の設計方案として第３素子分離領域４３０とＰ型第３ディープウェル４４０が重なる長さＯ３が第１素子分離領域１３０とＰ型第１ディープウェル１４０が重なる長さＯ１と同一またはそれより長く形成する。第１素子分離領域１３０は、第３素子分離領域４３０の長さと同一または長い長さを有し得る。例えば、Ｐ型第１ディープウェル１４０が第１素子分離領域１３０と重なることよりもＰ型第３ディープウェル４４０が第３分離領域４３０と重なる長さが大きいこともある。Ｐ型第１ディープウェル１４０が第１ゲート１８０と重なることよりもＰ型第３ディープウェル４４０が第３ゲート４８０と重なる長さが大きいこともある。
【００９２】
図１２を参照すると、Ｐ型第３ディープウェル４４０がＰ型ベース領域４９５と一定部分重なるように形成することができる。しかし、Ｐ型第３ディープウェル４４０がＰ型ベース領域４９５の全領域と重なると、シリコン制御整流器６の電流能力を減少させることができる。したがって、Ｐ型第３ディープウェル４４０がＰ型ベース領域４９５の全体領域とは重複しないようにした方が良い。
【００９３】
図１３を参照すると、Ｐ型ベース領域４９５（図９参照）を形成せず、Ｐ型第３ボディ領域４５１がＮ型エミッタ領域４９０まで囲むように延長して形成されることもある。これと関連し、Ｐ型第３ボディ領域４５１はＮ型エミッタ領域４９０とＰ型第３ボディコンタクト領域４５２を囲むことができる。Ｐ型第３ボディ領域４５１のドーピング濃度は、Ｐ型第３ディープウェル４４０のドーピング濃度より高いことがある。Ｐ型第３ボディ領域は、Ｐ型第３ボディコンタクト領域の下部４５２でＰ型第３ディープウェル４４０と接続する第１部分とＮ型エミッタ領域の下部４５２でＰ型第３ディープウェル４４０と接続しない第２部分を含み得る。
【００９４】
図１４を参照すると、第３ゲート４８０の一側にＰ型第３ボディ領域４５１内にＮ型第３ソース領域４６０を形成することができる。これにより第３ＬＤＭＯＳ素子７はＬＤＭＯＳトランジスタとして構成され得る。ここで第３ＬＤＭＯＳ素子７がＬＤＭＯＳトランジスタで構成されても静電放電保護素子５は、バイポーラトランジスタ８、９で構成されるシリコン制御整流器６を備えるため、静電放電が発生した時の電流はシリコン制御整流器６に流れる。
【００９５】
図９に図示する本発明の第６実施形態による半導体装置の製造方法では、基板１０内にＰ型不純物を注入してＰ型第１ボディコンタクト領域１５２及びＰ型第３ボディコンタクト領域４５２の形成時、Ｐ型エミッタ領域４９３を形成し、基板１０内にＮ型不純物を注入してＮ型第１ソース領域１６０、Ｎ型第１ドレイン領域１７０、Ｎ型エミッタ領域４９０、及びＮ型第３ドレイン領域４７０の形成時、Ｎ型不純物領域４９１を形成する。
【００９６】
図１１〜図１４に図示する本発明の第６実施形態による半導体装置の製造方法は、図４〜図７に図示する本発明の第２実施形態から第５実施形態による半導体装置の製造方法を参照する。
【００９７】
（第７実施形態）
図１５〜図１７を参照して本発明の第７実施形態による半導体装置について説明する。本発明の第７実施形態による半導体装置は、図８〜図１０を参照して説明したように静電放電保護素子がシリコン制御整流器を含むものである。図１５は、本発明の第７実施形態による半導体装置の等価回路図である。図１６は、本発明の第７実施形態による半導体装置の断面図である。図１７は、図１６に組み込まれた図１５の等価回路図を図示する図である。
【００９８】
図８〜図１０と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。以下では図８〜図１０との差異点を中心に説明する。
【００９９】
図１５と図１６を参照すると、静電放電保護素子１１では第３素子分離領域４３０とＮ型第３ドレイン領域４７０との間にＰ型エミッタ領域４９３及び第４素子分離領域４３５が順次に形成され得る。またＮ型エミッタ領域４９０がＰ型第３ボディ領域４５１及びＰ型ベース領域４９５上にＰ型第３ボディ領域４５１及びＰ型ベース領域４９５にかけて形成される。
【０１００】
Ｎ型エミッタ領域４９０の一側にＰ型ベースコンタクト領域４９７が形成され得る。Ｐ型ベースコンタクト領域４９７は、Ｐ型ベース領域４９５内に形成され、例えば、Ｐ型ベースコンタクト領域４９７は、Ｐ型ベース領域４９５の一部によってＮ型エミッタ領域４９０と離隔することができる。一方、Ｐ型第３ボディコンタクト領域４５２と接続される外部のポーリ抵抗は形成しなくてもよい。
【０１０１】
図１５と図１７を参照すると、Ｎ型第１ソース領域１６０、Ｎ型第１ドレイン領域１７０、及び第１ゲート１８０は、各々第１ＬＤＭＯＳ素子１のソース、ドレイン、及びゲートとなる。Ｎ型第３ドレイン領域４７０及び第３ゲート４８０は、各々第３ＬＤＭＯＳ素子７のドレイン及びゲートとなる。Ｐ型エミッタ領域４９３、Ｎ型エピタキシャル層２００、Ｐ型第３ボディコンタクト領域４５２は、各々ＰＮＰバイポーラトランジスタ８のエミッタ、ベース、及びコレクタとなる。Ｎ型エミッタ領域４９０、Ｐ型ベース領域４９５、及びＮ型第３ドレイン領域４７０は、各々ＮＰＮバイポーラトランジスタ９のエミッタ、ベース、及びコレクタとなる。
【０１０２】
抵抗Ｒ３は、Ｎ型第３ドリフト領域４２０の抵抗であり、抵抗Ｒ４はＰ型ベース領域４９５の抵抗であり得る。第３ＬＤＭＯＳ素子７のＮ型第３ドレイン領域４７０とＰＮＰバイポーラトランジスタ８のＰ型エミッタ領域４９３は、出力パッドにより電源電圧に接続され得る。ＮＰＮバイポーラトランジスタ９のＮ型エミッタ領域４９０とＰ型ベースコンタクト領域４９７は接地電圧に接続される。Ｐ型第３ボディコンタクト領域４５２、Ｐ型第３ボディ領域４５１、及びＰ型ベース領域４９５は互いに接続され得る。
【０１０３】
図１５〜図１７を参照すると、静電放電保護素子１１の絶縁破壊電圧は、半導体装置の動作電圧より高く出力ポートの第１ＬＤＭＯＳ素子１の絶縁破壊電圧よりは低く設計する。このため、第３ＬＤＭＯＳ素子７の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低く設計する。
【０１０４】
第３ＬＤＭＯＳ素子７の絶縁破壊電圧を第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一、またはそれより低く設計するため、本発明の第７実施形態では、図８〜図１０に図示する本発明の第６実施形態のように第３素子分離領域４３０の長さＬ３を第１素子分離領域１３０の長さＬ１と同一またはそれより短く形成する。
【０１０５】
図１５〜図１７を参照して、静電放電が発生した時の半導体装置の動作について説明する。静電放電が発生すると、第１ＬＤＭＯＳ素子１及び第３ＬＤＭＯＳ素子７のドレイン電圧が増加する。ここで、第３ＬＤＭＯＳ素子７の絶縁破壊電圧が第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低いため、第１ＬＤＭＯＳ素子１ではない第３ＬＤＭＯＳ素子７で絶縁破壊が発生する。
【０１０６】
第３ＬＤＭＯＳ素子７で絶縁破壊が発生すると、第３ＬＤＭＯＳ素子７には衝突イオン化による電流が流れる。第３ＬＤＭＯＳ素子７のＰ型第３ボディコンタクト領域４５２に流れた電流が抵抗Ｒ４に流れ、抵抗Ｒ４の間に電圧降下が発生する。抵抗Ｒ４の間の電圧がＮＰＮバイポーラトランジスタ９のターンオン電圧以上になると、ＮＰＮバイポーラトランジスタ９が動作する。
【０１０７】
衝突イオン化により電流が継続して増加すると、抵抗Ｒ３の間に流れる電流により抵抗Ｒ３間に電圧降下が発生する。抵抗Ｒ３の間の電圧がＰＮＰバイポーラトランジスタ８のターンオン電圧以上になると、ＰＮＰバイポーラトランジスタ８が動作する。ＰＮＰバイポーラトランジスタ８及びＮＰＮバイポーラトランジスタ９がいずれも動作すると、ポジティブフィードバックフィードバック状態になり、電流が急激に増加する。したがって、静電放電によって発生した電流がすべてＰＮＰバイポーラトランジスタ８及びＮＰＮバイポーラトランジスタ９に流れる。これにより、出力ポートの第１ＬＤＭＯＳ素子１を保護することができる。
【０１０８】
図１８〜図２１を参照して図１６に図示する本発明の第７実施形態による半導体装置の変形例について説明する。図１８〜図２１は、本発明の第７実施形態による半導体装置の変形例の断面図である。図１８〜図２１に図示する半導体装置の等価回路図は図１５と同一である。図１５〜図１７と実質に同一構成要素に対しては同一図面符号を使用するため、該当構成要素に対する詳細な説明は省略する。
【０１０９】
図１８を参照すると、第３ＬＤＭＯＳ素子７の絶縁破壊電圧を第１ＬＤＭＯＳ素子１の絶縁破壊電圧と同一またはそれより低く設計するための他の設計案として第３素子分離領域４３０とＰ型第３ディープウェル４４０とが重なる長さＯ３が、第１素子分離領域１３０とＰ型第１ディープウェル１４０とが重なる長さＯ１と同一またはそれより長く形成する。
【０１１０】
図１９を参照すると、Ｐ型第３ディープウェル４４０がＰ型ベース領域４９５と一定部分重なるように形成することができる。しかし、Ｐ型第３ディープウェル４４０がＰ型ベース領域４９５の全領域と重なると、シリコン制御整流器６の電流能力を減少させることができる。したがって、Ｐ型第３ディープウェル４４０がＰ型ベース領域４９５の全体領域とは重ならないように方が良い。
【０１１１】
図２０を参照すると、Ｐ型ベース領域４９５（図１６参照）を形成せず、Ｐ型第３ボディ領域４５１がＮ型エミッタ領域４９０まで囲むように延長して形成される。ここで、Ｐ型ベースコンタクト領域４９７（図１６参照）は省略することができる。
【０１１２】
図２１を参照すると、第３ゲート４８０の一側にＰ型第３ボディ領域４５１内にＮ型第３ソース領域４６０を形成することができる。これにより、第３ＬＤＭＯＳ素子７がＬＤＭＯＳトランジスタとして構成される。ここで、第３ＬＤＭＯＳ素子７がＬＤＭＯＳトランジスタで構成されても静電放電保護素子１１は、バイポーラトランジスタ８、９で構成されるシリコン制御整流器６を備えるため、静電放電が発生した時の電流はシリコン制御整流器６に流れる。
【０１１３】
図１６に図示する本発明の第７実施形態による半導体装置の製造方法では、第１素子分離領域１３０と第３素子分離領域４３０の形成時、第４素子分離領域４３５を形成し、基板１０内にＰ型不純物を注入してＰ型第１ボディコンタクト領域１５２とＰ型第３ボディコンタクト領域４５２の形成時、Ｐ型エミッタ領域４９３とＰ型ベースコンタクト領域４９７を形成する。
【０１１４】
図１８〜図２１に図示する本発明の第７実施形態による半導体装置の製造方法は、図４〜図７に図示する本発明の第２実施形態から第５実施形態による半導体装置の製造方法を参照する。
【０１１５】
以上添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態は、すべての面で例示的なものであり、限定的でないものと理解しなければならない。
【符号の説明】
【０１１６】
１ ・・・第１ＬＤＭＯＳ素子、
４ ・・・第２ＬＤＭＯＳ素子、
７ ・・・第３ＬＤＭＯＳ素子、
２、５、１１ ・・・静電放電保護素子、
３、８、９ ・・・バイポーラトランジスタ、
６ ・・・シリコン制御整流器、
１１０ ・・・第１埋没層、
２１０ ・・・第２埋没層、
４１０ ・・・第３埋没層、
１３０ ・・・第１素子分離領域、
２３０ ・・・第２素子分離領域、
４３０ ・・・第３素子分離領域、
１４０ ・・・第１ディープウェル
２４０ ・・・第２ディープウェル
４４０ ・・・第３ディープウェル、
１５１ ・・・第１ボディ領域、
２５１ ・・・第２ボディ領域、
４５１ ・・・第３ボディ領域、
１５２ ・・・第１ボディコンタクト領域、
２５２ ・・・第２ボディコンタクト領域、
４５２ ・・・第３ボディコンタクト領域、
１６０ ・・・第１ソース領域、
２６０ ・・・第２ソース領域、
４６０ ・・・第３ソース領域、
１７０ ・・・第１ドレイン領域、
２７０ ・・・第２ドレイン領域、
４７０ ・・・第３ドレイン領域、
１８０ ・・・第１ゲート、
２８０ ・・・第２ゲート、
４８０ ・・・第３ゲート、
２００ ・・・エピタキシャル層。
【特許請求の範囲】
【請求項１】
第１ＬＤＭＯＳ素子を有する出力ポートと、
前記出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子及びバイポーラトランジスタを有する静電放電保護素子と、
を備え、
前記第２ＬＤＭＯＳ素子の絶縁破壊電圧は、前記第１ＬＤＭＯＳ素子の絶縁破壊電圧と同一またはそれより低いことを特徴とする半導体装置。
【請求項２】
前記第１ＬＤＭＯＳ素子は、
基板上の第１ゲートと、
前記第１ゲートの一側に形成される第１導電型の第１ソース領域と、
前記第１ソース領域の下部に形成され、前記第１ソース領域を囲む第１導電型と異なる第２導電型の第１ボディ領域と、
前記第１ボディ領域内に形成される第２導電型の第１ボディコンタクト領域と、
前記第１ゲートの他側に形成される第１導電型の第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記基板内に形成され、前記第１ゲートと一部重なる第１素子分離領域と、
前記第１ボディ領域の下部に配置される第２導電型の第１ディープウェルと、
前記第１ディープウェルの下部に配置される第１導電型の第１埋没層と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２ＬＤＭＯＳ素子は、
前記基板上の第２ゲートと、
前記第２ゲートの一側に形成される第２導電型の第２ボディ領域と、
前記第２ボディ領域内に形成される第２導電型の第２ボディコンタクト領域と、
前記第２ゲートの他側に形成される第１導電型の第２ドレイン領域と、
前記第２ボディ領域と前記第２ドレイン領域との間の前記基板内に形成され、前記第２ゲートと一部重なる第２素子分離領域と、
前記第２ボディ領域の下部に配置される第２導電型の第２ディープウェルと、
前記第２ディープウェルの下部に配置される第１導電型の第２埋没層と、
を備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２ＬＤＭＯＳ素子は、前記第２ボディ領域内に形成された第１導電型の第２ソース領域を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記バイポーラトランジスタは、
前記第２ボディ領域と離隔して形成される第１導電型のエミッタ領域と、
前記エミッタ領域の下部に形成され、前記エミッタ領域を囲む第２導電型のベース領域と、
前記第２ドレイン領域と、
を備えることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記バイポーラトランジスタは、前記ベース領域の下部にエピタキシャル層を備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ベース領域は、前記第２ディープウェルと非オーバーラップの関係であることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記ベース領域のドーピング濃度は、前記第２ディープウェルのドーピング濃度より高く、前記第２ボディ領域のドーピング濃度より低いことを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記基板の下部面から前記ベース領域の下部面までの第１高さは、前記基板の下部面から前記第２ボディ領域の下部面までの第２高さより高いことを特徴とする請求項５に記載の半導体装置。
【請求項１０】
前記第１ＬＤＭＯＳ素子は、前記第１素子分離領域及び前記第１ドレイン領域の下部に位置し、前記第１素子分離領域及び前記第１ドレイン領域を囲む第１導電型の第１ドリフト領域を備え、
前記第２ＬＤＭＯＳ素子は、前記第２素子分離領域及び前記第２ドレイン領域の下部に位置し、前記第２素子分離領域及び前記第２ドレイン領域を囲む第１導電型の第２ドリフト領域を備えることを特徴とする請求項５に記載の半導体装置
【請求項１１】
前記第２素子分離領域の長さは、前記第１素子分離領域の長さと同一またはそれより短いことを特徴とする請求項５に記載の半導体装置。
【請求項１２】
前記第２素子分離領域と前記第２ディープウェルとが重なる第２長さは、前記第１素子分離領域と前記第１ディープウェルとが重なる第１長さと同一またはそれより長いことを特徴とする請求項５に記載の半導体装置。
【請求項１３】
前記ベース領域の一部と前記第２ディープウェルとの一部は互いに重なることを特徴とする請求項５に記載の半導体装置。
【請求項１４】
前記ベース領域の全領域は、前記第２ディープウェルと非オーバーラップの関係にあることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記バイポーラトランジスタは、
前記第２ボディ領域内に形成される第１導電型のエミッタ領域と、
前記エミッタ領域を囲む前記第２ボディ領域と、
前記第２ドレイン領域と、
を備えることを特徴とする請求項３に記載の半導体装置。
【請求項１６】
第１ＬＤＭＯＳ素子を含む出力ポートと、
前記出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子及びシリコン制御整流器を含む静電放電保護素子と、
を備え、
前記第２ＬＤＭＯＳ素子の絶縁破壊電圧は、前記第１ＬＤＭＯＳ素子の絶縁破壊電圧と同一またはそれより低いことを特徴とする半導体装置。
【請求項１７】
前記シリコン制御整流器は、ＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタを備えることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第１ＬＤＭＯＳ素子は、
基板上に形成される第１ゲートと、
前記第１ゲートの一側に形成される第１導電型の第１ソース領域と、
前記第１ソース領域の下部に形成され、前記第１ソース領域を囲む第１導電型と異なる第２導電型の第１ボディ領域と、
前記第１ボディ領域内に形成される第２導電型の第１ボディコンタクト領域と、
前記第１ゲートの他側に形成される第１導電型の第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記基板内に形成され、前記第１ゲートと一部重なる第１素子分離領域と、
前記第１ボディ領域の下部に配置される第２導電型の第１ディープウェルと、
前記第１ディープウェルの下部に配置される第１導電型の第１埋没層と、
を備えることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第２ＬＤＭＯＳ素子は、
前記基板上の第２ゲートと、
前記第２ゲートの一側に形成される第２導電型の第２ボディ領域と、
前記第２ボディ領域内に形成される第２導電型の第２ボディコンタクト領域と、
前記第２ゲートの他側に形成される第１導電型の第２ドレイン領域と、
前記第２ボディ領域と前記第２ドレイン領域との間の前記基板内に形成され、前記第２ゲートと一部重なる第２素子分離領域と、
前記第２ボディ領域の下部に配置される第２導電型の第２ディープウェルと、
前記第２ディープウェルの下部に配置される第１導電型の第２埋没層と、
を備えることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第２素子分離領域の長さは、前記第１素子分離領域の長さと同一またはそれより短いことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記第２素子分離領域と前記第２ディープウェルとが重なる第２長さは、前記第１素子分離領域と前記第１ディープウェルとが重なる第１長さと同一またはそれより長いことを特徴とする請求項１９に記載の半導体装置。
【請求項２２】
前記ＮＰＮバイポーラトランジスタは、
前記第２ボディ領域と離隔され形成される第１導電型のエミッタ領域と、
前記エミッタ領域の下部に形成され前記エミッタ領域を囲む第２導電型のベース領域と、
前記第２ドレイン領域と、
を備え、
前記ＰＮＰバイポーラトランジスタは、
前記第２ドレイン領域と前記第２素子分離領域との間に形成される第２導電型のエミッタ領域と、
前記第２埋没層上に形成される第１導電型のエピタキシャル層と、
前記第２ボディコンタクト領域と、
を備えることを特徴とする請求項１９に記載の半導体装置。
【請求項２３】
前記静電放電保護素子は、前記第２素子分離領域と前記第２導電型のエミッタ領域との間にある第１導電型の不純物領域を備えることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記第２ボディコンタクト領域と接続するポーリ抵抗をさらに備えることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記ＮＰＮバイポーラトランジスタは、
前記第２ドレイン領域と、
前記第２ボディ領域の一側に形成される第２導電型のベース領域と、
前記ベース領域と前記第２ボディ領域上に形成され、前記ベース領域と前記第２ボディ領域にかけて形成された第１導電型のエミッタ領域と、
を備え、
前記ＰＮＰバイポーラトランジスタは、
前記第２ドレイン領域と前記第２素子分離領域との間にある第２導電型のエミッタ領域と、
前記第２埋没層上にある第１導電型のエピタキシャル層と、
前記第２ボディコンタクト領域と、
を備えることを特徴とする請求項１９に記載の半導体装置。
【請求項２６】
前記第２ドレイン領域と前記第２導電型のエミッタ領域との間に第３素子分離領域をさらに備えることを特徴とする請求項２５に記載の半導体装置。
【請求項２７】
出力ポートの第１ＬＤＭＯＳ素子が形成される第１領域と、第２ＬＤＭＯＳ素子及びバイポーラトランジスタを含む静電放電保護素子が形成される第２領域と、が定義された基板を提供する段階と、
前記基板内に第１導電型の不純物を注入して前記第１領域に第１埋没層を形成し、前記第２領域に第２埋没層を形成する段階と、
前記基板内に第２導電型の不純物を注入して前記第１領域に第１ディープウェルを形成し、前記第２領域に第２ディープウェルを形成する段階と、
前記第１領域内に第１素子分離領域を形成し、前記第２領域内に第２素子分離領域を形成する段階と、
前記第１領域の前記基板上に第１ゲートを形成し、前記第２領域の前記基板上に第２ゲートを形成する段階と、
前記基板内に第２導電型の不純物を注入して前記第１領域に第１ボディ領域を形成し、前記第２領域に第２ボディ領域を形成する段階と、
前記基板内に第１導電型及び第２導電型の不純物を各々注入して前記第１ボディ領域内に第２導電型の第１ボディコンタクト領域を形成し、前記第２ボディ領域内に第２導電型の第２ボディコンタクト領域を形成し、前記第１領域内に第１導電型の第１ソース領域及び第１ドレイン領域を形成し、前記第１領域内に第１導電型のエミッタ領域を形成し、前記第２領域内に第１導電型の第２ドレイン領域を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２８】
前記第２素子分離領域の長さは、前記第１素子分離領域の長さと同一またはそれより短く形成されることを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項２９】
前記第２素子分離領域と前記第２ディープウェルとが重なる第２長さは、前記第１素子分離領域と前記第１ディープウェルとが重なる第１長さと同一またはそれより長く形成されることを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項３０】
前記第１素子分離領域及び第２素子分離領域を形成した後、前記第１ゲート及び前記第２ゲートを形成する前に前記基板内に第２導電型の不純物を注入して前記第２領域にベース領域を形成する段階をさらに含むことを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項３１】
前記ベース領域の一部は、前記第２ディープウェルと一部が重なるように形成され、前記ベース領域の他の部分は、前記第２ディープウェルとは非オーバーラップの関係にあるように形成されることを特徴とする請求項３０に記載の半導体装置の製造方法。
【請求項３２】
前記ベース領域のドーピング濃度は、前記第２ディープウェルのドーピング濃度より高く、前記第２ボディ領域のドーピング濃度よりは低くなるように形成されることを特徴とする請求項３１に記載の半導体装置の製造方法。
【請求項３３】
前記基板の下部面から前記ベース領域の下部面までの第１高さは、前記基板の下部面から前記第２ボディ領域の下部面までの第２高さより高く形成されることを特徴とする請求項３１に記載の半導体装置の製造方法。
【請求項３４】
前記第１ディープウェル及び前記第２ディープウェルを形成した後、前記第１素子分離領域及び前記第２素子分離領域を形成する前に前記基板内に前記第１導電型の不純物を注入する第２工程によって前記第１領域に第１ドリフト領域を形成し、前記第２領域に第２ドリフト領域を形成する段階をさらに含むことを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項３５】
前記第１埋没層及び前記第２埋没層を形成した後、前記第１ディープウェル及び前記第２ディープウェルを形成する前に前記第１埋没層及び前記第２埋没層上に第１導電型のエピタキシャル層を形成する段階をさらに含むことを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項３６】
前記基板内に第２導電型の不純物を注入して前記第２ボディ領域内に第２導電型の第２ボディコンタクト領域を形成するとき、前記第２領域に第２導電型のエミッタ領域を形成する段階をさらに含むことを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項３７】
前記第１素子分離領域及び前記第２素子分離領域を形成するとき、前記第２領域に第３素子分離領域を形成する段階をさらに含むことを特徴とする請求項３６に記載の半導体装置の製造方法。
【請求項１】
第１ＬＤＭＯＳ素子を有する出力ポートと、
前記出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子及びバイポーラトランジスタを有する静電放電保護素子と、
を備え、
前記第２ＬＤＭＯＳ素子の絶縁破壊電圧は、前記第１ＬＤＭＯＳ素子の絶縁破壊電圧と同一またはそれより低いことを特徴とする半導体装置。
【請求項２】
前記第１ＬＤＭＯＳ素子は、
基板上の第１ゲートと、
前記第１ゲートの一側に形成される第１導電型の第１ソース領域と、
前記第１ソース領域の下部に形成され、前記第１ソース領域を囲む第１導電型と異なる第２導電型の第１ボディ領域と、
前記第１ボディ領域内に形成される第２導電型の第１ボディコンタクト領域と、
前記第１ゲートの他側に形成される第１導電型の第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記基板内に形成され、前記第１ゲートと一部重なる第１素子分離領域と、
前記第１ボディ領域の下部に配置される第２導電型の第１ディープウェルと、
前記第１ディープウェルの下部に配置される第１導電型の第１埋没層と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２ＬＤＭＯＳ素子は、
前記基板上の第２ゲートと、
前記第２ゲートの一側に形成される第２導電型の第２ボディ領域と、
前記第２ボディ領域内に形成される第２導電型の第２ボディコンタクト領域と、
前記第２ゲートの他側に形成される第１導電型の第２ドレイン領域と、
前記第２ボディ領域と前記第２ドレイン領域との間の前記基板内に形成され、前記第２ゲートと一部重なる第２素子分離領域と、
前記第２ボディ領域の下部に配置される第２導電型の第２ディープウェルと、
前記第２ディープウェルの下部に配置される第１導電型の第２埋没層と、
を備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２ＬＤＭＯＳ素子は、前記第２ボディ領域内に形成された第１導電型の第２ソース領域を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記バイポーラトランジスタは、
前記第２ボディ領域と離隔して形成される第１導電型のエミッタ領域と、
前記エミッタ領域の下部に形成され、前記エミッタ領域を囲む第２導電型のベース領域と、
前記第２ドレイン領域と、
を備えることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記バイポーラトランジスタは、前記ベース領域の下部にエピタキシャル層を備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ベース領域は、前記第２ディープウェルと非オーバーラップの関係であることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記ベース領域のドーピング濃度は、前記第２ディープウェルのドーピング濃度より高く、前記第２ボディ領域のドーピング濃度より低いことを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記基板の下部面から前記ベース領域の下部面までの第１高さは、前記基板の下部面から前記第２ボディ領域の下部面までの第２高さより高いことを特徴とする請求項５に記載の半導体装置。
【請求項１０】
前記第１ＬＤＭＯＳ素子は、前記第１素子分離領域及び前記第１ドレイン領域の下部に位置し、前記第１素子分離領域及び前記第１ドレイン領域を囲む第１導電型の第１ドリフト領域を備え、
前記第２ＬＤＭＯＳ素子は、前記第２素子分離領域及び前記第２ドレイン領域の下部に位置し、前記第２素子分離領域及び前記第２ドレイン領域を囲む第１導電型の第２ドリフト領域を備えることを特徴とする請求項５に記載の半導体装置
【請求項１１】
前記第２素子分離領域の長さは、前記第１素子分離領域の長さと同一またはそれより短いことを特徴とする請求項５に記載の半導体装置。
【請求項１２】
前記第２素子分離領域と前記第２ディープウェルとが重なる第２長さは、前記第１素子分離領域と前記第１ディープウェルとが重なる第１長さと同一またはそれより長いことを特徴とする請求項５に記載の半導体装置。
【請求項１３】
前記ベース領域の一部と前記第２ディープウェルとの一部は互いに重なることを特徴とする請求項５に記載の半導体装置。
【請求項１４】
前記ベース領域の全領域は、前記第２ディープウェルと非オーバーラップの関係にあることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記バイポーラトランジスタは、
前記第２ボディ領域内に形成される第１導電型のエミッタ領域と、
前記エミッタ領域を囲む前記第２ボディ領域と、
前記第２ドレイン領域と、
を備えることを特徴とする請求項３に記載の半導体装置。
【請求項１６】
第１ＬＤＭＯＳ素子を含む出力ポートと、
前記出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子及びシリコン制御整流器を含む静電放電保護素子と、
を備え、
前記第２ＬＤＭＯＳ素子の絶縁破壊電圧は、前記第１ＬＤＭＯＳ素子の絶縁破壊電圧と同一またはそれより低いことを特徴とする半導体装置。
【請求項１７】
前記シリコン制御整流器は、ＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタを備えることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第１ＬＤＭＯＳ素子は、
基板上に形成される第１ゲートと、
前記第１ゲートの一側に形成される第１導電型の第１ソース領域と、
前記第１ソース領域の下部に形成され、前記第１ソース領域を囲む第１導電型と異なる第２導電型の第１ボディ領域と、
前記第１ボディ領域内に形成される第２導電型の第１ボディコンタクト領域と、
前記第１ゲートの他側に形成される第１導電型の第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記基板内に形成され、前記第１ゲートと一部重なる第１素子分離領域と、
前記第１ボディ領域の下部に配置される第２導電型の第１ディープウェルと、
前記第１ディープウェルの下部に配置される第１導電型の第１埋没層と、
を備えることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第２ＬＤＭＯＳ素子は、
前記基板上の第２ゲートと、
前記第２ゲートの一側に形成される第２導電型の第２ボディ領域と、
前記第２ボディ領域内に形成される第２導電型の第２ボディコンタクト領域と、
前記第２ゲートの他側に形成される第１導電型の第２ドレイン領域と、
前記第２ボディ領域と前記第２ドレイン領域との間の前記基板内に形成され、前記第２ゲートと一部重なる第２素子分離領域と、
前記第２ボディ領域の下部に配置される第２導電型の第２ディープウェルと、
前記第２ディープウェルの下部に配置される第１導電型の第２埋没層と、
を備えることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第２素子分離領域の長さは、前記第１素子分離領域の長さと同一またはそれより短いことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記第２素子分離領域と前記第２ディープウェルとが重なる第２長さは、前記第１素子分離領域と前記第１ディープウェルとが重なる第１長さと同一またはそれより長いことを特徴とする請求項１９に記載の半導体装置。
【請求項２２】
前記ＮＰＮバイポーラトランジスタは、
前記第２ボディ領域と離隔され形成される第１導電型のエミッタ領域と、
前記エミッタ領域の下部に形成され前記エミッタ領域を囲む第２導電型のベース領域と、
前記第２ドレイン領域と、
を備え、
前記ＰＮＰバイポーラトランジスタは、
前記第２ドレイン領域と前記第２素子分離領域との間に形成される第２導電型のエミッタ領域と、
前記第２埋没層上に形成される第１導電型のエピタキシャル層と、
前記第２ボディコンタクト領域と、
を備えることを特徴とする請求項１９に記載の半導体装置。
【請求項２３】
前記静電放電保護素子は、前記第２素子分離領域と前記第２導電型のエミッタ領域との間にある第１導電型の不純物領域を備えることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記第２ボディコンタクト領域と接続するポーリ抵抗をさらに備えることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記ＮＰＮバイポーラトランジスタは、
前記第２ドレイン領域と、
前記第２ボディ領域の一側に形成される第２導電型のベース領域と、
前記ベース領域と前記第２ボディ領域上に形成され、前記ベース領域と前記第２ボディ領域にかけて形成された第１導電型のエミッタ領域と、
を備え、
前記ＰＮＰバイポーラトランジスタは、
前記第２ドレイン領域と前記第２素子分離領域との間にある第２導電型のエミッタ領域と、
前記第２埋没層上にある第１導電型のエピタキシャル層と、
前記第２ボディコンタクト領域と、
を備えることを特徴とする請求項１９に記載の半導体装置。
【請求項２６】
前記第２ドレイン領域と前記第２導電型のエミッタ領域との間に第３素子分離領域をさらに備えることを特徴とする請求項２５に記載の半導体装置。
【請求項２７】
出力ポートの第１ＬＤＭＯＳ素子が形成される第１領域と、第２ＬＤＭＯＳ素子及びバイポーラトランジスタを含む静電放電保護素子が形成される第２領域と、が定義された基板を提供する段階と、
前記基板内に第１導電型の不純物を注入して前記第１領域に第１埋没層を形成し、前記第２領域に第２埋没層を形成する段階と、
前記基板内に第２導電型の不純物を注入して前記第１領域に第１ディープウェルを形成し、前記第２領域に第２ディープウェルを形成する段階と、
前記第１領域内に第１素子分離領域を形成し、前記第２領域内に第２素子分離領域を形成する段階と、
前記第１領域の前記基板上に第１ゲートを形成し、前記第２領域の前記基板上に第２ゲートを形成する段階と、
前記基板内に第２導電型の不純物を注入して前記第１領域に第１ボディ領域を形成し、前記第２領域に第２ボディ領域を形成する段階と、
前記基板内に第１導電型及び第２導電型の不純物を各々注入して前記第１ボディ領域内に第２導電型の第１ボディコンタクト領域を形成し、前記第２ボディ領域内に第２導電型の第２ボディコンタクト領域を形成し、前記第１領域内に第１導電型の第１ソース領域及び第１ドレイン領域を形成し、前記第１領域内に第１導電型のエミッタ領域を形成し、前記第２領域内に第１導電型の第２ドレイン領域を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２８】
前記第２素子分離領域の長さは、前記第１素子分離領域の長さと同一またはそれより短く形成されることを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項２９】
前記第２素子分離領域と前記第２ディープウェルとが重なる第２長さは、前記第１素子分離領域と前記第１ディープウェルとが重なる第１長さと同一またはそれより長く形成されることを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項３０】
前記第１素子分離領域及び第２素子分離領域を形成した後、前記第１ゲート及び前記第２ゲートを形成する前に前記基板内に第２導電型の不純物を注入して前記第２領域にベース領域を形成する段階をさらに含むことを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項３１】
前記ベース領域の一部は、前記第２ディープウェルと一部が重なるように形成され、前記ベース領域の他の部分は、前記第２ディープウェルとは非オーバーラップの関係にあるように形成されることを特徴とする請求項３０に記載の半導体装置の製造方法。
【請求項３２】
前記ベース領域のドーピング濃度は、前記第２ディープウェルのドーピング濃度より高く、前記第２ボディ領域のドーピング濃度よりは低くなるように形成されることを特徴とする請求項３１に記載の半導体装置の製造方法。
【請求項３３】
前記基板の下部面から前記ベース領域の下部面までの第１高さは、前記基板の下部面から前記第２ボディ領域の下部面までの第２高さより高く形成されることを特徴とする請求項３１に記載の半導体装置の製造方法。
【請求項３４】
前記第１ディープウェル及び前記第２ディープウェルを形成した後、前記第１素子分離領域及び前記第２素子分離領域を形成する前に前記基板内に前記第１導電型の不純物を注入する第２工程によって前記第１領域に第１ドリフト領域を形成し、前記第２領域に第２ドリフト領域を形成する段階をさらに含むことを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項３５】
前記第１埋没層及び前記第２埋没層を形成した後、前記第１ディープウェル及び前記第２ディープウェルを形成する前に前記第１埋没層及び前記第２埋没層上に第１導電型のエピタキシャル層を形成する段階をさらに含むことを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項３６】
前記基板内に第２導電型の不純物を注入して前記第２ボディ領域内に第２導電型の第２ボディコンタクト領域を形成するとき、前記第２領域に第２導電型のエミッタ領域を形成する段階をさらに含むことを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項３７】
前記第１素子分離領域及び前記第２素子分離領域を形成するとき、前記第２領域に第３素子分離領域を形成する段階をさらに含むことを特徴とする請求項３６に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１２−１４６９７８（Ｐ２０１２−１４６９７８Ａ）
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願番号】特願２０１１−２８８４１１（Ｐ２０１１−２８８４１１）
【出願日】平成２３年１２月２８日（２０１１．１２．２８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願日】平成２３年１２月２８日（２０１１．１２．２８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
[ Back to top ]