【課題】能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板２０が、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて、複数のフィールド領域Ｆ１〜Ｆ８に分割されてなり、複数個の能動素子３１〜３３，４１〜４３または受動素子５１，５２が、それぞれ異なるフィールド領域Ｆ１〜Ｆ８に分散して配置されてなり、二個以上の素子が、当該素子に通電するための一組の電極ｄｒ１，ｄｒ２が半導体基板２０の両側の表面Ｓ１，Ｓ２に分散して配置されてなる、両面電極素子４１〜４３，５１，５２である半導体装置１００とする。 （もっと読む）

【課題】半導体装置の性能向上を図る。
【解決手段】ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４の側壁上にオフセットスペーサを形成した状態で半導体基板１のｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのそれぞれにイオン注入を行うことで、ソース・ドレインのエクステンション領域を形成する。この際、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのそれぞれに対して別々のフォトレジストパターンを用いて個別にイオン注入を行うが、フォトレジストパターンを形成し直す度に、オフセットスペーサを形成し直すようにする。 （もっと読む）

【課題】異なる不純物濃度の埋め込み層を有する半導体装置を短時間かつ低コストで製造する方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板の表面に第１の酸化膜１１を形成する第１の酸化膜形成ステップと、フォトダイオードが形成される第１の領域に形成された前記酸化膜の一部を除去して第１の間隔で第１の開口部を形成すると共に、トランジスタが形成される第２の領域に形成された前記酸化膜を除去して前記半導体基板の表面を露出させる第１の開口部１２を形成ステップと、前記第１の酸化膜をマスクとして利用して前記第１の開口部及び前記第２の領域に対して第１の不純物を注入する第１の不純物注入ステップと、前記第１の不純物を熱拡散させる第１の熱拡散ステップと、を有する。 （もっと読む）

【課題】大量の商業マイクロエレクトロニクスメーカーがアクセスし易い最先端の基礎設備を使用して、高性能且つ費用対効果に優れた耐放射線性集積回路（ＲＨＩＣｓ）を提供する。
【解決手段】様々な形式の放射線エネルギーによって引き起こされる有害な影響を減少し、又は排除するために、従来の設計及びプロセスを使用する一方で特殊構造を含んで半導体デバイスを作成する。このような半導体デバイスは本願で開示された１台以上の寄生的な分離デバイス、及び／又は、埋め込みガードリング構造を含む。これら新規な構造に対応する設計、及び／又は、工程ステップの導入には、従来のＣＭＯＳ製作工程との互換性がある。したがって、比較的低い費用で比較的簡単に実施することができる。 （もっと読む）

【課題】 出力ポートの絶縁破壊電圧より低い絶縁破壊電圧を有することが可能な静電放電保護素子を備える半導体装置を提供する。
【解決手段】 半導体装置は、第１ＬＤＭＯＳ素子１を含む出力ポートと、出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子４及びバイポーラトランジスタ３から構成される静電放電保護素子２と、を備える。第１ＬＤＭＯＳ素子１および第２ＬＤＭＯＳ素子４は、それぞれゲート、第１導電型のドレイン領域、第２導電型のボディ領域、及び第１導電型のドレイン領域と第２導電型のボディ領域との間に形成された素子分離領域を備える。このとき、第２ＬＤＭＯＳ素子４の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧より低い。これにより、第１ＬＤＭＯＳ素子１の静電破壊を防止することができる。 （もっと読む）

【課題】ウェーハテスト後のウェーハ状態において所望の回路を印刷処理により容易に形成することが可能な半導体製造方法および半導体装置を提供することを課題する。
【解決手段】本発明に係る半導体製造方法は、ウェーハの被描画パターン形成領域に所定の深さを有する溝部を形成する工程、ウェーハに対してトリミング要否の検査を行う工程、前記ウェーハにおけるトリミング必要なウェーハの前記溝部に導電性溶剤を射出し描画パターンを描画する工程、描画パターンを描画した後、脱気および低温アニールする工程、脱気および低温アニールした成膜後、当該成膜表面を平坦化する工程、および平坦化した後、高温アニールする工程、を有する。 （もっと読む）

【課題】半導体基板に向かって流れ込む回生電流又は寄生バイポーラトランジスタのオン電流を、チップサイズを増大させることなく低減できるＬＤＭＯＳトランジスタの実現が課題となる。
【解決手段】Ｎ＋型ドレイン層１３等が形成されたＮ型エピタキシャル層５からなるＮ型層５ａを、Ｎ型エピタキシャル層５の表面からＮ＋型埋め込み層２まで延在するＰ型ドレイン分離層６で取り囲む。Ｐ型ドレイン分離層６とＰ型素子分離層３に囲まれたＮ型エピタキシャル層５からなるＮ型層５ｂにその表面から内部に延在するＰ型コレクタ層７を形成する。これにより第１導電型のドレイン分離層６をエミッタ、前記第２導電型の分離層５ｂをベース、前記コレクタ層７をコレクタとする寄生バイポーラトランジスタを形成しサージ電流を接地ラインに流す。 （もっと読む）

【課題】表面上に素子をより高密度に実装する。
【解決手段】第１のトレンチと第２のトレンチとの間の位置において、エピタキシャル層の表面から基板へと下方に延在するドーパントのウェルは、エピタキシャル層の背景ドーピング濃度とは異なるドーピング濃度を有し、エピタキシャル層の残りの部分と第１および第２の接合を形成する。第１の接合は、第１のトレンチの底部から基板に延在し、第２の接合は、第２のトレンチの底部から前記基板に延在する。ウェルおよび第１および第２のトレンチは分離構造を構成し、分離構造は、分離構造の一方側のエピタキシャル層に形成された第１の素子と分離構造の他方側のエピタキシャル層に形成された第２の素子とを電気的に分離する。分離構造による電気的分離は第１および第２のトレンチとＰＮ接合とによってもたらされ、ウェルは第１の導電型の材料でドープされ、基板およびエピタキシャル層は、第１の導電型とは反対の第２の導電型の材料でドープされ、第１および第２の接合はＰＮ接合である。 （もっと読む）

【課題】単一のダイの上にIII−Ｖ族半導体デバイスをIＶ族半導体デバイスと共に集積する、複合デバイスの製造方法を提供する。
【解決手段】IＶ族半導体基板２０２上にIII−Ｖ族半導体本体２７４ａ，２７４ｂを形成するステップと、III−Ｖ族半導体本体にトレンチを形成し、トレンチ内にIＶ族半導体本体２３２を形成するステップとを有する。この方法は、IＶ族半導体本体内に少なくとも1つのIＶ族半導体デバイス２７２を製造するステップと、III−Ｖ族半導体本体内に少なくとも1つのIII−Ｖ族半導体デバイス２７４を製造するステップも含む。III−Ｖ族半導体本体の上面とIＶ族半導体本体の上面とを平坦化して、それぞれの上面をほぼ同一平面にするステップをさらに含む。一実施形態では、トレンチの側壁に隣接する、前記IＶ族半導体本体の欠陥領域に、少なくとも1つの受動デバイスを製造するステップをさらに含む。 （もっと読む）

【課題】半導体装置の高耐圧化を図る。
【解決手段】ｐ^-基板２００の主面上にはドレイン電極１１９及びＶＢ電極１２８が形成されている。ｐ^-基板２００の主面内には、ドレイン電極１１９に接続されたｎ型不純物領域１１７と、ｎ型不純物領域１１７とは離間するとともにＶＢ電極１２８に接続された、ｎ型不純物領域１１７の側面に対向する側面を有するｎ型不純物領域１２１とが形成されている。ｐ^-基板２００の主面内には、ｎ型不純物領域１２１の底面に接し、ｎ型不純物領域１１７の側面に接しない側面を有するｎ埋め込み層２９が形成されている。 （もっと読む）

【課題】半導体装置の高耐圧化を図る。
【解決手段】ｎ型不純物領域１２１の主面内にはｐウェル１３１が形成されている。ｎＭＯＳＦＥＴが有する、ＣＯＭ端子に接続されたｎ⁺型ソース領域１３３は、ｐウェル１３１の主面内に形成されている。ｐＭＯＳＦＥＴが有する、ＶＣＣ端子に接続されたｐ⁺型ソース領域１２６は、ｎ型不純物領域１２１の主面内に形成されている。ｎ埋め込み層２４はｎ型不純物領域１２１の底面に接している。 （もっと読む）

【課題】半導体装置の高耐圧化を図る。
【解決手段】ｐ^-基板２００の主面内にはｎ型不純物領域１２１が形成されている。ｎ型不純物領域１２１の主面内にはｐウェル１３１が形成されている。ｎＭＯＳＦＥＴが有する、ＶＳ端子に接続されたｎ⁺型ソース領域１３３は、ｐウェル１３１の主面内に形成されている。ｐＭＯＳＦＥＴが有する、ＶＢ端子に接続されたｐ⁺型ソース領域１２６は、ｎ型不純物領域１２１の主面内に形成されている。ｎ⁺埋め込み層３１は、少なくともｎ⁺型ソース領域１３３の下方を覆いつつ、ｎ型不純物領域１２１の底面に接してｐ^-基板２００内に形成されている。ｎ⁺埋め込み層３１は、ｎ型不純物領域１２１が有する第１の不純物濃度よりも高い第２の不純物濃度を有する。 （もっと読む）

【課題】隣接する保護装置を備える半導体装置において、クロストークノイズの低減を実現する。
【解決手段】本発明に係る半導体装置に備えられた隣接位置に配置される保護装置５０Ａ，５０Ｂは、第１導電型半導体基板１と、第１導電型ウェル１２と、保護対象の回路の端子に接続された第２導電型の第１の領域２２、２１ｃと、第１の電圧が印加される、第２導電型の第２の領域２１ｂ、２１ｄと、第１導電型ウェル１２を囲むように形成された第２導電型ガードリングウェル２３と、ガードリングウェル２３の深層部に接触し、第１の領域２２、２１ｃに接触せずに隣接して形成された第２導電型深層領域２４と、第１導電型ウェル１２よりも不純物濃度が高く、第２導電型深層領域２４より下層に配置され、第１の領域２２の下層から、少なくともその近傍領域の第２導電型深層領域２４までに亘って形成された第１導電型深層領域１４とを備える。 （もっと読む）

【課題】半導体装置の高耐圧化を図る。
【解決手段】ｐ^-基板２００の主面上にはアノード電極１４５及びカソード電極１４２が形成されている。ｐ^-基板２００の主面内には、アノード電極１４５に接続されたｐウェル１４４ｂと、カソード電極１４２に接続されたｎ型不純物領域１２１と、ｐウェル１４４ｂの側面とｎ型不純物領域１２１の側面とによって挟まれた部分を有するｎ^-型不純物領域１４３とが形成されている。ｐ^-基板２００の主面内には、ｎ型不純物領域１２１の側面よりもｐウェル１４４ｂ側に突出しないように、ｎ型不純物領域１２１の底面に接するｎ埋め込み層２６が形成されている。 （もっと読む）

【課題】ハイサイド素子として用いても誤動作が少なく、かつ耐圧を高く維持することのできる半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢの内部には、ｐ^-エピタキシャル領域ＥＰ１が形成されている。ｐ^-エピタキシャル領域ＥＰ１の主表面側には、ｐ^-エピタキシャル領域ＥＰ２が形成されている。ｐ^-エピタキシャル領域ＥＰ２の主表面側には、ｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとが形成されている。ｐ^-エピタキシャル領域ＥＰ１とｐ^-エピタキシャル領域ＥＰ２との間には、これらの領域を電気的に分離するためにフローティング電位のｎ⁺埋め込み領域ＮＢが形成されている。ｎ⁺埋め込み領域ＮＢとｐ^-エピタキシャル領域ＥＰ２との間には、ｐ^-エピタキシャル領域ＥＰ２よりも高いｐ型不純物濃度を有するｐ⁺埋め込み領域ＰＢが形成されている。 （もっと読む）

【課題】モジュール化された、相互作用しないやり方で、単一の半導体ウェハにともに接近して実装され、十分に分離された、最適化されたトランジスタまたは他のデバイスの任意の集合の作製を可能にする。
【解決手段】
一群の半導体デバイスが、エピタキシャル層を含まない基板に形成される。一実施例では、この一群は、５ＶのＣＭＯＳペア、１２ＶのＣＭＯＳペア、５ＶのＮＰＮ、５ＶのＰＮＰ、いくつかの形状の横型トレンチＭＯＳＦＥＴ、および３０Ｖ横型Ｎ−チャネルＤＭＯＳを含む。これらのデバイスの各々は、横方向かつ縦方向の双方において極めて小型であり、基板の他のすべてのデバイスから十分に分離され得る。 （もっと読む）

【課題】バイポーラトランジスタの高速化に伴うMOSトランジスタの分離特性の低下を抑制する半導体装置を提供する。
【解決手段】半導体装置１０００ａは、第一導電型のバイポーラトランジスタ１００及びMOSトランジスタ２００を備え、MOSトランジスタ２００は、第二導電型の半導体基板１と半導体基板１上に形成された第一導電型のエピタキシャル層２との界面付近に形成された、半導体基板１上面から第一の深さに不純物濃度のピークを持つ第一導電型埋込層１６と、第一導電型埋込層１６上に形成された第二導電型埋込層１７及びウェル層１８と、第二導電型ウェル層１８に形成された第一導電型のソース層１９及びドレイン層２０と、第一の深さより浅い第二の深さに不純物濃度のピークを持つ第一導電型埋込層２７とを有し、第一導電型埋込層２７は、第一導電型埋込層１６と接し、かつ、第二導電型埋込層１７の外縁部を囲むように形成されている。 （もっと読む）

【課題】対基板耐圧が向上しチップシュリンクも実現可能な、ＤＴＩ構造を有する半導体装置を提供する。
【解決手段】例えばＰ型の基板１と、この基板１上に形成されたＮ型のＥＰＩ層２と、基板１とＥＰＩ層２とにわたって形成されたＮ型の第１の埋め込み層（埋め込み層３）と、この第１の埋め込み層の下に形成され埋め込み層３よりも不純物濃度の低いＮ型の第２の埋め込み層（埋め込み層１２）と、ＥＰＩ層２の表面から埋め込み層１２、埋め込み層３を貫通して基板１内に達するＤＴＩ４と、を備えた半導体装置。 （もっと読む）

【課題】ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供する。
【解決手段】基層１０内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層４０内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域２１Ｂと、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域４４Ｂと、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域５１Ｂとを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】高耐圧で、基板への電流の漏れが抑制され、かつ、端子に負入力があった場合でも基板から端子への電流の抜けが抑制されたダイオードを基板上に有する半導体装置およびその製造方法を提供すること。
【解決手段】Ｐ型基板１と、Ｐ型基板１上に順次形成されたＮ型埋め込み層２、Ｐ型埋め込み層３、およびＮ型エピタキシャル層４と、Ｐ型埋め込み層３上に形成されＮ型エピタキシャル層４を囲むＰ型拡散層６と、ゲート領域を構成するＰ型拡散層８およびＰ型拡散層１１と、ソース領域を構成するＮ型拡散層９、Ｐ型拡散層１２およびＮ型拡散層１３と、Ｎ型エピタキシャル層４の上方に形成されＰ型拡散層１２およびＮ型拡散層１３と短絡したゲート電極と、を備え、Ｎ型埋め込み層２はフローティング状態にある。 （もっと読む）