半導体デバイス、半導体基板に分離されたポケットを形成する方法、半導体構成、ＰＮＰトランジスタ、横型ＮチャネルＤＭＯＳトランジスタ、横型トレンチＤＭＯＳトランジスタ
【課題】モジュール化された、相互作用しないやり方で、単一の半導体ウェハにともに接近して実装され、十分に分離された、最適化されたトランジスタまたは他のデバイスの任意の集合の作製を可能にする。
【解決手段】
一群の半導体デバイスが、エピタキシャル層を含まない基板に形成される。一実施例では、この一群は、５ＶのＣＭＯＳペア、１２ＶのＣＭＯＳペア、５ＶのＮＰＮ、５ＶのＰＮＰ、いくつかの形状の横型トレンチＭＯＳＦＥＴ、および３０Ｖ横型Ｎ−チャネルＤＭＯＳを含む。これらのデバイスの各々は、横方向かつ縦方向の双方において極めて小型であり、基板の他のすべてのデバイスから十分に分離され得る。
【解決手段】
一群の半導体デバイスが、エピタキシャル層を含まない基板に形成される。一実施例では、この一群は、５ＶのＣＭＯＳペア、１２ＶのＣＭＯＳペア、５ＶのＮＰＮ、５ＶのＰＮＰ、いくつかの形状の横型トレンチＭＯＳＦＥＴ、および３０Ｖ横型Ｎ−チャネルＤＭＯＳを含む。これらのデバイスの各々は、横方向かつ縦方向の双方において極めて小型であり、基板の他のすべてのデバイスから十分に分離され得る。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願との相互参照
本願は、２００２年８月１４日に出願された米国出願第１０／２１８，６６８号、および２００２年８月１４日に出願された米国出願第１０／２１８，６７８号に関し、それらの各々はその全体がここに引用により援用される。
【０００２】
発明の分野
この発明は半導体デバイス作製に関し、特に、互いから十分に分離される能力を有し、かつ異なる動作電圧定格を有する電界効果トランジスタおよびバイポーラトランジスタまたは他の半導体デバイスを、単一の半導体チップ上に作製することに関する。加えて、この発明は、デバイス間の寄生伝導を回避し、デバイスおよび回路間のノイズおよびクロストークを抑制する特徴を有し、かつ、他の特徴、たとえばアナログおよび混合信号用途で特に使用されるほぼ理想的な電流源の生成、および高電流または高電圧パワー用途で使用される電源スイッチのオンチップ集積化のための頑強な低抵抗パワーＭＯＳＦＥＴの生産などを提示する半導体デバイスに関する。
【背景技術】
【０００３】
発明の背景
多くの集積回路は今日、メモリ、ロジック、デジタル信号処理、マイクロプロセッサ、ロジックアレイなどを含むデジタルであるが、多数の製品および電子機能は依然としてアナログ回路に頼っており、それは単独で使用されるか、またはデジタル回路と組合わされて混合信号用途となっている。アナログ集積回路は、「アナログ」または「線形」回路動作体制としばしば呼ばれる状態で動作する集積回路に関与する、半導体技術の一部門を形成している。アナログＩＣでは、集積デバイスのいくつかは電流を切換えるパワー用途で使用されているが、アナログデバイスについては、特に、電圧基準、電流ミラー、オシレータおよび増幅器において定電流源または制御された電流源として動作する場合、他の用途もある。半導体技術のこの部門は一般に、デバイスの電気特性、デバイスが取扱うべき電圧および電流、ならびにデバイスの製造に使用されるプロセスおよび技術の点で、デジタル部門とははっきりと区別される。
【０００４】
典型的には、デジタルデバイスは、低い電流および電圧を受け、この低い電流をオンおよびオフに切換えるために使用されて、論理および演算機能を実行する。デジタルチップへの信号入力は一般に、それ自体がデジタル信号であり、電源入力は一般に、変動が最大で数パーセントしかない、良好に調整された入力を構成している。すべての入力および出力ピンは一般に良好に挙動し、指定された供給電圧範囲にとどまって、大抵は他のデジタルＩＣの出力から生じている。大抵の出力は、本質的に容量性または抵抗性でしばしば他のデジタルＩＣの単なる入力である負荷を駆動する。
【０００５】
これに対し、アナログＩＣは、はるかに幅広い範囲の動作環境を経験しなければならない。まず第１に、多くのアナログＩＣおよびパワーＩＣは、製品のバッテリまたはパワー入力に直接接続されており、したがって、全範囲の潜在的な過電圧およびノイズ条件にさらされる。実際、デジタルＩＣに電力を供給するために使用される調整された電源は一般に、生電源での数十パーセントを超える変動からデジタルＩＣを保護するアナログ電圧レギュレータＩＣである。さらに、アナログＩＣへの入力はしばしば、それ自体がアナログ信号であり、それは、監視中または検出中の信号に混ざったノイズを含むかもしれない。最後に、アナログＩＣの出力はしばしば、高電圧または高電流の負荷を駆動しなければな
らない。これらの負荷はインダクタまたはモータを含むかもしれず、ＩＣの出力ピンが供給電圧を超えるかまたは接地電位を下回るようにして、望ましくない寄生バイポーラトランジスタ伝導につながるＰＮ接合のフォワードバイアシングをもたらすかもしれない。
【０００６】
アナログＩＣおよびパワーＩＣの作製に使用される技術、特にＣＭＯＳとバイポーラトランジスタとを組合わせるプロセスは、性能およびチップサイズの点でデジタルＩＣおよびアナログＩＣ双方に利益をもたらす。しかしながら、多くの場合、デジタルＩＣは、面積を小さくするために半導体デバイスの理想的な性質または性能が悪化せざるを得ない場合でも、消費する面積ができるだけ最小のトランジスタを製造するよう最適化された作製プロセスを使用している。アナログＩＣおよびパワーＩＣでは、動作特性およびサイズは双方とも重要なパラメータであり、一方を他方に代わって完全に犠牲にすることはできない。アナログＩＣ、混合信号ＩＣおよびパワーＩＣにとって特に利点のあるいくつかの特徴は以下を含む。
【０００７】
・単一のチップ上に、電圧定格が異なるデバイスを作製すること（ゲート−ソース電圧定格とドレイン−ソース電圧定格とが異なるＭＯＳＦＥＴデバイスについての作製、およびコレクタ−エミッタ電圧定格が異なるバイポーラトランジスタについての作製を含む）
・特にデバイス同士が異なる電圧で動作する場合、またはＩＣ内で本質的に大幅に異なる機能を実行する場合に、デバイス同士を互いから、かつそれらの共通の共有基板から分離すること
・一群のデバイスを共通基板から分離して分離ポケットまたはタブとし、それにより、前記デバイスに課されるバイアス電位は低い電圧で保持可能であり、一方、ポケット全体は基板電位を高い電圧上回って「浮遊する」ということ
・一群のデバイスを共通基板から分離して、小信号ノイズがそれらの適正な回路動作から干渉しないようにすること
・少数キャリアが、フォワードバイアスがかかったＰＮ接合から共通基板へと広がる（寄生バイポーラ伝導）のを抑制すること
・基板に沿った電位の空間的変動および電圧降下が他のデバイスおよび回路に与え得る影響（いわゆる「グラウンドバウンス」）を最小限に抑えること
・最小限の電圧依存で、つまり平坦な出力Ｉ−Ｖ特性を備えて、定電流源として動作するよう、出力特性が最適化されているトランジスタを集積すること（バイポーラについては、高い早期電圧ＶAを有するとして、ＭＯＳＦＥＴについては、高い小信号飽和出力イ
ンピーダンスｒoを有するとしてしばしば述べられている）
・制御信号を低電圧回路の前述の「浮遊」ポケットに「レベルシフトする」ことが可能な高電圧トランジスタを集積すること
・大型デバイスアレイ全体にわたる迅速な信号伝播を特に備える、高電流対応スイッチ用の低抵抗ＭＯＳＦＥＴを集積すること
・永続的な損害、劣化または即時の故障を被ることなく、アバランシェ降伏での動作の限られた持続期間を乗り切ることが可能な高電流および／または高電圧デバイス（頑丈なデバイスとしても公知）を集積すること
・値の高い抵抗などの大面積受動素子、および、電圧に依存しない大面積キャパシタを、シリコン底面積を最小限しか使用せずに集積すること
・精密なアナログ回路、特に正確な電流源、および、ウェハロットごとの変動が少ないない、温度に依存しない電圧基準を集積すること。
【０００８】
これらおよび他の理由により、非デジタル集積回路の作製に使用されるプロセス技術は独自のものであり、しばしば、バイポーラデバイスおよびＣＭＯＳデバイスを単一のプロセスに混ぜ合わせる。併合されたバイポーラ−ＣＭＯＳプロセスは、ＢｉＣＭＯＳ（バイポーラ−ＣＭＯＳ）プロセス、およびＣＢｉＣ（相補型バイポーラ−ＣＭＯＳ）プロセスといった名称を含む。パワーＭＯＳＦＥＴも集積される場合、そのパワーＭＯＳＦＥＴは
標準的なＣＭＯＳ構成要素を使用するかもしれず、または、ＤＭＯＳデバイスを採用するかもしれない（ＤＭＯＳの「Ｄ」は元々、二重拡散型に対する頭字語であった）。バイポーラトランジスタ、ＣＭＯＳトランジスタおよびＤＭＯＳトランジスタを１つのプロセスアーキテクチャに混ぜ合わせることはしばしば、ＢＣＤプロセスと呼ばれる。これらのプロセスの多くは、特にＮＰＮバイポーラまたはＰＮＰバイポーラが含まれる場合、デバイス間の分離を達成するために複雑なプロセスフローを必要とする。
【０００９】
業界は、アナログ、バイポーラ−ＣＭＯＳ、ＢＣＤおよび電力用集積デバイスの製造において、かなり標準的な１組の手順を採用してきた。典型的には、半導体基板の上にエピタキシャル（エピ）層を成長させる。エピを成長させる前に、ドーパントがしばしば基板に注入される。エピ層が形成されるにつれ、これらのドーパントは、基板へと下向きに、かつエピ層へと上向きに拡散して、エピ層の完成時に基板とエピ層との間の界面に「埋込層」を形成する。エピタキシャル層への埋込層の不要のかつ過度の上方拡散を避けるために、エピタキシャル成長に先立ち、埋込層注入物を表面から十分離して拡散させなければならないということにより、プロセスは複雑になる。この長い、プレエピタキシャル拡散は、エピタキシャル堆積の開始時に起こるエッチクリーン（エッチングによって基板の上層を除去して欠陥のない結晶成長を促進する）の最中に、埋込まれた注入層が不要に除去されないようにするために、特に必要とされる。
【００１０】
トランジスタおよび他のデバイスは普通、エピ層の表面またはその近くに形成される。これらのデバイスは典型的には、ドーパントをエピ層に注入し、次に基板およびエピ層を高温にさらしてドーパントをエピ層へと下向きに拡散させることによって形成される。注入ドーズ量、ドーパントの拡散率、および熱プロセスの温度と期間に依存して、さまざまなサイズおよびドーパント濃度の領域をエピ層に形成することができる。これらの注入のエネルギは一般に、注入されるべき区域の上に位置するどの薄い誘電体層も貫通するものの、シリコンへと深く貫入することはないように選択される。つまり、注入物はエピタキシャル表面近くの浅い層に位置する。より深い接合深さが必要であれば、注入物はその後、（１０００℃〜１１５０℃）間の高温で数分〜数時間の期間、拡散される。所望すれば、これらの領域は、それらが基板とエピ層との界面に最初に形成されていた埋込層と合流するまで、下向きに拡散可能である。
【００１１】
エピ層に形成可能なデバイスの特性および多様性に制限を課する、この標準的な作製プロセスの多数の局面がある。第１に、熱プロセス（時折「アニール」と呼ばれる）の最中、ドーパントは横方向および縦方向に拡散する。このため、ドーパントをエピ層内に深く拡散させるには、著しい量の横方向拡散を受入れなければならない。大まかに言えば、横方向の拡散または拡がりは、縦方向の拡散の約０．８倍に等しい。明らかに、これはデバイス同士の互いへの水平方向の近さを制限する。なぜなら、アニール中に起こる横方向の拡がりを予期して、水平方向の或る間隔を注入物間に設けなければならないためである。これは、ウェハ上へのデバイスの集積密度を制限する。
【００１２】
第２に、所与のウェハにおけるデバイスのすべてが必然的に同じ熱プロセスにさらされるため、多様で予め選択された電気特性を有するデバイスを作製することが難しくなる。たとえば、デバイスＡは、所望の電気特性を達成するために９００℃での１時間のアニールを必要とするかもしれないが、９００℃での１時間のアニールは、デバイスＢに対して要求される電気特性とは整合しないかもしれず、ドーパントを望ましくない方法で動かし、または再分布させる。ドーパントが一旦注入されると、それはその後ウェハに全体として適用されるどんな「サーマルバジェット（熱収支）」も受けて、ドーパントの再分布を避けられなくする。
【００１３】
第３に、拡散のドーパントプロファイルは一般にガウス形である。つまり、ドーピング
濃度は、ドーパントが元々注入された領域、典型的にはエピ層の表面近くで最も高く、注入領域から下向きにかつ横方向に離れるにつれて、ガウス関数で減少する。時折、他のドーパントプロファイル、たとえば「レトログレード」プロファイルを提供することが望ましい場合があり、その場合、ドーピング濃度は、エピ層の表面よりはるかに下の位置で最高となり、表面に向けて上向きに進むにつれて減少する。そのようなレトログレードプロファイルは、全拡散プロセスを使用する場合には不可能である。別の望ましいプロファイルは、実質的に深さによっては変わらない、平坦な、または一定のドーパント濃度を含む。そのようなプロファイルは、全拡散プロセスを使用する場合には不可能である。多数のエピタキシャル堆積と交互する多数の埋込層を使用して、そのような平坦なプロファイルを作製する試みがなされてきたが、これらのプロセスは法外に高くつく。なぜなら、エピタキシーは本質的に、他の作製動作よりも遅く、より高価なプロセスステップであるためである。
【００１４】
第４に、長い拡散によって生成されるより深い接合は、接合の深さおよび分離されるエピタキシャル層の深さに比例して寸法が大きくなる最小マスク機能を必要とする。そのため、１０ミクロンのエピタキシャル層は、最小マスク寸法が５ミクロン層のほぼ２倍である分離領域を必要とする。より高い電圧の分離されたデバイスを支持するためにより厚い層が必要とされるため、デバイスの電圧定格とそれを分離するために必要な無駄な面積との間には深刻な不利益がある。高電圧デバイスはしたがって、より低い電圧のプロセスに比べ、分離専用の面積がより大きく、単位面積当たりより少ないノード素子を実装し、同じ機能に対してより大きいダイ面積を必要とする。ダイ面積がより大きいとウェハ当たりのダイがより少なくなり、ダイコストはより高価になる。
【００１５】
第５に、エピタキシャルプロセスでは、エピタキシャル層の厚さは、所与のチップ上に必要とされる最も高い電圧のデバイスを集積するよう選択されなければならない。前に説明したように、より高い電圧のデバイスは、より深く、面積効率がより低い分離拡散部を必要とする。これらの厚くて幅広い分離拡散部は、チップのより低い電圧のセクションででも必要とされ、より多くの面積を浪費する。そのため従来のプロセスでは、電圧が最も高いデバイスが、全分離領域の面積効率を設定している。
【００１６】
第６に、多くのＩＣプロセスは、ポリ−ポリ、ポリ−金属、または金属−ポリといった電圧に依存しないキャパシタを集積する能力を持っておらず、高値の抵抗用の高シート抵抗材料も含んでいない。
【００１７】
図１〜図６は、さまざまな先行技術のデバイスに関連する問題のいくつかを示している。
【００１８】
図１Ａは、Ｐ−チャネルＭＯＳＦＥＴ（ＰＭＯＳ）１０１とＮ−チャネルＭＯＳＦＥＴ（ＮＭＯＳ）１０２とを含む従来のＣＭＯＳデバイスを示している。ＰＭＯＳ１０１はＮウェル１３２に形成され、ＮＭＯＳ１０２はＰウェル１３４に形成されている。Ｎウェル１３２およびＰウェル１３４は双方とも、Ｐ基板（Ｐｓｕｂ）１３０に形成されている。デバイスはポリシリコンゲート１４０も含んでおり、それは、ゲートの導電性を高めるためにシリサイドなどの金属層１４２で覆われている。ゲート１４０の壁には側壁スペーサ１４６が形成され、ＰＭＯＳ１０１で、これらの側壁スペーサは、隣接するＰ＋ソース領域１３６およびＰ＋ドレイン領域１３８に隣接するＰ型低ドープ領域１４４の形成を可能にして、デバイスの降伏特性を向上させる。側壁スペーサ１４６は、デバイスの水平方向の表面から酸化物層を方向性エッチングすることによって形成される。Ｐ型低ドープ領域１４４はゲート１４０に整合され、Ｐ＋ソース領域１３６およびＰ＋ドレイン領域１３８は側壁スペーサ１４６に整合される。側壁スペーサ１４６の形成前に、Ｐ型低ドープ領域１４４が注入され、側壁スペーサ１４６の形成後に、Ｐ＋ソース領域１３６／Ｐ＋ドレイ
ン領域１３８が注入される。これらのステップの各々はマスクを必要とする。Ｐ＋ソース領域１３６／Ｐ＋ドレイン領域１３８は、金属層１４８により、バリアメタル層１５０、通常、Ｐ＋ソース領域１３６／Ｐ＋ドレイン領域１３８との界面に形成されるＴｉＮ（窒化チタン）と接触している。
【００１９】
ＮＭＯＳ１０２は、極性が反対の同様の構成要素を含む。ＰＭＯＳ１０１およびＮＭＯＳ１０２は、フィールド酸化物層（Ｆｏｘ）１５２によって隔てられている。通常、フィールド酸化物層の下にはフィールドドーパント（図示せず）がある。場合によっては、Ｐウェル１３４またはＮウェル１３２の表面濃度は、隣接するＮＭＯＳまたはＰＭＯＳデバイス間のフィールドしきい値を供給電圧よりも大きい値に高めるため、かつ、ドーピング、酸化物厚さ、または動作温度における正常な変動にもかかわらず最小限のしきい値基準を維持するために、十分高くなり得る。
【００２０】
このデバイスでの問題は、Ｐ基板１３０とＰウェルとの間にＰＮ接合がないために、ＮＭＯＳ１０２がＰ基板１３０から分離されていないことにある。Ｐウェル１３４は浮遊できない。代わりに、Ｐ基板１３０とＰウェル１３４との間には単に抵抗性の接続がある。ノイズがＮＭＯＳ１０２に結合され得る。ＮＭＯＳ１０２の回路接続とは無関係の電流が、基板１３０からＰウェル１３４に流れ得る。どのＭＯＳＦＥＴも４つの電気端子、つまりゲート、ソース、ドレインおよびバックゲート（デバイスのチャネルまたはボディとしても公知）を含むため、この用語により、Ｐウェル１３４を含むＮＭＯＳ１０２のボディは基板に直接結合され（ここに電気的接地と呼ばれる）、接地された基板１３０を上回る電位にバイアスをかけられることは不可能である。Ｐウェル１３４は接地されているため、ＮＭＯＳ１０２のソースピン上のいかなるバイアスも、そのしきい値を高めてＭＯＳＦＥＴの性能を劣化させる。
【００２１】
これに対し、Ｎウェル１３２はＰ基板１３０に対して逆バイアスをかけられることが可能であり、ＰＭＯＳ１０１を基板電位から分離する。デバイスは分離されているため、ＰＭＯＳのソース１４８／１３６はＮウェル１３２、ＰＭＯＳのボディに短絡されることが可能であり、ＰＭＯＳの電気的性能を劣化させることなく、接地を上回る動作を可能にする。
【００２２】
Ｎウェル１３２はそのようなウェル領域に存在する限られた量のドーピングを有するため、ＰＭＯＳは、特に寄生バイポーラ伝導のために、常に理想的な態様で動作するとは限らない。すなわち、Ｎウェル１３２は、Ｐ＋ソース領域１３６／Ｐ＋ドレイン領域１３８とＰ基板１３０との間に、寄生ＰＮＰバイポーラトランジスタ（ＰＮＰ）を形成する。Ｐ基板１３０とＮウェル１３２との間のＰＮ接合、または（より可能性が高い）Ｐ＋ソース領域１３６／Ｐ＋ドレイン領域１３８のうちの１つとＰ基板１３０との間のＰＮ接合にフォワードバイアスがかけられると、寄生ＰＮＰはオンになり、不要な電流をＰ基板１３０に伝導する場合がある。また、ＩＣチップのどこか別の場所に（たとえばＮウェル１３２、Ｐ基板１３０、およびＰ基板１３０内に位置する任意の他のＮ＋領域を含む）寄生ＮＰＮトランジスタが典型的に存在し、これらのＮＰＮは、Ｎウェル１３２のＰＮＰと組合わさってラッチアップ状態（寄生サイリスタ作用）を生成する場合がある。
【００２３】
デジタル用途では、これらの問題は顕著でないかもしれない。通常、ＰＮ接合はフォワードバイアスをかけられない。ウェルは高濃度にドープされ、トランジスタがオンになると高い降伏電圧または平坦な出力電流特性を有することに対する懸念は特にない。
【００２４】
ＰＭＯＳ１０１およびＮＭＯＳ１０２は、図１Ｂに示す種類の回路において適度に良好に作動し、ここでは、ＰＭＯＳ１０１のソースおよびボディは双方ともＶｃｃに結合され、ＮＭＯＳ１０２のソースおよびボディは双方とも接地に結合されている。このため、双
方のデバイスのボディ−ドレイン接合は、ＰＭＯＳ１０１およびＮＭＯＳ１０２のドレイン電位が接地およびＶｃｃ供給レールと等しい電圧、またはその中間の電圧に維持される限り、逆バイアスをかけられる。
【００２５】
しかしながら、デバイスが図１Ｃに示す種類の回路内に形成され、またはその回路として動作する場合、状況は異なる。ここでは、ＮＭＯＳ１０２のボディは接地に抵抗的に結合され、ソースは通常接地に短絡され、デバイスはしたがって分離不可能である。また、ソースとドレインとの間にはＮＰＮバイポーラトランジスタ（点線）がある。ＰＭＯＳ１０１では、Ｐ基板１３０とＮウェル１３２との間のＰＮ接合を表わすダイオードが、Ｐ基板１３０とＰ＋領域１３８との間の寄生ＰＮＰトランジスタ（同様に図１Ａに示す）の一部を形成している。その結果、デバイスが、接地電位に適度に近くはない回路において、ＰＮＰが特に高温でスナップバック降伏を伝導する、または提示する危険なく、浮遊されることは不可能である。
【００２６】
デバイスの電圧範囲を拡張するためにパワーＭＯＳＦＥＴ区域において使用されてきた、修正された構造を図２Ａに示す。ＰＭＯＳ１０３の電圧範囲は、Ｎウェル１３２において、Ｐ＋ドレイン領域１５４に隣接して拡張されたＰ−「ドリフト」領域１５６を形成することによって拡張されている。電流は、Ｐ＋ソース領域１６２からＮウェル１３２を通って、Ｐドリフト領域１５６およびＰ＋ドレイン領域１５４に流れ込む。しかしながら、ＰＭＯＳ１０３は依然として、ＰＭＯＳ１０１について前述したのと同じ寄生ＰＮＰトランジスタ（点線）を有する。
【００２７】
ＮＭＯＳ１０４では、Ｐウェル１３４は、Ｎ＋ソース領域１６０およびＰ＋ボディコンタクト領域１６２のみを囲むよう制限されており、Ｎウェル１５８は、Ｎ＋ドレイン領域１６４に隣接し、それを囲んで形成されている。ゲート１６６はフィールド酸化物領域１５２にオーバーラップし、高電圧Ｎ−チャネルＭＯＳＦＥＴ１０４のソースとして作用するＮ＋１６０、ボディとして作用するＰウェル１３４、およびドレインとして作用するＮウェル１５８のＮ側壁スペーサによって形成される表面チャネルにオーバーラップする薄いゲート酸化物（活性領域）上へとオーバーラップしている。ＮＭＯＳ１０４では、電流は、Ｎ＋ソース領域１６０から、Ｐウェル１３４（チャネル領域）およびＮウェル１５８を通って、Ｎ＋ドレイン領域１６４に流れる。Ｎウェル１５８はＮ−ドリフト領域として作用し、それは、十分に低濃度にドープされている場合、ＮＭＯＳ１０４を空乏化してその電圧範囲を拡張する。
【００２８】
しかしながら、ＮＭＯＳ１０４は、図２Ｂに示す別の問題を有する。ＮＭＯＳ１０４が、スイッチング中にしばしばあるように低電流モードで飽和すると、Ｎウェル１５８は実質的に空乏化され得る。電子がチャネル１６８から出現すると、それらは、フィールド酸化物領域１５２とＰウェル１３４との間に位置するＮウェル１５８の区域に入り、そこでは、電界の強度は、特にフィールド酸化物領域１５２、およびゲート１６６の下に位置する薄いゲート酸化物部分に隣接して、高い（等電位線ＩＩによって示す）。その結果、インパクトイオン化が起こる場合があり、特に、ＬＯＣＯＳプロセスに関連する欠陥が存在するフィールド酸化物領域１５２に隣接して、ホットキャリアを生成する。Ｎウェル１５８が実質的に空乏化されると、電流はＮウェル１５８内で拘束されない。このため、ＮＭＯＳ１０４が飽和に追い込まれると、ホットキャリアはゲート酸化物を破裂させて、ゲート１６６の下に位置する薄い酸化物を破壊するかもしれない。
【００２９】
図２Ｃは、ドレイン−ソース電圧ＶDSの関数としての、ＮＭＯＳ１０４を通るドレイン電流ＩDのグラフであり、曲線Ａは、デバイスがオフとなる際の状態を示している。理想
的な動作は、電流が、降伏が発生するまでゼロのままであり、次にＶDSが本質的に一定のままで増加することであり（曲線Ａ１）、デバイスは電圧クランプとして作用している。
寄生バイポーラトランジスタがある場合、またはインパクトイオン化が起こった場合、非常に多くのキャリアが生成され、電圧は降伏の後で暴落または「スナップバック」し（曲線Ａ２）、電流が上昇し過ぎると、デバイスは破壊される。曲線Ｂで示すように、ＮＭＯＳ１０４がオンになると、同様の結果が起こり得る。デバイスを通るチャネル電流によってホットキャリアが生成され、これらのホットキャリアは、デバイスを、時に安全動作領域（ＳＯＡ）障害と呼ばれる状態にスナップバックさせ得る。ドーパントが熱拡散されているためにドーピング濃度およびプロファイルが非常に正確には制御できないということは、ガウス形のドーパントプロファイルが、電界も最高となるシリコン表面において最も高い濃度を有することを特に考慮すると、これらの問題を悪化させる。
【００３０】
図２Ｄは、Ｎウェル１３２のドーピングプロファイルを制御できない結果として、ＰＭＯＳ１０３で起こり得る問題を示している。ＰＭＯＳ１０３がＰ基板１３０から分離されていても、ソース−ボディ電圧ＶDDが接地をはるかに上回り過ぎると（たとえば５Ｖデバイスにおいて１２Ｖ、１２Ｖデバイスにおいて１８Ｖなど）、空乏領域は、基板の表面に向かってＮウェル１３２内を上向きに拡がる。Ｎウェル１３２のドーピングプロファイルが制御できないので、ＰＮ接合を基板のずっと中へと追い込んで空乏領域が基板の表面に達しないようにするために、拡散時間を増加させなければならない。通常、妥協案がある。Ｎウェル１３２は望ましいものほど深くはなく、空乏はＮウェルへとさかのぼらない。これは、ＰＭＯＳ１０３における寄生バイポーラトランジスタの幅を狭くする。なぜなら、ベースの正味の電気的な幅は、Ｎウェル１３２とＰ基板１３０との間のＰＮ接合の深さからＮウェル１３２内の空乏領域の幅を減じたものであるためである。
【００３１】
さらに、Ｎウェル１３２とＰ基板１３０との間の接合がさらに僅かでもフォワードバイアスをかけられている場合、デバイスはスナップバックする傾向を有する。なぜなら、Ｐ基板１３０とＰ＋ドレイン１５４との間の寄生バイポーラトランジスタ（点線）のベースが非常に抵抗性の接触を有し、それにより、寄生バイポーラが本質的に「オープンベース」降伏（ＢＶCEO）であるものを経験するためである。この降伏電圧は、Ｎウェル１３２
とＰ基板１３０との間の通常の逆バイアス接合降伏よりもはるかに低い。これが起こると、デバイスは破壊される可能性が高い。ＰＭＯＳ１０３が飽和すると、ホットキャリアが生成され、それもこの現象につながるかもしれない。
【００３２】
おそらく、ＰＭＯＳ１０１、１０３についての最大の問題は、それらが浮遊していないこと、つまり、それらがスナップバックすることなく高いＮウェル−Ｐ基板電位でバイアスをかけられることが不可能なことである。同様に、ＮＭＯＳ１０２、１０４についても最大の問題のうちの１つは、それらが浮遊しないこと、つまり、それらのボディ接続が基板電位を上回ってバイアスをかけられることが全く不可能なことである。これは、それらが使用され得る回路の種類を著しく制限する。
【００３３】
図３は、例示的なパワー変換回路１０５でこの問題がどのようにして起こるかを示している。回路１０５は、接地近くで（たとえば接地を５Ｖまたはそれ未満上回って）バイアスをかけられるローサイド回路１７０と、接地（基板）を２０Ｖまたは３０Ｖ上回って浮遊可能なハイサイド回路１７２とを含む。ＭＯＳＦＥＴ Ｍ１は通常、抵抗Ｒ１を介して信号をハイサイド回路１７２に送信する高電圧Ｎ−チャネルデバイスであり、Ｍ１のゲートでの入力信号がたった５Ｖでも、２０Ｖ〜３０Ｖの降伏電圧を有する。ＭＯＳＦＥＴ Ｍ２は、抵抗Ｒ２を介して信号をレベルシフトする高電圧Ｐ−チャネルデバイスである。ＭＯＳＦＥＴ Ｍ３およびＭ４は、Ｎ−チャネル出力ハイサイドＭＯＳＦＥＴ Ｍ７のゲートを駆動する５Ｖまたは１２ＶのＣＭＯＳペアを構成している。ＭＯＳＦＥＴ Ｍ３のソースは、基板を２０Ｖまたは３０Ｖ上回って浮遊する必要があるが、ＭＯＳＦＥＴ Ｍ３およびＭ４はそれら自体が低電圧デバイスである。これは、それらがチップ上で占有する面積を最小限にする。
【００３４】
ＭＯＳＦＥＴ Ｍ５およびＭ６は、ＭＯＳＦＥＴ Ｍ３およびＭ４と同様のＣＭＯＳペアであるが、ＭＯＳＦＥＴ Ｍ５のソースは接地に接続されている。ＭＯＳＦＥＴ Ｍ５およびＭ６は、Ｎ−チャネル出力ローサイドＭＯＳＦＥＴ Ｍ８のゲートを駆動する。
【００３５】
ブートストラップキャパシタＣ１は、浮遊するハイサイド回路に電力を供給し、接地を上回って浮遊する。キャパシタＣ１両端の電圧ＶBootstrapは５Ｖである。出力ＭＯＳＦ
ＥＴ Ｍ７がオンとなってキャパシタＣ１の低いほうの端子を２０Ｖに高めると、キャパシタＣ１を充電するために使用されるダイオードＤ１０は約２５Ｖ（つまりＶDD＋ＶBootstrap）を遮断しなければならない。
【００３６】
このため、回路１０５のような回路では、単一のチップ上に高電圧デバイスと密で浮遊する低電圧デバイスとを含む柔軟性がなければならない。図１Ａおよび図２Ａに示すデバイスは、図３に示す回路１０５の要求を満たしていない。
【００３７】
図４Ａは、この問題に対する先行技術の答えを示しているが、それは技術的には一歩後退している。Ｎ型エピタキシャル（Ｎ−エピ）層１７６がＰ基板１７４上に成長している。ＰＭＯＳ１０７がＮ−エピ層１７６に形成され、ＮＭＯＳ１０６がＮエピ層１７６のＰウェル１７８に形成されている。このため、ＮＭＯＳ１０６およびＰＭＯＳ１０７は、Ｐ基板１７４の上に浮遊するＣＭＯＳペアを構成している。
【００３８】
チップはＮ−チャネル横型ＤＭＯＳ１０８も含んでおり、それは、Ｎ−エピ層１７６とＰ基板１７４との間の接合によってＰ基板１７４から、かつ、Ｐ型分離拡散部１８０によってＣＭＯＳペアから分離されている。Ｎ埋込層１８４が、ＣＭＯＳペアについての分離を提供する。
【００３９】
この構造についての１つの問題は、それが長い拡散を必要とすることである。たとえば、Ｐ分離拡散部１８０は、Ｎ−エピ層１７６全体を通ってＰ基板１７４に達するよう拡散されなければならず、横型ＤＭＯＳ１０８のＰボディ１８２も同様に、高温での長い拡散（たとえば１１００℃またはそれ以上で１２時間）を必要とする。
【００４０】
さらに、Ｐボディ１８２を横型ＤＭＯＳ１０８のゲート１８６に整合させることは、Ｐボディ１８２が注入される前にゲート１８６が形成されることを必要とする。ＣＭＯＳペアは通常、ポリシリコンゲート１８８が堆積される前に実行されるしきい値調整注入を有する。しかしながら、Ｐボディ１８２を拡散させるために必要な長いアニールは、ＣＭＯＳペアにおいて以前に実行されたいかなるしきい値調整注入も無用にする。この問題を回避する唯一の方法は、ＣＭＯＳのゲート１８８の前に横型ＤＭＯＳのゲート１８６を堆積することであるが、これはプロセスにかなりの複雑性を加え得る。
【００４１】
デバイスは典型的には、０．３５μｍというよりはむしろ０．８〜２．０μｍのチャネル長を有する。この構造を作製するために０．３５μｍプロセスを使用することができるが、マスキングステップの数が過度になり得る。分離構造を形成するステップの数が、０．３５μｍプロセスおよびしきい値調整のためのステップに追加される。通常、先行技術は、この分離能力を得るために、より低い密度およびより少ない複雑性について既に決着をつけている。さらに、分離拡散部１８０の大きな浪費面積を考慮すると、ＣＭＯＳデバイスのサイズを低減させる努力、および低減されたダイサイズでの結果としての利点は大抵失われる。
【００４２】
図４Ｂは、Ｎ−エピ層１７６に形成され、Ｐ基板１７４から分離されているＮ−チャネル擬似縦型ＤＭＯＳ１０９を示している。各デバイスにおいて、電流は、Ｎ＋ソース領域
１９２から、ゲート１９０の下でＰボディ１９４のチャネルを横方向に通り、Ｎ−エピ層１７６を下向きにＮ埋込層１９６へと流れ、Ｎ埋込層１９６を横向きに進み、Ｎ＋シンカー１９８を通って上向きに流れる。これらのデバイスの一利点は、デバイスに逆バイアスがかけられるとＰボディ間の空乏領域を拡げることによって電流がピンチオフされることであり、これはゲート酸化物層を保護する。他方、デバイスのオン抵抗は、電流がＮ埋込層１９６を通って流れるべき距離によって大きくなる。この抵抗を許容可能な限度内に保つため、Ｎ＋シンカーがＤＭＯＳ間に周期的にかつ頻繁に位置付けられなければならず、これはチップの集積密度を低減させる。そのようなＤＭＯＳデバイスのオフ状態阻止電圧ＢＶDSSが高いほど、Ｎ＋シンカー拡散部１９８およびＰ分離拡散部１８０はより深く追
いやられなければならず、そのような深く幅広い拡散領域のためにより大きなダイ面積が浪費される。
【００４３】
図４Ｃは、同じプロセスで形成可能なＮＰＮトランジスタ（ＮＰＮ）１１０を示している。ＮＰＮ１１０のベース１４１は通常、Ｎ−チャネルＬＤＭＯＳ１０８のＰボディ１８２（図４Ａ）と同じＰ拡散によって形成され、したがって最適ではないかもしれない。ＮＰＮ１１０の電流特性は一般にかなり良好であるが、それは、Ｎ＋シンカー１４３および深いＰ分離拡散部１４７に対処するために大きくなければならない。
【００４４】
高電圧ＰＭＯＳ１１１では、Ｐ基板１７４とＮ＋ソース領域１５１との間の寄生バイポーラはＮ埋込層１４９によって抑制されている。しかしながら、高電圧機能を得るためには、Ｎエピ層１７６は厚さが６μｍ〜１０μｍでなければならず、これは、Ｎ＋シンカー１４３およびＰ分離領域１４７に対して要求される拡散の長さをさらに大きくする。より大きな縦方向の拡散はより大きな横方向の拡散を意味し、そのためこれは、デバイスのサイズをさらに大きくする。
【００４５】
図５Ａは、拡散の長さを幾分制限し、そのような深い拡散部の横方向の拡がりを低減させるのを助ける、分離領域を形成する代替的な手法を示している。Ｐ分離領域１５３が（エピタキシャル成長の後で）Ｎ−エピ層１７６の表面近くに注入され、Ｐ埋込層１５５が（エピタキシャル成長の前に）Ｎ−エピ層１７６とＰ基板１７４との界面に形成される。注入物アニール中、Ｐ分離領域１５３は下向きに拡散し、Ｐ埋込層１５５は上向きに拡散して、それらはＮ−エピ層１７６の中間のどこかで合流する。
【００４６】
このプロセスも、図５Ａに示すような、Ｎ埋込層１５７の上にＰ埋込層１５９を含む分離構造を作製する可能性を高める。アンチモンまたは砒素といった比較的ゆっくりと拡散するドーパントが、Ｎ埋込層１５７を形成するために使用可能であり、ホウ素といった比較的速く拡散するドーパントが、Ｐ埋込層１５９を形成するために使用可能である。埋込層１５７および１５９は高濃度にドープされ、ドーパントは、Ｎ−エピ層１７６の成長中にそれらが出てこないよう、Ｐ基板１７４内深くに追いやられるべきである。これは、制御が困難な、可変性の高いプロセスである。さらに、Ｐ分離層１５３は、エピタキシャル層１７６の厚さ全体を通って、ＰＢＬ領域１５７に整合されなければならない。この手順で良好な整合を保証することは難しく、デバイスのデザインルールに余分の間隔が含まれることを必要とし、シリコン面積を浪費する。
【００４７】
しかしながら、このプロセスは、図５Ｂに示すような十分に分離されたＰＮＰの作製を可能にする。ＰＮＰ１１２では、Ｎ埋込層１６１およびＰ埋込層１６５が、Ｐ基板１７４とＮ−エピ層１７６との間の界面に形成される。Ｎ埋込層１６１はＮ＋シンカー１６３を介して接触され、Ｐ埋込層１６５およびＰ分離領域１６７はＰＮＰ１１２のコレクタとなっている。ＰＮＰ１１２はＰ分離領域１７１によって、隣接するデバイスから分離されており、Ｐ分離領域１７１は下向きに拡散して、上向きに拡散するＰ埋込層１６９と合流する。Ｐ埋込層１６９およびＰＢＬ１６５は一般に、同じＰ埋込層である。
【００４８】
Ｐ埋込層の使用は、図２Ｂに関連して説明した「ホットキャリア」問題を克服するのにも役立ち得る。図５Ｃに示すように、ＮＭＯＳ１０４のＰボディ１３４の下に形成されたＰ埋込層１７３は、空乏領域を圧迫してフィールド酸化物層１５２直下の区域に戻し、そこでは降伏フィールドはより高く、より多くの電圧が許容可能であり、したがって、ゲート１６６の下のＮ−エピ層１７６の表面での磁界の強度を減少させる。
【００４９】
Ｎ−エピ層１７６の電荷Ｑが１．０〜１．３×１０12原子ｃｍ-2の範囲にあるよう選択される場合、Ｎ−エピ層１７６はそれが降伏する前に十分に空乏化され、はるかにより高い電圧（たとえば何百ボルト）がデバイスに印加され得る。これは、先行技術において「リサーフ」デバイスとして公知である。電荷Ｑは、ドーピング濃度×Ｎ−エピ層１７６の深さに等しい（厳密に言えば、電荷は、エピタキシャル層の厚さにわたって積分された濃度の積分に等しい）。
【００５０】
図６Ａは、この問題への異なるアプローチを示している。ここでは、Ｐ−エピ層１７９がＰ基板１７４上に成長している。分離されたＰポケット１８７が、Ｎ分離領域１８５を下方拡散し、Ｎ埋込層１８３を上方拡散し、Ｎ埋込層１８１を形成することによって、Ｐ−エピ層１７９に形成される。Ｎ領域１８５およびＮ埋込層１８３は、リンといった比較的速く拡散するドーパントでドープされ、一方、Ｎ埋込層１８１は、アンチモンまたは砒素といった比較的ゆっくり拡散するドーパントで形成されている。その結果、Ｐポケット１８７のまわりに「Ｎタブ」が形成される。Ｎウェル１９０、および随意でＰウェル（点線）が、分離されたＰポケット１８７に形成される。ＰＭＯＳ１１３がＮウェル１９１に形成され、ＮＭＯＳ１１４がＰポケット１８７に（またはＰウェルに）形成される。ＰＭＯＳ１１３およびＮＭＯＳ１１４は、図１Ａに示すＰＭＯＳ１０１およびＮＭＯＳ１０２と同様であるが、それらが側壁スペーサを含むかどうかはわからない点が異なる。「Ｎタブ」の外側に、高電圧横型ＤＭＯＳ（ＨＶ ＬＤＭＯＳ）１１５が、図２Ａに示すＮＭＯＳ１０４と同様に作製されるが、Ｐボディ拡散部１９３がＰウェル１３４（点線）の代わりに使用されてもよく、フィールド酸化物層１５２の下のＮフィールドドーピング１９５がＨＶ ＬＤＭＯＳ１１５の「ドリフト」領域として役割を果たす点が異なる。ＨＶ ＬＤＭＯＳ１１５は、ゲート下の電界の強度を低減させる、図５Ｃに示すＰ埋込層１７３と同様のＰ埋込層を有していない。
【００５１】
ＰＭＯＳ１１３を作製する際、Ｐ−エピ層１７９は、Ｐ−エピ層１７９の厚さにおけるばらつきを考慮して、Ｎ埋込層１８１がＮウェル１９１とオーバーラップしないことを確実にするよう、十分に厚くなければならない。さもなければ、高濃度にドープされたＮ埋込層１８１が、ＰＭＯＳ１１３の電気特性に影響を与える場合がある。別のアプローチが図６Ｂに示されており、そこでは、２つの別個のリンの埋込層１８３の代わりに、単一のリンのＮ埋込層１９７が上方拡散してＮ分離領域１８５と合流している。砒素またはアンチモンのＮ埋込層１８１がＮウェル１９１の十分下に留まっているが、上方拡散するリンはＮウェル１９１へと合流する。Ｎウェル１９１とオーバーラップするＮ埋込層１９７の部分のドーピング濃度が低いため、ＰＭＯＳ１１３の電気特性がＮ埋込層１９７によって著しく影響を受けることはない。
【００５２】
図６Ｂは、ＮＰＮ１１６が同じプロセスで作製可能であることも示している。ＮＰＮ１１６のベースは、図４Ｃに示すＮＰＮ１１０のベースよりも幅が広い。なぜなら、ベースは、Ｐボディ拡散部１４１のみというよりもむしろ、Ｐ−エピ層１７９の一部を含んでいるためである。Ｐ−エピ層１７９の幅は可変であるため、ＮＰＮ１１６はＮＰＮ１１０ほど再現可能ではない。
【００５３】
図６Ｃは、図６Ａおよび図６Ｂの実施例での速く拡散する（リン）、および遅く拡散す
る（砒素またはアンチモン）Ｎ埋込層についてのオプションを要約している。速く、またはゆっくりと拡散するＮ埋込層は、図６Ｃの左側に示すように別個であってもよく、または、それらは図６Ｃの右側に示すように、おそらく同じマスクを用いて、互いに重なり合っていてもよい。いずれの場合とも、（上方拡散の頭字語としてＵＩと表示される）速い拡散物質は、遅く拡散するＮＢＬの縦方向の範囲を上回り、かつ下回って拡がる。
【先行技術文献】
【特許文献】
【００５４】
【特許文献１】特開平６−９７４５０号公報
【特許文献２】特開平１１−３５４６２７号公報
【特許文献３】特開平９−２７５５６号公報
【特許文献４】特開平１１−９７６４６号公報
【特許文献５】特開平６−３１８７０７号公報
【特許文献６】特開２０００−５８６６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００５５】
図１Ａ〜１Ｃ、図２Ａ〜２Ｄ、図３、図４Ａ〜４Ｃ、図５Ａ〜５Ｃ、図６Ａ〜６Ｃに示すデバイスは、共通の１組の問題を共有している。それらは一般に、基板またはエピタキシャル層において所望の深さまでドーパントを拡散させるのに、長い熱サイクルを必要とする。これらの拡散は、拡散時にシリコン内に存在するあらゆるドーパントの再分布を引起こし、ドーパント拡散を防止または制限することが好ましいデバイスも含む。たとえば、フィールド酸化が起こった後で行なわれるどのウェル拡散サイクルも、フィールド酸化物直下のシリコン表面でのドーパント濃度を低下させ、隣接する同様のタイプのデバイス間に形成される寄生表面ＭＯＳＦＥＴの「フィールドしきい値」を低下させる。この望ましくない再分布は、寄生ＰＭＯＳが共通のＮウェルを共有する隣接するＰＭＯＳ同士の間に形成されるようにし、または、共通のＰウェルを共有する隣接するＮＭＯＳ同士の間での寄生ＮＭＯＳ伝導をもたらし得る。フィールドしきい値を高くして拡散の悪影響に対抗するには、フィールドしきい値がより高い注入が必要とされる。しかしながら、より高い注入ドーズ量は表面濃度を高くし、より低い表面降伏およびより高い表面フィールドにつながる。
【００５６】
さらに、より高い表面濃度は、より高い濃度勾配に起因するさらに大きな拡散にもさらされる。これらの影響を回避するため、可能なプロセスアーキテクチャは、拡散してはならないドーパントを、ゲート酸化、フィールド酸化、ウェル拡散などの後といった、プロセスの後のほうで導入しなければならない順序に制限される。そのような制限は、可能なデバイスタイプおよびデバイス最適化において多くの制約を課する。
【００５７】
高温拡散はまた、一般に、結果として生じるウェルおよび他の領域にガウス形のドーパントプロファイルを生成する。予め定められてはいるが任意の、非ガウス形のドーパントプロファイルを有する領域を作製することはできない。たとえば、表面下濃度がその表面濃度よりも高いレトログレードプロファイルを、単に拡散される手法を用いて実行することはできない。そのような拡散（および一般の拡散）は正確に制御することが難しく、実際の結果は、ウェハごとの（単一のウェハバッチからの）ばらつき、およびウェハバッチごとのばらつき（いわゆる「生産操業ごとの」変動）を特に考慮すると、望ましいものと著しく異なる場合がある。ばらつきは、温度制御不良から、および酸化中に起こるドーパント隔離から生じる。
【００５８】
さらに、拡散は、主としてドーパントを基板内により深く導入するよう意図されている一方、ドーパントを横方向にも拡げ、これはデバイスのサイズを、場合によっては相当量大きくする。
【００５９】
デバイスを作製するためにエピタキシャル層が使用される限り、これらの影響は、エピタキシャル層を成長させる影響によってさらに大きくなる。今まで、エピタキシーに対する要求は文字通り、十分分離された「アナログ品質」のバイポーラ（つまりデジタルバイポーラおよびＲＦ最適化バイポーラを除く）の集積によって規定されていた。しかしながら、エピタキシーは依然、ウェハ作製において単一の最も高価なステップであり、その使用は望ましくなくなっている。エピタキシャル厚さおよび濃度化合物デバイス最適化におけるばらつき、ならびにエピタキシャルプロセスは必然的に、高温で、通常１２２０℃を
超えて起こる。そのような高温処理は、ＩＣの、および他の領域における埋込層のいくつかの領域において、基板の望ましくない上方拡散を引起こす。この上方拡散は、実際に成長した厚さよりも薄いエピタキシャル層を生成する。つまり、上方拡散を相殺するために追加された堆積時間および厚さを使用しなければならず、堆積されたままのエピ層を、それがその他の場合に必要とされるものよりも厚くする。より厚いエピタキシャル層を分離することは、分離拡散構造のためにさらにより長い拡散時間を必要とし、過度に幅広い形状構成につながる。
【００６０】
多数の動作電圧が同じチップ内に存在する場合、エピタキシーは電圧が最大のデバイスについて選択される必要がある。分離幅はその場合、より高い電圧の構成要素を利用していないＩＣのセクションにおいて、必要以上に大きくなる。そのため、本質的には、１つの構成要素が他のすべてを不利にする。この不利は、すべて１つのより高い電圧の構成要素に起因する、低電圧のオンチップデバイスに対する集積密度不良につながる。より高い電圧のデバイスが使用されない場合、高電圧分離（および関連するデザインルールの間隔）の影響を受けない浪費面積は、プロセス全体を設計し直してＩＣの全構成要素に影響を与えることなく再生されることは不可能である。１つの構成要素の追加または除去が他の集積デバイスすべてに悪影響を与えるため、そのようなプロセスはモジュール化されていない。
【００６１】
したがって、モジュール化された、相互作用しないやり方で、単一の半導体ウェハにともに接近して実装され、十分に分離された、最適化されたトランジスタまたは他のデバイスの任意の集合の作製を可能にする技術に対し、明らかな要望が存在する。
【課題を解決するための手段】
【００６２】
発明の概要
この発明によれば、第１の導電型の基板の分離されたポケットが、フィールド酸化物層を形成することによって形成され、フィールド酸化物層は第１のセクションおよび第２のセクションを含み、第１および第２のセクションは開口部によって互いから隔てられている。第２の導電型のドーパントの第１の注入が、フィールド酸化物層の第１および第２のセクションを通して、および開口部を通して実行され、第２の導電型の深い層を形成し、深い層は、開口部の下のより深い部分と、フィールド酸化物層の第１および第２のセクションの下のより浅い部分とを含む。開口部の上にマスク層が形成され、第２の導電型のドーパントの少なくとも１回のさらなる注入が実行され、マスク層は、少なくとも１回のさらなる注入によるドーパントが、開口部の下の基板の区域に入ることを阻止する。しかしながら、少なくとも１回のさらなる注入によるドーパントは、フィールド酸化物層の第１および第２のセクションを通過して、基板に側壁を形成し、各側壁は、フィールド酸化物層の第１および第２のセクションそれぞれの底から深い層へと延び、深い層と側壁とは、基板の分離されたポケットを取囲む分離領域を形成している。
【図面の簡単な説明】
【００６３】
【図１Ａ】先行技術の従来のエピレスツインウェルＣＭＯＳプロセスおよびその変形の属性を説明する、側壁スペーサを有する先行技術のツインウェルＣＭＯＳの断面図である。
【図１Ｂ】先行技術の従来のエピレスツインウェルＣＭＯＳプロセスおよびその変形の属性を説明する、先行技術の従来の（非分離）ＣＭＯＳプロセスにおいて利用可能なＣＭＯＳトランジスタペアの理想化された概略図である。
【図１Ｃ】先行技術の従来のエピレスツインウェルＣＭＯＳプロセスおよびその変形の属性を説明する、先行技術の従来の（非分離）ＣＭＯＳプロセスにおいて利用可能なＣＭＯＳペアの、寄生要素を示す詳細な概略図である。
【図２Ａ】従来のエピレスツインウェルＣＭＯＳへの高電圧要素の集積、およびそのような実現化例から生じる問題を説明する、Ｎウェルに囲まれた拡張ドレインＰＭＯＳと（Ｐウェルを非自己整合ボディとして有する）拡張Ｎ−チャネル横型ＤＭＯＳトランジスタとを集積する改良された先行技術の従来の（非分離）ツインウェルＣＭＯＳプロセスの断面図である。
【図２Ｂ】従来のエピレスツインウェルＣＭＯＳへの高電圧要素の集積、およびそのような実現化例から生じる問題を説明する、電流の流れの線（Ｉ（流れ）と表示）とインパクトイオン化の等高線（ＩＩと表示）とを示す飽和した先行技術のＮ−チャネル横型ＤＭＯＳトランジスタの動作を説明する図である。
【図２Ｃ】従来のエピレスツインウェルＣＭＯＳへの高電圧要素の集積、およびそのような実現化例から生じる問題を説明する、理想の降伏（曲線Ａ１）、スナップバック降伏（曲線Ａ２）、およびインパクトイオン化により誘発されたスナックバック（曲線Ｂ）を示す従来の先行技術のＭＯＳＦＥＴのドレインからソースへの電流−電圧（Ｉ−Ｖ）特性を示す図である。
【図２Ｄ】空乏領域（網掛け部分）、バイアス条件、およびデバイスに特有の潜在的な寄生バイポーラを示す、従来の先行技術のＮウェルに囲まれた拡張ドレインＰＭＯＳの断面図である。
【図３】アップリンクおよびダウンリンクされた、レベルシフトされた信号のための高電圧要素を含む、ブートストラップにより電力を供給される浮遊ハイサイドドライバを有する全Ｎ−チャネルプッシュ−プル（トーテムポール）パワーＭＯＳＦＥＴ出力段を駆動するための先行技術の回路を示す図である。
【図４Ａ】深い「下方のみの」分離拡散部を用いたＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のエピタキシャル接合分離（エピ−ＪＩ）の断面図であり、集積された横型Ｍ−チャネルＤＭＯＳと下方のみの大きな分離拡散部とを有する先行技術の従来の接合分離エピタキシャル（エピ−ＪＩ）ＣＭＯＳの断面図である。
【図４Ｂ】深い「下方のみの」分離拡散部を用いたＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のエピタキシャル接合分離（エピ−ＪＩ）の断面図であり、先行技術の従来の接合分離エピタキシャル（エピ−ＪＩ）ＣＭＯＳプロセスにおけるＮ−チャネル擬似縦型（上方ドレイン）ＤＭＯＳの断面図である。
【図４Ｃ】深い「下方のみの」分離拡散部を用いたＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のエピタキシャル接合分離（エピ−ＪＩ）の断面図であり、十分に分離された擬似縦型ＮＰＮと横型高電圧ＰＭＯＳとが集積された先行技術の従来の接合分離エピタキシャル（エピ−ＪＩ）ＣＭＯＳプロセス（ＢＣＤバージョン）の断面図である。
【図５Ａ】深く拡散された分離拡散部と組合されたさまざまな埋込層を用いて、下方のみの分離部よりも横方向拡散が少ない「上下」分離拡散部を生成する、ＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のエピタキシャル接合分離（エピ−ＪＩ）の断面図であり、従来のエピタキシャル接合分離（エピ−ＪＩ）プロセスの先行技術の上下分離バージョンで利用可能な分離構造および埋込層構造の断面図である。
【図５Ｂ】深く拡散された分離拡散部と組合されたさまざまな埋込層を用いて、下方のみの分離部よりも横方向拡散が少ない「上下」分離拡散部を生成する、ＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のエピタキシャル接合分離（エピ−ＪＩ）の断面図であり、従来のエピタキシャル接合分離（エピ−ＪＩ）バイポーラ、ＣＭＯＳまたはＢＣＤプロセスの上下分離変形における先行技術の十分に分離された擬似縦型ＰＮＰの断面図である。
【図５Ｃ】深く拡散された分離拡散部と組合されたさまざまな埋込層を用いて、下方のみの分離部よりも横方向拡散が少ない「上下」分離拡散部を生成する、ＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のエピタキシャル接合分離（エピ−ＪＩ）の断面図であり、従来のエピタキシャル接合分離（エピ−ＪＩ）プロセスの上下分離バージョンにおいて拡張された（ＲＥＳＵＲＦ）ドレイン領域が作製されている先行技術の十分に分離された横型Ｎ−チャネルＤＭＯＳの断面図である。
【図６Ａ】さまざまな埋込層を使用し、基板の同じ導電型を有するエピタキシャル層を用いて分離拡散部と組合されたＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のラップアラウンド接合分離（エピ−ＷＡＪＩ）の断面図であり、ＣＭＯＳと横型ＤＭＯＳとを集積する先行技術のラップアラウンド接合分離エピタキシャル（エピ−ＷＡＪＩ）プロセスの断面図である。
【図６Ｂ】さまざまな埋込層を使用し、基板の同じ導電型を有するエピタキシャル層を用いて分離拡散部と組合されたＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のラップアラウンド接合分離（エピ−ＷＡＪＩ）の断面図であり、遅い拡散体および速い拡散体を含むハイブリッド埋込層を使用して、ＣＭＯＳと十分に分離された擬似縦型ＮＰＮとをＢｉＣＭＯＳプロセスに集積する、ラップアラウンド接合分離エピタキシャルプロセス（エピ−ＷＡＪＩ）の改良されたバージョン（先行技術）を示す図である。
【図６Ｃ】さまざまな埋込層を使用し、基板の同じ導電型を有するエピタキシャル層を用いて分離拡散部と組合されたＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のラップアラウンド接合分離（エピ−ＷＡＪＩ）の断面図であり、改良されたラップアラウンド分離接合分離プロセス（エピ−ＷＡＪＩ）において利用可能なＮ型埋込層のさまざまな組合せの断面図である。
【図７Ａ】従来の拡散されたＮウェルのドーピングプロファイルを示す図である。
【図７Ｂ】Ｎ層がＮウェルに注入された、従来の拡散されたＮウェルのドーピングプロファイルを示す図である。
【図７Ｃ】酸化物層が基板の表面を覆っている、図７Ｂに示す構造のドーピングプロファイルを示す図である。
【図８Ａ】２つの隣接する横型ＭＯＳＦＥＴ間にフィールド酸化物層が位置していない場合の、それらのＭＯＳＦＥＴ間での寄生ＭＯＳＦＥＴの形成を示す断面図である。
【図８Ｂ】２つの隣接する横型ＭＯＳＦＥＴ間にフィールド酸化物層が位置していない場合の、それらのＭＯＳＦＥＴ間での寄生ＭＯＳＦＥＴの形成を示す概略図である。
【図９Ａ】Ｐエピタキシャル層に形成されたＮウェルの２つの活性領域間のフィールド酸化物層を示す断面図である。
【図９Ｂ】フィールド酸化物層がＰ基板に形成されている代替的な構造を示す断面図である。
【図９Ｃ】図９Ａの断面９Ａ−９Ａ′でのドーピングプロファイルを示す図である。
【図９Ｄ】図９Ｂの断面９Ｂ−９Ｂ′でのドーピングプロファイルを示す図である。
【図９Ｅ】図９Ａの断面９Ｃ−９Ｃ′でのドーピングプロファイルを示す図である。
【図９Ｆ】図９Ｂの断面９Ｄ−９Ｄ′でのドーピングプロファイルを示す図である。
【図１０Ａ】Ｐ基板上で成長したＰエピタキシャル層に形成される従来の分離された１２ＶのＮウェルの断面図である。
【図１０Ｂ】この発明に従って形成される、分離された１２ＶのＮウェルの断面図である。
【図１０Ｃ】図１０Ａの断面１０Ａ−１０Ａ′でのドーピングプロファイルを示す図である。
【図１０Ｄ】図１０Ｂの断面１０Ｂ−１０Ｂ′でのドーピングプロファイルを示す図である。
【図１０Ｅ】図１０Ａの断面１０Ｃ−１０Ｃ′でのドーピングプロファイルを示す図である。
【図１０Ｆ】図１０Ｂの断面１０Ｄ−１０Ｄ′でのドーピングプロファイルを示す図である。
【図１０Ｇ】Ｎ層の注入エネルギを変えることによって図１０Ｂの断面１０Ｄ−１０Ｄ′で取得可能な代替的なドーピングプロファイルを示す図である。
【図１０Ｈ】Ｎ層の注入エネルギを変えることによって図１０Ｂの断面１０Ｄ−１０Ｄ′で取得可能な代替的なドーピングプロファイルを示す図である。
【図１０Ｉ】Ｎ層の注入エネルギを変えることによって図１０Ｂの断面１０Ｄ−１０Ｄ′で取得可能な代替的なドーピングプロファイルを示す図である。
【図１０Ｊ】図１０Ｂの構造において１２Ｖの注入のみがフィールド酸化物層を通して実行された場合に得られる断面図である。
【図１０Ｋ】図１０Ｂの構造において１２Ｖの注入のみがフィールド酸化物層を通して実行された場合に得られるドーピングプロファイルである。
【図１０Ｌ】フィールド酸化物層の下のさまざまなレベルのドーピング濃度について、フィールド酸化物層の厚さの関数としてのＮウェルのフィールドしきい値電圧を示すグラフである。
【図１１Ａ】Ｐ基板上に成長するＰエピタキシャル層に形成される従来のＰウェルの断面図である。
【図１１Ｂ】この発明に従って形成される５ＶのＰウェルの断面図である。
【図１１Ｃ】図１１Ａの断面１１Ａ−１１Ａ′でのドーピングプロファイルを示す図である。
【図１１Ｄ】図１１Ｂの断面１１Ｂ−１１Ｂ′でのドーピングプロファイルを示す図である。
【図１１Ｅ】図１１Ａの断面１１Ｃ−１１Ｃ′でのドーピングプロファイルを示す図である。
【図１１Ｆ】図１１Ｂの断面１１Ｄ−１１Ｄ′でのドーピングプロファイルを示す図である。
【図１１Ｇ】フィールド酸化物層の下に保護リングを有する、図１１Ａに示す構造の改良されたバージョンの断面図である。
【図１１Ｈ】この発明に従って形成される１２ＶのＰウェルの断面図である。
【図１１Ｉ】図１１Ｇの断面１１Ｅ−１１Ｅ′でのドーピングプロファイルを示す図である。
【図１１Ｊ】図１１Ｈの断面１１Ｇ−１１Ｇ′でのドーピングプロファイルを示す図である。
【図１１Ｋ】図１１Ｇの断面１１Ｆ−１１Ｆ′でのドーピングプロファイルを示す図である。
【図１１Ｌ】図１１Ｈの断面１１Ｈ−１１Ｈ′でのドーピングプロファイルを示す図である。
【図１２Ａ】従来の構造において、Ｎ埋込層と浅いＰ＋領域との間の降伏電圧がどのように決められるかを示す断面図である。
【図１２Ｂ】この発明に従った構造において、注入された深いＮ層と浅いＰ＋領域との間の降伏電圧がどのように決められるかを示す断面図である。
【図１２Ｃ】図１２Ａおよび図１２Ｂの構造における、Ｎ層と浅いＰ＋領域との間の分離の関数としての降伏電圧のグラフである。
【図１３Ａ】エピタキシャル層に分離ポケットを形成するための従来の手法を示す図である。
【図１３Ｂ】エピタキシャル層に分離ポケットを形成するための従来の手法を示す図である。
【図１３Ｃ】図１３Ａの断面１３Ａ−１３Ａ′でのドーピングプロファイルを示す図である。
【図１３Ｄ】図１３Ｂの断面１３Ｂ−１３Ｂ′でのドーピングプロファイルを示す図である。
【図１３Ｅ】この発明に従って基板に分離ポケットを形成するための従来の手法を示す図である。
【図１３Ｆ】この発明に従って基板に分離ポケットを形成するための従来の手法を示す図である。
【図１３Ｇ】図１３Ｅおよび図１３Ｆの断面１３Ｃ−１３Ｃ′でのドーピングプロファイルを示す図である。
【図１３Ｈ】図１３Ｅの断面１３Ｄ−１３Ｄ′でのドーピングプロファイルを示す図である。
【図１３Ｉ】図１３Ｆの断面１３Ｅ−１３Ｅ′でのドーピングプロファイルを示す図である。
【図１４Ａ】単一の深いＮ層が相補型ウェルを分離するためにどのように使用可能かを示す断面図である。
【図１４Ｂ】深いＮ層が５ＶのＰウェルの下の区域に制限されている点以外は図１４Ａに示すものと同様の構造の断面図である。
【図１４Ｃ】図１４Ａの構造の平面図である。
【図１４Ｄ】Ｐウェル保護リングが分離構造に接触している代替的な一構造の平面図である。
【図１４Ｅ】図１４Ｂの構造の平面図である。
【図１４Ｆ】フィールド酸化物層の開口部を通してＮウェルの一部と深いＮ層とを接触させるために使用されるＮ＋コンタクト領域を示す断面図である。
【図１４Ｇ】図１４Ｆに示すＮ＋コンタクト領域の平面図である。
【図１４Ｈ】Ｐ基板のポケットを分離する深いＮ層に接触するために使用されるＮ＋コンタクト領域を示す断面図である。
【図１４Ｉ】フィールド酸化物層の下で、５ＶのＮウェルのまわりでＰ基板の表面に向かって延びる深いＮ層の断面図である。
【図１４Ｊ】深いＮ層が５ＶのＮウェル直下の区域に制限されている点以外は図１４Ｉに示すものと同様の構造の断面図である。
【図１４Ｋ】深いＮ層が横方向に延びるようになっている場合に形成される縦方向寄生バイポーラトランジスタを示す断面図である。
【図１４Ｌ】深いＮ層が横方向に制限されている場合に形成される傾斜した寄生バイポーラトランジスタを示す断面図である。
【図１４Ｍ】深いＮ層が、５ＶのＮ層からの側壁を用いて、単一の５ＶのＰウェルのためにどのように使用可能かを示す断面図である。
【図１４Ｎ】図１４Ｍの５ＶのＮ層が十分に幅広く作られている場合に、寄生バイポーラトランジスタがどのようにして縦方向に作られるかを示す断面図である。
【図１４Ｏ】図１４Ｍの５ＶのＮ層が十分に狭く作られている場合に、寄生バイポーラトランジスタがどのようにして水平方向に作られるかを示す断面図である。
【図１４Ｐ】図１４Ｍの５ＶのＮ層が省略されている場合に、抵抗性の接続がどのようにしてＰウェルとＰ基板との間に形成されるかを示す断面図である。
【図１５Ａ】単一の深いＮ層によってＰ基板から分離された２つの１２ＶのＰウェルと１つの１２ＶのＮウェルとを示す断面図である。
【図１５Ｂ】深いＮ層によってＰ基板から分離された単一の１２ＶのＰウェルと、５ＶのＮ層で形成され、まわりのＰ保護リングから隔てられた２つの側壁とを示す断面図である。
【図１５Ｃ】分離側壁が１２ＶのＮ層を含む点以外は図１５Ｂに示すものと同様の構造の断面図である。
【図１５Ｄ】１２ＶのＮウェルの側に延びる深いＮ層によってＰ基板から分離された１２ＶのＮウェルの断面図である。
【図１５Ｅ】隣接する１２ＶのＮウェルと１２ＶのＰウェルとが接触可能で、かつ依然として表面で降伏条件を満たしていることを示す断面図である。
【図１５Ｆ】５ＶのＮ層と５ＶのＰ層とが１２ＶのＮウェルと１２ＶのＰウェルとの間に導入されている点以外は図１５Ｅに示すものと同様の構造の断面図である。
【図１６Ａ】各々相補型のＰウェルに関連し、２つの異なる電圧によってバイアスをかけられ、互いに独立して動作する２つの分離した５ＶのＮウェルの断面図である。
【図１６Ｂ】図１６Ａに示す構造の平面図である。
【図１６Ｃ】図１６Ａに示す構造の概略的な回路図である。
【図１６Ｄ】ウェルの相補型の一方の組が５Ｖのペアで、相補型ウェルの他方の組が１２Ｖのペアである点以外は図１６Ａに示すものと同様の構造の断面図である。
【図１６Ｅ】図１６Ｄに示す構造の概略的な回路図である。
【図１６Ｆ】図１６Ｄに示す構造の平面図である。
【図１７Ａ】半導体材料にドープされた領域を形成するための従来のプロセスを要約したフロー図である。
【図１７Ｂ】この発明に従って半導体材料にドープされた領域を形成するためのプロセスを要約したフロー図である。
【図１７Ｃ】従来の注入および拡散プロセスによって生成される典型的なガウス形ドーピングプロファイルを示す図である。
【図１７Ｄ】「連鎖」注入によって生成されるドーピングプロファイルを示す図である。
【図１７Ｅ】２つの連鎖注入のドーピングプロファイルの詳細な図である。
【図１７Ｆ】基板の表面上の酸化物層を通して行なわれた、図１７Ｅに示す２つの連鎖注入のドーピングプロファイルの詳細な図である。
【図１７Ｇ】深い注入のピークドーピング濃度が浅い注入のピークドーピング濃度よりも大きい、２つの連鎖注入のドーピングプロファイルの詳細な図である。
【図１７Ｈ】基板の表面上の酸化物層を通して行なわれた、図１７Ｇに示す２つの連鎖注入のドーピングプロファイルの詳細な図である。
【図１７Ｉ】図１７Ｅおよび図１７Ｇの４つの注入を組合せることから生じるドーピングプロファイルを示す図である。
【図１７Ｊ】図１７Ｆおよび図１７Ｈの４つの注入を組合せることから生じるドーピングプロファイルを示す図である。
【図１７Ｋ】所与のドーズ量の注入が、基板により深く注入されるにつれてより一層広がり、したがってより低いピーク濃度を有するという物理的現象を示す図である。
【図１７Ｌ】所与のドーズ量の注入が、基板により深く注入されるにつれてより一層広がり、したがってより低いピーク濃度を有するという物理的現象を示す図である。
【図１７Ｍ】図１７Ｋおよび図１７Ｌの注入が同じ基板で実行された場合に生じるドーピングプロファイルを示す図である。
【図１７Ｎ】各々同じドーズ量を有するものの異なるエネルギで注入される一連の５つの注入のドーピングプロファイルを示す図である。
【図１７Ｐ】注入のピーク濃度がほぼ同じになるように、より深い注入がより大きなドーズ量を有している、２つの注入のドーピングプロファイルを示す図である。
【技術分野】
【０００１】
関連出願との相互参照
本願は、２００２年８月１４日に出願された米国出願第１０／２１８，６６８号、および２００２年８月１４日に出願された米国出願第１０／２１８，６７８号に関し、それらの各々はその全体がここに引用により援用される。
【０００２】
発明の分野
この発明は半導体デバイス作製に関し、特に、互いから十分に分離される能力を有し、かつ異なる動作電圧定格を有する電界効果トランジスタおよびバイポーラトランジスタまたは他の半導体デバイスを、単一の半導体チップ上に作製することに関する。加えて、この発明は、デバイス間の寄生伝導を回避し、デバイスおよび回路間のノイズおよびクロストークを抑制する特徴を有し、かつ、他の特徴、たとえばアナログおよび混合信号用途で特に使用されるほぼ理想的な電流源の生成、および高電流または高電圧パワー用途で使用される電源スイッチのオンチップ集積化のための頑強な低抵抗パワーＭＯＳＦＥＴの生産などを提示する半導体デバイスに関する。
【背景技術】
【０００３】
発明の背景
多くの集積回路は今日、メモリ、ロジック、デジタル信号処理、マイクロプロセッサ、ロジックアレイなどを含むデジタルであるが、多数の製品および電子機能は依然としてアナログ回路に頼っており、それは単独で使用されるか、またはデジタル回路と組合わされて混合信号用途となっている。アナログ集積回路は、「アナログ」または「線形」回路動作体制としばしば呼ばれる状態で動作する集積回路に関与する、半導体技術の一部門を形成している。アナログＩＣでは、集積デバイスのいくつかは電流を切換えるパワー用途で使用されているが、アナログデバイスについては、特に、電圧基準、電流ミラー、オシレータおよび増幅器において定電流源または制御された電流源として動作する場合、他の用途もある。半導体技術のこの部門は一般に、デバイスの電気特性、デバイスが取扱うべき電圧および電流、ならびにデバイスの製造に使用されるプロセスおよび技術の点で、デジタル部門とははっきりと区別される。
【０００４】
典型的には、デジタルデバイスは、低い電流および電圧を受け、この低い電流をオンおよびオフに切換えるために使用されて、論理および演算機能を実行する。デジタルチップへの信号入力は一般に、それ自体がデジタル信号であり、電源入力は一般に、変動が最大で数パーセントしかない、良好に調整された入力を構成している。すべての入力および出力ピンは一般に良好に挙動し、指定された供給電圧範囲にとどまって、大抵は他のデジタルＩＣの出力から生じている。大抵の出力は、本質的に容量性または抵抗性でしばしば他のデジタルＩＣの単なる入力である負荷を駆動する。
【０００５】
これに対し、アナログＩＣは、はるかに幅広い範囲の動作環境を経験しなければならない。まず第１に、多くのアナログＩＣおよびパワーＩＣは、製品のバッテリまたはパワー入力に直接接続されており、したがって、全範囲の潜在的な過電圧およびノイズ条件にさらされる。実際、デジタルＩＣに電力を供給するために使用される調整された電源は一般に、生電源での数十パーセントを超える変動からデジタルＩＣを保護するアナログ電圧レギュレータＩＣである。さらに、アナログＩＣへの入力はしばしば、それ自体がアナログ信号であり、それは、監視中または検出中の信号に混ざったノイズを含むかもしれない。最後に、アナログＩＣの出力はしばしば、高電圧または高電流の負荷を駆動しなければな
らない。これらの負荷はインダクタまたはモータを含むかもしれず、ＩＣの出力ピンが供給電圧を超えるかまたは接地電位を下回るようにして、望ましくない寄生バイポーラトランジスタ伝導につながるＰＮ接合のフォワードバイアシングをもたらすかもしれない。
【０００６】
アナログＩＣおよびパワーＩＣの作製に使用される技術、特にＣＭＯＳとバイポーラトランジスタとを組合わせるプロセスは、性能およびチップサイズの点でデジタルＩＣおよびアナログＩＣ双方に利益をもたらす。しかしながら、多くの場合、デジタルＩＣは、面積を小さくするために半導体デバイスの理想的な性質または性能が悪化せざるを得ない場合でも、消費する面積ができるだけ最小のトランジスタを製造するよう最適化された作製プロセスを使用している。アナログＩＣおよびパワーＩＣでは、動作特性およびサイズは双方とも重要なパラメータであり、一方を他方に代わって完全に犠牲にすることはできない。アナログＩＣ、混合信号ＩＣおよびパワーＩＣにとって特に利点のあるいくつかの特徴は以下を含む。
【０００７】
・単一のチップ上に、電圧定格が異なるデバイスを作製すること（ゲート−ソース電圧定格とドレイン−ソース電圧定格とが異なるＭＯＳＦＥＴデバイスについての作製、およびコレクタ−エミッタ電圧定格が異なるバイポーラトランジスタについての作製を含む）
・特にデバイス同士が異なる電圧で動作する場合、またはＩＣ内で本質的に大幅に異なる機能を実行する場合に、デバイス同士を互いから、かつそれらの共通の共有基板から分離すること
・一群のデバイスを共通基板から分離して分離ポケットまたはタブとし、それにより、前記デバイスに課されるバイアス電位は低い電圧で保持可能であり、一方、ポケット全体は基板電位を高い電圧上回って「浮遊する」ということ
・一群のデバイスを共通基板から分離して、小信号ノイズがそれらの適正な回路動作から干渉しないようにすること
・少数キャリアが、フォワードバイアスがかかったＰＮ接合から共通基板へと広がる（寄生バイポーラ伝導）のを抑制すること
・基板に沿った電位の空間的変動および電圧降下が他のデバイスおよび回路に与え得る影響（いわゆる「グラウンドバウンス」）を最小限に抑えること
・最小限の電圧依存で、つまり平坦な出力Ｉ−Ｖ特性を備えて、定電流源として動作するよう、出力特性が最適化されているトランジスタを集積すること（バイポーラについては、高い早期電圧ＶAを有するとして、ＭＯＳＦＥＴについては、高い小信号飽和出力イ
ンピーダンスｒoを有するとしてしばしば述べられている）
・制御信号を低電圧回路の前述の「浮遊」ポケットに「レベルシフトする」ことが可能な高電圧トランジスタを集積すること
・大型デバイスアレイ全体にわたる迅速な信号伝播を特に備える、高電流対応スイッチ用の低抵抗ＭＯＳＦＥＴを集積すること
・永続的な損害、劣化または即時の故障を被ることなく、アバランシェ降伏での動作の限られた持続期間を乗り切ることが可能な高電流および／または高電圧デバイス（頑丈なデバイスとしても公知）を集積すること
・値の高い抵抗などの大面積受動素子、および、電圧に依存しない大面積キャパシタを、シリコン底面積を最小限しか使用せずに集積すること
・精密なアナログ回路、特に正確な電流源、および、ウェハロットごとの変動が少ないない、温度に依存しない電圧基準を集積すること。
【０００８】
これらおよび他の理由により、非デジタル集積回路の作製に使用されるプロセス技術は独自のものであり、しばしば、バイポーラデバイスおよびＣＭＯＳデバイスを単一のプロセスに混ぜ合わせる。併合されたバイポーラ−ＣＭＯＳプロセスは、ＢｉＣＭＯＳ（バイポーラ−ＣＭＯＳ）プロセス、およびＣＢｉＣ（相補型バイポーラ−ＣＭＯＳ）プロセスといった名称を含む。パワーＭＯＳＦＥＴも集積される場合、そのパワーＭＯＳＦＥＴは
標準的なＣＭＯＳ構成要素を使用するかもしれず、または、ＤＭＯＳデバイスを採用するかもしれない（ＤＭＯＳの「Ｄ」は元々、二重拡散型に対する頭字語であった）。バイポーラトランジスタ、ＣＭＯＳトランジスタおよびＤＭＯＳトランジスタを１つのプロセスアーキテクチャに混ぜ合わせることはしばしば、ＢＣＤプロセスと呼ばれる。これらのプロセスの多くは、特にＮＰＮバイポーラまたはＰＮＰバイポーラが含まれる場合、デバイス間の分離を達成するために複雑なプロセスフローを必要とする。
【０００９】
業界は、アナログ、バイポーラ−ＣＭＯＳ、ＢＣＤおよび電力用集積デバイスの製造において、かなり標準的な１組の手順を採用してきた。典型的には、半導体基板の上にエピタキシャル（エピ）層を成長させる。エピを成長させる前に、ドーパントがしばしば基板に注入される。エピ層が形成されるにつれ、これらのドーパントは、基板へと下向きに、かつエピ層へと上向きに拡散して、エピ層の完成時に基板とエピ層との間の界面に「埋込層」を形成する。エピタキシャル層への埋込層の不要のかつ過度の上方拡散を避けるために、エピタキシャル成長に先立ち、埋込層注入物を表面から十分離して拡散させなければならないということにより、プロセスは複雑になる。この長い、プレエピタキシャル拡散は、エピタキシャル堆積の開始時に起こるエッチクリーン（エッチングによって基板の上層を除去して欠陥のない結晶成長を促進する）の最中に、埋込まれた注入層が不要に除去されないようにするために、特に必要とされる。
【００１０】
トランジスタおよび他のデバイスは普通、エピ層の表面またはその近くに形成される。これらのデバイスは典型的には、ドーパントをエピ層に注入し、次に基板およびエピ層を高温にさらしてドーパントをエピ層へと下向きに拡散させることによって形成される。注入ドーズ量、ドーパントの拡散率、および熱プロセスの温度と期間に依存して、さまざまなサイズおよびドーパント濃度の領域をエピ層に形成することができる。これらの注入のエネルギは一般に、注入されるべき区域の上に位置するどの薄い誘電体層も貫通するものの、シリコンへと深く貫入することはないように選択される。つまり、注入物はエピタキシャル表面近くの浅い層に位置する。より深い接合深さが必要であれば、注入物はその後、（１０００℃〜１１５０℃）間の高温で数分〜数時間の期間、拡散される。所望すれば、これらの領域は、それらが基板とエピ層との界面に最初に形成されていた埋込層と合流するまで、下向きに拡散可能である。
【００１１】
エピ層に形成可能なデバイスの特性および多様性に制限を課する、この標準的な作製プロセスの多数の局面がある。第１に、熱プロセス（時折「アニール」と呼ばれる）の最中、ドーパントは横方向および縦方向に拡散する。このため、ドーパントをエピ層内に深く拡散させるには、著しい量の横方向拡散を受入れなければならない。大まかに言えば、横方向の拡散または拡がりは、縦方向の拡散の約０．８倍に等しい。明らかに、これはデバイス同士の互いへの水平方向の近さを制限する。なぜなら、アニール中に起こる横方向の拡がりを予期して、水平方向の或る間隔を注入物間に設けなければならないためである。これは、ウェハ上へのデバイスの集積密度を制限する。
【００１２】
第２に、所与のウェハにおけるデバイスのすべてが必然的に同じ熱プロセスにさらされるため、多様で予め選択された電気特性を有するデバイスを作製することが難しくなる。たとえば、デバイスＡは、所望の電気特性を達成するために９００℃での１時間のアニールを必要とするかもしれないが、９００℃での１時間のアニールは、デバイスＢに対して要求される電気特性とは整合しないかもしれず、ドーパントを望ましくない方法で動かし、または再分布させる。ドーパントが一旦注入されると、それはその後ウェハに全体として適用されるどんな「サーマルバジェット（熱収支）」も受けて、ドーパントの再分布を避けられなくする。
【００１３】
第３に、拡散のドーパントプロファイルは一般にガウス形である。つまり、ドーピング
濃度は、ドーパントが元々注入された領域、典型的にはエピ層の表面近くで最も高く、注入領域から下向きにかつ横方向に離れるにつれて、ガウス関数で減少する。時折、他のドーパントプロファイル、たとえば「レトログレード」プロファイルを提供することが望ましい場合があり、その場合、ドーピング濃度は、エピ層の表面よりはるかに下の位置で最高となり、表面に向けて上向きに進むにつれて減少する。そのようなレトログレードプロファイルは、全拡散プロセスを使用する場合には不可能である。別の望ましいプロファイルは、実質的に深さによっては変わらない、平坦な、または一定のドーパント濃度を含む。そのようなプロファイルは、全拡散プロセスを使用する場合には不可能である。多数のエピタキシャル堆積と交互する多数の埋込層を使用して、そのような平坦なプロファイルを作製する試みがなされてきたが、これらのプロセスは法外に高くつく。なぜなら、エピタキシーは本質的に、他の作製動作よりも遅く、より高価なプロセスステップであるためである。
【００１４】
第４に、長い拡散によって生成されるより深い接合は、接合の深さおよび分離されるエピタキシャル層の深さに比例して寸法が大きくなる最小マスク機能を必要とする。そのため、１０ミクロンのエピタキシャル層は、最小マスク寸法が５ミクロン層のほぼ２倍である分離領域を必要とする。より高い電圧の分離されたデバイスを支持するためにより厚い層が必要とされるため、デバイスの電圧定格とそれを分離するために必要な無駄な面積との間には深刻な不利益がある。高電圧デバイスはしたがって、より低い電圧のプロセスに比べ、分離専用の面積がより大きく、単位面積当たりより少ないノード素子を実装し、同じ機能に対してより大きいダイ面積を必要とする。ダイ面積がより大きいとウェハ当たりのダイがより少なくなり、ダイコストはより高価になる。
【００１５】
第５に、エピタキシャルプロセスでは、エピタキシャル層の厚さは、所与のチップ上に必要とされる最も高い電圧のデバイスを集積するよう選択されなければならない。前に説明したように、より高い電圧のデバイスは、より深く、面積効率がより低い分離拡散部を必要とする。これらの厚くて幅広い分離拡散部は、チップのより低い電圧のセクションででも必要とされ、より多くの面積を浪費する。そのため従来のプロセスでは、電圧が最も高いデバイスが、全分離領域の面積効率を設定している。
【００１６】
第６に、多くのＩＣプロセスは、ポリ−ポリ、ポリ−金属、または金属−ポリといった電圧に依存しないキャパシタを集積する能力を持っておらず、高値の抵抗用の高シート抵抗材料も含んでいない。
【００１７】
図１〜図６は、さまざまな先行技術のデバイスに関連する問題のいくつかを示している。
【００１８】
図１Ａは、Ｐ−チャネルＭＯＳＦＥＴ（ＰＭＯＳ）１０１とＮ−チャネルＭＯＳＦＥＴ（ＮＭＯＳ）１０２とを含む従来のＣＭＯＳデバイスを示している。ＰＭＯＳ１０１はＮウェル１３２に形成され、ＮＭＯＳ１０２はＰウェル１３４に形成されている。Ｎウェル１３２およびＰウェル１３４は双方とも、Ｐ基板（Ｐｓｕｂ）１３０に形成されている。デバイスはポリシリコンゲート１４０も含んでおり、それは、ゲートの導電性を高めるためにシリサイドなどの金属層１４２で覆われている。ゲート１４０の壁には側壁スペーサ１４６が形成され、ＰＭＯＳ１０１で、これらの側壁スペーサは、隣接するＰ＋ソース領域１３６およびＰ＋ドレイン領域１３８に隣接するＰ型低ドープ領域１４４の形成を可能にして、デバイスの降伏特性を向上させる。側壁スペーサ１４６は、デバイスの水平方向の表面から酸化物層を方向性エッチングすることによって形成される。Ｐ型低ドープ領域１４４はゲート１４０に整合され、Ｐ＋ソース領域１３６およびＰ＋ドレイン領域１３８は側壁スペーサ１４６に整合される。側壁スペーサ１４６の形成前に、Ｐ型低ドープ領域１４４が注入され、側壁スペーサ１４６の形成後に、Ｐ＋ソース領域１３６／Ｐ＋ドレイ
ン領域１３８が注入される。これらのステップの各々はマスクを必要とする。Ｐ＋ソース領域１３６／Ｐ＋ドレイン領域１３８は、金属層１４８により、バリアメタル層１５０、通常、Ｐ＋ソース領域１３６／Ｐ＋ドレイン領域１３８との界面に形成されるＴｉＮ（窒化チタン）と接触している。
【００１９】
ＮＭＯＳ１０２は、極性が反対の同様の構成要素を含む。ＰＭＯＳ１０１およびＮＭＯＳ１０２は、フィールド酸化物層（Ｆｏｘ）１５２によって隔てられている。通常、フィールド酸化物層の下にはフィールドドーパント（図示せず）がある。場合によっては、Ｐウェル１３４またはＮウェル１３２の表面濃度は、隣接するＮＭＯＳまたはＰＭＯＳデバイス間のフィールドしきい値を供給電圧よりも大きい値に高めるため、かつ、ドーピング、酸化物厚さ、または動作温度における正常な変動にもかかわらず最小限のしきい値基準を維持するために、十分高くなり得る。
【００２０】
このデバイスでの問題は、Ｐ基板１３０とＰウェルとの間にＰＮ接合がないために、ＮＭＯＳ１０２がＰ基板１３０から分離されていないことにある。Ｐウェル１３４は浮遊できない。代わりに、Ｐ基板１３０とＰウェル１３４との間には単に抵抗性の接続がある。ノイズがＮＭＯＳ１０２に結合され得る。ＮＭＯＳ１０２の回路接続とは無関係の電流が、基板１３０からＰウェル１３４に流れ得る。どのＭＯＳＦＥＴも４つの電気端子、つまりゲート、ソース、ドレインおよびバックゲート（デバイスのチャネルまたはボディとしても公知）を含むため、この用語により、Ｐウェル１３４を含むＮＭＯＳ１０２のボディは基板に直接結合され（ここに電気的接地と呼ばれる）、接地された基板１３０を上回る電位にバイアスをかけられることは不可能である。Ｐウェル１３４は接地されているため、ＮＭＯＳ１０２のソースピン上のいかなるバイアスも、そのしきい値を高めてＭＯＳＦＥＴの性能を劣化させる。
【００２１】
これに対し、Ｎウェル１３２はＰ基板１３０に対して逆バイアスをかけられることが可能であり、ＰＭＯＳ１０１を基板電位から分離する。デバイスは分離されているため、ＰＭＯＳのソース１４８／１３６はＮウェル１３２、ＰＭＯＳのボディに短絡されることが可能であり、ＰＭＯＳの電気的性能を劣化させることなく、接地を上回る動作を可能にする。
【００２２】
Ｎウェル１３２はそのようなウェル領域に存在する限られた量のドーピングを有するため、ＰＭＯＳは、特に寄生バイポーラ伝導のために、常に理想的な態様で動作するとは限らない。すなわち、Ｎウェル１３２は、Ｐ＋ソース領域１３６／Ｐ＋ドレイン領域１３８とＰ基板１３０との間に、寄生ＰＮＰバイポーラトランジスタ（ＰＮＰ）を形成する。Ｐ基板１３０とＮウェル１３２との間のＰＮ接合、または（より可能性が高い）Ｐ＋ソース領域１３６／Ｐ＋ドレイン領域１３８のうちの１つとＰ基板１３０との間のＰＮ接合にフォワードバイアスがかけられると、寄生ＰＮＰはオンになり、不要な電流をＰ基板１３０に伝導する場合がある。また、ＩＣチップのどこか別の場所に（たとえばＮウェル１３２、Ｐ基板１３０、およびＰ基板１３０内に位置する任意の他のＮ＋領域を含む）寄生ＮＰＮトランジスタが典型的に存在し、これらのＮＰＮは、Ｎウェル１３２のＰＮＰと組合わさってラッチアップ状態（寄生サイリスタ作用）を生成する場合がある。
【００２３】
デジタル用途では、これらの問題は顕著でないかもしれない。通常、ＰＮ接合はフォワードバイアスをかけられない。ウェルは高濃度にドープされ、トランジスタがオンになると高い降伏電圧または平坦な出力電流特性を有することに対する懸念は特にない。
【００２４】
ＰＭＯＳ１０１およびＮＭＯＳ１０２は、図１Ｂに示す種類の回路において適度に良好に作動し、ここでは、ＰＭＯＳ１０１のソースおよびボディは双方ともＶｃｃに結合され、ＮＭＯＳ１０２のソースおよびボディは双方とも接地に結合されている。このため、双
方のデバイスのボディ−ドレイン接合は、ＰＭＯＳ１０１およびＮＭＯＳ１０２のドレイン電位が接地およびＶｃｃ供給レールと等しい電圧、またはその中間の電圧に維持される限り、逆バイアスをかけられる。
【００２５】
しかしながら、デバイスが図１Ｃに示す種類の回路内に形成され、またはその回路として動作する場合、状況は異なる。ここでは、ＮＭＯＳ１０２のボディは接地に抵抗的に結合され、ソースは通常接地に短絡され、デバイスはしたがって分離不可能である。また、ソースとドレインとの間にはＮＰＮバイポーラトランジスタ（点線）がある。ＰＭＯＳ１０１では、Ｐ基板１３０とＮウェル１３２との間のＰＮ接合を表わすダイオードが、Ｐ基板１３０とＰ＋領域１３８との間の寄生ＰＮＰトランジスタ（同様に図１Ａに示す）の一部を形成している。その結果、デバイスが、接地電位に適度に近くはない回路において、ＰＮＰが特に高温でスナップバック降伏を伝導する、または提示する危険なく、浮遊されることは不可能である。
【００２６】
デバイスの電圧範囲を拡張するためにパワーＭＯＳＦＥＴ区域において使用されてきた、修正された構造を図２Ａに示す。ＰＭＯＳ１０３の電圧範囲は、Ｎウェル１３２において、Ｐ＋ドレイン領域１５４に隣接して拡張されたＰ−「ドリフト」領域１５６を形成することによって拡張されている。電流は、Ｐ＋ソース領域１６２からＮウェル１３２を通って、Ｐドリフト領域１５６およびＰ＋ドレイン領域１５４に流れ込む。しかしながら、ＰＭＯＳ１０３は依然として、ＰＭＯＳ１０１について前述したのと同じ寄生ＰＮＰトランジスタ（点線）を有する。
【００２７】
ＮＭＯＳ１０４では、Ｐウェル１３４は、Ｎ＋ソース領域１６０およびＰ＋ボディコンタクト領域１６２のみを囲むよう制限されており、Ｎウェル１５８は、Ｎ＋ドレイン領域１６４に隣接し、それを囲んで形成されている。ゲート１６６はフィールド酸化物領域１５２にオーバーラップし、高電圧Ｎ−チャネルＭＯＳＦＥＴ１０４のソースとして作用するＮ＋１６０、ボディとして作用するＰウェル１３４、およびドレインとして作用するＮウェル１５８のＮ側壁スペーサによって形成される表面チャネルにオーバーラップする薄いゲート酸化物（活性領域）上へとオーバーラップしている。ＮＭＯＳ１０４では、電流は、Ｎ＋ソース領域１６０から、Ｐウェル１３４（チャネル領域）およびＮウェル１５８を通って、Ｎ＋ドレイン領域１６４に流れる。Ｎウェル１５８はＮ−ドリフト領域として作用し、それは、十分に低濃度にドープされている場合、ＮＭＯＳ１０４を空乏化してその電圧範囲を拡張する。
【００２８】
しかしながら、ＮＭＯＳ１０４は、図２Ｂに示す別の問題を有する。ＮＭＯＳ１０４が、スイッチング中にしばしばあるように低電流モードで飽和すると、Ｎウェル１５８は実質的に空乏化され得る。電子がチャネル１６８から出現すると、それらは、フィールド酸化物領域１５２とＰウェル１３４との間に位置するＮウェル１５８の区域に入り、そこでは、電界の強度は、特にフィールド酸化物領域１５２、およびゲート１６６の下に位置する薄いゲート酸化物部分に隣接して、高い（等電位線ＩＩによって示す）。その結果、インパクトイオン化が起こる場合があり、特に、ＬＯＣＯＳプロセスに関連する欠陥が存在するフィールド酸化物領域１５２に隣接して、ホットキャリアを生成する。Ｎウェル１５８が実質的に空乏化されると、電流はＮウェル１５８内で拘束されない。このため、ＮＭＯＳ１０４が飽和に追い込まれると、ホットキャリアはゲート酸化物を破裂させて、ゲート１６６の下に位置する薄い酸化物を破壊するかもしれない。
【００２９】
図２Ｃは、ドレイン−ソース電圧ＶDSの関数としての、ＮＭＯＳ１０４を通るドレイン電流ＩDのグラフであり、曲線Ａは、デバイスがオフとなる際の状態を示している。理想
的な動作は、電流が、降伏が発生するまでゼロのままであり、次にＶDSが本質的に一定のままで増加することであり（曲線Ａ１）、デバイスは電圧クランプとして作用している。
寄生バイポーラトランジスタがある場合、またはインパクトイオン化が起こった場合、非常に多くのキャリアが生成され、電圧は降伏の後で暴落または「スナップバック」し（曲線Ａ２）、電流が上昇し過ぎると、デバイスは破壊される。曲線Ｂで示すように、ＮＭＯＳ１０４がオンになると、同様の結果が起こり得る。デバイスを通るチャネル電流によってホットキャリアが生成され、これらのホットキャリアは、デバイスを、時に安全動作領域（ＳＯＡ）障害と呼ばれる状態にスナップバックさせ得る。ドーパントが熱拡散されているためにドーピング濃度およびプロファイルが非常に正確には制御できないということは、ガウス形のドーパントプロファイルが、電界も最高となるシリコン表面において最も高い濃度を有することを特に考慮すると、これらの問題を悪化させる。
【００３０】
図２Ｄは、Ｎウェル１３２のドーピングプロファイルを制御できない結果として、ＰＭＯＳ１０３で起こり得る問題を示している。ＰＭＯＳ１０３がＰ基板１３０から分離されていても、ソース−ボディ電圧ＶDDが接地をはるかに上回り過ぎると（たとえば５Ｖデバイスにおいて１２Ｖ、１２Ｖデバイスにおいて１８Ｖなど）、空乏領域は、基板の表面に向かってＮウェル１３２内を上向きに拡がる。Ｎウェル１３２のドーピングプロファイルが制御できないので、ＰＮ接合を基板のずっと中へと追い込んで空乏領域が基板の表面に達しないようにするために、拡散時間を増加させなければならない。通常、妥協案がある。Ｎウェル１３２は望ましいものほど深くはなく、空乏はＮウェルへとさかのぼらない。これは、ＰＭＯＳ１０３における寄生バイポーラトランジスタの幅を狭くする。なぜなら、ベースの正味の電気的な幅は、Ｎウェル１３２とＰ基板１３０との間のＰＮ接合の深さからＮウェル１３２内の空乏領域の幅を減じたものであるためである。
【００３１】
さらに、Ｎウェル１３２とＰ基板１３０との間の接合がさらに僅かでもフォワードバイアスをかけられている場合、デバイスはスナップバックする傾向を有する。なぜなら、Ｐ基板１３０とＰ＋ドレイン１５４との間の寄生バイポーラトランジスタ（点線）のベースが非常に抵抗性の接触を有し、それにより、寄生バイポーラが本質的に「オープンベース」降伏（ＢＶCEO）であるものを経験するためである。この降伏電圧は、Ｎウェル１３２
とＰ基板１３０との間の通常の逆バイアス接合降伏よりもはるかに低い。これが起こると、デバイスは破壊される可能性が高い。ＰＭＯＳ１０３が飽和すると、ホットキャリアが生成され、それもこの現象につながるかもしれない。
【００３２】
おそらく、ＰＭＯＳ１０１、１０３についての最大の問題は、それらが浮遊していないこと、つまり、それらがスナップバックすることなく高いＮウェル−Ｐ基板電位でバイアスをかけられることが不可能なことである。同様に、ＮＭＯＳ１０２、１０４についても最大の問題のうちの１つは、それらが浮遊しないこと、つまり、それらのボディ接続が基板電位を上回ってバイアスをかけられることが全く不可能なことである。これは、それらが使用され得る回路の種類を著しく制限する。
【００３３】
図３は、例示的なパワー変換回路１０５でこの問題がどのようにして起こるかを示している。回路１０５は、接地近くで（たとえば接地を５Ｖまたはそれ未満上回って）バイアスをかけられるローサイド回路１７０と、接地（基板）を２０Ｖまたは３０Ｖ上回って浮遊可能なハイサイド回路１７２とを含む。ＭＯＳＦＥＴ Ｍ１は通常、抵抗Ｒ１を介して信号をハイサイド回路１７２に送信する高電圧Ｎ−チャネルデバイスであり、Ｍ１のゲートでの入力信号がたった５Ｖでも、２０Ｖ〜３０Ｖの降伏電圧を有する。ＭＯＳＦＥＴ Ｍ２は、抵抗Ｒ２を介して信号をレベルシフトする高電圧Ｐ−チャネルデバイスである。ＭＯＳＦＥＴ Ｍ３およびＭ４は、Ｎ−チャネル出力ハイサイドＭＯＳＦＥＴ Ｍ７のゲートを駆動する５Ｖまたは１２ＶのＣＭＯＳペアを構成している。ＭＯＳＦＥＴ Ｍ３のソースは、基板を２０Ｖまたは３０Ｖ上回って浮遊する必要があるが、ＭＯＳＦＥＴ Ｍ３およびＭ４はそれら自体が低電圧デバイスである。これは、それらがチップ上で占有する面積を最小限にする。
【００３４】
ＭＯＳＦＥＴ Ｍ５およびＭ６は、ＭＯＳＦＥＴ Ｍ３およびＭ４と同様のＣＭＯＳペアであるが、ＭＯＳＦＥＴ Ｍ５のソースは接地に接続されている。ＭＯＳＦＥＴ Ｍ５およびＭ６は、Ｎ−チャネル出力ローサイドＭＯＳＦＥＴ Ｍ８のゲートを駆動する。
【００３５】
ブートストラップキャパシタＣ１は、浮遊するハイサイド回路に電力を供給し、接地を上回って浮遊する。キャパシタＣ１両端の電圧ＶBootstrapは５Ｖである。出力ＭＯＳＦ
ＥＴ Ｍ７がオンとなってキャパシタＣ１の低いほうの端子を２０Ｖに高めると、キャパシタＣ１を充電するために使用されるダイオードＤ１０は約２５Ｖ（つまりＶDD＋ＶBootstrap）を遮断しなければならない。
【００３６】
このため、回路１０５のような回路では、単一のチップ上に高電圧デバイスと密で浮遊する低電圧デバイスとを含む柔軟性がなければならない。図１Ａおよび図２Ａに示すデバイスは、図３に示す回路１０５の要求を満たしていない。
【００３７】
図４Ａは、この問題に対する先行技術の答えを示しているが、それは技術的には一歩後退している。Ｎ型エピタキシャル（Ｎ−エピ）層１７６がＰ基板１７４上に成長している。ＰＭＯＳ１０７がＮ−エピ層１７６に形成され、ＮＭＯＳ１０６がＮエピ層１７６のＰウェル１７８に形成されている。このため、ＮＭＯＳ１０６およびＰＭＯＳ１０７は、Ｐ基板１７４の上に浮遊するＣＭＯＳペアを構成している。
【００３８】
チップはＮ−チャネル横型ＤＭＯＳ１０８も含んでおり、それは、Ｎ−エピ層１７６とＰ基板１７４との間の接合によってＰ基板１７４から、かつ、Ｐ型分離拡散部１８０によってＣＭＯＳペアから分離されている。Ｎ埋込層１８４が、ＣＭＯＳペアについての分離を提供する。
【００３９】
この構造についての１つの問題は、それが長い拡散を必要とすることである。たとえば、Ｐ分離拡散部１８０は、Ｎ−エピ層１７６全体を通ってＰ基板１７４に達するよう拡散されなければならず、横型ＤＭＯＳ１０８のＰボディ１８２も同様に、高温での長い拡散（たとえば１１００℃またはそれ以上で１２時間）を必要とする。
【００４０】
さらに、Ｐボディ１８２を横型ＤＭＯＳ１０８のゲート１８６に整合させることは、Ｐボディ１８２が注入される前にゲート１８６が形成されることを必要とする。ＣＭＯＳペアは通常、ポリシリコンゲート１８８が堆積される前に実行されるしきい値調整注入を有する。しかしながら、Ｐボディ１８２を拡散させるために必要な長いアニールは、ＣＭＯＳペアにおいて以前に実行されたいかなるしきい値調整注入も無用にする。この問題を回避する唯一の方法は、ＣＭＯＳのゲート１８８の前に横型ＤＭＯＳのゲート１８６を堆積することであるが、これはプロセスにかなりの複雑性を加え得る。
【００４１】
デバイスは典型的には、０．３５μｍというよりはむしろ０．８〜２．０μｍのチャネル長を有する。この構造を作製するために０．３５μｍプロセスを使用することができるが、マスキングステップの数が過度になり得る。分離構造を形成するステップの数が、０．３５μｍプロセスおよびしきい値調整のためのステップに追加される。通常、先行技術は、この分離能力を得るために、より低い密度およびより少ない複雑性について既に決着をつけている。さらに、分離拡散部１８０の大きな浪費面積を考慮すると、ＣＭＯＳデバイスのサイズを低減させる努力、および低減されたダイサイズでの結果としての利点は大抵失われる。
【００４２】
図４Ｂは、Ｎ−エピ層１７６に形成され、Ｐ基板１７４から分離されているＮ−チャネル擬似縦型ＤＭＯＳ１０９を示している。各デバイスにおいて、電流は、Ｎ＋ソース領域
１９２から、ゲート１９０の下でＰボディ１９４のチャネルを横方向に通り、Ｎ−エピ層１７６を下向きにＮ埋込層１９６へと流れ、Ｎ埋込層１９６を横向きに進み、Ｎ＋シンカー１９８を通って上向きに流れる。これらのデバイスの一利点は、デバイスに逆バイアスがかけられるとＰボディ間の空乏領域を拡げることによって電流がピンチオフされることであり、これはゲート酸化物層を保護する。他方、デバイスのオン抵抗は、電流がＮ埋込層１９６を通って流れるべき距離によって大きくなる。この抵抗を許容可能な限度内に保つため、Ｎ＋シンカーがＤＭＯＳ間に周期的にかつ頻繁に位置付けられなければならず、これはチップの集積密度を低減させる。そのようなＤＭＯＳデバイスのオフ状態阻止電圧ＢＶDSSが高いほど、Ｎ＋シンカー拡散部１９８およびＰ分離拡散部１８０はより深く追
いやられなければならず、そのような深く幅広い拡散領域のためにより大きなダイ面積が浪費される。
【００４３】
図４Ｃは、同じプロセスで形成可能なＮＰＮトランジスタ（ＮＰＮ）１１０を示している。ＮＰＮ１１０のベース１４１は通常、Ｎ−チャネルＬＤＭＯＳ１０８のＰボディ１８２（図４Ａ）と同じＰ拡散によって形成され、したがって最適ではないかもしれない。ＮＰＮ１１０の電流特性は一般にかなり良好であるが、それは、Ｎ＋シンカー１４３および深いＰ分離拡散部１４７に対処するために大きくなければならない。
【００４４】
高電圧ＰＭＯＳ１１１では、Ｐ基板１７４とＮ＋ソース領域１５１との間の寄生バイポーラはＮ埋込層１４９によって抑制されている。しかしながら、高電圧機能を得るためには、Ｎエピ層１７６は厚さが６μｍ〜１０μｍでなければならず、これは、Ｎ＋シンカー１４３およびＰ分離領域１４７に対して要求される拡散の長さをさらに大きくする。より大きな縦方向の拡散はより大きな横方向の拡散を意味し、そのためこれは、デバイスのサイズをさらに大きくする。
【００４５】
図５Ａは、拡散の長さを幾分制限し、そのような深い拡散部の横方向の拡がりを低減させるのを助ける、分離領域を形成する代替的な手法を示している。Ｐ分離領域１５３が（エピタキシャル成長の後で）Ｎ−エピ層１７６の表面近くに注入され、Ｐ埋込層１５５が（エピタキシャル成長の前に）Ｎ−エピ層１７６とＰ基板１７４との界面に形成される。注入物アニール中、Ｐ分離領域１５３は下向きに拡散し、Ｐ埋込層１５５は上向きに拡散して、それらはＮ−エピ層１７６の中間のどこかで合流する。
【００４６】
このプロセスも、図５Ａに示すような、Ｎ埋込層１５７の上にＰ埋込層１５９を含む分離構造を作製する可能性を高める。アンチモンまたは砒素といった比較的ゆっくりと拡散するドーパントが、Ｎ埋込層１５７を形成するために使用可能であり、ホウ素といった比較的速く拡散するドーパントが、Ｐ埋込層１５９を形成するために使用可能である。埋込層１５７および１５９は高濃度にドープされ、ドーパントは、Ｎ−エピ層１７６の成長中にそれらが出てこないよう、Ｐ基板１７４内深くに追いやられるべきである。これは、制御が困難な、可変性の高いプロセスである。さらに、Ｐ分離層１５３は、エピタキシャル層１７６の厚さ全体を通って、ＰＢＬ領域１５７に整合されなければならない。この手順で良好な整合を保証することは難しく、デバイスのデザインルールに余分の間隔が含まれることを必要とし、シリコン面積を浪費する。
【００４７】
しかしながら、このプロセスは、図５Ｂに示すような十分に分離されたＰＮＰの作製を可能にする。ＰＮＰ１１２では、Ｎ埋込層１６１およびＰ埋込層１６５が、Ｐ基板１７４とＮ−エピ層１７６との間の界面に形成される。Ｎ埋込層１６１はＮ＋シンカー１６３を介して接触され、Ｐ埋込層１６５およびＰ分離領域１６７はＰＮＰ１１２のコレクタとなっている。ＰＮＰ１１２はＰ分離領域１７１によって、隣接するデバイスから分離されており、Ｐ分離領域１７１は下向きに拡散して、上向きに拡散するＰ埋込層１６９と合流する。Ｐ埋込層１６９およびＰＢＬ１６５は一般に、同じＰ埋込層である。
【００４８】
Ｐ埋込層の使用は、図２Ｂに関連して説明した「ホットキャリア」問題を克服するのにも役立ち得る。図５Ｃに示すように、ＮＭＯＳ１０４のＰボディ１３４の下に形成されたＰ埋込層１７３は、空乏領域を圧迫してフィールド酸化物層１５２直下の区域に戻し、そこでは降伏フィールドはより高く、より多くの電圧が許容可能であり、したがって、ゲート１６６の下のＮ−エピ層１７６の表面での磁界の強度を減少させる。
【００４９】
Ｎ−エピ層１７６の電荷Ｑが１．０〜１．３×１０12原子ｃｍ-2の範囲にあるよう選択される場合、Ｎ−エピ層１７６はそれが降伏する前に十分に空乏化され、はるかにより高い電圧（たとえば何百ボルト）がデバイスに印加され得る。これは、先行技術において「リサーフ」デバイスとして公知である。電荷Ｑは、ドーピング濃度×Ｎ−エピ層１７６の深さに等しい（厳密に言えば、電荷は、エピタキシャル層の厚さにわたって積分された濃度の積分に等しい）。
【００５０】
図６Ａは、この問題への異なるアプローチを示している。ここでは、Ｐ−エピ層１７９がＰ基板１７４上に成長している。分離されたＰポケット１８７が、Ｎ分離領域１８５を下方拡散し、Ｎ埋込層１８３を上方拡散し、Ｎ埋込層１８１を形成することによって、Ｐ−エピ層１７９に形成される。Ｎ領域１８５およびＮ埋込層１８３は、リンといった比較的速く拡散するドーパントでドープされ、一方、Ｎ埋込層１８１は、アンチモンまたは砒素といった比較的ゆっくり拡散するドーパントで形成されている。その結果、Ｐポケット１８７のまわりに「Ｎタブ」が形成される。Ｎウェル１９０、および随意でＰウェル（点線）が、分離されたＰポケット１８７に形成される。ＰＭＯＳ１１３がＮウェル１９１に形成され、ＮＭＯＳ１１４がＰポケット１８７に（またはＰウェルに）形成される。ＰＭＯＳ１１３およびＮＭＯＳ１１４は、図１Ａに示すＰＭＯＳ１０１およびＮＭＯＳ１０２と同様であるが、それらが側壁スペーサを含むかどうかはわからない点が異なる。「Ｎタブ」の外側に、高電圧横型ＤＭＯＳ（ＨＶ ＬＤＭＯＳ）１１５が、図２Ａに示すＮＭＯＳ１０４と同様に作製されるが、Ｐボディ拡散部１９３がＰウェル１３４（点線）の代わりに使用されてもよく、フィールド酸化物層１５２の下のＮフィールドドーピング１９５がＨＶ ＬＤＭＯＳ１１５の「ドリフト」領域として役割を果たす点が異なる。ＨＶ ＬＤＭＯＳ１１５は、ゲート下の電界の強度を低減させる、図５Ｃに示すＰ埋込層１７３と同様のＰ埋込層を有していない。
【００５１】
ＰＭＯＳ１１３を作製する際、Ｐ−エピ層１７９は、Ｐ−エピ層１７９の厚さにおけるばらつきを考慮して、Ｎ埋込層１８１がＮウェル１９１とオーバーラップしないことを確実にするよう、十分に厚くなければならない。さもなければ、高濃度にドープされたＮ埋込層１８１が、ＰＭＯＳ１１３の電気特性に影響を与える場合がある。別のアプローチが図６Ｂに示されており、そこでは、２つの別個のリンの埋込層１８３の代わりに、単一のリンのＮ埋込層１９７が上方拡散してＮ分離領域１８５と合流している。砒素またはアンチモンのＮ埋込層１８１がＮウェル１９１の十分下に留まっているが、上方拡散するリンはＮウェル１９１へと合流する。Ｎウェル１９１とオーバーラップするＮ埋込層１９７の部分のドーピング濃度が低いため、ＰＭＯＳ１１３の電気特性がＮ埋込層１９７によって著しく影響を受けることはない。
【００５２】
図６Ｂは、ＮＰＮ１１６が同じプロセスで作製可能であることも示している。ＮＰＮ１１６のベースは、図４Ｃに示すＮＰＮ１１０のベースよりも幅が広い。なぜなら、ベースは、Ｐボディ拡散部１４１のみというよりもむしろ、Ｐ−エピ層１７９の一部を含んでいるためである。Ｐ−エピ層１７９の幅は可変であるため、ＮＰＮ１１６はＮＰＮ１１０ほど再現可能ではない。
【００５３】
図６Ｃは、図６Ａおよび図６Ｂの実施例での速く拡散する（リン）、および遅く拡散す
る（砒素またはアンチモン）Ｎ埋込層についてのオプションを要約している。速く、またはゆっくりと拡散するＮ埋込層は、図６Ｃの左側に示すように別個であってもよく、または、それらは図６Ｃの右側に示すように、おそらく同じマスクを用いて、互いに重なり合っていてもよい。いずれの場合とも、（上方拡散の頭字語としてＵＩと表示される）速い拡散物質は、遅く拡散するＮＢＬの縦方向の範囲を上回り、かつ下回って拡がる。
【先行技術文献】
【特許文献】
【００５４】
【特許文献１】特開平６−９７４５０号公報
【特許文献２】特開平１１−３５４６２７号公報
【特許文献３】特開平９−２７５５６号公報
【特許文献４】特開平１１−９７６４６号公報
【特許文献５】特開平６−３１８７０７号公報
【特許文献６】特開２０００−５８６６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００５５】
図１Ａ〜１Ｃ、図２Ａ〜２Ｄ、図３、図４Ａ〜４Ｃ、図５Ａ〜５Ｃ、図６Ａ〜６Ｃに示すデバイスは、共通の１組の問題を共有している。それらは一般に、基板またはエピタキシャル層において所望の深さまでドーパントを拡散させるのに、長い熱サイクルを必要とする。これらの拡散は、拡散時にシリコン内に存在するあらゆるドーパントの再分布を引起こし、ドーパント拡散を防止または制限することが好ましいデバイスも含む。たとえば、フィールド酸化が起こった後で行なわれるどのウェル拡散サイクルも、フィールド酸化物直下のシリコン表面でのドーパント濃度を低下させ、隣接する同様のタイプのデバイス間に形成される寄生表面ＭＯＳＦＥＴの「フィールドしきい値」を低下させる。この望ましくない再分布は、寄生ＰＭＯＳが共通のＮウェルを共有する隣接するＰＭＯＳ同士の間に形成されるようにし、または、共通のＰウェルを共有する隣接するＮＭＯＳ同士の間での寄生ＮＭＯＳ伝導をもたらし得る。フィールドしきい値を高くして拡散の悪影響に対抗するには、フィールドしきい値がより高い注入が必要とされる。しかしながら、より高い注入ドーズ量は表面濃度を高くし、より低い表面降伏およびより高い表面フィールドにつながる。
【００５６】
さらに、より高い表面濃度は、より高い濃度勾配に起因するさらに大きな拡散にもさらされる。これらの影響を回避するため、可能なプロセスアーキテクチャは、拡散してはならないドーパントを、ゲート酸化、フィールド酸化、ウェル拡散などの後といった、プロセスの後のほうで導入しなければならない順序に制限される。そのような制限は、可能なデバイスタイプおよびデバイス最適化において多くの制約を課する。
【００５７】
高温拡散はまた、一般に、結果として生じるウェルおよび他の領域にガウス形のドーパントプロファイルを生成する。予め定められてはいるが任意の、非ガウス形のドーパントプロファイルを有する領域を作製することはできない。たとえば、表面下濃度がその表面濃度よりも高いレトログレードプロファイルを、単に拡散される手法を用いて実行することはできない。そのような拡散（および一般の拡散）は正確に制御することが難しく、実際の結果は、ウェハごとの（単一のウェハバッチからの）ばらつき、およびウェハバッチごとのばらつき（いわゆる「生産操業ごとの」変動）を特に考慮すると、望ましいものと著しく異なる場合がある。ばらつきは、温度制御不良から、および酸化中に起こるドーパント隔離から生じる。
【００５８】
さらに、拡散は、主としてドーパントを基板内により深く導入するよう意図されている一方、ドーパントを横方向にも拡げ、これはデバイスのサイズを、場合によっては相当量大きくする。
【００５９】
デバイスを作製するためにエピタキシャル層が使用される限り、これらの影響は、エピタキシャル層を成長させる影響によってさらに大きくなる。今まで、エピタキシーに対する要求は文字通り、十分分離された「アナログ品質」のバイポーラ（つまりデジタルバイポーラおよびＲＦ最適化バイポーラを除く）の集積によって規定されていた。しかしながら、エピタキシーは依然、ウェハ作製において単一の最も高価なステップであり、その使用は望ましくなくなっている。エピタキシャル厚さおよび濃度化合物デバイス最適化におけるばらつき、ならびにエピタキシャルプロセスは必然的に、高温で、通常１２２０℃を
超えて起こる。そのような高温処理は、ＩＣの、および他の領域における埋込層のいくつかの領域において、基板の望ましくない上方拡散を引起こす。この上方拡散は、実際に成長した厚さよりも薄いエピタキシャル層を生成する。つまり、上方拡散を相殺するために追加された堆積時間および厚さを使用しなければならず、堆積されたままのエピ層を、それがその他の場合に必要とされるものよりも厚くする。より厚いエピタキシャル層を分離することは、分離拡散構造のためにさらにより長い拡散時間を必要とし、過度に幅広い形状構成につながる。
【００６０】
多数の動作電圧が同じチップ内に存在する場合、エピタキシーは電圧が最大のデバイスについて選択される必要がある。分離幅はその場合、より高い電圧の構成要素を利用していないＩＣのセクションにおいて、必要以上に大きくなる。そのため、本質的には、１つの構成要素が他のすべてを不利にする。この不利は、すべて１つのより高い電圧の構成要素に起因する、低電圧のオンチップデバイスに対する集積密度不良につながる。より高い電圧のデバイスが使用されない場合、高電圧分離（および関連するデザインルールの間隔）の影響を受けない浪費面積は、プロセス全体を設計し直してＩＣの全構成要素に影響を与えることなく再生されることは不可能である。１つの構成要素の追加または除去が他の集積デバイスすべてに悪影響を与えるため、そのようなプロセスはモジュール化されていない。
【００６１】
したがって、モジュール化された、相互作用しないやり方で、単一の半導体ウェハにともに接近して実装され、十分に分離された、最適化されたトランジスタまたは他のデバイスの任意の集合の作製を可能にする技術に対し、明らかな要望が存在する。
【課題を解決するための手段】
【００６２】
発明の概要
この発明によれば、第１の導電型の基板の分離されたポケットが、フィールド酸化物層を形成することによって形成され、フィールド酸化物層は第１のセクションおよび第２のセクションを含み、第１および第２のセクションは開口部によって互いから隔てられている。第２の導電型のドーパントの第１の注入が、フィールド酸化物層の第１および第２のセクションを通して、および開口部を通して実行され、第２の導電型の深い層を形成し、深い層は、開口部の下のより深い部分と、フィールド酸化物層の第１および第２のセクションの下のより浅い部分とを含む。開口部の上にマスク層が形成され、第２の導電型のドーパントの少なくとも１回のさらなる注入が実行され、マスク層は、少なくとも１回のさらなる注入によるドーパントが、開口部の下の基板の区域に入ることを阻止する。しかしながら、少なくとも１回のさらなる注入によるドーパントは、フィールド酸化物層の第１および第２のセクションを通過して、基板に側壁を形成し、各側壁は、フィールド酸化物層の第１および第２のセクションそれぞれの底から深い層へと延び、深い層と側壁とは、基板の分離されたポケットを取囲む分離領域を形成している。
【図面の簡単な説明】
【００６３】
【図１Ａ】先行技術の従来のエピレスツインウェルＣＭＯＳプロセスおよびその変形の属性を説明する、側壁スペーサを有する先行技術のツインウェルＣＭＯＳの断面図である。
【図１Ｂ】先行技術の従来のエピレスツインウェルＣＭＯＳプロセスおよびその変形の属性を説明する、先行技術の従来の（非分離）ＣＭＯＳプロセスにおいて利用可能なＣＭＯＳトランジスタペアの理想化された概略図である。
【図１Ｃ】先行技術の従来のエピレスツインウェルＣＭＯＳプロセスおよびその変形の属性を説明する、先行技術の従来の（非分離）ＣＭＯＳプロセスにおいて利用可能なＣＭＯＳペアの、寄生要素を示す詳細な概略図である。
【図２Ａ】従来のエピレスツインウェルＣＭＯＳへの高電圧要素の集積、およびそのような実現化例から生じる問題を説明する、Ｎウェルに囲まれた拡張ドレインＰＭＯＳと（Ｐウェルを非自己整合ボディとして有する）拡張Ｎ−チャネル横型ＤＭＯＳトランジスタとを集積する改良された先行技術の従来の（非分離）ツインウェルＣＭＯＳプロセスの断面図である。
【図２Ｂ】従来のエピレスツインウェルＣＭＯＳへの高電圧要素の集積、およびそのような実現化例から生じる問題を説明する、電流の流れの線（Ｉ（流れ）と表示）とインパクトイオン化の等高線（ＩＩと表示）とを示す飽和した先行技術のＮ−チャネル横型ＤＭＯＳトランジスタの動作を説明する図である。
【図２Ｃ】従来のエピレスツインウェルＣＭＯＳへの高電圧要素の集積、およびそのような実現化例から生じる問題を説明する、理想の降伏（曲線Ａ１）、スナップバック降伏（曲線Ａ２）、およびインパクトイオン化により誘発されたスナックバック（曲線Ｂ）を示す従来の先行技術のＭＯＳＦＥＴのドレインからソースへの電流−電圧（Ｉ−Ｖ）特性を示す図である。
【図２Ｄ】空乏領域（網掛け部分）、バイアス条件、およびデバイスに特有の潜在的な寄生バイポーラを示す、従来の先行技術のＮウェルに囲まれた拡張ドレインＰＭＯＳの断面図である。
【図３】アップリンクおよびダウンリンクされた、レベルシフトされた信号のための高電圧要素を含む、ブートストラップにより電力を供給される浮遊ハイサイドドライバを有する全Ｎ−チャネルプッシュ−プル（トーテムポール）パワーＭＯＳＦＥＴ出力段を駆動するための先行技術の回路を示す図である。
【図４Ａ】深い「下方のみの」分離拡散部を用いたＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のエピタキシャル接合分離（エピ−ＪＩ）の断面図であり、集積された横型Ｍ−チャネルＤＭＯＳと下方のみの大きな分離拡散部とを有する先行技術の従来の接合分離エピタキシャル（エピ−ＪＩ）ＣＭＯＳの断面図である。
【図４Ｂ】深い「下方のみの」分離拡散部を用いたＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のエピタキシャル接合分離（エピ−ＪＩ）の断面図であり、先行技術の従来の接合分離エピタキシャル（エピ−ＪＩ）ＣＭＯＳプロセスにおけるＮ−チャネル擬似縦型（上方ドレイン）ＤＭＯＳの断面図である。
【図４Ｃ】深い「下方のみの」分離拡散部を用いたＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のエピタキシャル接合分離（エピ−ＪＩ）の断面図であり、十分に分離された擬似縦型ＮＰＮと横型高電圧ＰＭＯＳとが集積された先行技術の従来の接合分離エピタキシャル（エピ−ＪＩ）ＣＭＯＳプロセス（ＢＣＤバージョン）の断面図である。
【図５Ａ】深く拡散された分離拡散部と組合されたさまざまな埋込層を用いて、下方のみの分離部よりも横方向拡散が少ない「上下」分離拡散部を生成する、ＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のエピタキシャル接合分離（エピ−ＪＩ）の断面図であり、従来のエピタキシャル接合分離（エピ−ＪＩ）プロセスの先行技術の上下分離バージョンで利用可能な分離構造および埋込層構造の断面図である。
【図５Ｂ】深く拡散された分離拡散部と組合されたさまざまな埋込層を用いて、下方のみの分離部よりも横方向拡散が少ない「上下」分離拡散部を生成する、ＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のエピタキシャル接合分離（エピ−ＪＩ）の断面図であり、従来のエピタキシャル接合分離（エピ−ＪＩ）バイポーラ、ＣＭＯＳまたはＢＣＤプロセスの上下分離変形における先行技術の十分に分離された擬似縦型ＰＮＰの断面図である。
【図５Ｃ】深く拡散された分離拡散部と組合されたさまざまな埋込層を用いて、下方のみの分離部よりも横方向拡散が少ない「上下」分離拡散部を生成する、ＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のエピタキシャル接合分離（エピ−ＪＩ）の断面図であり、従来のエピタキシャル接合分離（エピ−ＪＩ）プロセスの上下分離バージョンにおいて拡張された（ＲＥＳＵＲＦ）ドレイン領域が作製されている先行技術の十分に分離された横型Ｎ−チャネルＤＭＯＳの断面図である。
【図６Ａ】さまざまな埋込層を使用し、基板の同じ導電型を有するエピタキシャル層を用いて分離拡散部と組合されたＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のラップアラウンド接合分離（エピ−ＷＡＪＩ）の断面図であり、ＣＭＯＳと横型ＤＭＯＳとを集積する先行技術のラップアラウンド接合分離エピタキシャル（エピ−ＷＡＪＩ）プロセスの断面図である。
【図６Ｂ】さまざまな埋込層を使用し、基板の同じ導電型を有するエピタキシャル層を用いて分離拡散部と組合されたＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のラップアラウンド接合分離（エピ−ＷＡＪＩ）の断面図であり、遅い拡散体および速い拡散体を含むハイブリッド埋込層を使用して、ＣＭＯＳと十分に分離された擬似縦型ＮＰＮとをＢｉＣＭＯＳプロセスに集積する、ラップアラウンド接合分離エピタキシャルプロセス（エピ−ＷＡＪＩ）の改良されたバージョン（先行技術）を示す図である。
【図６Ｃ】さまざまな埋込層を使用し、基板の同じ導電型を有するエピタキシャル層を用いて分離拡散部と組合されたＣＭＯＳ、バイポーラおよびＤＭＯＳ構成要素のラップアラウンド接合分離（エピ−ＷＡＪＩ）の断面図であり、改良されたラップアラウンド分離接合分離プロセス（エピ−ＷＡＪＩ）において利用可能なＮ型埋込層のさまざまな組合せの断面図である。
【図７Ａ】従来の拡散されたＮウェルのドーピングプロファイルを示す図である。
【図７Ｂ】Ｎ層がＮウェルに注入された、従来の拡散されたＮウェルのドーピングプロファイルを示す図である。
【図７Ｃ】酸化物層が基板の表面を覆っている、図７Ｂに示す構造のドーピングプロファイルを示す図である。
【図８Ａ】２つの隣接する横型ＭＯＳＦＥＴ間にフィールド酸化物層が位置していない場合の、それらのＭＯＳＦＥＴ間での寄生ＭＯＳＦＥＴの形成を示す断面図である。
【図８Ｂ】２つの隣接する横型ＭＯＳＦＥＴ間にフィールド酸化物層が位置していない場合の、それらのＭＯＳＦＥＴ間での寄生ＭＯＳＦＥＴの形成を示す概略図である。
【図９Ａ】Ｐエピタキシャル層に形成されたＮウェルの２つの活性領域間のフィールド酸化物層を示す断面図である。
【図９Ｂ】フィールド酸化物層がＰ基板に形成されている代替的な構造を示す断面図である。
【図９Ｃ】図９Ａの断面９Ａ−９Ａ′でのドーピングプロファイルを示す図である。
【図９Ｄ】図９Ｂの断面９Ｂ−９Ｂ′でのドーピングプロファイルを示す図である。
【図９Ｅ】図９Ａの断面９Ｃ−９Ｃ′でのドーピングプロファイルを示す図である。
【図９Ｆ】図９Ｂの断面９Ｄ−９Ｄ′でのドーピングプロファイルを示す図である。
【図１０Ａ】Ｐ基板上で成長したＰエピタキシャル層に形成される従来の分離された１２ＶのＮウェルの断面図である。
【図１０Ｂ】この発明に従って形成される、分離された１２ＶのＮウェルの断面図である。
【図１０Ｃ】図１０Ａの断面１０Ａ−１０Ａ′でのドーピングプロファイルを示す図である。
【図１０Ｄ】図１０Ｂの断面１０Ｂ−１０Ｂ′でのドーピングプロファイルを示す図である。
【図１０Ｅ】図１０Ａの断面１０Ｃ−１０Ｃ′でのドーピングプロファイルを示す図である。
【図１０Ｆ】図１０Ｂの断面１０Ｄ−１０Ｄ′でのドーピングプロファイルを示す図である。
【図１０Ｇ】Ｎ層の注入エネルギを変えることによって図１０Ｂの断面１０Ｄ−１０Ｄ′で取得可能な代替的なドーピングプロファイルを示す図である。
【図１０Ｈ】Ｎ層の注入エネルギを変えることによって図１０Ｂの断面１０Ｄ−１０Ｄ′で取得可能な代替的なドーピングプロファイルを示す図である。
【図１０Ｉ】Ｎ層の注入エネルギを変えることによって図１０Ｂの断面１０Ｄ−１０Ｄ′で取得可能な代替的なドーピングプロファイルを示す図である。
【図１０Ｊ】図１０Ｂの構造において１２Ｖの注入のみがフィールド酸化物層を通して実行された場合に得られる断面図である。
【図１０Ｋ】図１０Ｂの構造において１２Ｖの注入のみがフィールド酸化物層を通して実行された場合に得られるドーピングプロファイルである。
【図１０Ｌ】フィールド酸化物層の下のさまざまなレベルのドーピング濃度について、フィールド酸化物層の厚さの関数としてのＮウェルのフィールドしきい値電圧を示すグラフである。
【図１１Ａ】Ｐ基板上に成長するＰエピタキシャル層に形成される従来のＰウェルの断面図である。
【図１１Ｂ】この発明に従って形成される５ＶのＰウェルの断面図である。
【図１１Ｃ】図１１Ａの断面１１Ａ−１１Ａ′でのドーピングプロファイルを示す図である。
【図１１Ｄ】図１１Ｂの断面１１Ｂ−１１Ｂ′でのドーピングプロファイルを示す図である。
【図１１Ｅ】図１１Ａの断面１１Ｃ−１１Ｃ′でのドーピングプロファイルを示す図である。
【図１１Ｆ】図１１Ｂの断面１１Ｄ−１１Ｄ′でのドーピングプロファイルを示す図である。
【図１１Ｇ】フィールド酸化物層の下に保護リングを有する、図１１Ａに示す構造の改良されたバージョンの断面図である。
【図１１Ｈ】この発明に従って形成される１２ＶのＰウェルの断面図である。
【図１１Ｉ】図１１Ｇの断面１１Ｅ−１１Ｅ′でのドーピングプロファイルを示す図である。
【図１１Ｊ】図１１Ｈの断面１１Ｇ−１１Ｇ′でのドーピングプロファイルを示す図である。
【図１１Ｋ】図１１Ｇの断面１１Ｆ−１１Ｆ′でのドーピングプロファイルを示す図である。
【図１１Ｌ】図１１Ｈの断面１１Ｈ−１１Ｈ′でのドーピングプロファイルを示す図である。
【図１２Ａ】従来の構造において、Ｎ埋込層と浅いＰ＋領域との間の降伏電圧がどのように決められるかを示す断面図である。
【図１２Ｂ】この発明に従った構造において、注入された深いＮ層と浅いＰ＋領域との間の降伏電圧がどのように決められるかを示す断面図である。
【図１２Ｃ】図１２Ａおよび図１２Ｂの構造における、Ｎ層と浅いＰ＋領域との間の分離の関数としての降伏電圧のグラフである。
【図１３Ａ】エピタキシャル層に分離ポケットを形成するための従来の手法を示す図である。
【図１３Ｂ】エピタキシャル層に分離ポケットを形成するための従来の手法を示す図である。
【図１３Ｃ】図１３Ａの断面１３Ａ−１３Ａ′でのドーピングプロファイルを示す図である。
【図１３Ｄ】図１３Ｂの断面１３Ｂ−１３Ｂ′でのドーピングプロファイルを示す図である。
【図１３Ｅ】この発明に従って基板に分離ポケットを形成するための従来の手法を示す図である。
【図１３Ｆ】この発明に従って基板に分離ポケットを形成するための従来の手法を示す図である。
【図１３Ｇ】図１３Ｅおよび図１３Ｆの断面１３Ｃ−１３Ｃ′でのドーピングプロファイルを示す図である。
【図１３Ｈ】図１３Ｅの断面１３Ｄ−１３Ｄ′でのドーピングプロファイルを示す図である。
【図１３Ｉ】図１３Ｆの断面１３Ｅ−１３Ｅ′でのドーピングプロファイルを示す図である。
【図１４Ａ】単一の深いＮ層が相補型ウェルを分離するためにどのように使用可能かを示す断面図である。
【図１４Ｂ】深いＮ層が５ＶのＰウェルの下の区域に制限されている点以外は図１４Ａに示すものと同様の構造の断面図である。
【図１４Ｃ】図１４Ａの構造の平面図である。
【図１４Ｄ】Ｐウェル保護リングが分離構造に接触している代替的な一構造の平面図である。
【図１４Ｅ】図１４Ｂの構造の平面図である。
【図１４Ｆ】フィールド酸化物層の開口部を通してＮウェルの一部と深いＮ層とを接触させるために使用されるＮ＋コンタクト領域を示す断面図である。
【図１４Ｇ】図１４Ｆに示すＮ＋コンタクト領域の平面図である。
【図１４Ｈ】Ｐ基板のポケットを分離する深いＮ層に接触するために使用されるＮ＋コンタクト領域を示す断面図である。
【図１４Ｉ】フィールド酸化物層の下で、５ＶのＮウェルのまわりでＰ基板の表面に向かって延びる深いＮ層の断面図である。
【図１４Ｊ】深いＮ層が５ＶのＮウェル直下の区域に制限されている点以外は図１４Ｉに示すものと同様の構造の断面図である。
【図１４Ｋ】深いＮ層が横方向に延びるようになっている場合に形成される縦方向寄生バイポーラトランジスタを示す断面図である。
【図１４Ｌ】深いＮ層が横方向に制限されている場合に形成される傾斜した寄生バイポーラトランジスタを示す断面図である。
【図１４Ｍ】深いＮ層が、５ＶのＮ層からの側壁を用いて、単一の５ＶのＰウェルのためにどのように使用可能かを示す断面図である。
【図１４Ｎ】図１４Ｍの５ＶのＮ層が十分に幅広く作られている場合に、寄生バイポーラトランジスタがどのようにして縦方向に作られるかを示す断面図である。
【図１４Ｏ】図１４Ｍの５ＶのＮ層が十分に狭く作られている場合に、寄生バイポーラトランジスタがどのようにして水平方向に作られるかを示す断面図である。
【図１４Ｐ】図１４Ｍの５ＶのＮ層が省略されている場合に、抵抗性の接続がどのようにしてＰウェルとＰ基板との間に形成されるかを示す断面図である。
【図１５Ａ】単一の深いＮ層によってＰ基板から分離された２つの１２ＶのＰウェルと１つの１２ＶのＮウェルとを示す断面図である。
【図１５Ｂ】深いＮ層によってＰ基板から分離された単一の１２ＶのＰウェルと、５ＶのＮ層で形成され、まわりのＰ保護リングから隔てられた２つの側壁とを示す断面図である。
【図１５Ｃ】分離側壁が１２ＶのＮ層を含む点以外は図１５Ｂに示すものと同様の構造の断面図である。
【図１５Ｄ】１２ＶのＮウェルの側に延びる深いＮ層によってＰ基板から分離された１２ＶのＮウェルの断面図である。
【図１５Ｅ】隣接する１２ＶのＮウェルと１２ＶのＰウェルとが接触可能で、かつ依然として表面で降伏条件を満たしていることを示す断面図である。
【図１５Ｆ】５ＶのＮ層と５ＶのＰ層とが１２ＶのＮウェルと１２ＶのＰウェルとの間に導入されている点以外は図１５Ｅに示すものと同様の構造の断面図である。
【図１６Ａ】各々相補型のＰウェルに関連し、２つの異なる電圧によってバイアスをかけられ、互いに独立して動作する２つの分離した５ＶのＮウェルの断面図である。
【図１６Ｂ】図１６Ａに示す構造の平面図である。
【図１６Ｃ】図１６Ａに示す構造の概略的な回路図である。
【図１６Ｄ】ウェルの相補型の一方の組が５Ｖのペアで、相補型ウェルの他方の組が１２Ｖのペアである点以外は図１６Ａに示すものと同様の構造の断面図である。
【図１６Ｅ】図１６Ｄに示す構造の概略的な回路図である。
【図１６Ｆ】図１６Ｄに示す構造の平面図である。
【図１７Ａ】半導体材料にドープされた領域を形成するための従来のプロセスを要約したフロー図である。
【図１７Ｂ】この発明に従って半導体材料にドープされた領域を形成するためのプロセスを要約したフロー図である。
【図１７Ｃ】従来の注入および拡散プロセスによって生成される典型的なガウス形ドーピングプロファイルを示す図である。
【図１７Ｄ】「連鎖」注入によって生成されるドーピングプロファイルを示す図である。
【図１７Ｅ】２つの連鎖注入のドーピングプロファイルの詳細な図である。
【図１７Ｆ】基板の表面上の酸化物層を通して行なわれた、図１７Ｅに示す２つの連鎖注入のドーピングプロファイルの詳細な図である。
【図１７Ｇ】深い注入のピークドーピング濃度が浅い注入のピークドーピング濃度よりも大きい、２つの連鎖注入のドーピングプロファイルの詳細な図である。
【図１７Ｈ】基板の表面上の酸化物層を通して行なわれた、図１７Ｇに示す２つの連鎖注入のドーピングプロファイルの詳細な図である。
【図１７Ｉ】図１７Ｅおよび図１７Ｇの４つの注入を組合せることから生じるドーピングプロファイルを示す図である。
【図１７Ｊ】図１７Ｆおよび図１７Ｈの４つの注入を組合せることから生じるドーピングプロファイルを示す図である。
【図１７Ｋ】所与のドーズ量の注入が、基板により深く注入されるにつれてより一層広がり、したがってより低いピーク濃度を有するという物理的現象を示す図である。
【図１７Ｌ】所与のドーズ量の注入が、基板により深く注入されるにつれてより一層広がり、したがってより低いピーク濃度を有するという物理的現象を示す図である。
【図１７Ｍ】図１７Ｋおよび図１７Ｌの注入が同じ基板で実行された場合に生じるドーピングプロファイルを示す図である。
【図１７Ｎ】各々同じドーズ量を有するものの異なるエネルギで注入される一連の５つの注入のドーピングプロファイルを示す図である。
【図１７Ｐ】注入のピーク濃度がほぼ同じになるように、より深い注入がより大きなドーズ量を有している、２つの注入のドーピングプロファイルを示す図である。
【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、トレンチゲート型ＭＯＳＦＥＴを備え、前記トレンチゲート型ＭＯＳＦＥＴは、
前記基板の表面に形成された少なくとも４つのトレンチを含み、導電性ゲート材料は、前記トレンチの各々内に配置され、各トレンチ内の前記ゲート材料は、誘電体層により前記半導体基板から分離され、第１のトレンチは、第１のメサにより第２のトレンチから分離され、前記第２のトレンチは、第２のメサにより第３のトレンチから分離され、前記第３のトレンチは、第３のメサにより第４のトレンチから分離され、
前記第２のメサは、
前記第１の導電型とは反対の第２の導電型を有し、かつ、前記基板の表面に隣接して前記第２のメサを完全に横切って延びるソース領域を含み、前記ソース領域は、前記第２の導電型の第１のドーピング濃度を有し、前記第２のメサはさらに、
前記第１の導電型を有し、かつ、前記ソース領域に隣接して前記第２のメサを完全に横切って延びるボディ領域と、
前記ボディ領域に隣接して前記第２のメサを完全に横切って延びる高電圧ドリフト領域とを含み、前記高電圧ドリフト領域は、前記第２の導電型の第２のドーピング濃度を有し、
前記第１のメサおよび前記第３のメサの各々は、
前記第２の導電型を有し、かつ、前記基板の表面に隣接してそれぞれ前記第１のメサおよび前記第３のメサを完全に横切って延びるドレイン領域を含み、前記ドレイン領域は、前記第２の導電型の第３のドーピング濃度を有し、前記第１のメサおよび前記第３のメサの各々はさらに、
前記第２の導電型を有し、かつ、前記ドレイン領域に隣接してそれぞれ前記第１のメサおよび前記第３のメサを完全に横切って延びるウェルを含み、前記ウェルは、前記第２の導電型の第４のドーピング濃度を有し、前記トレンチゲート型ＭＯＳＦＥＴはさらに、
前記第２の導電型の層を含み、前記層は、前記第１のトレンチ、前記第２のトレンチ、前記第３のトレンチ、および前記第４のトレンチの各々の底部に当接し、
前記第１のドーピング濃度は、前記第２のドーピング濃度よりも高く、前記第３のドーピング濃度は、前記第４のドーピング濃度よりも高い、半導体デバイスのファミリー。
【請求項２】
ＣＭＯＳのペアをさらに備え、前記ＣＭＯＳのペアはＰＭＯＳおよびＮＭＯＳを含み、
前記ＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記Ｎウェルは降伏電圧を有し、前記ＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置されたＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記Ｐ型ソース領域とは反対側に配置されたＰ型ドレイン領域とを含み、
前記ＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記Ｐウェルは前記降伏電圧を有し、前記ＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置されたＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記Ｎ型ソース領域とは反対側に配置されたＮ型ドレイン領域とを含む、請求項１に記載の半導体デバイスのファミリー。
【請求項３】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項２に記載の半導体デバイスのファミリー。
【請求項４】
前記Ｎウェルの相対的に浅い部分の各々に、相対的に高ドープされたＮ型領域と、
前記Ｐウェルの相対的に浅い部分の各々に、相対的に高ドープされたＰ型領域とをさらに備え、
前記Ｐ型ドレイン領域は、前記Ｐ型ソース領域よりも大きな距離だけ前記第１のゲートから分離され、
前記Ｎ型ドレイン領域は、前記Ｎ型ソース領域よりも大きな距離だけ前記第２のゲートから分離される、請求項１に記載の半導体デバイスのファミリー。
【請求項５】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項４に記載の半導体デバイスのファミリー。
【請求項６】
第１のＰＭＯＳおよび第１のＮＭＯＳを含む第１のＣＭＯＳのペアと、第２のＰＭＯＳおよび第２のＮＭＯＳを含む第２のＣＭＯＳのペアとをさらに備え、
前記第１のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記第１のＮウェルは第１の降伏電圧を有し、前記第１のＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置された第１のＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記第１のＰ型ソース領域とは反対側に配置された第１のＰ型ドレイン領域とを含み、
前記第１のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記第１のＰウェルは、前記第１の降伏電圧を有し、前記第１のＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置された第１のＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記第１のＮ型ソース領域とは反対側に配置された第１のＮ型ドレイン領域とを含み、
前記第２のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＮウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第３の開口部の下に存在し、前記第２のウェルは第２の降伏電圧を有し、前記第２のＮウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＮ型領域を含み、前記第２の降伏電圧は、前記第１の降伏電圧よりも大きく、前記第２のＰＭＯＳはさらに、
第３のゲート酸化物層により前記基板から分離された第３のゲートと、
前記基板の前記表面において、前記第３のゲートの一方側に配置された第２のＰ型ソース領域と、
前記基板の前記表面において、前記第３のゲートの、前記第２のＰ型ソース領域とは反対側に配置された第２のＰ型ドレイン領域とを含み、前記第２のＰ型ドレイン領域は、前記第２のＰ型ソース領域よりも大きな距離だけ前記第３のゲートから分離され、
前記第２のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第４の開口部の下に存在し、前記第２のＰウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＰ型領域を含み、前記第２のＰウェルは前記第２の降伏電圧を有し、前記第２のＮＭＯＳはさらに、
第４のゲート酸化物層により前記基板から分離された第４のゲートと、
前記基板の前記表面において、前記第４のゲートの一方側に配置された第２のＮ型ソース領域と、
前記基板の前記表面において、前記第４のゲートの、前記第２のＮ型ソース領域とは反対側に配置された第２のＮ型ドレイン領域とを含み、前記第２のＮ型ドレイン領域は、前記第２のＮ型ソース領域よりも大きな距離だけ前記第４のゲートから分離される、請求項１に記載の半導体デバイスのファミリー。
【請求項７】
前記第１のＮウェルおよび前記第２のＮウェルならびに前記第１のＰウェルおよび前記第２のＰウェルの下に存在する、前記第２の導電型の分離層を備える、請求項６に記載の半導体デバイスのファミリー。
【請求項８】
ＮＰＮトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内にＰ型ベース領域と、
前記分離されたポケット内にＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成する、請求項１に記載の半導体デバイスのファミリー。
【請求項９】
ＰＮＰトランジスタをさらに備え、前記ＰＮＰトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、請求項１に記載の半導体デバイスのファミリー。
【請求項１０】
ＮＰＮトランジスタおよびＰＮＰトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内にＰ型ベース領域と、
前記分離されたポケット内にＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成し、
前記ＰＮＰトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、請求項１に記載の半導体デバイスのファミリー。
【請求項１１】
第１の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、トレンチゲート型ＭＯＳＦＥＴを備え、前記トレンチゲート型ＭＯＳＦＥＴは、
前記基板の表面に形成された少なくとも４つのトレンチを含み、導電性ゲート材料は、前記トレンチの各々内に配置され、各トレンチ内の前記ゲート材料は、誘電体層により前記半導体基板から分離され、第１のトレンチは、第１のメサにより第２のトレンチから分離され、前記第２のトレンチは、第２のメサにより第３のトレンチから分離され、前記第３のトレンチは、第３のメサにより第４のトレンチから分離され、
前記第２のメサは、
前記第１の導電型とは反対の第２の導電型を有し、かつ、前記基板の表面に隣接して前記第２のメサを完全に横切って延びるソース領域を含み、前記ソース領域は、前記第２の導電型の第１のドーピング濃度を有し、前記第２のメサはさらに、
前記第１の導電型を有し、かつ、前記ソース領域に隣接して前記第２のメサを完全に横切って延びるボディ領域と、
前記ボディ領域に隣接して前記第２のメサを完全に横切って延びる高電圧ドリフト領域とを含み、前記高電圧ドリフト領域は、前記第２の導電型の第２のドーピング濃度を有し、
前記第１のメサおよび前記第３のメサの各々は、
前記第２の導電型を有し、かつ、前記基板の表面に隣接してそれぞれ前記第１のメサおよび前記第３のメサを完全に横切って延びるドレイン領域を含み、前記ドレイン領域は、前記第２の導電型の第３のドーピング濃度を有し、前記第１のメサおよび前記第３のメサの各々はさらに、
前記第２の導電型を有し、かつ、前記ドレイン領域に隣接してそれぞれ前記第１のメサおよび前記第３のメサを完全に横切って延びるウェルを含み、前記ウェルは、前記第２の導電型の第４のドーピング濃度を有し、前記トレンチゲート型ＭＯＳＦＥＴはさらに、
前記第２の導電型の第１の層を含み、前記第１の層は、前記第１のトレンチおよび前記第２のトレンチの各々の底部ならびに前記高電圧ドリフト領域に当接し、前記トレンチゲート型ＭＯＳＦＥＴはさらに、
前記第２の導電型の第２の層を含み、前記第２の層は、前記第３のトレンチおよび前記第４のトレンチの各々の底部ならびに前記高電圧ドリフト領域に当接し、前記第１の層は、前記第２の層から間隔を空けて配置され、
前記第１のドーピング濃度は、前記第２のドーピング濃度よりも高く、前記第３のドーピング濃度は、前記第４のドーピング濃度よりも高い、半導体デバイスのファミリー。
【請求項１２】
ＣＭＯＳのペアをさらに備え、前記ＣＭＯＳはＰＭＯＳおよびＮＭＯＳを含み、
前記ＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記Ｎウェルは降伏電圧を有し、前記ＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置されたＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記Ｐ型ソース領域とは反対側に配置されたＰ型ドレイン領域とを含み、
前記ＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記Ｐウェルは前記降伏電圧を有し、
前記ＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置されたＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記Ｎ型ソース領域とは反対側に配置されたＮ型ドレイン領域とを含む、請求項１１に記載の半導体デバイスのファミリー。
【請求項１３】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項１２に記載の半導体デバイスのファミリー。
【請求項１４】
前記Ｎウェルの相対的に浅い部分の各々に、相対的に高ドープされたＮ型領域と、
前記Ｐウェルの相対的に浅い部分の各々に、相対的に高ドープされたＰ型領域とをさらに備え、
前記Ｐ型ドレイン領域は、前記Ｐ型ソース領域よりも大きな距離だけ前記第１のゲートから分離され、
前記Ｎ型ドレイン領域は、前記Ｎ型ソース領域よりも大きな距離だけ前記第２のゲートから分離される、請求項１１に記載の半導体デバイスのファミリー。
【請求項１５】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項１４に記載の半導体デバイスのファミリー。
【請求項１６】
第１のＰＭＯＳおよび第１のＮＭＯＳを含む第１のＣＭＯＳのペアと、第２のＰＭＯＳおよび第２のＮＭＯＳを含む第２のＣＭＯＳのペアとをさらに備え、
前記第１のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記第１のＮウェルは第１の降伏電圧を有し、前記第１のＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置された第１のＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記第１のＰ型ソース領域とは反対側に配置された第１のＰ型ドレイン領域とを含み、
前記第１のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記第１のＰウェルは前記第１の降伏電圧を有し、前記第１のＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置された第１のＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記第１のＮ型ソース領域とは反対側に配置された第１のＮ型ドレイン領域とを含み、
前記第２のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＮウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第３の開口部の下に存在し、前記第２のウェルは第２の降伏電圧を有し、前記第２のＮウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＮ型領域を含み、前記第２の降伏電圧は、前記第１の降伏電圧よりも大きく、前記
第２のＰＭＯＳはさらに、
第３のゲート酸化物層により前記基板から分離された第３のゲートと、
前記基板の前記表面において、前記第３のゲートの一方側に配置された第２のＰ型ソース領域と、
前記基板の前記表面において、前記第３のゲートの、前記第２のＰ型ソース領域とは反対側に配置された第２のＰ型ドレイン領域とを含み、前記第２のＰ型ドレイン領域は、前記第２のＰ型ソース領域よりも大きな距離だけ前記第３のゲートから分離され、
前記第２のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第４の開口部の下に存在し、前記第２のＰウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＰ型領域を含み、前記第２のＰウェルは前記第２の降伏電圧を有し、前記第２のＮＭＯＳはさらに、
第４のゲート酸化物層により前記基板から分離された第４のゲートと、
前記基板の前記表面において、前記第４のゲートの一方側に配置された第２のＮ型ソース領域と、
前記基板の前記表面において、前記第４のゲートの、前記第２のＮ型ソース領域とは反対側に配置された第２のＮ型ドレイン領域とを含み、前記第２のＮ型ドレイン領域は、前記第２のＮ型ソース領域よりも大きな距離だけ前記第４のゲートから分離される、請求項１１に記載の半導体デバイスのファミリー。
【請求項１７】
前記第１のウェルおよび前記第２のＮウェルならびに前記第１のＰウェルおよび前記第２のＰウェルの下に存在する、前記第２の導電型の分離層を備える、請求項１６に記載の半導体デバイスのファミリー。
【請求項１８】
ＮＰＮトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内にＰ型ベース領域と、
前記分離されたポケット内にＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成する、請求項１１に記載の半導体デバイスのファミリー。
【請求項１９】
ＰＮＰトランジスタをさらに備え、前記ＰＮＰトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、基板の表面から下方に延びる、請求項１１に記載の半導体デバイスのファミリー。
【請求項２０】
ＮＰＮトランジスタおよびＰＮＰトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内にＰ型ベース領域と、
前記分離されたポケット内にＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成し、
前記ＰＮＰトランジスタは、基板の分離されたポケットに形成され、前記分離されたポ
ケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、請求項１１に記載の半導体デバイスのファミリー。
【請求項２１】
第１の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、トレンチゲート型ＭＯＳＦＥＴを備え、前記トレンチゲート型ＭＯＳＦＥＴは、
前記基板の表面に形成された少なくとも４つのトレンチを含み、導電性ゲート材料は、前記トレンチの各々内に配置され、各トレンチ内の前記ゲート材料は、誘電体層により前記半導体基板から分離され、第１のトレンチは、第１のメサにより第２のトレンチから分離され、前記第２のトレンチは、第２のメサにより第３のトレンチから分離され、前記第３のトレンチは、第３のメサにより第４のトレンチから分離され、
前記第１のメサは、
前記第１の導電型とは反対の第２の導電型を有し、かつ、前記基板の表面に隣接して前記第１のメサを完全に横切って延びるドレイン領域を含み、前記ドレイン領域は、前記第２の導電型の第１のドーピング濃度を有し、前記第１のメサはさらに、
前記第２の導電型を有し、かつ、前記ドレイン領域に隣接して前記第１のメサを完全に横切って延びるウェルを含み、前記ウェルは、前記第２の導電型の第２のドーピング濃度を有し、
前記第２のメサおよび前記第３のメサの各々は、
前記第２の導電型を有し、かつ、前記基板の表面に隣接してそれぞれ前記第２のメサおよび前記第３のメサを完全に横切って延びるソース領域を含み、前記ソース領域は、前記第２の導電型の第３のドーピング濃度を有し、前記第２のメサおよび前記第３のメサの各々はさらに、
前記第１の導電型を有し、かつ、前記ソース領域に隣接してそれぞれ前記第２のメサおよび前記第３のメサを完全に横切って延びるボディ領域と、
前記ボディ領域に隣接してそれぞれ前記第２のメサおよび前記第３のメサを完全に横切って延びる高電圧ドリフト領域とを含み、前記高電圧ドリフト領域は、前記第２の導電型の第４のドーピング濃度を有し、前記トレンチゲート型ＭＯＳＦＥＴはさらに、
前記第２の導電型の層を含み、前記層は、前記第１のトレンチ、前記第２のトレンチ、前記第３のトレンチ、および前記第４のトレンチの各々の底部に当接し、
前記第１のドーピング濃度は、前記第２のドーピング濃度よりも高く、前記第３のドーピング濃度は、前記第４のドーピング濃度よりも高い、半導体デバイスのファミリー。
【請求項２２】
ＣＭＯＳのペアをさらに備え、前記ＣＭＯＳのペアはＰＭＯＳおよびＮＭＯＳを含み、
前記ＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記Ｎウェルは降伏電圧を有し、前記ＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置されたＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記Ｐ型ソース領域とは反対側に配置されたＰ型ドレイン領域とを含み、
前記ＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記Ｐウェルは前記降伏電圧を有し、前記ＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置されたＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記Ｎ型ソース領域とは反対側に配置されたＮ型ドレイン領域とを含む、請求項２１に記載の半導体デバイスのファミリー。
【請求項２３】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項２２に記載の半導体デバイスのファミリー。
【請求項２４】
前記Ｎウェルの相対的に浅い部分の各々に、相対的に高ドープされたＮ型領域と、
前記Ｐウェルの相対的に浅い部分の各々に、相対的に高ドープされたＰ型領域とをさらに備え、
前記Ｐ型ドレイン領域は、前記Ｐ型ソース領域よりも大きな距離だけ前記第１のゲートから分離され、
前記Ｎ型ドレイン領域は、前記Ｎ型ソース領域よりも大きな距離だけ前記第２のゲートから分離される、請求項２１に記載の半導体デバイスのファミリー。
【請求項２５】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項２４に記載の半導体デバイスのファミリー。
【請求項２６】
第１のＰＭＯＳおよび第１のＮＭＯＳを含む第１のＣＭＯＳのペアと、第２のＰＭＯＳおよび第２のＮＭＯＳを含む第２のＣＭＯＳのペアとをさらに備え、
前記第１のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記第１のＮウェルは第１の降伏電圧を有し、前記第１のＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置された第１のＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記第１のＰ型ソース領域とは反対側に配置された第１のＰ型ドレイン領域とを含み、
前記第１のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記第１のＰウェルは前記第１の降伏電圧を有し、前記第１のＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置された第１のＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記第１のＮ型ソース領域とは反対側に配置された第１のＮ型ドレイン領域とを含み、
前記第２のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＮウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第３の開口部の下に存在し、前記第２のウェルは第２の降伏電圧を有し、前記第２のＮウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＮ型領域を含み、前記第２の降伏電圧は、前記第１の降伏電圧よりも大きく、前記第２のＰＭＯＳはさらに、
第３のゲート酸化物層により前記基板から分離された第３のゲートと、
前記基板の前記表面において、前記第３のゲートの一方側に配置された第２のＰ型ソース領域と、
前記基板の前記表面において、前記第３のゲートの、前記第２のＰ型ソース領域とは反対側に配置された第２のＰ型ドレイン領域とを含み、前記第２のＰ型ドレイン領域は、前記第２のＰ型ソース領域よりも大きな距離だけ前記第３のゲートから分離され、
前記第２のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第４の開口部の下に存在し、前記第２のＰウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＰ型領域を含み、前記第２のＰウェルは前記第２の降伏電圧を有し、前記第２のＮＭＯＳはさらに、
第４のゲート酸化物層により前記基板から分離された第４のゲートと、
前記基板の前記表面において、前記第４のゲートの一方側に配置された第２のＮ型ソース領域と、
前記基板の前記表面において、前記第４のゲートの、前記第２のＮ型ソース領域とは反対側に配置された第２のＮ型ドレイン領域とを含み、前記第２のＮ型ドレイン領域は、前記第２のＮ型ソース領域よりも大きな距離だけ前記第４のゲートから分離される、請求項２１に記載の半導体デバイスのファミリー。
【請求項２７】
前記第１のＮウェルおよび前記第２のＮウェルならびに前記第１のＰウェルおよび前記第２のＰウェルの下に存在する、前記第２の導電型の分離層を備える、請求項２６に記載の半導体デバイスのファミリー。
【請求項２８】
ＮＰＮトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内のＰ型ベース領域と、
前記分離されたポケット内のＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成する、請求項２１に記載の半導体デバイスのファミリー。
【請求項２９】
ＰＮＰトランジスタをさらに備え、前記ＰＮＰトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、請求項２１に記載の半導体デバイスのファミリー。
【請求項３０】
ＮＰＮトランジスタおよびＰＮＰトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内にＰ型ベース領域と、
前記分離されたポケット内にＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成し、
前記ＰＮＰトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、請求項２１に記載の半導体デバイスのファミリー。
【請求項３１】
第１の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、横型ＤＭＯＳを含み、前記横型ＤＭＯＳは、
前記第１の導電型とは反対の第２の導電型のソース領域を含み、前記ソース領域は、前記基板の表面に配置され、前記横型ＤＭＯＳはさらに、
前記第１の導電型のボディを含み、前記ボディは、前記基板の前記表面に隣接するチャネル領域を含み、前記ソース領域は、前記ボディ内に形成され、前記横型ＤＭＯＳはさらに、
前記第２の導電型を有し、前記基板の前記表面に配置されたドレイン領域と、
前記基板の前記表面に形成されて前記ソース領域と前記ドレイン領域との間に介在するフィールド酸化物層と、
前記第２の導電型のドリフト領域とを含み、前記ドリフト領域は、前記ドレイン領域および前記チャネル領域に当接して前記フィールド酸化物層の下に延び、前記ドリフト領域は、前記ドレイン領域よりも低ドープされ、前記横型ＤＭＯＳはさらに、
ゲートを含み、前記ゲートの第１の部分は、前記チャネル領域の上に存在し、かつ、ゲート酸化物層により前記チャネル領域から分離され、前記ゲートの第２の部分は、前記フィールド酸化物層の上に存在する、半導体デバイスのファミリー。
【請求項３２】
ＣＭＯＳのペアをさらに備え、前記ＣＭＯＳのペアはＰＭＯＳおよびＮＭＯＳを含み、
前記ＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記Ｎウェルは降伏電圧を有し、前記ＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置されたＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記Ｐ型ソース領域とは反対側に配置されたＰ型ドレイン領域とを含み、
前記ＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記Ｐウェルは前記降伏電圧を有し、前記ＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置されたＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記Ｎ型ソース領域とは反対側に配置されたＮ型ドレイン領域とを含む、請求項３１に記載の半導体デバイスのファミリー。
【請求項３３】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項３２に記載の半導体デバイスのファミリー。
【請求項３４】
前記Ｎウェルの相対的に浅い部分の各々に、相対的に高ドープされたＮ型領域と、
前記Ｐウェルの相対的に浅い部分の各々に、相対的に高ドープされたＰ型領域とをさらに備え、
前記Ｐ型ドレイン領域は、前記Ｐ型ソース領域よりも大きな距離だけ前記第１のゲートから分離され、
前記Ｎ型ドレイン領域は、前記Ｎ型ソース領域よりも大きな距離だけ前記第２のゲートから分離される、請求項３１に記載の半導体デバイスのファミリー。
【請求項３５】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項３４に記載の半導体デバイスのファミリー。
【請求項３６】
第１のＰＭＯＳおよび第１のＮＭＯＳを含む第１のＣＭＯＳのペアと、第２のＰＭＯＳおよび第２のＮＭＯＳを含む第２のＣＭＯＳのペアとをさらに備え、
前記第１のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記第１のＮウェルは第１の降伏電圧を有し、前記第１のＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置された第１のＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記第１のＰ型ソース領域とは反対側に配置された第１のＰ型ドレイン領域とを含み、
前記第１のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記第１のＰウェルは前記第１の降伏電圧を有し、前記第１のＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置された第１のＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記第１のＮ型ソース領域とは反対側に配置された第１のＮ型ドレイン領域とを含み、
前記第２のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＮウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第３の開口部の下に存在し、前記第２のウェルは第２の降伏電圧を有し、前記第２のＮウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＮ型領域を含み、前記第２の降伏電圧は、前記第１の降伏電圧よりも大きく、前記第２のＰＭＯＳはさらに、
第３のゲート酸化物層により前記基板から分離された第３のゲートと、
前記基板の前記表面において、前記第３のゲートの一方側に配置された第２のＰ型ソース領域と、
前記基板の前記表面において、前記第３のゲートの、前記第２のＰ型ソース領域とは反対側に配置された第２のＰ型ドレイン領域とを含み、前記第２のＰ型ドレイン領域は、前記第２のＰ型ソース領域よりも大きな距離だけ前記第３のゲートから分離され、
前記第２のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第４の開口部の下に存在し、前記第２のＰウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＰ型領域を含み、前記第２のＰウェルは前記第２の降伏電圧を有し、前記第２のＮＭＯＳはさらに、
第４のゲート酸化物層により前記基板から分離された第４のゲートと、
前記基板の前記表面において、前記第４のゲートの一方側に配置された第２のＮ型ソース領域と、
前記基板の前記表面において、前記第４のゲートの、前記第２のＮ型ソース領域とは反対側に配置された第２のＮ型ドレイン領域とを含み、前記第２のＮ型ドレイン領域は、前記第２のＮ型ソース領域よりも大きな距離だけ前記第４のゲートから分離される、請求項３１に記載の半導体デバイスのファミリー。
【請求項３７】
前記第１のＮウェルおよび前記第２のＮウェルならびに前記第１のＰウェルおよび前記第２のＰウェルの下に存在する、前記第２の導電型の分離層を備える、請求項３６に記載の半導体デバイスのファミリー。
【請求項３８】
ＮＰＮトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内のＰ型ベース領域と、
前記分離されたポケット内のＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成する、請求項３１に記載の半導体デバイスのファミリー。
【請求項３９】
ＰＮＰトランジスタをさらに備え、前記ＰＮＰトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、請求項３８に記載の半導体デバイスのファミリー。
【請求項４０】
ＮＰＮトランジスタおよびＰＮＰトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内のＰ型ベース領域と、
前記分離されたポケット内にＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成し、
前記ＰＮＰトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、請求項３１に記載の半導体デバイスのファミリー。
【請求項４１】
第１の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、第１のＣＭＯＳのペア、第２のＣＭＯＳのペア、ＮＰＮトランジスタ、およびＰＮＰトランジスタを備え、前記第１のＣＭＯＳのペアは、第１のＰＭＯＳおよび第１のＮＭＯＳを含み、前記第２のＣＭＯＳのペアは、第２のＰＭＯＳおよび第２のＮＭＯＳを含み、
前記第１のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記第１のＮウェルは第１の降伏電圧を有し、前記第１のＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の表面において、前記第１のゲートの一方側に配置された第１のＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記第１のＰ型ソース領域とは反対側に配置された第１のＰ型ドレイン領域とを含み、
前記第１のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記第１のＰウェルは前記第１の降伏電圧を有し、前記第１のＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置された第１のＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記第１のＮ型ソース領域と反対側に配置された第１のＮ型ドレイン領域とを含み、
前記第２のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＮウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第３の開口部の下に存在し、前記第２のウェルは第２の降伏電圧を有し、前記第２のＮウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＮ型領域を含み、前記第２の降伏電圧は、前記第１の降伏電圧よりも大きく、前記第２のＰＭＯＳはさらに、
第３のゲート酸化物層により前記基板から分離された第３のゲートと、
前記基板の前記表面において、前記第３のゲートの一方側に配置された第２のＰ型ソース領域と、
前記基板の前記表面において、前記第３のゲートの、前記第２のＰ型ソース領域とは反対側に配置された第２のＰ型ドレイン領域とを含み、前記第２のＰ型ドレイン領域は、前記第２のＰ型ソース領域よりも大きな距離だけ前記第３のゲートから分離され、
前記第２のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第４の開口部の下に存在し、前記第２のＰウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＰ型領域を含み、前記第２のＰウェルは前記第２の降伏電圧を有し、前記第２のＮＭＯＳはさらに、
第４のゲート酸化物層により前記基板から分離された第４のゲートと、
前記基板の前記表面において、前記第４のゲートの一方側に配置された第２のＮ型ソース領域と、
前記基板の前記表面において、前記第４のゲートの、前記第２のＮ型ソース領域とは反対側に配置された第２のＮ型ドレイン領域とを含み、前記第２のＮ型ドレイン領域は、前記第２のＮ型ソース領域よりも大きな距離だけ前記第４のゲートから分離され、
前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内にＰ型ベース領域と、
前記分離されたポケット内にＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成し、
前記ＰＮＰトランジスタは、基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、半導体デバイスのファミリー。
【請求項４２】
半導体基板に分離されたポケットを形成する方法であって、
第１の導電型の半導体基板を提供するステップと、
前記基板の表面にフィールド酸化物層を形成するステップとを含み、前記フィールド酸化物層は開口部を規定し、前記方法はさらに、
前記第１の導電型とは反対の第２の導電型の第１の層を形成するために、前記開口部および前記フィールド酸化物層を介して、前記第２の導電型のドーパントの第１の注入を実施するステップを含み、前記第１の層は、前記開口部の下に深い部分と、前記フィールド酸化物層の下に浅い部分とを含み、前記浅い部分は、垂直方向の間隙により前記フィールド酸化物層から分離され、前記方法はさらに、
マスク層を形成するステップを含み、前記マスク層は、前記フィールド酸化物層の上に開口部を有し、前記方法はさらに、
前記基板に側壁領域を形成するために、前記マスク層の前記開口部および前記フィールド酸化物層を介して前記第２の導電型のドーパントの少なくとも１つの追加の注入を実施するステップを含み、前記側壁領域は、少なくとも前記基板の表面から前記垂直方向の間隙を横切って前記第１の層内に延び、前記第１の層および前記側壁領域は、前記基板の第１の分離されたポケットの境界を定める第１の分離領域を形成する、方法。
【請求項４３】
前記基板は、エピタキシャル層を含まない、請求項４２に記載の方法。
【請求項４４】
フィールド酸化物層を形成する前にエピタキシャル層を形成するステップを含まない、請求項４２に記載の方法。
【請求項４５】
前記マスク層は、前記少なくとも１つの追加の注入からのドーパントが、前記フィールド酸化物層の前記開口部よりも下の前記基板の領域に進入することを防止する、請求項４２に記載の方法。
【請求項４６】
第２の開口部を規定する前記フィールド酸化物層の第２の部分を形成するステップを含み、前記少なくとも１つの追加の注入を実施するステップは、前記第２の部分および前記第２の開口部を介して前記第２の導電型のドーパントを注入し、それによって前記第２の導電型の第２の層を形成するステップを含み、前記第２の層は、前記第２の開口部の下の深い部分と、前記フィールド酸化物層の前記第２の部分の下の浅い部分とを含み、前記浅い部分は、前記基板の前記表面に当接し、前記第２の層は、それによって前記基板の第２の分離されたポケットの境界を定める第２の分離領域を形成する、請求項４２に記載の方法。
【請求項４７】
前記第１の分離されたポケットは、１２Ｖのデバイスを保持するように設計され、前記第２の分離されたポケットは、５Ｖのデバイスを保持するように設計される、請求項４６に記載の方法。
【請求項４８】
前記第１の開口部を介して前記第２の導電型のドーパントの第３の注入を実施するステップと、前記第３の注入を拡散させて前記第２の導電型の第１のウェルを形成するために前記基板を加熱するステップとを含み、第３の注入を実施する前記ステップおよび加熱する前記ステップは、第１の注入を実施する前記ステップまたは少なくとも１つの追加の注入を実施する前記ステップの前に実施される、請求項４２に記載の方法。
【請求項４９】
加熱する前記ステップの後に前記第１の層と前記第１のウェルとがオーバーラップするように実施される、請求項４８に記載の方法。
【請求項５０】
前記基板は、前記第１の注入および前記少なくとも１つの追加の注入が実施された後に前記第２の導電型の前記ドーパントの有意な拡散を生じる熱処理に曝されない、請求項４８に記載の方法。
【請求項５１】
前記基板は、前記第１の注入および前記少なくとも１つの追加の注入が実施された後に前記第２の導電型の前記ドーパントの有意な拡散を生じる熱処理に曝されない、請求項４２に記載の方法。
【請求項５２】
前記第１の注入は、前記少なくとも１つの追加の注入が実施されるエネルギよりも大きなエネルギで実施される、請求項４２に記載の方法。
【請求項５３】
前記第１の層は、前記第１の層の前記深い部分の下端縁が、前記基板の前記表面よりも１．５から４．０ミクロン下に位置するように注入される、請求項４２に記載の方法。
【請求項５４】
半導体基板に分離されたポケットを形成する方法であって、
第１の導電型の半導体基板を提供するステップと、
前記基板の表面にフィールド酸化物層を形成するステップとを含み、前記フィールド酸化物層は開口部を規定し、前記方法はさらに、
前記第１の導電型とは反対の第２の導電型の層を形成するために、前記開口部および前記フィールド酸化物層を介して前記第２の導電型のドーパントの注入を実施するステップを含み、前記層は、前記開口部の下に深い部分と、前記フィールド酸化物層の下に浅い部分とを含み、前記浅い部分は、前記基板の前記表面に当接し、前記層は、それによって前記基板の分離されたポケットの境界を定める分離領域を形成する、方法。
【請求項５５】
前記分離されたポケットは、５Ｖのデバイスを保持するように設計される、請求項５４に記載の方法。
【請求項５６】
前記開口部を介して前記第２の導電型のドーパントの第２の注入を実施するステップと、
前記第２の注入を拡散させて前記第２の導電型のウェルを形成するために前記基板を加熱するステップとを含み、前記第２の注入を実施する前記ステップおよび加熱する前記ステップは、第１の注入を実施する前記ステップの前に実施される、請求項５４に記載の方法。
【請求項５７】
加熱する前記ステップの後に前記層と前記ウェルとがオーバーラップするように実施される、請求項５６に記載の方法。
【請求項５８】
前記基板は、前記第１の注入が実施された後に前記第２の導電型の前記ドーパントの拡散を生じる熱処理に曝されない、請求項５４に記載の方法。
【請求項５９】
第１の導電型の半導体基板と、
前記基板の表面に形成されたフィールド酸化物層とを備え、前記フィールド酸化物層は開口部を規定し、前記フィールド酸化物領域は、前記フィールド酸化物層の厚さが実質的に一定である平坦な領域と、前記フィールド酸化物領域の厚さが前記開口部の周辺において徐々にゼロまで減少する、前記開口部の周囲のテーパ状にされた領域とを含み、さらに、
前記基板に、前記第１の導電型とは反対の第２の導電型のドーパントの層を備え、前記層は、前記フィールド酸化物層の前記平坦な領域の下において前記基板の表面に当接し、前記フィールド酸化物層の前記テーパ状にされた領域の少なくとも一部の下および前記開口部の下において前記表面から間隔を空けて配置され、前記基板に分離されたポケットを形成する、半導体デバイス。
【請求項６０】
前記基板における前記層の深さは、前記フィールド酸化物層の前記テーパ状にされた領
域の少なくとも一部の下において徐々に増大する、請求項５９に記載の半導体デバイス。
【請求項６１】
前記層の前記深さは、前記開口部の方向に増大する、請求項６０に記載の半導体デバイス。
【請求項６２】
前記フィールド酸化物層の前記厚さがゼロに等しい、前記テーパ状にされた領域の地点における、前記基板の前記表面よりも下の前記層の深さは、前記開口部の下における前記基板の前記表面よりも下の前記層の深さと同じである、請求項５９に記載の半導体デバイス。
【請求項６３】
前記基板における前記層の深さは、前記テーパ状にされた領域の下の地点におけるゼロから、前記開口部の下の所定の値まで徐々に増大する、請求項５９に記載の半導体デバイス。
【請求項６４】
前記フィールド酸化物層は第２の開口部を規定し、前記デバイスはさらに、
前記第２の開口部の周囲において、前記フィールド酸化物層の一部の下に前記第２の導電型のドーパントの側壁領域と、
前記基板において前記第２の導電型のドーパントの第２の層とを備え、前記第２の層の一部は前記開口部よりも下に位置付けられ、前記第２の層は、前記側壁領域とオーバーラップして、前記基板に第２の分離されたポケットを形成する、請求項５９に記載の半導体デバイス。
【請求項１】
第１の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、トレンチゲート型ＭＯＳＦＥＴを備え、前記トレンチゲート型ＭＯＳＦＥＴは、
前記基板の表面に形成された少なくとも４つのトレンチを含み、導電性ゲート材料は、前記トレンチの各々内に配置され、各トレンチ内の前記ゲート材料は、誘電体層により前記半導体基板から分離され、第１のトレンチは、第１のメサにより第２のトレンチから分離され、前記第２のトレンチは、第２のメサにより第３のトレンチから分離され、前記第３のトレンチは、第３のメサにより第４のトレンチから分離され、
前記第２のメサは、
前記第１の導電型とは反対の第２の導電型を有し、かつ、前記基板の表面に隣接して前記第２のメサを完全に横切って延びるソース領域を含み、前記ソース領域は、前記第２の導電型の第１のドーピング濃度を有し、前記第２のメサはさらに、
前記第１の導電型を有し、かつ、前記ソース領域に隣接して前記第２のメサを完全に横切って延びるボディ領域と、
前記ボディ領域に隣接して前記第２のメサを完全に横切って延びる高電圧ドリフト領域とを含み、前記高電圧ドリフト領域は、前記第２の導電型の第２のドーピング濃度を有し、
前記第１のメサおよび前記第３のメサの各々は、
前記第２の導電型を有し、かつ、前記基板の表面に隣接してそれぞれ前記第１のメサおよび前記第３のメサを完全に横切って延びるドレイン領域を含み、前記ドレイン領域は、前記第２の導電型の第３のドーピング濃度を有し、前記第１のメサおよび前記第３のメサの各々はさらに、
前記第２の導電型を有し、かつ、前記ドレイン領域に隣接してそれぞれ前記第１のメサおよび前記第３のメサを完全に横切って延びるウェルを含み、前記ウェルは、前記第２の導電型の第４のドーピング濃度を有し、前記トレンチゲート型ＭＯＳＦＥＴはさらに、
前記第２の導電型の層を含み、前記層は、前記第１のトレンチ、前記第２のトレンチ、前記第３のトレンチ、および前記第４のトレンチの各々の底部に当接し、
前記第１のドーピング濃度は、前記第２のドーピング濃度よりも高く、前記第３のドーピング濃度は、前記第４のドーピング濃度よりも高い、半導体デバイスのファミリー。
【請求項２】
ＣＭＯＳのペアをさらに備え、前記ＣＭＯＳのペアはＰＭＯＳおよびＮＭＯＳを含み、
前記ＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記Ｎウェルは降伏電圧を有し、前記ＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置されたＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記Ｐ型ソース領域とは反対側に配置されたＰ型ドレイン領域とを含み、
前記ＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記Ｐウェルは前記降伏電圧を有し、前記ＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置されたＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記Ｎ型ソース領域とは反対側に配置されたＮ型ドレイン領域とを含む、請求項１に記載の半導体デバイスのファミリー。
【請求項３】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項２に記載の半導体デバイスのファミリー。
【請求項４】
前記Ｎウェルの相対的に浅い部分の各々に、相対的に高ドープされたＮ型領域と、
前記Ｐウェルの相対的に浅い部分の各々に、相対的に高ドープされたＰ型領域とをさらに備え、
前記Ｐ型ドレイン領域は、前記Ｐ型ソース領域よりも大きな距離だけ前記第１のゲートから分離され、
前記Ｎ型ドレイン領域は、前記Ｎ型ソース領域よりも大きな距離だけ前記第２のゲートから分離される、請求項１に記載の半導体デバイスのファミリー。
【請求項５】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項４に記載の半導体デバイスのファミリー。
【請求項６】
第１のＰＭＯＳおよび第１のＮＭＯＳを含む第１のＣＭＯＳのペアと、第２のＰＭＯＳおよび第２のＮＭＯＳを含む第２のＣＭＯＳのペアとをさらに備え、
前記第１のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記第１のＮウェルは第１の降伏電圧を有し、前記第１のＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置された第１のＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記第１のＰ型ソース領域とは反対側に配置された第１のＰ型ドレイン領域とを含み、
前記第１のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記第１のＰウェルは、前記第１の降伏電圧を有し、前記第１のＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置された第１のＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記第１のＮ型ソース領域とは反対側に配置された第１のＮ型ドレイン領域とを含み、
前記第２のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＮウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第３の開口部の下に存在し、前記第２のウェルは第２の降伏電圧を有し、前記第２のＮウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＮ型領域を含み、前記第２の降伏電圧は、前記第１の降伏電圧よりも大きく、前記第２のＰＭＯＳはさらに、
第３のゲート酸化物層により前記基板から分離された第３のゲートと、
前記基板の前記表面において、前記第３のゲートの一方側に配置された第２のＰ型ソース領域と、
前記基板の前記表面において、前記第３のゲートの、前記第２のＰ型ソース領域とは反対側に配置された第２のＰ型ドレイン領域とを含み、前記第２のＰ型ドレイン領域は、前記第２のＰ型ソース領域よりも大きな距離だけ前記第３のゲートから分離され、
前記第２のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第４の開口部の下に存在し、前記第２のＰウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＰ型領域を含み、前記第２のＰウェルは前記第２の降伏電圧を有し、前記第２のＮＭＯＳはさらに、
第４のゲート酸化物層により前記基板から分離された第４のゲートと、
前記基板の前記表面において、前記第４のゲートの一方側に配置された第２のＮ型ソース領域と、
前記基板の前記表面において、前記第４のゲートの、前記第２のＮ型ソース領域とは反対側に配置された第２のＮ型ドレイン領域とを含み、前記第２のＮ型ドレイン領域は、前記第２のＮ型ソース領域よりも大きな距離だけ前記第４のゲートから分離される、請求項１に記載の半導体デバイスのファミリー。
【請求項７】
前記第１のＮウェルおよび前記第２のＮウェルならびに前記第１のＰウェルおよび前記第２のＰウェルの下に存在する、前記第２の導電型の分離層を備える、請求項６に記載の半導体デバイスのファミリー。
【請求項８】
ＮＰＮトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内にＰ型ベース領域と、
前記分離されたポケット内にＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成する、請求項１に記載の半導体デバイスのファミリー。
【請求項９】
ＰＮＰトランジスタをさらに備え、前記ＰＮＰトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、請求項１に記載の半導体デバイスのファミリー。
【請求項１０】
ＮＰＮトランジスタおよびＰＮＰトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内にＰ型ベース領域と、
前記分離されたポケット内にＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成し、
前記ＰＮＰトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、請求項１に記載の半導体デバイスのファミリー。
【請求項１１】
第１の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、トレンチゲート型ＭＯＳＦＥＴを備え、前記トレンチゲート型ＭＯＳＦＥＴは、
前記基板の表面に形成された少なくとも４つのトレンチを含み、導電性ゲート材料は、前記トレンチの各々内に配置され、各トレンチ内の前記ゲート材料は、誘電体層により前記半導体基板から分離され、第１のトレンチは、第１のメサにより第２のトレンチから分離され、前記第２のトレンチは、第２のメサにより第３のトレンチから分離され、前記第３のトレンチは、第３のメサにより第４のトレンチから分離され、
前記第２のメサは、
前記第１の導電型とは反対の第２の導電型を有し、かつ、前記基板の表面に隣接して前記第２のメサを完全に横切って延びるソース領域を含み、前記ソース領域は、前記第２の導電型の第１のドーピング濃度を有し、前記第２のメサはさらに、
前記第１の導電型を有し、かつ、前記ソース領域に隣接して前記第２のメサを完全に横切って延びるボディ領域と、
前記ボディ領域に隣接して前記第２のメサを完全に横切って延びる高電圧ドリフト領域とを含み、前記高電圧ドリフト領域は、前記第２の導電型の第２のドーピング濃度を有し、
前記第１のメサおよび前記第３のメサの各々は、
前記第２の導電型を有し、かつ、前記基板の表面に隣接してそれぞれ前記第１のメサおよび前記第３のメサを完全に横切って延びるドレイン領域を含み、前記ドレイン領域は、前記第２の導電型の第３のドーピング濃度を有し、前記第１のメサおよび前記第３のメサの各々はさらに、
前記第２の導電型を有し、かつ、前記ドレイン領域に隣接してそれぞれ前記第１のメサおよび前記第３のメサを完全に横切って延びるウェルを含み、前記ウェルは、前記第２の導電型の第４のドーピング濃度を有し、前記トレンチゲート型ＭＯＳＦＥＴはさらに、
前記第２の導電型の第１の層を含み、前記第１の層は、前記第１のトレンチおよび前記第２のトレンチの各々の底部ならびに前記高電圧ドリフト領域に当接し、前記トレンチゲート型ＭＯＳＦＥＴはさらに、
前記第２の導電型の第２の層を含み、前記第２の層は、前記第３のトレンチおよび前記第４のトレンチの各々の底部ならびに前記高電圧ドリフト領域に当接し、前記第１の層は、前記第２の層から間隔を空けて配置され、
前記第１のドーピング濃度は、前記第２のドーピング濃度よりも高く、前記第３のドーピング濃度は、前記第４のドーピング濃度よりも高い、半導体デバイスのファミリー。
【請求項１２】
ＣＭＯＳのペアをさらに備え、前記ＣＭＯＳはＰＭＯＳおよびＮＭＯＳを含み、
前記ＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記Ｎウェルは降伏電圧を有し、前記ＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置されたＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記Ｐ型ソース領域とは反対側に配置されたＰ型ドレイン領域とを含み、
前記ＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記Ｐウェルは前記降伏電圧を有し、
前記ＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置されたＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記Ｎ型ソース領域とは反対側に配置されたＮ型ドレイン領域とを含む、請求項１１に記載の半導体デバイスのファミリー。
【請求項１３】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項１２に記載の半導体デバイスのファミリー。
【請求項１４】
前記Ｎウェルの相対的に浅い部分の各々に、相対的に高ドープされたＮ型領域と、
前記Ｐウェルの相対的に浅い部分の各々に、相対的に高ドープされたＰ型領域とをさらに備え、
前記Ｐ型ドレイン領域は、前記Ｐ型ソース領域よりも大きな距離だけ前記第１のゲートから分離され、
前記Ｎ型ドレイン領域は、前記Ｎ型ソース領域よりも大きな距離だけ前記第２のゲートから分離される、請求項１１に記載の半導体デバイスのファミリー。
【請求項１５】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項１４に記載の半導体デバイスのファミリー。
【請求項１６】
第１のＰＭＯＳおよび第１のＮＭＯＳを含む第１のＣＭＯＳのペアと、第２のＰＭＯＳおよび第２のＮＭＯＳを含む第２のＣＭＯＳのペアとをさらに備え、
前記第１のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記第１のＮウェルは第１の降伏電圧を有し、前記第１のＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置された第１のＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記第１のＰ型ソース領域とは反対側に配置された第１のＰ型ドレイン領域とを含み、
前記第１のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記第１のＰウェルは前記第１の降伏電圧を有し、前記第１のＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置された第１のＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記第１のＮ型ソース領域とは反対側に配置された第１のＮ型ドレイン領域とを含み、
前記第２のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＮウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第３の開口部の下に存在し、前記第２のウェルは第２の降伏電圧を有し、前記第２のＮウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＮ型領域を含み、前記第２の降伏電圧は、前記第１の降伏電圧よりも大きく、前記
第２のＰＭＯＳはさらに、
第３のゲート酸化物層により前記基板から分離された第３のゲートと、
前記基板の前記表面において、前記第３のゲートの一方側に配置された第２のＰ型ソース領域と、
前記基板の前記表面において、前記第３のゲートの、前記第２のＰ型ソース領域とは反対側に配置された第２のＰ型ドレイン領域とを含み、前記第２のＰ型ドレイン領域は、前記第２のＰ型ソース領域よりも大きな距離だけ前記第３のゲートから分離され、
前記第２のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第４の開口部の下に存在し、前記第２のＰウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＰ型領域を含み、前記第２のＰウェルは前記第２の降伏電圧を有し、前記第２のＮＭＯＳはさらに、
第４のゲート酸化物層により前記基板から分離された第４のゲートと、
前記基板の前記表面において、前記第４のゲートの一方側に配置された第２のＮ型ソース領域と、
前記基板の前記表面において、前記第４のゲートの、前記第２のＮ型ソース領域とは反対側に配置された第２のＮ型ドレイン領域とを含み、前記第２のＮ型ドレイン領域は、前記第２のＮ型ソース領域よりも大きな距離だけ前記第４のゲートから分離される、請求項１１に記載の半導体デバイスのファミリー。
【請求項１７】
前記第１のウェルおよび前記第２のＮウェルならびに前記第１のＰウェルおよび前記第２のＰウェルの下に存在する、前記第２の導電型の分離層を備える、請求項１６に記載の半導体デバイスのファミリー。
【請求項１８】
ＮＰＮトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内にＰ型ベース領域と、
前記分離されたポケット内にＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成する、請求項１１に記載の半導体デバイスのファミリー。
【請求項１９】
ＰＮＰトランジスタをさらに備え、前記ＰＮＰトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、基板の表面から下方に延びる、請求項１１に記載の半導体デバイスのファミリー。
【請求項２０】
ＮＰＮトランジスタおよびＰＮＰトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内にＰ型ベース領域と、
前記分離されたポケット内にＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成し、
前記ＰＮＰトランジスタは、基板の分離されたポケットに形成され、前記分離されたポ
ケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、請求項１１に記載の半導体デバイスのファミリー。
【請求項２１】
第１の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、トレンチゲート型ＭＯＳＦＥＴを備え、前記トレンチゲート型ＭＯＳＦＥＴは、
前記基板の表面に形成された少なくとも４つのトレンチを含み、導電性ゲート材料は、前記トレンチの各々内に配置され、各トレンチ内の前記ゲート材料は、誘電体層により前記半導体基板から分離され、第１のトレンチは、第１のメサにより第２のトレンチから分離され、前記第２のトレンチは、第２のメサにより第３のトレンチから分離され、前記第３のトレンチは、第３のメサにより第４のトレンチから分離され、
前記第１のメサは、
前記第１の導電型とは反対の第２の導電型を有し、かつ、前記基板の表面に隣接して前記第１のメサを完全に横切って延びるドレイン領域を含み、前記ドレイン領域は、前記第２の導電型の第１のドーピング濃度を有し、前記第１のメサはさらに、
前記第２の導電型を有し、かつ、前記ドレイン領域に隣接して前記第１のメサを完全に横切って延びるウェルを含み、前記ウェルは、前記第２の導電型の第２のドーピング濃度を有し、
前記第２のメサおよび前記第３のメサの各々は、
前記第２の導電型を有し、かつ、前記基板の表面に隣接してそれぞれ前記第２のメサおよび前記第３のメサを完全に横切って延びるソース領域を含み、前記ソース領域は、前記第２の導電型の第３のドーピング濃度を有し、前記第２のメサおよび前記第３のメサの各々はさらに、
前記第１の導電型を有し、かつ、前記ソース領域に隣接してそれぞれ前記第２のメサおよび前記第３のメサを完全に横切って延びるボディ領域と、
前記ボディ領域に隣接してそれぞれ前記第２のメサおよび前記第３のメサを完全に横切って延びる高電圧ドリフト領域とを含み、前記高電圧ドリフト領域は、前記第２の導電型の第４のドーピング濃度を有し、前記トレンチゲート型ＭＯＳＦＥＴはさらに、
前記第２の導電型の層を含み、前記層は、前記第１のトレンチ、前記第２のトレンチ、前記第３のトレンチ、および前記第４のトレンチの各々の底部に当接し、
前記第１のドーピング濃度は、前記第２のドーピング濃度よりも高く、前記第３のドーピング濃度は、前記第４のドーピング濃度よりも高い、半導体デバイスのファミリー。
【請求項２２】
ＣＭＯＳのペアをさらに備え、前記ＣＭＯＳのペアはＰＭＯＳおよびＮＭＯＳを含み、
前記ＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記Ｎウェルは降伏電圧を有し、前記ＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置されたＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記Ｐ型ソース領域とは反対側に配置されたＰ型ドレイン領域とを含み、
前記ＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記Ｐウェルは前記降伏電圧を有し、前記ＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置されたＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記Ｎ型ソース領域とは反対側に配置されたＮ型ドレイン領域とを含む、請求項２１に記載の半導体デバイスのファミリー。
【請求項２３】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項２２に記載の半導体デバイスのファミリー。
【請求項２４】
前記Ｎウェルの相対的に浅い部分の各々に、相対的に高ドープされたＮ型領域と、
前記Ｐウェルの相対的に浅い部分の各々に、相対的に高ドープされたＰ型領域とをさらに備え、
前記Ｐ型ドレイン領域は、前記Ｐ型ソース領域よりも大きな距離だけ前記第１のゲートから分離され、
前記Ｎ型ドレイン領域は、前記Ｎ型ソース領域よりも大きな距離だけ前記第２のゲートから分離される、請求項２１に記載の半導体デバイスのファミリー。
【請求項２５】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項２４に記載の半導体デバイスのファミリー。
【請求項２６】
第１のＰＭＯＳおよび第１のＮＭＯＳを含む第１のＣＭＯＳのペアと、第２のＰＭＯＳおよび第２のＮＭＯＳを含む第２のＣＭＯＳのペアとをさらに備え、
前記第１のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記第１のＮウェルは第１の降伏電圧を有し、前記第１のＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置された第１のＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記第１のＰ型ソース領域とは反対側に配置された第１のＰ型ドレイン領域とを含み、
前記第１のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記第１のＰウェルは前記第１の降伏電圧を有し、前記第１のＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置された第１のＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記第１のＮ型ソース領域とは反対側に配置された第１のＮ型ドレイン領域とを含み、
前記第２のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＮウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第３の開口部の下に存在し、前記第２のウェルは第２の降伏電圧を有し、前記第２のＮウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＮ型領域を含み、前記第２の降伏電圧は、前記第１の降伏電圧よりも大きく、前記第２のＰＭＯＳはさらに、
第３のゲート酸化物層により前記基板から分離された第３のゲートと、
前記基板の前記表面において、前記第３のゲートの一方側に配置された第２のＰ型ソース領域と、
前記基板の前記表面において、前記第３のゲートの、前記第２のＰ型ソース領域とは反対側に配置された第２のＰ型ドレイン領域とを含み、前記第２のＰ型ドレイン領域は、前記第２のＰ型ソース領域よりも大きな距離だけ前記第３のゲートから分離され、
前記第２のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第４の開口部の下に存在し、前記第２のＰウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＰ型領域を含み、前記第２のＰウェルは前記第２の降伏電圧を有し、前記第２のＮＭＯＳはさらに、
第４のゲート酸化物層により前記基板から分離された第４のゲートと、
前記基板の前記表面において、前記第４のゲートの一方側に配置された第２のＮ型ソース領域と、
前記基板の前記表面において、前記第４のゲートの、前記第２のＮ型ソース領域とは反対側に配置された第２のＮ型ドレイン領域とを含み、前記第２のＮ型ドレイン領域は、前記第２のＮ型ソース領域よりも大きな距離だけ前記第４のゲートから分離される、請求項２１に記載の半導体デバイスのファミリー。
【請求項２７】
前記第１のＮウェルおよび前記第２のＮウェルならびに前記第１のＰウェルおよび前記第２のＰウェルの下に存在する、前記第２の導電型の分離層を備える、請求項２６に記載の半導体デバイスのファミリー。
【請求項２８】
ＮＰＮトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内のＰ型ベース領域と、
前記分離されたポケット内のＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成する、請求項２１に記載の半導体デバイスのファミリー。
【請求項２９】
ＰＮＰトランジスタをさらに備え、前記ＰＮＰトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、請求項２１に記載の半導体デバイスのファミリー。
【請求項３０】
ＮＰＮトランジスタおよびＰＮＰトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内にＰ型ベース領域と、
前記分離されたポケット内にＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成し、
前記ＰＮＰトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、請求項２１に記載の半導体デバイスのファミリー。
【請求項３１】
第１の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、横型ＤＭＯＳを含み、前記横型ＤＭＯＳは、
前記第１の導電型とは反対の第２の導電型のソース領域を含み、前記ソース領域は、前記基板の表面に配置され、前記横型ＤＭＯＳはさらに、
前記第１の導電型のボディを含み、前記ボディは、前記基板の前記表面に隣接するチャネル領域を含み、前記ソース領域は、前記ボディ内に形成され、前記横型ＤＭＯＳはさらに、
前記第２の導電型を有し、前記基板の前記表面に配置されたドレイン領域と、
前記基板の前記表面に形成されて前記ソース領域と前記ドレイン領域との間に介在するフィールド酸化物層と、
前記第２の導電型のドリフト領域とを含み、前記ドリフト領域は、前記ドレイン領域および前記チャネル領域に当接して前記フィールド酸化物層の下に延び、前記ドリフト領域は、前記ドレイン領域よりも低ドープされ、前記横型ＤＭＯＳはさらに、
ゲートを含み、前記ゲートの第１の部分は、前記チャネル領域の上に存在し、かつ、ゲート酸化物層により前記チャネル領域から分離され、前記ゲートの第２の部分は、前記フィールド酸化物層の上に存在する、半導体デバイスのファミリー。
【請求項３２】
ＣＭＯＳのペアをさらに備え、前記ＣＭＯＳのペアはＰＭＯＳおよびＮＭＯＳを含み、
前記ＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記Ｎウェルは降伏電圧を有し、前記ＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置されたＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記Ｐ型ソース領域とは反対側に配置されたＰ型ドレイン領域とを含み、
前記ＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有するＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記Ｐウェルは前記降伏電圧を有し、前記ＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置されたＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記Ｎ型ソース領域とは反対側に配置されたＮ型ドレイン領域とを含む、請求項３１に記載の半導体デバイスのファミリー。
【請求項３３】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項３２に記載の半導体デバイスのファミリー。
【請求項３４】
前記Ｎウェルの相対的に浅い部分の各々に、相対的に高ドープされたＮ型領域と、
前記Ｐウェルの相対的に浅い部分の各々に、相対的に高ドープされたＰ型領域とをさらに備え、
前記Ｐ型ドレイン領域は、前記Ｐ型ソース領域よりも大きな距離だけ前記第１のゲートから分離され、
前記Ｎ型ドレイン領域は、前記Ｎ型ソース領域よりも大きな距離だけ前記第２のゲートから分離される、請求項３１に記載の半導体デバイスのファミリー。
【請求項３５】
前記Ｎウェルおよび前記Ｐウェルの下に存在する、前記第２の導電型の分離層を備える、請求項３４に記載の半導体デバイスのファミリー。
【請求項３６】
第１のＰＭＯＳおよび第１のＮＭＯＳを含む第１のＣＭＯＳのペアと、第２のＰＭＯＳおよび第２のＮＭＯＳを含む第２のＣＭＯＳのペアとをさらに備え、
前記第１のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記第１のＮウェルは第１の降伏電圧を有し、前記第１のＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の前記表面において、前記第１のゲートの一方側に配置された第１のＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記第１のＰ型ソース領域とは反対側に配置された第１のＰ型ドレイン領域とを含み、
前記第１のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記第１のＰウェルは前記第１の降伏電圧を有し、前記第１のＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置された第１のＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記第１のＮ型ソース領域とは反対側に配置された第１のＮ型ドレイン領域とを含み、
前記第２のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＮウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第３の開口部の下に存在し、前記第２のウェルは第２の降伏電圧を有し、前記第２のＮウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＮ型領域を含み、前記第２の降伏電圧は、前記第１の降伏電圧よりも大きく、前記第２のＰＭＯＳはさらに、
第３のゲート酸化物層により前記基板から分離された第３のゲートと、
前記基板の前記表面において、前記第３のゲートの一方側に配置された第２のＰ型ソース領域と、
前記基板の前記表面において、前記第３のゲートの、前記第２のＰ型ソース領域とは反対側に配置された第２のＰ型ドレイン領域とを含み、前記第２のＰ型ドレイン領域は、前記第２のＰ型ソース領域よりも大きな距離だけ前記第３のゲートから分離され、
前記第２のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第４の開口部の下に存在し、前記第２のＰウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＰ型領域を含み、前記第２のＰウェルは前記第２の降伏電圧を有し、前記第２のＮＭＯＳはさらに、
第４のゲート酸化物層により前記基板から分離された第４のゲートと、
前記基板の前記表面において、前記第４のゲートの一方側に配置された第２のＮ型ソース領域と、
前記基板の前記表面において、前記第４のゲートの、前記第２のＮ型ソース領域とは反対側に配置された第２のＮ型ドレイン領域とを含み、前記第２のＮ型ドレイン領域は、前記第２のＮ型ソース領域よりも大きな距離だけ前記第４のゲートから分離される、請求項３１に記載の半導体デバイスのファミリー。
【請求項３７】
前記第１のＮウェルおよび前記第２のＮウェルならびに前記第１のＰウェルおよび前記第２のＰウェルの下に存在する、前記第２の導電型の分離層を備える、請求項３６に記載の半導体デバイスのファミリー。
【請求項３８】
ＮＰＮトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内のＰ型ベース領域と、
前記分離されたポケット内のＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成する、請求項３１に記載の半導体デバイスのファミリー。
【請求項３９】
ＰＮＰトランジスタをさらに備え、前記ＰＮＰトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、請求項３８に記載の半導体デバイスのファミリー。
【請求項４０】
ＮＰＮトランジスタおよびＰＮＰトランジスタをさらに備え、前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内のＰ型ベース領域と、
前記分離されたポケット内にＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成し、
前記ＰＮＰトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、請求項３１に記載の半導体デバイスのファミリー。
【請求項４１】
第１の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、第１のＣＭＯＳのペア、第２のＣＭＯＳのペア、ＮＰＮトランジスタ、およびＰＮＰトランジスタを備え、前記第１のＣＭＯＳのペアは、第１のＰＭＯＳおよび第１のＮＭＯＳを含み、前記第２のＣＭＯＳのペアは、第２のＰＭＯＳおよび第２のＮＭＯＳを含み、
前記第１のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＮウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第１の開口部の下に存在し、前記第１のＮウェルは第１の降伏電圧を有し、前記第１のＰＭＯＳはさらに、
第１のゲート酸化物層により前記基板から分離された第１のゲートと、
前記基板の表面において、前記第１のゲートの一方側に配置された第１のＰ型ソース領域と、
前記基板の前記表面において、前記第１のゲートの、前記第１のＰ型ソース領域とは反対側に配置された第１のＰ型ドレイン領域とを含み、
前記第１のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第１のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第２の開口部の下に存在し、前記第１のＰウェルは前記第１の降伏電圧を有し、前記第１のＮＭＯＳはさらに、
第２のゲート酸化物層により前記基板から分離された第２のゲートと、
前記基板の前記表面において、前記第２のゲートの一方側に配置された第１のＮ型ソース領域と、
前記基板の前記表面において、前記第２のゲートの、前記第１のＮ型ソース領域と反対側に配置された第１のＮ型ドレイン領域とを含み、
前記第２のＰＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＮウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第３の開口部の下に存在し、前記第２のウェルは第２の降伏電圧を有し、前記第２のＮウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＮ型領域を含み、前記第２の降伏電圧は、前記第１の降伏電圧よりも大きく、前記第２のＰＭＯＳはさらに、
第３のゲート酸化物層により前記基板から分離された第３のゲートと、
前記基板の前記表面において、前記第３のゲートの一方側に配置された第２のＰ型ソース領域と、
前記基板の前記表面において、前記第３のゲートの、前記第２のＰ型ソース領域とは反対側に配置された第２のＰ型ドレイン領域とを含み、前記第２のＰ型ドレイン領域は、前記第２のＰ型ソース領域よりも大きな距離だけ前記第３のゲートから分離され、
前記第２のＮＭＯＳは、
相対的に深い中央部と相対的に浅い側方部とを有する第２のＰウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第４の開口部の下に存在し、前記第２のＰウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたＰ型領域を含み、前記第２のＰウェルは前記第２の降伏電圧を有し、前記第２のＮＭＯＳはさらに、
第４のゲート酸化物層により前記基板から分離された第４のゲートと、
前記基板の前記表面において、前記第４のゲートの一方側に配置された第２のＮ型ソース領域と、
前記基板の前記表面において、前記第４のゲートの、前記第２のＮ型ソース領域とは反対側に配置された第２のＮ型ドレイン領域とを含み、前記第２のＮ型ドレイン領域は、前記第２のＮ型ソース領域よりも大きな距離だけ前記第４のゲートから分離され、
前記ＮＰＮトランジスタは、
Ｎ型コレクタ領域を含み、前記コレクタ領域は、Ｎ型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、Ｎ型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記ＮＰＮトランジスタはさらに、
前記分離されたポケット内にＰ型ベース領域と、
前記分離されたポケット内にＮ型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記Ｐ型ベース領域は、前記Ｎ型エミッタ領域とのＰＮ接合部を形成し、
前記ＰＮＰトランジスタは、基板の分離されたポケットに形成され、前記分離されたポケットは、ＮウェルおよびＮ層により形成され、前記Ｎウェルは、前記基板の表面から下方に延びる、半導体デバイスのファミリー。
【請求項４２】
半導体基板に分離されたポケットを形成する方法であって、
第１の導電型の半導体基板を提供するステップと、
前記基板の表面にフィールド酸化物層を形成するステップとを含み、前記フィールド酸化物層は開口部を規定し、前記方法はさらに、
前記第１の導電型とは反対の第２の導電型の第１の層を形成するために、前記開口部および前記フィールド酸化物層を介して、前記第２の導電型のドーパントの第１の注入を実施するステップを含み、前記第１の層は、前記開口部の下に深い部分と、前記フィールド酸化物層の下に浅い部分とを含み、前記浅い部分は、垂直方向の間隙により前記フィールド酸化物層から分離され、前記方法はさらに、
マスク層を形成するステップを含み、前記マスク層は、前記フィールド酸化物層の上に開口部を有し、前記方法はさらに、
前記基板に側壁領域を形成するために、前記マスク層の前記開口部および前記フィールド酸化物層を介して前記第２の導電型のドーパントの少なくとも１つの追加の注入を実施するステップを含み、前記側壁領域は、少なくとも前記基板の表面から前記垂直方向の間隙を横切って前記第１の層内に延び、前記第１の層および前記側壁領域は、前記基板の第１の分離されたポケットの境界を定める第１の分離領域を形成する、方法。
【請求項４３】
前記基板は、エピタキシャル層を含まない、請求項４２に記載の方法。
【請求項４４】
フィールド酸化物層を形成する前にエピタキシャル層を形成するステップを含まない、請求項４２に記載の方法。
【請求項４５】
前記マスク層は、前記少なくとも１つの追加の注入からのドーパントが、前記フィールド酸化物層の前記開口部よりも下の前記基板の領域に進入することを防止する、請求項４２に記載の方法。
【請求項４６】
第２の開口部を規定する前記フィールド酸化物層の第２の部分を形成するステップを含み、前記少なくとも１つの追加の注入を実施するステップは、前記第２の部分および前記第２の開口部を介して前記第２の導電型のドーパントを注入し、それによって前記第２の導電型の第２の層を形成するステップを含み、前記第２の層は、前記第２の開口部の下の深い部分と、前記フィールド酸化物層の前記第２の部分の下の浅い部分とを含み、前記浅い部分は、前記基板の前記表面に当接し、前記第２の層は、それによって前記基板の第２の分離されたポケットの境界を定める第２の分離領域を形成する、請求項４２に記載の方法。
【請求項４７】
前記第１の分離されたポケットは、１２Ｖのデバイスを保持するように設計され、前記第２の分離されたポケットは、５Ｖのデバイスを保持するように設計される、請求項４６に記載の方法。
【請求項４８】
前記第１の開口部を介して前記第２の導電型のドーパントの第３の注入を実施するステップと、前記第３の注入を拡散させて前記第２の導電型の第１のウェルを形成するために前記基板を加熱するステップとを含み、第３の注入を実施する前記ステップおよび加熱する前記ステップは、第１の注入を実施する前記ステップまたは少なくとも１つの追加の注入を実施する前記ステップの前に実施される、請求項４２に記載の方法。
【請求項４９】
加熱する前記ステップの後に前記第１の層と前記第１のウェルとがオーバーラップするように実施される、請求項４８に記載の方法。
【請求項５０】
前記基板は、前記第１の注入および前記少なくとも１つの追加の注入が実施された後に前記第２の導電型の前記ドーパントの有意な拡散を生じる熱処理に曝されない、請求項４８に記載の方法。
【請求項５１】
前記基板は、前記第１の注入および前記少なくとも１つの追加の注入が実施された後に前記第２の導電型の前記ドーパントの有意な拡散を生じる熱処理に曝されない、請求項４２に記載の方法。
【請求項５２】
前記第１の注入は、前記少なくとも１つの追加の注入が実施されるエネルギよりも大きなエネルギで実施される、請求項４２に記載の方法。
【請求項５３】
前記第１の層は、前記第１の層の前記深い部分の下端縁が、前記基板の前記表面よりも１．５から４．０ミクロン下に位置するように注入される、請求項４２に記載の方法。
【請求項５４】
半導体基板に分離されたポケットを形成する方法であって、
第１の導電型の半導体基板を提供するステップと、
前記基板の表面にフィールド酸化物層を形成するステップとを含み、前記フィールド酸化物層は開口部を規定し、前記方法はさらに、
前記第１の導電型とは反対の第２の導電型の層を形成するために、前記開口部および前記フィールド酸化物層を介して前記第２の導電型のドーパントの注入を実施するステップを含み、前記層は、前記開口部の下に深い部分と、前記フィールド酸化物層の下に浅い部分とを含み、前記浅い部分は、前記基板の前記表面に当接し、前記層は、それによって前記基板の分離されたポケットの境界を定める分離領域を形成する、方法。
【請求項５５】
前記分離されたポケットは、５Ｖのデバイスを保持するように設計される、請求項５４に記載の方法。
【請求項５６】
前記開口部を介して前記第２の導電型のドーパントの第２の注入を実施するステップと、
前記第２の注入を拡散させて前記第２の導電型のウェルを形成するために前記基板を加熱するステップとを含み、前記第２の注入を実施する前記ステップおよび加熱する前記ステップは、第１の注入を実施する前記ステップの前に実施される、請求項５４に記載の方法。
【請求項５７】
加熱する前記ステップの後に前記層と前記ウェルとがオーバーラップするように実施される、請求項５６に記載の方法。
【請求項５８】
前記基板は、前記第１の注入が実施された後に前記第２の導電型の前記ドーパントの拡散を生じる熱処理に曝されない、請求項５４に記載の方法。
【請求項５９】
第１の導電型の半導体基板と、
前記基板の表面に形成されたフィールド酸化物層とを備え、前記フィールド酸化物層は開口部を規定し、前記フィールド酸化物領域は、前記フィールド酸化物層の厚さが実質的に一定である平坦な領域と、前記フィールド酸化物領域の厚さが前記開口部の周辺において徐々にゼロまで減少する、前記開口部の周囲のテーパ状にされた領域とを含み、さらに、
前記基板に、前記第１の導電型とは反対の第２の導電型のドーパントの層を備え、前記層は、前記フィールド酸化物層の前記平坦な領域の下において前記基板の表面に当接し、前記フィールド酸化物層の前記テーパ状にされた領域の少なくとも一部の下および前記開口部の下において前記表面から間隔を空けて配置され、前記基板に分離されたポケットを形成する、半導体デバイス。
【請求項６０】
前記基板における前記層の深さは、前記フィールド酸化物層の前記テーパ状にされた領
域の少なくとも一部の下において徐々に増大する、請求項５９に記載の半導体デバイス。
【請求項６１】
前記層の前記深さは、前記開口部の方向に増大する、請求項６０に記載の半導体デバイス。
【請求項６２】
前記フィールド酸化物層の前記厚さがゼロに等しい、前記テーパ状にされた領域の地点における、前記基板の前記表面よりも下の前記層の深さは、前記開口部の下における前記基板の前記表面よりも下の前記層の深さと同じである、請求項５９に記載の半導体デバイス。
【請求項６３】
前記基板における前記層の深さは、前記テーパ状にされた領域の下の地点におけるゼロから、前記開口部の下の所定の値まで徐々に増大する、請求項５９に記載の半導体デバイス。
【請求項６４】
前記フィールド酸化物層は第２の開口部を規定し、前記デバイスはさらに、
前記第２の開口部の周囲において、前記フィールド酸化物層の一部の下に前記第２の導電型のドーパントの側壁領域と、
前記基板において前記第２の導電型のドーパントの第２の層とを備え、前記第２の層の一部は前記開口部よりも下に位置付けられ、前記第２の層は、前記側壁領域とオーバーラップして、前記基板に第２の分離されたポケットを形成する、請求項５９に記載の半導体デバイス。
【図１７Ｐ】４つの注入すべてのピーク濃度がほぼ同じになるように、より深い注入が徐々により大きなドーズ量を有している、４つの注入のドーピングプロファイルを示す図である。
【図１７Ｒ】基板における注入の横方向の広がりを示す、フォトレジスト層のウィンドウを介する一連の注入を示す断面図である。
【図１７Ｓ】ドーパントが非導電性材料で充填された２つのトレンチ間の領域に注入されてドーパントの横方向の広がりが制限される点以外は図１７Ｒに示すものと同様の断面図である。
【図１７Ｔ】最も深いドーパントが２つのトレンチよりも下のレベルに注入され、それが横方向に広がるようになる点以外は図１７Ｓと同様の断面図である。
【図１７Ｕ】図１７Ｔに示す一連の注入から生じる注入された領域の断面図である。
【図１７Ｖ】Ｎ型エピタキシャル層を通ってＰ型基板へ行なわれる一連の連鎖Ｐ型注入の図である。
【図１７Ｗ】図１７Ｖに示す注入から得られるドーピングプロファイルの図である。
【図１７Ｘ】誘電体で充填された１対のトレンチにより注入が制約される点以外は図１７Ｖに示すものと同様の一連の連鎖注入の図である。
【図１７Ｙ】図１７Ｘに示す注入から得られるドーピングプロファイルの図である。
【図１７Ｚ】注入された深いＮ型フロア分離領域上に環状またはリング状で重複して、共通の基板から隔てられた分離ポケットを形成するＰ基板への一連の注入を含む、ＣＩＪＩ側壁分離領域を示す図である。
【図１７ＡＡ】図１７Ｚに示す注入から得られるドーピングプロファイルの図である。
【図１７ＢＢ】図１７Ｚに示す注入の横方向散在を制約する、誘電体が充填されたトレンチの使用を示す図である。
【図１７ＣＣ】図１７ＣＣに示す注入から得られるドーピングプロファイルの図である。
【図１８Ａ】この発明のプロセスを用いて基板に同時に作製可能な「デバイス集積」の断面図であり、５ＶのＰＭＯＳ、５ＶのＮＭＯＳ、１２ＶのＰＭＯＳ、１２ＶのＮＭＯＳ、５ＶのＮＰＮ、５ＶのＰＮＰ、３０Ｖチャネルストップ、および３０Ｖ横型トレンチＤＭＯＳを示す図である。
【図１８Ｂ】この発明のプロセスを用いて基板に同時に作製可能な「デバイス集積」の断面図であり、１２Ｖの対称型ＣＭＯＳ、ポリ−ポリキャパシタ、Ｐベースを有するＮＰＮ、１２Ｖチャネルストップ、および１２Ｖ横型トレンチＤＭＯＳを示す図である。
【図１８Ｃ】この発明のプロセスを用いて基板に同時に作製可能な「デバイス集積」の断面図であり、５ＶのＣＭＯＳペアを示す図である。
【図１８Ｄ】この発明のプロセスを用いて基板に同時に作製可能な「デバイス集積」の断面図であり、Ｐボディ領域を含む交互のメサを含み、単一の深いＮ層がすべてのメサの下に位置している、横型トレンチＭＯＳＦＥＴを示す図である。
【図１８Ｅ】この発明のプロセスを用いて基板に同時に作製可能な「デバイス集積」の断面図であり、別々の深いＮ層が、Ｐボディ領域を含まないメサの下のみに位置している点以外は図１８Ｄに示すものと同様の横型トレンチＭＯＳＦＥＴを示す図である。
【図１８Ｆ】この発明のプロセスを用いて基板に同時に作製可能な「デバイス集積」の断面図であり、１つを除くすべてのメサがＰボディ領域を含む点以外は図１８Ｄに示すものと同様の横型トレンチＭＯＳＦＥＴを示す図である。
【図１８Ｇ】この発明のプロセスを用いて基板に同時に作製可能な「デバイス集積」の断面図であり、３０Ｖ横型Ｎ−チャネルＤＭＯＳを示す図である。
【図１８Ｈ】この発明のプロセスを用いて基板に同時に作製可能な「デバイス集積」の断面図であり、横型Ｐ−チャネルＤＭＯＳを示す図である。
【図１９Ａ】図１８Ａに示す５ＶのＣＭＯＳの等価回路図である。
【図１９Ｂ】図１８Ａに示す１２ＶのＣＭＯＳの等価回路図である。
【図１９Ｃ】図１８Ａに示す５ＶのＮＰＮの等価回路図である。
【図１９Ｄ】図１８Ａに示す５ＶのＰＮＰの等価回路図である。
【図１９Ｅ】図１８Ａに示す３０Ｖトレンチ横型ＤＭＯＳの等価回路図である。
【図１９Ｆ】図１８Ｂに示すポリ−ポリキャパシタの等価回路図である。
【図１９Ｇ】ポリ抵抗の等価回路図である（図１８Ａ〜１８Ｇには図示せず）。
【図１９Ｈ】図１８Ｇに示す３０Ｖ横型ＤＭＯＳの等価回路図である。
【図２０Ａ】この発明に従ったプロセスのフロー図である。
【図２０Ｂ】この発明に従ったプロセスのフロー図である。
【図２１】基板上での第１のパッド酸化物層の成長を示す図である。
【図２２Ａ】窒化マスクの堆積およびパターニングを示す図である。
【図２２Ｂ】窒化マスクの堆積およびパターニングを示す図である。
【図２２Ｃ】窒化マスクの堆積およびパターニングを示す図である。
【図２２Ｄ】窒化マスクの堆積およびパターニングを示す図である。
【図２２Ｅ】窒化マスクの堆積およびパターニングを示す図である。
【図２３Ａ】フィールド酸化物層の成長を示す図である。
【図２３Ｂ】フィールド酸化物層の成長を示す図である。
【図２３Ｃ】フィールド酸化物層の成長を示す図である。
【図２３Ｄ】フィールド酸化物層の成長を示す図である。
【図２３Ｅ】フィールド酸化物層の成長を示す図である。
【図２４Ａ】基板上での第２のパッド酸化物層の成長を示す図である。
【図２４Ｂ】基板上での第２のパッド酸化物層の成長を示す図である。
【図２４Ｃ】基板上での第２のパッド酸化物層の成長を示す図である。
【図２４Ｄ】基板上での第２のパッド酸化物層の成長を示す図である。
【図２４Ｅ】基板上での第２のパッド酸化物層の成長を示す図である。
【図２５Ｄ】トレンチハードマスクの形成およびパターニングを示す図である。
【図２６Ｄ】犠牲酸化物層の成長を示す図である。
【図２７Ｄ】トレンチゲート酸化物の成長を示す図である。
【図２８Ｄ】第１のポリシリコン層の堆積を示す図である。
【図２９Ｄ】第１のポリシリコン層の第１のエッチバックを示す図である。
【図３０Ｄ】トレンチハードマスクの除去と第２のポリシリコン層の堆積とを示す図である。
【図３１Ｄ】第１のポリシリコン層の第２のエッチバックを示す図である。
【図３２Ｄ】第２のポリシリコン層の堆積を示す図である。
【図３３Ｄ】第１の層間誘電体の形成を示す図である。
【図３４Ｄ】第１の層間誘導体および第２のポリシリコン層のエッチバックを示す図である。
【図３５Ａ】深いＮマスクの形成および深いＮマスクの注入を示す図である。
【図３５Ｂ】深いＮマスクの形成および深いＮマスクの注入を示す図である。
【図３５Ｃ】深いＮマスクの形成および深いＮマスクの注入を示す図である。
【図３５Ｄ】深いＮマスクの形成および深いＮマスクの注入を示す図である。
【図３５Ｅ】深いＮマスクの形成および深いＮマスクの注入を示す図である。
【図３６Ｄ】Ｎドリフト領域の注入の第１段階を示す図である。
【図３７Ｄ】Ｎドリフト領域の注入の第２段階を示す図である。
【図３８Ｅ】１２ＶのＮウェルの注入の第１段階を示す図である。
【図３９Ｅ】１２ＶのＮウェルの注入の第２段階を示す図である。
【図４０Ａ】５ＶのＮウェルの注入の第１段階を示す図である。
【図４０Ｂ】５ＶのＮウェルの注入の第１段階を示す図である。
【図４０Ｃ】５ＶのＮウェルの注入の第１段階を示す図である。
【図４０Ｄ】５ＶのＮウェルの注入の第１段階を示す図である。
【図４０Ｅ】５ＶのＮウェルの注入の第１段階を示す図である。
【図４１Ａ】５ＶのＮウェルの注入の第２段階を示す図である。
【図４１Ｂ】５ＶのＮウェルの注入の第２段階を示す図である。
【図４１Ｃ】５ＶのＮウェルの注入の第２段階を示す図である。
【図４１Ｄ】５ＶのＮウェルの注入の第２段階を示す図である。
【図４１Ｅ】５ＶのＮウェルの注入の第２段階を示す図である。
【図４２Ａ】５ＶのＮウェルの注入の第３段階を示す図である。
【図４２Ｂ】５ＶのＮウェルの注入の第３段階を示す図である。
【図４２Ｃ】５ＶのＮウェルの注入の第３段階を示す図である。
【図４２Ｄ】５ＶのＮウェルの注入の第３段階を示す図である。
【図４２Ｅ】５ＶのＮウェルの注入の第３段階を示す図である。
【図４３Ｂ】１２ＶのＰウェルの注入の第１段階を示す図である。
【図４３Ｃ】１２ＶのＰウェルの注入の第１段階を示す図である。
【図４３Ｅ】１２ＶのＰウェルの注入の第１段階を示す図である。
【図４４Ｂ】１２ＶのＰウェルの注入の第２段階を示す図である。
【図４４Ｃ】１２ＶのＰウェルの注入の第２段階を示す図である。
【図４４Ｅ】１２ＶのＰウェルの注入の第２段階を示す図である。
【図４５Ａ】５ＶのＰウェルの注入の第１段階を示す図である。
【図４５Ｂ】５ＶのＰウェルの注入の第１段階を示す図である。
【図４５Ｃ】５ＶのＰウェルの注入の第１段階を示す図である。
【図４５Ｅ】５ＶのＰウェルの注入の第１段階を示す図である。
【図４６Ａ】５ＶのＰウェルの注入の第２段階を示す図である。
【図４６Ｂ】５ＶのＰウェルの注入の第２段階を示す図である。
【図４６Ｃ】５ＶのＰウェルの注入の第２段階を示す図である。
【図４６Ｅ】５ＶのＰウェルの注入の第２段階を示す図である。
【図４７Ｄ】エッチブロックマスクの形成およびプレーナデバイスの活性領域のエッチングを示す図である。
【図４８Ａ】プレーナデバイスのための第１のゲート酸化物層の形成を示す図である。
【図４８Ｅ】プレーナデバイスのための第１のゲート酸化物層の形成を示す図である。
【図４９Ａ】しきい値調整注入の第１段階を示す図である。
【図４９Ｅ】しきい値調整注入の第１段階を示す図である。
【図５０Ａ】しきい値調整注入の第２段階および第１のプレーナゲート酸化物層の除去を示す図である。
【図５０Ｅ】しきい値調整注入の第２段階および第１のプレーナゲート酸化物層の除去を示す図である。
【図５１Ａ】プレーナデバイスのための第２のゲート酸化物層の形成を示す図である。
【図５１Ｅ】プレーナデバイスのための第２のゲート酸化物層の形成を示す図である。
【図５２Ａ】第３のポリシリコン層の堆積を示す図である。
【図５２Ｄ】第３のポリシリコン層の堆積を示す図である。
【図５２Ｅ】第３のポリシリコン層の堆積を示す図である。
【図５３Ａ】プレーナデバイスのゲートの形成を示す図である。
【図５３Ｄ】プレーナデバイスのゲートの形成を示す図である。
【図５３Ｅ】プレーナデバイスのゲートの形成を示す図である。
【図５４Ａ】Ｎベースマスクの形成およびＮベース領域の注入を示す図である。
【図５４Ｂ】Ｎベースマスクの形成およびＮベース領域の注入を示す図である。
【図５４Ｃ】Ｎベースマスクの形成およびＮベース領域の注入を示す図である。
【図５４Ｄ】Ｎベースマスクの形成およびＮベース領域の注入を示す図である。
【図５４Ｅ】Ｎベースマスクの形成およびＮベース領域の注入を示す図である。
【図５５Ｄ】Ｐボディマスクの形成およびＰボディ領域の注入の第１段階を示す図である。
【図５６Ｄ】Ｐボディ領域の注入の第２段階を示す図である。
【図５７Ｅ】１２ＶデバイスのためのＰ低ドープドレイン（Ｐ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図５８Ｅ】１２ＶデバイスのためのＮ低ドープドレイン（Ｎ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図５９Ａ】５ＶデバイスのためのＰ低ドープドレイン（Ｐ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図５９Ｂ】５ＶデバイスのためのＰ低ドープドレイン（Ｐ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図５９Ｃ】５ＶデバイスのためのＰ低ドープドレイン（Ｐ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図５９Ｄ】５ＶデバイスのためのＰ低ドープドレイン（Ｐ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図６０Ａ】５ＶデバイスのためのＮ低ドープドレイン（Ｎ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図６０Ｂ】５ＶデバイスのためのＮ低ドープドレイン（Ｎ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図６０Ｃ】５ＶデバイスのためのＮ低ドープドレイン（Ｎ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図６０Ｄ】５ＶデバイスのためのＮ低ドープドレイン（Ｎ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図６１Ａ】プレーナデバイスのゲート上への酸化物側壁スペーサの形成を示す図である。
【図６１Ｄ】プレーナデバイスのゲート上への酸化物側壁スペーサの形成を示す図である。
【図６１Ｅ】プレーナデバイスのゲート上への酸化物側壁スペーサの形成を示す図である。
【図６２Ａ】Ｐ＋領域のマスキングおよび注入を示す図である。
【図６２Ｂ】Ｐ＋領域のマスキングおよび注入を示す図である。
【図６２Ｃ】Ｐ＋領域のマスキングおよび注入を示す図である。
【図６２Ｄ】Ｐ＋領域のマスキングおよび注入を示す図である。
【図６２Ｅ】Ｐ＋領域のマスキングおよび注入を示す図である。
【図６３Ａ】Ｎ＋領域のマスキングおよび注入を示す図である。
【図６３Ｂ】Ｎ＋領域のマスキングおよび注入を示す図である。
【図６３Ｃ】Ｎ＋領域のマスキングおよび注入を示す図である。
【図６３Ｄ】Ｎ＋領域のマスキングおよび注入を示す図である。
【図６３Ｅ】Ｎ＋領域のマスキングおよび注入を示す図である。
【図６４Ａ】第２の層間誘電体の堆積およびエッチングを示す図である。
【図６４Ｂ】第２の層間誘電体の堆積およびエッチングを示す図である。
【図６４Ｃ】第２の層間誘電体の堆積およびエッチングを示す図である。
【図６４Ｄ】第２の層間誘電体の堆積およびエッチングを示す図である。
【図６４Ｅ】第２の層間誘電体の堆積およびエッチングを示す図である。
【図６５Ａ】Ｎ−プラグのマスキングおよび注入を示す図である。
【図６５Ｂ】Ｎ−プラグのマスキングおよび注入を示す図である。
【図６５Ｃ】Ｎ−プラグのマスキングおよび注入を示す図である。
【図６５Ｄ】Ｎ−プラグのマスキングおよび注入を示す図である。
【図６５Ｅ】Ｎ−プラグのマスキングおよび注入を示す図である。
【図６６Ａ】Ｐ−プラグのマスキングおよび注入を示す図である。
【図６６Ｂ】Ｐ−プラグのマスキングおよび注入を示す図である。
【図６６Ｃ】Ｐ−プラグのマスキングおよび注入を示す図である。
【図６６Ｄ】Ｐ−プラグのマスキングおよび注入を示す図である。
【図６６Ｅ】Ｐ−プラグのマスキングおよび注入を示す図である。
【図６７Ａ】金属層の形成およびパターニングを示す図である。
【図６７Ｂ】金属層の形成およびパターニングを示す図である。
【図６７Ｃ】金属層の形成およびパターニングを示す図である。
【図６７Ｄ】金属層の形成およびパターニングを示す図である。
【図６７Ｅ】金属層の形成およびパターニングを示す図である。
【発明を実施するための形態】
【００６４】
発明の説明
先行技術の問題は、関与する熱処理が最小限で、ステップがほぼどの順序ででも実行可能なモジュール型プロセスにおいて克服される。その結果、デバイスは密に実装可能であり、浅い。加えて、プロセスは、ドープされた領域のドーピングプロファイルが実質的にどの仕様も満たすよう設定されることを可能にし、伝導特性、電界、寄生、ホットキャリア、スナップバック降伏、ノイズ、しきい値（ターンオン特性）、および切換速度のより良好な制御を提供する。
【００６５】
多くの実施例では、エピタキシャル層がなく、そのため、エピタキシャル成長によって導入されるばらつき（およびより高い製造コスト）が存在しない。さらに、任意の所与の
デバイスの電圧性能は、同じＩＣ上の他の集積デバイスに何の影響も与えることなく、それらとは完全に異なるように選択され、および実現されることが可能である。たとえば、５Ｖ回路におけるデバイスの集積密度は、同じＩＣ上の３０Ｖデバイスの集積によって影響されない。特定の電圧定格のデバイスが、他の構成要素およびそれらの電気的モデルに影響を与えることなく、または、回路設計およびその意図された動作の変更または「再調整」を必要とすることなく、設計に追加される、または設計から除去されることが可能である。
【００６６】
この発明のプロセスは、基板から、および互いから完全に分離され、それにより接地に対して任意の電位で「浮遊」可能な金属−酸化物−シリコン（ＭＯＳ）デバイスおよびバイポーラデバイスの作製を可能にする。構成要素が接地（基板）を上回って浮遊し得る最大電圧は、デバイス自体の定格と等しくなくてもよい。たとえば、密な５Ｖ構成要素のポケットは、レイアウトの５Ｖセクションのデザインルールに影響を与えることなく、接地を３０Ｖ上回って浮遊することができる。
【００６７】
この発明のプロセスはまた、その後の拡散時間に対する必要性を回避し、同様に分離およびシンカー領域（浪費空間）の横方向拡散の悪影響を回避するために、単一のマスク開口部を共通に介した、異なるエネルギの多数のイオン注入の低サーマルバジェットプロセスを用いた、狭い接合分離領域の形成も含む。低サーマルバジェットプロセスはまた、従来の作製方法を使用すると概してさらにより厚いエピタキシャル層の成長を必要とする、埋込層または深い層（もしくは基板）の望ましくない上方拡散に関連する問題も回避する。
【００６８】
（一般に単一のマスクを介した）多数のエネルギの一連の連続する注入を介した、ドープ領域を形成するプロセスは、ここに「連鎖注入」と呼ばれる。この発明の一局面では、単一マスクの連鎖注入を用いて、分離構造を、分離されたポケットの側壁分離部として形成する。そのような分離構造はここに「連鎖注入接合分離部」（または略してＣＩＪＩ）と呼ばれる。ＣＩＪＩ側壁分離構造は、２つ以上の注入（より深い分離のためには５〜６つが好ましい）によって形成されてもよく、エピタキシャル層とともに使用されるか、またはすべて注入されたエピレス分離構造において使用されてもよい。場合によっては、ＣＩＪＩ構造は、分離ドーピングの横方向の範囲をさらに狭くするために、酸化物で充填されたトレンチと組合わされる。
【００６９】
この発明の別の特徴は、エピタキシーの必要なく（異なる電圧のＣＭＯＳおよびバイポーラを含む）十分に分離されたデバイスを形成する能力である。そのような「エピレス」分離は、ＣＩＪＩ側壁分離構造を、ＣＩＪＩ側壁分離部と同じ導電型を有する深く注入されるフロア分離または埋込ドーパント領域にオーバーラップする、リング状、環状または矩形のドーナツ形状の構造の中に組合わせる。エピタキシャルプロセスで作られたデバイスとは異なり、深い層は基板とエピタキシャル層との間の界面には形成されず、深いフロア分離ドーパントを高エネルギで注入することによって形成される。元の基板と同じ濃度および導電型を有する分離ポケットは、そのようなプロセスの結果である。そのような分離ポケットの中身は、ＣＭＯＳ ＮウェルおよびＰウェル領域、バイポーラベース領域、ＤＭＯＳボディ領域、または高濃度にドープされたソースドレイン領域を含む、極性がＰ型またはＮ型の任意の数のドープ領域を含んでいてもよい。
【００７０】
この発明の別の属性は、共通の基板内に、異なる濃度、したがって電圧性能のウェル領域を形成する能力である。各々の場合、ドーパントプロファイルは、必要とされる接合降伏電圧を満たす十分に低い濃度を有するものの、高性能の能動デバイスの集積化を依然として可能にするよう、選択される。たとえばＣＭＯＳの場合、ウェルは、バルクパンチスルー降伏を防止するよう選択されたより高い表面下濃度と、表面パンチスルーに対して低
いしきい値を釣り合わせるものの、次のしきい値調整注入がポリシリコンゲート形成の直前（または直後）に行なわれることを依然として可能にする、より低い表面濃度とを有するレトログレードプロファイルを有している。
【００７１】
この発明の一実施例では、これらのウェルは、深く注入されたフロア分離とともに、フィールド酸化物領域の形成後に注入される。注入エネルギおよび酸化物の厚さは、ウェルの多数注入の一部が上を覆うフィールド酸化物領域を貫通し、他の部分がシリコンに到達しないよう阻止（または部分的に阻止）され得るように、選択される。注入はしたがってフィールド酸化物のトポグラフィに従っており、酸化物がより厚いところではより浅くなり、活性領域ではより深くなる。酸化物の厚さは、イオン注入された層と組合わされた場合、表面チャネルの形成および寄生ＭＯＳＦＥＴ伝導を防止するのに十分高いフィールドしきい値をそれが提示するように、十分に厚くなるよう選択される。この目標は好ましくは、ウェル注入部の埋込部分またはレトログレード部分の選択およびドーズ量によって達成され、それは、寄生ＭＯＳＦＥＴのフィールドしきい値を高めるのに十分高い、フィールド酸化物下の表面濃度を生成するよう、選択され得る。
【００７２】
この多数注入のアプローチは、低サーマルバジェットを維持することに頼っており、そのためドーパントは実質的にそれらが最初に注入された場所に残っている。そのような「注入されたままの」構造により、多数注入は、任意の所与のウェル領域を「プログラム」して、予め定められた電圧定格を有するデバイス、たとえば５ＶのＮＰＮまたは１２ＶのＰＭＯＳ、もしくは３ＶのＮＭＯＳを生成するために使用されるようになる。さらに、低電圧ウェル領域の最小の形状構成サイズは、実際、より高い電圧のウェルにおけるものよりも小さな形状構成サイズで描かれていてもよい。なぜなら、低電圧ウェル領域のドーピングは、他のデバイスに影響を与えることなく、低電圧デバイスにおけるパンチスルーおよび短チャネル効果を防止するよう最適化され得るためである。
【００７３】
まず、ＮウェルおよびＰウェルを基板からおよび互いから分離可能な一連のプロセスステップを説明する。説明のため、５ＶのＮウェル、５ＶのＰウェル、１２ＶのＮウェル、および１２ＶのＰウェルの作製を仮定する。「５Ｖ」および「１２Ｖ」により言及するウェルは、特定された電圧の逆バイアスに耐え得るそのウェル内の接合の作製を可能にする濃度およびドーピングプロファイルにドープされており、さらに、そのウェル内のデバイスは、特定された電圧レベルで動作される限り、漏洩したりまたは他のデバイスと通じたりしない。一般に、１２Ｖのウェルは５Ｖのウェルよりも低濃度でドープされ、より深い。実際、５Ｖのウェルは、最大７Ｖまで動作可能なデバイスを保持することができ、１２Ｖのウェルは、最大１５Ｖまで動作可能なデバイスを保持することができる。このため、「５Ｖ」および「１２Ｖ」は幾分任意の名称であり、一般に、そのようなデバイスが動作することになっている公称電圧供給を説明するために使用されている。
【００７４】
さらに、「５Ｖ」および「１２Ｖ」は、比較的低い降伏電圧を有するウェル、および比較的高い降伏電圧を有するウェルをそれぞれ表わすことが理解される。電圧は５Ｖおよび１２Ｖである必要はない。たとえば、別の実施例では、「低電圧」ウェルが１Ｖのウェル、「高電圧」ウェルが３Ｖのウェルであり得る。特に興味深い別の実施例は、同一のＩＣ上に３Ｖのデバイスを５Ｖのデバイスと組合わせている。これらのデバイスがＣＭＯＳである場合、ウェハ作製装置が２つの形状構成サイズの小さいほうをフォトリソグラフィ的に解像、定義およびエッチングすることができる限り、３Ｖのデバイスは０．２５ミクロンの最小ゲート寸法を用いて構成および最適化されてもよく、一方、５Ｖのデバイスは０．３５ミクロンの最小寸法を使用してもよい。さらに、２つの電圧定格を有するウェルを説明したが、この発明が３つ以上の電圧定格を有するウェルを含む構成に当てはまることは明らかである。
【００７５】
背景として、図７Ａは、先行技術に従ったＰ型基板に形成された、拡散されたＮ型ウェルのドーピングプロファイルを示している。上部は、基板の表面下の深さ（横軸）の関数としてのドーピング濃度（縦軸）のグラフである。底部は、グラフの横軸に適合しているＰ基板におけるＮウェルの物理的表現である。明らかなように、Ｎウェルのドーピング濃度は、基板の表面で、またはそのすぐ近くで最大であり、ＮウェルとＰ基板との間のＰＮ接合を表わす深さ「ｘj」でそれが０に達するまで、基板における深さの増大に伴ってガ
ウス関数として減少する。このガウス形のドーピングプロファイルは本質的に、イオン注入および熱拡散によって形成されるウェルでは変更できない。実際には、それは非常に制限的である。なぜなら、表面での濃度を変えることなくドーパントを深いレベルに運ぶことは不可能であるため、および、ＮウェルとＰ基板との間の接合のまわりに形成される空乏領域が、接合の直上でドーピング濃度が比較的低いためにＮウェルへと非常に迅速に広がって、接合とＮウェル内の他の接合との間の相互作用を引起す場合があり得るためである。また、最も高い濃度が表面に位置しているため、最も低い接合降伏がシリコン表面で起こる場合があり（二酸化シリコンおよびさまざまな伝導体の存在により既により高い表面電界を悪化させて、フィールドプレート効果に繋がる）、そこではホットキャリアからの誘電体への損傷が結果としてもたらされる場合がある。このため、多くの状況において、非ガウス形のドーピングプロファイルを有するウェルを有することが望ましい。
【００７６】
図７Ｂは、Ｎ層が基板の活性区域のＮウェルに、Ｎウェルの注入に使用されたものよりも高いエネルギで注入された場合の同様の情報を示している。「ＮＷ５」は拡散されたＮウェルを表わし、「ＮＭ５Ｂ」は注入されたＮ層を表わしている。示されているように、Ｎウェルにおけるドーピング濃度は、図７Ａに示すようにそれがＮ層に達するまで減少し、そこでそれは、それがＰ基板に達するまで実際に増加する（その後平らになってもよい）。埋込まれた領域の濃度は、上部ウェルのピーク濃度よりも２０％高くてもよく、場合によっては、それはその濃度の２倍となってもよい。図７Ｃは、Ｐ基板がフィールド酸化物層（Ｆｏｘ）によって覆われている、基板の非活性区域における図７Ｂの構造を示している。ここでは、元のＮウェルはフィールド酸化物層によって実質的に遮断されており、デバイスのシリコン部分内に見えるのはＮ層「ＮＷ５Ｂ」だけである。この発明の一局面によれば、この概念は、異なる電圧定格を有するさまざまな完全に分離されたデバイスを単一の基板上に最小数の処理ステップを用いて作製するために使用される。すなわち、フィールド酸化物層および注入エネルギは、強化された導電性の表面下層が基板の活性領域に形成され、その同じ層が基板の非活性区域のフィールド酸化物層の下の基板の表面に、またはその近くに形成されるよう、設計されている。この層は、フィールド酸化物の下に追加のフィールドしきい値注入物を必要とすることなく、基板に形成されたトランジスタ間の寄生相互作用を抑制するのに役立つ。そのようなフィールド注入物は望ましくない。なぜなら、フィールド酸化に先立って注入されるため、フィールド酸化の最中、フィールドしきい値注入物の実質的な拡散が起こるためである。従来の方法におけるフィールドしきい値注入物の横方向の拡散はそれにより、デバイス、特に狭いまたは短いデバイスの動作を干渉し、デバイス集積密度を最大化する利点が十分に実現されないようにする。埋込ウェルのドーピングを用いてより高いフィールドしきい値の達成を助けることはしたがって、より古い従来の先行技術の方法と比べ、有利である。
【００７７】
ここに説明した実施例では、さまざまなデバイス構造を形成するために、５つの注入部、つまり、５ＶのＮウェル注入部ＮＷ５、５ＶのＰウェル注入部ＰＷ５、５ＶのＮ層ＮＷ５Ｂ、５ＶのＰ層ＰＷ５Ｂ、および深いＮ層ＤＮが使用されている。これらの注入部の各々は、その注入部にとって特定のドーピングプロファイルを達成するよう設計された特定のドーズ量およびエネルギでの単一の注入、または一連もしくは「連鎖」の注入であり得る。
【００７８】
図８Ａは、Ｐ基板に互いに隣接して形成された２つのＭＯＳＦＥＴ Ｍ１０およびＭ２
０の断面図であり、図８Ｂはその概略図である。ＭＯＳＦＥＴ Ｍ１０は、ソースＳ１０、ドレインＤ１０、およびゲートＧ１０を有する。ＭＯＳＦＥＴ Ｍ２０は、ソースＳ２０、ドレインＤ２０、およびゲートＧ２０を有する。Ｐ基板のバックグラウンドドーピング濃度はＮAである。厚さＸOXを有するフィールド酸化物層が、ソースＳ１０とドレイン
Ｄ２０との間に位置している。図８Ｂに示すように、フィールド酸化物層の表面上の電荷は、ＭＯＳＦＥＴ Ｍ１０とＭ２０との間に寄生ＭＯＳＦＥＴ Ｍ３０を作り出すことが可能であり、この寄生ＭＯＳＦＥＴ Ｍ３０は、ソースＳ１０の電圧がドレインＤ２０の電圧とは異なる場合に電流を導通可能である。寄生ＭＯＳＦＥＴ Ｍ３０が電流を導通しないことを確実にする唯一の方法は、フィールド酸化物層の厚さＸOXとフィールド酸化物層下のドーピング濃度との組合せが、寄生ＭＯＳＦＥＴ Ｍ３０がこの構成の定格電圧プラス安全マージンでオンにならないようにするのに十分高いしきい値電圧を有するようになっていることを確実にすることである。これは、デバイスの「フィールドしきい値」、つまり、基板の活性区域を隔てるフィールド酸化物区域における寄生ＭＯＳＦＥＴのしきい値電圧と呼ばれる。
【００７９】
図９Ａは、Ｐエピタキシャル（Ｐ−エピ）層５０２がＰ基板５００上に形成された従来の構造を示している。Ｎ埋込層（ＮＢＬ）５０４が、従来の手段により、Ｐ−エピ層５０２の形成前にリンなどのＮ型ドーパントをＰ基板５００に注入することによって、Ｐ−エピ層５０２とＰ基板５００との間の界面に形成される。Ｎウェル５０６がＮ埋込層５０４にオーバーラップする。フィールド酸化物層５０８が活性区域５１２と５１４との間に形成され、フィールドドーパント領域５１０がフィールド酸化物層５０８の下に形成されてフィールドしきい値電圧を高め、それにより、活性区域５１２および５１４にそれぞれ形成されたＭＯＳＦＥＴ（図示せず）間の導通を防止する。フィールド注入部５１０は、フィールド酸化物領域５０８に自己整合するのにかかわらず、自然に活性区域５１２および５１４内に拡散し、これらの領域に生成されるデバイスの電気特性に悪影響を与える場合がある。図９Ｃは、活性区域５１２での断面９Ａ−９Ａ′を通るドーピングプロファイルを示しており、図９Ｅは、フィールド酸化物層５０８での断面９Ｃ−９Ｃ′を通るドーピングプロファイルを示している。双方の場合とも、Ｎ埋込層５０４は比較的厚く、たとえば厚さ１〜３μｍで、場合によっては５μｍもあり、Ｐ基板５００内に比較的深く、たとえば表面から６〜１０μｍ延び、匹敵する量だけ横方向にも拡散する。
【００８０】
図９Ｂは、フィールド酸化物層５０８がＰ基板５００に直接形成されている、ここに開示されたこの発明の方法と整合性がある非常に改良された代替的な構造を示している。５ＶのＮウェルＮＷ５が活性区域５１２および５１４に注入および拡散され、Ｎ層ＮＷ５Ｂがその後注入され、または好ましくは、ＮＷ５およびＮＷ５Ｂは、ＮＷ５注入部のエネルギはそれがフィールド酸化物５０８を貫通できないよう選択されているものの、ＮＷ５Ｂはフィールド酸化物５０８を貫通してシリコン表面に到達するのに十分な注入エネルギを有している連鎖注入を用いて形成される。フィールド酸化物の厚さに依存して、埋込まれた注入部は、上部ウェルよりも２０％〜２００％高いドーズ量で、上部ウェル注入部の１．５〜３倍もののエネルギで注入されてもよい。
【００８１】
図７Ａ〜７Ｃに関連して上述したように、層ＮＷ５Ｂは、層ＮＷ５Ｂが表面下にある活性区域５１２および５１４に形成されるデバイスのために分離を提供し、また、層ＮＷ５Ｂが表面に近づいている、または表面に集中しているフィールド酸化物層５０８の下に、フィールドドーピングを提供する。図９Ｂでは、５ＶのＮウェルのレトログレード部分（つまりＮＷ５Ｂ）がしたがって、活性領域５１２および５１４の表面下にあるが、フィールド酸化物５０８の下では表面に達している。ＮＷ５Ｂの領域はフィールド酸化物５０８を介して注入され、フィールド酸化物５０８の下で（およびフィールド酸化物領域の下でのみ）表面に達するため、注入部の高濃度にドープされた部分は、実質的に横方向に拡散することなくフィールド酸化物に「自己整合」し、それ自体を（ＬＯＣＯＳ勾配の形状（
バーズビーク））に沿わせる。図９Ｄは、層ＮＷ５Ｂの下端が比較的浅い、たとえば表面からたった１．５〜４μｍ下にある、断面９Ｂ−９Ｂ′でのドーピングプロファイルを示している。図９Ｆは、シリコン内にＮ層ＮＷ５Ｂのみが存在する、フィールド酸化物の下の断面９Ｄ−９Ｄ′でのドーピングプロファイルを示している。
【００８２】
このように、図９Ａ〜９Ｆは、活性領域に分離を、非活性領域にフィールドドーパントを提供するために単一の注入層を用いることが、活性領域にエピタキシャルに形成された埋込層を、非活性区域に別個のフィールドドーパントを用いることよりも、はるかに浅く密な構造を生成することを示している。さらに、図示された改良された構造はフィールド酸化物のトポグラフィに従っており、それは、拡散されたウェルプロセスによっては提示されていない特徴である。この発明のアプローチの独自の一挑戦は、この概念を、５Ｖデバイスと１２Ｖデバイスの双方を有する構造に、または異なる電圧の集積デバイスの任意の組合せを有する構造に用いることである。そうする際、デバイスのばらつきを、横方向では自己整合によって、縦方向ではエピタキシャル埋込層よりもむしろイオン注入された表面下層の使用によって最小限に抑えることも重要である。
【００８３】
図１０Ａは、Ｐ基板５００上に成長したＰ−エピ層５１６に形成された従来の１２Ｖ構造を示している。Ｐ−エピ層５１６は通常、図９Ａに示すＰ−エピ層５０６よりも厚い。２つのＮ埋込層５１８および５２０が、Ｐ−エピ層５１６とＰ基板５００との界面に形成されている。Ｎ埋込層５１８は、アンチモンまたは砒素などの比較的ゆっくり拡散するドーパントで形成され、Ｎ埋込層５２０は、リンなどの比較的速く拡散するドーパントで形成されている。Ｎウェル５３０はＮ埋込層５２０にオーバーラップしており、フィールド酸化物層５０８は活性領域５２６と５２８とを隔てている。フィールドしきい値を高めるため、フィールドドーパントの１２Ｖの保護リング５２４がフィールド酸化物層５０８の下に位置している。
【００８４】
１２ＶのＮ型保護リングは一般に、フィールド酸化物５０８に自己整合していない。整合不良の場合、保護リングは活性区域５２６または５２８にオーバーラップし、これらの領域に生成されるデバイスの電気特性に悪影響を与える場合がある。整合不良の極端な場合では、保護リングは、Ｎウェルに生成されるデバイスの降伏電圧を、その１５Ｖの（１２Ｖの動作）必要定格より下に下げる場合がある。保護リング５２４がフィールド酸化物領域５０８に何とか自己整合している場合でも、注入部５２４は自然に活性区域５２６および５２８へと横方向に拡散し、それらの領域に生成されるデバイスの電気特性に悪影響を与える場合がある。この問題を防止するには、フィールド酸化物５０８の最小寸法を大きくしなければならず、デバイスの集積密度を低下させる。
【００８５】
図１０Ｃは、断面１０Ａ−１０Ａ′での活性区域のドーピングプロファイルを示し、図１０Ｅは、断面１０Ｃ−１０Ｃ′での非活性区域のドーピングプロファイルを示している。Ｎ＋埋込層がエピと基板との界面に位置し、Ｎウェルがエピタキシャル層の上部から拡散されているため、埋込層とＮウェルとの重なり具合は非常に可変である。速く拡散し、濃度がより低いＮＢＬ2層（５２０）が存在しない場合、濃度がより高いＮＢＬ1（５１８）はＮウェル５３０上にオーバーラップしなければならず、エピタキシャル厚さにおけるばらつきも含め、Ｎウェル５３０に形成されるデバイスの降伏を劣化させ得る。
【００８６】
さらに、図１０Ａおよび図１０Ｃに示す１２ＶのＮウェルのドーパントプロファイルは、図９Ａおよび図９Ｃに示す５ＶのＮウェルのドーパントプロファイルとは非常に異なっているが、これは、１２Ｖデバイスでは、より高濃度にドープされた埋込層は表面からさらに離れて位置しなければならないためである。図１０Ａの１２ＶのＮウェルが５Ｖデバイス（通常図９ＡのもののようなＮウェルで作られる）を作製するために使用される場合、埋込層は、深すぎてより低い電圧のデバイスに影響を与えられないため、５Ｖデバイス
を向上させる効果が弱い。１２ＶのＮウェルを用いると、５ＶのＰＭＯＳにおけるスナップバック降伏は、５ＶのＮＰＮにおけるコレクタ抵抗と同様に、より悪くなる。そのため、５Ｖデバイスを最適化するために必要とされるＮウェルおよびＮＢＬの構造は、１２Ｖデバイスのものとは異なる。双方のプロセスのエピタキシャル厚さが異なるため、図９Ａの従来の５ＶのＮウェル／埋込層と図１０Ａの１２ＶのＮウェル／埋込層とは互換性がなく、単一のエピタキシャル堆積プロセスにおいて互いに専用のものである。
【００８７】
図１０Ｂは、この発明に従った１２Ｖの構造を示している。１２ＶのＮウェルＮＷ１２は、フィールド酸化物層５０８が成長した後でＰ基板５００に注入および拡散され、活性区域５２６と５２８とを隔てている。Ｎ層ＮＷ５Ｂの強化された濃度を仮定すると、フィールド酸化物層５０８はしたがって、５Ｖ基準と同様に１２Ｖ基準を満たすために十分厚くなければならない。１２ＶのＮウェルＮＷ１２に対するドーピング濃度は、５ＶのＮウェルＮＷ５のドーピングよりも低い。Ｎ層ＮＷ１２Ｂが注入され、活性区域５２６および５２８に１２ＶのＮウェル用の分離層を形成し、フィールド酸化物層５０８の下の表面に接近する。１２ＶのＮウェルＮＷ１２は比較的深いため、Ｎ層ＮＷ１２ＢはＮ層ＮＷ５Ｂよりも高いエネルギで注入されなければならない。しかしながら、Ｎ層ＮＷ１２Ｂの注入エネルギ、およびフィールド酸化物層５０８の厚さのため、Ｎ層ＮＷ１２Ｂはフィールド酸化物層５０８の下ではＰ基板の表面に到達しない。代わりに、間隙があり、それにより、フィールド酸化物層５０８によって表わされる寄生ＭＯＳＦＥＴがオンとなり、活性区域５２６と５２８との間のリーク電流が可能になる。この間隙を充填するために、この構造はマスキングされ、Ｎ層ＮＷ５Ｂがフィールド酸化物層５０８を通過するようにされて、さらに別の保護リングを形成し、図１０Ｂに示す構成をもたらす。このように、Ｎ層ＮＷ５Ｂのドーズ量は、１２Ｖデバイス間のフィールド酸化物層５２２の下での反転を防止するよう設定されなければならない。
【００８８】
ＮＷ５Ｂ注入部はフィールド酸化物５０８に自己整合していない。それでも、それは図１０Ａの保護リング５２４ほど整合不良に影響されないままである。なぜなら、それはフィールド酸化物５０８の形成後に注入されており、したがって、フィールド酸化物のトポグラフィに従っているためである（つまり、それは活性領域でより深く、ＮＷ１２に形成されたデバイスの動作に悪影響を与える可能性がより低い）。さらに、ＮＷ５Ｂの横方向の拡散は最小限である。なぜなら、それは、保護リング５２４（フィールド酸化ドライブイン拡散サイクル全体を必然的に経験する）とは異なり、高温処理を経験しないためである。図１０Ｄは、断面１０Ｂ−１０Ｂ′での活性区域ドーピングプロファイルを示し、図１０Ｆは、非活性区域の断面１０Ｄ−１０Ｄ′でのドーピングプロファイルを示している。
【００８９】
活性およびフィールドドーパントプロファイルの双方が、「注入されたままの」低サーマルバジェットプロセスの小型で良好に制御され最小限に拡散されるウェル構造を示している。この方法では、数ミクロンほどの浅いウェルを用いて１２Ｖデバイスを生成できる。図１０Ｆは、Ｎ層ＮＷ５ＢおよびＮＷ１２Ｂが１２Ｖ区域のフィールド酸化物層５０８の下でどのようにオーバーラップするかを示している。Ｎ層ＮＷ１２ＢはＰ基板５００の表面から１．５μｍ下にしか広がらない。この浅い深さは、ドーパントを再分布させる実質的なサーマルバジェットがないために得られる。これに対し、図１０Ｃおよび図１０Ｅの非常に厚いＮ埋込層５２０は、表面から１０〜１４μｍ下に広がり得る。
【００９０】
Ｎ層ＮＷ５Ｂは５Ｖ区域で既に使用されていたため（図９Ｂ）、１２Ｖ区域におけるＮ層ＮＷ５Ｂの導入は、追加の注入またはマスキングステップを必要とはしない。これは、専用のフィールドドーパント５２４を別個のマスキングおよび注入ステップにおいて注入しなければならない図１０Ａに示す先行技術から、この発明のプロセスを区別する。さらに、この発明のプロセスは、依然としてすべて集積されたプロセスであるため、複雑性ま
たは相互作用なく、５ＶのＮウェル領域ＮＷ５および１２ＶのＮウェル領域ＮＷ１２双方の集積を可能にする。上述のように、５Ｖデバイスおよび１２Ｖデバイスを集積するために従来のエピタキシャル形成された埋込層構造を使用することは、デバイスの各タイプが異なるエピタキシャル厚さを必要とするために問題がある。
【００９１】
図１０Ｇ〜１０Ｉは、断面１０Ｄ−１０Ｄ′でのドーピングプロファイルが、Ｎ層ＮＷ５ＢおよびＮＷ１２Ｂを注入するエネルギを変えることによってどのように変えられ得るかを示している。図１０Ｇでは、Ｎ層ＮＷ５Ｂの注入エネルギが増加されるかまたはＮ層ＮＷ１２Ｂの注入エネルギが減少されて、その結果、これらの層間のオーバーラップが増える。図１０Ｇでは、Ｎ層ＮＷ５Ｂの注入エネルギが減少されるかまたはＮ層ＮＷ１２Ｂの注入エネルギが増加されて、その結果、これらの層間のオーバーラップがなくなり、１２ｖのＮウェルのバックグラウンドドーピングは２つの層間の区域で優勢である。図１０Ｉでは、Ｎ層ＮＷ１２Ｂの注入ドーズ量は、ガウス形により類似するドーピングプロファイルを与えるよう減少されている。この発明の注入されたままの低サーマルバジェット方法は、従来のエピタキシャルＩＣプロセスを上回る多くの利点を提供している。なぜなら、これらのドーパントプロファイルは、同じＩＣ上の他のデバイスに影響を与え得るエピタキシャルプロセスにおける変更を必要としないためである。
【００９２】
図１０Ｊは、Ｎ層ＮＷ５Ｂが１２Ｖ区域のフィールド酸化物層５０８を通して注入されなかった場合の結果を示す断面図であり、図１０Ｋは、断面１０Ｄ−１０Ｄ′でのドーピングプロファイルである。上述のように、Ｎ層ＮＷ１２Ｂの上端とフィールド酸化物層５０８の下面との間には間隙があり、それは、酸化物５０８が過度に厚くなければ、リーク電流が活性区域５２６と５２８との間を流れるようにする。しかしながら、厚いフィールド酸化物は長いバーズビーク（酸化物の勾配部分）区域を被り、したがって、同じＩＣ上に必要な密に集積される低電圧デバイスにとって好ましくなく、それらのデバイスと互換性がない。
【００９３】
図１０Ｌは、フィールド酸化物層の下のさまざまなレベルのドーピング濃度（ＮＤ1、
ＮＤ2など）について、フィールド酸化物層の厚さの関数としてのＮウェルのフィールド
しきい値電圧（Ｖtf）を示すグラフである。図示されているように、所与のドーピング濃度に対し、フィールドしきい値は、フィールド酸化物の厚さに対してほぼ直線的に増加する。最大酸化物厚さ（ＸFOX（ｍａｘ））は、トポロジカル条件およびプロセス条件によ
って、および、より低い電圧のデバイスにおいて良好な集積密度を達成する必要性によって設定される。最小フィールドしきい値は、５Ｖまたは１２Ｖプラスいくらかの安全マージン（δ）に設定される。最大ドーピング濃度は、最小降伏電圧（ＢＶmin）によって設
定され、ＢＶminの増加とともに減少する。このため、所与の１組の条件が三角形を規定
する。この三角形は、５Ｖ＋δの最小フィールドしきい値および降伏電圧については比較的大きく、つまり、面積は、ＸFOX＝ＸFOX（ｍａｘ）と、Ｖtf＝５Ｖ＋δと、ＮＤ12に等しいドーピング濃度とによって境界を示される。しかしながら、１２Ｖ＋δの最小フィールドしきい値および降伏電圧については、この三角形は非常に小さく、つまり、面積は、ＸFOX＝ＸFOX（ｍａｘ）と、Ｖtf＝１２Ｖ＋δと、ＮＤ9に等しいドーピング濃度とによって境界を示される。しかしながら、フィールド酸化物層の下にＮ層ＮＷ５Ｂを注入して、１２Ｖ領域でのフィールドしきい値を高めるものの層ＮＷ５Ｂが活性領域に入らないように支援することは、降伏電圧を低減させることなく、フィールドドーピング濃度を増加させる。実際、これは三角形のサイズを大きくする、つまり、斜辺はＮＤ9からＮＤ12へ
移る。これは、はるかに高いドーピング濃度が使用可能であるため、はるかにより大きいプロセス柔軟性を提供する。
【００９４】
図１１Ａは、典型的には５Ｖで使用されるＰウェルを含む従来の構造を示している。Ｐ−エピ層５３２がＰ基板５００の上に成長し、Ｐウェル５３４がＰ−エピ層５３２中に注
入され拡散する。活性区域５４０と５４２とはフィールド酸化物層５３６によって隔てられ、フィールドドーパント５３８はフィールド酸化物層５３６の下に位置付けられる。フィールド注入部５３８は、フィールド酸化物領域５３６に自己整合するにもかかわらず、活性区域５４０および５４２内に自然に拡散し、前記領域に生成されるデバイスの電気特性に悪影響を与える場合がある。
【００９５】
図１１Ｂは、Ｐ基板５００（エピ層なし）中に注入および拡散される５ＶのＰウェルＰＷ５と、フィールド酸化物層５３６を通して注入される５ＶのＰ層ＰＷ５Ｂとを示している。５ＶのＰ層ＰＷ５Ｂは、活性区域５４０および５４２では沈められ、非活性区域ではフィールド酸化物層５３６の底に達している。図１１Ｂでは、５ＶのＰ層ＰＷ５Ｂのレトログレード部分は、活性領域５４０および５４２では表面下にあるが、フィールド酸化物５３６の下では表面に達している。Ｐ層ＰＷ５Ｂがフィールド酸化物層５３６を通して注入され、フィールド酸化物層５３６の下で（かつフィールド酸化物層の下のみで）表面に達しているため、注入部の高濃度にドープされた部分は、実質的に横方向の拡散なく、フィールド酸化物に自己整合する。
【００９６】
図１１Ｃおよび図１１Ｄは、活性区域の断面１１Ａ−１１Ａ′および１１Ｂ−１１Ｂ′での活性区域５４０でのドーピングプロファイルをそれぞれ対比している。この比較は、従来のＬＯＣＯＳフィールド酸化物および高エネルギイオン注入バージョンのドーピングプロファイルにおける劇的な違いを示している。図１１Ｄの注入されたままのバージョンでは、Ｐ層ＰＷ５Ｂは、ＰウェルＰＷ５自体のものの２０％〜２００％の濃度を有していてもよく、ＰウェルＰＷ５と表面下のＰ層ＰＷ５Ｂとの重なり具合がほとんど変動することなく、浅いＰウェルＰＷ５の注入エネルギの最大３倍で注入されてもよい。図１１Ｃの従来のバージョンでは、Ｐウェルの近傍内に埋込層はない。したがって、そのような構造では、デバイススナップバックが問題となり得る。同様に、図１１Ｅおよび図１１Ｆは、従来の方法についての断面１１Ｃ−１１Ｃ′およびこの発明の方法を用いた断面１１Ｄ−１１Ｄ′での、フィールド酸化物層５３６の下のドーピングプロファイルをそれぞれ対比している。
【００９７】
図１１Ｇは、図１１Ａの５Ｖバージョンのものと同様の、従来のプロセスを用いて形成されたＰウェルの１２Ｖバージョンである。寄生表面チャネルを防止するのに十分なフィールドしきい値を達成するため、フィールド酸化に先立って保護リング５５０がフィールド酸化物層５３６の下に形成される。したがって、保護リング５５０は横方向に拡散して、活性Ｐウェル領域に作製されるデバイスに悪影響を与えないよう、活性区域５４６および５４８からはるかに離れて間隔を置かれなければならない。さらに、Ｐウェル５４４のドーピングは、図１１Ａのその５Ｖの対応物のものよりも低濃度にドープされなければならない。マスク数を低減させようとして、同じＰウェルが時折、５Ｖデバイスおよび１２Ｖデバイスの双方に使用される。５ＶのＰウェルのドーピングが不十分というこの妥協案は、特に５ＶのＮＭＯＳにおいてスナップバックおよびパンチスルー降伏効果を生じさせるという点で、多くの問題に繋がり得る。場合によっては、これらの問題を回避するために、Ｎ−チャネルデバイスについての最小許容チャネル長を長くしなければならないが、これは集積密度を犠牲にすることによってのみ行なわれる。
【００９８】
図１１Ｈは、この発明に従った１２Ｖ構造を示している。フィールド酸化物５３６の形成後、１２ＶのＰウェルＰＷ１２がＰ基板５００中に注入され、次にＰ層ＰＷ１２Ｂの注入が続く。したがって、ＰウェルＰＷ１２およびＰ層ＰＷ１２Ｂの領域は、フィールド酸化物のトポグラフィの輪郭に、正確で自己整合する態様で従う。Ｐ層ＰＷ１２Ｂのエネルギは、ＰウェルＰＷ１２に形成されるデバイスについて１２Ｖ降伏を可能にするのに十分高くなければならない。したがって、Ｐ層ＰＷ１２Ｂは、Ｐ基板５００の表面よりも深い深さまでフィールド酸化物５３６を貫通し、したがって、フィールド酸化物層５３６の下
でＰ基板５００の表面に近づく（が到達はしない）。Ｐ層ＰＷ１２Ｂとフィールド酸化物層５３６の下側との間の縦方向の間隙を充填するため、基板はマスキングされ、５ＶのＰ層ＰＷ５Ｂがフィールド酸化物層５３６を通して注入される。この層は５ＶのＰウェル領域の形成において既に採用されているため、１２Ｖデバイスセクションにおけるその使用は、追加の処理ステップを構成しない。しかしながら、５ＶのＰ層ＰＷ５Ｂの濃度は、（５Ｖデバイスというよりも）１２Ｖデバイスの要件によって設定される。この原理はいくぶん直感に反するように見えるものの、高濃度にドープされた５Ｖの保護リングのドーピング（および１２Ｖのフィールドしきい値をセットするためのその使用）は、実際には、プロセスにおいて独立した変数である。なぜなら、表面下の深く注入されたＰ層ＰＷ５Ｂの「正確なドーズ量」は、ＮＭＯＳスナップバック降伏を防止する上で重要ではないためである（その深さがより重要である）。図１１Ｉおよび図１１Ｊは、従来のデバイスタイプの断面１１Ｅ−１１Ｅ′およびこの発明のプロセスの断面１１Ｇ−１１Ｇ′の活性区域５４０におけるドーピングプロファイルをそれぞれ対比している。図１１Ｋおよび図１１Ｌは、断面１１Ｆ−１１Ｆ′および１１Ｈ−１１Ｈ′でのフィールド酸化物層５３６の下のドーピングプロファイルをそれぞれ対比しており、従来のドーピングプロファイルと、この発明の低サーマルバジェットプロセスの注入されたままのドーピングプロファイルとの劇的な違いを再度強調している。
【００９９】
要約すると、従来のＣＭＯＳプロセスにおいて共通ウェル拡散を用いて１２ＶのＣＭＯＳを５ＶのＣＭＯＳと集積することは問題である。なぜなら、各デバイスでのスナップバックおよびパンチスルーを防止するための理想的なウェルドーピングプロファイルが著しく異なっており、理想的には、埋込層をそれらが必要なところに位置付けるために異なる厚さのエピタキシャル堆積を必要とするためである。最後に、ＮウェルおよびＰウェル領域双方において１５Ｖのフィールドしきい値を達成するためにＬＯＣＯＳシーケンス中にフィールドドーパントを導入することは、ＬＯＣＯＳフィールド酸化に先立って形成される注入部が横方向に再分布し拡散して、近くの活性デバイスの降伏電圧または性能特性に潜在的に影響を与えるということによって、複雑化する。
【０１００】
これらの不利な相互作用の問題は、高エネルギイオン注入を用いて変数を切離し、４つのウェル領域、つまり５ＶのＮウェル、１２ＶのＮウェル、５ＶのＰウェル、および１２ＶのＰウェルの各々について、最適化された、注入されたままのウェルプロファイルを形成することによって回避できる。各々の場合、埋込部分またはレトログレード部分は、デバイスのスナップバックを個別にかつ最適に調整するために使用される。便宜上、５Ｖの埋込注入部を用いて、デバイス性能において歩み寄ることなく１２Ｖ構造のフィールドしきい値を設定することが妥当かつ単純であり、それにより、埋込まれた５ＶのＰ層ＰＷ５Ｂが、１２ＶのＰウェルおよび関連デバイスにおいて保護リングとして使用され、その場合、埋込まれた５ＶのＮ層ＮＷ５Ｂが、１２ＶのＮウェルおよび関連デバイスにおいて保護リングとして使用される。
【０１０１】
ここまで説明してきた構造では、分離されたデバイスを集積するために５Ｖおよび１２ＶのＮウェル領域が使用可能であるが、Ｐウェルの形成は基板から分離されていなかった。ここで、最適化されたＰウェル領域も、エピタキシの必要性なく、そのようなＰウェルが基板から十分に分離されて作られるような態様で、どのように作製され得るかを説明する。この発明の方法（つまりエピレス分離技術）を次に、今日使用されている従来の接合分離方法と対比する。
【０１０２】
図１２Ａは、従来のデバイスでのＮ埋込層と表面近くの浅いＰ＋領域との間の降伏がダイオードＤ１によって表わされ、その降伏電位がＮ埋込層の上端とＰ＋領域の下端との間の距離ΔＸNによって決められることを示している。Ｐ＋領域は、Ｎウェル内の任意のＰ
＋領域を表わすことができる。距離ΔＸNは次に、エピ層の厚さおよびＮ埋込層の上方拡
散という、双方とも極めて可変の現象によって決められる。したがって、降伏が起こらないことを確実にするために、大きな安全マージンが必要とされる。図１２Ｂに示すこの発明のデバイスを対比させる。ここでは、ダイオードＤ２の降伏は距離ΔＸNによって決め
られ、それは、Ｎ層ＮＷＢを形成するために使用される注入の範囲および散乱の関数である。これらの量は、エピ層厚さまたは上方拡散距離よりもはるかに制御可能であり、かつ予期可能である。
【０１０３】
図１２Ｃは、距離ΔＸNの関数としてのダイオードＤ１およびＤ２の降伏電圧のグラフ
ァイトを示している。図示されるように、ダイオードＤ２の降伏電圧がダイオードＤ１の降伏電圧よりも大きいだけでなく、ダイオードＤ２の降伏電圧のばらつきはより少ない。ダイオードＤ１の降伏電圧はより低いが、これは、エピタキシャル成長中および拡散中に拡散およびドーパント再分布が自然に発生するためである。ドーパント再分布から、正味の厚さΔＸNが公称量から自然に低減され、数ボルトの降伏の低下につながる。厚さのばらつきが、表示±４σによって示されている、ダイオードＤ１の降伏の幅広い帯の主な原因である。エピタキシャル堆積について厚さ４σという典型的な値は約±２０％であり、一方、注入については、ばらつきはほんの数％である。また、ダイオードＤ２の降伏電圧は、主として上方拡散がないために、より薄い層においてその十分な降伏電位に達する（より低い値のΔＸNで、濃度に制限されるようになる）。この発明に従ったデバイスでは
、上方拡散がないため、ΔＸNに対する目標値ははるかにより低い値に設定されるように
なり、デバイスの縦方向寸法を制限する。たとえば、５ＶのＰＭＯＳを集積するためのＮウェルは、この発明の注入されたままの方法を用いると、約０．５μｍを必要とするが、エピタキシおよび従来の拡散された接合処理を用いると、約６μｍを必要とする。この現象は、ＮウェルおよびＰウェル領域双方に適用可能である。
【０１０４】
図１３Ａおよび図１３Ｂは、分離されたポケットをエピ層に形成する方法を示している。図１３Ａは従来の接合−分離プロセスを示しており、Ｎ−エピ層がＰ基板の上に成長している。Ｎ埋込層がＮ−エピ層とＰ基板との接合部に形成されている。Ｎ埋込層は、バイポーラトランジスタにおけるサブコレクタとして使用され、または、ＭＯＳ回路において寄生ダイオードを抑制するのを助けるために使用される。Ｐ基板と接触するために、Ｐ分離領域がＮ−エピ層の表面から下向きにリング形状で拡散され、Ｎ−エピ層の分離されたポケット５４６を形成する。しかしながら、Ｎ−エピ層を通してＰ分離領域を拡散することは、長い熱プロセスを必要とし、これは次にＮ埋込層を上向きに拡散させ、上述の制御性の問題を生み出す。そのようなプロセスは従来の接合分離（エピ−ＪＩ）として公知である。エピ−ＪＩプロセスは、Ｐ型基板上にＮ型エピタキシを成長させることに頼っている。
【０１０５】
図１３Ｂでは、Ｐ−エピ層がＰ基板上に成長し、Ｎ分離領域が下向きに拡散してＮ埋込層と合流し、分離されたポケット５４８を形成している。このタイプの接合分離は時折、ラップアラウンド接合分離（またはエピ−ＷＡＪＩ）と呼ばれる。しかしながら、それは依然としてエピタキシの成長に、この場合Ｐ型基板上でのＰ型エピの成長に頼っている。同様の問題が起こっている。エピ−ＪＩおよびエピ−ＷＡＪＩ構造（およびそれらを形成するために使用される方法）は双方とも、エピタキシャル堆積濃度の制御と、とりわけ、エピ厚さおよび厚さの均一性とに非常に依存している。双方とも、エピタキシャル成長中、分離拡散中、およびその後の処理中に、基板および埋込層の上方拡散を提示している。図１３Ｃは、図１３Ａの断面１３Ａ−１３Ａ′のドーピングプロファイルであり、図１３Ｄは、図１３Ｂの断面１３Ｂ−１３Ｂ′でのドーピングプロファイルである。
【０１０６】
図１３Ｅおよび１３Ｆは、この発明に従って分離ポケットを作り出す手法を示している。深いＮ層ＤＮが、高エネルギ、典型的には１．７〜２．５ＭｅＶで、１Ｅ１２ｃｍ-2〜５Ｅ１５ｃｍ-2の範囲、しかし好ましくは９Ｅ１３ｃｍ-2の範囲のドーズ量のリンで注入
される。深いＮ層ＤＮは、活性区域５５６では、フィールド酸化物層５５２の下よりも深いが、それは、フィールド酸化物層５５２の下でさえ表面に接触していない。完全に分離されたポケットを作り出すには、側壁分離注入部が必要である。側壁注入部は、専用の連鎖注入接合分離部（ＣＩＪＩ）か、または、ＩＣ内の他のデバイスで使用される注入されたままのウェル領域の積層物であってもよい。側壁は、最も高い濃度を得るために、好ましくは、図１３Ｅに示すような５ＶのＮ層ＮＷ５Ｂか、図１３Ｆに示すような５ＶのＮ層ＮＷ５Ｂと１２ＶのＮ層ＮＷ１２Ｂとの組合せを含むべきである。側壁分離部と組合された深いＮ層ＤＮは、Ｐ型ポケット５５４をＰ型基板５００から分離する。組合されたＮ型分離部の貝殻様の構造は、基板電位と等しい、または基板電位よりもプラスの電位でバイアスをかけられて、基板接合問題の発生を回避しなければならない。そのような接触を達成するため、側壁分離部は、分離構造（図示せず）への電気的接触を可能にするために、活性の（非フィールド酸化物）区域への一部オーバーラップを必要とする。
【０１０７】
コストを最小限に抑えかつ柔軟性を最大化するために、５ＶのＮ層ＮＷ５Ｂは、それが深いＮ層ＤＮにオーバーラップして、それにより、分離ポケット５５４を形成するのに１２ＶのＮ層ＮＷ１２Ｂを必要としなくなるよう設計されるべきである。その場合、１２ＶのＮ層ＮＷ１２Ｂは、１２Ｖデバイスを含まないプロセスでは堆積される必要がない。要するに、１２ＶのＮ層ＮＷ１２Ｂは、それが利用可能である場合には使用可能であるが、ポケット５５４を形成するために必要であってはならない。これは、モジュール性、つまり、１２Ｖデバイスが構造の一部でない場合１２Ｖプロセスステップをすべて排除する能力の重要な特徴である。
【０１０８】
図１３Ｇは、図１３Ｅおよび図１３Ｆ双方における断面１３Ｃ−１３Ｃ′（同一）での分離ポケットのドーピングプロファイルを示している。図１３Ｈは、図１３Ｄの側壁分離部を通る断面１３Ｄ−１３Ｄ′でのドーピングプロファイルを示し、図１３Ｉは、図１３Ｆの断面１３Ｅ−１３Ｅ′での側壁分離部ドーピングプロファイルを示している。図１３Ｈに示すように、ＮＷ５ＢはＤＮ層と合流してその上にオーバーラップしているものの、オーバーラップする区域での最小濃度は、図１３Ｉに示すようなＮＷ１２Ｂ注入部が側壁構造に追加される場合よりも、はるかに低くなる。また、この濃度プロファイルにおいて、ＮＷ１２の浅い部分がシリコン内に存在するが、その濃度がオーバーラップするＮＷ５Ｂドーパントと比べて低いため、それは分離積層物の電気性能に影響を与えない。
【０１０９】
図１４Ａは、単一の深いＮ層が相補型のウェルを分離するためにどのように使用可能かを示している。５ＶのＮウェルＮＷ５は、たとえば図９Ｂの５ＶのＮウェルＮＷ５と同様であり、５ＶのＮ層ＮＷ５Ｂによって包囲されている。５ＶのＰウェルＰＷ５と５ＶのＰ層ＰＷ５Ｂとは同様であるが極性が反対であり、それらが表面で出合うところでは、降伏電圧は５Ｖデバイスの定格（典型的には８Ｖ〜１２Ｖ）にとって適切である。５ＶのＮ層ＮＷ５Ｂと５ＶのＰ層ＰＷ５Ｂとは、それらがフィールド酸化物層５６６の下側で接触するよう、エネルギを用いて注入される。深いＮ層ＤＮは、図１３Ｅおよび図１３Ｆに示す深いＮ層ＤＮと同じであり、それは５ＶのＮ層ＮＷ５Ｂおよび５ＶのＰ層ＰＷ５Ｂとオーバーラップするよう、エネルギを用いて注入される。５ＶのＮウェルＮＷ５はＰ基板５５０からはっきりと分離されている。なぜなら、どのＮウェルまたはＤＮ領域も、周囲のＰ型基板との逆バイアスがかかった接合を形成するためである。５ＶのＮ層ＮＷ５Ｂの一部は、５ＶのＰウェルＰＷ５の右側のフィールド酸化物層５６６をリングまたは実質的に環状の形状で通過するようになっており、そのため、５ＶのＰウェルＰＷ５は、側面および下がすべてＮ領域によって完全に包囲されるため、同様にＰ基板５００から分離される。５ＶのＮウェルＮＷ５および５ＶのＰウェルＰＷ５は、Ｐ基板５００の電位から上向きに浮遊可能であり、限度は、５ＶのＰウェルＰＷ５の右側の、５ＶのＰウェルＰＷ５保護リングと５ＶのＮウェルＮＷ５との間の距離ＬDによって設定される。たとえば、相補型ウ
ェルは、５Ｖデバイスを保持し、Ｐ基板５００を３０Ｖ上回って浮遊することが可能であ
る。適切なフィールド整形により、基板上の浮遊領域の最大電圧は６０Ｖ、２００Ｖに拡張可能であり、望ましい場合にはさらに６００Ｖに拡張可能である。このすべてが、分離拡散部または単一のエピタキシャル層すらなく達成される。
【０１１０】
図１４Ｂに示す構造は図１４Ａに示す構造と同様であるが、ここでは、深いＮ層ＤＮが５ＶのＰウェルＰＷ５の下の区域に制限されており、５ＶのＰウェルＰＷ５と５ＶのＮウェルＮＷ５とは接触しているように図示されている。５ＶのＮウェルＮＷ５は既にＰ基板５００から分離されている。図１４Ａおよび図１４Ｂの構造は、電気的に同等な同じ回路図を有するものの、ＮＷ５の下に位置するＤＮの分離部の質は、それが存在しない場合よりも良好であり、図１４Ａの構造をその対応物よりも好ましくしている。
【０１１１】
図１４Ｃは、図１４Ａの構造の平面図を示しており、距離ＬDが分離構造と周囲の５Ｖ
のＰウェルＰＷ５保護リングとの間にドリフト領域を形成していることを示している。点線は、ＰウェルおよびＮウェル領域双方の下に位置する深いＮ層ＤＮを表わしている。ＰウェルおよびＮウェル領域は接触しているよう図示されているが、それらの間に、悪影響を引き起こすことなく、間隙を有し得る。ＮウェルＮＷ５（その深い注入部分ＮＷ５Ｂを含む）は、Ｐウェル領域ＰＷ５（その表面下部分ＰＷ５Ｂを含む）を包囲して取巻くよう示されている。分離されたアイランド全体の形状は、図示されているように矩形であり得るが、より高い降伏電圧を達成するために丸みのある角を含んでいてもよい。
【０１１２】
図１４Ｄは、接地された５ＶのＰウェルＰＷ５保護リングが分離構造と接触している（図１４Ｃと同じだがＬD＝０）代替的な一実施例の平面図を示しており、図１４Ｅは、深
いＮ層ＤＮ（点線）が５ＶのＰウェルＰＷ５の下のみに（かつそれよりも若干大きく）位置付けられている図１４Ｂの構造の平面図を示している。
【０１１３】
図１４Ｆは、フィールド酸化物層５６６の開口部を通して５ＶのＮウェルＮＷ５の一部と深いＮ層ＤＮとを接触させることによって分離構造（またはシェル）に電気的にバイアスをかけるために使用される１つの手段である、Ｎ＋コンタクト領域５６８を示している。図１４Ｇは、シェル形状のＮ型分離構造に接触するために使用されるＮ＋コンタクト領域５６８の１つの可能な平面図を示している。図１４Ｈは、Ｐ基板５５０のポケット５７２を分離させる深いＮ層ＤＮおよび側壁分離部に接触するために使用されるＮ＋コンタクト領域５７０を示している。この発明に従った深いＮ層を用いて、５ＶのＰウェル、５ＶのＮウェル、１２ＶのＰウェル、１２ＶのＮウェル、およびＰ基板５００の分離ポケットを分離させることが可能である。より低濃度にドープされたＰ基板のポケット５７２を用いて、Ｐウェル領域ＰＷ５またはＰＷ１２の内部に作られたものよりも電圧が高い、またはキャパシタンスが低いデバイスを集積することが可能である。
【０１１４】
図１４Ｉは、フィールド酸化物層の下で、５ＶのＮウェルＮＷ５のまわりでＰ基板５００の表面に向かって延びる深いＮ層ＤＮを示している。図１４Ｊでは、深いＮ層ＤＮは、５ＶのＮウェルＮＷ５直下の区域に制限されている。Ｎウェルはフィールド酸化物上にオーバーラップしているものの、Ｎウェルポケット全体は、それがそれを包囲するＰ型基板とは反対の導電型であるということによって分離されている。アイランド全体は、特にドリフト区域Ｌｄ2がＮ型またはＰ型のウェルドーピングもしくはフィールドドーピングを
含まないために、基板を高い電圧上回って浮遊可能である。この構造およびプロセスシーケンスは、ウェルまたはブランケットフィールドドーピング注入部をこの領域から除去するために更なるマスクを必要としないという点で、従来の接合分離をしのぐ明確な利点を提供している。
【０１１５】
図１４Ｊは、図１４Ｉのものと同様の構造を示しているが、ＤＮ層がＮウェル自体の横方向範囲内に引き戻されている点が異なる。図１４Ｊの実施例は、表面でのドーピング濃
度がより低いため、より高い降伏電圧を有する傾向にある。これらの実施例間の別の違いを、図１４Ｋおよび図１４Ｌに示す。深いＮ層ＤＮが図１４Ｋに示すように横方向に延びるようになっている場合、５ＶのＮウェル内の任意のＰ＋領域とＰ基板との間の寄生バイポーラトランジスタは、高濃度にドープされたＰＮ領域を通って縦方向で、この場合ゲインは低く、一方、深いＮ層ＤＮが図１４Ｌに示すように横方向に制限されている場合、寄生バイポーラトランジスタは、図示されているような傾斜したパッチに沿って、それほど高くない濃度でドープされた材料を通って導通し、したがってより高いゲインを有する。
【０１１６】
図１４Ｍは、深いＮ層ＤＮが、５ＶのＮ層ＮＷ５Ｂから形成された側壁を用いて、単一の５ＶのＰウェルＰＷ５を分離させるために使用可能であることを示している。図１４Ｎに示すように、ＤＮ層がＰウェル領域に完全にオーバーラップし、Ｐウェル領域を越えて延びている場合、および５ＶのＮ層ＮＷ５Ｂを（少なくとも）含むリング形状の側壁分離部が十分に幅広く作られている場合、５ＶのＰウェルＰＷ５とＰ基板５００との間の寄生バイポーラトランジスタは、高濃度にドープされたＤＮ層を通る縦向きの導通に制限され、寄生ゲインは低く、一方、５ＶのＮ層ＮＷ５Ｂが狭い場合、寄生バイポーラトランジスタ導通は、図１４Ｏに示すように、（より高濃度にドープされた縦方向の経路よりも高いゲインを有する）より実質的に水平の構成要素を含むかもしれない。図１４Ｐに示すように、５ＶのＮ層ＮＷ５Ｂの側壁がすべて省略されている場合、５ＶのＰウェルＰＷ５は分離されず、５ＶのＰウェルＰＷ５とＰ基板５００との間には抵抗性の接続または完全短絡が存在する。
【０１１７】
説明されているこの発明では、深いＤＮ層によるＮウェル領域の分離は随意であり、寄生バイポーラトランジスタを抑制する役割を果たす一方、Ｐウェル領域（１２Ｖでも５Ｖでも）の分離については、Ｐウェル全体が、Ｐウェルの下のＤＮとＰウェルを取巻く側壁分離リング（ＣＩＪＩ構造、またはＮＷ５領域などの１つ以上のＮウェル領域、もしくはＮＷ５およびＮＷ１２領域の積層物を含む）とを含むＮ型シェルの分離部に包囲されなければならず、さもなければ、Ｐウェルは周囲の基板から分離されないであろう。これらの要件は、拡散を全く必要とすることなく、この発明のエピレス分離方法を用いて形成された多数の独自の分離構造によって、さらに明らかにされる。
【０１１８】
図１５Ａは、すべて単一の深いＮ層ＤＮによって分離された、２つの１２ＶのＰウェルＰＷ１２と１つの１２ＶのＮウェルＮＷ１２とを示している。１２ＶのＰウェルＰＷ１２同士は５ＶのＰ層ＰＷ５Ｂによって隔てられ、１２ＶのＮウェルＮＷ１２は、それに隣接する１２ＶのＮウェル（図示せず）から、５ＶのＮ層ＮＷ５Ｂによって隔てられている。１２ＶのＰウェルＰＷ１２と１２ＶのＮウェルＮＷ１２とは、図示されているように当接している。ウェルはすべてが１２Ｖのウェルである必要はなく、いくつかの５Ｖウェルが含まれ得る。
【０１１９】
図１５Ｂは、深いＮ層ＤＮによって分離された単一の１２ＶのＰウェルＰＷ１２を示しており、分離側壁は５ＶのＮ層ＮＷ５Ｂで形成され、それは周囲の保護リングＰ層ＰＷ５Ｂから距離ＬD1だけ隔てられている。図１５Ｃは同様の構造を示しているが、分離側壁が１２ＶのＮ層ＮＷ１２Ｂを含む点が異なる。双方の構造は図１４Ｍの５Ｖの分離Ｐウェルと同様であるが、ＰウェルＰＷ１２の埋込部分、つまりＰＷ１２Ｂが、フィールド酸化物領域の下ではシリコン表面に到達していない点が異なる。
【０１２０】
図１５Ｄは、１２ＶのＮウェルＮＷ１２の側に延びる深いＮ層ＤＮを示している。また、これに代えて、深いＮ層ＤＮは、フィールド酸化物層の開口部直下の領域に引き戻され得る。降伏電圧は、分離構造と５ＶのＰ層ＰＷ５Ｂ保護リングとの間の距離ＬDによって
設定される。図示されている構造は図１４Ｉおよび図１４Ｊの５Ｖの分離Ｎウェルと同様であるが、図１５Ｄでは、ＮウェルＮＷ１２の埋込部分、つまりＮＷ１２Ｂが、フィール
ド酸化物領域の下ではシリコン表面に到達しておらず、一方、図１４Ｉおよび図１４Ｊでは、５Ｖの埋込まれたＮウェルＮＷ５Ｂがシリコン表面に到達している点が異なる。
【０１２１】
図１５Ｅは、隣接する１２ＶのＮウェルＮＷ１２と１２ＶのＰウェルＰＷ１２とが接触可能で、かつ依然として表面で降伏条件を満たしていることを示している。各ウェルのより高濃度にドープされた埋込部分、つまりＮＷ１２ＢおよびＰＷ１２Ｂも、そのような構造で接触しているものの、バルクシリコンでの接合の重要な電界は、表面または界面に沿ったものよりも高く、したがって、必要な電圧が達成可能である。また、これに代えて、図１５Ｆに示すように、５ＶのＮ層ＮＷ５Ｂと５ＶのＰ層ＰＷ５Ｂとを、１２ＶのＮウェルＮＷ１２と１２ＶのＰウェルＰＷ１２との間に導入することが可能であるが、その場合、５ＶのＮ層ＮＷ５Ｂと５ＶのＰ層ＰＷ５Ｂとは互いから引き止められなければならず、さもなければ、降伏条件（８Ｖより上）が満たされない。もちろん、ＰウェルＰＷ１２とＮウェルＮＷ１２との間に空間を許容することも、ＤＮ層が双方のウェルの下に、かつ介在する間隙の下に続いている限り、可能である。
【０１２２】
図１６Ａは、各々相補型の５ＶのＰウェルに関連する２つの分離された５ＶのＮウェルＮＷ５が、異なる電圧＋Ｖ1および＋Ｖ2をベースにできること、および、それらが同じ基板に形成されていても互いに独立して動作可能であることを示している。分離領域は、ＮウェルＮＷ５とのそれらの接続を介して、表示された供給レールおよび述べられた電位にバイアスをかけられる。＋Ｖ1にバイアスをかけられた分離構造内に含まれるＰウェルＰ
Ｗ５は、分離電位＋Ｖ1と等しい、またはよりマイナスの任意の電圧にバイアスをかけら
れ得る。ＰウェルＰＷ５がバイアスをかけられ得る最もマイナスの電位は、＋Ｖ1に対す
るその最大定格電圧である。分離領域および＋Ｖ1が５Ｖでバイアスをかけられる場合、
ＰウェルＰＷ５は、＋５Ｖから０Ｖ（接地）までの任意の電位で、つまり供給電圧の全範囲にわたって、連続してバイアスをかけられ、動作され得る。しかし、分離領域および＋Ｖ1が１２Ｖでバイアスをかけられる場合、ＰウェルＰＷ５は、５Ｖのウェルが採用され
ていたため、＋１２Ｖからたった７Ｖ（つまり１２Ｖマイナス５Ｖの最大動作）までの任意の電位で、連続してバイアスをかけられ、動作され得る。しかしながら、１２ＶのＰウェルが使用されている場合には、ＰウェルＰＷ１２は、１２Ｖから０Ｖ（接地）までの任意の電位で動作され得る。
【０１２３】
同じ１組の規則が、電位＋Ｖ2にバイアスをかけられた分離アイランドおよびウェルに
当てはまる。デバイス同士は十分に分離されているため、それらは互いに完全に独立して動作可能である。さらに、分離されたＰウェル領域は、場合によっては、接地より下で、つまり、必要であれば基板電位より下で動作可能である。図１６Ｂは、図１６Ａの構造の平面図であり、図１６Ｃは、その構造およびレイアウトの概略図である。
【０１２４】
図１６Ｄは図１６Ａと同様であるが、ウェルの相補型の一方の組が５Ｖのペアで、相補型ウェルの他方の組が１２Ｖのペアである点が異なる。５ＶのＮウェルＮＷ５は＋Ｖ1（
たとえば５Ｖ）でバイアスをかけられ、１２ＶのＮウェルＮＷ１２は＋Ｖ2（たとえば１
２Ｖ）でバイアスをかけられる。５Ｖのウェル同士は互いに接触しており、一方、１２Ｖのウェル同士を隔てる５ＶのＮ層ＮＷ５Ｂと５ＶのＰ層ＰＷ５Ｂとがある。図１６Ｅは、図１６Ｄの構造の概略図であり、図１６Ｆは、図１６Ｄの構造の可能な１レイアウトの平面図である。
【０１２５】
熱拡散サイクルとマスキングステップの総数とを制限することに加え、デバイス特性を向上させ、高電圧を得るためには、個々の領域、特に活性デバイスの要素を含む領域のドーピングプロファイルを制御することが非常に望ましい。そのような構造の形成は、この発明の他の要素と調和する、低またはゼロサーマルバジェットプロセスにおいて実行されるべきであり、さもなければ、注入されたままの低サーマルバジェットエピレス分離構造
およびプロセスの利点は無効になる。
【０１２６】
図１７Ａは、半導体材料内にドープされた領域を形成する従来のプロセスの概要を示しており、このプロセスは一般に、マスキングのステップと、マスク内の開口部を介したドーパントの相対的に浅い注入と、注入されたドーパントを拡散または「ドライブ・イン」するための高温拡散とを含む。当然ながら、ドーパントの導入の前後に行なわれる通常のステップが存在するが、それらのステップは、（さらなる拡散が、その拡散の時点においてシリコン内に既に存在しているドーパントに影響を及ぼすこと、すなわちドーパントを再分配することを除き）この議論において重要な問題ではない。一般に、従来のＣＭＯＳおよびバイポーラプロセスにおいて、浅いドーパントの層は、一般に６０ｋｅＶから１３０ｋｅＶの範囲の単一媒体によるエネルギイオン注入により導入される。この注入は一般に、約１μｍの厚さを有するフォトレジストマスクを介して実施される。注入直後のドーパントの層は、深さがせいぜい数十ミクロンである。次に、３０分から１５または２０時間もの間、一般には２から３時間にわたり、９００℃から１１５０℃の範囲の高温プロセスを用いてドライブ・イン拡散が実施される。拡散は窒素雰囲気内で実施されることが多いが、拡散サイクルの一部の間に酸化がしばしば行なわれ、ドーピングのさらなる偏析効果を生じ、プロセスに対し、より多様な濃度および拡散深さを与える。最終的な接合深さは、以前に論じた分離およびシンカー拡散を除き、１μｍから１０μｍの範囲であり得、１．５μｍから３μｍの接合が一般的である。
【０１２７】
図１７Ｂは、注入した領域のドーピングプロファイルを正確に制御することを可能にする、この発明に従ったプロセスの概要を示す。事前のステップに続き、相対的に厚いマスクが基板またはエピ層上に堆積されてパターニングされる。相対的に高エネルギで、一般には２００ｋｅＶから３ＭｅＶまでで実施される注入を阻止するために、このマスクは相対的に厚くすべきである（３から５μｍ等）。その後、一連の「連鎖した」注入が続き、この注入は、多くの形態、すなわち、浅いか、深いか、高ドーズか、または低ドーズの形態をとり得る。これにより、実質的にどのような所望のドーピングプロファイルをも有する、ドープされた領域の形成が可能になる。残りのステップは、ドーパントを活性化して結晶の損傷を修復するための短時間アニールを含み得るが、ドーパントの再分配を生じる有意な熱サイクルは存在しない。たとえば、短時間アニールは、１５分以下の間、９００℃以下の温度で行なわれ得る。代替的に、「急速熱アニール」（ＲＴＡ）は、１１５０℃もの高温で２０または３０秒間のみ実施され得るが、持続期間が十分に短いため、有意な拡散は生じない。連鎖した注入（以前に説明した、上述のＣＩＪＩ分離構造および注入したままのさまざまなウェル構造を形成するためのもの等）を用いて、能動デバイスの重要な領域、たとえばバイポーラトランジスタのベース、およびＤＭＯＳのボディか、または、ドレイン拡張部のドリフト領域、ＲＥＳＵＲＦ層、もしくは高電圧ＪＦＥＴを形成することができる。好ましくは共通のマスクを介して、異なるエネルギを有する多数の注入物を順次注入することにより、いくつかの補助的な注入が、完全な多時間拡散にとって代わることが可能になり、はるかに良好なドーパントプロファイルの制御を伴う。
【０１２８】
予備知識として、図１７Ｃは、従来の注入および拡散プロセスによって生じる典型的なガウス（Gaussian）プロファイルの形状を示す。縦軸はドーピング濃度（Ｎ）を示し、横軸は半導体材料の表面よりも下の深さ（Ｘ）を示す。ドーパントは浅いレベルに注入されて下方に拡散する。このプロファイルは、周知の数学的関係ｅｘｐ［−ｘ2／（２（Ｄｔ
）1/2）］に従ったガウス関数に従い、深さが増大するにつれて下降する。ここで、拡散
成分の拡散率Ｄは、温度Ｔに対して指数関数的な依存性を有する。拡散の速度は、濃度勾配により決定される。拡散が長時間にわたって進行するほど、拡散の速度は遅くなる。
【０１２９】
図１７Ｄは、「連鎖した」注入の同様のグラフを示し、この注入は、この場合、一連の５回の注入である。各注入のエネルギは、注入が予め定められた深さにおいて或る射影飛
程を有するように設定され、５回の注入がオーバーラップして、上部の曲線によって示されるドーピングプロファイルの全体を形成する。導電型が反対のドーパント種、たとえばホウ素およびリンを用いることによって一層複雑な構造およびドーパントプロファイルを生じることが可能であるが、ほとんどのデバイスは、１種類の注入種を用いた濃度プロファイリングにより利益を得る。
【０１３０】
図１７Ｅは、２回の注入を含む連鎖した注入の詳細な図を示す。浅い注入のドーピング濃度のピーク（Ｎ1）は、表面に位置し、深い注入のドーピング濃度のピーク（Ｎ2）は、表面よりも下に位置する。示すように、Ｎ2は、浅い注入のみにおいて一般的なガウスプ
ロファイル（破線）よりもかなり上に位置する（したがって、破線部は、ウェルの非ガウスの様相を示す）。図１７Ｆは、連鎖した同じ注入を示すが、この場合、ドーパントは酸化物層を介して注入される。ここでは、浅い方のドーパントが完全に酸化物層内に位置付けられ、半導体材料は深い方のドーパントのみを認め、そのピーク濃度Ｎ2は、図１７Ｅ
よりも半導体の表面付近に位置付けられる。したがって、被覆されていない半導体材料を介して、および、表面上の酸化物（または他の）層を介して、「連鎖した」同じ注入物を注入することにより、根本的に異なる結果を得ることができる。図１７Ｆでは、注入が酸化物を介して実施されており、この酸化物が注入後に形成されていないことに注意されたい。
【０１３１】
図１７Ｇおよび図１７Ｈは、連鎖した、異なる注入の同様の図を示す。ここで浅い方の注入は、半導体材料の表面よりもわずかに下に位置するピーク濃度（Ｎ3）を有し、深い
方の注入は、Ｎ3よりも高いピーク濃度（Ｎ4）を有する。図１７Ｇは、半導体の表面を介した、連鎖した注入を示し、図１７Ｈは、酸化物層を介した注入を示す。
【０１３２】
図１７Ｉおよびおよび図１７Ｊは、図１７Ｅ〜図１７Ｈの４回の注入を組合せた結果を示す。被覆されていない半導体（図１７Ｉ）において、ドーピングプロファイルの全体は、ピーク濃度Ｎ1、Ｎ2、およびＮ4により決定される。ピーク濃度Ｎ3は、Ｎ1およびＮ2よりもかなり低く、消失している。Ｎ2およびＮ4は、極めて高ドープされた、埋没した層を設ける。注入が酸化物層を介して行なわれた場合（図１７Ｊ）、ピークＮ1およびＮ3はいずれも、酸化物層内で終端をなすために「消失」している。
【０１３３】
図１７Ｋおよび図１７Ｌは、ドーピングプロセスに固有の物理的な現象を示す。同じ総ドーズ量Ｑ1（単位は原子／ｃｍ-2）を有する２回の注入を示す。図１７Ｋに示す注入の
射影飛程ＲP1は、図１７Ｌに示す注入の射影飛程ＲP2よりも大きい。示されるように、たとえ総ドーズ量Ｑ1が全く同じであっても、図１７Ｋの注入のピーク濃度Ｎ5は、図１７Ｌに示す注入のピーク濃度Ｎ6よりも高い。このことは、所定のドーズ量の注入物が、半導
体内に深く注入されるほどより多く拡散し、したがってドーピング濃度のより低いピークを得るという一般原理を示す。
【０１３４】
図１７Ｍは、図１７Ｋおよび図１７Ｌの注入物が同じ基板内に注入された場合に何が生じるかを示すことにより、このことをさらに示し、図１７Ｎは、各々が同じドーズ量を有する一連の５回の注入を用いて同じ原理を示す。示されるように、ピーク濃度Ｎ7、Ｎ8、Ｎ9、Ｎ10、およびＮ11は、ドーパントが半導体内により深く注入されるにつれて漸進的
に低くなり、かつ、注入物の幅（散在量）が広くなる。
【０１３５】
この効果は、図１７Ｐに示すように、浅い方の注入のドーズ量Ｑ3よりも大きなドーズ
量Ｑ4を深い方の注入に与えることによって打消すことができる。その結果、深い方の注
入の散在量ΔＸ4は、浅い方の注入の散在量ΔＸ3よりも大きくなる。図１７Ｑは、漸進的により高いドーズ量Ｑ5、Ｑ6、Ｑ7、およびＱ8を有する４回の注入を用いて同じ原理を示し、これらの注入は、Ｎ13のドーピング濃度を有する、ほとんど「平坦な」プロファイル
を生じる。深さが増すにつれてドーピング濃度の勾配を上向きにすることが望まれる場合、Ｑ6、Ｑ7、およびＱ8を、漸進的により一層高くしなければならない。
【０１３６】
上に示したように、連鎖したこれらの注入の位置を規定するために一般的に用いられるフォトレジストマスクは一般に、相対的に厚く、たとえば３μｍから５μｍの厚さである。これにより、小さなマスク開口部を用いて極めて小さなフィーチャーサイズを達成することが一層難しくなる。さらに、高エネルギの注入は、結晶内の原子から跳飛して横方向に拡散する注入イオンにより、より一層横方向の散在を呈する。したがって、実際に、低エネルギの浅い注入に比べ、深い注入の方が横方向に拡散する。このことは、連鎖した注入のスタックの形状が、底部よりも上部においてより一層幅の広いガウス拡散とは異なり、より一層垂直となり、上部ではなく底部において実際に最も幅が広くなることを意味する。図１７Ｒは、厚いフォトレジスト層７０２内のウィンドウ７００および酸化物層７０４を介した一連の４回の注入を示す。ウィンドウ７００は、注入を横方向に制約するが、フォトレジスト層７０２の厚さが増すにつれ、ウィンドウ７００を任意に小さく形成することはできない。加えて、注入されたドーパントは、特により高エネルギでより深く基板に進入してからしばらくたった後に、横方向に拡散する。
【０１３７】
できる限り最小の横方向の範囲に注入を制約するための技術は、図１７Ｓに示すように、半導体内にトレンチを形成することである。トレンチ７０６は、酸化物か、他の何らかの非導電性材料か、またはドープされたポリシリコンで充填することができる。注入物はトレンチ７０６内でオーバーラップするが、そこでは影響を及ぼさない。なぜなら、トレンチ７０６を充填する材料が、非導電性である（またはポリシリコンの場合、既に高ドープされている）ためである。トレンチ７０６間の間隔Ｗ１は、厚いフォトレジスト層７０２内の開口部７００の幅Ｗ２よりも一般に小さく形成され得る。
【０１３８】
さらに、図１７Ｔに示すように、ドーパントは、トレンチ７０６の底部よりも下にドーパントを推進するエネルギで注入され得、図１７Ｕに示すように逆向きの「きのこ」形状を有するドープされた領域７０８と、半導体の表面よりも下に位置する上端部とを生じる。
【０１３９】
上述の連鎖した注入は、連鎖した注入による接合分離（ＣＩＪＩ）領域を含み得、この領域は、エピタキシャル層内におよびエピタキシャル層を介して注入され得、または、同じ導電型を有する、深く注入されかつ埋め込まれた注入物とオーバーラップするために用いられ得る。たとえば図１７Ｖにおいて、基板の導電型とは反対の導電型のエピタキシャル層７１１は、フォトリソグラフィにより規定されたフォトレジスト層７１２を介して注入された、基板と同じ導電型の一連の注入７１３ａから７１３ｆ（Ｐ基板内に注入された、ホウ素による連鎖した分離注入等）により、分離される。図１７Ｗに示す、結果的に得られた分離構造は、エピ層７１１を分離するＣＩＪＩ構造７１５の、結果的に得られる構造を示す。
【０１４０】
図１７Ｘにおいて、同様のＣＩＪＩ分離構造は、フォトレジスト７１２だけでなく、酸化物、オキシナイトライド等の誘電体材料またはポリシリコンで充填されたトレンチ７２０ａおよび７２０ｂによっても注入中に制約を受ける。結果的に得られる分離構造を図１７Ｙに示す。トレンチ７２０ａおよび７２０ｂの深さは、０．７μｍからエピ層自体の深さの範囲に及び得るが、好ましくは、注入を制約することと、トレンチの再充填プロセスを容易にすることとの折衷案として、エピ層７１１の表面から底部までの距離のほぼ２分の１から４分の３に及ぶべきである。
【０１４１】
図１７Ｚにおいて、ＣＩＪＩ側壁分離構造は、Ｐ基板７３０ａ内への注入物７３３ａから７３３ｄを含み、深く注入されたフロア分離領域ＤＮ７３２と環状またはリングのパタ
ーンでオーバーラップして、基板７３０ａから分離された、分離されたポケット７３０ｂを形成する。ＣＩＪＩ構造７４０を含む、結果的に得られた分離構造を、図１７ＡＡに示す。
【０１４２】
図１７Ｚの構造と類似した構造において、図１７ＢＢのＣＩＪＩ側壁分離構造は、連続した注入７３３ａから７３３ｅの横方向の散在を制約するための、誘電体で充填されたトレンチ７５０ａおよび７５０ｂの使用を示す。最も深い注入物（深い注入物７３３ｅ等）は、深い分離領域ＤＮ７３２とオーバーラップして、Ｐ基板７３０ａからポケット７３０ｂを分離する。ＣＩＪＩ側壁分離構造７５１を有する、結果的に得られた構造を、図１７ＣＣに示す。トレンチ７５０ａおよび７５０ｂの深さは、０．７μｍからＤＮ層自体の深さの範囲に及び得るが、好ましくは、注入を制約することと、トレンチの再充填プロセスを容易にすることとの折衷案として、表面から深いＤＮ層７３２までの距離のほぼ２分の１から４分の３に及ぶべきである。
【０１４３】
エピタキシに対する必要性をなくす（またはエピの変動の影響を最小にする）分離構造を形成するための方法を、この明細書のさまざまなプロセスおよび方法で詳細に説明してきた。このような方法の組合せを用いることによる、集積回路へのデバイスの統合は、熱収支のない分離およびデバイス形成技術の例としてここに含まれるが、このような方法の使用を、この明細書で詳細に説明しかつ例示した特定のデバイスに限定するものと解釈されるべきではない。
【０１４４】
図１８Ａ〜図１８Ｈは、この発明に従ったプロセスにより製造され得るデバイスのファミリーを示す。このプロセスは、基板３５０によって示される１つの半導体チップに実施され、基板３５０は一般に、ホウ素等のＰ型不純物でドープされる。デバイスと、デバイス内のいくつかの領域とは、従来のＬＯＣＯＳ（シリコンの選択酸化）プロセスにより基板３５０の表面に成長させたフィールド酸化物層３５２によって横方向に分離される。
【０１４５】
図１８Ａから始めると、デバイスのファミリーは、ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）３０１およびＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）３０２を含む５Ｖの相補的なＭＯＳＦＥＴのペア（ＣＭＯＳ）を含む。
【０１４６】
ＰＭＯＳ３０１は、ＰＭＯＳ３０１のボディとして働くＮウェル３５４Ａ内に形成される。Ｎウェル３５４Ａは、以下に述べるように、フィールド酸化物層３５２を介してドーパントを注入することにより形成された浅い領域３５６を含む。ゲート３５８Ａが基板３５０の上方に形成され、一般に、金属層で被覆され得る多結晶シリコン（ポリシリコン）で形成される。ゲート３５８Ａは、側壁スペーサ３６０により境界を定められ、ゲート酸化物層（図示せず）によりＮウェル３５４Ａから分離される。ゲート酸化物層の厚さは、１００Ａから２０００Ａの範囲であり得るが、一般に、２００Ａから６００Ａの範囲である。低ドープされたＰドリフト領域３６２Ａおよび３６２Ｂが、Ｎウェル３５４Ａ内のゲート３５８Ａの両側に形成される。ＰＭＯＳ３０１はまた、Ｐ＋ソース領域３６４ＡおよびＰ＋ドレイン領域３６４Ｂも含む（図１８Ａ〜図１８Ｈにおいて、同じ参照番号だが異なる文字で示されたドーパント領域は、同じ注入のステップ中に形成される）。
【０１４７】
ＢＰＳＧ（ボロホスホシリケートガラス）層３６６または他の誘電体が基板３５０の上に存在し、ＢＰＳＧ層３６６内にコンタクト開口部が形成される。金属層３７０は、このコンタクト開口部を介してＰＭＯＳのソースおよびドレインに接触する。
【０１４８】
ＮＭＯＳ３０２は、ＮＭＯＳ３０２のボディとして働くＰウェル３７２Ａ内に形成される。Ｐウェル３７２Ａは、以下に説明するように、フィールド酸化物層３５２を介してドーパントを注入することにより形成された浅い領域３７４を含む。ゲート３５８Ｂはゲー
ト３５８Ａと同様に、基板３５０の上方に形成される。ゲート３５８Ｂは側壁スペーサ３６０により境界を定められ、ゲート酸化物層（図示せず）によりＰウェル３７２Ａから分離される。低ドープされたＮ領域３７６Ａおよび３７６Ｂが、Ｐウェル３７２Ａ内のゲート３５８Ｂの両側に形成される。ＮＭＯＳ３０２はまた、Ｎ＋ソース領域３７８ＡおよびＮ＋ドレイン領域３７８Ｂも含む。金属層３７０は、ＢＰＳＧ層３６６内のコンタクト開口部を介してＮＭＯＳ３０２のソースおよびドレインに接触する。
【０１４９】
基板３５０はまた、１２ＶのＰＭＯＳ３０３および１２ＶのＮＭＯＳ３０４も含む。１２ＶのＰＭＯＳ３０３は、ＰＭＯＳ３０１のＮウェル３５４Ａよりも高エネルギでドーパントが注入されたＮウェル３８０Ａ内に形成される。ゲート３５８Ｃはゲート３５８Ａおよび３５８Ｂと同じポリシリコン層で形成されるが、基板からゲート３５８Ｃを分離するゲート酸化物層は一般に、ゲート３５８Ａおよび３５８Ｂの下のゲート酸化物層よりも厚い。１２Ｖにおける連続動作を持続するためのゲート酸化物の最小厚さは、好ましくは３００Å以上であるべきである。ソースがＰ＋領域３６４Ｃにより形成され、ドレインがＰ＋領域３６４Ｄにより形成される。ドレインは、ゲート３５８Ｃ上の側壁スペーサによって定められていない距離だけ、ゲート３５８Ｃの縁端部からずれる。以下に説明するように、Ｐ＋ドレイン３６４Ｄは、むしろ、別個のマスキングステップで形成される。低ドープされたＰ領域３６３Ｂは、ドレイン領域３６４Ｄとゲート３５８Ｃとの間に延び、同様にドレインとフィールド酸化物３５２との間に延びる。その一方で、１２ＶのＰＭＯＳ３０３のＰ＋ソース３６４Ｃは、ゲート３５８Ｃ上の側壁スペーサ３６０と整合される。したがって、１２ＶのＰＭＯＳ３０３は、対称型デバイスではない。ドレイン３６４Ｄは、ゲート３５８Ｃの縁端部からかなりのマージン（０．３〜１．０μｍ）だけずれているが、一方でソース３６４Ｃは、わずかなマージン（０．１５μｍ等）だけずれる。
【０１５０】
Ｎウェル３８０Ａは浅い領域３８４を含み、浅い領域３８４において、Ｎウェル３８０Ａを形成するために注入されたドーパントは、フィールド酸化物層３５２を通過する。しかしながら、浅い領域３８４のドーピング濃度は一般に、１２ＶのＰＭＯＳ３０３と隣接するデバイスとの間での表面反転および寄生ＭＯＳＦＥＴを防止するのに十分なものではないため、５ＶのＰＭＯＳ３０１のＮウェル３５４Ａを形成するために用いられる注入物が、浅い領域３８４内に導入されてＮ領域３５４Ｂを形成し、浅い領域３８４におけるドーピングの総濃度を上昇させる。
【０１５１】
１２ＶのＮＭＯＳ３０４は、ＮＭＯＳ３０２のＰウェル３７２Ａよりも高いエネルギでドーパントが注入されたＰウェル３８６Ａ内に形成される。ゲート３５８Ｄはゲート３５８Ｃと同様に、ゲート３５８Ａ、３５８Ｂ、および３５８Ｃと同じポリシリコン層で形成される。Ｎ＋ソース領域３７８Ｄは、ゲート３５８Ｄ上の側壁スペーサ３６０により定められた距離だけゲート３５８Ｄの縁端部からずれており、一方でＮ＋ドレイン領域３７８Ｃは、側壁スペーサ３６０とは無関係の距離だけ、ゲート３５８Ｄの縁端部からずれる。低ドープされたＮ領域３７７Ａは、ドレインとゲートとの間、およびドレインとフィールド酸化物領域３５２との間に延びる。
【０１５２】
Ｐウェル３８６Ａは浅い領域３８８を含み、この浅い領域３８８において、Ｐウェル３８６Ａを形成するために注入されたドーパントは、フィールド酸化物層３５２を通過する。５ＶのＮＭＯＳ３０２においてＰウェル３７２Ａを形成するために用いられる注入物が、浅い領域３８８内に導入されてＰ領域３７２Ｂを形成し、浅い領域３８８におけるドーピングの総濃度を上昇させる。これにより、１２ＶのＮＭＯＳ３０４と隣接するデバイスとの間での表面反転および寄生ＭＯＳＦＥＴを防止する。
【０１５３】
５ＶのＮＰＮバイポーラトランジスタ（ＮＰＮ）３０５は、ベースとしてダブルＰウェル３７２Ｃを含む。ダブルＰウェル３７２Ｃは、ＮＭＯＳ３０２におけるＰウェル３７２
Ａと同じ注入の間に形成される。ダブルＰウェルを用いることにより、Ｐ＋領域３６４Ｅを介して、離れた場所においてベースに接触させることができる。ダブルＰウェル３７２Ｃは相対的に浅く（０．５〜１．０μｍの深さ等）、これは、先行技術のプロセスにおけるバイポーラトランジスタで用いられる接合深さに典型的なものである。Ｎ＋領域３７８Ｅはエミッタとして働き、エミッタは、極めて小さく形成することが可能であり、エミッタ−ベースの側壁のキャパシタンスを減じる。５ＶのＮＰＮ３０５のコレクタは、Ｎウェル３５４Ｃを含み、Ｎウェル３５４Ｃは、深いＮ（ＤＮ）層３９０Ａと合流する。
【０１５４】
Ｎウェル３５４ＣおよびＤＮ層３９０Ａはともに、基板３５０の残りの部分から分離された、分離されたポケット３９２Ａの周囲に、取巻いた形のＮ領域を形成する。Ｎウェルは、デバイス全体を取囲んで分離を完全なものにする。しかしながら、ＮＰＮ３０５の電気的特性は、分離されたポケット３９２Ａのドーピング濃度ではなく、ダブルＰウェル３７２Ｃのドーピング濃度によって主に設定される。なぜなら、Ｐウェルのドーピング濃度の方が高いためである。ダブルＰウェル、すなわち、ベースおよびベースコンタクト領域を含んで隣接する２つのＰウェル領域は、デバイスの活性かつ真性のベース部分、すなわちＮ＋エミッタ３７８Ｅの下に位置付けられたＰウェル３７２ＣからＰ＋ベースコンタクト３６４Ｅを不注意にも「接続解除」することなく、エミッタ３７８とベースコンタクト領域３６４Ｅとの間に介在するフィールド酸化物３５２を収容することが要求される。したがって、高速動作、ならびに良好なエミッタ−ベースの降伏特性および漏れ特性を得ることができる。
【０１５５】
５ＶのＰＮＰバイポーラトランジスタ（ＰＮＰ）３０６は、取巻いた形の「フロア分離構造」と、５ＶのＮウェル３５４Ｅおよび深いＮ層３９０Ｂを含む側壁分離領域とを有する。Ｎウェル３５４Ｅに、Ｎ＋領域３７８Ｈを介して接触し、チップ上でコレクタ電圧または最も正の電圧においてバイアスをかけることができ、この場合、コレクタ−「フロア」接合部には、ゼロバイアスまたは逆バイアスのいずれかがかけられる。ＰＮＰ３０６のエミッタは、Ｐ＋領域３６４Ｇである。コレクタは、合流した３つのウェルを実質的に含む１２ＶのＰウェル３８６Ｂと、抵抗を減らすためのさらなるコレクタシンカーとして用いられる５ＶのＰウェル３７２Ｄとを含む。ベースは、専用のＮベース領域３９４を含み、ベースには、５ＶのＮウェル３５４ＤおよびＮ＋コンタクト領域３７８Ｇを介して接触する。代替的に、エミッタとベースとの間のフィールド酸化物層３５２の部分を除去することができ、この場合、Ｎの注入物３９４は、ベースコンタクトの下に延び、エミッタのキャパシタンスが増大する。
【０１５６】
３０Ｖのチャネルストップ３０７は、接触されないＰ＋領域３６４Ｈを含み、このＰ＋領域３６４Ｈは、１２ＶのＰウェル３８６Ｃおよび５ＶのＰウェル３７２Ｅの上に位置する。このことは、表面反転を防止するだけでなく、少数のキャリアが横方向に流れようとする場合、それらの収集を可能にする。
【０１５７】
３０Ｖの横型トレンチ二重拡散ＭＯＳＦＥＴ（ＤＭＯＳ）３０８は、ポリシリコンゲート３９６Ａで充填されかつゲート酸化物層３９８Ａで裏打ちされたトレンチを含む。横型トレンチＤＭＯＳ３０８はまた、５ＶのＮウェル３５４Ｆと、Ｎ＋コンタクト領域３７８Ｉと、低ドープされた専用のＮドリフト領域とを含むドレインを含む。このＮドリフト領域は、フィールド酸化物層３５２下の浅いドリフト部３９１Ａと、深いドリフト部３９３Ａとを含み、上述の連鎖した注入技術を用いて作成され得る。Ｐのボディ領域３９５Ａは、専用のホウ素注入物または連鎖注入物であり、このボディ領域３９５Ａには、Ｐ＋ボディコンタクト領域３６４Ｉを介して接触する。ソースは、トレンチに隣接するＮ＋領域３７８Ｊにより示される。電流は、Ｎ＋ソース領域３７８ＪからＰボディ領域３９５Ａ内のチャネルを通って下方に流れ、その後向きを変えて５ＶのＮウェル３５４ＦおよびＮ＋コンタクト領域３７８Ｉに向かい横方向に流れる。ゲート３９６Ａは、高電圧Ｎドリフト領
域内の電流を拡散することによってその領域内の電流密度および抵抗を下げるための横型電流スプレッダとして働く。
【０１５８】
以下に説明するように、ポリシリコンゲート３９６Ａは２段階で形成され、第１の層がトレンチ内に堆積され、第２の層がトレンチの上面とオーバーラップする。これらの層は、横型ＭＯＳＦＥＴ３０１から３０４においてゲートを形成するために用いられる層から離れている。
【０１５９】
要約すると、図１８Ａは、十分に最適化された５Ｖおよび１２ＶのＣＭＯＳのペア（３０１，３０２および３０３，３０４）と、相補的なバイポーラトランジスタ（３０５，３０６）と、３０Ｖの横型トレンチＤＭＯＳ（３０８）とを含むデバイスのグループを示しており、これらのデバイスはすべて、エピタキシャル層を用いずに、長時間の拡散を伴わない単一のプロセスで１つのチップに形成される。バイポーラトランジスタ（３０５，３０６）は基板３５０から完全に分離されているが、ＣＭＯＳのペア（３０１，３０２および３０３，３０４）もまた同様に、それらの下に深いＮ層３９０を追加することによって分離され得ることを理解されるべきである。
【０１６０】
図１８Ｂは、同じプロセスで形成され得るデバイスの第２のグループを示し、このグループは、１２Ｖの分離された対称型ＣＭＯＳのペア３０９および３１０と、ポリ−ポリキャパシタ３１１と、ＮＰＮ３１２と、１２Ｖのチャネルストップ３１３と、１２Ｖの横型トレンチＤＭＯＳ３１４とを含む。
【０１６１】
１２Ｖの分離された対称型ＣＭＯＳのペア３０９および３１０は、１２ＶのＮウェル３８０Ｃと合流した深いＮ層３９０Ｃにより、基板３５０から分離されている。Ｎウェル３８０Ｃ内に５ＶのＮウェル３５４Ｈが存在し、このＮウェル３５４Ｈには、Ｎ＋および金属（図示せず）により接触する。ＰＭＯＳ３０９は、Ｎウェル３８０Ｃの電位が基板３５０の電位よりも高い限り、基板３５０から分離される。ＮＭＯＳ３１０は、Ｎ型材料により取囲まれているため、基板３５０から分離される。
【０１６２】
ＰＭＯＳ３０９およびＮＭＯＳ３１０は、それらが対称型であることを除き、ＰＭＯＳ３０３およびＮＭＯＳ３０４とほぼ同様である。ＰＭＯＳ３０９におけるソース領域３６４Ｊおよびドレイン領域３６４Ｋは、等しい距離だけ、ゲート３５８Ｅから横方向にずれている。ＮＭＯＳ３１０におけるソース領域３７８Ｋおよびドレイン領域３７８Ｌもまた、等しい距離だけ、ゲート３５８Ｆから横方向にずれている。同様に、拡張されたドリフト領域３６３Ｃおよび３６３Ｄは、ＰＭＯＳ３０９のゲート３５８Ｅに対して対称であり、拡張されたドリフト領域３７７Ｃおよび３７７Ｄは、ＮＭＯＳ３１０のゲート３５８Ｆに対して対称である。ドリフトの設計が対称であることにより、ソースまたはドレインのいずれかが、囲み込むウェルを基準として１２Ｖ（最大１５Ｖ）の逆バイアスを得ることを可能にする。
【０１６３】
Ｎウェル３８０Ｂは、浅い領域３９７を含み、この浅い領域３９７において、Ｎウェル３８０Ｂを形成するために注入されたドーパントは、フィールド酸化物層３５２を通過する。しかしながら、浅い領域３９７のドーピング濃度が一般に、１２ＶのＰＭＯＳ３０９と隣接するデバイスとの間での表面反転および寄生ＭＯＳＦＥＴを防止するのに十分なものではないため、５ＶのＰＭＯＳ３０１のＮウェル３５４Ａを形成するのに用いられた注入物が、浅い領域３９７内に導入されてＮ領域３５４Ｇを形成し、浅い領域３９７内のドーピングの総濃度を上昇させる。
【０１６４】
１２ＶのＰウェル３８６Ｄは浅い領域３９９を含み、この浅い領域３９９において、Ｐウェル３８６Ｄを形成するために注入されたドーパントは、フィールド酸化物層３５２を
通過する。５ＶのＮＭＯＳ３０２のＰウェル３７２Ａを形成するために用いられた注入物が、浅い領域３９９内に導入されてＰ領域３７２Ｆを形成し、浅い領域３９９内のドーピングの総濃度を上昇させる。これにより、１２ＶのＮＭＯＳ３１０と隣接するデバイスとの間での表面反転および寄生ＭＯＳＦＥＴを防止する。
【０１６５】
ポリ−ポリキャパシタ３１１は、絶縁層３８７により分離された２つのポリシリコン層３８９および３５８Ｇを含む。ポリシリコン層３５８Ｇは、上述の横型デバイスのゲート（すなわち、ゲート３５８Ａ、３５８Ｂ等）を形成するポリシリコン層と同時に形成される。ポリシリコン層３８９は、以下に論じるトレンチデバイスのトレンチから溢出したポリシリコン層と同時に形成される。
【０１６６】
ＮＰＮ３１２は、Ｐベース領域３９５Ｂ（特定のマスクを用いて形成される）と、基板３５０の分離された領域３９２Ｂと、Ｐ＋ベースコンタクト領域３６４Ｌとを含むベースを有する。ＮＰＮ３１２のエミッタは、Ｎ領域３７８Ｌである。コレクタは、深いＮ層３９０Ｄと合流するＮ分離領域３５４Ｋである。ベースおよびエミッタと、フィールド酸化物層３５２の下にあるＮウェル３７２Ｃとの間にフィールド酸化物層３５２の一部を有する図１８ＡのＮＰＮ３０５とは異なり、ＮＰＮ３１２では、すべての領域が活性であってＮウェルは必要ではない。その結果、ＮＰＮ３１２のベース−エミッタのキャパシタンスは、ＮＰＮ３０５のベース−エミッタのキャパシタンスよりも大きくなる。
【０１６７】
ＮＰＮ３１２のベース幅は、基板３５０の表面から下がって深いＮ層３９０Ｄの上面までの距離全体に等しいが、利得特性は、Ｐベース領域３９５Ｂの厚さにより主に決定される。なぜなら、分離された領域３９２Ｂが通常動作においてすぐに空乏化するためである。ベースの幅により、何らかの走行時間が加算され、このことがＮＰＮ３１２の最大周波数を制限するが、この最大周波数は、依然として数ＧＨｚの範囲内にある。分離された領域３９２Ｂの深さは、約０．７から１．５μｍであり得る。
【０１６８】
１２Ｖのチャネルストップ３１３は、５ＶのＰウェル３７２Ｇおよび１２ＶのＰウェル３８６Ｅを含み、これらのＰウェル３７２Ｇおよび３８６Ｅには、Ｐ＋領域３６４Ｍを介して接触する。Ｐ＋領域３６４Ｍは、トレンチゲート３９６Ｂの両側に任意に延びる。１２Ｖのチャネルストップ３１３の機能は、基板３５０の表面が、上に存在しかつ高電圧でバイアスがかけられる金属線によって反転されることを防止することである。
【０１６９】
１２Ｖの横型トレンチＤＭＯＳ３１４は本質的に、図１８Ａの３０Ｖの横型トレンチＤＭＯＳ３０８の小型バージョンである。１２ＶのＤＭＯＳ３１４は、ポリシリコンゲート３９６Ｃで充填されかつゲート酸化物層３９８Ｃで裏打ちされたトレンチを含む。横型トレンチＤＭＯＳ３１４はまた、５ＶのＮウェル３５４Ｌと、Ｎ＋コンタクト領域３７８Ｎと、低ドープされた専用のＮドリフト領域とを含むドレインを含む。このＮドリフト領域は、フィールド酸化物層３５２下の浅い部分３９１Ｂと、深いドリフト部３９３Ｂとを含む。Ｐボディ領域３９５Ｃは、専用の注入物であり、このボディ領域３９５Ｃには、Ｐ＋ボディコンタクト領域３６４Ｎを介して接触する。ソースは、トレンチに隣接するＮ＋領域３７８Ｐにより示される。電流は、Ｎ＋ソース領域３７８ＰからＰボディ領域３９５Ｃ内のチャネルを通って下方に流れ、その後向きを変えて、５ＶのＮウェル３５４ＬおよびＮ＋コンタクト領域３７８Ｎに向かい横方向に流れる。ゲート３９６Ｃは、高電圧Ｎドリフト領域内の電流を拡散することによってその領域内の電流密度および抵抗を下げるための横型電流スプレッダとして働く。
【０１７０】
ポリシリコンゲート３９６Ｃは、トレンチゲート３９６Ａおよび３９６Ｂと同様に、２段階で形成されることが好ましく、第１の層がトレンチ内に堆積され、第２の層がトレンチの上面とオーバーラップする。これらの層は、横型ＭＯＳＦＥＴ３０１から３０４にお
けるゲートを形成するために用いられる層から離れている。
【０１７１】
図１８Ｃを参照すると、デバイスファミリーは、５ＶのＮＭＯＳ３１５および５ＶのＰＭＯＳ３１６を含む、完全に分離された５ＶのＣＭＯＳのペアを含む。ＮＭＯＳ３１５は、５ＶのＰウェル３７２Ｈ内に形成されたＮ＋ソース領域３７８ＲおよびＮ＋ドレイン領域３７８Ｓを含み、Ｐウェル３７２Ｈはまた、Ｐ＋ボディコンタクト領域３６４Ｐ（Ｎ＋領域３７８Ｒへの突出したコンタクトとして図示）も含む。ゲート３５８Ｈは、Ｐウェル３７２Ｈのチャネルの上に存在する。ＮＭＯＳ３１５は、下にある深いＮ層３９０Ｅにより基板３５０から分離されており、深いＮ層３９０Ｅは、Ｎ型側壁分離領域３５４ＮおよびＮ＋コンタクト領域３７８Ｑと合流する。このようなデバイスにおいて、取巻いた形の分離構造には、ＮＭＯＳのソースおよびボディとは異なる電位までバイアスがかけられ得、ＮＭＯＳのソースおよびボディは、依然として、突出するコンタクトにより局所的に短絡され得る。上述のように、ＮＭＯＳは、下にＬＤＤが存在する側壁スペーサを有し得（図１８ＡのＮＭＯＳ３０２の分離されたバージョンと同様）、または、プロセスの一層単純なバージョンにおいて、側壁スペーサおよび浅いＬＤＤの注入を省略することができる。
【０１７２】
ＰＭＯＳ３１６は、同様にＮ＋ボディコンタクト領域３７８Ｔを含む５ＶのＮウェル３５４Ｎ内に形成されたＰ＋ドレイン領域３６４ＱおよびＰ＋ソース領域３６４Ｒを含む。ゲート３５８Ｉは、Ｎウェル３５４Ｐ内のチャネルの上に存在する。ＰＭＯＳ３１６は、Ｎウェル３５４Ｐ内の構造物の人為構造として基板３５０から分離されるが、Ｎウェルの下に深いＮ層ＤＮ３９０Ｅを拡張することによって基板３５０からさらに分離されて、基板への寄生バイポーラ利得を減じることができる。Ｐ＋コンタクト領域３６４Ｓおよび５ＶのＰウェル３７２Ｉを介して基板３５０に電気的接触が生じる。上述のように、ＰＭＯＳは、下にＬＤＤが存在する側壁スペーサを有し得（図１８ＡのＰＭＯＳ３０１の分離されたバージョンと同様）、または、プロセスの一層単純なバージョンにおいて、側壁スペーサおよび浅いＬＤＤの注入を省略することができる。Ｐ＋ソース３６４ＲおよびＮ＋ボディコンタクト３７８Ｔとの間の突出するコンタクトは、完全に分離されたＰＭＯＳが、ソースからボディへの局所的な短絡を依然として用い得ることを示す。
【０１７３】
図１８Ｄに示すように、デバイス３１７において、トレンチゲート３９６Ｄ間のメサは、Ｎ＋ソース領域３７８Ｖ、Ｐボディ３９５Ｄ、および高電圧Ｎドリフト領域３９３Ｃを含む１つのメサと、Ｎ＋ドレイン領域３７８Ｕおよび５ＶのＮウェル３５４Ｑ（高電圧Ｎドリフト領域３９３Ｃ上に重なる）を含む代替的なメサとが交互に配置される。トレンチゲートの下には、１２ＶのＮウェル３８０Ｄおよび任意の深いＮ層３９０Ｆが存在する。Ｐボディ３９５Ｄは、ゲート３９６Ｄにより制御されるチャネルを含む。Ｐ＋領域３６４Ｔを介して基板３５０に電気的接触が生じる。トレンチゲート３９６Ｄに適切な電位を与えることによってデバイス３１７がオンにされると、ゲート酸化物３９８Ｄ全体の電界がＰＢ領域３９５Ｄを反転させ、それにより、電流は、Ｎ＋ソース領域３７８ＶからＰボディ３９５Ｄ内の反転されたチャネルを通って、１つのメサ内の高電圧Ｎドリフト領域３９３Ｃまで下方に流れ、その後、１２ＶのＮウェル３８０Ｄを介してトレンチゲート３９６Ｄの底部の付近を流れてから、隣接するメサ内の５ＶのＮウェル３５４ＱおよびＮ＋ドレイン領域３７８Ｕを通って上方に流れる。Ｐ型ボディ領域ＰＢ３９５Ｄへの接触は、指状突起の長さに沿って（図示していない３次元において）生じることが好ましく、一般には、金属３７０を介してソース領域３７８Ｖに短絡される。
【０１７４】
図１８Ｅに示すように、デバイス３１８は、デバイス３１７と同じであるが、異なる点は、１２ＶのＮウェル３８０ＤがＮ＋ソース領域３７８ＶおよびＰボディ３９５Ｄを含むメサの下において連続しておらず、その代わりに、１２ＶのＮウェル３８０Ｅが、ドレイン領域３７８Ｕを含むメサと、それらのメサに隣接するトレンチゲート３９６Ｄとの下に
存在することである。このことは、短チャネル特性のデバイスに対し、Ｎ＋ソース３７８ＶとＰボディ３９５Ｄとの間にそれほど実効的ではない逆バイアスか、または僅かにより高い降伏電圧を提供する。
【０１７５】
図１８Ｆに示すように、デバイス３１９は、デバイス３１７のさらに別のバージョンである。デバイス３１９では、交互に配置されるメサのパターンの代わりに、１つのメサを除くすべてのメサがＮ＋ソース領域３７８Ｖ、Ｐボディ３９５Ｄ、および高電圧Ｎドリフト領域３９３Ｃを含む。１つのメサのみが、Ｎ＋ドレイン領域３７８Ｕおよび５ＶのＮウェル３５４Ｑを含む。当然ながら、図１８Ｆは、デバイス３１９の一部を示しているにすぎない。一般に、ソース−ボディを含むメサの数と、ドレインを含むメサの数との間に或る比率が存在する。多数の「ソース−ボディ」メサが存在し、そして周期的に「ドレイン」メサが存在する。１２ＶのＮウェル３８０Ｄが高ドープされるほど、「ドレイン」メサに対する「ソース−ボディ」メサの比率が高くなり得る。
【０１７６】
デバイス３１９において、電流は、Ｎ＋ソース領域３７８Ｖを含むメサを下方に流れ、１２ＶのＮウェル３８０Ｄを介して横方向に流れ、そして、Ｎ＋ドレイン領域３７８Ｕを含むメサを上方に流れる。この点で、デバイス３１９は、完全に拡散またはエピタキシなしで形成された１つを除き、真に「擬似縦型」デバイスである。
【０１７７】
図１８Ｇは、フィールド酸化物領域３５２の上を段状に上るゲート３５８Ｊを含む横型ＮチャネルＤＭＯＳ３２０を示す。ＤＭＯＳ３２０は、Ｎ＋ソース領域３７８Ｗと、Ｎ＋ドレイン領域３７８Ｘと、Ｐ＋ボディコンタクト領域３６４Ｕを介して接触されるＰボディ３９５Ｅとを含む。電流は、Ｎ＋ソース領域３７８Ｗから、（ポリシリコンゲート３５８Ｊの活性化した部分の下にあるゲート酸化物の下に位置付けられる）Ｐボディ３９５Ｅ内のチャネルを通り、さらに高電圧ドリフト領域３９１Ｃを通って、（高電圧ドリフト領域３９３ＤおよびＮ＋ドレイン領域３７８Ｘを含む）５ＶのＮウェル３５４Ｒに流れ込む。
【０１７８】
図１８Ｈは、ゲート３５８Ｋと、Ｐ＋ソース領域３６４Ｗと、Ｐ＋ドレイン領域３６４Ｖと、Ｎ＋ボディコンタクト領域３７８Ｘを介して接触される（ＤＭＯＳボディとして働く）Ｎウェル３５４Ｒとを含む横型ＰチャネルＤＭＯＳ４００を示す。電流は、Ｐ＋ソース領域３６４Ｗから、（ポリシリコンゲート３５８Ｋの下にあるゲート酸化物の下に位置付けられた）Ｎウェル３５４Ｒ内のチャネルを通り、さらに（Ｐ基板３５０の単に分離された部分である）高電圧ドリフト領域４０１を通り、Ｐ＋ドレイン領域３６４Ｖ（任意に５ＶのＰウェル）まで流れる。
【０１７９】
要約すると、上述のデバイスのすべてのファミリーは、以下のように図１８Ａ〜図１８Ｈおよび表１（接尾文字を有さない）で識別されるように、一連の１１回の基本的な注入を用いて１枚の基板３５０上に作製され得る。
【０１８０】
【表１】
【０１８１】
基板は、熱サイクルに実質的に曝されないため、注入物が基板内に導入された後の注入物の拡散または再分配は実質的に生じない。したがって、表１に列挙した注入を、任意の順序で実施することができる。さらに、５Ｖおよび１２Ｖのデバイスは単に例示であることを理解されたい。５Ｖ未満および／または１２Ｖを超える電圧定格を有するデバイスもまた、この発明の原理を用いて作製することができる。
【０１８２】
図１９Ａ〜図１９Ｈは、図１８Ａ〜図１８Ｈに示すデバイスのいくつかの等価回路図である。図１９Ａ〜図１９Ｈにおいて、「Ｓ」はソースを表わし、「Ｄ」はドレインを表わし、「Ｇ」はゲートを表わし、「Ｂ」はボディまたはベースを表わし、「Ｃ」はコレクタを表わし、「Ｅ」はエミッタを表わし、「ＤＮ」は深いＮ層を表わし、「ＦＩ」は（適用可能である場合）フロア分離接続を表わす。
【０１８３】
図１９Ａは、ＰＭＯＳ３０１およびＮＭＯＳ３０２を含む５ＶのＣＭＯＳを示す。ＰＭＯＳ３０１およびＮＭＯＳ３０２は５Ｖのデバイスであることにより、相対的に薄いゲート酸化物層を有する。ＰＭＯＳ３０１は、Ｄ１と表示されたダイオードにより基板から分離される。ＮＭＯＳ３０２は通常、基板から分離されないが、ＮＭＯＳ３０２は、それよりも下に形成された深いＮ層を有するものとして示され、ダイオードＤ２およびＤ３は、基板からＮＭＯＳ３０２を分離する。深いＮ層には、フロア分離端子ＦＩを介して別個にバイアスをかけることができる。端子ＦＩは、ボディ端子Ｂに対し、逆バイアスまたはゼロバイアスをかけられ得る。
【０１８４】
図１９Ｂは、ＰＭＯＳ３０３およびＮＭＯＳ３０４を含む１２ＶのＣＭＯＳを示す。ＰＭＯＳ３０３およびＮＭＯＳ３０４は、ＰＭＯＳ３０１およびＮＭＯＳ３０２よりも厚いゲート酸化物層を有する。ＮＭＯＳ３０４の下の深いＮ層は、基板からＮＭＯＳ３０４を分離するダイオードＤ４およびＤ５を形成する。
【０１８５】
図１９Ｃは、ダイオードＤ７により基板から分離されたコレクタを有する５ＶのＮＰＮ３０５を示す。図１９Ｄは、そのベースが、逆バイアスをかけられたダイオードＤ８により基板から分離された、５Ｖの擬似縦型ＰＮＰ３０６を示す。
【０１８６】
図１９Ｅは、厚いゲート酸化物層または薄いゲート酸化物層のいずれかを有し得る３０Ｖの横型トレンチＤＭＯＳ３０８を示す。ドレインと基板との間に、逆バイアスをかけたダイオードＤ６が形成される。ソース／ボディ端子Ｓ／Ｂもまた、基板から分離される。
【０１８７】
図１９Ｆは、ポリ−ポリキャパシタ３１１を示し、図１９Ｇは、ポリシリコン抵抗器（図１８Ａ〜図１８Ｈでは図示せず）を示す。これらのデバイスはいずれも、酸化物層により基板から分離される。
【０１８８】
図１９Ｈは、そのソースおよびボディの端子がともに短絡されて基板に連結され、かつ、そのドレイン端子がダイオードＤ９により基板から分離される、従来の３０Ｖの横型ＤＭＯＳ３２０を示す。概略的に、図１８Ｇに示すＮチャネル横型（表面）ＤＭＯＳ３２０および図１８Ａに示すＮチャネルトレンチ横型ＤＭＯＳ３０８は、一見同じ概略図を有しているように見えるが、それらの構成は完全に異なる。これらのＤＭＯＳの差を強調するために、概略図にこれらの両方を含めた（一方は、表面伝導型デバイスであり、他方は、トレンチ側壁を垂直方向かつ下方にチャネル内で導通する）。
【０１８９】
図２０Ａおよび図２０Ｂは、図１８Ａ〜図１８Ｇで示すデバイスを作製するために用いられ得る、この発明に従った例示的なプロセスの概観を提示する。このプロセスは、プロセスのステップの概要を簡潔に示す一連の「カード」として描かれている。角部が切り取られたカードは、任意のプロセスステップを示す。このプロセスは、図２１〜図６７の説明において、以下において更に詳細に説明する。
【０１９０】
プロセスは、基板と、ＬＯＣＯＳ（シリコンの選択的酸化）のシーケンスを実施して基板の表面にフィールド酸化物領域を形成することとにより開始する。プロセス全体の熱収支の主な部分は、ＬＯＣＯＳのシーケンス中に生じる。次に、３つのオプション、すなわち、トレンチＤＭＯＳの形成、ポリ−ポリキャパシタの形成、または５Ｖおよび１２ＶのＣＭＯＳデバイスの作製に備えたＮ型ウェルおよびＰ型ウェルの形成、が存在する。実際に、トレンチＤＭＯＳとポリ−ポリキャパシタとは、互いに排他的ではない。プロセスのこの部分および以降の部分で堆積されるポリシリコン層を用いて、トレンチＤＭＯＳおよびポリ−ポリキャパシタの両方を形成することができる。
【０１９１】
ウェルが形成されてから、横型ＣＭＯＳデバイス用のゲートが形成される。次にこのプロセスは、ソースおよびドレイン領域の形成、ＢＰＳＧ（ボロホスホシリケートガラスまたは他の誘電体）層の堆積およびＢＰＳＧ層内におけるコンタクト開口部の形成、二層金属（ＤＬＭ）の形成、ならびに第３の金属層およびパッドマスクの最終的な形成に進む。
【０１９２】
図２１〜図６７は、図１８Ａ〜図１８Ｈに示すデバイスのいくつか、すなわち、特に、５ＶのＰＭＯＳ３０１、５ＶのＮＭＯＳ３０２、５ＶのＮＰＮ３０５、５ＶのＰＮＰ３０６、３０Ｖの横型トレンチＤＭＯＳ３０８、１２ＶのＰＭＯＳ３０９、および１２ＶのＮＭＯＳ３１０を作製するためのプロセスを示す。５ＶのＮＰＮ３０５および５ＶのＰＮＰ３０６は、従来の形と、高速動作（高ｆT）を提供する形との両方で示される。このプロ
セスは、１枚の基板３５０を用いる。
【０１９３】
「Ａ」と表示された図面は、５ＶのＰＭＯＳ３０１および５ＶのＮＭＯＳ３０２を示し、「Ｂ」と表示された図面は、従来の形の５ＶのＮＰＮ３０５および５ＶのＰＮＰ３０６
を示し、「Ｃ」と表示された図面は、「高ｆT」の形の５ＶのＮＰＮ３０５および５Ｖの
ＰＮＰ３０６を示し、「Ｄ」と表示された図面は、３０Ｖの横型トレンチＤＭＯＳ３０８を示し、「Ｅ」と表示された図面は、１２ＶのＰＭＯＳ３０９および１２ＶのＮＭＯＳ３１０を示す。参照を容易にするために、この体系を表２にまとめる。
【０１９４】
【表２】
【０１９５】
プロセスの特定のステージが、関与する１つまたは複数のデバイスに有意な影響を及ぼさない図面は提示しない。たとえば、注入されたドーパントが、上にある窒化物層または酸化物層により基板に到達しないようにされる場合、または、層が堆積された後に、その層が、下にあるデバイスに有意な影響を及ぼさずに除去される場合、その図面は省略される。各文字と特定のデバイスとの関連を保持するために、このことは必然的に、図面が順次的なものではないことを意味する。たとえば、特定の参照番号を有する図面が、「Ｂ」を有するものの「Ａ」を有さないことが考えられる。
【０１９６】
図２１は、すべてのデバイスに対する開始材料、すなわち基板３５０を示す。基板３５０上にパッド酸化物層４０２が形成されて、窒化物とシリコン基板との間の応力を緩和する。たとえば、パッド酸化物層４０２は、３０分から３時間にわたり、約８５０から１１００℃まで基板３５０を加熱することにより形成され得る。
【０１９７】
図２２Ａ〜図２２Ｅに示すように、基板３５０の表面上に窒化物層４０４が堆積され、この窒化物層４０４は、一般に７００Ａから４０００Ａの範囲の厚さを有するが、１５００Ａが公称値である。窒化物層４０４上にフォトレジストマスク層４０６が堆積される。従来のフォトリソグラフィのプロセスを用いて、フォトレジスト層４０６をフォトリソグラフィによりパターニングし、フォトレジスト層４０６の開口部を介して窒化物層４０４をエッチングして、図２２Ａ〜図２２Ｅに示す構造を形成する。一般に、窒化物は、任意の領域に残存してフィールド酸化を受けず、すなわち、窒化物で被覆された領域は、デバイスが作製されるべき活性領域に対応する。
【０１９８】
図２３Ａ〜図２３Ｅに示すように、フォトレジスト層４０６が除去され、通常のＬＯＣＯＳの活性マスクのシーケンスに続き、基板３５０が、たとえば８５０から１１００℃、一般には９００℃まで１から４時間、名目上は２時間にわたり、酸化雰囲気内で加熱される。その結果、フィールド酸化物層３５２は、窒化物により被覆されずに、窒化物層４０４の部分間の空間に形成される。フィールド酸化物層３５２は、０．２から２μｍの厚さの範囲であり得るが、０．５μｍが公称値である。次に窒化物層３５２は、図２４Ａ〜図２４Ｅに示すように除去される。これにより、フィールド酸化物層３５２は、基板３５０に形成されるべきデバイス間およびデバイス内の予め定められた領域に残る。パッド酸化物層４０８は、フィールド酸化物層３５２の部分間の領域において成長する。
【０１９９】
図２５Ｄに示すように、３０Ｖの横型トレンチＤＭＯＳ３０８を含むことになる領域において、パッド酸化物層４０８の上部上に、窒化物層４１０、ＴＥＯＳ酸化物層４１２、およびフォトレジストマスク層４１４が続けて堆積される。窒化物層４１０は、０．１から０．６μｍの厚さの範囲であり得るが、一般に０．２μｍの厚さであり得る。ＴＥＯＳ酸化物層４１２は、周知のプロセスで堆積され、たとえば２００Ａから２ｕｍの厚さであり得るが、一般には７００Ａの厚さを有する。フォトレジストマスク層４１４は、相対的に狭い開口部４１５を形成することによってフォトリソグラフィによってパターニングされ、次にこの開口部４１５を用いて、ＴＥＯＳ酸化物層４１２および窒化物層４１０を通って基板３５０内までエッチングを行ない、基板３５０内にトレンチ４１６を形成する。好ましくは、基板３５０内をエッチングするために、反応性イオンエッチング（ＲＩＥ）等の指向性のプロセスが用いられる。トレンチ４１６は一般に、たとえば、０．５μｍの幅であり得（しかしながら、０．２５μｍから１ｕｍの範囲であり得る）、０．８と２μｍ（一般に１．５μｍ）との間の深さであり得る（図２５Ｄでは４つのトレンチ４１６が示されているが、図１８Ａでは、３０Ｖの横型トレンチＤＭＯＳ３０８用の１つのトレンチのみが示されていることに注意されたい。横型トレンチＤＭＯＳ３０８の基本的な構造が同じままで、横型トレンチＤＭＯＳ３０８が任意の数のトレンチを有し得ることを当業者は理解するであろう。）。
【０２００】
図２６Ｄに示すように、フォトレジスト層４１４が剥がされ、トレンチ４１６の壁面上に犠牲酸化物層４１８を成長させて、ＲＩＥプロセスで生じた結晶の損傷を修復する。次に、図２７Ｄに示すように、犠牲酸化物層４１８が除去されて、トレンチ４１６の壁面上にゲート酸化物層３９８Ａが形成される。ゲート酸化物層３９８Ａは、１００Åから１２００Åの厚さであり得るが、一般に約２００Åの厚さであり、３０分から３時間、一般には１時間にわたり、８５０から１０００℃、一般には９００℃で基板３５０を加熱することによって形成され得る。
【０２０１】
図２８Ｄに示すように、第１のポリシリコン層３９６Ａが堆積され、トレンチ４１６を充填してＴＥＯＳ酸化物層４１４の表面上に流れる。ポリシリコン層３９６Ａは、現場で高ドープされたリンを有する層を堆積することにより、導電性となる。これにより、１平方当たり約２０オームのシート抵抗を有する第１のポリシリコン層３９６Ａが生じる。次に図２９Ｄに示すように、窒化物層４１０の表面とポリシリコン層３９６Ａの表面とがほぼ同じ水準になるまでポリシリコン層３９６Ａがエッチバックされ、図３０Ｄに示すように、ＴＥＯＳ酸化物層４１２が除去される。次に、図３１Ｄに示すように、ポリシリコン層３９６Ａが、窒化物の表面よりも僅かに下まで再びエッチバックされる。
【０２０２】
図３２Ｄに示すように、第１のポリシリコン層３９６Ａおよび窒化物層４１０の表面上に、第２のポリシリコン層３８９が堆積される。ポリシリコン層３８９は、ポリシリコン層３９６Ａと同じ態様でドープされ得、または、たとえば１から３Ｅ１５ｃｍ-2のドーズ量で６０ｋｅＶにおいてリンが注入され得、２０００Åの厚さであり得る。図３３Ｄに示すように、周知のプロセスを用いて、ポリシリコン層３８９の上に酸化物−窒化物−酸化物（ＯＮＯ）層間誘電体３８７が、たとえば１００Åから５００Åの厚さ（３５０Åが一般的）まで堆積される。このＯＮＯ層は、ＩＣ内にポリ−ポリキャパシタを形成するために用いられる。
【０２０３】
層間誘電体３８７の上にフォトレジストマスク（図示せず）が形成され、フォトレジストマスクが存在する領域を除き、層間誘電体３８７およびポリシリコン層３８９が除去される。フォトレジストマスクが残存する領域の１つは、ポリ−ポリキャパシタ３１１が形成されるべき、基板３５０の部分である。図１８Ｂに示すように、ポリシリコン層３８９は下部プレートを形成し、層間誘電体３８７はポリ−ポリキャパシタ３１１の誘電体層を
形成する。ポリ−ポリキャパシタ３１１が形成された後に、フォトレジストマスク（図示せず）が除去される。
【０２０４】
図３４Ｄは、層間誘電体３８７およびポリシリコン層３８９が除去された後における、３０Ｖの横型トレンチＤＭＯＳ３０８の領域内の構造を示す。ポリシリコン層３９６Ａの表面が基板３５０の表面とほぼ同じ水準にあり、ポリシリコン層３９６Ａがゲート酸化物層３９８Ａにより基板３５０から分離された横型トレンチＤＭＯＳ３０８のポリシリコンゲート３９６Ａになることに注意されたい。
【０２０５】
これにより、横型トレンチＤＭＯＳ３０８のトレンチおよびゲートの作製が完了する。上述のように、「Ｄ」で表示された図面のみを用いてこのプロセスを説明した。基板３５０の他の領域では、基板３５０の下にある部分に何ら影響を及ぼさずに、上述のさまざまな層が堆積および除去される。
【０２０６】
図３５Ａ〜図３５Ｅに示すように、フォトレジストマスク層４３０が堆積され、フォトリソグラフィによりパターニングされて、示された横型トレンチＤＭＯＳが形成されるべき領域を除くすべての領域に開口部を形成する（図３５Ｄ）。その構造の一部において深いＮ（ＤＮ）層を用いる他のトレンチＤＭＯＳの変形例もまた実際に、マスクされてパターニングされ、注入物を受ける。マスク層４３０の開口部を介してＮ型ドーパントが注入されて、深いＮ（ＤＮ）層を形成する。５ＶのＰＮＰおよび５ＶのＮＰＮ（いずれも高ｆTであり、従来のレイアウトである）の領域内に、深いＮ層３９０Ａおよび３９０Ｂが形
成される（図３５Ｂおよび図３５Ｃ）。１２Ｖの対称型ＣＭＯＳの領域内に、深いＮ層３９０Ｃが形成される（図３５Ｅ）。５ＶのＮＭＯＳ３０２の領域内に、深いＮ層３９０Ｇが形成される（これは、５ＶのＮＭＯＳが、下にある深いＮ層を有さないことから基板３５０から分離されていない、図１８Ａに示す実施例の変形例であることに注意されたい）。深いＮ層３９０は、たとえば、１Ｅ１３から５Ｅ１４ｃｍ-2のドーズ量、一般には５Ｅ１３ｃｍ-2のドーズ量で、１．５ＭｅＶから３ＭｅＶのエネルギ、一般には２．０ＭｅＶのエネルギでリンを注入することにより形成され得る。これにより、約１Ｅ１８ｃｍ-3のドーピング濃度を有し、かつ、基板３５０の表面よりも下に２から３μｍの範囲と０．３μｍの散在量とを有する深いＮ層が生じる。２ＭｅＶにおいて、Ｐウェルを加えない、ＤＮ層よりも上の分離されたＰ基板の厚さは、約１μｍである。
【０２０７】
深いＮ注入が完了した後に、マスク層４３０が除去される。
図３６Ｄおよび図３７Ｄに示すように、フォトレジストマスク層４３２が堆積されてフォトリソグラフィによりパターニングされ、３０Ｖの横型トレンチＤＭＯＳ３０８の領域に開口部を形成する。マスク層４３２内の開口部を介して、２段階でＮ型ドーパントが注入される。第１の注入後の構造を図３６Ｄに示し、第２の注入後の構造を図３７Ｄに示す。これらの注入はいずれも、連鎖した注入によるドリフト領域を構成する。第１の注入は、３Ｅ１２ｃｍ-2のドーズ量および１９０ｋｅＶのエネルギにおけるリンであり得、第２の注入は、１．７Ｅ１２ｃｍ-2のドーズ量および２２５ｋｅＶのエネルギにおけるリンであり得る。これにより、ドーパントがフィールド酸化物層３５２を通過する、約１Ｅ１６ｃｍ-3のドーピング濃度を有するＮドリフト領域の浅いドリフト部３９１Ａと、ドーパントがフィールド酸化物領域３５２を通過しない、約４Ｅ１６ｃｍ-3のドーピング濃度を有するＮドリフト領域の深いドリフト部３９３Ａとが形成される。この実施例において、浅いドリフト部３９１Ａは、フィールド酸化物層３５２の下面に当接し、深いドリフト部３９３Ａは、トレンチ４１６の底部まで延びる。当然ながら、実施される注入の数に対応した注入のドーズ量を減らしても総電荷量（注入された総ドーパントＱ）が相対的に変化しないままである限り、任意の数の連鎖した注入を用いてドリフト領域を最適化することができる。
【０２０８】
マスク層４３２が剥がされ、フォトレジストマスク層４３４が堆積されてフォトリソグラフィによりパターニングされ、１２Ｖの対称型ＣＭＯＳの領域に開口部を得る。それぞれ図３８Ｅおよび図３９Ｅに示すように、マスク層４３４の開口部を介して、２段階でＮ型ドーパントが注入され、１２ＶのＰＭＯＳ３０９用のＮウェル３８０Ｂを形成する。第１段階は、１Ｅ１２ｃｍ-2のドーズ量および２５０ｋｅＶのエネルギにおいて注入されたリンであり得る。第２段階は、３Ｅ１３ｃｍ-2のドーズ量および１ＭｅＶのエネルギで注入されたリンであり得る。これにより、約５Ｅ１６ｃｍ-3の範囲のドーピング濃度を有するＮウェル３８０Ｂが生じる。さらなる注入、たとえば、さらなる７Ｅ１２ｃｍ-2が、６００ｋｅＶ等の中間のエネルギにおいて含まれてよい。
【０２０９】
マスク層４３４が除去されて、代わりにフォトレジストマスク層４３６が配置され、このフォトレジストマスク層４３６がフォトリソグラフィによってパターニングされて、５ＶのＰＭＯＳ３０１、５ＶのＮＰＮ３０５、５ＶのＰＮＰ３０６、３０Ｖの横型トレンチＤＭＯＳ３０８、および１２ＶのＰＭＯＳ３０９の領域内に開口部を得る。これらの開口部を介して３段階でＮ型ドーパントが注入され、それぞれ図４０Ａ〜図４０Ｅ、図４１Ａ〜図４１Ｅ、および図４２Ａ〜図４２Ｅに示す構造を生じる。これにより、５ＶのＰＭＯＳ３０１内にＮウェル３５４Ａ（ボディ）と、５ＶのＮＰＮ３０５のコレクタの一部をなすＮウェル３５４Ｃと、５ＶのＰＮＰ３０６（「高ｆT」バージョンに限る）のベースの
一部をなすＮウェル３５４Ｄと、５ＶのＰＮＰ３０６用の、取囲む形の「フロア分離」領域の一部をなすＮウェル３５４Ｅと、３０Ｖの横型トレンチＤＭＯＳ３０８のドレインの一部をなすＮウェル３５４Ｆと、１２ＶのＰＭＯＳ３０９の分離領域３５４Ｇとが形成される。第１段階は、５Ｅ１２ｃｍ-2のドーズ量および５００ｋｅＶのエネルギで注入されたリンであり得る。第２段階は、６Ｅ１１ｃｍ-2のドーズ量および２５０ｋｅＶのエネルギで注入されたリンであり得る。第３段階は、３Ｅ１１ｃｍ-2のドーズ量および６０ｋｅＶのエネルギにおける、リンが注入されるしきい値調節部であり得る。これにより、約６Ｅ１６から１Ｅ１７ｃｍ-3の範囲のドーピング濃度を有するＮ型領域が生じる。
【０２１０】
マスク層４３６が除去されて、その代わりにフォトレジストマスク層４３８が配置され、このフォトレジストマスク４３８はフォトリソグラフィによってパターニングされて、５ＶのＰＮＰ３０６および１２ＶのＮＭＯＳ３１０に開口部を得る。これらの開口部を介して２段階でＰ型ドーパントが注入され、図４３Ｂ、図４３Ｃ、図４３Ｅ、図４４Ｂ、図４４Ｃ、および図４４Ｅに示す構造を生じる。これにより、５ＶのＰＮＰ３０６のコレクタの一部をなすＰウェル３８６Ｂと、１２ＶのＮＭＯＳ３１０用のＰウェル（ボディ）を形成するＰウェル３８６Ｄとが形成される。第１段階は、４Ｅ１３ｃｍ-2のドーズ量および５００ｋｅＶのエネルギで注入されたホウ素であり得る。第２段階は、２Ｅ１３ｃｍ-2のドーズ量および１００ｋｅＶのエネルギで注入されたホウ素であり得る。これにより、ほぼ中間から高いＥ１６ｃｍ-3の範囲のドーピング濃度を有するＰ型領域が生じる。
【０２１１】
マスク層４３８が除去され、代わりにフォトレジストマスク層４４０が配置され、このフォトレジストマスク層４４０がフォトリソグラフィによりパターニングされて、５ＶのＮＭＯＳ３０２、５ＶのＮＰＮ３０５、５ＶのＰＮＰ、および１２ＶのＮＭＯＳ３１０に開口部を得る。これらの開口部を介して２段階でＰ型ドーパントが注入され、図４５Ａ、図４５Ｂ、図４５Ｃ、図４５Ｅ、図４６Ａ、図４６Ｂ、および図４６Ｃに示す構造を生じる。これにより、５ＶのＮＭＯＳ３０２用のＰウェル（ボディ）を形成するＰウェル３７２Ａと、ダブルＰウェル３７２Ｃと、５ＶのＮＰＮ３０５のベースと、１２ＶのＮＭＯＳ３１０を分離することを助ける領域３７２Ｆとが形成される。第１段階は、１Ｅ１３ｃｍ-2から２Ｅ１３ｃｍ-2のドーズ量および２５０ｋｅＶのエネルギで注入されたホウ素であり得る。第２段階は、２Ｅ１３ｃｍ-2のドーズ量および４０ｋｅＶのエネルギで注入されたホウ素であり得る。これにより、低いＥ１７ｃｍ-3の範囲のドーピング濃度を有するＰ型領域が生じる。
【０２１２】
マスク層４４０が除去されて、フォトレジストマスク層４４２が堆積される。マスク層４４２は、３０Ｖの横型トレンチＤＭＯＳ３０８のトレンチ４１６および隣接する領域のみを被覆する。マスク層４４０を図４７Ｄに示す。基板３５０の平坦な活性領域である残りの領域が、次にエッチングされる（エッチングの効果が図面では視認できないことに注意されたい）。マスク層４４２が次に除去される。
【０２１３】
図４８Ａおよび図４８Ｅに示すように、基板３５０が加熱されて、ＭＯＳデバイス、すなわち５ＶのＰＭＯＳ３０１、５ＶのＮＭＯＳ３０２、１２ＶのＰＭＯＳ３０９、および１２ＶのＮＭＯＳ３１０内に第１のゲート酸化物層４４４を形成する。８００から１１００℃まで、好ましくは９００℃までの温度で、たとえば３０分から４時間、好ましくは約２時間にわたって基板３５０を加熱して、１８０Åの厚さである第１のゲート酸化物層４４４を形成することができる。
【０２１４】
図４９Ａ、図４９Ｅ、図５０Ａ、および図５０Ｅに示すように、Ｐ型ドーパントの注入が２段階で実施されて、ＭＯＳデバイス、すなわち、５ＶのＰＭＯＳ３０１、５ＶのＮＭＯＳ３０２、１２ＶのＰＭＯＳ３０９、および１２ＶのＮＭＯＳ３１０のしきい値電圧を調整する。図４９Ａおよび図４９Ｅに示すように、第１段階は、４つのすべてのＭＯＳデバイスにしきい値調整領域４４６を形成する一律の（マスクされていない）注入である。この第１段階は、２Ｅ１１ｃｍ-2のドーズ量および６０ｋｅＶのエネルギにおいて、ホウ素を用いて実施され得る。この注入は、非常に低濃度であるため、基板３５０内の他のデバイスの動作に対し、認め得るほどの影響を及ぼさない。図５０Ａおよび図５０Ｅに示す第２段階は、５ＶのＰＭＯＳ３０１および５ＶのＮＭＯＳ３０２以外のすべての領域を被覆する、定位置のフォトレジストマスク層４４８を用いて実施され、それらのデバイス内にしきい値調整領域４５０を形成する。第２段階は、８Ｅ１１から２Ｅ１２ｃｍ-2のドーズ量および６０ｋｅＶのエネルギでホウ素を用いて実施され得る。
【０２１５】
マスク層４４８が依然として定位置にある状態でのしきい値調整部の注入の第２段階の後に、第１のゲート酸化物層４４４が、５ＶのＰＭＯＳ３０１および５ＶのＮＭＯＳ３０２からエッチングされる。マスク層４４８が依然として定位置にあるため、１２ＶのＰＭＯＳ３０９および１２ＶのＮＭＯＳ３１０内の第１のゲート酸化物層４４４は影響を受けない。その後、マスク層４４８が除去される。
【０２１６】
図５１Ａおよび図５１Ｅに示すように、第２のゲート酸化物層４５２を基板３５０のすべての領域において成長させる。第２のゲート酸化物層４５２を形成するために、８００℃から１１００℃まで、好ましくは９００℃までの温度で、２０分から２時間、一般には５０分間にわたって基板３５０を加熱して、第１のゲート酸化物層４４４が除去されている５ＶのＰＭＯＳ３０１および５ＶのＮＭＯＳ３０２内に１５０Åの厚さの第２のゲート酸化物層４５２を生じる。１２ＶのＰＭＯＳ３０９および１２ＶのＮＭＯＳ３１０において、第１のゲート酸化物層４４４が依然として存在するため、第１のゲート酸化物層４４４および第２のゲート酸化物層４５２の厚さは加算されない。その結果、１２ＶのＭＯＳデバイス内の第１のゲート酸化物層４４４および第２のゲート酸化物層４５２の組合された厚さは、約３００Åになる。要約すると、５ＶのＭＯＳデバイス内のゲート酸化物層は、約１５０Åの厚さであり、１２ＶのＭＯＳデバイス内のゲート酸化物層は、約３００Åの厚さである。第２のゲート酸化物層４５２の成長は、非ＭＯＳデバイスの構造または動作に有意な影響を及ぼさない。
【０２１７】
図５２Ａ、図５２Ｄ、および図５２Ｅに示すように、基板３５０のすべての領域にわたって第３のポリシリコン層４５４が堆積される。第３のポリシリコン層４５４は、たとえ
ば２０００Ａの厚さであり得、好ましくは、「ポリサイド」と時として呼ばれる、シリサイド化された層である。次に、図５３Ａ、図５３Ｄ、および図５３Ｅに示すように、フォトレジストマスク層４５６が堆積されて、フォトリソグラフィによりパターニングされ、５ＶのＰＭＯＳ３０１、５ＶのＮＭＯＳ３０２、３０Ｖの横型トレンチＤＭＯＳ３０８、１２ＶのＰＭＯＳ３０９、および１２ＶのＮＭＯＳ３１０内にマスク層４５６の相対的に小さな部分を残す。次にポリシリコン層４５４をエッチングする。これにより、５ＶのＰＭＯＳ３０１内のゲート３５８Ａ、５ＶのＮＭＯＳ３０２内のゲート３５８Ｂ、３０Ｖの横型トレンチＤＭＯＳ３０８内のポリシリコン層４５４の一部、１２ＶのＰＭＯＳ３０９内のゲート３５８Ｅ、および１２ＶのＮＭＯＳ３１０内のゲート３５８Ｆが残る。マスク層４５６は除去される。
【０２１８】
図５４Ａから図５４Ｅに示すように、フォトレジストマスク層４５８が堆積されて、さまざまなデバイスの開口部を用いてフォトリソグラフィによりパターニングされる。これらの開口部は、その主な機能が５ＶのＰＮＰ３０６のベースを含むＰＮＰトランジスタのＮ型ベースとして働くことである、「Ｎベース」のリンの注入物を受けるべき領域を規定する。重要ではない態様で、たとえばコンタクトを改善し、抵抗を下げ、寄生振動を減じる等のために、他のデバイスでドーパントを用いることができる。たとえば図５４Ａ〜図５４Ｅに示すように、ＰＮＰ３０６の分離コンタクトウインドウ内でもＮベースの注入が用いられるが、コンタクトウインドウ内でのその機能は、ＰＮＰベースとしてのその役割ほど重要ではない。同様の態様で、５ＶのＰＭＯＳ３０１と５ＶのＮＭＯＳ３０２との間の、Ｎウェルおよび分離領域用のコンタクトウインドウ内、５ＶのＮＰＮ３０５内のコレクタのコンタクトウインドウ内、３０Ｖの横型トレンチＤＭＯＳ３０８内のドレインコンタクトウインドウ内、および１２ＶのＰＭＯＳ３０９内のＮウェルコンタクトウインドウ内にも、Ｎベースの注入を導入することができる。モジュール性およびデバイスの独立性の原理を維持しながら、Ｎベースの注入は、プロセスにおけるさまざまな形態のＰＮＰデバイス以外の他のデバイスの性能を決定的な態様で決定するためには用いられない。マスク層４５８は除去される。
【０２１９】
図５５Ｄおよび図５５Ｅに示すように、フォトレジストマスク層４６０が堆積され、３０Ｖの横型トレンチＤＭＯＳ３０８内の開口部のみを用いてフォトリソグラフィによりパターニングされる。Ｐ型ドーパント、一般にはホウ素が、マスク層４６０内の開口部を介し、連鎖した注入として（具体的には、示されるこの場合では２段階で）注入され、３０Ｖの横型トレンチＤＭＯＳ３０８内にＰボディ領域３９５Ａを形成する。この注入の第１段階は、３Ｅ１２ｃｍ-2のドーズ量および１９０ｋｅＶのエネルギにおけるホウ素であり得る。この注入の第２段階は、１．７Ｅ１２ｃｍ-2のドーズ量および２２５ｋｅＶのエネルギにおけるホウ素であり得る。これにより、約２．５Ｅ１７ｃｍ-3のドーピング濃度を有するＰボディ領域３９５Ａを生じる。マスク層４６０は除去される。モジュール性およびデバイスの独立性の原理を維持しながら、Ｐボディ注入は、さまざまな横型トレンチＤＭＯＳデバイス以外のデバイスの性能を決定するためには用いられない。
【０２２０】
図５７Ｅに示すように、フォトレジストマスク層４６２が堆積され、１２ＶのＰＭＯＳ３０９および１２ＶのＮＭＯＳ３１０内の開口部を用いてフォトリソグラフィによりパターニングされる。Ｐ型ドーパント、一般にはホウ素（この明細書では１２ＶのＰ−ＬＤＤ注入と呼ばれる）が、開口部を介して注入されて、１２ＶのＰＭＯＳ３０９のゲート３５８Ｅの両側に、低ドープされたドレイン（ＬＤＤ）領域３６３Ｃおよび３６３Ｄを形成する。この注入は、２Ｅ１２ｃｍ-2のドーズ量および６０ｋｅＶのエネルギでホウ素を用いて実施され得、約１０17ｃｍ-3のドーピング濃度を有するＬＤＤ領域３６３Ｃおよび３６３Ｄを生じる。モジュール性およびデバイスの独立性の原理を維持しながら、１２ＶのＰ−ＬＤＤ注入は、さまざまな１２ＶのＰＭＯＳデバイス以外のデバイスの性能を決定するためには用いられない。マスク層４６２は除去される。
【０２２１】
図５８Ｅに示すように、フォトレジストマスク層４６４が堆積され、１２ＶのＮＭＯＳ３１０内の開口部を用いてフォトリソグラフィによりパターニングされる。Ｎ型ドーパント、一般にはリン（この明細書では、１２ＶのＮ−ＬＤＤ注入と呼ぶ）が、開口部を介して注入されて、１２ＶのＮＭＯＳ３１０内のゲート３５８Ｆの両側に、低ドープされたドレイン（ＬＤＤ）領域３７７Ｃおよび３７７Ｄを形成する。この注入は、重要ではない領域、たとえば１２ＶのＮＭＯＳ３１０内のボディコンタクトにも導入され得る。この注入は、２Ｅ１２ｃｍ-2のドーズ量および８０ｋｅＶのエネルギでリンを用いて実施され得、約８Ｅ１６ｃｍ-3のドーピング濃度を有するＬＤＤ領域３７７Ｃおよび３７７Ｄを生じる。モジュール性およびデバイスの独立性の原理を維持しながら、１２ＶのＮ−ＬＤＤ注入は、さまざまな１２ＶのＮＭＯＳデバイス以外のデバイスの性能を決定するためには用いられない。マスク層４６４は除去される。
【０２２２】
図５９Ａ〜図５９Ｄに示すように、フォトレジストマスク層４６６が堆積され、さまざまなデバイスの開口部を用いてフォトリソグラフィによりパターニングされる。さまざまなデバイスの開口部は、その主な機能が、５ＶのＰＭＯＳ３０１のＬＤＤを含むさまざまな５ＶのＰＭＯＳトランジスタにおいてドリフトまたはＬＤＤとして働くことである「５ＶのＰ−ＬＤＤ」のホウ素の注入を受けるための領域を規定する。重要ではない態様で、たとえば、コンタクトを改善し、抵抗を下げ、寄生振動を減じる等のために、他のデバイスでこのドーパントを用いることができる。たとえば図５９Ａ〜図５９Ｄに示すように、５ＶのＰ−ＬＤＤの注入は、５ＶのＮＭＯＳ３０２のＰウェルコンタクトウインドウ内、５ＶのＮＰＮ３０５のベースコンタクトウインドウ内、５ＶのＰＮＰ３０６のエミッタおよびコレクタのコンタクトウインドウ内、ならびに３０Ｖの横型トレンチＤＭＯＳ３０８のＰボディコンタクトウインドウ内でも用いられる。この注入は、５Ｅ１２ｃｍ-2のドーズ量および６０ｋｅＶのエネルギでホウ素を用いて実施され得、約７Ｅ１６ｃｍ-3のドーピング濃度を有するＰ型領域を生じる。モジュール性およびデバイスの独立性の原理を維持しながら、５ＶのＰ−ＬＤＤの注入は、さまざまな５ＶのＰＭＯＳデバイス以外のデバイスの性能を決定するためには用いられない。マスク層４６６は除去される。
【０２２３】
図６０Ａ〜図６０Ｄに示すように、フォトレジストマスク層４６８が堆積され、さまざまなデバイス内の開口部を用いてフォトリソグラフィによりパターニングされる。これらの開口部は、その主な機能が、５ＶのＮＭＯＳ３０２のＬＤＤを含むさまざまな５ＶのＮＭＯＳトランジスタにおいてドリフトまたはＬＤＤとして働くことである「５ＶのＮ−ＬＤＤ」、すなわち、リンまたは砒素の注入を受けるべき領域を規定する。ドーパントは、重要ではない態様で、たとえばコンタクトを改善し、抵抗を下げ、寄生振動を減じる等のために他のデバイスで用いられ得る。たとえば図６０Ａ〜図６０Ｄに示すように、５ＶのＮ−ＬＤＤ注入は、５ＶのＰＭＯＳ３０１のＮウェルコンタクトウインドウ内、５ＶのＮＰＮ３０５のエミッタおよびコレクタのコンタクトウインドウ内、５ＶのＰＮＰ３０６のベースコンタクトウインドウ内、ならびに３０Ｖの横型トレンチＤＭＯＳ３０８のソース／ドレインコンタクトウインドウ内でも用いられる。この注入は、８Ｅ１２ｃｍ-2のドーズ量でリンまたは砒素を用いて実施され得る。リンを用いた場合、エネルギは６０ｋｅＶであり得、砒素を用いた場合、エネルギは１４０ｋｅＶであり得る。これにより、約３Ｅ１７ｃｍ-3のドーピング濃度を有するＮ型領域が生じる。マスク層４６８は除去される。
【０２２４】
基板の表面上に酸化物層が堆積され、次に周知の方法を用いて、反応性イオンエッチャにおいて異方性エッチングが行なわれる。これにより、水平方向の表面から酸化物が除去されるが、それぞれ５ＶのＰＭＯＳ３０１および５ＶのＮＭＯＳ３０２のゲート３５８Ａおよび３５８Ｂの垂直方向の側壁上の酸化物スペーサ４７０と、３０Ｖの横型トレンチＤＭＯＳ３０８のフィールドプレート４５４の垂直方向の側壁上の酸化物スペーサ４７２と、それぞれ１２ＶのＰＭＯＳ３０９および１２ＶのＮＭＯＳ３１０のゲート３５８Ｅおよび３５８Ｆの垂直方向の側壁上の酸化物スペーサ４７４とが残される。結果的に得られた構造を、図６１Ａ、図６１Ｄ、および図６１Ｅに示す。
【０２２５】
図６２Ａ〜図６２Ｅに示すように、フォトレジストマスク層４７６が堆積され、すべてのデバイスの開口部を用いてフォトリソグラフィによりパターニングされる。これらの開口部を介してＰ型ドーパントが注入され、５ＶのＰＭＯＳ３０１内にＰ＋ソース／ドレイン領域３６４Ａおよび３６４Ｂ、５ＶのＮＭＯＳ３０２内にウェルコンタクト領域、５ＶのＮＰＮ３０５内にＰ＋ベースコンタクト領域３６４Ｅ、５ＶのＰＮＰ３０６内にＰ＋エミッタおよびコレクタのコンタクト領域３６４Ｆおよび３６４Ｇ、３０Ｖの横型トレンチＤＭＯＳ３０８内にＰ＋ボディコンタクト領域３６４Ｉ、１２ＶのＰＭＯＳ３０９内にＰ＋ソース／ドレイン領域３６４Ｊおよび３６４Ｋ、ならびに１２ＶのＮＭＯＳ３１０内にＰ＋ボディコンタクト領域を形成する。この注入は、２Ｅ１５ｃｍ-2から９Ｅ１５ｃｍ-2のドーズ量、一般には５Ｅ１５ｃｍ-2のドーズ量で、６０ｋｅＶのエネルギにおけるホウ素またはＢＦ２であり得、８Ｅ１９ｃｍ-3のドーピング濃度を有するＰ＋領域を生じる。Ｐ＋が多くのデバイス構造で用いられているが、Ｐ＋はデバイス特性の設定に最小限の影響しか及ぼさない。マスク層４７６は除去される。
【０２２６】
図６３Ａ〜図６３Ｅに示すように、フォトレジストマスク層４７８が堆積され、すべてのデバイスの開口部を用いてフォトリソグラフィによりパターニングされる。Ｎ型ドーパントがこれらの開口部を介して注入され、５ＶのＰＭＯＳ３０１内にウェルコンタクト領域、５ＶのＮＭＯＳ３０２内にＮ＋ソース／ドレイン領域３７８Ａおよび３７８Ｂ、５ＶのＮＰＮ３０５内にＮ＋エミッタおよびコレクタ領域３７８Ｅおよび３７８Ｆ、５ＶのＰＮＰ３０６内にＮ＋ベースコンタクト領域、３０Ｖの横型トレンチＤＭＯＳ３０８内にＮ＋ソース／ドレインコンタクト領域３７８Ｉおよび３７８Ｊ、１２ＶのＰＭＯＳ３０９内にＮウェルコンタクト領域、ならびに１２ＶのＮＭＯＳ３１０内にＮ＋ソース／ドレイン領域３７８Ｋおよび３７８Ｌを形成する。この注入は、４Ｅ１５ｃｍ-2から９Ｅ１５ｃｍ-2のドーズ量および４０ｋｅＶから８０ｋｅＶのエネルギの砒素またはリンであり得、８Ｅ１９ｃｍ-3のドーピング濃度を有するＮ＋領域を生じる。Ｎ＋が多くのデバイス構造で用いられているが、このＮ＋は、デバイス特性の設定に最小限の影響しか及ぼさない。マスク層４７８は除去される。
【０２２７】
図６４Ａ〜図６４Ｅに示すように、基板３５０の表面上に層間誘電体４８０が堆積される。層間誘電体は、ボロホスホシリケートガラス（ＢＰＳＧ）または他の任意のガラスであり得、ＣＶＤまたはスピンコートにより、２０００Åから７０００Åの厚さまで堆積される。層間誘電体４８０上にフォトレジストマスク層４８２が堆積され、基板３５０への電気的接触が行なわれる開口部を用いてフォトリソグラフィによりパターニングされる。層間誘電体は、マスク層４８２内の開口部を介してエッチングされ、マスク層４８２は除去される。
【０２２８】
図６５Ａ〜図６５Ｅに示すように、フォトレジストマスク層４８４が堆積され、層間誘電体４８０内の或る特定の開口部上の開口部を用いてフォトリソグラフィによりパターニングされる。マスク層４８４内の開口部を介してＮ型ドーパントが注入されて、「Ｎプラグ」領域を形成する。Ｎプラグ領域は、高ドープされており、後に堆積されるべき金属層と、基板３５０のＮ型領域との間のオーミック接触を高める。Ｎ型ドーパントが、以前に形成されたＮ＋領域に進入しているため、Ｎプラグ領域が図１８Ａ、図１８Ｂ、または図６５Ａ〜図６５Ｅで視認できないことに注意されたい。Ｎプラグ注入は、６Ｅ１９ｃｍ-2のドーズ量および３０ｋｅＶのエネルギのリンまたは砒素であり得、ほぼ縮退したドーピングの、浅いＮプラグ領域を生じる。マスク層４８４は除去される。
【０２２９】
図６６Ａ〜図６６Ｅに示すように、層間誘電体４８０内の開口部を介してＰ型ドーパン
トが注入されて、「Ｐプラグ」領域を形成する。ｐプラグ領域は、高ドープされており、後に堆積されるべき金属層と、基板３５０のＰ型領域との間のオーミック接触を改善する。Ｐプラグ注入は、６Ｅ１５ｃｍ-2のドーズ量および４０ｋｅＶのエネルギにおけるホウ素であり得、ほぼ縮退した態様でドープされた極めて浅い層を有するＰプラグ領域を生じる。ホウ素のＰプラグドーピングは、Ｎプラグ注入をカウンタドープするほど十分なものでないため、ホウ素のＰプラグドーピングをＰ＋領域に制限するためのマスクは必要としない。
【０２３０】
最後に、図６７Ａ〜図６７Ｅに示すように、層間誘電体４８０の上面上に金属層４８６が堆積され、層間誘電体４８０内の開口部を充填し、基板３５０の下にある領域と電気的に接触する。金属層４８６は、５０００Åの厚さまでスパッタリングまたは共蒸着を行なうことにより堆積されたＡｌ／Ｓｉ／Ｃｕであり得る。次に、フォトレジストマスク層（図示せず）が金属層４８６上に堆積されてパターニングされ、開口部を形成する。金属層４８６は、マスク層内の開口部を介してエッチングされて、基板３５０内に形成されたデバイスのさまざまな端子と電気的に接触する金属層４８６の部分を分離する。マスク層が次に除去される。
【０２３１】
以降のプロセスステップは、多層金属ＩＣプロセスに含まれる一般的なステップを含み、これらのステップには、別の層間誘電体の堆積、たとえばスピンオングラス、任意のエッチバック、またはガラスのＣＭＰ平坦化と、その後に続くフォトマスキングステップ（ビアマスク）およびエッチングと、タングステンの堆積と、タングステンのエッチバックまたはＣＭＰ平坦化とが含まれる。次に、一般には、金属層４８６の厚さよりも大きな厚さ、たとえば７０００ÅまでＡｌ−Ｃｕをスパッタリングし、その後、第２の金属層のフォトマスキングおよびドライエッチングを行なうことにより、第２の金属層（図示せず）が堆積される。
【０２３２】
同様に、任意の第３の金属層のプロセスは、多層金属ＩＣプロセスに含まれる一般的なステップを含み、これらのステップには、第２の層間誘電体の堆積、たとえばスピンオングラス、ガラスのＣＭＰ平坦化と、その後に続くフォトマスキングのステップ（ビア２マスク）およびエッチングと、タングステンの堆積と、タングステンのエッチバックまたはＣＭＰ平坦化とが含まれる。次に、一般には、Ａｌ−Ｃｕを１μｍよりも大きな厚さまで（４ｕｍの厚さ）までスパッタリングし、その後、第３の金属層のフォトマスキングおよびドライエッチングを行なうことにより、第３の金属層が堆積される。
【０２３３】
最後のステップは、パッシベーション材料、たとえばＳｉＮ（シリコンナイトライド）を１０００Ａから５０００Ａの厚さまでＣＶＤ堆積することと、その後、ボンディングパッド領域を開けるためにパッシベーション（パッド）のマスキング動作とを含む。
【０２３４】
これにより、５ＶのＰＭＯＳ３０１、５ＶのＮＭＯＳ３０２、５ＶのＮＰＮ３０５、５ＶのＰＮＰ３０６、３０Ｖの横型トレンチＤＭＯＳ３０８、１２ＶのＰＭＯＳ３０９、および１２ＶのＮＭＯＳ３１０の作製が完了する。簡単に説明した、さらなる層間誘電体および金属層を構造体の上に堆積して、これらのデバイスの端子との接触を容易にすることができ、かつ、このような接続の相互接続の抵抗を減らすことができると理解されるであろう。
【０２３５】
上述の実施例は、単に例示であって限定ではない。この発明の広い原理に従った多くの代替的な実施例が、当業者には明らかであろう。
【０２３６】
図２１〜６７は、５ＶのＣＭＯＳ、５ＶのＮＰＮおよび５ＶのＰＮＰ（高いＦTレイア
ウト）、５ＶのＮＰＮおよび５ＶのＰＮＰ（従来のレイアウト）、３０Ｖの横型トレンチ
ＣＭＯＳ、ならびに対称型の１２ＶのＣＭＯＳを含む、図１８Ａ〜１８Ｇに示すデバイスのいくつかを作製するためのプロセスのステップを示している。各図面番号の接尾文字は、以下のように、それが関係するデバイスを示している。
【０２３７】
接尾文字 デバイス
Ａ ５ＶのＣＭＯＳ（図１８Ａ）
Ｂ ５ＶのＮＰＮおよび５ＶのＰＮＰ（高いＦTレイアウト）（図１８Ａ）
Ｃ ５ＶのＮＰＮおよび５ＶのＰＮＰ（従来のレイアウト）（図示せず）
Ｄ ３０Ｖの横型トレンチＤＭＯＳ（図１８Ａ）
Ｅ 対称型の１２ＶのＣＭＯＳ（図１８Ｂ）
一般に、デバイスの最終的な構造に影響を与えないステップについては、図面は含まれない。たとえば、ある層が形成され、それが後で除去され、下に位置する基板の構造に影響を与える場合、図面は含まれない。その結果、図面の接尾文字は連続していない。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１０Ｆ】
【図１０Ｇ】
【図１０Ｈ】
【図１０Ｉ】
【図１０Ｊ】
【図１０Ｋ】
【図１０Ｌ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図１１Ｇ】
【図１１Ｈ】
【図１１Ｉ】
【図１１Ｊ】
【図１１Ｋ】
【図１１Ｌ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１３Ｅ】
【図１３Ｆ】
【図１３Ｇ】
【図１３Ｈ】
【図１３Ｉ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１４Ｄ】
【図１４Ｅ】
【図１４Ｆ】
【図１４Ｇ】
【図１４Ｈ】
【図１４Ｉ】
【図１４Ｊ】
【図１４Ｋ】
【図１４Ｌ】
【図１４Ｍ】
【図１４Ｎ】
【図１４Ｏ】
【図１４Ｐ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１５Ｅ】
【図１５Ｆ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１６Ｄ】
【図１６Ｅ】
【図１６Ｆ】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】
【図１７Ｅ】
【図１７Ｆ】
【図１７Ｇ】
【図１７Ｈ】
【図１７Ｉ】
【図１７Ｊ】
【図１７Ｋ】
【図１７Ｌ】
【図１７Ｍ】
【図１７Ｎ】
【図１７Ｐ】
【図１７Ｑ】
【図１７Ｒ】
【図１７Ｓ】
【図１７Ｔ】
【図１７Ｕ】
【図１７Ｖ】
【図１７Ｗ】
【図１７Ｘ】
【図１７Ｙ】
【図１７Ｚ】
【図１７ＡＡ】
【図１７ＢＢ】
【図１７ＣＣ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１８Ｄ】
【図１８Ｅ】
【図１８Ｆ】
【図１８Ｇ】
【図１８Ｈ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図１９Ｄ】
【図１９Ｅ】
【図１９Ｆ】
【図１９Ｇ】
【図１９Ｈ】
【図２０Ａ】
【図２０Ｂ】
【図２１】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２２Ｄ】
【図２２Ｅ】
【図２３Ａ】
【図２３Ｂ】
【図２３Ｃ】
【図２３Ｄ】
【図２３Ｅ】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２４Ｄ】
【図２４Ｅ】
【図２５Ｄ】
【図２６Ｄ】
【図２７Ｄ】
【図２８Ｄ】
【図２９Ｄ】
【図３０Ｄ】
【図３１Ｄ】
【図３２Ｄ】
【図３３Ｄ】
【図３４Ｄ】
【図３５Ａ】
【図３５Ｂ】
【図３５Ｃ】
【図３５Ｄ】
【図３５Ｅ】
【図３６Ｄ】
【図３７Ｄ】
【図３８Ｅ】
【図３９Ｅ】
【図４０Ａ】
【図４０Ｂ】
【図４０Ｃ】
【図４０Ｄ】
【図４０Ｅ】
【図４１Ａ】
【図４１Ｂ】
【図４１Ｃ】
【図４１Ｄ】
【図４１Ｅ】
【図４２Ａ】
【図４２Ｂ】
【図４２Ｃ】
【図４２Ｄ】
【図４２Ｅ】
【図４３Ｂ】
【図４３Ｃ】
【図４３Ｅ】
【図４４Ｂ】
【図４４Ｃ】
【図４４Ｅ】
【図４５Ａ】
【図４５Ｂ】
【図４５Ｃ】
【図４５Ｅ】
【図４６Ａ】
【図４６Ｂ】
【図４６Ｃ】
【図４６Ｅ】
【図４７Ｄ】
【図４８Ａ】
【図４８Ｅ】
【図４９Ａ】
【図４９Ｅ】
【図５０Ａ】
【図５０Ｅ】
【図５１Ａ】
【図５１Ｅ】
【図５２Ａ】
【図５２Ｄ】
【図５２Ｅ】
【図５３Ａ】
【図５３Ｄ】
【図５３Ｅ】
【図５４Ａ】
【図５４Ｂ】
【図５４Ｃ】
【図５４Ｄ】
【図５４Ｅ】
【図５５Ｄ】
【図５６Ｄ】
【図５７Ｅ】
【図５８Ｅ】
【図５９Ａ】
【図５９Ｂ】
【図５９Ｃ】
【図５９Ｄ】
【図６０Ａ】
【図６０Ｂ】
【図６０Ｃ】
【図６０Ｄ】
【図６１Ａ】
【図６１Ｄ】
【図６１Ｅ】
【図６２Ａ】
【図６２Ｂ】
【図６２Ｃ】
【図６２Ｄ】
【図６２Ｅ】
【図６３Ａ】
【図６３Ｂ】
【図６３Ｃ】
【図６３Ｄ】
【図６３Ｅ】
【図６４Ａ】
【図６４Ｂ】
【図６４Ｃ】
【図６４Ｄ】
【図６４Ｅ】
【図６５Ａ】
【図６５Ｂ】
【図６５Ｃ】
【図６５Ｄ】
【図６５Ｅ】
【図６６Ａ】
【図６６Ｂ】
【図６６Ｃ】
【図６６Ｄ】
【図６６Ｅ】
【図６７Ａ】
【図６７Ｂ】
【図６７Ｃ】
【図６７Ｄ】
【図６７Ｅ】
【図１７Ｒ】基板における注入の横方向の広がりを示す、フォトレジスト層のウィンドウを介する一連の注入を示す断面図である。
【図１７Ｓ】ドーパントが非導電性材料で充填された２つのトレンチ間の領域に注入されてドーパントの横方向の広がりが制限される点以外は図１７Ｒに示すものと同様の断面図である。
【図１７Ｔ】最も深いドーパントが２つのトレンチよりも下のレベルに注入され、それが横方向に広がるようになる点以外は図１７Ｓと同様の断面図である。
【図１７Ｕ】図１７Ｔに示す一連の注入から生じる注入された領域の断面図である。
【図１７Ｖ】Ｎ型エピタキシャル層を通ってＰ型基板へ行なわれる一連の連鎖Ｐ型注入の図である。
【図１７Ｗ】図１７Ｖに示す注入から得られるドーピングプロファイルの図である。
【図１７Ｘ】誘電体で充填された１対のトレンチにより注入が制約される点以外は図１７Ｖに示すものと同様の一連の連鎖注入の図である。
【図１７Ｙ】図１７Ｘに示す注入から得られるドーピングプロファイルの図である。
【図１７Ｚ】注入された深いＮ型フロア分離領域上に環状またはリング状で重複して、共通の基板から隔てられた分離ポケットを形成するＰ基板への一連の注入を含む、ＣＩＪＩ側壁分離領域を示す図である。
【図１７ＡＡ】図１７Ｚに示す注入から得られるドーピングプロファイルの図である。
【図１７ＢＢ】図１７Ｚに示す注入の横方向散在を制約する、誘電体が充填されたトレンチの使用を示す図である。
【図１７ＣＣ】図１７ＣＣに示す注入から得られるドーピングプロファイルの図である。
【図１８Ａ】この発明のプロセスを用いて基板に同時に作製可能な「デバイス集積」の断面図であり、５ＶのＰＭＯＳ、５ＶのＮＭＯＳ、１２ＶのＰＭＯＳ、１２ＶのＮＭＯＳ、５ＶのＮＰＮ、５ＶのＰＮＰ、３０Ｖチャネルストップ、および３０Ｖ横型トレンチＤＭＯＳを示す図である。
【図１８Ｂ】この発明のプロセスを用いて基板に同時に作製可能な「デバイス集積」の断面図であり、１２Ｖの対称型ＣＭＯＳ、ポリ−ポリキャパシタ、Ｐベースを有するＮＰＮ、１２Ｖチャネルストップ、および１２Ｖ横型トレンチＤＭＯＳを示す図である。
【図１８Ｃ】この発明のプロセスを用いて基板に同時に作製可能な「デバイス集積」の断面図であり、５ＶのＣＭＯＳペアを示す図である。
【図１８Ｄ】この発明のプロセスを用いて基板に同時に作製可能な「デバイス集積」の断面図であり、Ｐボディ領域を含む交互のメサを含み、単一の深いＮ層がすべてのメサの下に位置している、横型トレンチＭＯＳＦＥＴを示す図である。
【図１８Ｅ】この発明のプロセスを用いて基板に同時に作製可能な「デバイス集積」の断面図であり、別々の深いＮ層が、Ｐボディ領域を含まないメサの下のみに位置している点以外は図１８Ｄに示すものと同様の横型トレンチＭＯＳＦＥＴを示す図である。
【図１８Ｆ】この発明のプロセスを用いて基板に同時に作製可能な「デバイス集積」の断面図であり、１つを除くすべてのメサがＰボディ領域を含む点以外は図１８Ｄに示すものと同様の横型トレンチＭＯＳＦＥＴを示す図である。
【図１８Ｇ】この発明のプロセスを用いて基板に同時に作製可能な「デバイス集積」の断面図であり、３０Ｖ横型Ｎ−チャネルＤＭＯＳを示す図である。
【図１８Ｈ】この発明のプロセスを用いて基板に同時に作製可能な「デバイス集積」の断面図であり、横型Ｐ−チャネルＤＭＯＳを示す図である。
【図１９Ａ】図１８Ａに示す５ＶのＣＭＯＳの等価回路図である。
【図１９Ｂ】図１８Ａに示す１２ＶのＣＭＯＳの等価回路図である。
【図１９Ｃ】図１８Ａに示す５ＶのＮＰＮの等価回路図である。
【図１９Ｄ】図１８Ａに示す５ＶのＰＮＰの等価回路図である。
【図１９Ｅ】図１８Ａに示す３０Ｖトレンチ横型ＤＭＯＳの等価回路図である。
【図１９Ｆ】図１８Ｂに示すポリ−ポリキャパシタの等価回路図である。
【図１９Ｇ】ポリ抵抗の等価回路図である（図１８Ａ〜１８Ｇには図示せず）。
【図１９Ｈ】図１８Ｇに示す３０Ｖ横型ＤＭＯＳの等価回路図である。
【図２０Ａ】この発明に従ったプロセスのフロー図である。
【図２０Ｂ】この発明に従ったプロセスのフロー図である。
【図２１】基板上での第１のパッド酸化物層の成長を示す図である。
【図２２Ａ】窒化マスクの堆積およびパターニングを示す図である。
【図２２Ｂ】窒化マスクの堆積およびパターニングを示す図である。
【図２２Ｃ】窒化マスクの堆積およびパターニングを示す図である。
【図２２Ｄ】窒化マスクの堆積およびパターニングを示す図である。
【図２２Ｅ】窒化マスクの堆積およびパターニングを示す図である。
【図２３Ａ】フィールド酸化物層の成長を示す図である。
【図２３Ｂ】フィールド酸化物層の成長を示す図である。
【図２３Ｃ】フィールド酸化物層の成長を示す図である。
【図２３Ｄ】フィールド酸化物層の成長を示す図である。
【図２３Ｅ】フィールド酸化物層の成長を示す図である。
【図２４Ａ】基板上での第２のパッド酸化物層の成長を示す図である。
【図２４Ｂ】基板上での第２のパッド酸化物層の成長を示す図である。
【図２４Ｃ】基板上での第２のパッド酸化物層の成長を示す図である。
【図２４Ｄ】基板上での第２のパッド酸化物層の成長を示す図である。
【図２４Ｅ】基板上での第２のパッド酸化物層の成長を示す図である。
【図２５Ｄ】トレンチハードマスクの形成およびパターニングを示す図である。
【図２６Ｄ】犠牲酸化物層の成長を示す図である。
【図２７Ｄ】トレンチゲート酸化物の成長を示す図である。
【図２８Ｄ】第１のポリシリコン層の堆積を示す図である。
【図２９Ｄ】第１のポリシリコン層の第１のエッチバックを示す図である。
【図３０Ｄ】トレンチハードマスクの除去と第２のポリシリコン層の堆積とを示す図である。
【図３１Ｄ】第１のポリシリコン層の第２のエッチバックを示す図である。
【図３２Ｄ】第２のポリシリコン層の堆積を示す図である。
【図３３Ｄ】第１の層間誘電体の形成を示す図である。
【図３４Ｄ】第１の層間誘導体および第２のポリシリコン層のエッチバックを示す図である。
【図３５Ａ】深いＮマスクの形成および深いＮマスクの注入を示す図である。
【図３５Ｂ】深いＮマスクの形成および深いＮマスクの注入を示す図である。
【図３５Ｃ】深いＮマスクの形成および深いＮマスクの注入を示す図である。
【図３５Ｄ】深いＮマスクの形成および深いＮマスクの注入を示す図である。
【図３５Ｅ】深いＮマスクの形成および深いＮマスクの注入を示す図である。
【図３６Ｄ】Ｎドリフト領域の注入の第１段階を示す図である。
【図３７Ｄ】Ｎドリフト領域の注入の第２段階を示す図である。
【図３８Ｅ】１２ＶのＮウェルの注入の第１段階を示す図である。
【図３９Ｅ】１２ＶのＮウェルの注入の第２段階を示す図である。
【図４０Ａ】５ＶのＮウェルの注入の第１段階を示す図である。
【図４０Ｂ】５ＶのＮウェルの注入の第１段階を示す図である。
【図４０Ｃ】５ＶのＮウェルの注入の第１段階を示す図である。
【図４０Ｄ】５ＶのＮウェルの注入の第１段階を示す図である。
【図４０Ｅ】５ＶのＮウェルの注入の第１段階を示す図である。
【図４１Ａ】５ＶのＮウェルの注入の第２段階を示す図である。
【図４１Ｂ】５ＶのＮウェルの注入の第２段階を示す図である。
【図４１Ｃ】５ＶのＮウェルの注入の第２段階を示す図である。
【図４１Ｄ】５ＶのＮウェルの注入の第２段階を示す図である。
【図４１Ｅ】５ＶのＮウェルの注入の第２段階を示す図である。
【図４２Ａ】５ＶのＮウェルの注入の第３段階を示す図である。
【図４２Ｂ】５ＶのＮウェルの注入の第３段階を示す図である。
【図４２Ｃ】５ＶのＮウェルの注入の第３段階を示す図である。
【図４２Ｄ】５ＶのＮウェルの注入の第３段階を示す図である。
【図４２Ｅ】５ＶのＮウェルの注入の第３段階を示す図である。
【図４３Ｂ】１２ＶのＰウェルの注入の第１段階を示す図である。
【図４３Ｃ】１２ＶのＰウェルの注入の第１段階を示す図である。
【図４３Ｅ】１２ＶのＰウェルの注入の第１段階を示す図である。
【図４４Ｂ】１２ＶのＰウェルの注入の第２段階を示す図である。
【図４４Ｃ】１２ＶのＰウェルの注入の第２段階を示す図である。
【図４４Ｅ】１２ＶのＰウェルの注入の第２段階を示す図である。
【図４５Ａ】５ＶのＰウェルの注入の第１段階を示す図である。
【図４５Ｂ】５ＶのＰウェルの注入の第１段階を示す図である。
【図４５Ｃ】５ＶのＰウェルの注入の第１段階を示す図である。
【図４５Ｅ】５ＶのＰウェルの注入の第１段階を示す図である。
【図４６Ａ】５ＶのＰウェルの注入の第２段階を示す図である。
【図４６Ｂ】５ＶのＰウェルの注入の第２段階を示す図である。
【図４６Ｃ】５ＶのＰウェルの注入の第２段階を示す図である。
【図４６Ｅ】５ＶのＰウェルの注入の第２段階を示す図である。
【図４７Ｄ】エッチブロックマスクの形成およびプレーナデバイスの活性領域のエッチングを示す図である。
【図４８Ａ】プレーナデバイスのための第１のゲート酸化物層の形成を示す図である。
【図４８Ｅ】プレーナデバイスのための第１のゲート酸化物層の形成を示す図である。
【図４９Ａ】しきい値調整注入の第１段階を示す図である。
【図４９Ｅ】しきい値調整注入の第１段階を示す図である。
【図５０Ａ】しきい値調整注入の第２段階および第１のプレーナゲート酸化物層の除去を示す図である。
【図５０Ｅ】しきい値調整注入の第２段階および第１のプレーナゲート酸化物層の除去を示す図である。
【図５１Ａ】プレーナデバイスのための第２のゲート酸化物層の形成を示す図である。
【図５１Ｅ】プレーナデバイスのための第２のゲート酸化物層の形成を示す図である。
【図５２Ａ】第３のポリシリコン層の堆積を示す図である。
【図５２Ｄ】第３のポリシリコン層の堆積を示す図である。
【図５２Ｅ】第３のポリシリコン層の堆積を示す図である。
【図５３Ａ】プレーナデバイスのゲートの形成を示す図である。
【図５３Ｄ】プレーナデバイスのゲートの形成を示す図である。
【図５３Ｅ】プレーナデバイスのゲートの形成を示す図である。
【図５４Ａ】Ｎベースマスクの形成およびＮベース領域の注入を示す図である。
【図５４Ｂ】Ｎベースマスクの形成およびＮベース領域の注入を示す図である。
【図５４Ｃ】Ｎベースマスクの形成およびＮベース領域の注入を示す図である。
【図５４Ｄ】Ｎベースマスクの形成およびＮベース領域の注入を示す図である。
【図５４Ｅ】Ｎベースマスクの形成およびＮベース領域の注入を示す図である。
【図５５Ｄ】Ｐボディマスクの形成およびＰボディ領域の注入の第１段階を示す図である。
【図５６Ｄ】Ｐボディ領域の注入の第２段階を示す図である。
【図５７Ｅ】１２ＶデバイスのためのＰ低ドープドレイン（Ｐ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図５８Ｅ】１２ＶデバイスのためのＮ低ドープドレイン（Ｎ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図５９Ａ】５ＶデバイスのためのＰ低ドープドレイン（Ｐ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図５９Ｂ】５ＶデバイスのためのＰ低ドープドレイン（Ｐ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図５９Ｃ】５ＶデバイスのためのＰ低ドープドレイン（Ｐ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図５９Ｄ】５ＶデバイスのためのＰ低ドープドレイン（Ｐ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図６０Ａ】５ＶデバイスのためのＮ低ドープドレイン（Ｎ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図６０Ｂ】５ＶデバイスのためのＮ低ドープドレイン（Ｎ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図６０Ｃ】５ＶデバイスのためのＮ低ドープドレイン（Ｎ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図６０Ｄ】５ＶデバイスのためのＮ低ドープドレイン（Ｎ−ＬＤＤ）領域のマスキングおよび注入を示す図である。
【図６１Ａ】プレーナデバイスのゲート上への酸化物側壁スペーサの形成を示す図である。
【図６１Ｄ】プレーナデバイスのゲート上への酸化物側壁スペーサの形成を示す図である。
【図６１Ｅ】プレーナデバイスのゲート上への酸化物側壁スペーサの形成を示す図である。
【図６２Ａ】Ｐ＋領域のマスキングおよび注入を示す図である。
【図６２Ｂ】Ｐ＋領域のマスキングおよび注入を示す図である。
【図６２Ｃ】Ｐ＋領域のマスキングおよび注入を示す図である。
【図６２Ｄ】Ｐ＋領域のマスキングおよび注入を示す図である。
【図６２Ｅ】Ｐ＋領域のマスキングおよび注入を示す図である。
【図６３Ａ】Ｎ＋領域のマスキングおよび注入を示す図である。
【図６３Ｂ】Ｎ＋領域のマスキングおよび注入を示す図である。
【図６３Ｃ】Ｎ＋領域のマスキングおよび注入を示す図である。
【図６３Ｄ】Ｎ＋領域のマスキングおよび注入を示す図である。
【図６３Ｅ】Ｎ＋領域のマスキングおよび注入を示す図である。
【図６４Ａ】第２の層間誘電体の堆積およびエッチングを示す図である。
【図６４Ｂ】第２の層間誘電体の堆積およびエッチングを示す図である。
【図６４Ｃ】第２の層間誘電体の堆積およびエッチングを示す図である。
【図６４Ｄ】第２の層間誘電体の堆積およびエッチングを示す図である。
【図６４Ｅ】第２の層間誘電体の堆積およびエッチングを示す図である。
【図６５Ａ】Ｎ−プラグのマスキングおよび注入を示す図である。
【図６５Ｂ】Ｎ−プラグのマスキングおよび注入を示す図である。
【図６５Ｃ】Ｎ−プラグのマスキングおよび注入を示す図である。
【図６５Ｄ】Ｎ−プラグのマスキングおよび注入を示す図である。
【図６５Ｅ】Ｎ−プラグのマスキングおよび注入を示す図である。
【図６６Ａ】Ｐ−プラグのマスキングおよび注入を示す図である。
【図６６Ｂ】Ｐ−プラグのマスキングおよび注入を示す図である。
【図６６Ｃ】Ｐ−プラグのマスキングおよび注入を示す図である。
【図６６Ｄ】Ｐ−プラグのマスキングおよび注入を示す図である。
【図６６Ｅ】Ｐ−プラグのマスキングおよび注入を示す図である。
【図６７Ａ】金属層の形成およびパターニングを示す図である。
【図６７Ｂ】金属層の形成およびパターニングを示す図である。
【図６７Ｃ】金属層の形成およびパターニングを示す図である。
【図６７Ｄ】金属層の形成およびパターニングを示す図である。
【図６７Ｅ】金属層の形成およびパターニングを示す図である。
【発明を実施するための形態】
【００６４】
発明の説明
先行技術の問題は、関与する熱処理が最小限で、ステップがほぼどの順序ででも実行可能なモジュール型プロセスにおいて克服される。その結果、デバイスは密に実装可能であり、浅い。加えて、プロセスは、ドープされた領域のドーピングプロファイルが実質的にどの仕様も満たすよう設定されることを可能にし、伝導特性、電界、寄生、ホットキャリア、スナップバック降伏、ノイズ、しきい値（ターンオン特性）、および切換速度のより良好な制御を提供する。
【００６５】
多くの実施例では、エピタキシャル層がなく、そのため、エピタキシャル成長によって導入されるばらつき（およびより高い製造コスト）が存在しない。さらに、任意の所与の
デバイスの電圧性能は、同じＩＣ上の他の集積デバイスに何の影響も与えることなく、それらとは完全に異なるように選択され、および実現されることが可能である。たとえば、５Ｖ回路におけるデバイスの集積密度は、同じＩＣ上の３０Ｖデバイスの集積によって影響されない。特定の電圧定格のデバイスが、他の構成要素およびそれらの電気的モデルに影響を与えることなく、または、回路設計およびその意図された動作の変更または「再調整」を必要とすることなく、設計に追加される、または設計から除去されることが可能である。
【００６６】
この発明のプロセスは、基板から、および互いから完全に分離され、それにより接地に対して任意の電位で「浮遊」可能な金属−酸化物−シリコン（ＭＯＳ）デバイスおよびバイポーラデバイスの作製を可能にする。構成要素が接地（基板）を上回って浮遊し得る最大電圧は、デバイス自体の定格と等しくなくてもよい。たとえば、密な５Ｖ構成要素のポケットは、レイアウトの５Ｖセクションのデザインルールに影響を与えることなく、接地を３０Ｖ上回って浮遊することができる。
【００６７】
この発明のプロセスはまた、その後の拡散時間に対する必要性を回避し、同様に分離およびシンカー領域（浪費空間）の横方向拡散の悪影響を回避するために、単一のマスク開口部を共通に介した、異なるエネルギの多数のイオン注入の低サーマルバジェットプロセスを用いた、狭い接合分離領域の形成も含む。低サーマルバジェットプロセスはまた、従来の作製方法を使用すると概してさらにより厚いエピタキシャル層の成長を必要とする、埋込層または深い層（もしくは基板）の望ましくない上方拡散に関連する問題も回避する。
【００６８】
（一般に単一のマスクを介した）多数のエネルギの一連の連続する注入を介した、ドープ領域を形成するプロセスは、ここに「連鎖注入」と呼ばれる。この発明の一局面では、単一マスクの連鎖注入を用いて、分離構造を、分離されたポケットの側壁分離部として形成する。そのような分離構造はここに「連鎖注入接合分離部」（または略してＣＩＪＩ）と呼ばれる。ＣＩＪＩ側壁分離構造は、２つ以上の注入（より深い分離のためには５〜６つが好ましい）によって形成されてもよく、エピタキシャル層とともに使用されるか、またはすべて注入されたエピレス分離構造において使用されてもよい。場合によっては、ＣＩＪＩ構造は、分離ドーピングの横方向の範囲をさらに狭くするために、酸化物で充填されたトレンチと組合わされる。
【００６９】
この発明の別の特徴は、エピタキシーの必要なく（異なる電圧のＣＭＯＳおよびバイポーラを含む）十分に分離されたデバイスを形成する能力である。そのような「エピレス」分離は、ＣＩＪＩ側壁分離構造を、ＣＩＪＩ側壁分離部と同じ導電型を有する深く注入されるフロア分離または埋込ドーパント領域にオーバーラップする、リング状、環状または矩形のドーナツ形状の構造の中に組合わせる。エピタキシャルプロセスで作られたデバイスとは異なり、深い層は基板とエピタキシャル層との間の界面には形成されず、深いフロア分離ドーパントを高エネルギで注入することによって形成される。元の基板と同じ濃度および導電型を有する分離ポケットは、そのようなプロセスの結果である。そのような分離ポケットの中身は、ＣＭＯＳ ＮウェルおよびＰウェル領域、バイポーラベース領域、ＤＭＯＳボディ領域、または高濃度にドープされたソースドレイン領域を含む、極性がＰ型またはＮ型の任意の数のドープ領域を含んでいてもよい。
【００７０】
この発明の別の属性は、共通の基板内に、異なる濃度、したがって電圧性能のウェル領域を形成する能力である。各々の場合、ドーパントプロファイルは、必要とされる接合降伏電圧を満たす十分に低い濃度を有するものの、高性能の能動デバイスの集積化を依然として可能にするよう、選択される。たとえばＣＭＯＳの場合、ウェルは、バルクパンチスルー降伏を防止するよう選択されたより高い表面下濃度と、表面パンチスルーに対して低
いしきい値を釣り合わせるものの、次のしきい値調整注入がポリシリコンゲート形成の直前（または直後）に行なわれることを依然として可能にする、より低い表面濃度とを有するレトログレードプロファイルを有している。
【００７１】
この発明の一実施例では、これらのウェルは、深く注入されたフロア分離とともに、フィールド酸化物領域の形成後に注入される。注入エネルギおよび酸化物の厚さは、ウェルの多数注入の一部が上を覆うフィールド酸化物領域を貫通し、他の部分がシリコンに到達しないよう阻止（または部分的に阻止）され得るように、選択される。注入はしたがってフィールド酸化物のトポグラフィに従っており、酸化物がより厚いところではより浅くなり、活性領域ではより深くなる。酸化物の厚さは、イオン注入された層と組合わされた場合、表面チャネルの形成および寄生ＭＯＳＦＥＴ伝導を防止するのに十分高いフィールドしきい値をそれが提示するように、十分に厚くなるよう選択される。この目標は好ましくは、ウェル注入部の埋込部分またはレトログレード部分の選択およびドーズ量によって達成され、それは、寄生ＭＯＳＦＥＴのフィールドしきい値を高めるのに十分高い、フィールド酸化物下の表面濃度を生成するよう、選択され得る。
【００７２】
この多数注入のアプローチは、低サーマルバジェットを維持することに頼っており、そのためドーパントは実質的にそれらが最初に注入された場所に残っている。そのような「注入されたままの」構造により、多数注入は、任意の所与のウェル領域を「プログラム」して、予め定められた電圧定格を有するデバイス、たとえば５ＶのＮＰＮまたは１２ＶのＰＭＯＳ、もしくは３ＶのＮＭＯＳを生成するために使用されるようになる。さらに、低電圧ウェル領域の最小の形状構成サイズは、実際、より高い電圧のウェルにおけるものよりも小さな形状構成サイズで描かれていてもよい。なぜなら、低電圧ウェル領域のドーピングは、他のデバイスに影響を与えることなく、低電圧デバイスにおけるパンチスルーおよび短チャネル効果を防止するよう最適化され得るためである。
【００７３】
まず、ＮウェルおよびＰウェルを基板からおよび互いから分離可能な一連のプロセスステップを説明する。説明のため、５ＶのＮウェル、５ＶのＰウェル、１２ＶのＮウェル、および１２ＶのＰウェルの作製を仮定する。「５Ｖ」および「１２Ｖ」により言及するウェルは、特定された電圧の逆バイアスに耐え得るそのウェル内の接合の作製を可能にする濃度およびドーピングプロファイルにドープされており、さらに、そのウェル内のデバイスは、特定された電圧レベルで動作される限り、漏洩したりまたは他のデバイスと通じたりしない。一般に、１２Ｖのウェルは５Ｖのウェルよりも低濃度でドープされ、より深い。実際、５Ｖのウェルは、最大７Ｖまで動作可能なデバイスを保持することができ、１２Ｖのウェルは、最大１５Ｖまで動作可能なデバイスを保持することができる。このため、「５Ｖ」および「１２Ｖ」は幾分任意の名称であり、一般に、そのようなデバイスが動作することになっている公称電圧供給を説明するために使用されている。
【００７４】
さらに、「５Ｖ」および「１２Ｖ」は、比較的低い降伏電圧を有するウェル、および比較的高い降伏電圧を有するウェルをそれぞれ表わすことが理解される。電圧は５Ｖおよび１２Ｖである必要はない。たとえば、別の実施例では、「低電圧」ウェルが１Ｖのウェル、「高電圧」ウェルが３Ｖのウェルであり得る。特に興味深い別の実施例は、同一のＩＣ上に３Ｖのデバイスを５Ｖのデバイスと組合わせている。これらのデバイスがＣＭＯＳである場合、ウェハ作製装置が２つの形状構成サイズの小さいほうをフォトリソグラフィ的に解像、定義およびエッチングすることができる限り、３Ｖのデバイスは０．２５ミクロンの最小ゲート寸法を用いて構成および最適化されてもよく、一方、５Ｖのデバイスは０．３５ミクロンの最小寸法を使用してもよい。さらに、２つの電圧定格を有するウェルを説明したが、この発明が３つ以上の電圧定格を有するウェルを含む構成に当てはまることは明らかである。
【００７５】
背景として、図７Ａは、先行技術に従ったＰ型基板に形成された、拡散されたＮ型ウェルのドーピングプロファイルを示している。上部は、基板の表面下の深さ（横軸）の関数としてのドーピング濃度（縦軸）のグラフである。底部は、グラフの横軸に適合しているＰ基板におけるＮウェルの物理的表現である。明らかなように、Ｎウェルのドーピング濃度は、基板の表面で、またはそのすぐ近くで最大であり、ＮウェルとＰ基板との間のＰＮ接合を表わす深さ「ｘj」でそれが０に達するまで、基板における深さの増大に伴ってガ
ウス関数として減少する。このガウス形のドーピングプロファイルは本質的に、イオン注入および熱拡散によって形成されるウェルでは変更できない。実際には、それは非常に制限的である。なぜなら、表面での濃度を変えることなくドーパントを深いレベルに運ぶことは不可能であるため、および、ＮウェルとＰ基板との間の接合のまわりに形成される空乏領域が、接合の直上でドーピング濃度が比較的低いためにＮウェルへと非常に迅速に広がって、接合とＮウェル内の他の接合との間の相互作用を引起す場合があり得るためである。また、最も高い濃度が表面に位置しているため、最も低い接合降伏がシリコン表面で起こる場合があり（二酸化シリコンおよびさまざまな伝導体の存在により既により高い表面電界を悪化させて、フィールドプレート効果に繋がる）、そこではホットキャリアからの誘電体への損傷が結果としてもたらされる場合がある。このため、多くの状況において、非ガウス形のドーピングプロファイルを有するウェルを有することが望ましい。
【００７６】
図７Ｂは、Ｎ層が基板の活性区域のＮウェルに、Ｎウェルの注入に使用されたものよりも高いエネルギで注入された場合の同様の情報を示している。「ＮＷ５」は拡散されたＮウェルを表わし、「ＮＭ５Ｂ」は注入されたＮ層を表わしている。示されているように、Ｎウェルにおけるドーピング濃度は、図７Ａに示すようにそれがＮ層に達するまで減少し、そこでそれは、それがＰ基板に達するまで実際に増加する（その後平らになってもよい）。埋込まれた領域の濃度は、上部ウェルのピーク濃度よりも２０％高くてもよく、場合によっては、それはその濃度の２倍となってもよい。図７Ｃは、Ｐ基板がフィールド酸化物層（Ｆｏｘ）によって覆われている、基板の非活性区域における図７Ｂの構造を示している。ここでは、元のＮウェルはフィールド酸化物層によって実質的に遮断されており、デバイスのシリコン部分内に見えるのはＮ層「ＮＷ５Ｂ」だけである。この発明の一局面によれば、この概念は、異なる電圧定格を有するさまざまな完全に分離されたデバイスを単一の基板上に最小数の処理ステップを用いて作製するために使用される。すなわち、フィールド酸化物層および注入エネルギは、強化された導電性の表面下層が基板の活性領域に形成され、その同じ層が基板の非活性区域のフィールド酸化物層の下の基板の表面に、またはその近くに形成されるよう、設計されている。この層は、フィールド酸化物の下に追加のフィールドしきい値注入物を必要とすることなく、基板に形成されたトランジスタ間の寄生相互作用を抑制するのに役立つ。そのようなフィールド注入物は望ましくない。なぜなら、フィールド酸化に先立って注入されるため、フィールド酸化の最中、フィールドしきい値注入物の実質的な拡散が起こるためである。従来の方法におけるフィールドしきい値注入物の横方向の拡散はそれにより、デバイス、特に狭いまたは短いデバイスの動作を干渉し、デバイス集積密度を最大化する利点が十分に実現されないようにする。埋込ウェルのドーピングを用いてより高いフィールドしきい値の達成を助けることはしたがって、より古い従来の先行技術の方法と比べ、有利である。
【００７７】
ここに説明した実施例では、さまざまなデバイス構造を形成するために、５つの注入部、つまり、５ＶのＮウェル注入部ＮＷ５、５ＶのＰウェル注入部ＰＷ５、５ＶのＮ層ＮＷ５Ｂ、５ＶのＰ層ＰＷ５Ｂ、および深いＮ層ＤＮが使用されている。これらの注入部の各々は、その注入部にとって特定のドーピングプロファイルを達成するよう設計された特定のドーズ量およびエネルギでの単一の注入、または一連もしくは「連鎖」の注入であり得る。
【００７８】
図８Ａは、Ｐ基板に互いに隣接して形成された２つのＭＯＳＦＥＴ Ｍ１０およびＭ２
０の断面図であり、図８Ｂはその概略図である。ＭＯＳＦＥＴ Ｍ１０は、ソースＳ１０、ドレインＤ１０、およびゲートＧ１０を有する。ＭＯＳＦＥＴ Ｍ２０は、ソースＳ２０、ドレインＤ２０、およびゲートＧ２０を有する。Ｐ基板のバックグラウンドドーピング濃度はＮAである。厚さＸOXを有するフィールド酸化物層が、ソースＳ１０とドレイン
Ｄ２０との間に位置している。図８Ｂに示すように、フィールド酸化物層の表面上の電荷は、ＭＯＳＦＥＴ Ｍ１０とＭ２０との間に寄生ＭＯＳＦＥＴ Ｍ３０を作り出すことが可能であり、この寄生ＭＯＳＦＥＴ Ｍ３０は、ソースＳ１０の電圧がドレインＤ２０の電圧とは異なる場合に電流を導通可能である。寄生ＭＯＳＦＥＴ Ｍ３０が電流を導通しないことを確実にする唯一の方法は、フィールド酸化物層の厚さＸOXとフィールド酸化物層下のドーピング濃度との組合せが、寄生ＭＯＳＦＥＴ Ｍ３０がこの構成の定格電圧プラス安全マージンでオンにならないようにするのに十分高いしきい値電圧を有するようになっていることを確実にすることである。これは、デバイスの「フィールドしきい値」、つまり、基板の活性区域を隔てるフィールド酸化物区域における寄生ＭＯＳＦＥＴのしきい値電圧と呼ばれる。
【００７９】
図９Ａは、Ｐエピタキシャル（Ｐ−エピ）層５０２がＰ基板５００上に形成された従来の構造を示している。Ｎ埋込層（ＮＢＬ）５０４が、従来の手段により、Ｐ−エピ層５０２の形成前にリンなどのＮ型ドーパントをＰ基板５００に注入することによって、Ｐ−エピ層５０２とＰ基板５００との間の界面に形成される。Ｎウェル５０６がＮ埋込層５０４にオーバーラップする。フィールド酸化物層５０８が活性区域５１２と５１４との間に形成され、フィールドドーパント領域５１０がフィールド酸化物層５０８の下に形成されてフィールドしきい値電圧を高め、それにより、活性区域５１２および５１４にそれぞれ形成されたＭＯＳＦＥＴ（図示せず）間の導通を防止する。フィールド注入部５１０は、フィールド酸化物領域５０８に自己整合するのにかかわらず、自然に活性区域５１２および５１４内に拡散し、これらの領域に生成されるデバイスの電気特性に悪影響を与える場合がある。図９Ｃは、活性区域５１２での断面９Ａ−９Ａ′を通るドーピングプロファイルを示しており、図９Ｅは、フィールド酸化物層５０８での断面９Ｃ−９Ｃ′を通るドーピングプロファイルを示している。双方の場合とも、Ｎ埋込層５０４は比較的厚く、たとえば厚さ１〜３μｍで、場合によっては５μｍもあり、Ｐ基板５００内に比較的深く、たとえば表面から６〜１０μｍ延び、匹敵する量だけ横方向にも拡散する。
【００８０】
図９Ｂは、フィールド酸化物層５０８がＰ基板５００に直接形成されている、ここに開示されたこの発明の方法と整合性がある非常に改良された代替的な構造を示している。５ＶのＮウェルＮＷ５が活性区域５１２および５１４に注入および拡散され、Ｎ層ＮＷ５Ｂがその後注入され、または好ましくは、ＮＷ５およびＮＷ５Ｂは、ＮＷ５注入部のエネルギはそれがフィールド酸化物５０８を貫通できないよう選択されているものの、ＮＷ５Ｂはフィールド酸化物５０８を貫通してシリコン表面に到達するのに十分な注入エネルギを有している連鎖注入を用いて形成される。フィールド酸化物の厚さに依存して、埋込まれた注入部は、上部ウェルよりも２０％〜２００％高いドーズ量で、上部ウェル注入部の１．５〜３倍もののエネルギで注入されてもよい。
【００８１】
図７Ａ〜７Ｃに関連して上述したように、層ＮＷ５Ｂは、層ＮＷ５Ｂが表面下にある活性区域５１２および５１４に形成されるデバイスのために分離を提供し、また、層ＮＷ５Ｂが表面に近づいている、または表面に集中しているフィールド酸化物層５０８の下に、フィールドドーピングを提供する。図９Ｂでは、５ＶのＮウェルのレトログレード部分（つまりＮＷ５Ｂ）がしたがって、活性領域５１２および５１４の表面下にあるが、フィールド酸化物５０８の下では表面に達している。ＮＷ５Ｂの領域はフィールド酸化物５０８を介して注入され、フィールド酸化物５０８の下で（およびフィールド酸化物領域の下でのみ）表面に達するため、注入部の高濃度にドープされた部分は、実質的に横方向に拡散することなくフィールド酸化物に「自己整合」し、それ自体を（ＬＯＣＯＳ勾配の形状（
バーズビーク））に沿わせる。図９Ｄは、層ＮＷ５Ｂの下端が比較的浅い、たとえば表面からたった１．５〜４μｍ下にある、断面９Ｂ−９Ｂ′でのドーピングプロファイルを示している。図９Ｆは、シリコン内にＮ層ＮＷ５Ｂのみが存在する、フィールド酸化物の下の断面９Ｄ−９Ｄ′でのドーピングプロファイルを示している。
【００８２】
このように、図９Ａ〜９Ｆは、活性領域に分離を、非活性領域にフィールドドーパントを提供するために単一の注入層を用いることが、活性領域にエピタキシャルに形成された埋込層を、非活性区域に別個のフィールドドーパントを用いることよりも、はるかに浅く密な構造を生成することを示している。さらに、図示された改良された構造はフィールド酸化物のトポグラフィに従っており、それは、拡散されたウェルプロセスによっては提示されていない特徴である。この発明のアプローチの独自の一挑戦は、この概念を、５Ｖデバイスと１２Ｖデバイスの双方を有する構造に、または異なる電圧の集積デバイスの任意の組合せを有する構造に用いることである。そうする際、デバイスのばらつきを、横方向では自己整合によって、縦方向ではエピタキシャル埋込層よりもむしろイオン注入された表面下層の使用によって最小限に抑えることも重要である。
【００８３】
図１０Ａは、Ｐ基板５００上に成長したＰ−エピ層５１６に形成された従来の１２Ｖ構造を示している。Ｐ−エピ層５１６は通常、図９Ａに示すＰ−エピ層５０６よりも厚い。２つのＮ埋込層５１８および５２０が、Ｐ−エピ層５１６とＰ基板５００との界面に形成されている。Ｎ埋込層５１８は、アンチモンまたは砒素などの比較的ゆっくり拡散するドーパントで形成され、Ｎ埋込層５２０は、リンなどの比較的速く拡散するドーパントで形成されている。Ｎウェル５３０はＮ埋込層５２０にオーバーラップしており、フィールド酸化物層５０８は活性領域５２６と５２８とを隔てている。フィールドしきい値を高めるため、フィールドドーパントの１２Ｖの保護リング５２４がフィールド酸化物層５０８の下に位置している。
【００８４】
１２ＶのＮ型保護リングは一般に、フィールド酸化物５０８に自己整合していない。整合不良の場合、保護リングは活性区域５２６または５２８にオーバーラップし、これらの領域に生成されるデバイスの電気特性に悪影響を与える場合がある。整合不良の極端な場合では、保護リングは、Ｎウェルに生成されるデバイスの降伏電圧を、その１５Ｖの（１２Ｖの動作）必要定格より下に下げる場合がある。保護リング５２４がフィールド酸化物領域５０８に何とか自己整合している場合でも、注入部５２４は自然に活性区域５２６および５２８へと横方向に拡散し、それらの領域に生成されるデバイスの電気特性に悪影響を与える場合がある。この問題を防止するには、フィールド酸化物５０８の最小寸法を大きくしなければならず、デバイスの集積密度を低下させる。
【００８５】
図１０Ｃは、断面１０Ａ−１０Ａ′での活性区域のドーピングプロファイルを示し、図１０Ｅは、断面１０Ｃ−１０Ｃ′での非活性区域のドーピングプロファイルを示している。Ｎ＋埋込層がエピと基板との界面に位置し、Ｎウェルがエピタキシャル層の上部から拡散されているため、埋込層とＮウェルとの重なり具合は非常に可変である。速く拡散し、濃度がより低いＮＢＬ2層（５２０）が存在しない場合、濃度がより高いＮＢＬ1（５１８）はＮウェル５３０上にオーバーラップしなければならず、エピタキシャル厚さにおけるばらつきも含め、Ｎウェル５３０に形成されるデバイスの降伏を劣化させ得る。
【００８６】
さらに、図１０Ａおよび図１０Ｃに示す１２ＶのＮウェルのドーパントプロファイルは、図９Ａおよび図９Ｃに示す５ＶのＮウェルのドーパントプロファイルとは非常に異なっているが、これは、１２Ｖデバイスでは、より高濃度にドープされた埋込層は表面からさらに離れて位置しなければならないためである。図１０Ａの１２ＶのＮウェルが５Ｖデバイス（通常図９ＡのもののようなＮウェルで作られる）を作製するために使用される場合、埋込層は、深すぎてより低い電圧のデバイスに影響を与えられないため、５Ｖデバイス
を向上させる効果が弱い。１２ＶのＮウェルを用いると、５ＶのＰＭＯＳにおけるスナップバック降伏は、５ＶのＮＰＮにおけるコレクタ抵抗と同様に、より悪くなる。そのため、５Ｖデバイスを最適化するために必要とされるＮウェルおよびＮＢＬの構造は、１２Ｖデバイスのものとは異なる。双方のプロセスのエピタキシャル厚さが異なるため、図９Ａの従来の５ＶのＮウェル／埋込層と図１０Ａの１２ＶのＮウェル／埋込層とは互換性がなく、単一のエピタキシャル堆積プロセスにおいて互いに専用のものである。
【００８７】
図１０Ｂは、この発明に従った１２Ｖの構造を示している。１２ＶのＮウェルＮＷ１２は、フィールド酸化物層５０８が成長した後でＰ基板５００に注入および拡散され、活性区域５２６と５２８とを隔てている。Ｎ層ＮＷ５Ｂの強化された濃度を仮定すると、フィールド酸化物層５０８はしたがって、５Ｖ基準と同様に１２Ｖ基準を満たすために十分厚くなければならない。１２ＶのＮウェルＮＷ１２に対するドーピング濃度は、５ＶのＮウェルＮＷ５のドーピングよりも低い。Ｎ層ＮＷ１２Ｂが注入され、活性区域５２６および５２８に１２ＶのＮウェル用の分離層を形成し、フィールド酸化物層５０８の下の表面に接近する。１２ＶのＮウェルＮＷ１２は比較的深いため、Ｎ層ＮＷ１２ＢはＮ層ＮＷ５Ｂよりも高いエネルギで注入されなければならない。しかしながら、Ｎ層ＮＷ１２Ｂの注入エネルギ、およびフィールド酸化物層５０８の厚さのため、Ｎ層ＮＷ１２Ｂはフィールド酸化物層５０８の下ではＰ基板の表面に到達しない。代わりに、間隙があり、それにより、フィールド酸化物層５０８によって表わされる寄生ＭＯＳＦＥＴがオンとなり、活性区域５２６と５２８との間のリーク電流が可能になる。この間隙を充填するために、この構造はマスキングされ、Ｎ層ＮＷ５Ｂがフィールド酸化物層５０８を通過するようにされて、さらに別の保護リングを形成し、図１０Ｂに示す構成をもたらす。このように、Ｎ層ＮＷ５Ｂのドーズ量は、１２Ｖデバイス間のフィールド酸化物層５２２の下での反転を防止するよう設定されなければならない。
【００８８】
ＮＷ５Ｂ注入部はフィールド酸化物５０８に自己整合していない。それでも、それは図１０Ａの保護リング５２４ほど整合不良に影響されないままである。なぜなら、それはフィールド酸化物５０８の形成後に注入されており、したがって、フィールド酸化物のトポグラフィに従っているためである（つまり、それは活性領域でより深く、ＮＷ１２に形成されたデバイスの動作に悪影響を与える可能性がより低い）。さらに、ＮＷ５Ｂの横方向の拡散は最小限である。なぜなら、それは、保護リング５２４（フィールド酸化ドライブイン拡散サイクル全体を必然的に経験する）とは異なり、高温処理を経験しないためである。図１０Ｄは、断面１０Ｂ−１０Ｂ′での活性区域ドーピングプロファイルを示し、図１０Ｆは、非活性区域の断面１０Ｄ−１０Ｄ′でのドーピングプロファイルを示している。
【００８９】
活性およびフィールドドーパントプロファイルの双方が、「注入されたままの」低サーマルバジェットプロセスの小型で良好に制御され最小限に拡散されるウェル構造を示している。この方法では、数ミクロンほどの浅いウェルを用いて１２Ｖデバイスを生成できる。図１０Ｆは、Ｎ層ＮＷ５ＢおよびＮＷ１２Ｂが１２Ｖ区域のフィールド酸化物層５０８の下でどのようにオーバーラップするかを示している。Ｎ層ＮＷ１２ＢはＰ基板５００の表面から１．５μｍ下にしか広がらない。この浅い深さは、ドーパントを再分布させる実質的なサーマルバジェットがないために得られる。これに対し、図１０Ｃおよび図１０Ｅの非常に厚いＮ埋込層５２０は、表面から１０〜１４μｍ下に広がり得る。
【００９０】
Ｎ層ＮＷ５Ｂは５Ｖ区域で既に使用されていたため（図９Ｂ）、１２Ｖ区域におけるＮ層ＮＷ５Ｂの導入は、追加の注入またはマスキングステップを必要とはしない。これは、専用のフィールドドーパント５２４を別個のマスキングおよび注入ステップにおいて注入しなければならない図１０Ａに示す先行技術から、この発明のプロセスを区別する。さらに、この発明のプロセスは、依然としてすべて集積されたプロセスであるため、複雑性ま
たは相互作用なく、５ＶのＮウェル領域ＮＷ５および１２ＶのＮウェル領域ＮＷ１２双方の集積を可能にする。上述のように、５Ｖデバイスおよび１２Ｖデバイスを集積するために従来のエピタキシャル形成された埋込層構造を使用することは、デバイスの各タイプが異なるエピタキシャル厚さを必要とするために問題がある。
【００９１】
図１０Ｇ〜１０Ｉは、断面１０Ｄ−１０Ｄ′でのドーピングプロファイルが、Ｎ層ＮＷ５ＢおよびＮＷ１２Ｂを注入するエネルギを変えることによってどのように変えられ得るかを示している。図１０Ｇでは、Ｎ層ＮＷ５Ｂの注入エネルギが増加されるかまたはＮ層ＮＷ１２Ｂの注入エネルギが減少されて、その結果、これらの層間のオーバーラップが増える。図１０Ｇでは、Ｎ層ＮＷ５Ｂの注入エネルギが減少されるかまたはＮ層ＮＷ１２Ｂの注入エネルギが増加されて、その結果、これらの層間のオーバーラップがなくなり、１２ｖのＮウェルのバックグラウンドドーピングは２つの層間の区域で優勢である。図１０Ｉでは、Ｎ層ＮＷ１２Ｂの注入ドーズ量は、ガウス形により類似するドーピングプロファイルを与えるよう減少されている。この発明の注入されたままの低サーマルバジェット方法は、従来のエピタキシャルＩＣプロセスを上回る多くの利点を提供している。なぜなら、これらのドーパントプロファイルは、同じＩＣ上の他のデバイスに影響を与え得るエピタキシャルプロセスにおける変更を必要としないためである。
【００９２】
図１０Ｊは、Ｎ層ＮＷ５Ｂが１２Ｖ区域のフィールド酸化物層５０８を通して注入されなかった場合の結果を示す断面図であり、図１０Ｋは、断面１０Ｄ−１０Ｄ′でのドーピングプロファイルである。上述のように、Ｎ層ＮＷ１２Ｂの上端とフィールド酸化物層５０８の下面との間には間隙があり、それは、酸化物５０８が過度に厚くなければ、リーク電流が活性区域５２６と５２８との間を流れるようにする。しかしながら、厚いフィールド酸化物は長いバーズビーク（酸化物の勾配部分）区域を被り、したがって、同じＩＣ上に必要な密に集積される低電圧デバイスにとって好ましくなく、それらのデバイスと互換性がない。
【００９３】
図１０Ｌは、フィールド酸化物層の下のさまざまなレベルのドーピング濃度（ＮＤ1、
ＮＤ2など）について、フィールド酸化物層の厚さの関数としてのＮウェルのフィールド
しきい値電圧（Ｖtf）を示すグラフである。図示されているように、所与のドーピング濃度に対し、フィールドしきい値は、フィールド酸化物の厚さに対してほぼ直線的に増加する。最大酸化物厚さ（ＸFOX（ｍａｘ））は、トポロジカル条件およびプロセス条件によ
って、および、より低い電圧のデバイスにおいて良好な集積密度を達成する必要性によって設定される。最小フィールドしきい値は、５Ｖまたは１２Ｖプラスいくらかの安全マージン（δ）に設定される。最大ドーピング濃度は、最小降伏電圧（ＢＶmin）によって設
定され、ＢＶminの増加とともに減少する。このため、所与の１組の条件が三角形を規定
する。この三角形は、５Ｖ＋δの最小フィールドしきい値および降伏電圧については比較的大きく、つまり、面積は、ＸFOX＝ＸFOX（ｍａｘ）と、Ｖtf＝５Ｖ＋δと、ＮＤ12に等しいドーピング濃度とによって境界を示される。しかしながら、１２Ｖ＋δの最小フィールドしきい値および降伏電圧については、この三角形は非常に小さく、つまり、面積は、ＸFOX＝ＸFOX（ｍａｘ）と、Ｖtf＝１２Ｖ＋δと、ＮＤ9に等しいドーピング濃度とによって境界を示される。しかしながら、フィールド酸化物層の下にＮ層ＮＷ５Ｂを注入して、１２Ｖ領域でのフィールドしきい値を高めるものの層ＮＷ５Ｂが活性領域に入らないように支援することは、降伏電圧を低減させることなく、フィールドドーピング濃度を増加させる。実際、これは三角形のサイズを大きくする、つまり、斜辺はＮＤ9からＮＤ12へ
移る。これは、はるかに高いドーピング濃度が使用可能であるため、はるかにより大きいプロセス柔軟性を提供する。
【００９４】
図１１Ａは、典型的には５Ｖで使用されるＰウェルを含む従来の構造を示している。Ｐ−エピ層５３２がＰ基板５００の上に成長し、Ｐウェル５３４がＰ−エピ層５３２中に注
入され拡散する。活性区域５４０と５４２とはフィールド酸化物層５３６によって隔てられ、フィールドドーパント５３８はフィールド酸化物層５３６の下に位置付けられる。フィールド注入部５３８は、フィールド酸化物領域５３６に自己整合するにもかかわらず、活性区域５４０および５４２内に自然に拡散し、前記領域に生成されるデバイスの電気特性に悪影響を与える場合がある。
【００９５】
図１１Ｂは、Ｐ基板５００（エピ層なし）中に注入および拡散される５ＶのＰウェルＰＷ５と、フィールド酸化物層５３６を通して注入される５ＶのＰ層ＰＷ５Ｂとを示している。５ＶのＰ層ＰＷ５Ｂは、活性区域５４０および５４２では沈められ、非活性区域ではフィールド酸化物層５３６の底に達している。図１１Ｂでは、５ＶのＰ層ＰＷ５Ｂのレトログレード部分は、活性領域５４０および５４２では表面下にあるが、フィールド酸化物５３６の下では表面に達している。Ｐ層ＰＷ５Ｂがフィールド酸化物層５３６を通して注入され、フィールド酸化物層５３６の下で（かつフィールド酸化物層の下のみで）表面に達しているため、注入部の高濃度にドープされた部分は、実質的に横方向の拡散なく、フィールド酸化物に自己整合する。
【００９６】
図１１Ｃおよび図１１Ｄは、活性区域の断面１１Ａ−１１Ａ′および１１Ｂ−１１Ｂ′での活性区域５４０でのドーピングプロファイルをそれぞれ対比している。この比較は、従来のＬＯＣＯＳフィールド酸化物および高エネルギイオン注入バージョンのドーピングプロファイルにおける劇的な違いを示している。図１１Ｄの注入されたままのバージョンでは、Ｐ層ＰＷ５Ｂは、ＰウェルＰＷ５自体のものの２０％〜２００％の濃度を有していてもよく、ＰウェルＰＷ５と表面下のＰ層ＰＷ５Ｂとの重なり具合がほとんど変動することなく、浅いＰウェルＰＷ５の注入エネルギの最大３倍で注入されてもよい。図１１Ｃの従来のバージョンでは、Ｐウェルの近傍内に埋込層はない。したがって、そのような構造では、デバイススナップバックが問題となり得る。同様に、図１１Ｅおよび図１１Ｆは、従来の方法についての断面１１Ｃ−１１Ｃ′およびこの発明の方法を用いた断面１１Ｄ−１１Ｄ′での、フィールド酸化物層５３６の下のドーピングプロファイルをそれぞれ対比している。
【００９７】
図１１Ｇは、図１１Ａの５Ｖバージョンのものと同様の、従来のプロセスを用いて形成されたＰウェルの１２Ｖバージョンである。寄生表面チャネルを防止するのに十分なフィールドしきい値を達成するため、フィールド酸化に先立って保護リング５５０がフィールド酸化物層５３６の下に形成される。したがって、保護リング５５０は横方向に拡散して、活性Ｐウェル領域に作製されるデバイスに悪影響を与えないよう、活性区域５４６および５４８からはるかに離れて間隔を置かれなければならない。さらに、Ｐウェル５４４のドーピングは、図１１Ａのその５Ｖの対応物のものよりも低濃度にドープされなければならない。マスク数を低減させようとして、同じＰウェルが時折、５Ｖデバイスおよび１２Ｖデバイスの双方に使用される。５ＶのＰウェルのドーピングが不十分というこの妥協案は、特に５ＶのＮＭＯＳにおいてスナップバックおよびパンチスルー降伏効果を生じさせるという点で、多くの問題に繋がり得る。場合によっては、これらの問題を回避するために、Ｎ−チャネルデバイスについての最小許容チャネル長を長くしなければならないが、これは集積密度を犠牲にすることによってのみ行なわれる。
【００９８】
図１１Ｈは、この発明に従った１２Ｖ構造を示している。フィールド酸化物５３６の形成後、１２ＶのＰウェルＰＷ１２がＰ基板５００中に注入され、次にＰ層ＰＷ１２Ｂの注入が続く。したがって、ＰウェルＰＷ１２およびＰ層ＰＷ１２Ｂの領域は、フィールド酸化物のトポグラフィの輪郭に、正確で自己整合する態様で従う。Ｐ層ＰＷ１２Ｂのエネルギは、ＰウェルＰＷ１２に形成されるデバイスについて１２Ｖ降伏を可能にするのに十分高くなければならない。したがって、Ｐ層ＰＷ１２Ｂは、Ｐ基板５００の表面よりも深い深さまでフィールド酸化物５３６を貫通し、したがって、フィールド酸化物層５３６の下
でＰ基板５００の表面に近づく（が到達はしない）。Ｐ層ＰＷ１２Ｂとフィールド酸化物層５３６の下側との間の縦方向の間隙を充填するため、基板はマスキングされ、５ＶのＰ層ＰＷ５Ｂがフィールド酸化物層５３６を通して注入される。この層は５ＶのＰウェル領域の形成において既に採用されているため、１２Ｖデバイスセクションにおけるその使用は、追加の処理ステップを構成しない。しかしながら、５ＶのＰ層ＰＷ５Ｂの濃度は、（５Ｖデバイスというよりも）１２Ｖデバイスの要件によって設定される。この原理はいくぶん直感に反するように見えるものの、高濃度にドープされた５Ｖの保護リングのドーピング（および１２Ｖのフィールドしきい値をセットするためのその使用）は、実際には、プロセスにおいて独立した変数である。なぜなら、表面下の深く注入されたＰ層ＰＷ５Ｂの「正確なドーズ量」は、ＮＭＯＳスナップバック降伏を防止する上で重要ではないためである（その深さがより重要である）。図１１Ｉおよび図１１Ｊは、従来のデバイスタイプの断面１１Ｅ−１１Ｅ′およびこの発明のプロセスの断面１１Ｇ−１１Ｇ′の活性区域５４０におけるドーピングプロファイルをそれぞれ対比している。図１１Ｋおよび図１１Ｌは、断面１１Ｆ−１１Ｆ′および１１Ｈ−１１Ｈ′でのフィールド酸化物層５３６の下のドーピングプロファイルをそれぞれ対比しており、従来のドーピングプロファイルと、この発明の低サーマルバジェットプロセスの注入されたままのドーピングプロファイルとの劇的な違いを再度強調している。
【００９９】
要約すると、従来のＣＭＯＳプロセスにおいて共通ウェル拡散を用いて１２ＶのＣＭＯＳを５ＶのＣＭＯＳと集積することは問題である。なぜなら、各デバイスでのスナップバックおよびパンチスルーを防止するための理想的なウェルドーピングプロファイルが著しく異なっており、理想的には、埋込層をそれらが必要なところに位置付けるために異なる厚さのエピタキシャル堆積を必要とするためである。最後に、ＮウェルおよびＰウェル領域双方において１５Ｖのフィールドしきい値を達成するためにＬＯＣＯＳシーケンス中にフィールドドーパントを導入することは、ＬＯＣＯＳフィールド酸化に先立って形成される注入部が横方向に再分布し拡散して、近くの活性デバイスの降伏電圧または性能特性に潜在的に影響を与えるということによって、複雑化する。
【０１００】
これらの不利な相互作用の問題は、高エネルギイオン注入を用いて変数を切離し、４つのウェル領域、つまり５ＶのＮウェル、１２ＶのＮウェル、５ＶのＰウェル、および１２ＶのＰウェルの各々について、最適化された、注入されたままのウェルプロファイルを形成することによって回避できる。各々の場合、埋込部分またはレトログレード部分は、デバイスのスナップバックを個別にかつ最適に調整するために使用される。便宜上、５Ｖの埋込注入部を用いて、デバイス性能において歩み寄ることなく１２Ｖ構造のフィールドしきい値を設定することが妥当かつ単純であり、それにより、埋込まれた５ＶのＰ層ＰＷ５Ｂが、１２ＶのＰウェルおよび関連デバイスにおいて保護リングとして使用され、その場合、埋込まれた５ＶのＮ層ＮＷ５Ｂが、１２ＶのＮウェルおよび関連デバイスにおいて保護リングとして使用される。
【０１０１】
ここまで説明してきた構造では、分離されたデバイスを集積するために５Ｖおよび１２ＶのＮウェル領域が使用可能であるが、Ｐウェルの形成は基板から分離されていなかった。ここで、最適化されたＰウェル領域も、エピタキシの必要性なく、そのようなＰウェルが基板から十分に分離されて作られるような態様で、どのように作製され得るかを説明する。この発明の方法（つまりエピレス分離技術）を次に、今日使用されている従来の接合分離方法と対比する。
【０１０２】
図１２Ａは、従来のデバイスでのＮ埋込層と表面近くの浅いＰ＋領域との間の降伏がダイオードＤ１によって表わされ、その降伏電位がＮ埋込層の上端とＰ＋領域の下端との間の距離ΔＸNによって決められることを示している。Ｐ＋領域は、Ｎウェル内の任意のＰ
＋領域を表わすことができる。距離ΔＸNは次に、エピ層の厚さおよびＮ埋込層の上方拡
散という、双方とも極めて可変の現象によって決められる。したがって、降伏が起こらないことを確実にするために、大きな安全マージンが必要とされる。図１２Ｂに示すこの発明のデバイスを対比させる。ここでは、ダイオードＤ２の降伏は距離ΔＸNによって決め
られ、それは、Ｎ層ＮＷＢを形成するために使用される注入の範囲および散乱の関数である。これらの量は、エピ層厚さまたは上方拡散距離よりもはるかに制御可能であり、かつ予期可能である。
【０１０３】
図１２Ｃは、距離ΔＸNの関数としてのダイオードＤ１およびＤ２の降伏電圧のグラフ
ァイトを示している。図示されるように、ダイオードＤ２の降伏電圧がダイオードＤ１の降伏電圧よりも大きいだけでなく、ダイオードＤ２の降伏電圧のばらつきはより少ない。ダイオードＤ１の降伏電圧はより低いが、これは、エピタキシャル成長中および拡散中に拡散およびドーパント再分布が自然に発生するためである。ドーパント再分布から、正味の厚さΔＸNが公称量から自然に低減され、数ボルトの降伏の低下につながる。厚さのばらつきが、表示±４σによって示されている、ダイオードＤ１の降伏の幅広い帯の主な原因である。エピタキシャル堆積について厚さ４σという典型的な値は約±２０％であり、一方、注入については、ばらつきはほんの数％である。また、ダイオードＤ２の降伏電圧は、主として上方拡散がないために、より薄い層においてその十分な降伏電位に達する（より低い値のΔＸNで、濃度に制限されるようになる）。この発明に従ったデバイスでは
、上方拡散がないため、ΔＸNに対する目標値ははるかにより低い値に設定されるように
なり、デバイスの縦方向寸法を制限する。たとえば、５ＶのＰＭＯＳを集積するためのＮウェルは、この発明の注入されたままの方法を用いると、約０．５μｍを必要とするが、エピタキシおよび従来の拡散された接合処理を用いると、約６μｍを必要とする。この現象は、ＮウェルおよびＰウェル領域双方に適用可能である。
【０１０４】
図１３Ａおよび図１３Ｂは、分離されたポケットをエピ層に形成する方法を示している。図１３Ａは従来の接合−分離プロセスを示しており、Ｎ−エピ層がＰ基板の上に成長している。Ｎ埋込層がＮ−エピ層とＰ基板との接合部に形成されている。Ｎ埋込層は、バイポーラトランジスタにおけるサブコレクタとして使用され、または、ＭＯＳ回路において寄生ダイオードを抑制するのを助けるために使用される。Ｐ基板と接触するために、Ｐ分離領域がＮ−エピ層の表面から下向きにリング形状で拡散され、Ｎ−エピ層の分離されたポケット５４６を形成する。しかしながら、Ｎ−エピ層を通してＰ分離領域を拡散することは、長い熱プロセスを必要とし、これは次にＮ埋込層を上向きに拡散させ、上述の制御性の問題を生み出す。そのようなプロセスは従来の接合分離（エピ−ＪＩ）として公知である。エピ−ＪＩプロセスは、Ｐ型基板上にＮ型エピタキシを成長させることに頼っている。
【０１０５】
図１３Ｂでは、Ｐ−エピ層がＰ基板上に成長し、Ｎ分離領域が下向きに拡散してＮ埋込層と合流し、分離されたポケット５４８を形成している。このタイプの接合分離は時折、ラップアラウンド接合分離（またはエピ−ＷＡＪＩ）と呼ばれる。しかしながら、それは依然としてエピタキシの成長に、この場合Ｐ型基板上でのＰ型エピの成長に頼っている。同様の問題が起こっている。エピ−ＪＩおよびエピ−ＷＡＪＩ構造（およびそれらを形成するために使用される方法）は双方とも、エピタキシャル堆積濃度の制御と、とりわけ、エピ厚さおよび厚さの均一性とに非常に依存している。双方とも、エピタキシャル成長中、分離拡散中、およびその後の処理中に、基板および埋込層の上方拡散を提示している。図１３Ｃは、図１３Ａの断面１３Ａ−１３Ａ′のドーピングプロファイルであり、図１３Ｄは、図１３Ｂの断面１３Ｂ−１３Ｂ′でのドーピングプロファイルである。
【０１０６】
図１３Ｅおよび１３Ｆは、この発明に従って分離ポケットを作り出す手法を示している。深いＮ層ＤＮが、高エネルギ、典型的には１．７〜２．５ＭｅＶで、１Ｅ１２ｃｍ-2〜５Ｅ１５ｃｍ-2の範囲、しかし好ましくは９Ｅ１３ｃｍ-2の範囲のドーズ量のリンで注入
される。深いＮ層ＤＮは、活性区域５５６では、フィールド酸化物層５５２の下よりも深いが、それは、フィールド酸化物層５５２の下でさえ表面に接触していない。完全に分離されたポケットを作り出すには、側壁分離注入部が必要である。側壁注入部は、専用の連鎖注入接合分離部（ＣＩＪＩ）か、または、ＩＣ内の他のデバイスで使用される注入されたままのウェル領域の積層物であってもよい。側壁は、最も高い濃度を得るために、好ましくは、図１３Ｅに示すような５ＶのＮ層ＮＷ５Ｂか、図１３Ｆに示すような５ＶのＮ層ＮＷ５Ｂと１２ＶのＮ層ＮＷ１２Ｂとの組合せを含むべきである。側壁分離部と組合された深いＮ層ＤＮは、Ｐ型ポケット５５４をＰ型基板５００から分離する。組合されたＮ型分離部の貝殻様の構造は、基板電位と等しい、または基板電位よりもプラスの電位でバイアスをかけられて、基板接合問題の発生を回避しなければならない。そのような接触を達成するため、側壁分離部は、分離構造（図示せず）への電気的接触を可能にするために、活性の（非フィールド酸化物）区域への一部オーバーラップを必要とする。
【０１０７】
コストを最小限に抑えかつ柔軟性を最大化するために、５ＶのＮ層ＮＷ５Ｂは、それが深いＮ層ＤＮにオーバーラップして、それにより、分離ポケット５５４を形成するのに１２ＶのＮ層ＮＷ１２Ｂを必要としなくなるよう設計されるべきである。その場合、１２ＶのＮ層ＮＷ１２Ｂは、１２Ｖデバイスを含まないプロセスでは堆積される必要がない。要するに、１２ＶのＮ層ＮＷ１２Ｂは、それが利用可能である場合には使用可能であるが、ポケット５５４を形成するために必要であってはならない。これは、モジュール性、つまり、１２Ｖデバイスが構造の一部でない場合１２Ｖプロセスステップをすべて排除する能力の重要な特徴である。
【０１０８】
図１３Ｇは、図１３Ｅおよび図１３Ｆ双方における断面１３Ｃ−１３Ｃ′（同一）での分離ポケットのドーピングプロファイルを示している。図１３Ｈは、図１３Ｄの側壁分離部を通る断面１３Ｄ−１３Ｄ′でのドーピングプロファイルを示し、図１３Ｉは、図１３Ｆの断面１３Ｅ−１３Ｅ′での側壁分離部ドーピングプロファイルを示している。図１３Ｈに示すように、ＮＷ５ＢはＤＮ層と合流してその上にオーバーラップしているものの、オーバーラップする区域での最小濃度は、図１３Ｉに示すようなＮＷ１２Ｂ注入部が側壁構造に追加される場合よりも、はるかに低くなる。また、この濃度プロファイルにおいて、ＮＷ１２の浅い部分がシリコン内に存在するが、その濃度がオーバーラップするＮＷ５Ｂドーパントと比べて低いため、それは分離積層物の電気性能に影響を与えない。
【０１０９】
図１４Ａは、単一の深いＮ層が相補型のウェルを分離するためにどのように使用可能かを示している。５ＶのＮウェルＮＷ５は、たとえば図９Ｂの５ＶのＮウェルＮＷ５と同様であり、５ＶのＮ層ＮＷ５Ｂによって包囲されている。５ＶのＰウェルＰＷ５と５ＶのＰ層ＰＷ５Ｂとは同様であるが極性が反対であり、それらが表面で出合うところでは、降伏電圧は５Ｖデバイスの定格（典型的には８Ｖ〜１２Ｖ）にとって適切である。５ＶのＮ層ＮＷ５Ｂと５ＶのＰ層ＰＷ５Ｂとは、それらがフィールド酸化物層５６６の下側で接触するよう、エネルギを用いて注入される。深いＮ層ＤＮは、図１３Ｅおよび図１３Ｆに示す深いＮ層ＤＮと同じであり、それは５ＶのＮ層ＮＷ５Ｂおよび５ＶのＰ層ＰＷ５Ｂとオーバーラップするよう、エネルギを用いて注入される。５ＶのＮウェルＮＷ５はＰ基板５５０からはっきりと分離されている。なぜなら、どのＮウェルまたはＤＮ領域も、周囲のＰ型基板との逆バイアスがかかった接合を形成するためである。５ＶのＮ層ＮＷ５Ｂの一部は、５ＶのＰウェルＰＷ５の右側のフィールド酸化物層５６６をリングまたは実質的に環状の形状で通過するようになっており、そのため、５ＶのＰウェルＰＷ５は、側面および下がすべてＮ領域によって完全に包囲されるため、同様にＰ基板５００から分離される。５ＶのＮウェルＮＷ５および５ＶのＰウェルＰＷ５は、Ｐ基板５００の電位から上向きに浮遊可能であり、限度は、５ＶのＰウェルＰＷ５の右側の、５ＶのＰウェルＰＷ５保護リングと５ＶのＮウェルＮＷ５との間の距離ＬDによって設定される。たとえば、相補型ウ
ェルは、５Ｖデバイスを保持し、Ｐ基板５００を３０Ｖ上回って浮遊することが可能であ
る。適切なフィールド整形により、基板上の浮遊領域の最大電圧は６０Ｖ、２００Ｖに拡張可能であり、望ましい場合にはさらに６００Ｖに拡張可能である。このすべてが、分離拡散部または単一のエピタキシャル層すらなく達成される。
【０１１０】
図１４Ｂに示す構造は図１４Ａに示す構造と同様であるが、ここでは、深いＮ層ＤＮが５ＶのＰウェルＰＷ５の下の区域に制限されており、５ＶのＰウェルＰＷ５と５ＶのＮウェルＮＷ５とは接触しているように図示されている。５ＶのＮウェルＮＷ５は既にＰ基板５００から分離されている。図１４Ａおよび図１４Ｂの構造は、電気的に同等な同じ回路図を有するものの、ＮＷ５の下に位置するＤＮの分離部の質は、それが存在しない場合よりも良好であり、図１４Ａの構造をその対応物よりも好ましくしている。
【０１１１】
図１４Ｃは、図１４Ａの構造の平面図を示しており、距離ＬDが分離構造と周囲の５Ｖ
のＰウェルＰＷ５保護リングとの間にドリフト領域を形成していることを示している。点線は、ＰウェルおよびＮウェル領域双方の下に位置する深いＮ層ＤＮを表わしている。ＰウェルおよびＮウェル領域は接触しているよう図示されているが、それらの間に、悪影響を引き起こすことなく、間隙を有し得る。ＮウェルＮＷ５（その深い注入部分ＮＷ５Ｂを含む）は、Ｐウェル領域ＰＷ５（その表面下部分ＰＷ５Ｂを含む）を包囲して取巻くよう示されている。分離されたアイランド全体の形状は、図示されているように矩形であり得るが、より高い降伏電圧を達成するために丸みのある角を含んでいてもよい。
【０１１２】
図１４Ｄは、接地された５ＶのＰウェルＰＷ５保護リングが分離構造と接触している（図１４Ｃと同じだがＬD＝０）代替的な一実施例の平面図を示しており、図１４Ｅは、深
いＮ層ＤＮ（点線）が５ＶのＰウェルＰＷ５の下のみに（かつそれよりも若干大きく）位置付けられている図１４Ｂの構造の平面図を示している。
【０１１３】
図１４Ｆは、フィールド酸化物層５６６の開口部を通して５ＶのＮウェルＮＷ５の一部と深いＮ層ＤＮとを接触させることによって分離構造（またはシェル）に電気的にバイアスをかけるために使用される１つの手段である、Ｎ＋コンタクト領域５６８を示している。図１４Ｇは、シェル形状のＮ型分離構造に接触するために使用されるＮ＋コンタクト領域５６８の１つの可能な平面図を示している。図１４Ｈは、Ｐ基板５５０のポケット５７２を分離させる深いＮ層ＤＮおよび側壁分離部に接触するために使用されるＮ＋コンタクト領域５７０を示している。この発明に従った深いＮ層を用いて、５ＶのＰウェル、５ＶのＮウェル、１２ＶのＰウェル、１２ＶのＮウェル、およびＰ基板５００の分離ポケットを分離させることが可能である。より低濃度にドープされたＰ基板のポケット５７２を用いて、Ｐウェル領域ＰＷ５またはＰＷ１２の内部に作られたものよりも電圧が高い、またはキャパシタンスが低いデバイスを集積することが可能である。
【０１１４】
図１４Ｉは、フィールド酸化物層の下で、５ＶのＮウェルＮＷ５のまわりでＰ基板５００の表面に向かって延びる深いＮ層ＤＮを示している。図１４Ｊでは、深いＮ層ＤＮは、５ＶのＮウェルＮＷ５直下の区域に制限されている。Ｎウェルはフィールド酸化物上にオーバーラップしているものの、Ｎウェルポケット全体は、それがそれを包囲するＰ型基板とは反対の導電型であるということによって分離されている。アイランド全体は、特にドリフト区域Ｌｄ2がＮ型またはＰ型のウェルドーピングもしくはフィールドドーピングを
含まないために、基板を高い電圧上回って浮遊可能である。この構造およびプロセスシーケンスは、ウェルまたはブランケットフィールドドーピング注入部をこの領域から除去するために更なるマスクを必要としないという点で、従来の接合分離をしのぐ明確な利点を提供している。
【０１１５】
図１４Ｊは、図１４Ｉのものと同様の構造を示しているが、ＤＮ層がＮウェル自体の横方向範囲内に引き戻されている点が異なる。図１４Ｊの実施例は、表面でのドーピング濃
度がより低いため、より高い降伏電圧を有する傾向にある。これらの実施例間の別の違いを、図１４Ｋおよび図１４Ｌに示す。深いＮ層ＤＮが図１４Ｋに示すように横方向に延びるようになっている場合、５ＶのＮウェル内の任意のＰ＋領域とＰ基板との間の寄生バイポーラトランジスタは、高濃度にドープされたＰＮ領域を通って縦方向で、この場合ゲインは低く、一方、深いＮ層ＤＮが図１４Ｌに示すように横方向に制限されている場合、寄生バイポーラトランジスタは、図示されているような傾斜したパッチに沿って、それほど高くない濃度でドープされた材料を通って導通し、したがってより高いゲインを有する。
【０１１６】
図１４Ｍは、深いＮ層ＤＮが、５ＶのＮ層ＮＷ５Ｂから形成された側壁を用いて、単一の５ＶのＰウェルＰＷ５を分離させるために使用可能であることを示している。図１４Ｎに示すように、ＤＮ層がＰウェル領域に完全にオーバーラップし、Ｐウェル領域を越えて延びている場合、および５ＶのＮ層ＮＷ５Ｂを（少なくとも）含むリング形状の側壁分離部が十分に幅広く作られている場合、５ＶのＰウェルＰＷ５とＰ基板５００との間の寄生バイポーラトランジスタは、高濃度にドープされたＤＮ層を通る縦向きの導通に制限され、寄生ゲインは低く、一方、５ＶのＮ層ＮＷ５Ｂが狭い場合、寄生バイポーラトランジスタ導通は、図１４Ｏに示すように、（より高濃度にドープされた縦方向の経路よりも高いゲインを有する）より実質的に水平の構成要素を含むかもしれない。図１４Ｐに示すように、５ＶのＮ層ＮＷ５Ｂの側壁がすべて省略されている場合、５ＶのＰウェルＰＷ５は分離されず、５ＶのＰウェルＰＷ５とＰ基板５００との間には抵抗性の接続または完全短絡が存在する。
【０１１７】
説明されているこの発明では、深いＤＮ層によるＮウェル領域の分離は随意であり、寄生バイポーラトランジスタを抑制する役割を果たす一方、Ｐウェル領域（１２Ｖでも５Ｖでも）の分離については、Ｐウェル全体が、Ｐウェルの下のＤＮとＰウェルを取巻く側壁分離リング（ＣＩＪＩ構造、またはＮＷ５領域などの１つ以上のＮウェル領域、もしくはＮＷ５およびＮＷ１２領域の積層物を含む）とを含むＮ型シェルの分離部に包囲されなければならず、さもなければ、Ｐウェルは周囲の基板から分離されないであろう。これらの要件は、拡散を全く必要とすることなく、この発明のエピレス分離方法を用いて形成された多数の独自の分離構造によって、さらに明らかにされる。
【０１１８】
図１５Ａは、すべて単一の深いＮ層ＤＮによって分離された、２つの１２ＶのＰウェルＰＷ１２と１つの１２ＶのＮウェルＮＷ１２とを示している。１２ＶのＰウェルＰＷ１２同士は５ＶのＰ層ＰＷ５Ｂによって隔てられ、１２ＶのＮウェルＮＷ１２は、それに隣接する１２ＶのＮウェル（図示せず）から、５ＶのＮ層ＮＷ５Ｂによって隔てられている。１２ＶのＰウェルＰＷ１２と１２ＶのＮウェルＮＷ１２とは、図示されているように当接している。ウェルはすべてが１２Ｖのウェルである必要はなく、いくつかの５Ｖウェルが含まれ得る。
【０１１９】
図１５Ｂは、深いＮ層ＤＮによって分離された単一の１２ＶのＰウェルＰＷ１２を示しており、分離側壁は５ＶのＮ層ＮＷ５Ｂで形成され、それは周囲の保護リングＰ層ＰＷ５Ｂから距離ＬD1だけ隔てられている。図１５Ｃは同様の構造を示しているが、分離側壁が１２ＶのＮ層ＮＷ１２Ｂを含む点が異なる。双方の構造は図１４Ｍの５Ｖの分離Ｐウェルと同様であるが、ＰウェルＰＷ１２の埋込部分、つまりＰＷ１２Ｂが、フィールド酸化物領域の下ではシリコン表面に到達していない点が異なる。
【０１２０】
図１５Ｄは、１２ＶのＮウェルＮＷ１２の側に延びる深いＮ層ＤＮを示している。また、これに代えて、深いＮ層ＤＮは、フィールド酸化物層の開口部直下の領域に引き戻され得る。降伏電圧は、分離構造と５ＶのＰ層ＰＷ５Ｂ保護リングとの間の距離ＬDによって
設定される。図示されている構造は図１４Ｉおよび図１４Ｊの５Ｖの分離Ｎウェルと同様であるが、図１５Ｄでは、ＮウェルＮＷ１２の埋込部分、つまりＮＷ１２Ｂが、フィール
ド酸化物領域の下ではシリコン表面に到達しておらず、一方、図１４Ｉおよび図１４Ｊでは、５Ｖの埋込まれたＮウェルＮＷ５Ｂがシリコン表面に到達している点が異なる。
【０１２１】
図１５Ｅは、隣接する１２ＶのＮウェルＮＷ１２と１２ＶのＰウェルＰＷ１２とが接触可能で、かつ依然として表面で降伏条件を満たしていることを示している。各ウェルのより高濃度にドープされた埋込部分、つまりＮＷ１２ＢおよびＰＷ１２Ｂも、そのような構造で接触しているものの、バルクシリコンでの接合の重要な電界は、表面または界面に沿ったものよりも高く、したがって、必要な電圧が達成可能である。また、これに代えて、図１５Ｆに示すように、５ＶのＮ層ＮＷ５Ｂと５ＶのＰ層ＰＷ５Ｂとを、１２ＶのＮウェルＮＷ１２と１２ＶのＰウェルＰＷ１２との間に導入することが可能であるが、その場合、５ＶのＮ層ＮＷ５Ｂと５ＶのＰ層ＰＷ５Ｂとは互いから引き止められなければならず、さもなければ、降伏条件（８Ｖより上）が満たされない。もちろん、ＰウェルＰＷ１２とＮウェルＮＷ１２との間に空間を許容することも、ＤＮ層が双方のウェルの下に、かつ介在する間隙の下に続いている限り、可能である。
【０１２２】
図１６Ａは、各々相補型の５ＶのＰウェルに関連する２つの分離された５ＶのＮウェルＮＷ５が、異なる電圧＋Ｖ1および＋Ｖ2をベースにできること、および、それらが同じ基板に形成されていても互いに独立して動作可能であることを示している。分離領域は、ＮウェルＮＷ５とのそれらの接続を介して、表示された供給レールおよび述べられた電位にバイアスをかけられる。＋Ｖ1にバイアスをかけられた分離構造内に含まれるＰウェルＰ
Ｗ５は、分離電位＋Ｖ1と等しい、またはよりマイナスの任意の電圧にバイアスをかけら
れ得る。ＰウェルＰＷ５がバイアスをかけられ得る最もマイナスの電位は、＋Ｖ1に対す
るその最大定格電圧である。分離領域および＋Ｖ1が５Ｖでバイアスをかけられる場合、
ＰウェルＰＷ５は、＋５Ｖから０Ｖ（接地）までの任意の電位で、つまり供給電圧の全範囲にわたって、連続してバイアスをかけられ、動作され得る。しかし、分離領域および＋Ｖ1が１２Ｖでバイアスをかけられる場合、ＰウェルＰＷ５は、５Ｖのウェルが採用され
ていたため、＋１２Ｖからたった７Ｖ（つまり１２Ｖマイナス５Ｖの最大動作）までの任意の電位で、連続してバイアスをかけられ、動作され得る。しかしながら、１２ＶのＰウェルが使用されている場合には、ＰウェルＰＷ１２は、１２Ｖから０Ｖ（接地）までの任意の電位で動作され得る。
【０１２３】
同じ１組の規則が、電位＋Ｖ2にバイアスをかけられた分離アイランドおよびウェルに
当てはまる。デバイス同士は十分に分離されているため、それらは互いに完全に独立して動作可能である。さらに、分離されたＰウェル領域は、場合によっては、接地より下で、つまり、必要であれば基板電位より下で動作可能である。図１６Ｂは、図１６Ａの構造の平面図であり、図１６Ｃは、その構造およびレイアウトの概略図である。
【０１２４】
図１６Ｄは図１６Ａと同様であるが、ウェルの相補型の一方の組が５Ｖのペアで、相補型ウェルの他方の組が１２Ｖのペアである点が異なる。５ＶのＮウェルＮＷ５は＋Ｖ1（
たとえば５Ｖ）でバイアスをかけられ、１２ＶのＮウェルＮＷ１２は＋Ｖ2（たとえば１
２Ｖ）でバイアスをかけられる。５Ｖのウェル同士は互いに接触しており、一方、１２Ｖのウェル同士を隔てる５ＶのＮ層ＮＷ５Ｂと５ＶのＰ層ＰＷ５Ｂとがある。図１６Ｅは、図１６Ｄの構造の概略図であり、図１６Ｆは、図１６Ｄの構造の可能な１レイアウトの平面図である。
【０１２５】
熱拡散サイクルとマスキングステップの総数とを制限することに加え、デバイス特性を向上させ、高電圧を得るためには、個々の領域、特に活性デバイスの要素を含む領域のドーピングプロファイルを制御することが非常に望ましい。そのような構造の形成は、この発明の他の要素と調和する、低またはゼロサーマルバジェットプロセスにおいて実行されるべきであり、さもなければ、注入されたままの低サーマルバジェットエピレス分離構造
およびプロセスの利点は無効になる。
【０１２６】
図１７Ａは、半導体材料内にドープされた領域を形成する従来のプロセスの概要を示しており、このプロセスは一般に、マスキングのステップと、マスク内の開口部を介したドーパントの相対的に浅い注入と、注入されたドーパントを拡散または「ドライブ・イン」するための高温拡散とを含む。当然ながら、ドーパントの導入の前後に行なわれる通常のステップが存在するが、それらのステップは、（さらなる拡散が、その拡散の時点においてシリコン内に既に存在しているドーパントに影響を及ぼすこと、すなわちドーパントを再分配することを除き）この議論において重要な問題ではない。一般に、従来のＣＭＯＳおよびバイポーラプロセスにおいて、浅いドーパントの層は、一般に６０ｋｅＶから１３０ｋｅＶの範囲の単一媒体によるエネルギイオン注入により導入される。この注入は一般に、約１μｍの厚さを有するフォトレジストマスクを介して実施される。注入直後のドーパントの層は、深さがせいぜい数十ミクロンである。次に、３０分から１５または２０時間もの間、一般には２から３時間にわたり、９００℃から１１５０℃の範囲の高温プロセスを用いてドライブ・イン拡散が実施される。拡散は窒素雰囲気内で実施されることが多いが、拡散サイクルの一部の間に酸化がしばしば行なわれ、ドーピングのさらなる偏析効果を生じ、プロセスに対し、より多様な濃度および拡散深さを与える。最終的な接合深さは、以前に論じた分離およびシンカー拡散を除き、１μｍから１０μｍの範囲であり得、１．５μｍから３μｍの接合が一般的である。
【０１２７】
図１７Ｂは、注入した領域のドーピングプロファイルを正確に制御することを可能にする、この発明に従ったプロセスの概要を示す。事前のステップに続き、相対的に厚いマスクが基板またはエピ層上に堆積されてパターニングされる。相対的に高エネルギで、一般には２００ｋｅＶから３ＭｅＶまでで実施される注入を阻止するために、このマスクは相対的に厚くすべきである（３から５μｍ等）。その後、一連の「連鎖した」注入が続き、この注入は、多くの形態、すなわち、浅いか、深いか、高ドーズか、または低ドーズの形態をとり得る。これにより、実質的にどのような所望のドーピングプロファイルをも有する、ドープされた領域の形成が可能になる。残りのステップは、ドーパントを活性化して結晶の損傷を修復するための短時間アニールを含み得るが、ドーパントの再分配を生じる有意な熱サイクルは存在しない。たとえば、短時間アニールは、１５分以下の間、９００℃以下の温度で行なわれ得る。代替的に、「急速熱アニール」（ＲＴＡ）は、１１５０℃もの高温で２０または３０秒間のみ実施され得るが、持続期間が十分に短いため、有意な拡散は生じない。連鎖した注入（以前に説明した、上述のＣＩＪＩ分離構造および注入したままのさまざまなウェル構造を形成するためのもの等）を用いて、能動デバイスの重要な領域、たとえばバイポーラトランジスタのベース、およびＤＭＯＳのボディか、または、ドレイン拡張部のドリフト領域、ＲＥＳＵＲＦ層、もしくは高電圧ＪＦＥＴを形成することができる。好ましくは共通のマスクを介して、異なるエネルギを有する多数の注入物を順次注入することにより、いくつかの補助的な注入が、完全な多時間拡散にとって代わることが可能になり、はるかに良好なドーパントプロファイルの制御を伴う。
【０１２８】
予備知識として、図１７Ｃは、従来の注入および拡散プロセスによって生じる典型的なガウス（Gaussian）プロファイルの形状を示す。縦軸はドーピング濃度（Ｎ）を示し、横軸は半導体材料の表面よりも下の深さ（Ｘ）を示す。ドーパントは浅いレベルに注入されて下方に拡散する。このプロファイルは、周知の数学的関係ｅｘｐ［−ｘ2／（２（Ｄｔ
）1/2）］に従ったガウス関数に従い、深さが増大するにつれて下降する。ここで、拡散
成分の拡散率Ｄは、温度Ｔに対して指数関数的な依存性を有する。拡散の速度は、濃度勾配により決定される。拡散が長時間にわたって進行するほど、拡散の速度は遅くなる。
【０１２９】
図１７Ｄは、「連鎖した」注入の同様のグラフを示し、この注入は、この場合、一連の５回の注入である。各注入のエネルギは、注入が予め定められた深さにおいて或る射影飛
程を有するように設定され、５回の注入がオーバーラップして、上部の曲線によって示されるドーピングプロファイルの全体を形成する。導電型が反対のドーパント種、たとえばホウ素およびリンを用いることによって一層複雑な構造およびドーパントプロファイルを生じることが可能であるが、ほとんどのデバイスは、１種類の注入種を用いた濃度プロファイリングにより利益を得る。
【０１３０】
図１７Ｅは、２回の注入を含む連鎖した注入の詳細な図を示す。浅い注入のドーピング濃度のピーク（Ｎ1）は、表面に位置し、深い注入のドーピング濃度のピーク（Ｎ2）は、表面よりも下に位置する。示すように、Ｎ2は、浅い注入のみにおいて一般的なガウスプ
ロファイル（破線）よりもかなり上に位置する（したがって、破線部は、ウェルの非ガウスの様相を示す）。図１７Ｆは、連鎖した同じ注入を示すが、この場合、ドーパントは酸化物層を介して注入される。ここでは、浅い方のドーパントが完全に酸化物層内に位置付けられ、半導体材料は深い方のドーパントのみを認め、そのピーク濃度Ｎ2は、図１７Ｅ
よりも半導体の表面付近に位置付けられる。したがって、被覆されていない半導体材料を介して、および、表面上の酸化物（または他の）層を介して、「連鎖した」同じ注入物を注入することにより、根本的に異なる結果を得ることができる。図１７Ｆでは、注入が酸化物を介して実施されており、この酸化物が注入後に形成されていないことに注意されたい。
【０１３１】
図１７Ｇおよび図１７Ｈは、連鎖した、異なる注入の同様の図を示す。ここで浅い方の注入は、半導体材料の表面よりもわずかに下に位置するピーク濃度（Ｎ3）を有し、深い
方の注入は、Ｎ3よりも高いピーク濃度（Ｎ4）を有する。図１７Ｇは、半導体の表面を介した、連鎖した注入を示し、図１７Ｈは、酸化物層を介した注入を示す。
【０１３２】
図１７Ｉおよびおよび図１７Ｊは、図１７Ｅ〜図１７Ｈの４回の注入を組合せた結果を示す。被覆されていない半導体（図１７Ｉ）において、ドーピングプロファイルの全体は、ピーク濃度Ｎ1、Ｎ2、およびＮ4により決定される。ピーク濃度Ｎ3は、Ｎ1およびＮ2よりもかなり低く、消失している。Ｎ2およびＮ4は、極めて高ドープされた、埋没した層を設ける。注入が酸化物層を介して行なわれた場合（図１７Ｊ）、ピークＮ1およびＮ3はいずれも、酸化物層内で終端をなすために「消失」している。
【０１３３】
図１７Ｋおよび図１７Ｌは、ドーピングプロセスに固有の物理的な現象を示す。同じ総ドーズ量Ｑ1（単位は原子／ｃｍ-2）を有する２回の注入を示す。図１７Ｋに示す注入の
射影飛程ＲP1は、図１７Ｌに示す注入の射影飛程ＲP2よりも大きい。示されるように、たとえ総ドーズ量Ｑ1が全く同じであっても、図１７Ｋの注入のピーク濃度Ｎ5は、図１７Ｌに示す注入のピーク濃度Ｎ6よりも高い。このことは、所定のドーズ量の注入物が、半導
体内に深く注入されるほどより多く拡散し、したがってドーピング濃度のより低いピークを得るという一般原理を示す。
【０１３４】
図１７Ｍは、図１７Ｋおよび図１７Ｌの注入物が同じ基板内に注入された場合に何が生じるかを示すことにより、このことをさらに示し、図１７Ｎは、各々が同じドーズ量を有する一連の５回の注入を用いて同じ原理を示す。示されるように、ピーク濃度Ｎ7、Ｎ8、Ｎ9、Ｎ10、およびＮ11は、ドーパントが半導体内により深く注入されるにつれて漸進的
に低くなり、かつ、注入物の幅（散在量）が広くなる。
【０１３５】
この効果は、図１７Ｐに示すように、浅い方の注入のドーズ量Ｑ3よりも大きなドーズ
量Ｑ4を深い方の注入に与えることによって打消すことができる。その結果、深い方の注
入の散在量ΔＸ4は、浅い方の注入の散在量ΔＸ3よりも大きくなる。図１７Ｑは、漸進的により高いドーズ量Ｑ5、Ｑ6、Ｑ7、およびＱ8を有する４回の注入を用いて同じ原理を示し、これらの注入は、Ｎ13のドーピング濃度を有する、ほとんど「平坦な」プロファイル
を生じる。深さが増すにつれてドーピング濃度の勾配を上向きにすることが望まれる場合、Ｑ6、Ｑ7、およびＱ8を、漸進的により一層高くしなければならない。
【０１３６】
上に示したように、連鎖したこれらの注入の位置を規定するために一般的に用いられるフォトレジストマスクは一般に、相対的に厚く、たとえば３μｍから５μｍの厚さである。これにより、小さなマスク開口部を用いて極めて小さなフィーチャーサイズを達成することが一層難しくなる。さらに、高エネルギの注入は、結晶内の原子から跳飛して横方向に拡散する注入イオンにより、より一層横方向の散在を呈する。したがって、実際に、低エネルギの浅い注入に比べ、深い注入の方が横方向に拡散する。このことは、連鎖した注入のスタックの形状が、底部よりも上部においてより一層幅の広いガウス拡散とは異なり、より一層垂直となり、上部ではなく底部において実際に最も幅が広くなることを意味する。図１７Ｒは、厚いフォトレジスト層７０２内のウィンドウ７００および酸化物層７０４を介した一連の４回の注入を示す。ウィンドウ７００は、注入を横方向に制約するが、フォトレジスト層７０２の厚さが増すにつれ、ウィンドウ７００を任意に小さく形成することはできない。加えて、注入されたドーパントは、特により高エネルギでより深く基板に進入してからしばらくたった後に、横方向に拡散する。
【０１３７】
できる限り最小の横方向の範囲に注入を制約するための技術は、図１７Ｓに示すように、半導体内にトレンチを形成することである。トレンチ７０６は、酸化物か、他の何らかの非導電性材料か、またはドープされたポリシリコンで充填することができる。注入物はトレンチ７０６内でオーバーラップするが、そこでは影響を及ぼさない。なぜなら、トレンチ７０６を充填する材料が、非導電性である（またはポリシリコンの場合、既に高ドープされている）ためである。トレンチ７０６間の間隔Ｗ１は、厚いフォトレジスト層７０２内の開口部７００の幅Ｗ２よりも一般に小さく形成され得る。
【０１３８】
さらに、図１７Ｔに示すように、ドーパントは、トレンチ７０６の底部よりも下にドーパントを推進するエネルギで注入され得、図１７Ｕに示すように逆向きの「きのこ」形状を有するドープされた領域７０８と、半導体の表面よりも下に位置する上端部とを生じる。
【０１３９】
上述の連鎖した注入は、連鎖した注入による接合分離（ＣＩＪＩ）領域を含み得、この領域は、エピタキシャル層内におよびエピタキシャル層を介して注入され得、または、同じ導電型を有する、深く注入されかつ埋め込まれた注入物とオーバーラップするために用いられ得る。たとえば図１７Ｖにおいて、基板の導電型とは反対の導電型のエピタキシャル層７１１は、フォトリソグラフィにより規定されたフォトレジスト層７１２を介して注入された、基板と同じ導電型の一連の注入７１３ａから７１３ｆ（Ｐ基板内に注入された、ホウ素による連鎖した分離注入等）により、分離される。図１７Ｗに示す、結果的に得られた分離構造は、エピ層７１１を分離するＣＩＪＩ構造７１５の、結果的に得られる構造を示す。
【０１４０】
図１７Ｘにおいて、同様のＣＩＪＩ分離構造は、フォトレジスト７１２だけでなく、酸化物、オキシナイトライド等の誘電体材料またはポリシリコンで充填されたトレンチ７２０ａおよび７２０ｂによっても注入中に制約を受ける。結果的に得られる分離構造を図１７Ｙに示す。トレンチ７２０ａおよび７２０ｂの深さは、０．７μｍからエピ層自体の深さの範囲に及び得るが、好ましくは、注入を制約することと、トレンチの再充填プロセスを容易にすることとの折衷案として、エピ層７１１の表面から底部までの距離のほぼ２分の１から４分の３に及ぶべきである。
【０１４１】
図１７Ｚにおいて、ＣＩＪＩ側壁分離構造は、Ｐ基板７３０ａ内への注入物７３３ａから７３３ｄを含み、深く注入されたフロア分離領域ＤＮ７３２と環状またはリングのパタ
ーンでオーバーラップして、基板７３０ａから分離された、分離されたポケット７３０ｂを形成する。ＣＩＪＩ構造７４０を含む、結果的に得られた分離構造を、図１７ＡＡに示す。
【０１４２】
図１７Ｚの構造と類似した構造において、図１７ＢＢのＣＩＪＩ側壁分離構造は、連続した注入７３３ａから７３３ｅの横方向の散在を制約するための、誘電体で充填されたトレンチ７５０ａおよび７５０ｂの使用を示す。最も深い注入物（深い注入物７３３ｅ等）は、深い分離領域ＤＮ７３２とオーバーラップして、Ｐ基板７３０ａからポケット７３０ｂを分離する。ＣＩＪＩ側壁分離構造７５１を有する、結果的に得られた構造を、図１７ＣＣに示す。トレンチ７５０ａおよび７５０ｂの深さは、０．７μｍからＤＮ層自体の深さの範囲に及び得るが、好ましくは、注入を制約することと、トレンチの再充填プロセスを容易にすることとの折衷案として、表面から深いＤＮ層７３２までの距離のほぼ２分の１から４分の３に及ぶべきである。
【０１４３】
エピタキシに対する必要性をなくす（またはエピの変動の影響を最小にする）分離構造を形成するための方法を、この明細書のさまざまなプロセスおよび方法で詳細に説明してきた。このような方法の組合せを用いることによる、集積回路へのデバイスの統合は、熱収支のない分離およびデバイス形成技術の例としてここに含まれるが、このような方法の使用を、この明細書で詳細に説明しかつ例示した特定のデバイスに限定するものと解釈されるべきではない。
【０１４４】
図１８Ａ〜図１８Ｈは、この発明に従ったプロセスにより製造され得るデバイスのファミリーを示す。このプロセスは、基板３５０によって示される１つの半導体チップに実施され、基板３５０は一般に、ホウ素等のＰ型不純物でドープされる。デバイスと、デバイス内のいくつかの領域とは、従来のＬＯＣＯＳ（シリコンの選択酸化）プロセスにより基板３５０の表面に成長させたフィールド酸化物層３５２によって横方向に分離される。
【０１４５】
図１８Ａから始めると、デバイスのファミリーは、ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）３０１およびＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）３０２を含む５Ｖの相補的なＭＯＳＦＥＴのペア（ＣＭＯＳ）を含む。
【０１４６】
ＰＭＯＳ３０１は、ＰＭＯＳ３０１のボディとして働くＮウェル３５４Ａ内に形成される。Ｎウェル３５４Ａは、以下に述べるように、フィールド酸化物層３５２を介してドーパントを注入することにより形成された浅い領域３５６を含む。ゲート３５８Ａが基板３５０の上方に形成され、一般に、金属層で被覆され得る多結晶シリコン（ポリシリコン）で形成される。ゲート３５８Ａは、側壁スペーサ３６０により境界を定められ、ゲート酸化物層（図示せず）によりＮウェル３５４Ａから分離される。ゲート酸化物層の厚さは、１００Ａから２０００Ａの範囲であり得るが、一般に、２００Ａから６００Ａの範囲である。低ドープされたＰドリフト領域３６２Ａおよび３６２Ｂが、Ｎウェル３５４Ａ内のゲート３５８Ａの両側に形成される。ＰＭＯＳ３０１はまた、Ｐ＋ソース領域３６４ＡおよびＰ＋ドレイン領域３６４Ｂも含む（図１８Ａ〜図１８Ｈにおいて、同じ参照番号だが異なる文字で示されたドーパント領域は、同じ注入のステップ中に形成される）。
【０１４７】
ＢＰＳＧ（ボロホスホシリケートガラス）層３６６または他の誘電体が基板３５０の上に存在し、ＢＰＳＧ層３６６内にコンタクト開口部が形成される。金属層３７０は、このコンタクト開口部を介してＰＭＯＳのソースおよびドレインに接触する。
【０１４８】
ＮＭＯＳ３０２は、ＮＭＯＳ３０２のボディとして働くＰウェル３７２Ａ内に形成される。Ｐウェル３７２Ａは、以下に説明するように、フィールド酸化物層３５２を介してドーパントを注入することにより形成された浅い領域３７４を含む。ゲート３５８Ｂはゲー
ト３５８Ａと同様に、基板３５０の上方に形成される。ゲート３５８Ｂは側壁スペーサ３６０により境界を定められ、ゲート酸化物層（図示せず）によりＰウェル３７２Ａから分離される。低ドープされたＮ領域３７６Ａおよび３７６Ｂが、Ｐウェル３７２Ａ内のゲート３５８Ｂの両側に形成される。ＮＭＯＳ３０２はまた、Ｎ＋ソース領域３７８ＡおよびＮ＋ドレイン領域３７８Ｂも含む。金属層３７０は、ＢＰＳＧ層３６６内のコンタクト開口部を介してＮＭＯＳ３０２のソースおよびドレインに接触する。
【０１４９】
基板３５０はまた、１２ＶのＰＭＯＳ３０３および１２ＶのＮＭＯＳ３０４も含む。１２ＶのＰＭＯＳ３０３は、ＰＭＯＳ３０１のＮウェル３５４Ａよりも高エネルギでドーパントが注入されたＮウェル３８０Ａ内に形成される。ゲート３５８Ｃはゲート３５８Ａおよび３５８Ｂと同じポリシリコン層で形成されるが、基板からゲート３５８Ｃを分離するゲート酸化物層は一般に、ゲート３５８Ａおよび３５８Ｂの下のゲート酸化物層よりも厚い。１２Ｖにおける連続動作を持続するためのゲート酸化物の最小厚さは、好ましくは３００Å以上であるべきである。ソースがＰ＋領域３６４Ｃにより形成され、ドレインがＰ＋領域３６４Ｄにより形成される。ドレインは、ゲート３５８Ｃ上の側壁スペーサによって定められていない距離だけ、ゲート３５８Ｃの縁端部からずれる。以下に説明するように、Ｐ＋ドレイン３６４Ｄは、むしろ、別個のマスキングステップで形成される。低ドープされたＰ領域３６３Ｂは、ドレイン領域３６４Ｄとゲート３５８Ｃとの間に延び、同様にドレインとフィールド酸化物３５２との間に延びる。その一方で、１２ＶのＰＭＯＳ３０３のＰ＋ソース３６４Ｃは、ゲート３５８Ｃ上の側壁スペーサ３６０と整合される。したがって、１２ＶのＰＭＯＳ３０３は、対称型デバイスではない。ドレイン３６４Ｄは、ゲート３５８Ｃの縁端部からかなりのマージン（０．３〜１．０μｍ）だけずれているが、一方でソース３６４Ｃは、わずかなマージン（０．１５μｍ等）だけずれる。
【０１５０】
Ｎウェル３８０Ａは浅い領域３８４を含み、浅い領域３８４において、Ｎウェル３８０Ａを形成するために注入されたドーパントは、フィールド酸化物層３５２を通過する。しかしながら、浅い領域３８４のドーピング濃度は一般に、１２ＶのＰＭＯＳ３０３と隣接するデバイスとの間での表面反転および寄生ＭＯＳＦＥＴを防止するのに十分なものではないため、５ＶのＰＭＯＳ３０１のＮウェル３５４Ａを形成するために用いられる注入物が、浅い領域３８４内に導入されてＮ領域３５４Ｂを形成し、浅い領域３８４におけるドーピングの総濃度を上昇させる。
【０１５１】
１２ＶのＮＭＯＳ３０４は、ＮＭＯＳ３０２のＰウェル３７２Ａよりも高いエネルギでドーパントが注入されたＰウェル３８６Ａ内に形成される。ゲート３５８Ｄはゲート３５８Ｃと同様に、ゲート３５８Ａ、３５８Ｂ、および３５８Ｃと同じポリシリコン層で形成される。Ｎ＋ソース領域３７８Ｄは、ゲート３５８Ｄ上の側壁スペーサ３６０により定められた距離だけゲート３５８Ｄの縁端部からずれており、一方でＮ＋ドレイン領域３７８Ｃは、側壁スペーサ３６０とは無関係の距離だけ、ゲート３５８Ｄの縁端部からずれる。低ドープされたＮ領域３７７Ａは、ドレインとゲートとの間、およびドレインとフィールド酸化物領域３５２との間に延びる。
【０１５２】
Ｐウェル３８６Ａは浅い領域３８８を含み、この浅い領域３８８において、Ｐウェル３８６Ａを形成するために注入されたドーパントは、フィールド酸化物層３５２を通過する。５ＶのＮＭＯＳ３０２においてＰウェル３７２Ａを形成するために用いられる注入物が、浅い領域３８８内に導入されてＰ領域３７２Ｂを形成し、浅い領域３８８におけるドーピングの総濃度を上昇させる。これにより、１２ＶのＮＭＯＳ３０４と隣接するデバイスとの間での表面反転および寄生ＭＯＳＦＥＴを防止する。
【０１５３】
５ＶのＮＰＮバイポーラトランジスタ（ＮＰＮ）３０５は、ベースとしてダブルＰウェル３７２Ｃを含む。ダブルＰウェル３７２Ｃは、ＮＭＯＳ３０２におけるＰウェル３７２
Ａと同じ注入の間に形成される。ダブルＰウェルを用いることにより、Ｐ＋領域３６４Ｅを介して、離れた場所においてベースに接触させることができる。ダブルＰウェル３７２Ｃは相対的に浅く（０．５〜１．０μｍの深さ等）、これは、先行技術のプロセスにおけるバイポーラトランジスタで用いられる接合深さに典型的なものである。Ｎ＋領域３７８Ｅはエミッタとして働き、エミッタは、極めて小さく形成することが可能であり、エミッタ−ベースの側壁のキャパシタンスを減じる。５ＶのＮＰＮ３０５のコレクタは、Ｎウェル３５４Ｃを含み、Ｎウェル３５４Ｃは、深いＮ（ＤＮ）層３９０Ａと合流する。
【０１５４】
Ｎウェル３５４ＣおよびＤＮ層３９０Ａはともに、基板３５０の残りの部分から分離された、分離されたポケット３９２Ａの周囲に、取巻いた形のＮ領域を形成する。Ｎウェルは、デバイス全体を取囲んで分離を完全なものにする。しかしながら、ＮＰＮ３０５の電気的特性は、分離されたポケット３９２Ａのドーピング濃度ではなく、ダブルＰウェル３７２Ｃのドーピング濃度によって主に設定される。なぜなら、Ｐウェルのドーピング濃度の方が高いためである。ダブルＰウェル、すなわち、ベースおよびベースコンタクト領域を含んで隣接する２つのＰウェル領域は、デバイスの活性かつ真性のベース部分、すなわちＮ＋エミッタ３７８Ｅの下に位置付けられたＰウェル３７２ＣからＰ＋ベースコンタクト３６４Ｅを不注意にも「接続解除」することなく、エミッタ３７８とベースコンタクト領域３６４Ｅとの間に介在するフィールド酸化物３５２を収容することが要求される。したがって、高速動作、ならびに良好なエミッタ−ベースの降伏特性および漏れ特性を得ることができる。
【０１５５】
５ＶのＰＮＰバイポーラトランジスタ（ＰＮＰ）３０６は、取巻いた形の「フロア分離構造」と、５ＶのＮウェル３５４Ｅおよび深いＮ層３９０Ｂを含む側壁分離領域とを有する。Ｎウェル３５４Ｅに、Ｎ＋領域３７８Ｈを介して接触し、チップ上でコレクタ電圧または最も正の電圧においてバイアスをかけることができ、この場合、コレクタ−「フロア」接合部には、ゼロバイアスまたは逆バイアスのいずれかがかけられる。ＰＮＰ３０６のエミッタは、Ｐ＋領域３６４Ｇである。コレクタは、合流した３つのウェルを実質的に含む１２ＶのＰウェル３８６Ｂと、抵抗を減らすためのさらなるコレクタシンカーとして用いられる５ＶのＰウェル３７２Ｄとを含む。ベースは、専用のＮベース領域３９４を含み、ベースには、５ＶのＮウェル３５４ＤおよびＮ＋コンタクト領域３７８Ｇを介して接触する。代替的に、エミッタとベースとの間のフィールド酸化物層３５２の部分を除去することができ、この場合、Ｎの注入物３９４は、ベースコンタクトの下に延び、エミッタのキャパシタンスが増大する。
【０１５６】
３０Ｖのチャネルストップ３０７は、接触されないＰ＋領域３６４Ｈを含み、このＰ＋領域３６４Ｈは、１２ＶのＰウェル３８６Ｃおよび５ＶのＰウェル３７２Ｅの上に位置する。このことは、表面反転を防止するだけでなく、少数のキャリアが横方向に流れようとする場合、それらの収集を可能にする。
【０１５７】
３０Ｖの横型トレンチ二重拡散ＭＯＳＦＥＴ（ＤＭＯＳ）３０８は、ポリシリコンゲート３９６Ａで充填されかつゲート酸化物層３９８Ａで裏打ちされたトレンチを含む。横型トレンチＤＭＯＳ３０８はまた、５ＶのＮウェル３５４Ｆと、Ｎ＋コンタクト領域３７８Ｉと、低ドープされた専用のＮドリフト領域とを含むドレインを含む。このＮドリフト領域は、フィールド酸化物層３５２下の浅いドリフト部３９１Ａと、深いドリフト部３９３Ａとを含み、上述の連鎖した注入技術を用いて作成され得る。Ｐのボディ領域３９５Ａは、専用のホウ素注入物または連鎖注入物であり、このボディ領域３９５Ａには、Ｐ＋ボディコンタクト領域３６４Ｉを介して接触する。ソースは、トレンチに隣接するＮ＋領域３７８Ｊにより示される。電流は、Ｎ＋ソース領域３７８ＪからＰボディ領域３９５Ａ内のチャネルを通って下方に流れ、その後向きを変えて５ＶのＮウェル３５４ＦおよびＮ＋コンタクト領域３７８Ｉに向かい横方向に流れる。ゲート３９６Ａは、高電圧Ｎドリフト領
域内の電流を拡散することによってその領域内の電流密度および抵抗を下げるための横型電流スプレッダとして働く。
【０１５８】
以下に説明するように、ポリシリコンゲート３９６Ａは２段階で形成され、第１の層がトレンチ内に堆積され、第２の層がトレンチの上面とオーバーラップする。これらの層は、横型ＭＯＳＦＥＴ３０１から３０４においてゲートを形成するために用いられる層から離れている。
【０１５９】
要約すると、図１８Ａは、十分に最適化された５Ｖおよび１２ＶのＣＭＯＳのペア（３０１，３０２および３０３，３０４）と、相補的なバイポーラトランジスタ（３０５，３０６）と、３０Ｖの横型トレンチＤＭＯＳ（３０８）とを含むデバイスのグループを示しており、これらのデバイスはすべて、エピタキシャル層を用いずに、長時間の拡散を伴わない単一のプロセスで１つのチップに形成される。バイポーラトランジスタ（３０５，３０６）は基板３５０から完全に分離されているが、ＣＭＯＳのペア（３０１，３０２および３０３，３０４）もまた同様に、それらの下に深いＮ層３９０を追加することによって分離され得ることを理解されるべきである。
【０１６０】
図１８Ｂは、同じプロセスで形成され得るデバイスの第２のグループを示し、このグループは、１２Ｖの分離された対称型ＣＭＯＳのペア３０９および３１０と、ポリ−ポリキャパシタ３１１と、ＮＰＮ３１２と、１２Ｖのチャネルストップ３１３と、１２Ｖの横型トレンチＤＭＯＳ３１４とを含む。
【０１６１】
１２Ｖの分離された対称型ＣＭＯＳのペア３０９および３１０は、１２ＶのＮウェル３８０Ｃと合流した深いＮ層３９０Ｃにより、基板３５０から分離されている。Ｎウェル３８０Ｃ内に５ＶのＮウェル３５４Ｈが存在し、このＮウェル３５４Ｈには、Ｎ＋および金属（図示せず）により接触する。ＰＭＯＳ３０９は、Ｎウェル３８０Ｃの電位が基板３５０の電位よりも高い限り、基板３５０から分離される。ＮＭＯＳ３１０は、Ｎ型材料により取囲まれているため、基板３５０から分離される。
【０１６２】
ＰＭＯＳ３０９およびＮＭＯＳ３１０は、それらが対称型であることを除き、ＰＭＯＳ３０３およびＮＭＯＳ３０４とほぼ同様である。ＰＭＯＳ３０９におけるソース領域３６４Ｊおよびドレイン領域３６４Ｋは、等しい距離だけ、ゲート３５８Ｅから横方向にずれている。ＮＭＯＳ３１０におけるソース領域３７８Ｋおよびドレイン領域３７８Ｌもまた、等しい距離だけ、ゲート３５８Ｆから横方向にずれている。同様に、拡張されたドリフト領域３６３Ｃおよび３６３Ｄは、ＰＭＯＳ３０９のゲート３５８Ｅに対して対称であり、拡張されたドリフト領域３７７Ｃおよび３７７Ｄは、ＮＭＯＳ３１０のゲート３５８Ｆに対して対称である。ドリフトの設計が対称であることにより、ソースまたはドレインのいずれかが、囲み込むウェルを基準として１２Ｖ（最大１５Ｖ）の逆バイアスを得ることを可能にする。
【０１６３】
Ｎウェル３８０Ｂは、浅い領域３９７を含み、この浅い領域３９７において、Ｎウェル３８０Ｂを形成するために注入されたドーパントは、フィールド酸化物層３５２を通過する。しかしながら、浅い領域３９７のドーピング濃度が一般に、１２ＶのＰＭＯＳ３０９と隣接するデバイスとの間での表面反転および寄生ＭＯＳＦＥＴを防止するのに十分なものではないため、５ＶのＰＭＯＳ３０１のＮウェル３５４Ａを形成するのに用いられた注入物が、浅い領域３９７内に導入されてＮ領域３５４Ｇを形成し、浅い領域３９７内のドーピングの総濃度を上昇させる。
【０１６４】
１２ＶのＰウェル３８６Ｄは浅い領域３９９を含み、この浅い領域３９９において、Ｐウェル３８６Ｄを形成するために注入されたドーパントは、フィールド酸化物層３５２を
通過する。５ＶのＮＭＯＳ３０２のＰウェル３７２Ａを形成するために用いられた注入物が、浅い領域３９９内に導入されてＰ領域３７２Ｆを形成し、浅い領域３９９内のドーピングの総濃度を上昇させる。これにより、１２ＶのＮＭＯＳ３１０と隣接するデバイスとの間での表面反転および寄生ＭＯＳＦＥＴを防止する。
【０１６５】
ポリ−ポリキャパシタ３１１は、絶縁層３８７により分離された２つのポリシリコン層３８９および３５８Ｇを含む。ポリシリコン層３５８Ｇは、上述の横型デバイスのゲート（すなわち、ゲート３５８Ａ、３５８Ｂ等）を形成するポリシリコン層と同時に形成される。ポリシリコン層３８９は、以下に論じるトレンチデバイスのトレンチから溢出したポリシリコン層と同時に形成される。
【０１６６】
ＮＰＮ３１２は、Ｐベース領域３９５Ｂ（特定のマスクを用いて形成される）と、基板３５０の分離された領域３９２Ｂと、Ｐ＋ベースコンタクト領域３６４Ｌとを含むベースを有する。ＮＰＮ３１２のエミッタは、Ｎ領域３７８Ｌである。コレクタは、深いＮ層３９０Ｄと合流するＮ分離領域３５４Ｋである。ベースおよびエミッタと、フィールド酸化物層３５２の下にあるＮウェル３７２Ｃとの間にフィールド酸化物層３５２の一部を有する図１８ＡのＮＰＮ３０５とは異なり、ＮＰＮ３１２では、すべての領域が活性であってＮウェルは必要ではない。その結果、ＮＰＮ３１２のベース−エミッタのキャパシタンスは、ＮＰＮ３０５のベース−エミッタのキャパシタンスよりも大きくなる。
【０１６７】
ＮＰＮ３１２のベース幅は、基板３５０の表面から下がって深いＮ層３９０Ｄの上面までの距離全体に等しいが、利得特性は、Ｐベース領域３９５Ｂの厚さにより主に決定される。なぜなら、分離された領域３９２Ｂが通常動作においてすぐに空乏化するためである。ベースの幅により、何らかの走行時間が加算され、このことがＮＰＮ３１２の最大周波数を制限するが、この最大周波数は、依然として数ＧＨｚの範囲内にある。分離された領域３９２Ｂの深さは、約０．７から１．５μｍであり得る。
【０１６８】
１２Ｖのチャネルストップ３１３は、５ＶのＰウェル３７２Ｇおよび１２ＶのＰウェル３８６Ｅを含み、これらのＰウェル３７２Ｇおよび３８６Ｅには、Ｐ＋領域３６４Ｍを介して接触する。Ｐ＋領域３６４Ｍは、トレンチゲート３９６Ｂの両側に任意に延びる。１２Ｖのチャネルストップ３１３の機能は、基板３５０の表面が、上に存在しかつ高電圧でバイアスがかけられる金属線によって反転されることを防止することである。
【０１６９】
１２Ｖの横型トレンチＤＭＯＳ３１４は本質的に、図１８Ａの３０Ｖの横型トレンチＤＭＯＳ３０８の小型バージョンである。１２ＶのＤＭＯＳ３１４は、ポリシリコンゲート３９６Ｃで充填されかつゲート酸化物層３９８Ｃで裏打ちされたトレンチを含む。横型トレンチＤＭＯＳ３１４はまた、５ＶのＮウェル３５４Ｌと、Ｎ＋コンタクト領域３７８Ｎと、低ドープされた専用のＮドリフト領域とを含むドレインを含む。このＮドリフト領域は、フィールド酸化物層３５２下の浅い部分３９１Ｂと、深いドリフト部３９３Ｂとを含む。Ｐボディ領域３９５Ｃは、専用の注入物であり、このボディ領域３９５Ｃには、Ｐ＋ボディコンタクト領域３６４Ｎを介して接触する。ソースは、トレンチに隣接するＮ＋領域３７８Ｐにより示される。電流は、Ｎ＋ソース領域３７８ＰからＰボディ領域３９５Ｃ内のチャネルを通って下方に流れ、その後向きを変えて、５ＶのＮウェル３５４ＬおよびＮ＋コンタクト領域３７８Ｎに向かい横方向に流れる。ゲート３９６Ｃは、高電圧Ｎドリフト領域内の電流を拡散することによってその領域内の電流密度および抵抗を下げるための横型電流スプレッダとして働く。
【０１７０】
ポリシリコンゲート３９６Ｃは、トレンチゲート３９６Ａおよび３９６Ｂと同様に、２段階で形成されることが好ましく、第１の層がトレンチ内に堆積され、第２の層がトレンチの上面とオーバーラップする。これらの層は、横型ＭＯＳＦＥＴ３０１から３０４にお
けるゲートを形成するために用いられる層から離れている。
【０１７１】
図１８Ｃを参照すると、デバイスファミリーは、５ＶのＮＭＯＳ３１５および５ＶのＰＭＯＳ３１６を含む、完全に分離された５ＶのＣＭＯＳのペアを含む。ＮＭＯＳ３１５は、５ＶのＰウェル３７２Ｈ内に形成されたＮ＋ソース領域３７８ＲおよびＮ＋ドレイン領域３７８Ｓを含み、Ｐウェル３７２Ｈはまた、Ｐ＋ボディコンタクト領域３６４Ｐ（Ｎ＋領域３７８Ｒへの突出したコンタクトとして図示）も含む。ゲート３５８Ｈは、Ｐウェル３７２Ｈのチャネルの上に存在する。ＮＭＯＳ３１５は、下にある深いＮ層３９０Ｅにより基板３５０から分離されており、深いＮ層３９０Ｅは、Ｎ型側壁分離領域３５４ＮおよびＮ＋コンタクト領域３７８Ｑと合流する。このようなデバイスにおいて、取巻いた形の分離構造には、ＮＭＯＳのソースおよびボディとは異なる電位までバイアスがかけられ得、ＮＭＯＳのソースおよびボディは、依然として、突出するコンタクトにより局所的に短絡され得る。上述のように、ＮＭＯＳは、下にＬＤＤが存在する側壁スペーサを有し得（図１８ＡのＮＭＯＳ３０２の分離されたバージョンと同様）、または、プロセスの一層単純なバージョンにおいて、側壁スペーサおよび浅いＬＤＤの注入を省略することができる。
【０１７２】
ＰＭＯＳ３１６は、同様にＮ＋ボディコンタクト領域３７８Ｔを含む５ＶのＮウェル３５４Ｎ内に形成されたＰ＋ドレイン領域３６４ＱおよびＰ＋ソース領域３６４Ｒを含む。ゲート３５８Ｉは、Ｎウェル３５４Ｐ内のチャネルの上に存在する。ＰＭＯＳ３１６は、Ｎウェル３５４Ｐ内の構造物の人為構造として基板３５０から分離されるが、Ｎウェルの下に深いＮ層ＤＮ３９０Ｅを拡張することによって基板３５０からさらに分離されて、基板への寄生バイポーラ利得を減じることができる。Ｐ＋コンタクト領域３６４Ｓおよび５ＶのＰウェル３７２Ｉを介して基板３５０に電気的接触が生じる。上述のように、ＰＭＯＳは、下にＬＤＤが存在する側壁スペーサを有し得（図１８ＡのＰＭＯＳ３０１の分離されたバージョンと同様）、または、プロセスの一層単純なバージョンにおいて、側壁スペーサおよび浅いＬＤＤの注入を省略することができる。Ｐ＋ソース３６４ＲおよびＮ＋ボディコンタクト３７８Ｔとの間の突出するコンタクトは、完全に分離されたＰＭＯＳが、ソースからボディへの局所的な短絡を依然として用い得ることを示す。
【０１７３】
図１８Ｄに示すように、デバイス３１７において、トレンチゲート３９６Ｄ間のメサは、Ｎ＋ソース領域３７８Ｖ、Ｐボディ３９５Ｄ、および高電圧Ｎドリフト領域３９３Ｃを含む１つのメサと、Ｎ＋ドレイン領域３７８Ｕおよび５ＶのＮウェル３５４Ｑ（高電圧Ｎドリフト領域３９３Ｃ上に重なる）を含む代替的なメサとが交互に配置される。トレンチゲートの下には、１２ＶのＮウェル３８０Ｄおよび任意の深いＮ層３９０Ｆが存在する。Ｐボディ３９５Ｄは、ゲート３９６Ｄにより制御されるチャネルを含む。Ｐ＋領域３６４Ｔを介して基板３５０に電気的接触が生じる。トレンチゲート３９６Ｄに適切な電位を与えることによってデバイス３１７がオンにされると、ゲート酸化物３９８Ｄ全体の電界がＰＢ領域３９５Ｄを反転させ、それにより、電流は、Ｎ＋ソース領域３７８ＶからＰボディ３９５Ｄ内の反転されたチャネルを通って、１つのメサ内の高電圧Ｎドリフト領域３９３Ｃまで下方に流れ、その後、１２ＶのＮウェル３８０Ｄを介してトレンチゲート３９６Ｄの底部の付近を流れてから、隣接するメサ内の５ＶのＮウェル３５４ＱおよびＮ＋ドレイン領域３７８Ｕを通って上方に流れる。Ｐ型ボディ領域ＰＢ３９５Ｄへの接触は、指状突起の長さに沿って（図示していない３次元において）生じることが好ましく、一般には、金属３７０を介してソース領域３７８Ｖに短絡される。
【０１７４】
図１８Ｅに示すように、デバイス３１８は、デバイス３１７と同じであるが、異なる点は、１２ＶのＮウェル３８０ＤがＮ＋ソース領域３７８ＶおよびＰボディ３９５Ｄを含むメサの下において連続しておらず、その代わりに、１２ＶのＮウェル３８０Ｅが、ドレイン領域３７８Ｕを含むメサと、それらのメサに隣接するトレンチゲート３９６Ｄとの下に
存在することである。このことは、短チャネル特性のデバイスに対し、Ｎ＋ソース３７８ＶとＰボディ３９５Ｄとの間にそれほど実効的ではない逆バイアスか、または僅かにより高い降伏電圧を提供する。
【０１７５】
図１８Ｆに示すように、デバイス３１９は、デバイス３１７のさらに別のバージョンである。デバイス３１９では、交互に配置されるメサのパターンの代わりに、１つのメサを除くすべてのメサがＮ＋ソース領域３７８Ｖ、Ｐボディ３９５Ｄ、および高電圧Ｎドリフト領域３９３Ｃを含む。１つのメサのみが、Ｎ＋ドレイン領域３７８Ｕおよび５ＶのＮウェル３５４Ｑを含む。当然ながら、図１８Ｆは、デバイス３１９の一部を示しているにすぎない。一般に、ソース−ボディを含むメサの数と、ドレインを含むメサの数との間に或る比率が存在する。多数の「ソース−ボディ」メサが存在し、そして周期的に「ドレイン」メサが存在する。１２ＶのＮウェル３８０Ｄが高ドープされるほど、「ドレイン」メサに対する「ソース−ボディ」メサの比率が高くなり得る。
【０１７６】
デバイス３１９において、電流は、Ｎ＋ソース領域３７８Ｖを含むメサを下方に流れ、１２ＶのＮウェル３８０Ｄを介して横方向に流れ、そして、Ｎ＋ドレイン領域３７８Ｕを含むメサを上方に流れる。この点で、デバイス３１９は、完全に拡散またはエピタキシなしで形成された１つを除き、真に「擬似縦型」デバイスである。
【０１７７】
図１８Ｇは、フィールド酸化物領域３５２の上を段状に上るゲート３５８Ｊを含む横型ＮチャネルＤＭＯＳ３２０を示す。ＤＭＯＳ３２０は、Ｎ＋ソース領域３７８Ｗと、Ｎ＋ドレイン領域３７８Ｘと、Ｐ＋ボディコンタクト領域３６４Ｕを介して接触されるＰボディ３９５Ｅとを含む。電流は、Ｎ＋ソース領域３７８Ｗから、（ポリシリコンゲート３５８Ｊの活性化した部分の下にあるゲート酸化物の下に位置付けられる）Ｐボディ３９５Ｅ内のチャネルを通り、さらに高電圧ドリフト領域３９１Ｃを通って、（高電圧ドリフト領域３９３ＤおよびＮ＋ドレイン領域３７８Ｘを含む）５ＶのＮウェル３５４Ｒに流れ込む。
【０１７８】
図１８Ｈは、ゲート３５８Ｋと、Ｐ＋ソース領域３６４Ｗと、Ｐ＋ドレイン領域３６４Ｖと、Ｎ＋ボディコンタクト領域３７８Ｘを介して接触される（ＤＭＯＳボディとして働く）Ｎウェル３５４Ｒとを含む横型ＰチャネルＤＭＯＳ４００を示す。電流は、Ｐ＋ソース領域３６４Ｗから、（ポリシリコンゲート３５８Ｋの下にあるゲート酸化物の下に位置付けられた）Ｎウェル３５４Ｒ内のチャネルを通り、さらに（Ｐ基板３５０の単に分離された部分である）高電圧ドリフト領域４０１を通り、Ｐ＋ドレイン領域３６４Ｖ（任意に５ＶのＰウェル）まで流れる。
【０１７９】
要約すると、上述のデバイスのすべてのファミリーは、以下のように図１８Ａ〜図１８Ｈおよび表１（接尾文字を有さない）で識別されるように、一連の１１回の基本的な注入を用いて１枚の基板３５０上に作製され得る。
【０１８０】
【表１】
【０１８１】
基板は、熱サイクルに実質的に曝されないため、注入物が基板内に導入された後の注入物の拡散または再分配は実質的に生じない。したがって、表１に列挙した注入を、任意の順序で実施することができる。さらに、５Ｖおよび１２Ｖのデバイスは単に例示であることを理解されたい。５Ｖ未満および／または１２Ｖを超える電圧定格を有するデバイスもまた、この発明の原理を用いて作製することができる。
【０１８２】
図１９Ａ〜図１９Ｈは、図１８Ａ〜図１８Ｈに示すデバイスのいくつかの等価回路図である。図１９Ａ〜図１９Ｈにおいて、「Ｓ」はソースを表わし、「Ｄ」はドレインを表わし、「Ｇ」はゲートを表わし、「Ｂ」はボディまたはベースを表わし、「Ｃ」はコレクタを表わし、「Ｅ」はエミッタを表わし、「ＤＮ」は深いＮ層を表わし、「ＦＩ」は（適用可能である場合）フロア分離接続を表わす。
【０１８３】
図１９Ａは、ＰＭＯＳ３０１およびＮＭＯＳ３０２を含む５ＶのＣＭＯＳを示す。ＰＭＯＳ３０１およびＮＭＯＳ３０２は５Ｖのデバイスであることにより、相対的に薄いゲート酸化物層を有する。ＰＭＯＳ３０１は、Ｄ１と表示されたダイオードにより基板から分離される。ＮＭＯＳ３０２は通常、基板から分離されないが、ＮＭＯＳ３０２は、それよりも下に形成された深いＮ層を有するものとして示され、ダイオードＤ２およびＤ３は、基板からＮＭＯＳ３０２を分離する。深いＮ層には、フロア分離端子ＦＩを介して別個にバイアスをかけることができる。端子ＦＩは、ボディ端子Ｂに対し、逆バイアスまたはゼロバイアスをかけられ得る。
【０１８４】
図１９Ｂは、ＰＭＯＳ３０３およびＮＭＯＳ３０４を含む１２ＶのＣＭＯＳを示す。ＰＭＯＳ３０３およびＮＭＯＳ３０４は、ＰＭＯＳ３０１およびＮＭＯＳ３０２よりも厚いゲート酸化物層を有する。ＮＭＯＳ３０４の下の深いＮ層は、基板からＮＭＯＳ３０４を分離するダイオードＤ４およびＤ５を形成する。
【０１８５】
図１９Ｃは、ダイオードＤ７により基板から分離されたコレクタを有する５ＶのＮＰＮ３０５を示す。図１９Ｄは、そのベースが、逆バイアスをかけられたダイオードＤ８により基板から分離された、５Ｖの擬似縦型ＰＮＰ３０６を示す。
【０１８６】
図１９Ｅは、厚いゲート酸化物層または薄いゲート酸化物層のいずれかを有し得る３０Ｖの横型トレンチＤＭＯＳ３０８を示す。ドレインと基板との間に、逆バイアスをかけたダイオードＤ６が形成される。ソース／ボディ端子Ｓ／Ｂもまた、基板から分離される。
【０１８７】
図１９Ｆは、ポリ−ポリキャパシタ３１１を示し、図１９Ｇは、ポリシリコン抵抗器（図１８Ａ〜図１８Ｈでは図示せず）を示す。これらのデバイスはいずれも、酸化物層により基板から分離される。
【０１８８】
図１９Ｈは、そのソースおよびボディの端子がともに短絡されて基板に連結され、かつ、そのドレイン端子がダイオードＤ９により基板から分離される、従来の３０Ｖの横型ＤＭＯＳ３２０を示す。概略的に、図１８Ｇに示すＮチャネル横型（表面）ＤＭＯＳ３２０および図１８Ａに示すＮチャネルトレンチ横型ＤＭＯＳ３０８は、一見同じ概略図を有しているように見えるが、それらの構成は完全に異なる。これらのＤＭＯＳの差を強調するために、概略図にこれらの両方を含めた（一方は、表面伝導型デバイスであり、他方は、トレンチ側壁を垂直方向かつ下方にチャネル内で導通する）。
【０１８９】
図２０Ａおよび図２０Ｂは、図１８Ａ〜図１８Ｇで示すデバイスを作製するために用いられ得る、この発明に従った例示的なプロセスの概観を提示する。このプロセスは、プロセスのステップの概要を簡潔に示す一連の「カード」として描かれている。角部が切り取られたカードは、任意のプロセスステップを示す。このプロセスは、図２１〜図６７の説明において、以下において更に詳細に説明する。
【０１９０】
プロセスは、基板と、ＬＯＣＯＳ（シリコンの選択的酸化）のシーケンスを実施して基板の表面にフィールド酸化物領域を形成することとにより開始する。プロセス全体の熱収支の主な部分は、ＬＯＣＯＳのシーケンス中に生じる。次に、３つのオプション、すなわち、トレンチＤＭＯＳの形成、ポリ−ポリキャパシタの形成、または５Ｖおよび１２ＶのＣＭＯＳデバイスの作製に備えたＮ型ウェルおよびＰ型ウェルの形成、が存在する。実際に、トレンチＤＭＯＳとポリ−ポリキャパシタとは、互いに排他的ではない。プロセスのこの部分および以降の部分で堆積されるポリシリコン層を用いて、トレンチＤＭＯＳおよびポリ−ポリキャパシタの両方を形成することができる。
【０１９１】
ウェルが形成されてから、横型ＣＭＯＳデバイス用のゲートが形成される。次にこのプロセスは、ソースおよびドレイン領域の形成、ＢＰＳＧ（ボロホスホシリケートガラスまたは他の誘電体）層の堆積およびＢＰＳＧ層内におけるコンタクト開口部の形成、二層金属（ＤＬＭ）の形成、ならびに第３の金属層およびパッドマスクの最終的な形成に進む。
【０１９２】
図２１〜図６７は、図１８Ａ〜図１８Ｈに示すデバイスのいくつか、すなわち、特に、５ＶのＰＭＯＳ３０１、５ＶのＮＭＯＳ３０２、５ＶのＮＰＮ３０５、５ＶのＰＮＰ３０６、３０Ｖの横型トレンチＤＭＯＳ３０８、１２ＶのＰＭＯＳ３０９、および１２ＶのＮＭＯＳ３１０を作製するためのプロセスを示す。５ＶのＮＰＮ３０５および５ＶのＰＮＰ３０６は、従来の形と、高速動作（高ｆT）を提供する形との両方で示される。このプロ
セスは、１枚の基板３５０を用いる。
【０１９３】
「Ａ」と表示された図面は、５ＶのＰＭＯＳ３０１および５ＶのＮＭＯＳ３０２を示し、「Ｂ」と表示された図面は、従来の形の５ＶのＮＰＮ３０５および５ＶのＰＮＰ３０６
を示し、「Ｃ」と表示された図面は、「高ｆT」の形の５ＶのＮＰＮ３０５および５Ｖの
ＰＮＰ３０６を示し、「Ｄ」と表示された図面は、３０Ｖの横型トレンチＤＭＯＳ３０８を示し、「Ｅ」と表示された図面は、１２ＶのＰＭＯＳ３０９および１２ＶのＮＭＯＳ３１０を示す。参照を容易にするために、この体系を表２にまとめる。
【０１９４】
【表２】
【０１９５】
プロセスの特定のステージが、関与する１つまたは複数のデバイスに有意な影響を及ぼさない図面は提示しない。たとえば、注入されたドーパントが、上にある窒化物層または酸化物層により基板に到達しないようにされる場合、または、層が堆積された後に、その層が、下にあるデバイスに有意な影響を及ぼさずに除去される場合、その図面は省略される。各文字と特定のデバイスとの関連を保持するために、このことは必然的に、図面が順次的なものではないことを意味する。たとえば、特定の参照番号を有する図面が、「Ｂ」を有するものの「Ａ」を有さないことが考えられる。
【０１９６】
図２１は、すべてのデバイスに対する開始材料、すなわち基板３５０を示す。基板３５０上にパッド酸化物層４０２が形成されて、窒化物とシリコン基板との間の応力を緩和する。たとえば、パッド酸化物層４０２は、３０分から３時間にわたり、約８５０から１１００℃まで基板３５０を加熱することにより形成され得る。
【０１９７】
図２２Ａ〜図２２Ｅに示すように、基板３５０の表面上に窒化物層４０４が堆積され、この窒化物層４０４は、一般に７００Ａから４０００Ａの範囲の厚さを有するが、１５００Ａが公称値である。窒化物層４０４上にフォトレジストマスク層４０６が堆積される。従来のフォトリソグラフィのプロセスを用いて、フォトレジスト層４０６をフォトリソグラフィによりパターニングし、フォトレジスト層４０６の開口部を介して窒化物層４０４をエッチングして、図２２Ａ〜図２２Ｅに示す構造を形成する。一般に、窒化物は、任意の領域に残存してフィールド酸化を受けず、すなわち、窒化物で被覆された領域は、デバイスが作製されるべき活性領域に対応する。
【０１９８】
図２３Ａ〜図２３Ｅに示すように、フォトレジスト層４０６が除去され、通常のＬＯＣＯＳの活性マスクのシーケンスに続き、基板３５０が、たとえば８５０から１１００℃、一般には９００℃まで１から４時間、名目上は２時間にわたり、酸化雰囲気内で加熱される。その結果、フィールド酸化物層３５２は、窒化物により被覆されずに、窒化物層４０４の部分間の空間に形成される。フィールド酸化物層３５２は、０．２から２μｍの厚さの範囲であり得るが、０．５μｍが公称値である。次に窒化物層３５２は、図２４Ａ〜図２４Ｅに示すように除去される。これにより、フィールド酸化物層３５２は、基板３５０に形成されるべきデバイス間およびデバイス内の予め定められた領域に残る。パッド酸化物層４０８は、フィールド酸化物層３５２の部分間の領域において成長する。
【０１９９】
図２５Ｄに示すように、３０Ｖの横型トレンチＤＭＯＳ３０８を含むことになる領域において、パッド酸化物層４０８の上部上に、窒化物層４１０、ＴＥＯＳ酸化物層４１２、およびフォトレジストマスク層４１４が続けて堆積される。窒化物層４１０は、０．１から０．６μｍの厚さの範囲であり得るが、一般に０．２μｍの厚さであり得る。ＴＥＯＳ酸化物層４１２は、周知のプロセスで堆積され、たとえば２００Ａから２ｕｍの厚さであり得るが、一般には７００Ａの厚さを有する。フォトレジストマスク層４１４は、相対的に狭い開口部４１５を形成することによってフォトリソグラフィによってパターニングされ、次にこの開口部４１５を用いて、ＴＥＯＳ酸化物層４１２および窒化物層４１０を通って基板３５０内までエッチングを行ない、基板３５０内にトレンチ４１６を形成する。好ましくは、基板３５０内をエッチングするために、反応性イオンエッチング（ＲＩＥ）等の指向性のプロセスが用いられる。トレンチ４１６は一般に、たとえば、０．５μｍの幅であり得（しかしながら、０．２５μｍから１ｕｍの範囲であり得る）、０．８と２μｍ（一般に１．５μｍ）との間の深さであり得る（図２５Ｄでは４つのトレンチ４１６が示されているが、図１８Ａでは、３０Ｖの横型トレンチＤＭＯＳ３０８用の１つのトレンチのみが示されていることに注意されたい。横型トレンチＤＭＯＳ３０８の基本的な構造が同じままで、横型トレンチＤＭＯＳ３０８が任意の数のトレンチを有し得ることを当業者は理解するであろう。）。
【０２００】
図２６Ｄに示すように、フォトレジスト層４１４が剥がされ、トレンチ４１６の壁面上に犠牲酸化物層４１８を成長させて、ＲＩＥプロセスで生じた結晶の損傷を修復する。次に、図２７Ｄに示すように、犠牲酸化物層４１８が除去されて、トレンチ４１６の壁面上にゲート酸化物層３９８Ａが形成される。ゲート酸化物層３９８Ａは、１００Åから１２００Åの厚さであり得るが、一般に約２００Åの厚さであり、３０分から３時間、一般には１時間にわたり、８５０から１０００℃、一般には９００℃で基板３５０を加熱することによって形成され得る。
【０２０１】
図２８Ｄに示すように、第１のポリシリコン層３９６Ａが堆積され、トレンチ４１６を充填してＴＥＯＳ酸化物層４１４の表面上に流れる。ポリシリコン層３９６Ａは、現場で高ドープされたリンを有する層を堆積することにより、導電性となる。これにより、１平方当たり約２０オームのシート抵抗を有する第１のポリシリコン層３９６Ａが生じる。次に図２９Ｄに示すように、窒化物層４１０の表面とポリシリコン層３９６Ａの表面とがほぼ同じ水準になるまでポリシリコン層３９６Ａがエッチバックされ、図３０Ｄに示すように、ＴＥＯＳ酸化物層４１２が除去される。次に、図３１Ｄに示すように、ポリシリコン層３９６Ａが、窒化物の表面よりも僅かに下まで再びエッチバックされる。
【０２０２】
図３２Ｄに示すように、第１のポリシリコン層３９６Ａおよび窒化物層４１０の表面上に、第２のポリシリコン層３８９が堆積される。ポリシリコン層３８９は、ポリシリコン層３９６Ａと同じ態様でドープされ得、または、たとえば１から３Ｅ１５ｃｍ-2のドーズ量で６０ｋｅＶにおいてリンが注入され得、２０００Åの厚さであり得る。図３３Ｄに示すように、周知のプロセスを用いて、ポリシリコン層３８９の上に酸化物−窒化物−酸化物（ＯＮＯ）層間誘電体３８７が、たとえば１００Åから５００Åの厚さ（３５０Åが一般的）まで堆積される。このＯＮＯ層は、ＩＣ内にポリ−ポリキャパシタを形成するために用いられる。
【０２０３】
層間誘電体３８７の上にフォトレジストマスク（図示せず）が形成され、フォトレジストマスクが存在する領域を除き、層間誘電体３８７およびポリシリコン層３８９が除去される。フォトレジストマスクが残存する領域の１つは、ポリ−ポリキャパシタ３１１が形成されるべき、基板３５０の部分である。図１８Ｂに示すように、ポリシリコン層３８９は下部プレートを形成し、層間誘電体３８７はポリ−ポリキャパシタ３１１の誘電体層を
形成する。ポリ−ポリキャパシタ３１１が形成された後に、フォトレジストマスク（図示せず）が除去される。
【０２０４】
図３４Ｄは、層間誘電体３８７およびポリシリコン層３８９が除去された後における、３０Ｖの横型トレンチＤＭＯＳ３０８の領域内の構造を示す。ポリシリコン層３９６Ａの表面が基板３５０の表面とほぼ同じ水準にあり、ポリシリコン層３９６Ａがゲート酸化物層３９８Ａにより基板３５０から分離された横型トレンチＤＭＯＳ３０８のポリシリコンゲート３９６Ａになることに注意されたい。
【０２０５】
これにより、横型トレンチＤＭＯＳ３０８のトレンチおよびゲートの作製が完了する。上述のように、「Ｄ」で表示された図面のみを用いてこのプロセスを説明した。基板３５０の他の領域では、基板３５０の下にある部分に何ら影響を及ぼさずに、上述のさまざまな層が堆積および除去される。
【０２０６】
図３５Ａ〜図３５Ｅに示すように、フォトレジストマスク層４３０が堆積され、フォトリソグラフィによりパターニングされて、示された横型トレンチＤＭＯＳが形成されるべき領域を除くすべての領域に開口部を形成する（図３５Ｄ）。その構造の一部において深いＮ（ＤＮ）層を用いる他のトレンチＤＭＯＳの変形例もまた実際に、マスクされてパターニングされ、注入物を受ける。マスク層４３０の開口部を介してＮ型ドーパントが注入されて、深いＮ（ＤＮ）層を形成する。５ＶのＰＮＰおよび５ＶのＮＰＮ（いずれも高ｆTであり、従来のレイアウトである）の領域内に、深いＮ層３９０Ａおよび３９０Ｂが形
成される（図３５Ｂおよび図３５Ｃ）。１２Ｖの対称型ＣＭＯＳの領域内に、深いＮ層３９０Ｃが形成される（図３５Ｅ）。５ＶのＮＭＯＳ３０２の領域内に、深いＮ層３９０Ｇが形成される（これは、５ＶのＮＭＯＳが、下にある深いＮ層を有さないことから基板３５０から分離されていない、図１８Ａに示す実施例の変形例であることに注意されたい）。深いＮ層３９０は、たとえば、１Ｅ１３から５Ｅ１４ｃｍ-2のドーズ量、一般には５Ｅ１３ｃｍ-2のドーズ量で、１．５ＭｅＶから３ＭｅＶのエネルギ、一般には２．０ＭｅＶのエネルギでリンを注入することにより形成され得る。これにより、約１Ｅ１８ｃｍ-3のドーピング濃度を有し、かつ、基板３５０の表面よりも下に２から３μｍの範囲と０．３μｍの散在量とを有する深いＮ層が生じる。２ＭｅＶにおいて、Ｐウェルを加えない、ＤＮ層よりも上の分離されたＰ基板の厚さは、約１μｍである。
【０２０７】
深いＮ注入が完了した後に、マスク層４３０が除去される。
図３６Ｄおよび図３７Ｄに示すように、フォトレジストマスク層４３２が堆積されてフォトリソグラフィによりパターニングされ、３０Ｖの横型トレンチＤＭＯＳ３０８の領域に開口部を形成する。マスク層４３２内の開口部を介して、２段階でＮ型ドーパントが注入される。第１の注入後の構造を図３６Ｄに示し、第２の注入後の構造を図３７Ｄに示す。これらの注入はいずれも、連鎖した注入によるドリフト領域を構成する。第１の注入は、３Ｅ１２ｃｍ-2のドーズ量および１９０ｋｅＶのエネルギにおけるリンであり得、第２の注入は、１．７Ｅ１２ｃｍ-2のドーズ量および２２５ｋｅＶのエネルギにおけるリンであり得る。これにより、ドーパントがフィールド酸化物層３５２を通過する、約１Ｅ１６ｃｍ-3のドーピング濃度を有するＮドリフト領域の浅いドリフト部３９１Ａと、ドーパントがフィールド酸化物領域３５２を通過しない、約４Ｅ１６ｃｍ-3のドーピング濃度を有するＮドリフト領域の深いドリフト部３９３Ａとが形成される。この実施例において、浅いドリフト部３９１Ａは、フィールド酸化物層３５２の下面に当接し、深いドリフト部３９３Ａは、トレンチ４１６の底部まで延びる。当然ながら、実施される注入の数に対応した注入のドーズ量を減らしても総電荷量（注入された総ドーパントＱ）が相対的に変化しないままである限り、任意の数の連鎖した注入を用いてドリフト領域を最適化することができる。
【０２０８】
マスク層４３２が剥がされ、フォトレジストマスク層４３４が堆積されてフォトリソグラフィによりパターニングされ、１２Ｖの対称型ＣＭＯＳの領域に開口部を得る。それぞれ図３８Ｅおよび図３９Ｅに示すように、マスク層４３４の開口部を介して、２段階でＮ型ドーパントが注入され、１２ＶのＰＭＯＳ３０９用のＮウェル３８０Ｂを形成する。第１段階は、１Ｅ１２ｃｍ-2のドーズ量および２５０ｋｅＶのエネルギにおいて注入されたリンであり得る。第２段階は、３Ｅ１３ｃｍ-2のドーズ量および１ＭｅＶのエネルギで注入されたリンであり得る。これにより、約５Ｅ１６ｃｍ-3の範囲のドーピング濃度を有するＮウェル３８０Ｂが生じる。さらなる注入、たとえば、さらなる７Ｅ１２ｃｍ-2が、６００ｋｅＶ等の中間のエネルギにおいて含まれてよい。
【０２０９】
マスク層４３４が除去されて、代わりにフォトレジストマスク層４３６が配置され、このフォトレジストマスク層４３６がフォトリソグラフィによってパターニングされて、５ＶのＰＭＯＳ３０１、５ＶのＮＰＮ３０５、５ＶのＰＮＰ３０６、３０Ｖの横型トレンチＤＭＯＳ３０８、および１２ＶのＰＭＯＳ３０９の領域内に開口部を得る。これらの開口部を介して３段階でＮ型ドーパントが注入され、それぞれ図４０Ａ〜図４０Ｅ、図４１Ａ〜図４１Ｅ、および図４２Ａ〜図４２Ｅに示す構造を生じる。これにより、５ＶのＰＭＯＳ３０１内にＮウェル３５４Ａ（ボディ）と、５ＶのＮＰＮ３０５のコレクタの一部をなすＮウェル３５４Ｃと、５ＶのＰＮＰ３０６（「高ｆT」バージョンに限る）のベースの
一部をなすＮウェル３５４Ｄと、５ＶのＰＮＰ３０６用の、取囲む形の「フロア分離」領域の一部をなすＮウェル３５４Ｅと、３０Ｖの横型トレンチＤＭＯＳ３０８のドレインの一部をなすＮウェル３５４Ｆと、１２ＶのＰＭＯＳ３０９の分離領域３５４Ｇとが形成される。第１段階は、５Ｅ１２ｃｍ-2のドーズ量および５００ｋｅＶのエネルギで注入されたリンであり得る。第２段階は、６Ｅ１１ｃｍ-2のドーズ量および２５０ｋｅＶのエネルギで注入されたリンであり得る。第３段階は、３Ｅ１１ｃｍ-2のドーズ量および６０ｋｅＶのエネルギにおける、リンが注入されるしきい値調節部であり得る。これにより、約６Ｅ１６から１Ｅ１７ｃｍ-3の範囲のドーピング濃度を有するＮ型領域が生じる。
【０２１０】
マスク層４３６が除去されて、その代わりにフォトレジストマスク層４３８が配置され、このフォトレジストマスク４３８はフォトリソグラフィによってパターニングされて、５ＶのＰＮＰ３０６および１２ＶのＮＭＯＳ３１０に開口部を得る。これらの開口部を介して２段階でＰ型ドーパントが注入され、図４３Ｂ、図４３Ｃ、図４３Ｅ、図４４Ｂ、図４４Ｃ、および図４４Ｅに示す構造を生じる。これにより、５ＶのＰＮＰ３０６のコレクタの一部をなすＰウェル３８６Ｂと、１２ＶのＮＭＯＳ３１０用のＰウェル（ボディ）を形成するＰウェル３８６Ｄとが形成される。第１段階は、４Ｅ１３ｃｍ-2のドーズ量および５００ｋｅＶのエネルギで注入されたホウ素であり得る。第２段階は、２Ｅ１３ｃｍ-2のドーズ量および１００ｋｅＶのエネルギで注入されたホウ素であり得る。これにより、ほぼ中間から高いＥ１６ｃｍ-3の範囲のドーピング濃度を有するＰ型領域が生じる。
【０２１１】
マスク層４３８が除去され、代わりにフォトレジストマスク層４４０が配置され、このフォトレジストマスク層４４０がフォトリソグラフィによりパターニングされて、５ＶのＮＭＯＳ３０２、５ＶのＮＰＮ３０５、５ＶのＰＮＰ、および１２ＶのＮＭＯＳ３１０に開口部を得る。これらの開口部を介して２段階でＰ型ドーパントが注入され、図４５Ａ、図４５Ｂ、図４５Ｃ、図４５Ｅ、図４６Ａ、図４６Ｂ、および図４６Ｃに示す構造を生じる。これにより、５ＶのＮＭＯＳ３０２用のＰウェル（ボディ）を形成するＰウェル３７２Ａと、ダブルＰウェル３７２Ｃと、５ＶのＮＰＮ３０５のベースと、１２ＶのＮＭＯＳ３１０を分離することを助ける領域３７２Ｆとが形成される。第１段階は、１Ｅ１３ｃｍ-2から２Ｅ１３ｃｍ-2のドーズ量および２５０ｋｅＶのエネルギで注入されたホウ素であり得る。第２段階は、２Ｅ１３ｃｍ-2のドーズ量および４０ｋｅＶのエネルギで注入されたホウ素であり得る。これにより、低いＥ１７ｃｍ-3の範囲のドーピング濃度を有するＰ型領域が生じる。
【０２１２】
マスク層４４０が除去されて、フォトレジストマスク層４４２が堆積される。マスク層４４２は、３０Ｖの横型トレンチＤＭＯＳ３０８のトレンチ４１６および隣接する領域のみを被覆する。マスク層４４０を図４７Ｄに示す。基板３５０の平坦な活性領域である残りの領域が、次にエッチングされる（エッチングの効果が図面では視認できないことに注意されたい）。マスク層４４２が次に除去される。
【０２１３】
図４８Ａおよび図４８Ｅに示すように、基板３５０が加熱されて、ＭＯＳデバイス、すなわち５ＶのＰＭＯＳ３０１、５ＶのＮＭＯＳ３０２、１２ＶのＰＭＯＳ３０９、および１２ＶのＮＭＯＳ３１０内に第１のゲート酸化物層４４４を形成する。８００から１１００℃まで、好ましくは９００℃までの温度で、たとえば３０分から４時間、好ましくは約２時間にわたって基板３５０を加熱して、１８０Åの厚さである第１のゲート酸化物層４４４を形成することができる。
【０２１４】
図４９Ａ、図４９Ｅ、図５０Ａ、および図５０Ｅに示すように、Ｐ型ドーパントの注入が２段階で実施されて、ＭＯＳデバイス、すなわち、５ＶのＰＭＯＳ３０１、５ＶのＮＭＯＳ３０２、１２ＶのＰＭＯＳ３０９、および１２ＶのＮＭＯＳ３１０のしきい値電圧を調整する。図４９Ａおよび図４９Ｅに示すように、第１段階は、４つのすべてのＭＯＳデバイスにしきい値調整領域４４６を形成する一律の（マスクされていない）注入である。この第１段階は、２Ｅ１１ｃｍ-2のドーズ量および６０ｋｅＶのエネルギにおいて、ホウ素を用いて実施され得る。この注入は、非常に低濃度であるため、基板３５０内の他のデバイスの動作に対し、認め得るほどの影響を及ぼさない。図５０Ａおよび図５０Ｅに示す第２段階は、５ＶのＰＭＯＳ３０１および５ＶのＮＭＯＳ３０２以外のすべての領域を被覆する、定位置のフォトレジストマスク層４４８を用いて実施され、それらのデバイス内にしきい値調整領域４５０を形成する。第２段階は、８Ｅ１１から２Ｅ１２ｃｍ-2のドーズ量および６０ｋｅＶのエネルギでホウ素を用いて実施され得る。
【０２１５】
マスク層４４８が依然として定位置にある状態でのしきい値調整部の注入の第２段階の後に、第１のゲート酸化物層４４４が、５ＶのＰＭＯＳ３０１および５ＶのＮＭＯＳ３０２からエッチングされる。マスク層４４８が依然として定位置にあるため、１２ＶのＰＭＯＳ３０９および１２ＶのＮＭＯＳ３１０内の第１のゲート酸化物層４４４は影響を受けない。その後、マスク層４４８が除去される。
【０２１６】
図５１Ａおよび図５１Ｅに示すように、第２のゲート酸化物層４５２を基板３５０のすべての領域において成長させる。第２のゲート酸化物層４５２を形成するために、８００℃から１１００℃まで、好ましくは９００℃までの温度で、２０分から２時間、一般には５０分間にわたって基板３５０を加熱して、第１のゲート酸化物層４４４が除去されている５ＶのＰＭＯＳ３０１および５ＶのＮＭＯＳ３０２内に１５０Åの厚さの第２のゲート酸化物層４５２を生じる。１２ＶのＰＭＯＳ３０９および１２ＶのＮＭＯＳ３１０において、第１のゲート酸化物層４４４が依然として存在するため、第１のゲート酸化物層４４４および第２のゲート酸化物層４５２の厚さは加算されない。その結果、１２ＶのＭＯＳデバイス内の第１のゲート酸化物層４４４および第２のゲート酸化物層４５２の組合された厚さは、約３００Åになる。要約すると、５ＶのＭＯＳデバイス内のゲート酸化物層は、約１５０Åの厚さであり、１２ＶのＭＯＳデバイス内のゲート酸化物層は、約３００Åの厚さである。第２のゲート酸化物層４５２の成長は、非ＭＯＳデバイスの構造または動作に有意な影響を及ぼさない。
【０２１７】
図５２Ａ、図５２Ｄ、および図５２Ｅに示すように、基板３５０のすべての領域にわたって第３のポリシリコン層４５４が堆積される。第３のポリシリコン層４５４は、たとえ
ば２０００Ａの厚さであり得、好ましくは、「ポリサイド」と時として呼ばれる、シリサイド化された層である。次に、図５３Ａ、図５３Ｄ、および図５３Ｅに示すように、フォトレジストマスク層４５６が堆積されて、フォトリソグラフィによりパターニングされ、５ＶのＰＭＯＳ３０１、５ＶのＮＭＯＳ３０２、３０Ｖの横型トレンチＤＭＯＳ３０８、１２ＶのＰＭＯＳ３０９、および１２ＶのＮＭＯＳ３１０内にマスク層４５６の相対的に小さな部分を残す。次にポリシリコン層４５４をエッチングする。これにより、５ＶのＰＭＯＳ３０１内のゲート３５８Ａ、５ＶのＮＭＯＳ３０２内のゲート３５８Ｂ、３０Ｖの横型トレンチＤＭＯＳ３０８内のポリシリコン層４５４の一部、１２ＶのＰＭＯＳ３０９内のゲート３５８Ｅ、および１２ＶのＮＭＯＳ３１０内のゲート３５８Ｆが残る。マスク層４５６は除去される。
【０２１８】
図５４Ａから図５４Ｅに示すように、フォトレジストマスク層４５８が堆積されて、さまざまなデバイスの開口部を用いてフォトリソグラフィによりパターニングされる。これらの開口部は、その主な機能が５ＶのＰＮＰ３０６のベースを含むＰＮＰトランジスタのＮ型ベースとして働くことである、「Ｎベース」のリンの注入物を受けるべき領域を規定する。重要ではない態様で、たとえばコンタクトを改善し、抵抗を下げ、寄生振動を減じる等のために、他のデバイスでドーパントを用いることができる。たとえば図５４Ａ〜図５４Ｅに示すように、ＰＮＰ３０６の分離コンタクトウインドウ内でもＮベースの注入が用いられるが、コンタクトウインドウ内でのその機能は、ＰＮＰベースとしてのその役割ほど重要ではない。同様の態様で、５ＶのＰＭＯＳ３０１と５ＶのＮＭＯＳ３０２との間の、Ｎウェルおよび分離領域用のコンタクトウインドウ内、５ＶのＮＰＮ３０５内のコレクタのコンタクトウインドウ内、３０Ｖの横型トレンチＤＭＯＳ３０８内のドレインコンタクトウインドウ内、および１２ＶのＰＭＯＳ３０９内のＮウェルコンタクトウインドウ内にも、Ｎベースの注入を導入することができる。モジュール性およびデバイスの独立性の原理を維持しながら、Ｎベースの注入は、プロセスにおけるさまざまな形態のＰＮＰデバイス以外の他のデバイスの性能を決定的な態様で決定するためには用いられない。マスク層４５８は除去される。
【０２１９】
図５５Ｄおよび図５５Ｅに示すように、フォトレジストマスク層４６０が堆積され、３０Ｖの横型トレンチＤＭＯＳ３０８内の開口部のみを用いてフォトリソグラフィによりパターニングされる。Ｐ型ドーパント、一般にはホウ素が、マスク層４６０内の開口部を介し、連鎖した注入として（具体的には、示されるこの場合では２段階で）注入され、３０Ｖの横型トレンチＤＭＯＳ３０８内にＰボディ領域３９５Ａを形成する。この注入の第１段階は、３Ｅ１２ｃｍ-2のドーズ量および１９０ｋｅＶのエネルギにおけるホウ素であり得る。この注入の第２段階は、１．７Ｅ１２ｃｍ-2のドーズ量および２２５ｋｅＶのエネルギにおけるホウ素であり得る。これにより、約２．５Ｅ１７ｃｍ-3のドーピング濃度を有するＰボディ領域３９５Ａを生じる。マスク層４６０は除去される。モジュール性およびデバイスの独立性の原理を維持しながら、Ｐボディ注入は、さまざまな横型トレンチＤＭＯＳデバイス以外のデバイスの性能を決定するためには用いられない。
【０２２０】
図５７Ｅに示すように、フォトレジストマスク層４６２が堆積され、１２ＶのＰＭＯＳ３０９および１２ＶのＮＭＯＳ３１０内の開口部を用いてフォトリソグラフィによりパターニングされる。Ｐ型ドーパント、一般にはホウ素（この明細書では１２ＶのＰ−ＬＤＤ注入と呼ばれる）が、開口部を介して注入されて、１２ＶのＰＭＯＳ３０９のゲート３５８Ｅの両側に、低ドープされたドレイン（ＬＤＤ）領域３６３Ｃおよび３６３Ｄを形成する。この注入は、２Ｅ１２ｃｍ-2のドーズ量および６０ｋｅＶのエネルギでホウ素を用いて実施され得、約１０17ｃｍ-3のドーピング濃度を有するＬＤＤ領域３６３Ｃおよび３６３Ｄを生じる。モジュール性およびデバイスの独立性の原理を維持しながら、１２ＶのＰ−ＬＤＤ注入は、さまざまな１２ＶのＰＭＯＳデバイス以外のデバイスの性能を決定するためには用いられない。マスク層４６２は除去される。
【０２２１】
図５８Ｅに示すように、フォトレジストマスク層４６４が堆積され、１２ＶのＮＭＯＳ３１０内の開口部を用いてフォトリソグラフィによりパターニングされる。Ｎ型ドーパント、一般にはリン（この明細書では、１２ＶのＮ−ＬＤＤ注入と呼ぶ）が、開口部を介して注入されて、１２ＶのＮＭＯＳ３１０内のゲート３５８Ｆの両側に、低ドープされたドレイン（ＬＤＤ）領域３７７Ｃおよび３７７Ｄを形成する。この注入は、重要ではない領域、たとえば１２ＶのＮＭＯＳ３１０内のボディコンタクトにも導入され得る。この注入は、２Ｅ１２ｃｍ-2のドーズ量および８０ｋｅＶのエネルギでリンを用いて実施され得、約８Ｅ１６ｃｍ-3のドーピング濃度を有するＬＤＤ領域３７７Ｃおよび３７７Ｄを生じる。モジュール性およびデバイスの独立性の原理を維持しながら、１２ＶのＮ−ＬＤＤ注入は、さまざまな１２ＶのＮＭＯＳデバイス以外のデバイスの性能を決定するためには用いられない。マスク層４６４は除去される。
【０２２２】
図５９Ａ〜図５９Ｄに示すように、フォトレジストマスク層４６６が堆積され、さまざまなデバイスの開口部を用いてフォトリソグラフィによりパターニングされる。さまざまなデバイスの開口部は、その主な機能が、５ＶのＰＭＯＳ３０１のＬＤＤを含むさまざまな５ＶのＰＭＯＳトランジスタにおいてドリフトまたはＬＤＤとして働くことである「５ＶのＰ−ＬＤＤ」のホウ素の注入を受けるための領域を規定する。重要ではない態様で、たとえば、コンタクトを改善し、抵抗を下げ、寄生振動を減じる等のために、他のデバイスでこのドーパントを用いることができる。たとえば図５９Ａ〜図５９Ｄに示すように、５ＶのＰ−ＬＤＤの注入は、５ＶのＮＭＯＳ３０２のＰウェルコンタクトウインドウ内、５ＶのＮＰＮ３０５のベースコンタクトウインドウ内、５ＶのＰＮＰ３０６のエミッタおよびコレクタのコンタクトウインドウ内、ならびに３０Ｖの横型トレンチＤＭＯＳ３０８のＰボディコンタクトウインドウ内でも用いられる。この注入は、５Ｅ１２ｃｍ-2のドーズ量および６０ｋｅＶのエネルギでホウ素を用いて実施され得、約７Ｅ１６ｃｍ-3のドーピング濃度を有するＰ型領域を生じる。モジュール性およびデバイスの独立性の原理を維持しながら、５ＶのＰ−ＬＤＤの注入は、さまざまな５ＶのＰＭＯＳデバイス以外のデバイスの性能を決定するためには用いられない。マスク層４６６は除去される。
【０２２３】
図６０Ａ〜図６０Ｄに示すように、フォトレジストマスク層４６８が堆積され、さまざまなデバイス内の開口部を用いてフォトリソグラフィによりパターニングされる。これらの開口部は、その主な機能が、５ＶのＮＭＯＳ３０２のＬＤＤを含むさまざまな５ＶのＮＭＯＳトランジスタにおいてドリフトまたはＬＤＤとして働くことである「５ＶのＮ−ＬＤＤ」、すなわち、リンまたは砒素の注入を受けるべき領域を規定する。ドーパントは、重要ではない態様で、たとえばコンタクトを改善し、抵抗を下げ、寄生振動を減じる等のために他のデバイスで用いられ得る。たとえば図６０Ａ〜図６０Ｄに示すように、５ＶのＮ−ＬＤＤ注入は、５ＶのＰＭＯＳ３０１のＮウェルコンタクトウインドウ内、５ＶのＮＰＮ３０５のエミッタおよびコレクタのコンタクトウインドウ内、５ＶのＰＮＰ３０６のベースコンタクトウインドウ内、ならびに３０Ｖの横型トレンチＤＭＯＳ３０８のソース／ドレインコンタクトウインドウ内でも用いられる。この注入は、８Ｅ１２ｃｍ-2のドーズ量でリンまたは砒素を用いて実施され得る。リンを用いた場合、エネルギは６０ｋｅＶであり得、砒素を用いた場合、エネルギは１４０ｋｅＶであり得る。これにより、約３Ｅ１７ｃｍ-3のドーピング濃度を有するＮ型領域が生じる。マスク層４６８は除去される。
【０２２４】
基板の表面上に酸化物層が堆積され、次に周知の方法を用いて、反応性イオンエッチャにおいて異方性エッチングが行なわれる。これにより、水平方向の表面から酸化物が除去されるが、それぞれ５ＶのＰＭＯＳ３０１および５ＶのＮＭＯＳ３０２のゲート３５８Ａおよび３５８Ｂの垂直方向の側壁上の酸化物スペーサ４７０と、３０Ｖの横型トレンチＤＭＯＳ３０８のフィールドプレート４５４の垂直方向の側壁上の酸化物スペーサ４７２と、それぞれ１２ＶのＰＭＯＳ３０９および１２ＶのＮＭＯＳ３１０のゲート３５８Ｅおよび３５８Ｆの垂直方向の側壁上の酸化物スペーサ４７４とが残される。結果的に得られた構造を、図６１Ａ、図６１Ｄ、および図６１Ｅに示す。
【０２２５】
図６２Ａ〜図６２Ｅに示すように、フォトレジストマスク層４７６が堆積され、すべてのデバイスの開口部を用いてフォトリソグラフィによりパターニングされる。これらの開口部を介してＰ型ドーパントが注入され、５ＶのＰＭＯＳ３０１内にＰ＋ソース／ドレイン領域３６４Ａおよび３６４Ｂ、５ＶのＮＭＯＳ３０２内にウェルコンタクト領域、５ＶのＮＰＮ３０５内にＰ＋ベースコンタクト領域３６４Ｅ、５ＶのＰＮＰ３０６内にＰ＋エミッタおよびコレクタのコンタクト領域３６４Ｆおよび３６４Ｇ、３０Ｖの横型トレンチＤＭＯＳ３０８内にＰ＋ボディコンタクト領域３６４Ｉ、１２ＶのＰＭＯＳ３０９内にＰ＋ソース／ドレイン領域３６４Ｊおよび３６４Ｋ、ならびに１２ＶのＮＭＯＳ３１０内にＰ＋ボディコンタクト領域を形成する。この注入は、２Ｅ１５ｃｍ-2から９Ｅ１５ｃｍ-2のドーズ量、一般には５Ｅ１５ｃｍ-2のドーズ量で、６０ｋｅＶのエネルギにおけるホウ素またはＢＦ２であり得、８Ｅ１９ｃｍ-3のドーピング濃度を有するＰ＋領域を生じる。Ｐ＋が多くのデバイス構造で用いられているが、Ｐ＋はデバイス特性の設定に最小限の影響しか及ぼさない。マスク層４７６は除去される。
【０２２６】
図６３Ａ〜図６３Ｅに示すように、フォトレジストマスク層４７８が堆積され、すべてのデバイスの開口部を用いてフォトリソグラフィによりパターニングされる。Ｎ型ドーパントがこれらの開口部を介して注入され、５ＶのＰＭＯＳ３０１内にウェルコンタクト領域、５ＶのＮＭＯＳ３０２内にＮ＋ソース／ドレイン領域３７８Ａおよび３７８Ｂ、５ＶのＮＰＮ３０５内にＮ＋エミッタおよびコレクタ領域３７８Ｅおよび３７８Ｆ、５ＶのＰＮＰ３０６内にＮ＋ベースコンタクト領域、３０Ｖの横型トレンチＤＭＯＳ３０８内にＮ＋ソース／ドレインコンタクト領域３７８Ｉおよび３７８Ｊ、１２ＶのＰＭＯＳ３０９内にＮウェルコンタクト領域、ならびに１２ＶのＮＭＯＳ３１０内にＮ＋ソース／ドレイン領域３７８Ｋおよび３７８Ｌを形成する。この注入は、４Ｅ１５ｃｍ-2から９Ｅ１５ｃｍ-2のドーズ量および４０ｋｅＶから８０ｋｅＶのエネルギの砒素またはリンであり得、８Ｅ１９ｃｍ-3のドーピング濃度を有するＮ＋領域を生じる。Ｎ＋が多くのデバイス構造で用いられているが、このＮ＋は、デバイス特性の設定に最小限の影響しか及ぼさない。マスク層４７８は除去される。
【０２２７】
図６４Ａ〜図６４Ｅに示すように、基板３５０の表面上に層間誘電体４８０が堆積される。層間誘電体は、ボロホスホシリケートガラス（ＢＰＳＧ）または他の任意のガラスであり得、ＣＶＤまたはスピンコートにより、２０００Åから７０００Åの厚さまで堆積される。層間誘電体４８０上にフォトレジストマスク層４８２が堆積され、基板３５０への電気的接触が行なわれる開口部を用いてフォトリソグラフィによりパターニングされる。層間誘電体は、マスク層４８２内の開口部を介してエッチングされ、マスク層４８２は除去される。
【０２２８】
図６５Ａ〜図６５Ｅに示すように、フォトレジストマスク層４８４が堆積され、層間誘電体４８０内の或る特定の開口部上の開口部を用いてフォトリソグラフィによりパターニングされる。マスク層４８４内の開口部を介してＮ型ドーパントが注入されて、「Ｎプラグ」領域を形成する。Ｎプラグ領域は、高ドープされており、後に堆積されるべき金属層と、基板３５０のＮ型領域との間のオーミック接触を高める。Ｎ型ドーパントが、以前に形成されたＮ＋領域に進入しているため、Ｎプラグ領域が図１８Ａ、図１８Ｂ、または図６５Ａ〜図６５Ｅで視認できないことに注意されたい。Ｎプラグ注入は、６Ｅ１９ｃｍ-2のドーズ量および３０ｋｅＶのエネルギのリンまたは砒素であり得、ほぼ縮退したドーピングの、浅いＮプラグ領域を生じる。マスク層４８４は除去される。
【０２２９】
図６６Ａ〜図６６Ｅに示すように、層間誘電体４８０内の開口部を介してＰ型ドーパン
トが注入されて、「Ｐプラグ」領域を形成する。ｐプラグ領域は、高ドープされており、後に堆積されるべき金属層と、基板３５０のＰ型領域との間のオーミック接触を改善する。Ｐプラグ注入は、６Ｅ１５ｃｍ-2のドーズ量および４０ｋｅＶのエネルギにおけるホウ素であり得、ほぼ縮退した態様でドープされた極めて浅い層を有するＰプラグ領域を生じる。ホウ素のＰプラグドーピングは、Ｎプラグ注入をカウンタドープするほど十分なものでないため、ホウ素のＰプラグドーピングをＰ＋領域に制限するためのマスクは必要としない。
【０２３０】
最後に、図６７Ａ〜図６７Ｅに示すように、層間誘電体４８０の上面上に金属層４８６が堆積され、層間誘電体４８０内の開口部を充填し、基板３５０の下にある領域と電気的に接触する。金属層４８６は、５０００Åの厚さまでスパッタリングまたは共蒸着を行なうことにより堆積されたＡｌ／Ｓｉ／Ｃｕであり得る。次に、フォトレジストマスク層（図示せず）が金属層４８６上に堆積されてパターニングされ、開口部を形成する。金属層４８６は、マスク層内の開口部を介してエッチングされて、基板３５０内に形成されたデバイスのさまざまな端子と電気的に接触する金属層４８６の部分を分離する。マスク層が次に除去される。
【０２３１】
以降のプロセスステップは、多層金属ＩＣプロセスに含まれる一般的なステップを含み、これらのステップには、別の層間誘電体の堆積、たとえばスピンオングラス、任意のエッチバック、またはガラスのＣＭＰ平坦化と、その後に続くフォトマスキングステップ（ビアマスク）およびエッチングと、タングステンの堆積と、タングステンのエッチバックまたはＣＭＰ平坦化とが含まれる。次に、一般には、金属層４８６の厚さよりも大きな厚さ、たとえば７０００ÅまでＡｌ−Ｃｕをスパッタリングし、その後、第２の金属層のフォトマスキングおよびドライエッチングを行なうことにより、第２の金属層（図示せず）が堆積される。
【０２３２】
同様に、任意の第３の金属層のプロセスは、多層金属ＩＣプロセスに含まれる一般的なステップを含み、これらのステップには、第２の層間誘電体の堆積、たとえばスピンオングラス、ガラスのＣＭＰ平坦化と、その後に続くフォトマスキングのステップ（ビア２マスク）およびエッチングと、タングステンの堆積と、タングステンのエッチバックまたはＣＭＰ平坦化とが含まれる。次に、一般には、Ａｌ−Ｃｕを１μｍよりも大きな厚さまで（４ｕｍの厚さ）までスパッタリングし、その後、第３の金属層のフォトマスキングおよびドライエッチングを行なうことにより、第３の金属層が堆積される。
【０２３３】
最後のステップは、パッシベーション材料、たとえばＳｉＮ（シリコンナイトライド）を１０００Ａから５０００Ａの厚さまでＣＶＤ堆積することと、その後、ボンディングパッド領域を開けるためにパッシベーション（パッド）のマスキング動作とを含む。
【０２３４】
これにより、５ＶのＰＭＯＳ３０１、５ＶのＮＭＯＳ３０２、５ＶのＮＰＮ３０５、５ＶのＰＮＰ３０６、３０Ｖの横型トレンチＤＭＯＳ３０８、１２ＶのＰＭＯＳ３０９、および１２ＶのＮＭＯＳ３１０の作製が完了する。簡単に説明した、さらなる層間誘電体および金属層を構造体の上に堆積して、これらのデバイスの端子との接触を容易にすることができ、かつ、このような接続の相互接続の抵抗を減らすことができると理解されるであろう。
【０２３５】
上述の実施例は、単に例示であって限定ではない。この発明の広い原理に従った多くの代替的な実施例が、当業者には明らかであろう。
【０２３６】
図２１〜６７は、５ＶのＣＭＯＳ、５ＶのＮＰＮおよび５ＶのＰＮＰ（高いＦTレイア
ウト）、５ＶのＮＰＮおよび５ＶのＰＮＰ（従来のレイアウト）、３０Ｖの横型トレンチ
ＣＭＯＳ、ならびに対称型の１２ＶのＣＭＯＳを含む、図１８Ａ〜１８Ｇに示すデバイスのいくつかを作製するためのプロセスのステップを示している。各図面番号の接尾文字は、以下のように、それが関係するデバイスを示している。
【０２３７】
接尾文字 デバイス
Ａ ５ＶのＣＭＯＳ（図１８Ａ）
Ｂ ５ＶのＮＰＮおよび５ＶのＰＮＰ（高いＦTレイアウト）（図１８Ａ）
Ｃ ５ＶのＮＰＮおよび５ＶのＰＮＰ（従来のレイアウト）（図示せず）
Ｄ ３０Ｖの横型トレンチＤＭＯＳ（図１８Ａ）
Ｅ 対称型の１２ＶのＣＭＯＳ（図１８Ｂ）
一般に、デバイスの最終的な構造に影響を与えないステップについては、図面は含まれない。たとえば、ある層が形成され、それが後で除去され、下に位置する基板の構造に影響を与える場合、図面は含まれない。その結果、図面の接尾文字は連続していない。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１０Ｆ】
【図１０Ｇ】
【図１０Ｈ】
【図１０Ｉ】
【図１０Ｊ】
【図１０Ｋ】
【図１０Ｌ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図１１Ｇ】
【図１１Ｈ】
【図１１Ｉ】
【図１１Ｊ】
【図１１Ｋ】
【図１１Ｌ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１３Ｅ】
【図１３Ｆ】
【図１３Ｇ】
【図１３Ｈ】
【図１３Ｉ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１４Ｄ】
【図１４Ｅ】
【図１４Ｆ】
【図１４Ｇ】
【図１４Ｈ】
【図１４Ｉ】
【図１４Ｊ】
【図１４Ｋ】
【図１４Ｌ】
【図１４Ｍ】
【図１４Ｎ】
【図１４Ｏ】
【図１４Ｐ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１５Ｅ】
【図１５Ｆ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１６Ｄ】
【図１６Ｅ】
【図１６Ｆ】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】
【図１７Ｅ】
【図１７Ｆ】
【図１７Ｇ】
【図１７Ｈ】
【図１７Ｉ】
【図１７Ｊ】
【図１７Ｋ】
【図１７Ｌ】
【図１７Ｍ】
【図１７Ｎ】
【図１７Ｐ】
【図１７Ｑ】
【図１７Ｒ】
【図１７Ｓ】
【図１７Ｔ】
【図１７Ｕ】
【図１７Ｖ】
【図１７Ｗ】
【図１７Ｘ】
【図１７Ｙ】
【図１７Ｚ】
【図１７ＡＡ】
【図１７ＢＢ】
【図１７ＣＣ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１８Ｄ】
【図１８Ｅ】
【図１８Ｆ】
【図１８Ｇ】
【図１８Ｈ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図１９Ｄ】
【図１９Ｅ】
【図１９Ｆ】
【図１９Ｇ】
【図１９Ｈ】
【図２０Ａ】
【図２０Ｂ】
【図２１】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２２Ｄ】
【図２２Ｅ】
【図２３Ａ】
【図２３Ｂ】
【図２３Ｃ】
【図２３Ｄ】
【図２３Ｅ】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２４Ｄ】
【図２４Ｅ】
【図２５Ｄ】
【図２６Ｄ】
【図２７Ｄ】
【図２８Ｄ】
【図２９Ｄ】
【図３０Ｄ】
【図３１Ｄ】
【図３２Ｄ】
【図３３Ｄ】
【図３４Ｄ】
【図３５Ａ】
【図３５Ｂ】
【図３５Ｃ】
【図３５Ｄ】
【図３５Ｅ】
【図３６Ｄ】
【図３７Ｄ】
【図３８Ｅ】
【図３９Ｅ】
【図４０Ａ】
【図４０Ｂ】
【図４０Ｃ】
【図４０Ｄ】
【図４０Ｅ】
【図４１Ａ】
【図４１Ｂ】
【図４１Ｃ】
【図４１Ｄ】
【図４１Ｅ】
【図４２Ａ】
【図４２Ｂ】
【図４２Ｃ】
【図４２Ｄ】
【図４２Ｅ】
【図４３Ｂ】
【図４３Ｃ】
【図４３Ｅ】
【図４４Ｂ】
【図４４Ｃ】
【図４４Ｅ】
【図４５Ａ】
【図４５Ｂ】
【図４５Ｃ】
【図４５Ｅ】
【図４６Ａ】
【図４６Ｂ】
【図４６Ｃ】
【図４６Ｅ】
【図４７Ｄ】
【図４８Ａ】
【図４８Ｅ】
【図４９Ａ】
【図４９Ｅ】
【図５０Ａ】
【図５０Ｅ】
【図５１Ａ】
【図５１Ｅ】
【図５２Ａ】
【図５２Ｄ】
【図５２Ｅ】
【図５３Ａ】
【図５３Ｄ】
【図５３Ｅ】
【図５４Ａ】
【図５４Ｂ】
【図５４Ｃ】
【図５４Ｄ】
【図５４Ｅ】
【図５５Ｄ】
【図５６Ｄ】
【図５７Ｅ】
【図５８Ｅ】
【図５９Ａ】
【図５９Ｂ】
【図５９Ｃ】
【図５９Ｄ】
【図６０Ａ】
【図６０Ｂ】
【図６０Ｃ】
【図６０Ｄ】
【図６１Ａ】
【図６１Ｄ】
【図６１Ｅ】
【図６２Ａ】
【図６２Ｂ】
【図６２Ｃ】
【図６２Ｄ】
【図６２Ｅ】
【図６３Ａ】
【図６３Ｂ】
【図６３Ｃ】
【図６３Ｄ】
【図６３Ｅ】
【図６４Ａ】
【図６４Ｂ】
【図６４Ｃ】
【図６４Ｄ】
【図６４Ｅ】
【図６５Ａ】
【図６５Ｂ】
【図６５Ｃ】
【図６５Ｄ】
【図６５Ｅ】
【図６６Ａ】
【図６６Ｂ】
【図６６Ｃ】
【図６６Ｄ】
【図６６Ｅ】
【図６７Ａ】
【図６７Ｂ】
【図６７Ｃ】
【図６７Ｄ】
【図６７Ｅ】
【公開番号】特開２０１０−２２６１３４（Ｐ２０１０−２２６１３４Ａ）
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１０−１２８７１２（Ｐ２０１０−１２８７１２）
【出願日】平成２２年６月４日（２０１０．６．４）
【分割の表示】特願２００４−５４０１６１（Ｐ２００４−５４０１６１）の分割
【原出願日】平成１５年９月１９日（２００３．９．１９）
【出願人】（５０５０５２１９１）アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド (29)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＡＮＡＬＯＧＩＣ ＴＥＣＨＮＯＬＯＧＩＥＳ， ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願番号】特願２０１０−１２８７１２（Ｐ２０１０−１２８７１２）
【出願日】平成２２年６月４日（２０１０．６．４）
【分割の表示】特願２００４−５４０１６１（Ｐ２００４−５４０１６１）の分割
【原出願日】平成１５年９月１９日（２００３．９．１９）
【出願人】（５０５０５２１９１）アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド (29)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＡＮＡＬＯＧＩＣ ＴＥＣＨＮＯＬＯＧＩＥＳ， ＩＮＣ．
【Ｆターム（参考）】
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