モノリシック集積複合ＩＩＩ−Ｖ族及びＩＶ族半導体デバイス、並びにその製造方法
【課題】単一のダイの上にIII−Ｖ族半導体デバイスをIＶ族半導体デバイスと共に集積する、複合デバイスの製造方法を提供する。
【解決手段】IＶ族半導体基板２０２上にIII−Ｖ族半導体本体２７４ａ，２７４ｂを形成するステップと、III−Ｖ族半導体本体にトレンチを形成し、トレンチ内にIＶ族半導体本体２３２を形成するステップとを有する。この方法は、IＶ族半導体本体内に少なくとも1つのIＶ族半導体デバイス２７２を製造するステップと、III−Ｖ族半導体本体内に少なくとも1つのIII−Ｖ族半導体デバイス２７４を製造するステップも含む。III−Ｖ族半導体本体の上面とIＶ族半導体本体の上面とを平坦化して、それぞれの上面をほぼ同一平面にするステップをさらに含む。一実施形態では、トレンチの側壁に隣接する、前記IＶ族半導体本体の欠陥領域に、少なくとも1つの受動デバイスを製造するステップをさらに含む。
【解決手段】IＶ族半導体基板２０２上にIII−Ｖ族半導体本体２７４ａ，２７４ｂを形成するステップと、III−Ｖ族半導体本体にトレンチを形成し、トレンチ内にIＶ族半導体本体２３２を形成するステップとを有する。この方法は、IＶ族半導体本体内に少なくとも1つのIＶ族半導体デバイス２７２を製造するステップと、III−Ｖ族半導体本体内に少なくとも1つのIII−Ｖ族半導体デバイス２７４を製造するステップも含む。III−Ｖ族半導体本体の上面とIＶ族半導体本体の上面とを平坦化して、それぞれの上面をほぼ同一平面にするステップをさらに含む。一実施形態では、トレンチの側壁に隣接する、前記IＶ族半導体本体の欠陥領域に、少なくとも1つの受動デバイスを製造するステップをさらに含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体の分野に関し、特に、化合物半導体デバイスの製造の分野に関する。
【０００２】
定義
本明細書において、「III−Ｖ族半導体」とは、例えば、窒化ガリウム(GaN)、砒化ガリウム(GaAs)、窒化インジウムアルミニウムガリウム(InAlGaN)、窒化インジウムガリウム(InGaN)などのような、これらに制限されない、少なくとも1つのIII族元素と、少なくとも1つのIII族元素とを含む化合物半導体を意味する。同様に、「III族窒化物半導体」とは、例えば、GaN、AlGaN、InN、AlN、InGaN、InAlGaNなどのような、これらに限定されない、窒素と少なくとも1つのIII族元素とを含む化合物半導体を意味する。
【背景技術】
【０００３】
半導体デバイスの製造に用いる材料の種類の多様性の増大によって、従来のシリコンデバイスをより最近の世代の非シリコン高電圧デバイスと集積する挑戦がなされている。例えば、III族窒化物トランジスタを制御するには、シリコン又は他の従来のIＶ族半導体デバイスを用いるのが大変望ましいが、従来の方法でそうするには、典型的には、単一の共通のダイを共有するのではなく、各々が異なるダイの上に異なる活性半導体材料を用いて製造された2つの異なるタイプのデバイスを一緒にパッケージングする必要がある。
【０００４】
不都合なことに、IＶ族半導体デバイスを非IＶ族半導体デバイスと組み合わせる、この従来の方法には、いくつかの重大な欠点がある。例えば、個別のデバイスは、典型的には、別個のダイの上に別々に製造されるため、これらの組み合わせは、これらのデバイスを単一のダイの上に集積する場合より、多くのスペースを必要とし、より高価となる。加えて、別個のダイは、パッケージングに当たり、典型的にはダイ同士をワイヤボンディングにより、電気的に結合させる必要があるため、ボンディングの物理的な耐久性並びにワイヤそのものによって導入され、高いスイッチング速度で個別のデバイスを実効的に減結合させる寄生インダクタンスに由来する、信頼性及び性能の制約を招く。また、個々のデバイスは別個のダイの上に別々に製造されるため、一緒にパッケージングするために組み合わせた個々のデバイスの特定の対又はグループは、理想的な整合に及ばず、結果として、複合デバイスの性能は準最適なものになる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従って、単一のダイの上にIII−Ｖ族半導体デバイスをIＶ族半導体デバイスと一緒に効果的且つ効率的に集積する、すなわち、これらをモノリシック集積することが可能な方法を提供することにより、従来技術の欠点及び欠陥を克服する必要がある。
【課題を解決するための手段】
【０００６】
本発明は、実質的に少なくとも1つの図に示され、及び/又は、その少なくとも1つの図に関連して説明され、特許請求の範囲により一層完全に記載したような、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスを対象としたものである。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態に従う、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスを製造する方法を示す、フローチャートである。
【図２Ａ】本発明の一実施形態に従う、最初の製造段階における、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスの構造を示す断面図である。
【図２Ｂ】本発明の一実施形態に従う、中間の製造段階における、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスの構造を示す断面図である。
【図２Ｃ】本発明の一実施形態に従う、中間の製造段階における、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスの構造を示す断面図である。
【図２Ｄ】本発明の一実施形態に従う、中間の製造段階における、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスの構造を示す断面図である。
【図２Ｅ】本発明の一実施形態に従う、最後の製造段階における、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスの構造を示す断面図である。
【図３】本発明の一実施形態に従う、N型埋め込み層及びP型埋め込み層を有するモノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスを示す断面図である。
【図４】本発明の一実施形態に従う、IＶ族欠陥領域内に製造した受動デバイスを有するモノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスを示す断面図である。
【発明を実施するための形態】
【０００８】
本発明は、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイス並びにその製造方法を対象とする。本発明を特定の実施形態について記載するが、本発明の原理は、添付の特許請求の範囲によって規定されるように、本願明細書において記載される特定の実施形態を超えて適用することができることは明らかである。また、本発明の説明において、特定の詳細は、本発明の独創的な態様を不明瞭にしないようにするために省略する。省略する詳細は、当業者の知識の範囲内である。
【０００９】
本願の図面及びそれらに関連する詳細な説明は、本発明の単なる例示的な実施形態に向けられている。簡潔さを維持するために、本発明の原理を用いる本発明の他の実施形態は、本願では特に記載せず、本願の図面でも特に示していない。特に断りのない限り、図の中の類似の又は対応する要素は、類似の又は対応する参照番号によって示されることに留意されたい。
【００１０】
図1は、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスを製造するための、本発明の一実施形態に従う、例示的な方法を示すフローチャートである。当業者にとって明らかである特定の詳細及びフィーチャは、フローチャート100から省いてある。例えば、あるステップは、この分野において既知のように、1つ以上のサブステップを含むか、あるいは、特殊な器具又は材料を伴うことができる。フローチャート100に示すステップ110から170は、本発明の一実施形態を説明するのに十分であるが、本発明の他の実施形態では、フローチャート100に示したステップとは異なるステップを用いることができる。
【００１１】
図2Aを参照するに、図2Aの複合構造210は、本発明の一実施形態に従う、最初の製造段階における、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスの断面図を示している。複合構造210は、シリコン基板202の上に形成したIII族窒化物半導体本体212を示す。図2Aに示すように、本実施形態によれば、III族窒化物半導体本体212は、遷移層214、窒化ガリウム(GaN)層216及び窒化アルミニウムガリウム(AlGaN)層218を備える。特に、図2Aは、フローチャート100の処理ステップ110の後の製造段階における、複合構造210を示している。
【００１２】
図2B、2C、2D及び2Eを参照するに、複合構造220、230、240及び270は、複合構造210に、図1のフローチャート100のステップ120、130、140及び170をそれぞれ実行した結果を示している。例えば、複合構造220は、処理ステップ120の後に得られる複合構造210を示し、複合構造230は、処理ステップ130の後に得られる複合構造210を示し、以下同様である。
【００１３】
多くのIII−Ｖ族半導体の比較的低いアブレーション温度のため、フローチャート100の例示的な方法は、約850℃未満の環境温度で実行して、複合デバイスの部分を製造するのに用いる、例えばGaN及びAlGaNなどのIII−Ｖ族半導体材料が分解するのを防止することを意図する。しかしながら、図2Aから図2Eに示す構造は、本発明の原理の特定の実装として提供するものであり、発明概念をより簡単に例証する目的でこのように特別に示していることにも留意すべきである。さらに、例えば、複合構造210から270を形成するのに用いる材料及び描写した様々なフィーチャを作り出すのに用いる技術のような特定の詳細は、例として提供されるものであり、これに限定されるものであると解釈すべきでないことを理解されよう。
【００１４】
例えば、図2Aから図2Eに示す実施形態は、GaNにおける高電子移動度トランジスタ(HEMT)の製造を示しているが、典型的には、III族窒化物半導体本体212の構成要素に課される主な制約は、層218が、層216を形成するIII−Ｖ族半導体より広いバンドギャップを有する、III−Ｖ族半導体からなることと、双方のIII−Ｖ族半導体をこれらのヘテロ接合界面で二次元電子ガス(2DEG)を発生するように選定すること(2DEGは図2Aに示していない)である。加えて、遷移層214に課される主な制約は、この遷移層がIII−Ｖ族半導体層216の成長のための適切な環境を提供することである。図2Aから図2Eに示す実施形態では、GaNにおけるHEMTの製造を示しているが、本発明の他の実施形態では、GaN又は前記「定義」の段落で説明した他の任意の適切なIII−Ｖ族半導体材料を用いて形成するNチャネル又はPチャネルの電界効果デバイスも含む。加えて、図2Aから図2Eは、実寸図示したものでなく、図示のフィーチャのいくつかは他のフィーチャに対して実際の典型的な場合より大きく又は小さく示されていることに留意すべきである。
【００１５】
図1のステップ110及び図2Aの複合構造210から始めるに、フローチャート100のステップ110は、シリコン基板202の上にIII族窒化物半導体本体212を形成するステップである。シリコン基板202は単一のIＶ族半導体基板として示されるが、他の実施形態では、シリコン基板202はモノリシック複合III−Ｖ族及びIＶ族半導体デバイスを形成するための任意の適切な基板にも相当する。例えば、実施形態によっては、シリコン基板202は、例えば、シリコンオンインシュレータ(SOI)又はゲルマニウムオンインシュレータ(GOI)のような絶縁体基板上の半導体にも相当する。
【００１６】
図2Aに示すように、一実施形態では、III族窒化物半導体本体212は、遷移層214、GaN層216、及びAlGaN層218を含む、複数のIII族窒化物層を備えることができる。遷移層214は、それ自体がシリコン基板202からGaN層216への格子遷移を仲介する複数の識別可能な層に相当する。例えば、遷移層214は、シリコン基板202上に形成する窒化アルミニウム(AlN)層と、GaN層216への適切な遷移が達成されるまで、次第に減少するアルミニウム及び次第に増大するガリウムを含む一連のAlGaN層を含むことができる。
【００１７】
III族窒化物半導体本体212は、多くの従来の成長技術のいずれかを用いて、シリコン基板202上に形成することができる。例えば、GaN層216は、少し適切な例を挙げれば、分子線エピタキシ(MBE)、有機金属化学気相成長(MOCVD)、又は水素化物気相エピタキシ(HVPE)を用いて遷移層214の上に形成することができる。同様に、AlGaN層218は、例えば、MBE、MOCVD又はHVPE のいずれかを用いてGaN層216の上に形成することができる。III族窒化物半導体本体212の活性領域は、図2Aにおいて、GaN層216及びAlGaN層218によって示しており、これらは、典型的にはドープされておらず、前述した2DEGを生じさせるヘテロ接合界面を形成するものである。前述したように、図2Aは実寸図示されていない。例えば、GaN層216及びAlGaN層218は、典型的には、例えば、GaN層216は約1500Åの厚さで、AlGaN層218は、約150Åの厚さといった、それぞれ明確に異なる厚さを有するが、図2Aでは、これらの層は同程度の厚さを有するように図示している。
【００１８】
図1のステップ120及び図2Bの複合構造220に示すように、フローチャート100のステップ120は、III族窒化物半導体本体212の上に堆積するハードマスク222によって画定されるトレンチ224を形成するステップである。ハードマスク222は、例えば、二酸化シリコン(SiO2)又は、窒化シリコン(Si3N4)で構成することができ、プラズマ加速化学気相成長(PECVD)プロセスを用いてAlGaN層218の上に堆積することができる。ハードマスク222は、トレンチ224用の開口部を画定するように、さらに処理することができる。次いで、トレンチ224を、例えば、AlGaN層218、GaN層216及び遷移層214からシリコン基板202までエッチングすることにより、III族窒化物半導体本体212内に形成することができる。
【００１９】
図1のステップ130及び図2Cの複合構造230を参照するに、フローチャート100のステップ130は、トレンチ224内にエピタキシャルシリコン本体232を成長させるステップである。エピタキシャルシリコン本体232の形成は、技術的に既知のように、例えば、化学気相成長(CVD)又はMBEのような任意の適切な方法で実行することができる。しかしながら、より一般的には、フローチャート100のステップ130のエピタキシャルシリコン本体232の形成は、トレンチ224内に任意の適切なIＶ族半導体本体を形成することに相当する。従って、他の実施形態では、IＶ族半導体本体232は、シリコンである必要はなくて、及び/又はエピタキシャル成長で形成する必要もない。例えば、一実施形態において、IＶ族半導体本体232は、トレンチ224内に形成される歪み又は無歪みゲルマニウム層とすることができる。あるいは、IＶ族半導体本体232は、例えばシリコン・ゲルマニウムのような複合IＶ族半導体とすることができる。
【００２０】
図2Cに示すように、ステップ130での典型的な成長プロセスによると、これにて得られるエピタキシャルシリコン本体232は、トレンチ224の第1及び第2の側壁のそれぞれに隣接する、第1及び第2の欠陥領域234a及び234bを有することになる。加えて、トレンチ224内へのエピタキシャルシリコンの成長は、エピタキシャルシリコン本体232の上面239C及びIII族窒化物半導体本体212の上面219Cが同一平面でなくなり、図2Cに示すように、例えば、エピタキシャルシリコン本体232の上面239CがIII族窒化物半導体本体212の上面219Cを超えて延在するような、エピタキシャルシリコン本体232を作り出す可能性が高い。
【００２１】
フローチャート100のステップ140に示すように、ステップ140は、III族窒化物半導体本体212の上面219C及びエピタキシャルシリコン本体232の上面239Cを平坦化するステップである。ステップ140は、例えば、化学機械研磨(CMP)技術を用いて実行することができる。その結果、図2Dに示すように、ハードマスク222は除去され、一方で、III族窒化物半導体本体212の上面219D及びエピタキシャルシリコン本体232の上面239Dはほぼ同一平面となる。
【００２２】
III族窒化物半導体本体212及びエピタキシャルシリコン本体232を平坦化することにより、いくつかの有利な点が得られる。例えば、リソグラフィイメージング処理の間、上面219D及び239Dがほぼ同一平面であることにより、複合構造240を露光するのに必要な合焦及びイメージングステップを減らすことができる。加えて、上面219D及び239Dがほぼ同一平面である場合には、III族窒化物半導体本体212内に製造されるIII族窒化物半導体デバイスを、エピタキシャルシリコン本体232内に製造されるシリコンデバイスに結合させるための電気接点のその後の形成を容易にする。
【００２３】
フローチャート100のステップ150及び図2Eの複合構造270に示すように、フローチャート100のステップ150は、エピタキシャルシリコン本体232内に1つ以上のシリコンデバイス272を製造するステップである。図2Eに示す実施形態では、ステップ150は、複合構造270用のシリコン製の、制御及び/又はロジックデバイスの形成に相当する。
【００２４】
フローチャート100のステップ160へ進んで、図2Eを参照するに、フローチャート100のステップ160は、III族窒化物半導体本体212内に、1つ以上のIII族窒化物HEMT 274a及び274bを製造するステップである。ステップ160において、1つ以上のIII族窒化物HEMT 274a及び274bの製造には、技術的に既知のように、フィールド絶縁体又はパッシベーション層の形成、GaN分離処理の実行、III族窒化物HEMT 274a及び274b用の活性及び接点領域を開口することなどが含まれる。
【００２５】
ステップ160に続いて、ステップ170において、1つ以上のシリコンデバイス272とIII族窒化物HEMT 274a及び274bの少なくとも1つとを結合させるための電気的相互接続を形成する。例えば、複合構造270に含まれる1つ以上の金属化層(図2Eには示していない)を用いて、1つ以上のIII族窒化物HEMT 274a及び274bを、1つ又は複数のシリコン製の制御/ロジックデバイスに電気的に結合させることができる。より一般的には、複合構造270は、例えばIII族窒化物HEMT 274aなどの1つ以上のIII−Ｖ族パワー半導体デバイスが、例えば1つ又は複数のシリコンデバイスなどの1つ以上のIＶ族半導体デバイスに電気的に結合され、双方のタイプのデバイスがシリコン基板202を共有する、モノリシック集積複合体に相当すると考えることができる。図2Eに示す実施形態では、例えば、ステップ170により、1つ又は複数のシリコン製の制御/ロジックデバイス272が、III族窒化物パワー半導体HEMT 274a及び/又は274bの動作を制御するのを可能にする。
【００２６】
本発明の他の実施形態において、フローチャート100の方法は、図2Aから図2Eに示した以外の複合構造を形成することになる追加のステップを含むことができる。例えば、図3は、本発明の一実施形態に従う、N型埋め込み及びP型埋め込み層を有するモノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスの断面を示している。
【００２７】
図3において、複合構造300は、図2Aから図2Eにおける、上位に延在するIII族窒化物半導体本体212を支持するシリコン基板202に対応する、上位に延在するIII族窒化物半導体本体312を支持するシリコン基板302を有する。図3に示すように、III族窒化物半導体本体312は、図2Aから図2Eに示す遷移層214、GaN層216及びAlGaN層218にそれぞれ対応する、遷移層314、GaN層316及びAlGaN層318を含む複数のIII族窒化物層を備えることができる。また、図3には、トレンチ224内に形成される、欠陥領域234a及び234bを有するエピタキシャルシリコン本体232にそれぞれ対応する、トレンチ324内に形成された、欠陥領域334a及び334bを有するエピタキシャルシリコン本体332も示してある。加えて、複合構造300は、第1導電型の第1の埋め込み層304及び第2導電型の第2の埋め込み層306を有する。
【００２８】
図3における複合構造300は、トレンチ324内でシリコン基板302の上に、第1導電型、例えばN導電型の第1の埋め込み層304を形成するステップと、第1の埋め込み層304とIII族窒化物半導体本体312との間に、第2導電型、例えばP導電型の第2の埋め込み層306を形成するステップとをさらに含む、図1におけるフローチャート100の方法に従って製造することができる。図3に示していないが、構造300は、エピタキシャルシリコン本体332に製造する1つ以上のシリコンデバイス及び例えばGaN内に実装するHEMTのような、III族窒化物半導体本体312に製造する1つ以上のIII族窒化物半導体デバイスを有することもできる。
【００２９】
例えばインサイチュ又は成長中のエピタキシャルシリコン本体332の一部の注入ドーピングを選択して形成される第1及び第2の埋め込み層304及び306は、エピタキシャルシリコン本体332内に製造される1つ以上のシリコンデバイスの優れた電気的分離をもたらす。その結果、第1及び第2の埋込み層304及び306の形成により、図3の実施形態に示すように、III−Ｖ族及びIＶ族パワー半導体デバイスを単一の複合デバイスとしてモノリシック集積することができるようになる。
【００３０】
図4を参照するに、図4は、本発明の一実施形態に従う、IＶ族欠陥領域内に製造した受動デバイスを有するモノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスの断面を示している。構造400は、図3の領域480の拡大図を示す。領域480に加えて、構造400は、図3の領域480に関連する、遷移層314、GaN層316、AlGaN層318、エピタキシャルシリコン本体332及び欠陥領域334aの部分にそれぞれ対応する、遷移層414、GaN層416、AlGaN層418、エピタキシャルシリコン本体432及び欠陥領域434aの部分を示す。
【００３１】
図4は、欠陥領域434a内に製造した、この例ではトレンチキャパシタ482である、受動デバイスも示している。図4に示す複合構造400は、トレンチ側壁424aに隣接するエピタキシャルシリコン本体432の欠陥領域434a内に、例えばトレンチキャパシタ482のような少なくとも1つの受動デバイスを製造するステップをさらに含む、図1のフローチャート100の方法に従って製造することができる。
【００３２】
例えばトレンチキャパシタ482などのトレンチキャパシタの製造は、技術的に既知である。広範囲に詳しく調べなくても、トレンチキャパシタ482の製造が、例えばドープド・ポリシリコンなどの適切な導電性材料からなる外側キャパシタプレート484を形成するステップ、例えばSiO2又は他の適切な誘電体のような材料の絶縁層486を形成するステップ、及びドープド・ポリシリコンを含む第2の導電性材料を堆積して内側キャパシタプレート488を形成するステップを含むことが分かる。本実施形態は、欠陥領域434a内へのトレンチキャパシタの製造を示しているが、他の実施形態では、エピタキシャルシリコン本体432の欠陥領域434a又は他の欠陥領域に、例えば他のキャパシタの実装及び/又は抵抗及び/又はインダクタのような追加の受動デバイスを形成することができる。
【００３３】
従って、本願において開示される概念により、III−Ｖ族半導体デバイスを効果的且つ効率的にIＶ族半導体デバイスとモノリシック集積することができる。その結果、低消費電力のIＶ族半導体デバイスを、III−Ｖ族パワー半導体デバイスを含む複合デバイス用の制御又はロジックデバイスとして有利に用いることができる。加えて、IＶ族半導体デバイスが製造されるIＶ族半導体本体の下方にて、反対の導電型を有する第1及び第2の埋込み層を形成することにより、モノリシック集積したIＶ族半導体デバイスの電気的分離を強化することができる。また、本願による開示による、能動デバイスの形成、キャパシタ、抵抗、及びインダクタのような受動デバイスの集積に不適切な、IＶ族半導体本体の欠陥領域を活用する方法によりダイ表面積をより効率よく使用することができる。
【００３４】
本発明の上述の説明から、様々な技術を、本発明の趣旨を逸脱することなく、本発明の概念を実行するのに用いることができることは明らかである。さらに、本発明を特定の実施形態を特別に参照して説明したが、当業者は、本発明の範囲から逸脱することなく、形及び細部に変更を加えることができることを理解されよう。記載された実施形態は、あらゆる意味で例示的であり限定的でないものと理解されなければならない。本発明は、本願明細書において記載されている特定の実施形態に限定されず、本発明の範囲を逸脱することなく、多くの再構成、修正及び置換ができると理解されなければならない。
【符号の説明】
【００３５】
202 シリコン基板
210 複合構造
212 III族窒化物半導体本体
214 遷移層
216 窒化ガリウム(GaN)層
218 アルミニウム窒化ガリウム(AlGaN)層
222 ハードマスク
224 トレンチ
232 エピタキシャルシリコン本体
234a、234b 欠陥領域
272 シリコンデバイス
274a、274b III族窒化物HEMT
302 シリコン基板
312 III族窒化物半導体本体
314 遷移層
316 GaN層
318 AlGaN層
324 トレンチ
332 エピタキシャルシリコン
334a、334b 欠陥領域
414 遷移層
416 GaN層
418 AlGaN層
424a トレンチ側壁
432 エピタキシャルシリコン本体
434a、434b 欠陥領域
482 トレンチキャパシタ
484 外側キャパシタプレート
486 絶縁層
488 内側キャパシタプレート
【技術分野】
【０００１】
本発明は、一般的に半導体の分野に関し、特に、化合物半導体デバイスの製造の分野に関する。
【０００２】
定義
本明細書において、「III−Ｖ族半導体」とは、例えば、窒化ガリウム(GaN)、砒化ガリウム(GaAs)、窒化インジウムアルミニウムガリウム(InAlGaN)、窒化インジウムガリウム(InGaN)などのような、これらに制限されない、少なくとも1つのIII族元素と、少なくとも1つのIII族元素とを含む化合物半導体を意味する。同様に、「III族窒化物半導体」とは、例えば、GaN、AlGaN、InN、AlN、InGaN、InAlGaNなどのような、これらに限定されない、窒素と少なくとも1つのIII族元素とを含む化合物半導体を意味する。
【背景技術】
【０００３】
半導体デバイスの製造に用いる材料の種類の多様性の増大によって、従来のシリコンデバイスをより最近の世代の非シリコン高電圧デバイスと集積する挑戦がなされている。例えば、III族窒化物トランジスタを制御するには、シリコン又は他の従来のIＶ族半導体デバイスを用いるのが大変望ましいが、従来の方法でそうするには、典型的には、単一の共通のダイを共有するのではなく、各々が異なるダイの上に異なる活性半導体材料を用いて製造された2つの異なるタイプのデバイスを一緒にパッケージングする必要がある。
【０００４】
不都合なことに、IＶ族半導体デバイスを非IＶ族半導体デバイスと組み合わせる、この従来の方法には、いくつかの重大な欠点がある。例えば、個別のデバイスは、典型的には、別個のダイの上に別々に製造されるため、これらの組み合わせは、これらのデバイスを単一のダイの上に集積する場合より、多くのスペースを必要とし、より高価となる。加えて、別個のダイは、パッケージングに当たり、典型的にはダイ同士をワイヤボンディングにより、電気的に結合させる必要があるため、ボンディングの物理的な耐久性並びにワイヤそのものによって導入され、高いスイッチング速度で個別のデバイスを実効的に減結合させる寄生インダクタンスに由来する、信頼性及び性能の制約を招く。また、個々のデバイスは別個のダイの上に別々に製造されるため、一緒にパッケージングするために組み合わせた個々のデバイスの特定の対又はグループは、理想的な整合に及ばず、結果として、複合デバイスの性能は準最適なものになる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従って、単一のダイの上にIII−Ｖ族半導体デバイスをIＶ族半導体デバイスと一緒に効果的且つ効率的に集積する、すなわち、これらをモノリシック集積することが可能な方法を提供することにより、従来技術の欠点及び欠陥を克服する必要がある。
【課題を解決するための手段】
【０００６】
本発明は、実質的に少なくとも1つの図に示され、及び/又は、その少なくとも1つの図に関連して説明され、特許請求の範囲により一層完全に記載したような、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスを対象としたものである。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態に従う、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスを製造する方法を示す、フローチャートである。
【図２Ａ】本発明の一実施形態に従う、最初の製造段階における、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスの構造を示す断面図である。
【図２Ｂ】本発明の一実施形態に従う、中間の製造段階における、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスの構造を示す断面図である。
【図２Ｃ】本発明の一実施形態に従う、中間の製造段階における、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスの構造を示す断面図である。
【図２Ｄ】本発明の一実施形態に従う、中間の製造段階における、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスの構造を示す断面図である。
【図２Ｅ】本発明の一実施形態に従う、最後の製造段階における、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスの構造を示す断面図である。
【図３】本発明の一実施形態に従う、N型埋め込み層及びP型埋め込み層を有するモノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスを示す断面図である。
【図４】本発明の一実施形態に従う、IＶ族欠陥領域内に製造した受動デバイスを有するモノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスを示す断面図である。
【発明を実施するための形態】
【０００８】
本発明は、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイス並びにその製造方法を対象とする。本発明を特定の実施形態について記載するが、本発明の原理は、添付の特許請求の範囲によって規定されるように、本願明細書において記載される特定の実施形態を超えて適用することができることは明らかである。また、本発明の説明において、特定の詳細は、本発明の独創的な態様を不明瞭にしないようにするために省略する。省略する詳細は、当業者の知識の範囲内である。
【０００９】
本願の図面及びそれらに関連する詳細な説明は、本発明の単なる例示的な実施形態に向けられている。簡潔さを維持するために、本発明の原理を用いる本発明の他の実施形態は、本願では特に記載せず、本願の図面でも特に示していない。特に断りのない限り、図の中の類似の又は対応する要素は、類似の又は対応する参照番号によって示されることに留意されたい。
【００１０】
図1は、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスを製造するための、本発明の一実施形態に従う、例示的な方法を示すフローチャートである。当業者にとって明らかである特定の詳細及びフィーチャは、フローチャート100から省いてある。例えば、あるステップは、この分野において既知のように、1つ以上のサブステップを含むか、あるいは、特殊な器具又は材料を伴うことができる。フローチャート100に示すステップ110から170は、本発明の一実施形態を説明するのに十分であるが、本発明の他の実施形態では、フローチャート100に示したステップとは異なるステップを用いることができる。
【００１１】
図2Aを参照するに、図2Aの複合構造210は、本発明の一実施形態に従う、最初の製造段階における、モノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスの断面図を示している。複合構造210は、シリコン基板202の上に形成したIII族窒化物半導体本体212を示す。図2Aに示すように、本実施形態によれば、III族窒化物半導体本体212は、遷移層214、窒化ガリウム(GaN)層216及び窒化アルミニウムガリウム(AlGaN)層218を備える。特に、図2Aは、フローチャート100の処理ステップ110の後の製造段階における、複合構造210を示している。
【００１２】
図2B、2C、2D及び2Eを参照するに、複合構造220、230、240及び270は、複合構造210に、図1のフローチャート100のステップ120、130、140及び170をそれぞれ実行した結果を示している。例えば、複合構造220は、処理ステップ120の後に得られる複合構造210を示し、複合構造230は、処理ステップ130の後に得られる複合構造210を示し、以下同様である。
【００１３】
多くのIII−Ｖ族半導体の比較的低いアブレーション温度のため、フローチャート100の例示的な方法は、約850℃未満の環境温度で実行して、複合デバイスの部分を製造するのに用いる、例えばGaN及びAlGaNなどのIII−Ｖ族半導体材料が分解するのを防止することを意図する。しかしながら、図2Aから図2Eに示す構造は、本発明の原理の特定の実装として提供するものであり、発明概念をより簡単に例証する目的でこのように特別に示していることにも留意すべきである。さらに、例えば、複合構造210から270を形成するのに用いる材料及び描写した様々なフィーチャを作り出すのに用いる技術のような特定の詳細は、例として提供されるものであり、これに限定されるものであると解釈すべきでないことを理解されよう。
【００１４】
例えば、図2Aから図2Eに示す実施形態は、GaNにおける高電子移動度トランジスタ(HEMT)の製造を示しているが、典型的には、III族窒化物半導体本体212の構成要素に課される主な制約は、層218が、層216を形成するIII−Ｖ族半導体より広いバンドギャップを有する、III−Ｖ族半導体からなることと、双方のIII−Ｖ族半導体をこれらのヘテロ接合界面で二次元電子ガス(2DEG)を発生するように選定すること(2DEGは図2Aに示していない)である。加えて、遷移層214に課される主な制約は、この遷移層がIII−Ｖ族半導体層216の成長のための適切な環境を提供することである。図2Aから図2Eに示す実施形態では、GaNにおけるHEMTの製造を示しているが、本発明の他の実施形態では、GaN又は前記「定義」の段落で説明した他の任意の適切なIII−Ｖ族半導体材料を用いて形成するNチャネル又はPチャネルの電界効果デバイスも含む。加えて、図2Aから図2Eは、実寸図示したものでなく、図示のフィーチャのいくつかは他のフィーチャに対して実際の典型的な場合より大きく又は小さく示されていることに留意すべきである。
【００１５】
図1のステップ110及び図2Aの複合構造210から始めるに、フローチャート100のステップ110は、シリコン基板202の上にIII族窒化物半導体本体212を形成するステップである。シリコン基板202は単一のIＶ族半導体基板として示されるが、他の実施形態では、シリコン基板202はモノリシック複合III−Ｖ族及びIＶ族半導体デバイスを形成するための任意の適切な基板にも相当する。例えば、実施形態によっては、シリコン基板202は、例えば、シリコンオンインシュレータ(SOI)又はゲルマニウムオンインシュレータ(GOI)のような絶縁体基板上の半導体にも相当する。
【００１６】
図2Aに示すように、一実施形態では、III族窒化物半導体本体212は、遷移層214、GaN層216、及びAlGaN層218を含む、複数のIII族窒化物層を備えることができる。遷移層214は、それ自体がシリコン基板202からGaN層216への格子遷移を仲介する複数の識別可能な層に相当する。例えば、遷移層214は、シリコン基板202上に形成する窒化アルミニウム(AlN)層と、GaN層216への適切な遷移が達成されるまで、次第に減少するアルミニウム及び次第に増大するガリウムを含む一連のAlGaN層を含むことができる。
【００１７】
III族窒化物半導体本体212は、多くの従来の成長技術のいずれかを用いて、シリコン基板202上に形成することができる。例えば、GaN層216は、少し適切な例を挙げれば、分子線エピタキシ(MBE)、有機金属化学気相成長(MOCVD)、又は水素化物気相エピタキシ(HVPE)を用いて遷移層214の上に形成することができる。同様に、AlGaN層218は、例えば、MBE、MOCVD又はHVPE のいずれかを用いてGaN層216の上に形成することができる。III族窒化物半導体本体212の活性領域は、図2Aにおいて、GaN層216及びAlGaN層218によって示しており、これらは、典型的にはドープされておらず、前述した2DEGを生じさせるヘテロ接合界面を形成するものである。前述したように、図2Aは実寸図示されていない。例えば、GaN層216及びAlGaN層218は、典型的には、例えば、GaN層216は約1500Åの厚さで、AlGaN層218は、約150Åの厚さといった、それぞれ明確に異なる厚さを有するが、図2Aでは、これらの層は同程度の厚さを有するように図示している。
【００１８】
図1のステップ120及び図2Bの複合構造220に示すように、フローチャート100のステップ120は、III族窒化物半導体本体212の上に堆積するハードマスク222によって画定されるトレンチ224を形成するステップである。ハードマスク222は、例えば、二酸化シリコン(SiO2)又は、窒化シリコン(Si3N4)で構成することができ、プラズマ加速化学気相成長(PECVD)プロセスを用いてAlGaN層218の上に堆積することができる。ハードマスク222は、トレンチ224用の開口部を画定するように、さらに処理することができる。次いで、トレンチ224を、例えば、AlGaN層218、GaN層216及び遷移層214からシリコン基板202までエッチングすることにより、III族窒化物半導体本体212内に形成することができる。
【００１９】
図1のステップ130及び図2Cの複合構造230を参照するに、フローチャート100のステップ130は、トレンチ224内にエピタキシャルシリコン本体232を成長させるステップである。エピタキシャルシリコン本体232の形成は、技術的に既知のように、例えば、化学気相成長(CVD)又はMBEのような任意の適切な方法で実行することができる。しかしながら、より一般的には、フローチャート100のステップ130のエピタキシャルシリコン本体232の形成は、トレンチ224内に任意の適切なIＶ族半導体本体を形成することに相当する。従って、他の実施形態では、IＶ族半導体本体232は、シリコンである必要はなくて、及び/又はエピタキシャル成長で形成する必要もない。例えば、一実施形態において、IＶ族半導体本体232は、トレンチ224内に形成される歪み又は無歪みゲルマニウム層とすることができる。あるいは、IＶ族半導体本体232は、例えばシリコン・ゲルマニウムのような複合IＶ族半導体とすることができる。
【００２０】
図2Cに示すように、ステップ130での典型的な成長プロセスによると、これにて得られるエピタキシャルシリコン本体232は、トレンチ224の第1及び第2の側壁のそれぞれに隣接する、第1及び第2の欠陥領域234a及び234bを有することになる。加えて、トレンチ224内へのエピタキシャルシリコンの成長は、エピタキシャルシリコン本体232の上面239C及びIII族窒化物半導体本体212の上面219Cが同一平面でなくなり、図2Cに示すように、例えば、エピタキシャルシリコン本体232の上面239CがIII族窒化物半導体本体212の上面219Cを超えて延在するような、エピタキシャルシリコン本体232を作り出す可能性が高い。
【００２１】
フローチャート100のステップ140に示すように、ステップ140は、III族窒化物半導体本体212の上面219C及びエピタキシャルシリコン本体232の上面239Cを平坦化するステップである。ステップ140は、例えば、化学機械研磨(CMP)技術を用いて実行することができる。その結果、図2Dに示すように、ハードマスク222は除去され、一方で、III族窒化物半導体本体212の上面219D及びエピタキシャルシリコン本体232の上面239Dはほぼ同一平面となる。
【００２２】
III族窒化物半導体本体212及びエピタキシャルシリコン本体232を平坦化することにより、いくつかの有利な点が得られる。例えば、リソグラフィイメージング処理の間、上面219D及び239Dがほぼ同一平面であることにより、複合構造240を露光するのに必要な合焦及びイメージングステップを減らすことができる。加えて、上面219D及び239Dがほぼ同一平面である場合には、III族窒化物半導体本体212内に製造されるIII族窒化物半導体デバイスを、エピタキシャルシリコン本体232内に製造されるシリコンデバイスに結合させるための電気接点のその後の形成を容易にする。
【００２３】
フローチャート100のステップ150及び図2Eの複合構造270に示すように、フローチャート100のステップ150は、エピタキシャルシリコン本体232内に1つ以上のシリコンデバイス272を製造するステップである。図2Eに示す実施形態では、ステップ150は、複合構造270用のシリコン製の、制御及び/又はロジックデバイスの形成に相当する。
【００２４】
フローチャート100のステップ160へ進んで、図2Eを参照するに、フローチャート100のステップ160は、III族窒化物半導体本体212内に、1つ以上のIII族窒化物HEMT 274a及び274bを製造するステップである。ステップ160において、1つ以上のIII族窒化物HEMT 274a及び274bの製造には、技術的に既知のように、フィールド絶縁体又はパッシベーション層の形成、GaN分離処理の実行、III族窒化物HEMT 274a及び274b用の活性及び接点領域を開口することなどが含まれる。
【００２５】
ステップ160に続いて、ステップ170において、1つ以上のシリコンデバイス272とIII族窒化物HEMT 274a及び274bの少なくとも1つとを結合させるための電気的相互接続を形成する。例えば、複合構造270に含まれる1つ以上の金属化層(図2Eには示していない)を用いて、1つ以上のIII族窒化物HEMT 274a及び274bを、1つ又は複数のシリコン製の制御/ロジックデバイスに電気的に結合させることができる。より一般的には、複合構造270は、例えばIII族窒化物HEMT 274aなどの1つ以上のIII−Ｖ族パワー半導体デバイスが、例えば1つ又は複数のシリコンデバイスなどの1つ以上のIＶ族半導体デバイスに電気的に結合され、双方のタイプのデバイスがシリコン基板202を共有する、モノリシック集積複合体に相当すると考えることができる。図2Eに示す実施形態では、例えば、ステップ170により、1つ又は複数のシリコン製の制御/ロジックデバイス272が、III族窒化物パワー半導体HEMT 274a及び/又は274bの動作を制御するのを可能にする。
【００２６】
本発明の他の実施形態において、フローチャート100の方法は、図2Aから図2Eに示した以外の複合構造を形成することになる追加のステップを含むことができる。例えば、図3は、本発明の一実施形態に従う、N型埋め込み及びP型埋め込み層を有するモノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスの断面を示している。
【００２７】
図3において、複合構造300は、図2Aから図2Eにおける、上位に延在するIII族窒化物半導体本体212を支持するシリコン基板202に対応する、上位に延在するIII族窒化物半導体本体312を支持するシリコン基板302を有する。図3に示すように、III族窒化物半導体本体312は、図2Aから図2Eに示す遷移層214、GaN層216及びAlGaN層218にそれぞれ対応する、遷移層314、GaN層316及びAlGaN層318を含む複数のIII族窒化物層を備えることができる。また、図3には、トレンチ224内に形成される、欠陥領域234a及び234bを有するエピタキシャルシリコン本体232にそれぞれ対応する、トレンチ324内に形成された、欠陥領域334a及び334bを有するエピタキシャルシリコン本体332も示してある。加えて、複合構造300は、第1導電型の第1の埋め込み層304及び第2導電型の第2の埋め込み層306を有する。
【００２８】
図3における複合構造300は、トレンチ324内でシリコン基板302の上に、第1導電型、例えばN導電型の第1の埋め込み層304を形成するステップと、第1の埋め込み層304とIII族窒化物半導体本体312との間に、第2導電型、例えばP導電型の第2の埋め込み層306を形成するステップとをさらに含む、図1におけるフローチャート100の方法に従って製造することができる。図3に示していないが、構造300は、エピタキシャルシリコン本体332に製造する1つ以上のシリコンデバイス及び例えばGaN内に実装するHEMTのような、III族窒化物半導体本体312に製造する1つ以上のIII族窒化物半導体デバイスを有することもできる。
【００２９】
例えばインサイチュ又は成長中のエピタキシャルシリコン本体332の一部の注入ドーピングを選択して形成される第1及び第2の埋め込み層304及び306は、エピタキシャルシリコン本体332内に製造される1つ以上のシリコンデバイスの優れた電気的分離をもたらす。その結果、第1及び第2の埋込み層304及び306の形成により、図3の実施形態に示すように、III−Ｖ族及びIＶ族パワー半導体デバイスを単一の複合デバイスとしてモノリシック集積することができるようになる。
【００３０】
図4を参照するに、図4は、本発明の一実施形態に従う、IＶ族欠陥領域内に製造した受動デバイスを有するモノリシック集積複合III−Ｖ族及びIＶ族半導体デバイスの断面を示している。構造400は、図3の領域480の拡大図を示す。領域480に加えて、構造400は、図3の領域480に関連する、遷移層314、GaN層316、AlGaN層318、エピタキシャルシリコン本体332及び欠陥領域334aの部分にそれぞれ対応する、遷移層414、GaN層416、AlGaN層418、エピタキシャルシリコン本体432及び欠陥領域434aの部分を示す。
【００３１】
図4は、欠陥領域434a内に製造した、この例ではトレンチキャパシタ482である、受動デバイスも示している。図4に示す複合構造400は、トレンチ側壁424aに隣接するエピタキシャルシリコン本体432の欠陥領域434a内に、例えばトレンチキャパシタ482のような少なくとも1つの受動デバイスを製造するステップをさらに含む、図1のフローチャート100の方法に従って製造することができる。
【００３２】
例えばトレンチキャパシタ482などのトレンチキャパシタの製造は、技術的に既知である。広範囲に詳しく調べなくても、トレンチキャパシタ482の製造が、例えばドープド・ポリシリコンなどの適切な導電性材料からなる外側キャパシタプレート484を形成するステップ、例えばSiO2又は他の適切な誘電体のような材料の絶縁層486を形成するステップ、及びドープド・ポリシリコンを含む第2の導電性材料を堆積して内側キャパシタプレート488を形成するステップを含むことが分かる。本実施形態は、欠陥領域434a内へのトレンチキャパシタの製造を示しているが、他の実施形態では、エピタキシャルシリコン本体432の欠陥領域434a又は他の欠陥領域に、例えば他のキャパシタの実装及び/又は抵抗及び/又はインダクタのような追加の受動デバイスを形成することができる。
【００３３】
従って、本願において開示される概念により、III−Ｖ族半導体デバイスを効果的且つ効率的にIＶ族半導体デバイスとモノリシック集積することができる。その結果、低消費電力のIＶ族半導体デバイスを、III−Ｖ族パワー半導体デバイスを含む複合デバイス用の制御又はロジックデバイスとして有利に用いることができる。加えて、IＶ族半導体デバイスが製造されるIＶ族半導体本体の下方にて、反対の導電型を有する第1及び第2の埋込み層を形成することにより、モノリシック集積したIＶ族半導体デバイスの電気的分離を強化することができる。また、本願による開示による、能動デバイスの形成、キャパシタ、抵抗、及びインダクタのような受動デバイスの集積に不適切な、IＶ族半導体本体の欠陥領域を活用する方法によりダイ表面積をより効率よく使用することができる。
【００３４】
本発明の上述の説明から、様々な技術を、本発明の趣旨を逸脱することなく、本発明の概念を実行するのに用いることができることは明らかである。さらに、本発明を特定の実施形態を特別に参照して説明したが、当業者は、本発明の範囲から逸脱することなく、形及び細部に変更を加えることができることを理解されよう。記載された実施形態は、あらゆる意味で例示的であり限定的でないものと理解されなければならない。本発明は、本願明細書において記載されている特定の実施形態に限定されず、本発明の範囲を逸脱することなく、多くの再構成、修正及び置換ができると理解されなければならない。
【符号の説明】
【００３５】
202 シリコン基板
210 複合構造
212 III族窒化物半導体本体
214 遷移層
216 窒化ガリウム(GaN)層
218 アルミニウム窒化ガリウム(AlGaN)層
222 ハードマスク
224 トレンチ
232 エピタキシャルシリコン本体
234a、234b 欠陥領域
272 シリコンデバイス
274a、274b III族窒化物HEMT
302 シリコン基板
312 III族窒化物半導体本体
314 遷移層
316 GaN層
318 AlGaN層
324 トレンチ
332 エピタキシャルシリコン
334a、334b 欠陥領域
414 遷移層
416 GaN層
418 AlGaN層
424a トレンチ側壁
432 エピタキシャルシリコン本体
434a、434b 欠陥領域
482 トレンチキャパシタ
484 外側キャパシタプレート
486 絶縁層
488 内側キャパシタプレート
【特許請求の範囲】
【請求項１】
モノリシック集積複合デバイスを製造する方法であって、
IＶ族半導体基板上にIII−Ｖ族半導体本体を形成するステップと、
前記III−Ｖ族半導体本体にトレンチを形成するステップと、
前記トレンチ内にIＶ族半導体本体を形成するステップと、
前記IＶ族半導体本体内に少なくとも1つのIＶ族半導体デバイスを製造するステップと、
前記III−Ｖ族半導体本体内に少なくとも1つのIII−Ｖ族半導体デバイスを製造し、これによりモノリシック集積複合デバイスを形成するステップと、
を含むことを特徴とする、モノリシック集積複合デバイスの製造方法。
【請求項２】
前記少なくとも1つのIII−Ｖ族半導体デバイスを前記少なくとも1つのIＶ族半導体デバイスに電気的に結合させる、請求項1に記載の方法。
【請求項３】
前記III−Ｖ族半導体本体の上面と前記IＶ族半導体本体の上面とを平坦化して、これらそれぞれの上面をほぼ同一平面にするステップをさらに含む、請求項1に記載の方法。
【請求項４】
前記IＶ族半導体基板上にIII−Ｖ族半導体本体を形成するステップは、前記IＶ族半導体基板上にIII族窒化物半導体本体を形成するステップを含む、請求項1に記載の方法。
【請求項５】
前記トレンチ内にIＶ族半導体本体を形成するステップは、前記IＶ族半導体本体をエピタキシャル成長させるステップを含む、請求項1に記載の方法。
【請求項６】
前記IＶ族半導体基板上の前記トレンチ内に第1導電型の第1の埋め込み層を形成するステップと、
前記第1の埋め込み層と前記IＶ族半導体本体との間に、第2導電型の第2の埋め込み層を形成するステップと、
をさらに含む、請求項1に記載の方法。
【請求項７】
前記トレンチの第1及び第2の側壁のそれぞれに隣接する、前記IＶ族半導体本体の第1及び第2の欠陥領域の少なくとも1つに、少なくとも1つの受動デバイスを製造するステップをさらに含む、請求項1に記載の方法。
【請求項８】
上位に延在するIII−Ｖ族半導体本体を支持するIＶ族半導体基板と、
前記III−Ｖ族半導体本体に形成したトレンチと、
前記IＶ族半導体基板上の前記トレンチ内に形成した第1導電型の第1の埋め込み層と、
前記トレンチ内の前記第1の埋め込み層の上に形成した第2導電型の第2の埋め込み層と、
前記第2の埋め込み層の上の前記トレンチ内に形成したIＶ族半導体本体と、
を備えることを特徴とする、モノリシック集積複合デバイス。
【請求項９】
前記IＶ族半導体本体は、前記トレンチ内に成長させたエピタキシャル本体からなる、請求項8に記載のモノリシック集積複合デバイス。
【請求項１０】
前記IＶ族半導体本体は、シリコンからなる、請求項8に記載のモノリシック集積複合デバイス。
【請求項１１】
前記III−Ｖ族半導体本体は、複数のIII族窒化物半導体層を備える、請求項8に記載のモノリシック集積複合デバイス。
【請求項１２】
前記前記III−Ｖ族半導体本体は、窒化ガリウム(GaN)層及び窒化アルミニウムガリウム(AlGaN)層との界面に形成されたヘテロ接合を備える、請求項8に記載のモノリシック集積複合デバイス。
【請求項１３】
前記IＶ族半導体本体内に製造した、少なくとも1つのIＶ族半導体デバイスと、
前記III−Ｖ族半導体本体内に製造した、少なくとも1つのIII−Ｖ族半導体デバイスと、をさらに備えた、請求項8に記載のモノリシック集積複合デバイス。
【請求項１４】
IＶ族半導体基板上に位置するIII−Ｖ族半導体本体におけるトレンチ内に形成したIＶ族半導体本体であって、前記トレンチの第1及び第2の側壁のそれぞれに隣接する第1及び第2の欠陥領域を有する、IＶ族半導体本体と、
前記第1及び第2の欠陥領域の少なくとも1つに製造した少なくとも1つの受動半導体デバイスと、
を備えることを特徴とする、モノリシック集積複合デバイス。
【請求項１５】
前記第1及び第2の欠陥領域の少なくとも1つに製造した前記少なくとも1つの受動半導体デバイスは、キャパシタを備える、請求項14に記載のモノリシック集積複合デバイス。
【請求項１６】
前記IＶ族半導体本体は、前記トレンチ内にて成長させたエピタキシャル本体を備える、請求項14に記載のモノリシック集積複合デバイス。
【請求項１７】
前記IＶ族半導体本体は、シリコンからなる、請求項14に記載のモノリシック集積複合デバイス。
【請求項１８】
前記前記III−Ｖ族半導体本体は、複数のIII族窒化物半導体層を備える、請求項14に記載のモノリシック集積複合デバイス。
【請求項１９】
前記前記III−Ｖ族半導体本体は、窒化ガリウム(GaN)層とアルミニウム窒化ガリウム(AlGaN)層との界面に形成されたヘテロ接合を備える、請求項14に記載のモノリシック集積複合デバイス。
【請求項２０】
前記IＶ族半導体本体内に製造した、少なくとも1つのIＶ族半導体デバイスと、
前記III−Ｖ族半導体本体内に製造した、少なくとも1つのIII−Ｖ族半導体デバイスと、をさらに備える、請求項14に記載のモノリシック集積複合デバイス。
【請求項１】
モノリシック集積複合デバイスを製造する方法であって、
IＶ族半導体基板上にIII−Ｖ族半導体本体を形成するステップと、
前記III−Ｖ族半導体本体にトレンチを形成するステップと、
前記トレンチ内にIＶ族半導体本体を形成するステップと、
前記IＶ族半導体本体内に少なくとも1つのIＶ族半導体デバイスを製造するステップと、
前記III−Ｖ族半導体本体内に少なくとも1つのIII−Ｖ族半導体デバイスを製造し、これによりモノリシック集積複合デバイスを形成するステップと、
を含むことを特徴とする、モノリシック集積複合デバイスの製造方法。
【請求項２】
前記少なくとも1つのIII−Ｖ族半導体デバイスを前記少なくとも1つのIＶ族半導体デバイスに電気的に結合させる、請求項1に記載の方法。
【請求項３】
前記III−Ｖ族半導体本体の上面と前記IＶ族半導体本体の上面とを平坦化して、これらそれぞれの上面をほぼ同一平面にするステップをさらに含む、請求項1に記載の方法。
【請求項４】
前記IＶ族半導体基板上にIII−Ｖ族半導体本体を形成するステップは、前記IＶ族半導体基板上にIII族窒化物半導体本体を形成するステップを含む、請求項1に記載の方法。
【請求項５】
前記トレンチ内にIＶ族半導体本体を形成するステップは、前記IＶ族半導体本体をエピタキシャル成長させるステップを含む、請求項1に記載の方法。
【請求項６】
前記IＶ族半導体基板上の前記トレンチ内に第1導電型の第1の埋め込み層を形成するステップと、
前記第1の埋め込み層と前記IＶ族半導体本体との間に、第2導電型の第2の埋め込み層を形成するステップと、
をさらに含む、請求項1に記載の方法。
【請求項７】
前記トレンチの第1及び第2の側壁のそれぞれに隣接する、前記IＶ族半導体本体の第1及び第2の欠陥領域の少なくとも1つに、少なくとも1つの受動デバイスを製造するステップをさらに含む、請求項1に記載の方法。
【請求項８】
上位に延在するIII−Ｖ族半導体本体を支持するIＶ族半導体基板と、
前記III−Ｖ族半導体本体に形成したトレンチと、
前記IＶ族半導体基板上の前記トレンチ内に形成した第1導電型の第1の埋め込み層と、
前記トレンチ内の前記第1の埋め込み層の上に形成した第2導電型の第2の埋め込み層と、
前記第2の埋め込み層の上の前記トレンチ内に形成したIＶ族半導体本体と、
を備えることを特徴とする、モノリシック集積複合デバイス。
【請求項９】
前記IＶ族半導体本体は、前記トレンチ内に成長させたエピタキシャル本体からなる、請求項8に記載のモノリシック集積複合デバイス。
【請求項１０】
前記IＶ族半導体本体は、シリコンからなる、請求項8に記載のモノリシック集積複合デバイス。
【請求項１１】
前記III−Ｖ族半導体本体は、複数のIII族窒化物半導体層を備える、請求項8に記載のモノリシック集積複合デバイス。
【請求項１２】
前記前記III−Ｖ族半導体本体は、窒化ガリウム(GaN)層及び窒化アルミニウムガリウム(AlGaN)層との界面に形成されたヘテロ接合を備える、請求項8に記載のモノリシック集積複合デバイス。
【請求項１３】
前記IＶ族半導体本体内に製造した、少なくとも1つのIＶ族半導体デバイスと、
前記III−Ｖ族半導体本体内に製造した、少なくとも1つのIII−Ｖ族半導体デバイスと、をさらに備えた、請求項8に記載のモノリシック集積複合デバイス。
【請求項１４】
IＶ族半導体基板上に位置するIII−Ｖ族半導体本体におけるトレンチ内に形成したIＶ族半導体本体であって、前記トレンチの第1及び第2の側壁のそれぞれに隣接する第1及び第2の欠陥領域を有する、IＶ族半導体本体と、
前記第1及び第2の欠陥領域の少なくとも1つに製造した少なくとも1つの受動半導体デバイスと、
を備えることを特徴とする、モノリシック集積複合デバイス。
【請求項１５】
前記第1及び第2の欠陥領域の少なくとも1つに製造した前記少なくとも1つの受動半導体デバイスは、キャパシタを備える、請求項14に記載のモノリシック集積複合デバイス。
【請求項１６】
前記IＶ族半導体本体は、前記トレンチ内にて成長させたエピタキシャル本体を備える、請求項14に記載のモノリシック集積複合デバイス。
【請求項１７】
前記IＶ族半導体本体は、シリコンからなる、請求項14に記載のモノリシック集積複合デバイス。
【請求項１８】
前記前記III−Ｖ族半導体本体は、複数のIII族窒化物半導体層を備える、請求項14に記載のモノリシック集積複合デバイス。
【請求項１９】
前記前記III−Ｖ族半導体本体は、窒化ガリウム(GaN)層とアルミニウム窒化ガリウム(AlGaN)層との界面に形成されたヘテロ接合を備える、請求項14に記載のモノリシック集積複合デバイス。
【請求項２０】
前記IＶ族半導体本体内に製造した、少なくとも1つのIＶ族半導体デバイスと、
前記III−Ｖ族半導体本体内に製造した、少なくとも1つのIII−Ｖ族半導体デバイスと、をさらに備える、請求項14に記載のモノリシック集積複合デバイス。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３】
【図４】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３】
【図４】
【公開番号】特開２０１１−１５１３６９（Ｐ２０１１−１５１３６９Ａ）
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１０−２６９３４６（Ｐ２０１０−２６９３４６）
【出願日】平成２２年１２月２日（２０１０．１２．２）
【出願人】（５９７１６１１１５）インターナショナル レクティフィアー コーポレイション (71)
【Ｆターム（参考）】
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願番号】特願２０１０−２６９３４６（Ｐ２０１０−２６９３４６）
【出願日】平成２２年１２月２日（２０１０．１２．２）
【出願人】（５９７１６１１１５）インターナショナル レクティフィアー コーポレイション (71)
【Ｆターム（参考）】
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