半導体装置及びその製造方法
【課題】ＬＤＭＯＳトランジスタとＥＳＤ保護素子とを有する半導体装置において、製造工程が簡単であるとともに、所望の特性を確保しつつ従来に比べてより一層の高密度化が可能な半導体装置及びその製造方法を提供する。
【解決手段】ＬＤＭＯＳトランジスタ形成領域のゲート電極１８ａと素子分離膜１１ｂの重なり幅をＡ1、ゲート電極１８ａとドレイン領域２３ｂとの間隔をＢ1とし、ＥＳＤ保護素子形成領域のゲート電極１８と素子分離膜１１ｃとの重なり幅をＡ2、ゲート電極１８ｂとアノード領域２２ｃとの間隔をＢ2としたときに、Ａ1≧Ａ2、且つＢ1＜Ｂ2の関係を満足するように、ゲート電極１８ａ、素子分離膜１１ｂ、ドレイン領域２０ａ、ゲート電極１８ｂ、素子分離膜１１ｃ及び前記アノード領域２２ｃを形成する
【解決手段】ＬＤＭＯＳトランジスタ形成領域のゲート電極１８ａと素子分離膜１１ｂの重なり幅をＡ1、ゲート電極１８ａとドレイン領域２３ｂとの間隔をＢ1とし、ＥＳＤ保護素子形成領域のゲート電極１８と素子分離膜１１ｃとの重なり幅をＡ2、ゲート電極１８ｂとアノード領域２２ｃとの間隔をＢ2としたときに、Ａ1≧Ａ2、且つＢ1＜Ｂ2の関係を満足するように、ゲート電極１８ａ、素子分離膜１１ｂ、ドレイン領域２０ａ、ゲート電極１８ｂ、素子分離膜１１ｃ及び前記アノード領域２２ｃを形成する
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳ（Laterally Diffused MOS）トランジスタとＥＳＤ（Electrostatic Discharge：静電気放電）保護素子とを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、高周波帯域（マイクロ波帯域）の信号処理には、主に化合物半導体素子が使用されていた。しかし、近年、これら化合物半導体素子に替えて、シリコン基板に形成したＬＤＭＯＳ（Laterally Diffused MOS）トランジスタが使用されるようになった。ＬＤＭＯＳトランジスタは、化合物半導体素子に比べて安価に製造できるという長所がある。また、ＬＤＭＯＳトランジスタには、高耐圧化が比較的容易であるという利点もある。ＬＤＭＯＳトランジスタを内蔵した半導体装置（集積回路）は、携帯電話、無線ＬＡＮ機器及び車載用電子機器等に広く採用されている。
【０００３】
また、静電気による素子の破壊を防止するために、ＥＳＤ（Electrostatic Discharge）保護素子をチップ内部に備えた半導体装置も多く、ＬＤＭＯＳトランジスタとほぼ同一構造の放電能力が高いサイリスタ型ＥＳＤ保護素子も開発されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第５９０３０３２号明細書
【特許文献２】米国特許第６１４４０７０号明細書
【特許文献３】特開２００１−３２００４７号公報
【特許文献４】特開２００２−９４０６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＬＤＭＯＳトランジスタとＥＳＤ保護素子とを有する半導体装置において、製造工程が簡単であるとともに、所望の特性を確保しつつ従来に比べてより一層の高密度化が可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
開示の技術の一観点によれば、ＬＤＭＯＳ（Laterally Diffused MOS）トランジスタと、ＥＳＤ（Electrostatic Discharge）保護素子と、前記ＬＤＭＯＳトランジスタにおいて、半導体基板上に絶縁膜を介して形成された第１のゲート電極と、前記半導体基板に第１導電型不純物を導入して形成され、前記第１のゲート電極の一方の縁部側に配置された第１のボディ領域と、前記第１のボディ領域の上部に配置された第２導電型の第１のソース領域と、前記半導体基板の上部に形成され、前記第１のゲート電極に重なるように配置された第１の素子分離膜と、前記半導体基板内に形成され、第２導電型不純物を含み、前記第１の素子分離膜の縁部に接し且つ前記第１のゲート電極から離れた位置に配置された第１のドレイン領域と、前記半導体基板内に形成され、第２導電型不純物を含み、前記第１のボディ領域及び前記第１のドレイン領域に接する第１のドリフト領域とを有し、前記ＥＳＤ保護素子は、前記半導体基板上に絶縁膜を介して形成された第２のゲート電極と、前記半導体基板内に形成され、第１導電型不純物を含み、前記第２のゲート電極の一方の縁部側に配置された第２のボディ領域と、前記第２のボディ領域の上部に配置された第２導電型の第２のソース領域と、前記半導体基板の上部に形成され、前記第２のゲート電極に重なるように配置された第２の素子分離膜と、前記半導体基板内に形成され、第１導電型不純物を含み、前記第２の素子分離膜の縁部に接し且つ前記第２のゲート電極から離れた位置に配置されたアノード領域と、前記半導体基板の上部に形成され、前記アノード領域に隣接して配置された第３の素子分離膜と、前記半導体基板内に形成され、第２導電型不純物を含み、前記第３の素子分離膜に接触する第２のドレイン領域と、前記半導体基板内に形成され、第２導電型不純物を含み、前記第２のボディ領域、前記アノード領域及び前記第２のドレイン領域に接する第２のドリフト領域とを有し、前記第１のゲート電極と前記第１の素子分離膜との重なり幅をＡ1、前記第２のゲート電極と前記第２の素子分離膜との重なり幅をＡ2、前記第１のゲート電極と前記第１のドレイン領域との間隔をＢ1、前記第２のゲート電極と前記アノード領域との間隔をＢ2としたときに、Ａ1≧Ａ2、且つＢ1＜Ｂ2の関係を有する半導体装置が提供される。
【発明の効果】
【０００７】
上記観点の半導体装置によれば、ＬＤＭＯＳトランジスタとＳＥＤ保護素子とを同時に形成することができて、製造工程数の増加が回避される。また、所望の特性を確保しつつ素子領域の増大が抑制され、半導体装置の高密度化が可能である。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態に係る半導体装置の断面図である。
【図２】図２は、第１の実施形態に係る半導体装置の平面図である。
【図３】図３は、ＬＤＭＯＳトランジスタ形成領域の素子分離膜とその上のゲート電極との重なり幅Ａ1、ゲート電極の縁部からドレイン領域までの距離Ｂ1、ＥＳＤ保護素子形成領域の素子分離膜とその上のゲート電極との重なり幅Ａ2、及びゲート電極の縁部からアノード領域までの距離Ｂ2の関係を説明する図である。
【図４】図４は、ＥＳＤ保護素子の動作を説明する図である。
【図５】図５は、ゲート電極と素子分離膜との重なり幅と耐圧との関係を例示した図である。
【図６】図６（ａ）は実施形態及び比較例に係る半導体装置のＬＤＭＯＳトランジスタの断面図、図６（ｂ）は実施形態の半導体装置のＥＳＤ保護素子の断面図、図６（ｃ）は比較例の半導体装置のＥＳＤ保護素子の断面図である。
【図７】図７は、実施形態のＥＳＤ保護素子及び比較例のＥＳＤ保護素子の耐圧特性をシミュレーションした結果を表した図である。
【図８】図８は、実施形態の半導体装置を用いた電子回路の一例を表した回路図である。
【図９】図９は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その１）である。
【図１０】図１０は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その２）である。
【図１１】図１１は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その３）である。
【図１２】図１２は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その４）である。
【図１３】図１３は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その５）である。
【図１４】図１４は、第２の実施形態に係る半導体装置の製造方法を表した断面図（その１）である。
【図１５】図１５は、第２の実施形態に係る半導体装置の製造方法を表した断面図（その２）である。
【図１６】図１６は、第２の実施形態に係る半導体装置の上面図である。
【図１７】図１７は、第３の実施形態に係る半導体装置の製造方法を表した断面図（その１）である。
【図１８】図１８は、第３の実施形態に係る半導体装置の製造方法を表した断面図（その２）である。
【図１９】図１９は、第３の実施形態に係る半導体装置の上面図である。
【図２０】図２０は、第４の実施形態に係る半導体装置の断面図である。
【図２１】図２１は、同じくその上面図である。
【発明を実施するための形態】
【０００９】
以下、実施形態について、添付の図面を参照して説明する。
【００１０】
（第１の実施形態）
図１は第１の実施形態に係る半導体装置の断面図、図２は同じくその平面図である。なお、以下の説明では第１導電型をｐ型とし第２導電型をｎ型としているが、第１導電型をｎ型とし第２導電型をｐ型としてもよい。
【００１１】
図１，図２のように、ｐ型（第１導電型）シリコン半導体基板１０の所定領域には素子分離膜１１ａが形成されており、この素子分離膜１１ａによりＬＤＭＯＳトランジスタ形成領域（図中にはＬＤＭＯＳ形成領域と記載する：以下同じ）及びＥＳＤ保護素子形成領域が区画されている。ＬＤＭＯＳトランジスタ形成領域にはＬＤＭＯＳトランジスタが形成されており、ＥＳＤ保護素子形成領域にはサイリスタ型ＥＳＤ保護素子が形成されている。
【００１２】
最初に、ＬＤＭＯＳトランジスタの構造について説明する。ＬＤＭＯＳトランジスタ形成領域は素子分離膜１１ａに囲まれている。このＬＤＭＯＳトランジスタ形成領域には、半導体基板１０にｎ型（第２導電型）不純物を導入して形成されたドリフト領域１４ａが設けられている。また、半導体基板１０の上部の所定の領域には、ＬＤＭＯＳトランジスタ形成領域を縦断する素子分離膜１１ｂが形成されている。
【００１３】
半導体基板１０上には、ＬＤＭＯＳトランジスタ形成領域のほぼ中央を縦断するようにゲート絶縁膜１７が形成されている。このゲート絶縁膜１７の一部（図１では右側部分）は、素子分離膜１１ｂの上に配置されている。ゲート絶縁膜１７の上には、ＬＤＭＯＳトランジスタ形成領域を縦断するゲート電極１８ａと、ゲート電極１８ａの幅方向の両側に配置されたサイドウォール２１とが形成されている。また、ゲート電極１８ａの上面にはシリサイド膜２５ｂが形成されている。
【００１４】
ゲート電極１８ａの幅方向の一方の側（図１，図２では左側）には、ｐ型不純物を導入して形成されたボディ領域１６ａが配置されている。また、ボディ領域１６ａの上部には、ｎ型不純物を導入して形成されたソース領域１９ａが配置されている。
【００１５】
ソース領域１９ａの上部には、ソース領域１９ａよりもｎ型不純物が高濃度に導入されたｎ型高濃度不純物領域２３ａが設けられている。また、ｎ型高濃度不純物領域２３ａと素子分離膜１１ａとの間のボディ領域１６ａの上部には、ボディ領域１６ａよりもｐ型不純物が高濃度に導入されたｐ型高濃度不純物領域２２ａが設けられている。
【００１６】
ｎ型高濃度不純物領域２３ａ及びｐ型高濃度不純物領域２２ａの表面には、シリサイド膜２５ａが形成されている。ｎ型高濃度不純物領域２３ａ及びｐ型高濃度不純物領域２２ａは、このシリサイド膜２５ａを介して相互に電気的に接続されている。
【００１７】
なお、本実施形態ではｎ型高濃度不純物領域２３ａとｐ型高濃度不純物領域２２ａとが接しているが、これらの不純物領域２３ａ，２２ａの間に素子分離膜が形成されていてもよい。他の実施形態においても同様である。
【００１８】
ＬＤＭＯＳトランジスタ形成領域の素子分離膜１１ｂと他方の側（図１では右側）の素子分離膜１１ａとの間には、ｎ型不純物を導入して形成されたドレイン領域２０ａが配置されている。このドレイン領域２０ａの上部には、ドレイン領域２０ａよりもｎ型不純物が高濃度に導入されたｎ型高濃度不純物領域２３ｂが設けられており、ｎ型高濃度不純物領域２３ｂの表面にはシリサイド膜２５ｃが形成されている。
【００１９】
ＬＤＭＯＳトランジスタ形成領域の半導体基板１０の上には層間絶縁膜２７が形成されており、ゲート電極１８ａは層間絶縁膜２７により覆われている。また、シリサイド膜２５ａ，２５ｂ，２５ｃは、それぞれ導電プラグ２６ａ，２６ｂ，２６ｃを介して層間絶縁膜２７の上の配線２８に電気的に接続されている。
【００２０】
次に、ＥＳＤ保護素子の構造を説明する。ＥＳＤ保護素子形成領域も、素子分離膜１１ａに囲まれている。このＥＳＤ保護素子形成領域にも、半導体基板１０にｎ型不純物を導入して形成されたドリフト領域１４ｂが設けられている。また、半導体基板１０の上部の所定の領域には、ＥＳＤ保護素子形成領域を縦断する素子分離膜１１ｃ，１１ｄが相互に平行に配置されている。
【００２１】
半導体基板１０上には、ＥＳＤ保護素子形成領域を縦断するようにゲート絶縁膜１７が形成されている。このゲート絶縁膜１７の一部（図１では右側部分）は、素子分離膜１１ｃの上に配置されている。ゲート絶縁膜１７の上には、ＥＳＤ保護素子形成領域を縦断するゲート電極１８ｂと、ゲート電極１８ｂの幅方向の両側に配置されたサイドウォール２１とが形成されている。また、ゲート電極１８ｂの上面にはシリサイド膜２５ｅが形成されている。
【００２２】
ゲート電極１８ｂの幅方向の一方の側（図１，図２では左側）には、ｐ型不純物を導入して形成されたボディ領域１６ｂが配置されている。また、ボディ領域１６ｂの上部には、ｎ型不純物を導入して形成されたソース領域１９ｂが配置されている。
【００２３】
ソース領域１９ｂの上部には、ソース領域１９ｂよりもｎ型不純物が高濃度に導入されたｎ型高濃度不純物領域２３ｃが設けられている。また、ｎ型高濃度不純物領域２３ｃと素子分離膜１１ａとの間のボディ領域１６ｂの上部には、ボディ領域１６ａよりもｐ型不純物が高濃度に導入されたｐ型高濃度不純物領域２２ｂが設けられている。
【００２４】
ｎ型高濃度不純物領域２３ｃ及びｐ型高濃度不純物領域２２ｂの表面には、シリサイド膜２５ｄが形成されている。ｎ型高濃度不純物領域２３ｃ及びｐ型高濃度不純物領域２２ｂは、このシリサイド膜２５ｄを介して相互に電気的に接続されている。
【００２５】
なお、本実施形態ではｎ型高濃度不純物領域２３ｃとｐ型高濃度不純物領域２２ｂとが接しているが、これらの不純物領域２３ｃ，２２ｂの間に素子分離膜が形成されていてもよい。他の実施形態においても同様である。
【００２６】
ＥＳＤ保護素子形成領域の素子分離膜１１ｃと素子分離膜１１ｄとの間には、ｐ型不純物を導入して形成されたアノード領域２２ｃが設けられている。このアノード領域２２ｃの表面には、シリサイド膜２５ｆが形成されている。
【００２７】
また、ＥＳＤ保護素子形成領域の素子分離膜１１ｄと他方の側（図１では右側）の素子分離膜１１ａとの間には、ｎ型不純物を導入して形成されたドレイン領域２０ｂが設けられている。このドレイン領域２０ｂの上部には、ドレイン領域２０ｂよりもｎ型不純物が高濃度に導入されたｎ型高濃度不純物領域２３ｄが設けられており、ｎ型高濃度不純物領域２３ｄの表面にはシリサイド膜２５ｇが形成されている。
【００２８】
ＥＳＤ保護素子形成領域の半導体基板１０の上にも層間絶縁膜２７が形成されており、ゲート電極１８ｂは層間絶縁膜２７に覆われている。シリサイド膜２５ｄ，２５ｅ，２５ｆ，２５ｇは、それぞれ導電プラグ２６ｄ，２６ｅ，２６ｆ，２６ｇを介して層間絶縁膜２７の上の配線２８に電気的に接続されている。
【００２９】
ここで、図２，図３のように、ＬＤＭＯＳトランジスタ形成領域の素子分離膜１１ｂとその上のゲート電極１８ａとの重なり幅をＡ1とし、ゲート電極１８ａの縁部からドレイン領域２０ａまでの距離（但し、基板面に平行な方向の距離）をＢ1とする。また、ＥＳＤ保護素子形成領域の素子分離膜１１ｃとその上のゲート電極１８ｂとの重なり幅をＡ2とし、ゲート電極１８ｂの縁部からアノード領域２２ｃまでの距離（但し、基板面に平行な方向の距離）をＢ2とする。この場合、本実施形態の半導体装置では、Ａ1≧Ａ2、且つＢ1＜Ｂ2の関係を有する。
【００３０】
以下、上述の構造のＥＳＤ保護素子について更に詳細に説明する。例えば図３のように、ＥＳＤ保護素子のソース領域１９ｂ、ボディ領域１６ｂ及びゲート電極１８ｂは同一の端子Ｔ１に接続される。また、アノード領域２２ｃ及びドレイン領域２０ｂは同一の端子Ｔ２に接続される。そして、例えば端子Ｔ１は内部回路（ＬＤＭＯＳトランジスタを含む回路）の低電位側端子に接続され、端子Ｔ２は内部回路の高電位側端子に接続される。
【００３１】
図４は、横軸に電圧をとり、縦軸に電流をとって、ＥＳＤ保護素子の動作を説明する図である。ここでは、半導体装置の内部回路の動作電圧（正常動作時に端子Ｔ１，Ｔ２間に印加される最も高い電圧）をＶDDとし、ＥＳＤ保護素子の動作開始電圧をＶt1、内部回路が破壊される電圧（以下、破壊電圧という）をＶDDMAXとする。ＥＳＤ保護素子の動作開始電圧Ｖt1は、内部回路の動作電圧ＶDDよりも高く、破壊電圧ＶDDMAXよりも低いことが重要である。
【００３２】
ＥＳＤ保護素子は、内部回路に印加される電圧が動作開始電圧Ｖt1よりも低いときはオフ状態である。静電気等により端子Ｔ１，Ｔ２間に高電圧が印加されると、ＥＳＤ保護素子はオン状態になり、ＥＳＤ保護素子内に電流が流れる。このとき、ＥＳＤ保護素子に流れる電流により端子Ｔ１，Ｔ２間の電圧は変化するが、最も電圧が高いときでも破壊電圧ＶDDMAXを超えないことが重要である。
【００３３】
ところで、端子Ｔ１，Ｔ２間に電圧が印加されると、ボディ領域１６ｂとドリフト領域１４ｂとの間の空乏層、及びドリフト領域１４ｂとアノード領域２２ｃとの間の空乏層が広がる。これにより、ボディ領域１６ｂとドリフト領域１４ｂとの間の空乏層とドリフト領域１４ｂとアノード領域２２ｃとの間の空乏層とがつながって大きな電流が流れる現象、すなわちパンチスルーが発生しやすくなる。
【００３４】
パンチスルーを抑制するために、ＥＳＤ保護素子形成領域のドリフト領域１４ｂの不純物濃度を、ＬＤＭＯＳトランジスタ形成領域のドリフト領域１４ａの不純物濃度よりも高くすることが考えられる。しかし、その場合は、ボディ領域１６ｂとドリフト領域１４ｂとの間の接合耐圧が低くなるため、パンチスルーは抑制されるものの、ＥＳＤ保護素子の動作開始電圧Ｖt1がＬＤＭＯＳトランジスタの動作電圧ＶDDよりも低くなるおそれがある。また、製造工程数が増加するという問題もある。
【００３５】
パンチスルーを抑制する別の方法として、ボディ領域１６ｂとアノード領域２２ｃとの間の間隔を大きくすることが考えられる。しかし、単にボディ領域１６ｂとアノード領域２２ｃとの間の間隔を大きくしただけでは、ドリフト領域１４ｂとボディ領域１６ｂとの間の接合耐圧が高くなり、ＥＳＤ保護素子の動作開始電圧Ｖt1が内部回路の破壊電圧ＶDDMAXよりも高くなるおそれがある。また、この方法では、半導体装置の高集積化が阻害される。
【００３６】
ＬＤＭＯＳトランジスタでは、ボディ領域とドリフト領域との間の接合耐圧が、素子分離膜とゲート電極との重なり幅（オーバーラップ長）に大きく依存する。
【００３７】
図５は、横軸にゲート電極と素子分離膜との重なり幅をとり、縦軸に耐圧をとって、それらの関係を例示した図である。
【００３８】
図５からわかるように、ボディ領域１６ａ，１６ｂとドリフト領域１４ａ，１４ｂとの間の接合耐圧は、ゲート電極１８ａ，１８ｂと素子分離膜１１ｂ，１１ｃとの重なり幅に依存する。これは、ゲート電極１８ａ，１８ｂに印加される電圧が、ドリフト領域１４ａ，１４ｂ中の空乏層の広がりに強く影響しているためである。
【００３９】
重なり幅Ａ2を重なり幅Ａ1よりも大きくする（Ａ1＜Ａ2）と、ＥＳＤ保護素子のドリフト領域１４ｂとボディ領域１６ｂとの間の接合耐圧が、ＬＤＭＯＳトランジスタのドリフト領域１４ａとボディ領域１６ｂとの間の接合耐圧よりも高くなる。その結果、ＥＳＤ保護素子の動作開始電圧Ｖt1が、内部回路の破壊電圧ＶDDMAXよりも高くなることがある。
【００４０】
そこで、本実施形態では、ＥＳＤ保護素子のゲート電極１８ｂと素子分離膜１１ｃとの重なり幅Ａ2を、ＬＤＭＯＳトランジスタのゲート電極１８ａと素子分離膜１１ｂとの重なり幅Ａ1と同じか又はそれよりも若干短く設定している（Ａ1≧Ａ2）。これにより、ＥＳＤ保護素子のボディ領域１６ｂとドリフト領域１４ｂとの間の接合耐圧は、ＬＤＭＯＳトランジスタのボディ領域１６ａとドリフト領域１４ａとの間の接合耐圧と同じか又はそれよりも若干低くなる。
【００４１】
一方、本実施形態では、パンチスルーの発生を抑制するために、ゲート電極１８ｂの縁部とアノード領域２２ｃとの間隔を大きくしている。製造条件によっては、ゲート電極１８ｂの縁部とアノード領域２２ｃとの間隔を大きくすることにより、ＥＳＤ保護素子のドリフト領域１４ｂとボディ領域１６ｂとの間の接合耐圧が高くなる場合がある。しかし、その影響は、ゲート電極と素子分離膜との重なり幅を変化させる場合に比べると相対的に小さい。
【００４２】
このように、ゲート電極１８ｂの縁部からアノード領域２２ｃまでの間隔のみを大きくすることにより、単にボディ領域とアノード領域との間隔を大きくする場合に比べてＥＳＤ保護素子形成領域の拡大が抑制され、所望の特性を確保しつつ半導体装置が高集積化される。
【００４３】
以下、実施形態に係る半導体装置のＥＳＤ保護素子の特性を、比較例と比較して説明する。
【００４４】
図６（ａ）は実施形態及び比較例に係る半導体装置のＬＤＭＯＳトランジスタの断面図、図６（ｂ）は実施形態の半導体装置のＥＳＤ保護素子の断面図、図６（ｃ）は比較例の半導体装置のＥＳＤ保護素子の断面図である。これらの図６（ａ）〜（ｃ）において、図１と同一物には同一符号を付している。また、これらの図６（ａ）〜（ｃ）では、シリサイド膜及び層間絶縁膜等の図示を省略している。以下、実施形態の半導体装置のＥＳＤ保護素子を単に実施形態のＥＳＤ保護素子と呼び、比較例の半導体装置のＥＳＤ保護素子を単に比較例のＥＳＤ保護素子と呼ぶ。
【００４５】
実施形態及び比較例の半導体装置のＥＳＤ保護素子は同一形状且つ同一サイズである。また、実施形態のＥＳＤ保護素子（図６（ｂ）参照）ではアノード領域２２ｃが素子分離膜１１ｃ，１１ｄに接触しているのに対し、比較例のＥＳＤ保護素子（図６（ｃ）参照）では素子分離膜１１ｃの幅が狭く、アノード領域２２ｄが素子分離膜１１ｃから離れている。その他の部分は、実施形態のＥＳＤ保護素子と比較例のＥＳＤ保護素子とで同じである。
【００４６】
図７は、横軸にゲート電極とアノード領域との間の距離をとり、縦軸に耐圧をとって、実施形態のＥＳＤ保護素子、及び比較例のＥＳＤ保護素子の耐圧特性をシミュレーションした結果を表した図である。なお、ゲート電極１８ｂと素子分離膜１１ｃとの重なり幅はいずれも０．７５μｍとしている。また、図７では、ＬＤＭＯＳトランジスタの耐圧特性を併せて記載している。ＬＤＭＯＳトランジスタの場合、横軸はゲート電極とドレイン領域との間の距離となる。
【００４７】
図７からわかるように、実施形態のＥＳＤ保護素子では、ゲート電極１８ｂとアノード領域２２ｃとの距離を約１．０μｍ以上とすればパンチスルーを防止できる。これに対し、比較例のＥＳＤ保護素子では、ゲート電極１８ｂとアノード領域２２ｄとの距離が約１．０μｍではパンチスルーが発生し、パンチスルーを防止するためにはゲート電極１８ｂとアノード領域２２ｄとの距離を約１．５μｍ以上とする必要がある。
【００４８】
これは、比較例のＥＳＤ保護素子ではアノード領域２２ｄが素子分離膜１１ｃから離れているため、実施形態のＥＳＤ保護素子に比べてドリフト領域１４ｂとアノード領域２２ｃ，２２ｄとの間の空乏層がボディ領域１６ｂ側に広がりやすいためと考えられる。
【００４９】
また、図７から、実施形態のＥＳＤ保護素子は、ゲート電極１８ｂとアノード領域２２２２ｃとの距離が変化しても動作開始電圧Ｖt1（＝ＢＶsd）はほぼ一定であることがわかる。すなわち、実施形態のＥＳＤ保護素子では、ゲート電極１８ｂとアノード領域２２ｃとの距離に拘わらず、ゲート電極１８ｂと素子分離膜１１ｃとの重なり幅により動作開始電圧Ｖt1が決定される。
【００５０】
図８は、本実施形態の半導体装置を用いた電子回路の一例を表した回路図である。
【００５１】
出力回路３０は、ｐ型ＬＤＭＯＳトランジスタ３１ａとｎ型ＬＤＭＯトランジスタＳ３１ｂとを有している。ｐ型ＬＤＭＯＳトランジスタ３１ａのソース、ゲート及びボディは高電位側電源端子３３に接続され、ｎ型ＬＤＭＯＳトランジスタ３１ｂのソース、ゲート及びボディは低電位側電源端子３５に接続されている。また、ｐ型ＬＤＭＯＳトランジスタ３１ａのドレイン及びｎ型ＬＤＭＯＳトランジスタ３１ｂのドレインは、いずれも出力端子３４に接続されている。
【００５２】
この出力回路３０の前段（端子３３，３５側）には、第１のＥＳＤ保護素子３２ａ及び第２のＥＳＤ保護素子３２ｂが配置されている。第１のＥＳＤ保護素子３２ａは高電位側電源端子３３と出力端子３４との間に接続されており、第２のＥＳＤ保護素子３２ｂは出力端子３４と低電位側電源端子３５との間に接続されている。
【００５３】
図８において、第１のＥＳＤ保護素子３２ａのノードＮ１はアノード領域２２ｃ（図１参照）上のシリサイド膜２５ｆ、ノードＮ２はドレイン領域２０ｂ上のシリサイド膜２５ｇに対応する。また、ノードＮ３はドリフト領域１４ｂに対応し、ノードＮ４はボディ領域１６ｂに対応する。更に、ノードＮ５，Ｎ６はそれぞれｐ型高濃度不純物領域２２ｂ及びｎ型高濃度領域２３ｃ上のシリサイド膜２５ｄに対応する。
【００５４】
また、トランジスタＱ１はアノード領域２２ｃ、ドリフト領域１４ｂ及びボディ領域１６ｂにより形成され、トランジスタＱ２はドリフト領域１４ｂ、ボディ領域１６ａ及びソース領域１９ｂにより形成される。更に、抵抗Ｒ１はドリフト領域１４ｂにより形成され、抵抗Ｒ２はボディ領域１６ｂにより形成される。
【００５５】
この図８の回路では、高電位側電源端子３３と出力端子３４との間、又は出力端子３４と低電位側電源端子３５との間に通常の電圧（内部回路の動作電圧）が印加されている間はトランジスタＱ１，Ｑ２はオフ状態である。このとき、内部回路（出力回路３０及びその後段の回路）には通常の電圧が供給される。
【００５６】
高電位側電源端子３３と出力端子３４との間、又は出力端子３４と低電位側電源端子３５との間に例えば静電気等により異常な高電圧が印加されると、トランジスタＱ１，Ｑ２がオンになってＥＳＤ保護素子３１ａ，３１ｂ内に電流が流れる。これにより、内部回路に印加される電圧が低下し、内部回路の破壊が回避される。
【００５７】
図９〜図１３は、第１の実施形態に係る半導体装置の製造方法を工程順に表した断面図である。これらの図を参照して、第１の実施形態の半導体装置の製造方法を説明する。
【００５８】
まず、図９（ａ）のように、ｐ型シリコン半導体基板１０を用意する。そして、公知のＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０にＬＤＭＯＳトランジスタ形成領域及びＥＳＤ保護素子形成領域を区画する素子分離膜１１ａを形成する。このとき同時に、ＬＤＭＯＳトランジスタ形成領域には素子分離膜１１ｂを形成し、ＥＳＤ保護素子形成領域には素子分離膜１１ｃ，１１ｄを形成する。
【００５９】
すなわち、フォトリソグラフィ法及びエッチング法を使用して、半導体基板１０に所定のパターンで例えば深さが３５０ｎｍの溝を形成する。そして、その溝内に、酸化シリコン又は窒化シリコン等の絶縁物を埋め込んで、素子分離膜１１ａ及び素子分離膜１１ｂ，１１ｃ，１１ｄとする。
【００６０】
本実施形態では、ＬＤＭＯＳトランジスタ形成領域の素子分離膜１１ｂと一方の側（図９（ａ）では左側）の素子分離膜１１ａとの間隔を２．８μｍ、素子分離膜１１ｂと他方の側（図９（ａ）では右側）の素子分離膜１１ａとの間隔を１．６２μｍとする。更に、素子分離膜１１ｂの幅を１．５μｍとする。
【００６１】
また、本実施形態では、ＥＳＤ保護素子形成領域の素子分離膜１１ｃと一方の側（図９（ａ）では左側）の素子分離膜１１ａとの間隔を２．８μｍとする。更に、素子分離膜１１ｃと素子分離膜１１ｄとの間隔を１．６２μｍ、素子分離膜１１ｄと他方の側（図９（ａ）では右側）の素子分離膜１１ａとの間隔を１．６２μｍとする。更にまた、素子分離膜１１ｃの幅を３μｍ、素子分離膜１１ｄの幅を０．２４μｍとする。
【００６２】
このようにして素子分離膜１１ａ及び素子分離膜１１ｂ，１１ｃ，１１ｄを形成した後、半導体基板１０の表面を熱酸化させて、酸化膜１３を例えば１０ｎｍの厚さに形成する。
【００６３】
次に、図９（ｂ）の構造を得るまでの工程を説明する。上述の工程で酸化膜１３を形成した後、酸化膜１３の上にフォトレジストを塗布してフォトレジスト膜（図示せず）を形成する。その後、このフォトレジスト膜に対し露光及び現像処理を実施して、ＬＤＭＯＳトランジスタ形成領域及びＥＳＤ保護素子形成領域に対応する部分に開口部を設ける。そして、この開口部を介して半導体基板１０にｎ型不純物をイオン注入する。
【００６４】
ここでは、半導体基板１０にｎ型不純物としてＰ（リン）を２回に分けてイオン注入するものとする。例えば、１回目のイオン注入条件は、注入エネルギーが２．０ＭｅＶ、ドーズ量が２．５×１０12ｃｍ-2とし、２回目のイオン注入条件は、注入エネルギーが５００ｋｅＶ、ドーズ量が１．５×１０12ｃｍ-2とする。なお、半導体基板１０へのイオン注入は、上記のように複数回に分けて行ってもよく、１回で行ってもよい。
【００６５】
このようにして、ＬＤＭＯＳトランジスタ形成領域にｎ型ドリフト領域１４ａが形成され、ＥＳＤ保護素子形成領域にｎ型ドリフト領域１４ｂが形成される。その後、フォトレジスト膜を除去する。
【００６６】
次に、図１０（ａ）の構造を得るまでの工程を説明する。上述の工程でドリフト領域１４ａ，１４ｂを形成した後、酸化膜１３の上にフォトレジストを塗布してフォトレジスト膜１５を形成する。そして、このフォトレジスト膜１５に対し露光及び現像処理を実施して、所定の領域に開口部を設ける。その後、この開口部を介して半導体基板１０（ドリフト領域１４）にｐ型不純物をイオン注入する。これにより、ＬＤＭＯＳトランジスタ形成領域にｐ型ボディ領域１６ａが形成され、ＥＳＤ保護素子形成領域にｐ型ボディ領域１６ｂが形成される。
【００６７】
ここでは、ｐ型不純物としてＢ（ホウ素）を３回に分けてイオン注入するものとする。例えば、１回目のイオン注入条件は、注入エネルギーが４２０ｋｅＶ、ドーズ量が１×１０13ｃｍ-2とし、２回目のイオン注入条件は、注入エネルギーが１５０ｋｅＶ、ドーズ量が５×１０12ｃｍ-2とし、３回目のイオン注入条件は、注入エネルギーが１５ｋｅＶ、ドーズ量が１×１０13ｃｍ-2とする。
【００６８】
このボディ領域１６ａ，１６ｂのドーズ量は、トランジスタのしきい値電圧に関係する。ボディ領域１６ａ，１６ｂを形成するときのイオン注入は、上述のように複数回に分けて行ってもよく、１回で行ってもよい。
【００６９】
ＬＤＭＯＳトランジスタ形成領域のボディ領域１６ａは素子分離膜１１ａに接触し、且つ素子分離膜１１ｂから離れている。ＥＳＤ保護素子形成領域のボディ領域１６ｂも、素子分離膜１１ａに接触し、且つ素子分離膜１１ｃから離れている。
【００７０】
次に、図１０（ｂ）の構造を得るまでの工程を説明する。上述の工程でボディ領域１６ａ，１６ｂを形成した後、ボディ領域１６ａ，１６ｂの形成に使用したフォトレジスト膜１５を除去する。その後、例えば１０００℃の温度で熱処理を実施して不純物を活性化させる。そして、イオン注入等によりダメージを受けた絶縁膜１３を除去する。その後、再度半導体基板１０の表面を熱酸化させて、ゲート絶縁膜１７を形成する。本実施形態では、ゲート絶縁膜１７の厚さは１６ｎｍとする。
【００７１】
次に、ＣＶＤ法により、ゲート絶縁膜１７の上にポリシリコン膜を例えば１８０ｎｍの厚さに形成する。そして、フォトリソグラフィ法及びエッチング法を使用してポリシリコン膜をパターニングし、ＬＤＭＯＳトランジスタ形成領域にゲート電極１８ａを形成するとともに、ＥＳＤ保護素子形成領域にゲート電極１８ｂを形成する。
【００７２】
このとき、ゲート電極１８ａは、上から見たときに幅方向の一方の端部がボディ領域１６ａに重なり、他方の端部が素子分離膜１１ｂに重なるように形成する。また、ゲート電極１８ｂも、上から見たときに一方の端部がボディ領域１６ｂに重なり、他方の端部が素子分離膜１１ｃに重なるように形成する。
【００７３】
ここでは、ゲート電極１８ｂと素子分離膜１１ｃとの重なり幅は、ゲート電極１８ａと素子分離膜１１ｂとの重なり幅と同じとする。ゲート電極１８ｂと素子分離膜１１ｃとの重なり幅は、ゲート電極１８ａと素子分離膜１１ｂとの重なり幅よりも若干狭くしてもよい。
【００７４】
次に、図１１（ａ）の構造を得るまでの工程を説明する。上述の工程でゲート電極１８ａ，１８ｂを形成した後、半導体基板１０の上に所定のパターンで開口部が設けられたフォトレジスト膜（図示せず）を形成する。そして、このフォトレジスト膜の開口部を介して半導体基板１０にｎ型不純物をイオン注入して、ソース領域１９ａ，１９ｂ及びドレイン領域２０ａ，２０ｂ形成する。ここでは、ｎ型不純物としてＰ（リン）を使用し、例えば注入エネルギーが３５ｋｅＶ、ドーズ量が３．７×１０13ｃｍ-2の条件でイオン注入を行うものとする。
【００７５】
ソース領域１９ａは、ボディ領域１６ａの上部であって、上から見たときにゲート電極１８ａに隣接し且つ素子分離膜１１ａから離れた位置に形成する。これと同様に、ソース領域１９ｂは、ボディ領域１６ｂの上部であって、上から見たときにゲート電極１８ｂに隣接し且つ素子分離膜１１ａから離れた位置に形成する。
【００７６】
また、ドレイン領域２０ａは素子分離膜１１ｂと素子分離膜１１ａとの間に形成し、ドレイン領域２０ｂは素子分離膜１１ｄと素子分離膜１１ａとの間に形成する。
【００７７】
次に、図１１（ｂ）の構造を得るまでの工程を説明する。上述の工程でソース領域１９ａ，１９ｂ及びドレイン領域２０ａ，２０ｂを形成した後、ソース領域１９ａ，１９ｂ及びドレイン領域２０ａ，２０ｂの形成に使用したフォトレジスト膜を除去する。
【００７８】
次に、例えばＣＶＤ法により、半導体基板１０の上側全面に酸化シリコン又は窒化シリコン等により絶縁膜を１００ｎｍの厚さに形成する。その後、この絶縁膜を異方性エッチングしてゲート電極１８ａ，１８ｂの両側部のみに絶縁膜を残し、サイドウォール２１とする。次いで、ゲート電極１８ａ，１８ｂ及びサイドウォール２１に覆われていない部分のゲート絶縁膜１７をエッチングにより除去する。
【００７９】
次に、図１２（ａ）の構造を得るまでの工程を説明する。上述の工程でゲート絶縁膜１７をエッチングした後、半導体基板１０の上に所定のパターンで開口部が設けられたフォトレジスト膜（図示せず）を形成する。そして、このフォトレジスト膜の開口部を介して半導体基板１０にｐ型不純物を導入して、ｐ型高濃度不純物領域２２ａ，２２ｂ及びアノード領域２２ｃを形成する。
【００８０】
ここでは、ｐ型不純物としてＢ（ホウ素）を使用し、注入エネルギーが５ｋｅＶ、ドーズ量が２×１０15ｃｍ-2の条件でイオン注入を行うものとする。ｐ型高濃度不純物領域２２ａは、ＬＤＭＯＳトランジスタ形成領域のソース領域１９ａと素子分離膜１１ａとの間のボディ領域１６ａの表層部に形成される。また、ｐ型高濃度不純物領域２２ｂはＥＳＤ保護素子形成領域のソース領域１９ｂと素子分離膜１１ａとの間のボディ領域１６ｂの表層部に形成され、アノード領域２２ｃは素子分離膜１１ｃと素子分離膜１１ｄとの間に形成される。
【００８１】
次に、図１２（ｂ）の構造を得るまでの工程を説明する。上述の工程でｐ型高濃度不純物領域２２ａ，２２ｂ及びアノード領域２２ｃを形成した後、ｐ型高濃度不純物領域２２ａ，２２ｂ及びアノード領域２２ｃの形成に使用したフォトレジスト膜を除去する。
【００８２】
その後、半導体基板１０の上側全面を覆うフォトレジスト膜を形成した後、このフォトレジスト膜に対し露光及び現像処理を実施して開口部を設ける。そして、この開口部を介して半導体基板１０の表面にｎ型不純物を導入して、ｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄを形成する。
【００８３】
ここでは、ｎ型不純物としてＰ（リン）を使用し、注入エネルギーが１５ｋｅＶ、ドーズ量が２×１０15ｃｍ-2の条件でイオン注入を行うものとする。ｎ型高濃度不純物領域２３ａはｐ型高濃度不純物領域２２ａとサイドウォール２１との間のソース領域１９ａの表層部に形成され、ｎ型高濃度不純物領域２３ｂはドレイン領域２０ａの表層部に形成される。また、ｎ型高濃度不純物領域２３ｃはｐ型高濃度不純物領域２２ｂとサイドウォール２１との間のソース領域１９ｂの表層部に形成され、ｎ型高濃度不純物領域２３ｄはドレイン領域２０ｂの表層部に形成される。
【００８４】
次に、図１３の構造を得るまでの工程を説明する。上述の工程でｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄを形成した後、ｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄの形成に使用したフォトレジスト膜を除去する。そして、例えば１０００℃の温度で熱処理を実施して、不純物を活性化させる。
【００８５】
その後、半導体基板１０の上側全面にＣｏ（コバルト）等の金属膜を形成し、熱処理を施す。この熱処理により、半導体基板１０の表面及びゲート電極１８ａ，１８ｂの表面のシリコンと金属膜中の金属元素とが反応してシリサイドが形成される。その後、未反応の金属膜を除去する。
【００８６】
このようにして、ＬＤＭＯＳトランジスタ形成領域のｐ型高濃度不純物領域２２ａ及びｎ型高濃度不純物領域２３ａの表面にシリサイド膜２５ａが形成され、ゲート電極１８ａの上面にシリサイド膜２５ｂが形成される。更に、ｎ型高濃度不純物領域２３ｂの表面にシリサイド膜２５ｃが形成される。
【００８７】
また、ＥＳＤ保護素子形成領域のｐ型高濃度不純物領域２２ｂ及びｎ型高濃度不純物領域２３ｃの表面にシリサイド膜２５ｄが形成され、ゲート電極１８ｂの上面にシリサイド膜２５ｅが形成される。更に、アノード領域２２ｃの表面にシリサイド膜２５ｆが形成され、ｎ型高濃度不純物領域２３ｄの表面にシリサイド膜２５ｇが形成される。
【００８８】
次に、ＣＶＤ法等により、半導体基板１０の上側全面に例えば酸化シリコン又は窒化シリコン等の絶縁物を堆積させて層間絶縁膜２７を形成する。この層間絶縁膜２７は単層の絶縁膜により形成してもよく、複数の絶縁膜を積層して形成してもよい。その後、ＣＭＰ法により層間絶縁膜２７の表面を研磨して平坦化する。
【００８９】
次に、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜２７の表面からシリサイド膜２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ，２５ｇにそれぞれ到達するコンタクトホールを形成する。そして、それらのコンタクトホール内にＷ（タングステン）等の導電材料を埋め込んで、導電プラグ２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇを形成する。
【００９０】
次に、半導体基板１０の上側全面にアルミニウム等により導電膜を形成した後、フォトリソグラフィ法及びエッチング法を使用して導電膜をパターニングし、第１層目の配線２８を所定のパターンで形成する。
【００９１】
次いで、層間絶縁膜の形成工程、導電プラグの形成工程及び配線層の形成工程を繰り返して多層配線構造を形成する。そして、多層配線構造の上に保護膜を形成する。その後、引出電極上の保護膜をフォトリソグラフィ法及びエッチング法を使用してエッチングする。このようにして、ＬＤＭＯＳトランジスタ及びＥＳＤ保護素子を備えた本実施形態に係る半導体装置が完成する。
【００９２】
本実施形態では、ＬＤＭＯＳトランジスタの形成と同時にＥＳＤ保護素子を形成するので、製造工程数が少ない。これにより、製品コストを削減できるという効果を奏する。
【００９３】
（第２の実施形態）
図１４，図１５は、第２の実施形態に係る半導体装置の製造方法を工程順に表した断面図である。また、図１６は、第２の実施形態に係る半導体装置の上面図である。
【００９４】
まず、図１４（ａ）のように、ｐ型シリコン半導体基板１０を用意する。そして、第１の実施形態と同様に、半導体基板１０に素子分離膜１１ａを形成してＬＤＭＯＳトランジスタ形成領域及びＥＳＤ保護素子形成領域を画定する。また、このとき同時に、ＬＤＭＯＳトランジスタ形成領域内に素子分離膜１１ｂを形成し、ＥＳＤ保護素子形成領域内に素子分離膜１１ｃ，１１ｄを形成する。その後、半導体基板１０の表面を熱酸化させて、酸化膜１３を形成する。
【００９５】
次に、図１４（ｂ）の構造を得るまでの工程を説明する。上述の工程で酸化膜１３を形成した後、酸化膜１３の上にフォトレジスト膜（図示せず）を形成する。そして、このフォトレジスト膜に対し露光及び現像処理を実施して、所定の領域に開口部を設ける。その後、この開口部を介して半導体基板１０にｎ型不純物をイオン注入する。
【００９６】
ここでは、ｎ型不純物としてＰ（リン）を使用し、注入エネルギーが３００ｋｅＶ〜２．０ＭｅＶ、ドーズ量が１０12ｃｍ-2〜３×１０13ｃｍ-2の条件でイオン注入を行うものとする。このイオン注入は１回で行ってもよく、複数回に分けて行ってもよい。
【００９７】
次に、フォトレジスト膜を除去する。このようにして、ＬＤＭＯＳトランジスタ形成領域にドリフト領域３４ａが形成され、ＥＳＤ保護素子形成領域にドリフト領域３４ｂが形成される。
【００９８】
ＬＤＭＯＳトランジスタ形成領域のドリフト領域３４ａは、図１４（ｂ）のように、素子分離膜１１を囲み、一方の側（図１４（ｂ）では左側）の素子分離膜１１ａから離れ、他方の側（図１４（ｂ）では右側）の素子分離膜１１ａに接する。
【００９９】
また、ＥＳＤ保護素子形成領域のドリフト領域３４ｂは、図１４（ｂ）のように、素子分離膜１１ｃ，１１ｄを囲み、一方の側（図１４（ｂ）では左側）の素子分離膜１１ａから離れ、他方の側（図１４（ｂ）では右側）の素子分離膜１１ａに接する。
【０１００】
次に、図１５（ａ）の構造を得るまでの工程を説明する。上述の工程でドリフト領域３４ａ，３４ｂを形成した後、酸化膜１３の上にフォトレジスト膜（図示せず）を形成し、露光及び現像処理を実施してフォトレジスト膜の所定の領域に開口部を設ける。その後、この開口部を介して半導体基板１０にｐ型不純物をイオン注入して、ＬＤＭＯＳトランジスタ形成領域にｐ型ボディ領域１６ａを形成するとともに、ＥＳＤ保護素子形成領域にｐ型ボディ領域１６ｂを形成する。
【０１０１】
ここでは、ｐ型不純物としてＢ（ホウ素）を使用し、注入エネルギーが１５０ｋｅＶ〜５００ｋｅＶ、ドーズ量が１０12ｃｍ-2〜３×１０13ｃｍ-2の条件で半導体基板１０にイオン注入を行うものとする。このイオン注入は１回で行ってもよく、複数回に分けて行ってもよい。
【０１０２】
本実施形態では、ボディ領域１６ａはＬＤＭＯＳトランジスタ形成領域のドリフト領域３４ａと一方の側（図１５（ａ）では左側）の素子分離膜１１ａとの間に形成する。また、ボディ領域１６ｂはＥＳＤ保護素子形成領域のドリフト領域３４ｂと一方の側（図１５（ａ）では左側）の素子分離膜１１ａとの間に形成する。
【０１０３】
次に、図１５（ｂ）の構造を得るまでの工程を説明する。上述の工程でボディ領域１６ａ，１６ｂを形成した後、これらのボディ領域１６ａ，１６ｂの形成に使用したフォトレジスト膜を除去する。その後、第１の実施形態と同様に、例えば１０００℃の温度で熱処理を実施して、不純物を活性化させる。そして、絶縁膜１３を除去した後、再度熱処理を実施し基板１０の表面を熱酸化させて、ゲート絶縁膜１７を形成する。
【０１０４】
次に、ゲート絶縁膜１７の上に、例えばポリシリコンによりゲート電極１８ａ，１８ｂを形成する。この場合、ゲート電極１８ａは上から見たときに幅方向の一方の端部がボディ領域１６ａに重なり、他方の端部が素子分離膜１１ｂに重なるように形成する。また、ゲート電極１８ｂは上から見たときに幅方向の一方の端部がボディ領域１６ｂに重なり、他方の端部が素子分離膜１１ｃに重なるように形成する。
【０１０５】
本実施形態においても、ゲート電極１８ｂと素子分離膜１１ｃとの重なり幅（図１６中のＡ2）が、ゲート電極１８ａと素子分離膜１１ｂとの重なり幅（図１６中のＡ1）と同じ、又はそれよりも若干狭い（Ａ1≧Ａ2）ことが重要である。また、ゲート電極１８ｂの縁部と素子分離膜１１ｃの他方の縁部までの距離（図１６中のＢ2）は、ゲート電極１８ａの縁部と素子分離膜１１ｂの他方の縁部までの距離（図１６中のＢ1）よりも大きい（Ｂ1＜Ｂ2）ことが重要である。
【０１０６】
次に、半導体基板１０の上にフォトレジスト膜を形成し、露光及び現像処理を実施して所定の領域に開口部を設ける。そして、この開口部を介して半導体基板１０にｎ型不純物をイオン注入して、ソース領域１９ａ，１９ｂ及びドレイン領域２０ａ，２０ｂを形成する。
【０１０７】
ソース領域１９ａは、ボディ領域１６ａの上部であって、上から見たときにゲート電極１８ａに隣接し且つ素子分離膜１１ａから離れた位置に形成する。これと同様に、ソース領域１９ｂは、ボディ領域１６ｂの上部であって、上から見たときにゲート電極１８ｂに隣接し且つ素子分離膜１１ａから離れた位置に形成する。
【０１０８】
また、ドレイン領域２０ａは素子分離膜１１ｂと素子分離膜１１ａとの間に形成し、ドレイン領域２０ｂは素子分離膜１１ｄと素子分離膜１１ａとの間に形成する。
【０１０９】
次に、ソース領域１９ａ，１９ｂ及びドレイン領域２０ａ，２０ｂの形成に使用したフォトレジスト膜を除去した後、半導体基板１０の上側全面に絶縁膜を形成する。そして、この絶縁膜を異方性エッチングして、ゲート電極１８ａ，１８ｂの両側にそれぞれサイドウォール２１を形成する。その後、ゲート電極１８ａ，１８ｂ及びサイドウォール２１に覆われていない部分のゲート絶縁膜１７をエッチングにより除去する。
【０１１０】
次に、半導体基板１０の上にフォトレジスト膜を形成し、露光及び現像処理を実施してフォトレジスト膜の所定の領域に開口部を設ける。そして、この開口部を介して半導体基板１０にｐ型不純物を導入して、ｐ型高濃度不純物領域２２ａ，２２ｂ及びアノード領域２２ｃを形成する。
【０１１１】
この場合、ｐ型高濃度不純物領域２２ａはＬＤＭＯＳトランジスタ形成領域のソース領域１９ａと素子分離膜１１ａとの間のボディ領域１６ａの表層部に形成する。また、ｐ型高濃度不純物領域２２ｂはＥＳＤ保護素子形成領域のソース領域１９ｂと素子分離膜１１ａとの間のボディ領域１６ｂの表層部に形成し、アノード領域２２ｃは素子分離膜１１ｃと素子分離膜１１ｄとの間に形成する。
【０１１２】
ｐ型高濃度不純物領域２２ａ，２２ｂ及びアノード領域２２ｃを形成した後、ｐ型高濃度不純物領域２２ａ，２２ｂ及びアノード領域２２ｃの形成に使用したフォトレジスト膜を除去する。
【０１１３】
次に、半導体基板１０の上にフォトレジスト膜を形成し、露光及び現像処理を実施してフォトレジスト膜の所定の領域に開口部を設ける。そして、この開口部を介して半導体基板１０にｎ型不純物を導入して、ｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄを形成する。
【０１１４】
この場合、ｎ型高濃度不純物領域２３ａはｐ型高濃度不純物領域２２ａとサイドウォール２１との間のソース領域１９ａの表層部に形成し、ｎ型高濃度不純物領域２３ｂはドレイン領域２０ａの表層部に形成する。また、ｎ型高濃度不純物領域２３ｃはｐ型高濃度不純物領域２２ｂとサイドウォール２１との間のソース領域１９ｂの表層部に形成し、ｎ型高濃度不純物領域２３ｄはドレイン領域２０ｂの表層部に形成する。
【０１１５】
ｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄを形成した後、これらのｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄの形成に使用したフォトレジスト膜を除去し、例えば１０００℃の温度で熱処理を実施して、不純物を活性化させる。その後のシリサイド膜形成工程、層間絶縁膜形成工程、導電プラグ及び配線形成工程は第１の実施形態と同様であるので、ここではその説明を省略する。
【０１１６】
本実施形態においても、ＥＳＤ保護素子のゲート電極１８ｂと素子分離膜１１ｃとの重なり幅Ａ2を、ＬＤＭＯＳトランジスタのゲート電極１８ａと素子分離膜１１ｂとの重なり幅Ａ1と同じか又はそれよりも若干短く設定している（Ａ1≧Ａ2）。また、ＥＳＤ保護素子のゲート電極１８ｂの縁部からアノード領域２２ｃまでの距離Ｂ2を、ＬＤＭＯＳトランジスタのゲート電極１８ａの縁部からドレイン領域２０ａまでの距離Ｂ1よりも大きくしている（Ｂ1＜Ｂ2）。
【０１１７】
これにより、第１の実施形態と同様に、ＥＳＤ保護素子により内部回路の静電気等による破損を防止できるとともに、半導体装置の高集積化が可能になる。また、本実施形態の半導体装置は、ＬＤＭＯＳトランジスタの形成と同時にＥＳＤ保護素子を形成するので、製造工程数の増加が回避され、製造コストが低減されるという効果を奏する。
【０１１８】
（第３の実施形態）
図１７，図１８は、第３の実施形態に係る半導体装置の製造方法を工程順に表した断面図である。また、図１９は、第３の実施形態に係る半導体装置の上面図である。
【０１１９】
まず、図１７（ａ）のように、ｐ型シリコン半導体基板１０を用意する。そして、第１の実施形態と同様に、半導体基板１０に素子分離膜１１ａを形成してＬＤＭＯＳトランジスタ形成領域及びＥＳＤ保護素子形成領域を画定する。また、このとき同時に、ＬＤＭＯＳトランジスタ形成領域内に素子分離膜１１ｂを形成し、ＥＳＤ保護素子形成領域内に素子分離膜１１ｃ，１１ｄを形成する。その後、半導体基板１０の表面を熱酸化させて、酸化膜１３を形成する。
【０１２０】
次に、図１７（ｂ）の構造を得るまでの工程を説明する。上述の工程で酸化膜１３を形成した後、酸化膜１３の上にフォトレジスト膜（図示せず）を形成する。その後、このフォトレジスト膜に対し露光及び現像処理を実施して、所定の領域に開口部を設ける。そして、この開口部を介して半導体基板１０にｐ型不純物をイオン注入する。
【０１２１】
ここでは、ｐ型不純物としてＢ（ホウ素）を使用し、注入エネルギーが１５０ｋｅＶ〜１．０ＭｅＶ、ドーズ量が１０12ｃｍ-2〜３×１０13ｃｍ-2の条件でイオン注入を行うものとする。なお、イオン注入は１回で行ってもよく、複数回に分けて行ってもよい。
【０１２２】
次に、フォトレジスト膜を除去する。このようにして、ＬＤＭＯＳトランジスタ形成領域にｐ型ボディ領域４６ａが形成され、ＥＳＤ保護素子形成領域にｐ型ボディ領域４６ｂが形成される。
【０１２３】
次に、図１８（ａ）の構造を得るまでの工程を説明する。上述の工程でボディ領域４６ａ，４６ｂを形成した後、酸化膜１３の上にフォトレジスト膜を形成し、露光及び現像処理を施して所定の領域に開口部を設ける。その後、この開口部を介してボディ領域４６ａ，４６ｂにｎ型不純物をイオン注入して、ＬＤＭＯＳトランジスタ形成領域にｎ型ドリフト領域４４ａを形成し、ＥＳＤ保護素子形成領域にｎ型ドリフト領域４４ｂを形成する。
【０１２４】
ＬＤＭＯＳトランジスタ形成領域のドリフト領域４４ａは、図１８（ａ）のように、素子分離膜１１を囲み、一方の側（図１８（ａ）では左側）の素子分離膜１１ａから離れ、他方の側（図１８（ａ）では右側）の素子分離膜１１ａに接する。また、ＥＳＤ保護素子形成領域のドリフト領域４４ｂは、図１８（ａ）のように、素子分離膜１１ｃ，１１ｄを囲み、一方の側（図１８（ａ）では左側）の素子分離膜１１ａから離れ、他方の側（図１８（ａ）では右側）の素子分離膜１１ａに接する。
【０１２５】
次に、図１８（ｂ）の構造を得るまでの工程を説明する。上述の工程でドリフト領域４４ａ，４４ｂを形成した後、これらのドリフト領域４４ａ，４４ｂの形成に使用したフォトレジスト膜を除去する。その後、第１の実施形態と同様に、例えば１０００℃の温度で熱処理を実施して、不純物を活性させる。そして、絶縁膜１３を除去し、再度熱処理を実施し基板１０の表面を熱酸化させて、ゲート絶縁膜１７を形成する。
【０１２６】
次に、ゲート絶縁膜１７の上に、例えばポリシリコンによりゲート電極１８ａ，１８ｂを形成する。この場合、ゲート電極１８ａは上から見たときに幅方向の一方の端部がボディ領域１６ａに重なり、他方の端部が素子分離膜１１ｂに重なるように形成する。また、ゲート電極１８ｂは上から見たときに幅方向の一方の端部がボディ領域１６ｂに重なり、他方の端部が素子分離膜１１ｃに重なるように形成する。
【０１２７】
本実施形態においても、ゲート電極１８ｂと素子分離膜１１ｃとの重なり幅（図１９中のＡ2）が、ゲート電極１８ａと素子分離膜１１ｂとの重なり幅（図１９中のＡ1）と同じ、又はそれよりも若干狭い（Ａ1≧Ａ2）ことが重要である。また、ゲート電極１８ｂの縁部と素子分離膜１１ｃの他方の縁部までの距離（図１９中のＢ2）は、ゲート電極１８ａの縁部と素子分離膜１１ｂの他方の縁部までの距離（図１９中のＢ1）よりも大きい（Ｂ1＜Ｂ2）ことが重要である。
【０１２８】
次に、半導体基板１０の上にフォトレジスト膜を形成し、露光及び現像処理を実施してフォトレジスト膜の所定の領域に開口部を設ける。そして、この開口部を介して半導体基板１０にｎ型不純物をイオン注入して、ソース領域１９ａ，１９ｂ及びドレイン領域２０ａ，２０ｂを形成する。
【０１２９】
ソース領域１９ａは、ボディ領域４６ａの上部であって、上から見たときにゲート電極１８ａに隣接し且つ素子分離膜１１ａから離れた位置に形成する。これと同様に、ソース領域１９ｂは、ボディ領域４６ｂの上部であって、上から見たときにゲート電極１８ｂに隣接し且つ素子分離膜１１ａから離れた位置に形成する。
【０１３０】
また、ドレイン領域２０ａは素子分離膜１１ｂと素子分離膜１１ａとの間に形成し、ドレイン領域２０ｂは素子分離膜１１ｄと素子分離膜１１ａとの間に形成する。
【０１３１】
次に、ソース領域１９ａ，１９ｂ及びドレイン領域２０ａ，２０ｂの形成に使用したフォトレジスト膜を除去した後、半導体基板１０の上側全面に絶縁膜を形成する。そして、この絶縁膜を異方性エッチングして、ゲート電極１８ａ，１８ｂの両側にそれぞれサイドウォール２１を形成する。また、ゲート電極１８ａ，１８ｂ及びサイドウォール２１に覆われていない部分のゲート絶縁膜１７をエッチングにより除去する。
【０１３２】
次に、半導体基板１０の上にフォトレジスト膜を形成し、露光及び現像処理を実施して所定の領域に開口部を設ける。そして、この開口部を介して半導体基板１０にｐ型不純物を導入して、ｐ型高濃度不純物領域２２ａ，２２ｂ及びアノード領域２２ｃを形成する。
【０１３３】
この場合、ｐ型高濃度不純物領域２２ａはＬＤＭＯＳトランジスタ形成領域のソース領域１９ａと素子分離膜１１ａとの間のボディ領域４６ａの表層部に形成する。また、ｐ型高濃度不純物領域２２ｂはＥＳＤ保護素子形成領域のソース領域１９ｂと素子分離膜１１ａとの間のボディ領域４６ｂの表層部に形成し、アノード領域２２ｃは素子分離膜１１ｃと素子分離膜１１ｄとの間に形成する。
【０１３４】
次に、半導体基板１０の上にフォトレジスト膜を形成し、露光及び現像処理を実施して所定の領域に開口部を設ける。そして、この開口部を介して半導体基板１０にｎ型不純物を導入して、ｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄを形成する。
【０１３５】
この場合、ｎ型高濃度不純物領域２３ａはｐ型高濃度不純物領域２２ａとサイドウォール２１との間のソース領域１９ａの表層部に形成し、ｎ型高濃度不純物領域２３ｂはドレイン領域２０ａの表層部に形成する。また、ｎ型高濃度不純物領域２３ｃはｐ型高濃度不純物領域２２ｂとサイドウォール２１との間のソース領域１９ｂの表層部に形成し、ｎ型高濃度不純物領域２３ｄはドレイン領域２０ｂの表層部に形成する。
【０１３６】
ｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄを形成した後、これらのｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄの形成に使用したフォトレジスト膜を除去して、例えば１０００℃の温度で熱処理を実施し、不純物を活性化させる。その後のシリサイド膜形成工程、層間絶縁膜形成工程、導電プラグ及び配線形成工程は第１の実施形態と同様であるので、ここではその説明を省略する。
【０１３７】
本実施形態においても、ＥＳＤ保護素子のゲート電極１８ｂと素子分離膜１１ｃとの重なり幅Ａ2を、ＬＤＭＯＳトランジスタのゲート電極１８ａと素子分離膜１１ｂとの重なり幅Ａ1と同じか又はそれよりも若干短く設定している（Ａ1≧Ａ2）。また、ＥＳＤ保護素子のゲート電極１８ｂの縁部からアノード領域２２ｃまでの距離Ｂ2を、ＬＤＭＯＳトランジスタのゲート電極１８ａの縁部からドレイン領域２０ａまでの距離Ｂ1よりも大きくしている（Ｂ1＜Ｂ2）。
【０１３８】
これにより、第１の実施形態と同様に、ＥＳＤ保護素子により内部回路の静電気等による破損を防止できるとともに、半導体装置の高集積化が可能になる。また、本実施形態の半導体装置は、ＬＤＭＯＳトランジスタの形成と同時にＥＳＤ保護素子を形成するので、製造工程数の増加が回避され、製造コストが低減されるという効果を奏する。
【０１３９】
（第４の実施形態）
図２０は第４の実施形態に係る半導体装置の断面図、図２１は同じくその上面図である。これらの図２０，図２１において、図１，図２と同一物には同一符号を付して、その詳細な説明は省略する。なお、図２０，図２１では、シリサイド膜及び層間絶縁膜等の図示を省略している。
【０１４０】
半導体基板１０には、第１の実施形態と同様に素子分離膜１１ａが形成されており、この素子分離膜１１ａによりＬＤＭＯＳトランジスタ形成領域及びＥＳＤ保護素子形成領域が区画されている。また、ＬＤＭＯＳトランジスタ形成領域には素子分離膜１１ｂが形成されており、ＥＳＤ保護素子形成領域には素子分離膜１１ｃ，１１ｄが形成されている。
【０１４１】
更に、ＬＤＭＯＳトランジスタ形成領域にはｎ型ドリフト領域１４ａ、ｐ型ボディ領域１６ａ、ｎ型ソース領域１９ａ、ｎ型ドレイン領域２０ａ、ｐ型高濃度不純物領域２２ａ、ｎ型高濃度不純物領域２３ａ，２３ｂが形成されている。また、ＥＳＤ保護素子形成領域には、ｎ型ドリフト領域１４ｂ、ｐ型ボディ領域１６ｂ、ｎ型ソース領域１９ｂ、ｐ型アノード領域２２ｃ、ｎ型ドレイン領域２０ｂ、ｐ型高濃度不純物領域２２ｂ、ｎ型高濃度不純物領域２３ｃ，２３ｄが形成されている。
【０１４２】
ＬＤＭＯＳトランジスタ形成領域の半導体基板１０上には、ゲート絶縁膜１７を介してゲート電極５８ａが矩形リング状に形成されている。図２１のように、ｐ型高濃度不純物領域２２ａ及びｎ型高濃度不純物領域２３ａはリング状ゲート電極５８ａの内側に配置されている。
【０１４３】
これと同様に、ＥＳＤ保護素子形成領域の半導体基板１０上には、ゲート絶縁膜１７を介してゲート電極５８ｂが矩形リング状に形成されている。ｐ型高濃度不純物領域２２ｂ及びｎ型高濃度不純物領域２３ｃはリング状ゲート電極５８ｂの内側に配置されている。
【０１４４】
本実施形態においても、ゲート電極５８ｂと素子分離膜１１ｃとの重なり幅（図２１中のＡ2）が、ゲート電極５８ａと素子分離膜１１ｂとの重なり幅（図２１中のＡ1）と同じ、又はそれよりも若干狭く設定されている。また、ゲート電極５８ｂの縁部と素子分離膜１１ｃの他方の縁部までの距離（図２１中のＢ2）は、ゲート電極５８ａの縁部と素子分離膜１１ｂの他方の縁部までの距離（図２１中のＢ1）よりも大きく（Ｂ1＜Ｂ2）設定されている。
【０１４５】
これにより、第１の実施形態と同様に、ＥＳＤ保護素子により内部回路の静電気等による破損を防止できるとともに、半導体装置の高集積化が可能になる。また、本実施形態の半導体装置は、ＬＤＭＯＳトランジスタの形成と同時にＥＳＤ保護素子を形成するので、製造工程数の増加が回避され、製造コストが低減されるという効果を奏する。
【０１４６】
更に、本実施形態では、ゲート電極５８ａ，５８ｂをリング状に形成しているため、ゲート電極５８ａ，５８ｂによるバイアスによって比較的濃度が高いドリフト領域１４ａ，１４ｂ中に空乏層が伸びる。これにより、所望の特性（接合耐圧）をより確実に確保できるという利点がある。
【符号の説明】
【０１４７】
１０…半導体基板、１１ａ…素子分離膜、１１ｂ，１１ｃ，１１ｄ…素子分離膜、１４ａ，１４ｂ，３４ａ，３４ｂ，４４ａ，４４ｂ…ドリフト領域、１５…フォトレジスト膜、１６ａ，１６ｂ，４６ａ，４６ｂ…ボディ領域、１７…ゲート絶縁膜、１８ａ，１８ｂ，５８ａ，５８ｂ…ゲート電極、１９ａ，１９ｂ…ソース領域、２０ａ，２０ｂ…ドレイン領域、２１…サイドウォール、２２ａ，２２ｂ…ｐ型高濃度不純物領域、２２ｃ，２３ｄ…アノード領域、２３ａ，２３ｂ，２３ｃ，２３ｄ…ｎ型高濃度不純物領域、２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ，２５ｇ…シリサイド膜、２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ…導電プラグ、２７…層間絶縁膜、２８…配線、３１ａ，３１ｂ…ＬＤＭＯＳトランジスタ、３２ａ，３２ｂ…ＥＳＤ保護素子、３３…高電位側電源端子、３４…入力端子、３５…低電位側電源端子。
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳ（Laterally Diffused MOS）トランジスタとＥＳＤ（Electrostatic Discharge：静電気放電）保護素子とを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、高周波帯域（マイクロ波帯域）の信号処理には、主に化合物半導体素子が使用されていた。しかし、近年、これら化合物半導体素子に替えて、シリコン基板に形成したＬＤＭＯＳ（Laterally Diffused MOS）トランジスタが使用されるようになった。ＬＤＭＯＳトランジスタは、化合物半導体素子に比べて安価に製造できるという長所がある。また、ＬＤＭＯＳトランジスタには、高耐圧化が比較的容易であるという利点もある。ＬＤＭＯＳトランジスタを内蔵した半導体装置（集積回路）は、携帯電話、無線ＬＡＮ機器及び車載用電子機器等に広く採用されている。
【０００３】
また、静電気による素子の破壊を防止するために、ＥＳＤ（Electrostatic Discharge）保護素子をチップ内部に備えた半導体装置も多く、ＬＤＭＯＳトランジスタとほぼ同一構造の放電能力が高いサイリスタ型ＥＳＤ保護素子も開発されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第５９０３０３２号明細書
【特許文献２】米国特許第６１４４０７０号明細書
【特許文献３】特開２００１−３２００４７号公報
【特許文献４】特開２００２−９４０６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＬＤＭＯＳトランジスタとＥＳＤ保護素子とを有する半導体装置において、製造工程が簡単であるとともに、所望の特性を確保しつつ従来に比べてより一層の高密度化が可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
開示の技術の一観点によれば、ＬＤＭＯＳ（Laterally Diffused MOS）トランジスタと、ＥＳＤ（Electrostatic Discharge）保護素子と、前記ＬＤＭＯＳトランジスタにおいて、半導体基板上に絶縁膜を介して形成された第１のゲート電極と、前記半導体基板に第１導電型不純物を導入して形成され、前記第１のゲート電極の一方の縁部側に配置された第１のボディ領域と、前記第１のボディ領域の上部に配置された第２導電型の第１のソース領域と、前記半導体基板の上部に形成され、前記第１のゲート電極に重なるように配置された第１の素子分離膜と、前記半導体基板内に形成され、第２導電型不純物を含み、前記第１の素子分離膜の縁部に接し且つ前記第１のゲート電極から離れた位置に配置された第１のドレイン領域と、前記半導体基板内に形成され、第２導電型不純物を含み、前記第１のボディ領域及び前記第１のドレイン領域に接する第１のドリフト領域とを有し、前記ＥＳＤ保護素子は、前記半導体基板上に絶縁膜を介して形成された第２のゲート電極と、前記半導体基板内に形成され、第１導電型不純物を含み、前記第２のゲート電極の一方の縁部側に配置された第２のボディ領域と、前記第２のボディ領域の上部に配置された第２導電型の第２のソース領域と、前記半導体基板の上部に形成され、前記第２のゲート電極に重なるように配置された第２の素子分離膜と、前記半導体基板内に形成され、第１導電型不純物を含み、前記第２の素子分離膜の縁部に接し且つ前記第２のゲート電極から離れた位置に配置されたアノード領域と、前記半導体基板の上部に形成され、前記アノード領域に隣接して配置された第３の素子分離膜と、前記半導体基板内に形成され、第２導電型不純物を含み、前記第３の素子分離膜に接触する第２のドレイン領域と、前記半導体基板内に形成され、第２導電型不純物を含み、前記第２のボディ領域、前記アノード領域及び前記第２のドレイン領域に接する第２のドリフト領域とを有し、前記第１のゲート電極と前記第１の素子分離膜との重なり幅をＡ1、前記第２のゲート電極と前記第２の素子分離膜との重なり幅をＡ2、前記第１のゲート電極と前記第１のドレイン領域との間隔をＢ1、前記第２のゲート電極と前記アノード領域との間隔をＢ2としたときに、Ａ1≧Ａ2、且つＢ1＜Ｂ2の関係を有する半導体装置が提供される。
【発明の効果】
【０００７】
上記観点の半導体装置によれば、ＬＤＭＯＳトランジスタとＳＥＤ保護素子とを同時に形成することができて、製造工程数の増加が回避される。また、所望の特性を確保しつつ素子領域の増大が抑制され、半導体装置の高密度化が可能である。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態に係る半導体装置の断面図である。
【図２】図２は、第１の実施形態に係る半導体装置の平面図である。
【図３】図３は、ＬＤＭＯＳトランジスタ形成領域の素子分離膜とその上のゲート電極との重なり幅Ａ1、ゲート電極の縁部からドレイン領域までの距離Ｂ1、ＥＳＤ保護素子形成領域の素子分離膜とその上のゲート電極との重なり幅Ａ2、及びゲート電極の縁部からアノード領域までの距離Ｂ2の関係を説明する図である。
【図４】図４は、ＥＳＤ保護素子の動作を説明する図である。
【図５】図５は、ゲート電極と素子分離膜との重なり幅と耐圧との関係を例示した図である。
【図６】図６（ａ）は実施形態及び比較例に係る半導体装置のＬＤＭＯＳトランジスタの断面図、図６（ｂ）は実施形態の半導体装置のＥＳＤ保護素子の断面図、図６（ｃ）は比較例の半導体装置のＥＳＤ保護素子の断面図である。
【図７】図７は、実施形態のＥＳＤ保護素子及び比較例のＥＳＤ保護素子の耐圧特性をシミュレーションした結果を表した図である。
【図８】図８は、実施形態の半導体装置を用いた電子回路の一例を表した回路図である。
【図９】図９は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その１）である。
【図１０】図１０は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その２）である。
【図１１】図１１は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その３）である。
【図１２】図１２は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その４）である。
【図１３】図１３は、第１の実施形態に係る半導体装置の製造方法を表した断面図（その５）である。
【図１４】図１４は、第２の実施形態に係る半導体装置の製造方法を表した断面図（その１）である。
【図１５】図１５は、第２の実施形態に係る半導体装置の製造方法を表した断面図（その２）である。
【図１６】図１６は、第２の実施形態に係る半導体装置の上面図である。
【図１７】図１７は、第３の実施形態に係る半導体装置の製造方法を表した断面図（その１）である。
【図１８】図１８は、第３の実施形態に係る半導体装置の製造方法を表した断面図（その２）である。
【図１９】図１９は、第３の実施形態に係る半導体装置の上面図である。
【図２０】図２０は、第４の実施形態に係る半導体装置の断面図である。
【図２１】図２１は、同じくその上面図である。
【発明を実施するための形態】
【０００９】
以下、実施形態について、添付の図面を参照して説明する。
【００１０】
（第１の実施形態）
図１は第１の実施形態に係る半導体装置の断面図、図２は同じくその平面図である。なお、以下の説明では第１導電型をｐ型とし第２導電型をｎ型としているが、第１導電型をｎ型とし第２導電型をｐ型としてもよい。
【００１１】
図１，図２のように、ｐ型（第１導電型）シリコン半導体基板１０の所定領域には素子分離膜１１ａが形成されており、この素子分離膜１１ａによりＬＤＭＯＳトランジスタ形成領域（図中にはＬＤＭＯＳ形成領域と記載する：以下同じ）及びＥＳＤ保護素子形成領域が区画されている。ＬＤＭＯＳトランジスタ形成領域にはＬＤＭＯＳトランジスタが形成されており、ＥＳＤ保護素子形成領域にはサイリスタ型ＥＳＤ保護素子が形成されている。
【００１２】
最初に、ＬＤＭＯＳトランジスタの構造について説明する。ＬＤＭＯＳトランジスタ形成領域は素子分離膜１１ａに囲まれている。このＬＤＭＯＳトランジスタ形成領域には、半導体基板１０にｎ型（第２導電型）不純物を導入して形成されたドリフト領域１４ａが設けられている。また、半導体基板１０の上部の所定の領域には、ＬＤＭＯＳトランジスタ形成領域を縦断する素子分離膜１１ｂが形成されている。
【００１３】
半導体基板１０上には、ＬＤＭＯＳトランジスタ形成領域のほぼ中央を縦断するようにゲート絶縁膜１７が形成されている。このゲート絶縁膜１７の一部（図１では右側部分）は、素子分離膜１１ｂの上に配置されている。ゲート絶縁膜１７の上には、ＬＤＭＯＳトランジスタ形成領域を縦断するゲート電極１８ａと、ゲート電極１８ａの幅方向の両側に配置されたサイドウォール２１とが形成されている。また、ゲート電極１８ａの上面にはシリサイド膜２５ｂが形成されている。
【００１４】
ゲート電極１８ａの幅方向の一方の側（図１，図２では左側）には、ｐ型不純物を導入して形成されたボディ領域１６ａが配置されている。また、ボディ領域１６ａの上部には、ｎ型不純物を導入して形成されたソース領域１９ａが配置されている。
【００１５】
ソース領域１９ａの上部には、ソース領域１９ａよりもｎ型不純物が高濃度に導入されたｎ型高濃度不純物領域２３ａが設けられている。また、ｎ型高濃度不純物領域２３ａと素子分離膜１１ａとの間のボディ領域１６ａの上部には、ボディ領域１６ａよりもｐ型不純物が高濃度に導入されたｐ型高濃度不純物領域２２ａが設けられている。
【００１６】
ｎ型高濃度不純物領域２３ａ及びｐ型高濃度不純物領域２２ａの表面には、シリサイド膜２５ａが形成されている。ｎ型高濃度不純物領域２３ａ及びｐ型高濃度不純物領域２２ａは、このシリサイド膜２５ａを介して相互に電気的に接続されている。
【００１７】
なお、本実施形態ではｎ型高濃度不純物領域２３ａとｐ型高濃度不純物領域２２ａとが接しているが、これらの不純物領域２３ａ，２２ａの間に素子分離膜が形成されていてもよい。他の実施形態においても同様である。
【００１８】
ＬＤＭＯＳトランジスタ形成領域の素子分離膜１１ｂと他方の側（図１では右側）の素子分離膜１１ａとの間には、ｎ型不純物を導入して形成されたドレイン領域２０ａが配置されている。このドレイン領域２０ａの上部には、ドレイン領域２０ａよりもｎ型不純物が高濃度に導入されたｎ型高濃度不純物領域２３ｂが設けられており、ｎ型高濃度不純物領域２３ｂの表面にはシリサイド膜２５ｃが形成されている。
【００１９】
ＬＤＭＯＳトランジスタ形成領域の半導体基板１０の上には層間絶縁膜２７が形成されており、ゲート電極１８ａは層間絶縁膜２７により覆われている。また、シリサイド膜２５ａ，２５ｂ，２５ｃは、それぞれ導電プラグ２６ａ，２６ｂ，２６ｃを介して層間絶縁膜２７の上の配線２８に電気的に接続されている。
【００２０】
次に、ＥＳＤ保護素子の構造を説明する。ＥＳＤ保護素子形成領域も、素子分離膜１１ａに囲まれている。このＥＳＤ保護素子形成領域にも、半導体基板１０にｎ型不純物を導入して形成されたドリフト領域１４ｂが設けられている。また、半導体基板１０の上部の所定の領域には、ＥＳＤ保護素子形成領域を縦断する素子分離膜１１ｃ，１１ｄが相互に平行に配置されている。
【００２１】
半導体基板１０上には、ＥＳＤ保護素子形成領域を縦断するようにゲート絶縁膜１７が形成されている。このゲート絶縁膜１７の一部（図１では右側部分）は、素子分離膜１１ｃの上に配置されている。ゲート絶縁膜１７の上には、ＥＳＤ保護素子形成領域を縦断するゲート電極１８ｂと、ゲート電極１８ｂの幅方向の両側に配置されたサイドウォール２１とが形成されている。また、ゲート電極１８ｂの上面にはシリサイド膜２５ｅが形成されている。
【００２２】
ゲート電極１８ｂの幅方向の一方の側（図１，図２では左側）には、ｐ型不純物を導入して形成されたボディ領域１６ｂが配置されている。また、ボディ領域１６ｂの上部には、ｎ型不純物を導入して形成されたソース領域１９ｂが配置されている。
【００２３】
ソース領域１９ｂの上部には、ソース領域１９ｂよりもｎ型不純物が高濃度に導入されたｎ型高濃度不純物領域２３ｃが設けられている。また、ｎ型高濃度不純物領域２３ｃと素子分離膜１１ａとの間のボディ領域１６ｂの上部には、ボディ領域１６ａよりもｐ型不純物が高濃度に導入されたｐ型高濃度不純物領域２２ｂが設けられている。
【００２４】
ｎ型高濃度不純物領域２３ｃ及びｐ型高濃度不純物領域２２ｂの表面には、シリサイド膜２５ｄが形成されている。ｎ型高濃度不純物領域２３ｃ及びｐ型高濃度不純物領域２２ｂは、このシリサイド膜２５ｄを介して相互に電気的に接続されている。
【００２５】
なお、本実施形態ではｎ型高濃度不純物領域２３ｃとｐ型高濃度不純物領域２２ｂとが接しているが、これらの不純物領域２３ｃ，２２ｂの間に素子分離膜が形成されていてもよい。他の実施形態においても同様である。
【００２６】
ＥＳＤ保護素子形成領域の素子分離膜１１ｃと素子分離膜１１ｄとの間には、ｐ型不純物を導入して形成されたアノード領域２２ｃが設けられている。このアノード領域２２ｃの表面には、シリサイド膜２５ｆが形成されている。
【００２７】
また、ＥＳＤ保護素子形成領域の素子分離膜１１ｄと他方の側（図１では右側）の素子分離膜１１ａとの間には、ｎ型不純物を導入して形成されたドレイン領域２０ｂが設けられている。このドレイン領域２０ｂの上部には、ドレイン領域２０ｂよりもｎ型不純物が高濃度に導入されたｎ型高濃度不純物領域２３ｄが設けられており、ｎ型高濃度不純物領域２３ｄの表面にはシリサイド膜２５ｇが形成されている。
【００２８】
ＥＳＤ保護素子形成領域の半導体基板１０の上にも層間絶縁膜２７が形成されており、ゲート電極１８ｂは層間絶縁膜２７に覆われている。シリサイド膜２５ｄ，２５ｅ，２５ｆ，２５ｇは、それぞれ導電プラグ２６ｄ，２６ｅ，２６ｆ，２６ｇを介して層間絶縁膜２７の上の配線２８に電気的に接続されている。
【００２９】
ここで、図２，図３のように、ＬＤＭＯＳトランジスタ形成領域の素子分離膜１１ｂとその上のゲート電極１８ａとの重なり幅をＡ1とし、ゲート電極１８ａの縁部からドレイン領域２０ａまでの距離（但し、基板面に平行な方向の距離）をＢ1とする。また、ＥＳＤ保護素子形成領域の素子分離膜１１ｃとその上のゲート電極１８ｂとの重なり幅をＡ2とし、ゲート電極１８ｂの縁部からアノード領域２２ｃまでの距離（但し、基板面に平行な方向の距離）をＢ2とする。この場合、本実施形態の半導体装置では、Ａ1≧Ａ2、且つＢ1＜Ｂ2の関係を有する。
【００３０】
以下、上述の構造のＥＳＤ保護素子について更に詳細に説明する。例えば図３のように、ＥＳＤ保護素子のソース領域１９ｂ、ボディ領域１６ｂ及びゲート電極１８ｂは同一の端子Ｔ１に接続される。また、アノード領域２２ｃ及びドレイン領域２０ｂは同一の端子Ｔ２に接続される。そして、例えば端子Ｔ１は内部回路（ＬＤＭＯＳトランジスタを含む回路）の低電位側端子に接続され、端子Ｔ２は内部回路の高電位側端子に接続される。
【００３１】
図４は、横軸に電圧をとり、縦軸に電流をとって、ＥＳＤ保護素子の動作を説明する図である。ここでは、半導体装置の内部回路の動作電圧（正常動作時に端子Ｔ１，Ｔ２間に印加される最も高い電圧）をＶDDとし、ＥＳＤ保護素子の動作開始電圧をＶt1、内部回路が破壊される電圧（以下、破壊電圧という）をＶDDMAXとする。ＥＳＤ保護素子の動作開始電圧Ｖt1は、内部回路の動作電圧ＶDDよりも高く、破壊電圧ＶDDMAXよりも低いことが重要である。
【００３２】
ＥＳＤ保護素子は、内部回路に印加される電圧が動作開始電圧Ｖt1よりも低いときはオフ状態である。静電気等により端子Ｔ１，Ｔ２間に高電圧が印加されると、ＥＳＤ保護素子はオン状態になり、ＥＳＤ保護素子内に電流が流れる。このとき、ＥＳＤ保護素子に流れる電流により端子Ｔ１，Ｔ２間の電圧は変化するが、最も電圧が高いときでも破壊電圧ＶDDMAXを超えないことが重要である。
【００３３】
ところで、端子Ｔ１，Ｔ２間に電圧が印加されると、ボディ領域１６ｂとドリフト領域１４ｂとの間の空乏層、及びドリフト領域１４ｂとアノード領域２２ｃとの間の空乏層が広がる。これにより、ボディ領域１６ｂとドリフト領域１４ｂとの間の空乏層とドリフト領域１４ｂとアノード領域２２ｃとの間の空乏層とがつながって大きな電流が流れる現象、すなわちパンチスルーが発生しやすくなる。
【００３４】
パンチスルーを抑制するために、ＥＳＤ保護素子形成領域のドリフト領域１４ｂの不純物濃度を、ＬＤＭＯＳトランジスタ形成領域のドリフト領域１４ａの不純物濃度よりも高くすることが考えられる。しかし、その場合は、ボディ領域１６ｂとドリフト領域１４ｂとの間の接合耐圧が低くなるため、パンチスルーは抑制されるものの、ＥＳＤ保護素子の動作開始電圧Ｖt1がＬＤＭＯＳトランジスタの動作電圧ＶDDよりも低くなるおそれがある。また、製造工程数が増加するという問題もある。
【００３５】
パンチスルーを抑制する別の方法として、ボディ領域１６ｂとアノード領域２２ｃとの間の間隔を大きくすることが考えられる。しかし、単にボディ領域１６ｂとアノード領域２２ｃとの間の間隔を大きくしただけでは、ドリフト領域１４ｂとボディ領域１６ｂとの間の接合耐圧が高くなり、ＥＳＤ保護素子の動作開始電圧Ｖt1が内部回路の破壊電圧ＶDDMAXよりも高くなるおそれがある。また、この方法では、半導体装置の高集積化が阻害される。
【００３６】
ＬＤＭＯＳトランジスタでは、ボディ領域とドリフト領域との間の接合耐圧が、素子分離膜とゲート電極との重なり幅（オーバーラップ長）に大きく依存する。
【００３７】
図５は、横軸にゲート電極と素子分離膜との重なり幅をとり、縦軸に耐圧をとって、それらの関係を例示した図である。
【００３８】
図５からわかるように、ボディ領域１６ａ，１６ｂとドリフト領域１４ａ，１４ｂとの間の接合耐圧は、ゲート電極１８ａ，１８ｂと素子分離膜１１ｂ，１１ｃとの重なり幅に依存する。これは、ゲート電極１８ａ，１８ｂに印加される電圧が、ドリフト領域１４ａ，１４ｂ中の空乏層の広がりに強く影響しているためである。
【００３９】
重なり幅Ａ2を重なり幅Ａ1よりも大きくする（Ａ1＜Ａ2）と、ＥＳＤ保護素子のドリフト領域１４ｂとボディ領域１６ｂとの間の接合耐圧が、ＬＤＭＯＳトランジスタのドリフト領域１４ａとボディ領域１６ｂとの間の接合耐圧よりも高くなる。その結果、ＥＳＤ保護素子の動作開始電圧Ｖt1が、内部回路の破壊電圧ＶDDMAXよりも高くなることがある。
【００４０】
そこで、本実施形態では、ＥＳＤ保護素子のゲート電極１８ｂと素子分離膜１１ｃとの重なり幅Ａ2を、ＬＤＭＯＳトランジスタのゲート電極１８ａと素子分離膜１１ｂとの重なり幅Ａ1と同じか又はそれよりも若干短く設定している（Ａ1≧Ａ2）。これにより、ＥＳＤ保護素子のボディ領域１６ｂとドリフト領域１４ｂとの間の接合耐圧は、ＬＤＭＯＳトランジスタのボディ領域１６ａとドリフト領域１４ａとの間の接合耐圧と同じか又はそれよりも若干低くなる。
【００４１】
一方、本実施形態では、パンチスルーの発生を抑制するために、ゲート電極１８ｂの縁部とアノード領域２２ｃとの間隔を大きくしている。製造条件によっては、ゲート電極１８ｂの縁部とアノード領域２２ｃとの間隔を大きくすることにより、ＥＳＤ保護素子のドリフト領域１４ｂとボディ領域１６ｂとの間の接合耐圧が高くなる場合がある。しかし、その影響は、ゲート電極と素子分離膜との重なり幅を変化させる場合に比べると相対的に小さい。
【００４２】
このように、ゲート電極１８ｂの縁部からアノード領域２２ｃまでの間隔のみを大きくすることにより、単にボディ領域とアノード領域との間隔を大きくする場合に比べてＥＳＤ保護素子形成領域の拡大が抑制され、所望の特性を確保しつつ半導体装置が高集積化される。
【００４３】
以下、実施形態に係る半導体装置のＥＳＤ保護素子の特性を、比較例と比較して説明する。
【００４４】
図６（ａ）は実施形態及び比較例に係る半導体装置のＬＤＭＯＳトランジスタの断面図、図６（ｂ）は実施形態の半導体装置のＥＳＤ保護素子の断面図、図６（ｃ）は比較例の半導体装置のＥＳＤ保護素子の断面図である。これらの図６（ａ）〜（ｃ）において、図１と同一物には同一符号を付している。また、これらの図６（ａ）〜（ｃ）では、シリサイド膜及び層間絶縁膜等の図示を省略している。以下、実施形態の半導体装置のＥＳＤ保護素子を単に実施形態のＥＳＤ保護素子と呼び、比較例の半導体装置のＥＳＤ保護素子を単に比較例のＥＳＤ保護素子と呼ぶ。
【００４５】
実施形態及び比較例の半導体装置のＥＳＤ保護素子は同一形状且つ同一サイズである。また、実施形態のＥＳＤ保護素子（図６（ｂ）参照）ではアノード領域２２ｃが素子分離膜１１ｃ，１１ｄに接触しているのに対し、比較例のＥＳＤ保護素子（図６（ｃ）参照）では素子分離膜１１ｃの幅が狭く、アノード領域２２ｄが素子分離膜１１ｃから離れている。その他の部分は、実施形態のＥＳＤ保護素子と比較例のＥＳＤ保護素子とで同じである。
【００４６】
図７は、横軸にゲート電極とアノード領域との間の距離をとり、縦軸に耐圧をとって、実施形態のＥＳＤ保護素子、及び比較例のＥＳＤ保護素子の耐圧特性をシミュレーションした結果を表した図である。なお、ゲート電極１８ｂと素子分離膜１１ｃとの重なり幅はいずれも０．７５μｍとしている。また、図７では、ＬＤＭＯＳトランジスタの耐圧特性を併せて記載している。ＬＤＭＯＳトランジスタの場合、横軸はゲート電極とドレイン領域との間の距離となる。
【００４７】
図７からわかるように、実施形態のＥＳＤ保護素子では、ゲート電極１８ｂとアノード領域２２ｃとの距離を約１．０μｍ以上とすればパンチスルーを防止できる。これに対し、比較例のＥＳＤ保護素子では、ゲート電極１８ｂとアノード領域２２ｄとの距離が約１．０μｍではパンチスルーが発生し、パンチスルーを防止するためにはゲート電極１８ｂとアノード領域２２ｄとの距離を約１．５μｍ以上とする必要がある。
【００４８】
これは、比較例のＥＳＤ保護素子ではアノード領域２２ｄが素子分離膜１１ｃから離れているため、実施形態のＥＳＤ保護素子に比べてドリフト領域１４ｂとアノード領域２２ｃ，２２ｄとの間の空乏層がボディ領域１６ｂ側に広がりやすいためと考えられる。
【００４９】
また、図７から、実施形態のＥＳＤ保護素子は、ゲート電極１８ｂとアノード領域２２２２ｃとの距離が変化しても動作開始電圧Ｖt1（＝ＢＶsd）はほぼ一定であることがわかる。すなわち、実施形態のＥＳＤ保護素子では、ゲート電極１８ｂとアノード領域２２ｃとの距離に拘わらず、ゲート電極１８ｂと素子分離膜１１ｃとの重なり幅により動作開始電圧Ｖt1が決定される。
【００５０】
図８は、本実施形態の半導体装置を用いた電子回路の一例を表した回路図である。
【００５１】
出力回路３０は、ｐ型ＬＤＭＯＳトランジスタ３１ａとｎ型ＬＤＭＯトランジスタＳ３１ｂとを有している。ｐ型ＬＤＭＯＳトランジスタ３１ａのソース、ゲート及びボディは高電位側電源端子３３に接続され、ｎ型ＬＤＭＯＳトランジスタ３１ｂのソース、ゲート及びボディは低電位側電源端子３５に接続されている。また、ｐ型ＬＤＭＯＳトランジスタ３１ａのドレイン及びｎ型ＬＤＭＯＳトランジスタ３１ｂのドレインは、いずれも出力端子３４に接続されている。
【００５２】
この出力回路３０の前段（端子３３，３５側）には、第１のＥＳＤ保護素子３２ａ及び第２のＥＳＤ保護素子３２ｂが配置されている。第１のＥＳＤ保護素子３２ａは高電位側電源端子３３と出力端子３４との間に接続されており、第２のＥＳＤ保護素子３２ｂは出力端子３４と低電位側電源端子３５との間に接続されている。
【００５３】
図８において、第１のＥＳＤ保護素子３２ａのノードＮ１はアノード領域２２ｃ（図１参照）上のシリサイド膜２５ｆ、ノードＮ２はドレイン領域２０ｂ上のシリサイド膜２５ｇに対応する。また、ノードＮ３はドリフト領域１４ｂに対応し、ノードＮ４はボディ領域１６ｂに対応する。更に、ノードＮ５，Ｎ６はそれぞれｐ型高濃度不純物領域２２ｂ及びｎ型高濃度領域２３ｃ上のシリサイド膜２５ｄに対応する。
【００５４】
また、トランジスタＱ１はアノード領域２２ｃ、ドリフト領域１４ｂ及びボディ領域１６ｂにより形成され、トランジスタＱ２はドリフト領域１４ｂ、ボディ領域１６ａ及びソース領域１９ｂにより形成される。更に、抵抗Ｒ１はドリフト領域１４ｂにより形成され、抵抗Ｒ２はボディ領域１６ｂにより形成される。
【００５５】
この図８の回路では、高電位側電源端子３３と出力端子３４との間、又は出力端子３４と低電位側電源端子３５との間に通常の電圧（内部回路の動作電圧）が印加されている間はトランジスタＱ１，Ｑ２はオフ状態である。このとき、内部回路（出力回路３０及びその後段の回路）には通常の電圧が供給される。
【００５６】
高電位側電源端子３３と出力端子３４との間、又は出力端子３４と低電位側電源端子３５との間に例えば静電気等により異常な高電圧が印加されると、トランジスタＱ１，Ｑ２がオンになってＥＳＤ保護素子３１ａ，３１ｂ内に電流が流れる。これにより、内部回路に印加される電圧が低下し、内部回路の破壊が回避される。
【００５７】
図９〜図１３は、第１の実施形態に係る半導体装置の製造方法を工程順に表した断面図である。これらの図を参照して、第１の実施形態の半導体装置の製造方法を説明する。
【００５８】
まず、図９（ａ）のように、ｐ型シリコン半導体基板１０を用意する。そして、公知のＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０にＬＤＭＯＳトランジスタ形成領域及びＥＳＤ保護素子形成領域を区画する素子分離膜１１ａを形成する。このとき同時に、ＬＤＭＯＳトランジスタ形成領域には素子分離膜１１ｂを形成し、ＥＳＤ保護素子形成領域には素子分離膜１１ｃ，１１ｄを形成する。
【００５９】
すなわち、フォトリソグラフィ法及びエッチング法を使用して、半導体基板１０に所定のパターンで例えば深さが３５０ｎｍの溝を形成する。そして、その溝内に、酸化シリコン又は窒化シリコン等の絶縁物を埋め込んで、素子分離膜１１ａ及び素子分離膜１１ｂ，１１ｃ，１１ｄとする。
【００６０】
本実施形態では、ＬＤＭＯＳトランジスタ形成領域の素子分離膜１１ｂと一方の側（図９（ａ）では左側）の素子分離膜１１ａとの間隔を２．８μｍ、素子分離膜１１ｂと他方の側（図９（ａ）では右側）の素子分離膜１１ａとの間隔を１．６２μｍとする。更に、素子分離膜１１ｂの幅を１．５μｍとする。
【００６１】
また、本実施形態では、ＥＳＤ保護素子形成領域の素子分離膜１１ｃと一方の側（図９（ａ）では左側）の素子分離膜１１ａとの間隔を２．８μｍとする。更に、素子分離膜１１ｃと素子分離膜１１ｄとの間隔を１．６２μｍ、素子分離膜１１ｄと他方の側（図９（ａ）では右側）の素子分離膜１１ａとの間隔を１．６２μｍとする。更にまた、素子分離膜１１ｃの幅を３μｍ、素子分離膜１１ｄの幅を０．２４μｍとする。
【００６２】
このようにして素子分離膜１１ａ及び素子分離膜１１ｂ，１１ｃ，１１ｄを形成した後、半導体基板１０の表面を熱酸化させて、酸化膜１３を例えば１０ｎｍの厚さに形成する。
【００６３】
次に、図９（ｂ）の構造を得るまでの工程を説明する。上述の工程で酸化膜１３を形成した後、酸化膜１３の上にフォトレジストを塗布してフォトレジスト膜（図示せず）を形成する。その後、このフォトレジスト膜に対し露光及び現像処理を実施して、ＬＤＭＯＳトランジスタ形成領域及びＥＳＤ保護素子形成領域に対応する部分に開口部を設ける。そして、この開口部を介して半導体基板１０にｎ型不純物をイオン注入する。
【００６４】
ここでは、半導体基板１０にｎ型不純物としてＰ（リン）を２回に分けてイオン注入するものとする。例えば、１回目のイオン注入条件は、注入エネルギーが２．０ＭｅＶ、ドーズ量が２．５×１０12ｃｍ-2とし、２回目のイオン注入条件は、注入エネルギーが５００ｋｅＶ、ドーズ量が１．５×１０12ｃｍ-2とする。なお、半導体基板１０へのイオン注入は、上記のように複数回に分けて行ってもよく、１回で行ってもよい。
【００６５】
このようにして、ＬＤＭＯＳトランジスタ形成領域にｎ型ドリフト領域１４ａが形成され、ＥＳＤ保護素子形成領域にｎ型ドリフト領域１４ｂが形成される。その後、フォトレジスト膜を除去する。
【００６６】
次に、図１０（ａ）の構造を得るまでの工程を説明する。上述の工程でドリフト領域１４ａ，１４ｂを形成した後、酸化膜１３の上にフォトレジストを塗布してフォトレジスト膜１５を形成する。そして、このフォトレジスト膜１５に対し露光及び現像処理を実施して、所定の領域に開口部を設ける。その後、この開口部を介して半導体基板１０（ドリフト領域１４）にｐ型不純物をイオン注入する。これにより、ＬＤＭＯＳトランジスタ形成領域にｐ型ボディ領域１６ａが形成され、ＥＳＤ保護素子形成領域にｐ型ボディ領域１６ｂが形成される。
【００６７】
ここでは、ｐ型不純物としてＢ（ホウ素）を３回に分けてイオン注入するものとする。例えば、１回目のイオン注入条件は、注入エネルギーが４２０ｋｅＶ、ドーズ量が１×１０13ｃｍ-2とし、２回目のイオン注入条件は、注入エネルギーが１５０ｋｅＶ、ドーズ量が５×１０12ｃｍ-2とし、３回目のイオン注入条件は、注入エネルギーが１５ｋｅＶ、ドーズ量が１×１０13ｃｍ-2とする。
【００６８】
このボディ領域１６ａ，１６ｂのドーズ量は、トランジスタのしきい値電圧に関係する。ボディ領域１６ａ，１６ｂを形成するときのイオン注入は、上述のように複数回に分けて行ってもよく、１回で行ってもよい。
【００６９】
ＬＤＭＯＳトランジスタ形成領域のボディ領域１６ａは素子分離膜１１ａに接触し、且つ素子分離膜１１ｂから離れている。ＥＳＤ保護素子形成領域のボディ領域１６ｂも、素子分離膜１１ａに接触し、且つ素子分離膜１１ｃから離れている。
【００７０】
次に、図１０（ｂ）の構造を得るまでの工程を説明する。上述の工程でボディ領域１６ａ，１６ｂを形成した後、ボディ領域１６ａ，１６ｂの形成に使用したフォトレジスト膜１５を除去する。その後、例えば１０００℃の温度で熱処理を実施して不純物を活性化させる。そして、イオン注入等によりダメージを受けた絶縁膜１３を除去する。その後、再度半導体基板１０の表面を熱酸化させて、ゲート絶縁膜１７を形成する。本実施形態では、ゲート絶縁膜１７の厚さは１６ｎｍとする。
【００７１】
次に、ＣＶＤ法により、ゲート絶縁膜１７の上にポリシリコン膜を例えば１８０ｎｍの厚さに形成する。そして、フォトリソグラフィ法及びエッチング法を使用してポリシリコン膜をパターニングし、ＬＤＭＯＳトランジスタ形成領域にゲート電極１８ａを形成するとともに、ＥＳＤ保護素子形成領域にゲート電極１８ｂを形成する。
【００７２】
このとき、ゲート電極１８ａは、上から見たときに幅方向の一方の端部がボディ領域１６ａに重なり、他方の端部が素子分離膜１１ｂに重なるように形成する。また、ゲート電極１８ｂも、上から見たときに一方の端部がボディ領域１６ｂに重なり、他方の端部が素子分離膜１１ｃに重なるように形成する。
【００７３】
ここでは、ゲート電極１８ｂと素子分離膜１１ｃとの重なり幅は、ゲート電極１８ａと素子分離膜１１ｂとの重なり幅と同じとする。ゲート電極１８ｂと素子分離膜１１ｃとの重なり幅は、ゲート電極１８ａと素子分離膜１１ｂとの重なり幅よりも若干狭くしてもよい。
【００７４】
次に、図１１（ａ）の構造を得るまでの工程を説明する。上述の工程でゲート電極１８ａ，１８ｂを形成した後、半導体基板１０の上に所定のパターンで開口部が設けられたフォトレジスト膜（図示せず）を形成する。そして、このフォトレジスト膜の開口部を介して半導体基板１０にｎ型不純物をイオン注入して、ソース領域１９ａ，１９ｂ及びドレイン領域２０ａ，２０ｂ形成する。ここでは、ｎ型不純物としてＰ（リン）を使用し、例えば注入エネルギーが３５ｋｅＶ、ドーズ量が３．７×１０13ｃｍ-2の条件でイオン注入を行うものとする。
【００７５】
ソース領域１９ａは、ボディ領域１６ａの上部であって、上から見たときにゲート電極１８ａに隣接し且つ素子分離膜１１ａから離れた位置に形成する。これと同様に、ソース領域１９ｂは、ボディ領域１６ｂの上部であって、上から見たときにゲート電極１８ｂに隣接し且つ素子分離膜１１ａから離れた位置に形成する。
【００７６】
また、ドレイン領域２０ａは素子分離膜１１ｂと素子分離膜１１ａとの間に形成し、ドレイン領域２０ｂは素子分離膜１１ｄと素子分離膜１１ａとの間に形成する。
【００７７】
次に、図１１（ｂ）の構造を得るまでの工程を説明する。上述の工程でソース領域１９ａ，１９ｂ及びドレイン領域２０ａ，２０ｂを形成した後、ソース領域１９ａ，１９ｂ及びドレイン領域２０ａ，２０ｂの形成に使用したフォトレジスト膜を除去する。
【００７８】
次に、例えばＣＶＤ法により、半導体基板１０の上側全面に酸化シリコン又は窒化シリコン等により絶縁膜を１００ｎｍの厚さに形成する。その後、この絶縁膜を異方性エッチングしてゲート電極１８ａ，１８ｂの両側部のみに絶縁膜を残し、サイドウォール２１とする。次いで、ゲート電極１８ａ，１８ｂ及びサイドウォール２１に覆われていない部分のゲート絶縁膜１７をエッチングにより除去する。
【００７９】
次に、図１２（ａ）の構造を得るまでの工程を説明する。上述の工程でゲート絶縁膜１７をエッチングした後、半導体基板１０の上に所定のパターンで開口部が設けられたフォトレジスト膜（図示せず）を形成する。そして、このフォトレジスト膜の開口部を介して半導体基板１０にｐ型不純物を導入して、ｐ型高濃度不純物領域２２ａ，２２ｂ及びアノード領域２２ｃを形成する。
【００８０】
ここでは、ｐ型不純物としてＢ（ホウ素）を使用し、注入エネルギーが５ｋｅＶ、ドーズ量が２×１０15ｃｍ-2の条件でイオン注入を行うものとする。ｐ型高濃度不純物領域２２ａは、ＬＤＭＯＳトランジスタ形成領域のソース領域１９ａと素子分離膜１１ａとの間のボディ領域１６ａの表層部に形成される。また、ｐ型高濃度不純物領域２２ｂはＥＳＤ保護素子形成領域のソース領域１９ｂと素子分離膜１１ａとの間のボディ領域１６ｂの表層部に形成され、アノード領域２２ｃは素子分離膜１１ｃと素子分離膜１１ｄとの間に形成される。
【００８１】
次に、図１２（ｂ）の構造を得るまでの工程を説明する。上述の工程でｐ型高濃度不純物領域２２ａ，２２ｂ及びアノード領域２２ｃを形成した後、ｐ型高濃度不純物領域２２ａ，２２ｂ及びアノード領域２２ｃの形成に使用したフォトレジスト膜を除去する。
【００８２】
その後、半導体基板１０の上側全面を覆うフォトレジスト膜を形成した後、このフォトレジスト膜に対し露光及び現像処理を実施して開口部を設ける。そして、この開口部を介して半導体基板１０の表面にｎ型不純物を導入して、ｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄを形成する。
【００８３】
ここでは、ｎ型不純物としてＰ（リン）を使用し、注入エネルギーが１５ｋｅＶ、ドーズ量が２×１０15ｃｍ-2の条件でイオン注入を行うものとする。ｎ型高濃度不純物領域２３ａはｐ型高濃度不純物領域２２ａとサイドウォール２１との間のソース領域１９ａの表層部に形成され、ｎ型高濃度不純物領域２３ｂはドレイン領域２０ａの表層部に形成される。また、ｎ型高濃度不純物領域２３ｃはｐ型高濃度不純物領域２２ｂとサイドウォール２１との間のソース領域１９ｂの表層部に形成され、ｎ型高濃度不純物領域２３ｄはドレイン領域２０ｂの表層部に形成される。
【００８４】
次に、図１３の構造を得るまでの工程を説明する。上述の工程でｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄを形成した後、ｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄの形成に使用したフォトレジスト膜を除去する。そして、例えば１０００℃の温度で熱処理を実施して、不純物を活性化させる。
【００８５】
その後、半導体基板１０の上側全面にＣｏ（コバルト）等の金属膜を形成し、熱処理を施す。この熱処理により、半導体基板１０の表面及びゲート電極１８ａ，１８ｂの表面のシリコンと金属膜中の金属元素とが反応してシリサイドが形成される。その後、未反応の金属膜を除去する。
【００８６】
このようにして、ＬＤＭＯＳトランジスタ形成領域のｐ型高濃度不純物領域２２ａ及びｎ型高濃度不純物領域２３ａの表面にシリサイド膜２５ａが形成され、ゲート電極１８ａの上面にシリサイド膜２５ｂが形成される。更に、ｎ型高濃度不純物領域２３ｂの表面にシリサイド膜２５ｃが形成される。
【００８７】
また、ＥＳＤ保護素子形成領域のｐ型高濃度不純物領域２２ｂ及びｎ型高濃度不純物領域２３ｃの表面にシリサイド膜２５ｄが形成され、ゲート電極１８ｂの上面にシリサイド膜２５ｅが形成される。更に、アノード領域２２ｃの表面にシリサイド膜２５ｆが形成され、ｎ型高濃度不純物領域２３ｄの表面にシリサイド膜２５ｇが形成される。
【００８８】
次に、ＣＶＤ法等により、半導体基板１０の上側全面に例えば酸化シリコン又は窒化シリコン等の絶縁物を堆積させて層間絶縁膜２７を形成する。この層間絶縁膜２７は単層の絶縁膜により形成してもよく、複数の絶縁膜を積層して形成してもよい。その後、ＣＭＰ法により層間絶縁膜２７の表面を研磨して平坦化する。
【００８９】
次に、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜２７の表面からシリサイド膜２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ，２５ｇにそれぞれ到達するコンタクトホールを形成する。そして、それらのコンタクトホール内にＷ（タングステン）等の導電材料を埋め込んで、導電プラグ２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇを形成する。
【００９０】
次に、半導体基板１０の上側全面にアルミニウム等により導電膜を形成した後、フォトリソグラフィ法及びエッチング法を使用して導電膜をパターニングし、第１層目の配線２８を所定のパターンで形成する。
【００９１】
次いで、層間絶縁膜の形成工程、導電プラグの形成工程及び配線層の形成工程を繰り返して多層配線構造を形成する。そして、多層配線構造の上に保護膜を形成する。その後、引出電極上の保護膜をフォトリソグラフィ法及びエッチング法を使用してエッチングする。このようにして、ＬＤＭＯＳトランジスタ及びＥＳＤ保護素子を備えた本実施形態に係る半導体装置が完成する。
【００９２】
本実施形態では、ＬＤＭＯＳトランジスタの形成と同時にＥＳＤ保護素子を形成するので、製造工程数が少ない。これにより、製品コストを削減できるという効果を奏する。
【００９３】
（第２の実施形態）
図１４，図１５は、第２の実施形態に係る半導体装置の製造方法を工程順に表した断面図である。また、図１６は、第２の実施形態に係る半導体装置の上面図である。
【００９４】
まず、図１４（ａ）のように、ｐ型シリコン半導体基板１０を用意する。そして、第１の実施形態と同様に、半導体基板１０に素子分離膜１１ａを形成してＬＤＭＯＳトランジスタ形成領域及びＥＳＤ保護素子形成領域を画定する。また、このとき同時に、ＬＤＭＯＳトランジスタ形成領域内に素子分離膜１１ｂを形成し、ＥＳＤ保護素子形成領域内に素子分離膜１１ｃ，１１ｄを形成する。その後、半導体基板１０の表面を熱酸化させて、酸化膜１３を形成する。
【００９５】
次に、図１４（ｂ）の構造を得るまでの工程を説明する。上述の工程で酸化膜１３を形成した後、酸化膜１３の上にフォトレジスト膜（図示せず）を形成する。そして、このフォトレジスト膜に対し露光及び現像処理を実施して、所定の領域に開口部を設ける。その後、この開口部を介して半導体基板１０にｎ型不純物をイオン注入する。
【００９６】
ここでは、ｎ型不純物としてＰ（リン）を使用し、注入エネルギーが３００ｋｅＶ〜２．０ＭｅＶ、ドーズ量が１０12ｃｍ-2〜３×１０13ｃｍ-2の条件でイオン注入を行うものとする。このイオン注入は１回で行ってもよく、複数回に分けて行ってもよい。
【００９７】
次に、フォトレジスト膜を除去する。このようにして、ＬＤＭＯＳトランジスタ形成領域にドリフト領域３４ａが形成され、ＥＳＤ保護素子形成領域にドリフト領域３４ｂが形成される。
【００９８】
ＬＤＭＯＳトランジスタ形成領域のドリフト領域３４ａは、図１４（ｂ）のように、素子分離膜１１を囲み、一方の側（図１４（ｂ）では左側）の素子分離膜１１ａから離れ、他方の側（図１４（ｂ）では右側）の素子分離膜１１ａに接する。
【００９９】
また、ＥＳＤ保護素子形成領域のドリフト領域３４ｂは、図１４（ｂ）のように、素子分離膜１１ｃ，１１ｄを囲み、一方の側（図１４（ｂ）では左側）の素子分離膜１１ａから離れ、他方の側（図１４（ｂ）では右側）の素子分離膜１１ａに接する。
【０１００】
次に、図１５（ａ）の構造を得るまでの工程を説明する。上述の工程でドリフト領域３４ａ，３４ｂを形成した後、酸化膜１３の上にフォトレジスト膜（図示せず）を形成し、露光及び現像処理を実施してフォトレジスト膜の所定の領域に開口部を設ける。その後、この開口部を介して半導体基板１０にｐ型不純物をイオン注入して、ＬＤＭＯＳトランジスタ形成領域にｐ型ボディ領域１６ａを形成するとともに、ＥＳＤ保護素子形成領域にｐ型ボディ領域１６ｂを形成する。
【０１０１】
ここでは、ｐ型不純物としてＢ（ホウ素）を使用し、注入エネルギーが１５０ｋｅＶ〜５００ｋｅＶ、ドーズ量が１０12ｃｍ-2〜３×１０13ｃｍ-2の条件で半導体基板１０にイオン注入を行うものとする。このイオン注入は１回で行ってもよく、複数回に分けて行ってもよい。
【０１０２】
本実施形態では、ボディ領域１６ａはＬＤＭＯＳトランジスタ形成領域のドリフト領域３４ａと一方の側（図１５（ａ）では左側）の素子分離膜１１ａとの間に形成する。また、ボディ領域１６ｂはＥＳＤ保護素子形成領域のドリフト領域３４ｂと一方の側（図１５（ａ）では左側）の素子分離膜１１ａとの間に形成する。
【０１０３】
次に、図１５（ｂ）の構造を得るまでの工程を説明する。上述の工程でボディ領域１６ａ，１６ｂを形成した後、これらのボディ領域１６ａ，１６ｂの形成に使用したフォトレジスト膜を除去する。その後、第１の実施形態と同様に、例えば１０００℃の温度で熱処理を実施して、不純物を活性化させる。そして、絶縁膜１３を除去した後、再度熱処理を実施し基板１０の表面を熱酸化させて、ゲート絶縁膜１７を形成する。
【０１０４】
次に、ゲート絶縁膜１７の上に、例えばポリシリコンによりゲート電極１８ａ，１８ｂを形成する。この場合、ゲート電極１８ａは上から見たときに幅方向の一方の端部がボディ領域１６ａに重なり、他方の端部が素子分離膜１１ｂに重なるように形成する。また、ゲート電極１８ｂは上から見たときに幅方向の一方の端部がボディ領域１６ｂに重なり、他方の端部が素子分離膜１１ｃに重なるように形成する。
【０１０５】
本実施形態においても、ゲート電極１８ｂと素子分離膜１１ｃとの重なり幅（図１６中のＡ2）が、ゲート電極１８ａと素子分離膜１１ｂとの重なり幅（図１６中のＡ1）と同じ、又はそれよりも若干狭い（Ａ1≧Ａ2）ことが重要である。また、ゲート電極１８ｂの縁部と素子分離膜１１ｃの他方の縁部までの距離（図１６中のＢ2）は、ゲート電極１８ａの縁部と素子分離膜１１ｂの他方の縁部までの距離（図１６中のＢ1）よりも大きい（Ｂ1＜Ｂ2）ことが重要である。
【０１０６】
次に、半導体基板１０の上にフォトレジスト膜を形成し、露光及び現像処理を実施して所定の領域に開口部を設ける。そして、この開口部を介して半導体基板１０にｎ型不純物をイオン注入して、ソース領域１９ａ，１９ｂ及びドレイン領域２０ａ，２０ｂを形成する。
【０１０７】
ソース領域１９ａは、ボディ領域１６ａの上部であって、上から見たときにゲート電極１８ａに隣接し且つ素子分離膜１１ａから離れた位置に形成する。これと同様に、ソース領域１９ｂは、ボディ領域１６ｂの上部であって、上から見たときにゲート電極１８ｂに隣接し且つ素子分離膜１１ａから離れた位置に形成する。
【０１０８】
また、ドレイン領域２０ａは素子分離膜１１ｂと素子分離膜１１ａとの間に形成し、ドレイン領域２０ｂは素子分離膜１１ｄと素子分離膜１１ａとの間に形成する。
【０１０９】
次に、ソース領域１９ａ，１９ｂ及びドレイン領域２０ａ，２０ｂの形成に使用したフォトレジスト膜を除去した後、半導体基板１０の上側全面に絶縁膜を形成する。そして、この絶縁膜を異方性エッチングして、ゲート電極１８ａ，１８ｂの両側にそれぞれサイドウォール２１を形成する。その後、ゲート電極１８ａ，１８ｂ及びサイドウォール２１に覆われていない部分のゲート絶縁膜１７をエッチングにより除去する。
【０１１０】
次に、半導体基板１０の上にフォトレジスト膜を形成し、露光及び現像処理を実施してフォトレジスト膜の所定の領域に開口部を設ける。そして、この開口部を介して半導体基板１０にｐ型不純物を導入して、ｐ型高濃度不純物領域２２ａ，２２ｂ及びアノード領域２２ｃを形成する。
【０１１１】
この場合、ｐ型高濃度不純物領域２２ａはＬＤＭＯＳトランジスタ形成領域のソース領域１９ａと素子分離膜１１ａとの間のボディ領域１６ａの表層部に形成する。また、ｐ型高濃度不純物領域２２ｂはＥＳＤ保護素子形成領域のソース領域１９ｂと素子分離膜１１ａとの間のボディ領域１６ｂの表層部に形成し、アノード領域２２ｃは素子分離膜１１ｃと素子分離膜１１ｄとの間に形成する。
【０１１２】
ｐ型高濃度不純物領域２２ａ，２２ｂ及びアノード領域２２ｃを形成した後、ｐ型高濃度不純物領域２２ａ，２２ｂ及びアノード領域２２ｃの形成に使用したフォトレジスト膜を除去する。
【０１１３】
次に、半導体基板１０の上にフォトレジスト膜を形成し、露光及び現像処理を実施してフォトレジスト膜の所定の領域に開口部を設ける。そして、この開口部を介して半導体基板１０にｎ型不純物を導入して、ｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄを形成する。
【０１１４】
この場合、ｎ型高濃度不純物領域２３ａはｐ型高濃度不純物領域２２ａとサイドウォール２１との間のソース領域１９ａの表層部に形成し、ｎ型高濃度不純物領域２３ｂはドレイン領域２０ａの表層部に形成する。また、ｎ型高濃度不純物領域２３ｃはｐ型高濃度不純物領域２２ｂとサイドウォール２１との間のソース領域１９ｂの表層部に形成し、ｎ型高濃度不純物領域２３ｄはドレイン領域２０ｂの表層部に形成する。
【０１１５】
ｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄを形成した後、これらのｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄの形成に使用したフォトレジスト膜を除去し、例えば１０００℃の温度で熱処理を実施して、不純物を活性化させる。その後のシリサイド膜形成工程、層間絶縁膜形成工程、導電プラグ及び配線形成工程は第１の実施形態と同様であるので、ここではその説明を省略する。
【０１１６】
本実施形態においても、ＥＳＤ保護素子のゲート電極１８ｂと素子分離膜１１ｃとの重なり幅Ａ2を、ＬＤＭＯＳトランジスタのゲート電極１８ａと素子分離膜１１ｂとの重なり幅Ａ1と同じか又はそれよりも若干短く設定している（Ａ1≧Ａ2）。また、ＥＳＤ保護素子のゲート電極１８ｂの縁部からアノード領域２２ｃまでの距離Ｂ2を、ＬＤＭＯＳトランジスタのゲート電極１８ａの縁部からドレイン領域２０ａまでの距離Ｂ1よりも大きくしている（Ｂ1＜Ｂ2）。
【０１１７】
これにより、第１の実施形態と同様に、ＥＳＤ保護素子により内部回路の静電気等による破損を防止できるとともに、半導体装置の高集積化が可能になる。また、本実施形態の半導体装置は、ＬＤＭＯＳトランジスタの形成と同時にＥＳＤ保護素子を形成するので、製造工程数の増加が回避され、製造コストが低減されるという効果を奏する。
【０１１８】
（第３の実施形態）
図１７，図１８は、第３の実施形態に係る半導体装置の製造方法を工程順に表した断面図である。また、図１９は、第３の実施形態に係る半導体装置の上面図である。
【０１１９】
まず、図１７（ａ）のように、ｐ型シリコン半導体基板１０を用意する。そして、第１の実施形態と同様に、半導体基板１０に素子分離膜１１ａを形成してＬＤＭＯＳトランジスタ形成領域及びＥＳＤ保護素子形成領域を画定する。また、このとき同時に、ＬＤＭＯＳトランジスタ形成領域内に素子分離膜１１ｂを形成し、ＥＳＤ保護素子形成領域内に素子分離膜１１ｃ，１１ｄを形成する。その後、半導体基板１０の表面を熱酸化させて、酸化膜１３を形成する。
【０１２０】
次に、図１７（ｂ）の構造を得るまでの工程を説明する。上述の工程で酸化膜１３を形成した後、酸化膜１３の上にフォトレジスト膜（図示せず）を形成する。その後、このフォトレジスト膜に対し露光及び現像処理を実施して、所定の領域に開口部を設ける。そして、この開口部を介して半導体基板１０にｐ型不純物をイオン注入する。
【０１２１】
ここでは、ｐ型不純物としてＢ（ホウ素）を使用し、注入エネルギーが１５０ｋｅＶ〜１．０ＭｅＶ、ドーズ量が１０12ｃｍ-2〜３×１０13ｃｍ-2の条件でイオン注入を行うものとする。なお、イオン注入は１回で行ってもよく、複数回に分けて行ってもよい。
【０１２２】
次に、フォトレジスト膜を除去する。このようにして、ＬＤＭＯＳトランジスタ形成領域にｐ型ボディ領域４６ａが形成され、ＥＳＤ保護素子形成領域にｐ型ボディ領域４６ｂが形成される。
【０１２３】
次に、図１８（ａ）の構造を得るまでの工程を説明する。上述の工程でボディ領域４６ａ，４６ｂを形成した後、酸化膜１３の上にフォトレジスト膜を形成し、露光及び現像処理を施して所定の領域に開口部を設ける。その後、この開口部を介してボディ領域４６ａ，４６ｂにｎ型不純物をイオン注入して、ＬＤＭＯＳトランジスタ形成領域にｎ型ドリフト領域４４ａを形成し、ＥＳＤ保護素子形成領域にｎ型ドリフト領域４４ｂを形成する。
【０１２４】
ＬＤＭＯＳトランジスタ形成領域のドリフト領域４４ａは、図１８（ａ）のように、素子分離膜１１を囲み、一方の側（図１８（ａ）では左側）の素子分離膜１１ａから離れ、他方の側（図１８（ａ）では右側）の素子分離膜１１ａに接する。また、ＥＳＤ保護素子形成領域のドリフト領域４４ｂは、図１８（ａ）のように、素子分離膜１１ｃ，１１ｄを囲み、一方の側（図１８（ａ）では左側）の素子分離膜１１ａから離れ、他方の側（図１８（ａ）では右側）の素子分離膜１１ａに接する。
【０１２５】
次に、図１８（ｂ）の構造を得るまでの工程を説明する。上述の工程でドリフト領域４４ａ，４４ｂを形成した後、これらのドリフト領域４４ａ，４４ｂの形成に使用したフォトレジスト膜を除去する。その後、第１の実施形態と同様に、例えば１０００℃の温度で熱処理を実施して、不純物を活性させる。そして、絶縁膜１３を除去し、再度熱処理を実施し基板１０の表面を熱酸化させて、ゲート絶縁膜１７を形成する。
【０１２６】
次に、ゲート絶縁膜１７の上に、例えばポリシリコンによりゲート電極１８ａ，１８ｂを形成する。この場合、ゲート電極１８ａは上から見たときに幅方向の一方の端部がボディ領域１６ａに重なり、他方の端部が素子分離膜１１ｂに重なるように形成する。また、ゲート電極１８ｂは上から見たときに幅方向の一方の端部がボディ領域１６ｂに重なり、他方の端部が素子分離膜１１ｃに重なるように形成する。
【０１２７】
本実施形態においても、ゲート電極１８ｂと素子分離膜１１ｃとの重なり幅（図１９中のＡ2）が、ゲート電極１８ａと素子分離膜１１ｂとの重なり幅（図１９中のＡ1）と同じ、又はそれよりも若干狭い（Ａ1≧Ａ2）ことが重要である。また、ゲート電極１８ｂの縁部と素子分離膜１１ｃの他方の縁部までの距離（図１９中のＢ2）は、ゲート電極１８ａの縁部と素子分離膜１１ｂの他方の縁部までの距離（図１９中のＢ1）よりも大きい（Ｂ1＜Ｂ2）ことが重要である。
【０１２８】
次に、半導体基板１０の上にフォトレジスト膜を形成し、露光及び現像処理を実施してフォトレジスト膜の所定の領域に開口部を設ける。そして、この開口部を介して半導体基板１０にｎ型不純物をイオン注入して、ソース領域１９ａ，１９ｂ及びドレイン領域２０ａ，２０ｂを形成する。
【０１２９】
ソース領域１９ａは、ボディ領域４６ａの上部であって、上から見たときにゲート電極１８ａに隣接し且つ素子分離膜１１ａから離れた位置に形成する。これと同様に、ソース領域１９ｂは、ボディ領域４６ｂの上部であって、上から見たときにゲート電極１８ｂに隣接し且つ素子分離膜１１ａから離れた位置に形成する。
【０１３０】
また、ドレイン領域２０ａは素子分離膜１１ｂと素子分離膜１１ａとの間に形成し、ドレイン領域２０ｂは素子分離膜１１ｄと素子分離膜１１ａとの間に形成する。
【０１３１】
次に、ソース領域１９ａ，１９ｂ及びドレイン領域２０ａ，２０ｂの形成に使用したフォトレジスト膜を除去した後、半導体基板１０の上側全面に絶縁膜を形成する。そして、この絶縁膜を異方性エッチングして、ゲート電極１８ａ，１８ｂの両側にそれぞれサイドウォール２１を形成する。また、ゲート電極１８ａ，１８ｂ及びサイドウォール２１に覆われていない部分のゲート絶縁膜１７をエッチングにより除去する。
【０１３２】
次に、半導体基板１０の上にフォトレジスト膜を形成し、露光及び現像処理を実施して所定の領域に開口部を設ける。そして、この開口部を介して半導体基板１０にｐ型不純物を導入して、ｐ型高濃度不純物領域２２ａ，２２ｂ及びアノード領域２２ｃを形成する。
【０１３３】
この場合、ｐ型高濃度不純物領域２２ａはＬＤＭＯＳトランジスタ形成領域のソース領域１９ａと素子分離膜１１ａとの間のボディ領域４６ａの表層部に形成する。また、ｐ型高濃度不純物領域２２ｂはＥＳＤ保護素子形成領域のソース領域１９ｂと素子分離膜１１ａとの間のボディ領域４６ｂの表層部に形成し、アノード領域２２ｃは素子分離膜１１ｃと素子分離膜１１ｄとの間に形成する。
【０１３４】
次に、半導体基板１０の上にフォトレジスト膜を形成し、露光及び現像処理を実施して所定の領域に開口部を設ける。そして、この開口部を介して半導体基板１０にｎ型不純物を導入して、ｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄを形成する。
【０１３５】
この場合、ｎ型高濃度不純物領域２３ａはｐ型高濃度不純物領域２２ａとサイドウォール２１との間のソース領域１９ａの表層部に形成し、ｎ型高濃度不純物領域２３ｂはドレイン領域２０ａの表層部に形成する。また、ｎ型高濃度不純物領域２３ｃはｐ型高濃度不純物領域２２ｂとサイドウォール２１との間のソース領域１９ｂの表層部に形成し、ｎ型高濃度不純物領域２３ｄはドレイン領域２０ｂの表層部に形成する。
【０１３６】
ｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄを形成した後、これらのｎ型高濃度不純物領域２３ａ，２３ｂ，２３ｃ，２３ｄの形成に使用したフォトレジスト膜を除去して、例えば１０００℃の温度で熱処理を実施し、不純物を活性化させる。その後のシリサイド膜形成工程、層間絶縁膜形成工程、導電プラグ及び配線形成工程は第１の実施形態と同様であるので、ここではその説明を省略する。
【０１３７】
本実施形態においても、ＥＳＤ保護素子のゲート電極１８ｂと素子分離膜１１ｃとの重なり幅Ａ2を、ＬＤＭＯＳトランジスタのゲート電極１８ａと素子分離膜１１ｂとの重なり幅Ａ1と同じか又はそれよりも若干短く設定している（Ａ1≧Ａ2）。また、ＥＳＤ保護素子のゲート電極１８ｂの縁部からアノード領域２２ｃまでの距離Ｂ2を、ＬＤＭＯＳトランジスタのゲート電極１８ａの縁部からドレイン領域２０ａまでの距離Ｂ1よりも大きくしている（Ｂ1＜Ｂ2）。
【０１３８】
これにより、第１の実施形態と同様に、ＥＳＤ保護素子により内部回路の静電気等による破損を防止できるとともに、半導体装置の高集積化が可能になる。また、本実施形態の半導体装置は、ＬＤＭＯＳトランジスタの形成と同時にＥＳＤ保護素子を形成するので、製造工程数の増加が回避され、製造コストが低減されるという効果を奏する。
【０１３９】
（第４の実施形態）
図２０は第４の実施形態に係る半導体装置の断面図、図２１は同じくその上面図である。これらの図２０，図２１において、図１，図２と同一物には同一符号を付して、その詳細な説明は省略する。なお、図２０，図２１では、シリサイド膜及び層間絶縁膜等の図示を省略している。
【０１４０】
半導体基板１０には、第１の実施形態と同様に素子分離膜１１ａが形成されており、この素子分離膜１１ａによりＬＤＭＯＳトランジスタ形成領域及びＥＳＤ保護素子形成領域が区画されている。また、ＬＤＭＯＳトランジスタ形成領域には素子分離膜１１ｂが形成されており、ＥＳＤ保護素子形成領域には素子分離膜１１ｃ，１１ｄが形成されている。
【０１４１】
更に、ＬＤＭＯＳトランジスタ形成領域にはｎ型ドリフト領域１４ａ、ｐ型ボディ領域１６ａ、ｎ型ソース領域１９ａ、ｎ型ドレイン領域２０ａ、ｐ型高濃度不純物領域２２ａ、ｎ型高濃度不純物領域２３ａ，２３ｂが形成されている。また、ＥＳＤ保護素子形成領域には、ｎ型ドリフト領域１４ｂ、ｐ型ボディ領域１６ｂ、ｎ型ソース領域１９ｂ、ｐ型アノード領域２２ｃ、ｎ型ドレイン領域２０ｂ、ｐ型高濃度不純物領域２２ｂ、ｎ型高濃度不純物領域２３ｃ，２３ｄが形成されている。
【０１４２】
ＬＤＭＯＳトランジスタ形成領域の半導体基板１０上には、ゲート絶縁膜１７を介してゲート電極５８ａが矩形リング状に形成されている。図２１のように、ｐ型高濃度不純物領域２２ａ及びｎ型高濃度不純物領域２３ａはリング状ゲート電極５８ａの内側に配置されている。
【０１４３】
これと同様に、ＥＳＤ保護素子形成領域の半導体基板１０上には、ゲート絶縁膜１７を介してゲート電極５８ｂが矩形リング状に形成されている。ｐ型高濃度不純物領域２２ｂ及びｎ型高濃度不純物領域２３ｃはリング状ゲート電極５８ｂの内側に配置されている。
【０１４４】
本実施形態においても、ゲート電極５８ｂと素子分離膜１１ｃとの重なり幅（図２１中のＡ2）が、ゲート電極５８ａと素子分離膜１１ｂとの重なり幅（図２１中のＡ1）と同じ、又はそれよりも若干狭く設定されている。また、ゲート電極５８ｂの縁部と素子分離膜１１ｃの他方の縁部までの距離（図２１中のＢ2）は、ゲート電極５８ａの縁部と素子分離膜１１ｂの他方の縁部までの距離（図２１中のＢ1）よりも大きく（Ｂ1＜Ｂ2）設定されている。
【０１４５】
これにより、第１の実施形態と同様に、ＥＳＤ保護素子により内部回路の静電気等による破損を防止できるとともに、半導体装置の高集積化が可能になる。また、本実施形態の半導体装置は、ＬＤＭＯＳトランジスタの形成と同時にＥＳＤ保護素子を形成するので、製造工程数の増加が回避され、製造コストが低減されるという効果を奏する。
【０１４６】
更に、本実施形態では、ゲート電極５８ａ，５８ｂをリング状に形成しているため、ゲート電極５８ａ，５８ｂによるバイアスによって比較的濃度が高いドリフト領域１４ａ，１４ｂ中に空乏層が伸びる。これにより、所望の特性（接合耐圧）をより確実に確保できるという利点がある。
【符号の説明】
【０１４７】
１０…半導体基板、１１ａ…素子分離膜、１１ｂ，１１ｃ，１１ｄ…素子分離膜、１４ａ，１４ｂ，３４ａ，３４ｂ，４４ａ，４４ｂ…ドリフト領域、１５…フォトレジスト膜、１６ａ，１６ｂ，４６ａ，４６ｂ…ボディ領域、１７…ゲート絶縁膜、１８ａ，１８ｂ，５８ａ，５８ｂ…ゲート電極、１９ａ，１９ｂ…ソース領域、２０ａ，２０ｂ…ドレイン領域、２１…サイドウォール、２２ａ，２２ｂ…ｐ型高濃度不純物領域、２２ｃ，２３ｄ…アノード領域、２３ａ，２３ｂ，２３ｃ，２３ｄ…ｎ型高濃度不純物領域、２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ，２５ｇ…シリサイド膜、２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ…導電プラグ、２７…層間絶縁膜、２８…配線、３１ａ，３１ｂ…ＬＤＭＯＳトランジスタ、３２ａ，３２ｂ…ＥＳＤ保護素子、３３…高電位側電源端子、３４…入力端子、３５…低電位側電源端子。
【特許請求の範囲】
【請求項１】
ＬＤＭＯＳ（Laterally Diffused MOS）トランジスタと、
ＥＳＤ（Electrostatic Discharge）保護素子と、
前記ＬＤＭＯＳトランジスタにおいて、半導体基板上に絶縁膜を介して形成された第１のゲート電極と、
前記半導体基板に第１導電型不純物を導入して形成され、前記第１のゲート電極の一方の縁部側に配置された第１のボディ領域と、
前記第１のボディ領域の上部に配置された第２導電型の第１のソース領域と、
前記半導体基板の上部に形成され、前記第１のゲート電極に重なるように配置された第１の素子分離膜と、
前記半導体基板内に形成され、第２導電型不純物を含み、前記第１の素子分離膜の縁部に接し且つ前記第１のゲート電極から離れた位置に配置された第１のドレイン領域と、
前記半導体基板内に形成され、第２導電型不純物を含み、前記第１のボディ領域及び前記第１のドレイン領域に接する第１のドリフト領域とを有し、
前記ＥＳＤ保護素子は、前記半導体基板上に絶縁膜を介して形成された第２のゲート電極と、
前記半導体基板内に形成され、第１導電型不純物を含み、前記第２のゲート電極の一方の縁部側に配置された第２のボディ領域と、
前記第２のボディ領域の上部に配置された第２導電型の第２のソース領域と、
前記半導体基板の上部に形成され、前記第２のゲート電極に重なるように配置された第２の素子分離膜と、
前記半導体基板内に形成され、第１導電型不純物を含み、前記第２の素子分離膜の縁部に接し且つ前記第２のゲート電極から離れた位置に配置されたアノード領域と、
前記半導体基板の上部に形成され、前記アノード領域に隣接して配置された第３の素子分離膜と、
前記半導体基板内に形成され、第２導電型不純物を含み、前記第３の素子分離膜に接触する第２のドレイン領域と、
前記半導体基板内に形成され、第２導電型不純物を含み、前記第２のボディ領域、前記アノード領域及び前記第２のドレイン領域に接する第２のドリフト領域とを有し、
前記第１のゲート電極と前記第１の素子分離膜との重なり幅をＡ1、前記第２のゲート電極と前記第２の素子分離膜との重なり幅をＡ2、前記第１のゲート電極と前記第１のドレイン領域との間隔をＢ1、前記第２のゲート電極と前記アノード領域との間隔をＢ2としたときに、Ａ1≧Ａ2、且つＢ1＜Ｂ2の関係を有することを特徴とする半導体装置。
【請求項２】
前記第１の素子分離膜、前記第２の素子分離膜及び前記第３の素子分離膜は、ＳＴＩ（Shallow Trench Isolation）法により形成された酸化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のボディ領域は前記第１のドリフト領域に囲まれ、前記第２のボディ領域は前記第２のドリフト領域に囲まれていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のボディ領域及び前記第１のドリフト領域は上下方向に重ならず、前記第２のボディ領域及び前記第２のドリフト領域は上下方向に重ならないことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１のドリフト領域は前記第１のボディ領域に囲まれ、前記第２のドリフト領域は前記第２のボディ領域に囲まれていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記第１のゲート電極及び前記第２のゲート電極が、リング状に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
第１導電型半導体基板にＬＤＭＯＳ（Laterally Diffused MOS）トランジスタ形成領域及びＥＳＤ（Electrostatic Discharge）保護素子形成領域を確定し、前記ＬＤＭＯＳトランジスタ形成領域内に第１の素子分離膜を形成するとともに、前記ＥＳＤ保護素子形成領域内に第２の素子分離膜及び第３の素子分離膜を相互に離隔して形成する工程と、
前記ＬＤＭＯＳトランジスタ形成領域の前記半導体基板に第２導電型不純物を導入して第１のドリフト領域を形成するとともに、前記ＥＳＤ保護素子形成領域の前記半導体基板に第２導電型不純物を導入して第２のドリフト領域を形成する工程と、
前記ＬＤＭＯＳトランジスタ形成領域の前記半導体基板に第１導電型不純物を導入して前記第１の素子分離膜から離隔した位置に第１のボディ領域を形成するとともに、前記ＥＳＤ保護素子形成領域の前記半導体基板に第１導電型不純物を導入して前記第２の素子分離膜及び前記第３の素子分離膜から離隔した位置に第２のボディ領域を形成する工程と、
前記ＬＤＭＯＳトランジスタ形成領域の前記半導体基板の上に第１のゲート絶縁膜を形成するとともに、前記ＥＳＤ保護素子形成領域の前記半導体基板上に第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜の上であって前記第１のボディ領域及び前記第１の素子分離膜に重なる位置に第１のゲート電極を形成するとともに、前記第２のゲート絶縁膜の上であって前記第２のボディ領域及び前記第２の素子分離膜に重なる位置に第２のゲート電極を形成する工程と、
前記ＬＤＭＯＳトランジスタ形成領域の前記第１のボディ領域の上部及び前記第１の素子分離膜と前記ＬＤＭＯＳトランジスタ形成領域の縁部との間にそれぞれ第２導電型不純物を導入して第１のソース領域及び第１のドレイン領域を形成するとともに、前記ＳＥＤ保護素子形成領域の前記第２のボディ領域の上部及び前記第３の素子分離膜と前記ＳＥＤ保護素子形成領域の縁部との間にそれぞれ第２導電型不純物を導入して第２のソース領域及び第２のドレイン領域を形成する工程と、
前記ＥＳＤ保護素子形成領域の前記第２の素子分離膜と前記第３の素子分離膜との間に第１導電型不純物を導入してアノード領域を形成する工程とを有し、
前記第１のゲート電極と前記第１の素子分離膜との重なり幅をＡ1、前記第２のゲート電極と前記第２の素子分離膜との重なり幅をＡ2、前記第１のゲート電極と前記第１のドレイン領域との間隔をＢ1、前記第２のゲート電極と前記アノード領域との間隔をＢ2としたときに、Ａ1≧Ａ2、且つＢ1＜Ｂ2の関係を満足するように、前記第１のゲート電極、前記第１の素子分離膜、前記第１のドレイン領域、前記第２のゲート電極、前記第２の素子分離膜及び前記アノード領域を形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記第１のボディ領域は前記第１のドリフト領域の上部に不純物を導入して形成し、前記第２のボディ領域は前記第２のドリフト領域の上部に不純物を導入して形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１のボディ領域は前記第１のドリフト領域の隣りに形成し、前記第２のボディ領域は前記第２のドリフト領域の隣りに形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記第１のドリフト領域及び前記第２のドリフト領域は、前記第１のボディ領域及び前記第２のボディ領域を形成した後に前記第１のボディ領域及び前記第２のボディ領域の上部に不純物を導入して形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１】
ＬＤＭＯＳ（Laterally Diffused MOS）トランジスタと、
ＥＳＤ（Electrostatic Discharge）保護素子と、
前記ＬＤＭＯＳトランジスタにおいて、半導体基板上に絶縁膜を介して形成された第１のゲート電極と、
前記半導体基板に第１導電型不純物を導入して形成され、前記第１のゲート電極の一方の縁部側に配置された第１のボディ領域と、
前記第１のボディ領域の上部に配置された第２導電型の第１のソース領域と、
前記半導体基板の上部に形成され、前記第１のゲート電極に重なるように配置された第１の素子分離膜と、
前記半導体基板内に形成され、第２導電型不純物を含み、前記第１の素子分離膜の縁部に接し且つ前記第１のゲート電極から離れた位置に配置された第１のドレイン領域と、
前記半導体基板内に形成され、第２導電型不純物を含み、前記第１のボディ領域及び前記第１のドレイン領域に接する第１のドリフト領域とを有し、
前記ＥＳＤ保護素子は、前記半導体基板上に絶縁膜を介して形成された第２のゲート電極と、
前記半導体基板内に形成され、第１導電型不純物を含み、前記第２のゲート電極の一方の縁部側に配置された第２のボディ領域と、
前記第２のボディ領域の上部に配置された第２導電型の第２のソース領域と、
前記半導体基板の上部に形成され、前記第２のゲート電極に重なるように配置された第２の素子分離膜と、
前記半導体基板内に形成され、第１導電型不純物を含み、前記第２の素子分離膜の縁部に接し且つ前記第２のゲート電極から離れた位置に配置されたアノード領域と、
前記半導体基板の上部に形成され、前記アノード領域に隣接して配置された第３の素子分離膜と、
前記半導体基板内に形成され、第２導電型不純物を含み、前記第３の素子分離膜に接触する第２のドレイン領域と、
前記半導体基板内に形成され、第２導電型不純物を含み、前記第２のボディ領域、前記アノード領域及び前記第２のドレイン領域に接する第２のドリフト領域とを有し、
前記第１のゲート電極と前記第１の素子分離膜との重なり幅をＡ1、前記第２のゲート電極と前記第２の素子分離膜との重なり幅をＡ2、前記第１のゲート電極と前記第１のドレイン領域との間隔をＢ1、前記第２のゲート電極と前記アノード領域との間隔をＢ2としたときに、Ａ1≧Ａ2、且つＢ1＜Ｂ2の関係を有することを特徴とする半導体装置。
【請求項２】
前記第１の素子分離膜、前記第２の素子分離膜及び前記第３の素子分離膜は、ＳＴＩ（Shallow Trench Isolation）法により形成された酸化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のボディ領域は前記第１のドリフト領域に囲まれ、前記第２のボディ領域は前記第２のドリフト領域に囲まれていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のボディ領域及び前記第１のドリフト領域は上下方向に重ならず、前記第２のボディ領域及び前記第２のドリフト領域は上下方向に重ならないことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１のドリフト領域は前記第１のボディ領域に囲まれ、前記第２のドリフト領域は前記第２のボディ領域に囲まれていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記第１のゲート電極及び前記第２のゲート電極が、リング状に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
第１導電型半導体基板にＬＤＭＯＳ（Laterally Diffused MOS）トランジスタ形成領域及びＥＳＤ（Electrostatic Discharge）保護素子形成領域を確定し、前記ＬＤＭＯＳトランジスタ形成領域内に第１の素子分離膜を形成するとともに、前記ＥＳＤ保護素子形成領域内に第２の素子分離膜及び第３の素子分離膜を相互に離隔して形成する工程と、
前記ＬＤＭＯＳトランジスタ形成領域の前記半導体基板に第２導電型不純物を導入して第１のドリフト領域を形成するとともに、前記ＥＳＤ保護素子形成領域の前記半導体基板に第２導電型不純物を導入して第２のドリフト領域を形成する工程と、
前記ＬＤＭＯＳトランジスタ形成領域の前記半導体基板に第１導電型不純物を導入して前記第１の素子分離膜から離隔した位置に第１のボディ領域を形成するとともに、前記ＥＳＤ保護素子形成領域の前記半導体基板に第１導電型不純物を導入して前記第２の素子分離膜及び前記第３の素子分離膜から離隔した位置に第２のボディ領域を形成する工程と、
前記ＬＤＭＯＳトランジスタ形成領域の前記半導体基板の上に第１のゲート絶縁膜を形成するとともに、前記ＥＳＤ保護素子形成領域の前記半導体基板上に第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜の上であって前記第１のボディ領域及び前記第１の素子分離膜に重なる位置に第１のゲート電極を形成するとともに、前記第２のゲート絶縁膜の上であって前記第２のボディ領域及び前記第２の素子分離膜に重なる位置に第２のゲート電極を形成する工程と、
前記ＬＤＭＯＳトランジスタ形成領域の前記第１のボディ領域の上部及び前記第１の素子分離膜と前記ＬＤＭＯＳトランジスタ形成領域の縁部との間にそれぞれ第２導電型不純物を導入して第１のソース領域及び第１のドレイン領域を形成するとともに、前記ＳＥＤ保護素子形成領域の前記第２のボディ領域の上部及び前記第３の素子分離膜と前記ＳＥＤ保護素子形成領域の縁部との間にそれぞれ第２導電型不純物を導入して第２のソース領域及び第２のドレイン領域を形成する工程と、
前記ＥＳＤ保護素子形成領域の前記第２の素子分離膜と前記第３の素子分離膜との間に第１導電型不純物を導入してアノード領域を形成する工程とを有し、
前記第１のゲート電極と前記第１の素子分離膜との重なり幅をＡ1、前記第２のゲート電極と前記第２の素子分離膜との重なり幅をＡ2、前記第１のゲート電極と前記第１のドレイン領域との間隔をＢ1、前記第２のゲート電極と前記アノード領域との間隔をＢ2としたときに、Ａ1≧Ａ2、且つＢ1＜Ｂ2の関係を満足するように、前記第１のゲート電極、前記第１の素子分離膜、前記第１のドレイン領域、前記第２のゲート電極、前記第２の素子分離膜及び前記アノード領域を形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記第１のボディ領域は前記第１のドリフト領域の上部に不純物を導入して形成し、前記第２のボディ領域は前記第２のドリフト領域の上部に不純物を導入して形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１のボディ領域は前記第１のドリフト領域の隣りに形成し、前記第２のボディ領域は前記第２のドリフト領域の隣りに形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記第１のドリフト領域及び前記第２のドリフト領域は、前記第１のボディ領域及び前記第２のボディ領域を形成した後に前記第１のボディ領域及び前記第２のボディ領域の上部に不純物を導入して形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−１６０５１０（Ｐ２０１２−１６０５１０Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１１−１７６１１（Ｐ２０１１−１７６１１）
【出願日】平成２３年１月３１日（２０１１．１．３１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２３年１月３１日（２０１１．１．３１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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