半導体装置
【課題】たとえばＤＣ−ＤＣコンバータ等の電源または電力変換機器のスイッチング等に使用されるパワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子は、スイッチングの高速化に伴い、ゲート容量を極力小さくする必要がある。このためには、チャネルとならない部分のゲート電極を取り去り、スプリットゲートとする手法が有効とされている。しかし、Ｎチャネル型パワーＭＯＳＦＥＴを例に取り説明すると、その反作用として、チャネルを形成するＰ型ボディ領域の端部に電界が集中するため、パンチスルー耐圧が低下する等の問題が発生する。
【解決手段】本願の一つの発明は、プレーナ−バーティカル型パワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、各アクティブセル内のスプリットゲート間にトレンチ内に延在するフィールドプレート、すなわち、トレンチフィールドプレートを設けたものである。
【解決手段】本願の一つの発明は、プレーナ−バーティカル型パワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、各アクティブセル内のスプリットゲート間にトレンチ内に延在するフィールドプレート、すなわち、トレンチフィールドプレートを設けたものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー（Ｐｏｗｅｒ）ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）またはＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置（または半導体集積回路装置）におけるデバイス構造等に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開平１−２９１４６８号公報（特許文献１）には、スプリットゲート（Ｓｐｌｉｔ Ｇａｔｅ）を有し、オン抵抗を下げ、且つ、短チャネル効果を抑制するために、Ｎ−ドリフト領域の上端部にＮ−ドリフト領域よりも高濃度のＮ型領域が設けられたプレーナ−バーティカル（Ｐｌａｎａｒ−Ｖｅｒｔｉｃａｌ）型パワーＭＯＳＦＥＴ等が開示されている。
【０００３】
日本特開２００６−５４４８３号公報（特許文献２）には、スプリットゲートを有し、パンチスルー耐圧を向上させるために、Ｎ−ドリフト領域の上端部にＮ−ドリフト領域よりも高濃度のＮ型領域が設けられたプレーナ−バーティカル型パワーＭＯＳＦＥＴ等において、前記Ｎ型領域をゲート電極を不純物導入のマスクとして用いて、イオン注入により自己整合的に導入する技術が開示されている。
【０００４】
日本特開２００１−１５６２９４号公報（特許文献３）には、スプリットゲートおよび、その間にソースに接続された中間ゲートを有するプレーナ−バーティカル型パワーＭＯＳＦＥＴ等が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１−２９１４６８号公報
【特許文献２】特開２００６−５４４８３号公報
【特許文献３】特開２００１−１５６２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
たとえばＤＣ−ＤＣコンバータ等の電源または電力変換機器のスイッチング等に使用されるパワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子は、スイッチングの高速化に伴い、ゲート容量（主にゲート−ドレイン間容量）を極力小さくする必要がある。このためには、チャネルとならない部分のゲート電極を取り去り、スプリットゲートとする手法が有効とされている。しかし、Ｎチャネル型パワーＭＯＳＦＥＴを例に取り説明すると、その反作用として、チャネルを形成するＰ型ボディ領域の端部に電界が集中するため、パンチスルー耐圧が低下する等の問題が発生する。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、高速のスイッチングが可能な半導体装置を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、プレーナ−バーティカル型パワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、各アクティブセル内のスプリットゲート間にトレンチ（Ｔｒｅｎｃｈ）内に延在するフィールドプレート（Ｆｉｅｌｄ Ｐｌａｔｅ）、すなわち、トレンチフィールドプレートを設けたものである。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、プレーナ−バーティカル型パワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、各アクティブセル内にトレンチフィールドプレートを設けたので、パンチスルー耐圧の低下を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の各実施の形態の半導体装置の主要な応用分野であるコンピュータ用のＤＣ−ＤＣコンバータの回路構成を示す模式回路図である。
【図２】本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの半導体チップ全体上面図である（単位セルは、アクティブセル領域全体に敷き詰められているが、図面を見やすくするために、中央部のみに表示した）。
【図３】図２のＸ−Ｘ’断面に対応するチップ模式断面図である。
【図４】図２の単位アクティブセル領域２０の簡略化した拡大平面図である。
【図５】図４の単位アクティブセル領域部分切り出し部Ｒ３の拡大詳細平面図である。
【図６】図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。
【図７】図２のゲート電極引き出し部切り出し領域Ｒ１の拡大上面図である。
【図８】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（Ｎ型低抵抗領域導入工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図９】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（トレンチ形成工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図１０】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（ゲート酸化およびポリシリコン膜等成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図１１】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（ゲート電極等パターニング工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図１２】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（Ｐ型ボディ領域導入工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図１３】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（層間絶縁膜成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図１４】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（ソースコンタクトホール形成工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図１５】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（Ｐ型ボディコンタクト領域導入工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図１６】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（メタル電極膜成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図１７】本願の前記一実施の形態の半導体装置のゲート引き出し部に対する変形例（変形例１：フィールドプレートゲート接続）の構造を説明するための図２のゲート電極引き出し部切り出し領域Ｒ１の拡大上面図である。
【図１８】本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例２：Ｎ型低抵抗領域のないセル構造）の構造を説明するための図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。
【図１９】本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例３：ポリサイド構造）の構造を説明するための図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。
【図２０】本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例３：ポリサイド構造）に対応する製造方法の一例を説明するための製造工程途中（ゲート酸化およびポリシリコン膜等成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図２１】本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）の構造を説明するための図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。
【図２２】本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）に対応する製造方法の一例を説明するための製造工程途中（トレンチ形成工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図２３】本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）に対応する製造方法の一例を説明するための製造工程途中（犠牲酸化および犠牲ポリシリコン膜成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図２４】本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）に対応する製造方法の一例を説明するための製造工程途中（犠牲酸化および犠牲ポリシリコン膜エッチバック工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図２５】本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）に対応する製造方法の一例を説明するための製造工程途中（ゲート酸化工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図２６】本願の前記一実施の形態の半導体装置の平面構造等に対する変形例（変形例５：高抵抗フィールドプレート）の構造を説明するための模式回路図である。
【図２７】本願の前記一実施の形態の半導体装置の平面構造等に対する変形例（変形例５：高抵抗フィールドプレート）の構造を説明するための図２のゲート電極引き出し部切り出し領域Ｒ１の拡大上面図である。
【図２８】本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の端子配置図である。
【図２９】図１８に対応する本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるＩＧＢＴの単位セル断面図である。
【図３０】本願の各種実施の形態のワンチップへの集積例を説明するための図１に対応し、更に回路の細部を示したコンピュータ用のＤＣ−ＤＣコンバータの回路構成を示す模式回路図である。
【図３１】図１における回路要素の主要部を単一チップ上に集積した集積化電源素子のチップ上面レイアウト図である。
【図３２】図３１のＹ−Ｙ’断面に対応するチップ部分模式断面図である。
【図３３】本願の各種実施の形態のマルチチップモジュール等への集積例を説明するためのパッケージ上面模式図（見やすいように上面の封止樹脂は取り除いている）である。
【図３４】比較例（Ｎ型低抵抗領域およびプレーナ型のフィールドプレートを有するスプリットゲート型バーティカルパワーＭＯＳＦＥＴ）に関する図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。
【図３５】図３４に対応する比較例と、本願の実施の形態（図６および図１８）における耐圧とＮ型低抵抗領域の深さＤとの関係を示すデータプロット図である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたアクティブ領域；
（ｄ）平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、
ここで、各単位セル領域は、前記第１の主面上から前記ドリフト領域を貫通し、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面側の前記半導体基板内に平面的に間隔を置いて設けられ、前記第１導電型と反対導電型の第２導電型を有する第１のボディ領域および第２のボディ領域；
（ｄ２）前記半導体基板の前記第１の主面上にゲート絶縁膜を介して平面的に間隔を置いて設けられた第１ゲート電極および第２のゲート電極；
（ｄ３）前記半導体基板の前記第１の主面に側から、前記第１のボディ領域および前記第２のボディ領域間の前記ドリフト領域に設けられたトレンチ；
（ｄ４）前記トレンチ内にフィールドプレート周辺絶縁膜を介して設けられたフィールドプレート電極；
（ｄ５）前記ゲート電極および前記フィールドプレート電極上に設けられた層間絶縁膜；
（ｄ６）前記半導体基板の前記第１の主面側表面であって前記第１のボディ領域および前記第２のボディ領域内にそれぞれ設けられ、前記第１導電型を有する第１のソース領域および第２のソース領域；
（ｄ７）前記層間絶縁膜上を覆うように、前記半導体基板の前記第１の主面上に設けられたメタルソース電極。
【００１７】
２．前記１項の半導体装置において、各単位セル領域は、更に以下を有する：
（ｄ８）前記半導体基板の前記第１の主面側表面内であって、前記第１のボディ領域および前記第２のボディ領域間の前記ドリフト領域に設けられた前記ドリフト領域よりも不純物濃度が高く、前記第１導電型を有する低抵抗領域。
【００１８】
３．前記１または２項の半導体装置において、前記低抵抗領域の深さは、前記第１のボディ領域および前記第２のボディ領域のいずれよりも浅く、前記トレンチの深さは、前記低抵抗領域よりも浅い。
【００１９】
４．前記１または２項の半導体装置において、前記低抵抗領域の深さは、前記第１のボディ領域および前記第２のボディ領域のいずれよりも浅く、前記トレンチの深さは、前記第１のボディ領域および前記第２のボディ領域のいずれよりも深い。
【００２０】
５．前記１から４項のいずれか一つの半導体装置において、前記フィールドプレート周辺絶縁膜の内、トレンチの底部の厚さは、前記ゲート絶縁膜よりも厚い。
【００２１】
６．前記１から５項のいずれか一つの半導体装置において、前記フィールドプレート電極、前記第１のゲート電極および前記第２のゲート電極は、ポリシリコン部材で構成されている。
【００２２】
７．前記１から５項のいずれか一つの半導体装置において、前記フィールドプレート電極、前記第１のゲート電極および前記第２のゲート電極は、ポリサイド構造を有する。
【００２３】
８．前記１から７項のいずれか一つの半導体装置において、前記フィールドプレート電極は、電気的に前記メタルソース電極に接続されている。
【００２４】
９．前記１から８項のいずれか一つの半導体装置において、更に以下を有する：
（ｅ）前記層間絶縁膜上に設けられ、各単位セル領域の前記第１のゲート電極および前記第２のゲート電極と電気的に接続されたメタルゲート電極；
（ｆ）前記メタルゲート電極と各単位セル領域の前記第１のゲート電極および前記第２のゲート電極とを電気的に接続するポリシリコンゲート配線；
（ｇ）前記フィールドプレート電極と前記メタルソース電極とを電気的に接続するポリシリコンフィールドプレート配線、
ここで、前記ポリシリコンフィールドプレート配線は、前記ポリシリコンゲート配線と比較して、電気抵抗が高い。
【００２５】
１０．前記１から９項のいずれか一つの半導体装置において、前記半導体装置はパワーＭＯＳＦＥＴである。
【００２６】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２７】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板等）上に集積したものをいう（マルチチップモジュール等を含む）。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。なお、本願で説明するパワーＭＯＳＦＥＴ等のパワー系能動素子は、特に断らない限り、ノーマリオフ（Ｎｏｒｍａｌｌｙ−Ｏｆｆ）型である。
【００２８】
なお、本願において、「半導体能動素子」とは、トランジスタ、ダイオード等を指す。
【００２９】
また、「ＭＯＳ」という表現と「ＭＩＳ」という表現を使い分けるのは煩雑であり、特にそうでない旨、明示した場合を除き、絶縁膜として酸化物以外を用いたものを含めて、「ＭＯＳ」という表現を使用するものとする。
【００３０】
パワーＭＯＳＦＥＴは、通常、横型（Ｌａｔｅｒａｌ）パワーＭＯＳＦＥＴと縦型（Ｖｅｒｔｉｃａｌ）パワーＭＯＳＦＥＴに大別される。また、縦型パワーＭＯＳＦＥＴは、トレンチゲート（Ｔｒｅｎｃｈ Ｇａｔｅ）の有無によって、トレンチゲート−バーティカル型パワーＭＯＳＦＥＴとプレーナ−バーティカル型パワーＭＯＳＦＥＴに分類される。更に、プレーナ−バーティカル型パワーＭＯＳＦＥＴの内、スプリットゲートを有するものをスプリットゲート−プレーナ−バーティカル（Ｓｐｌｉｔ Ｇａｔｅ Ｐｌａｎａｒ Ｖｅｒｔｉｃａｌ）型パワーＭＯＳＦＥＴと呼ぶ。本願で主に取り扱うデバイスは、スプリットゲート−プレーナ−バーティカル型パワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子を有する半導体装置であって、トレンチ内に延在するフィールドプレート、すなわちトレンチフィールドプレートを有するものである。なお、トレンチゲート型に比較して、プレーナ型は、ゲートの寄生容量が小さいと考えられている。
【００３１】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３２】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３３】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３４】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３６】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３７】
６．ＩＧＢＴの構造は、通常の縦型（Ｖｅｒｔｉｃａｌ）パワーＭＯＳＦＥＴのドレイン側にドリフト領域と反対導電型の半導体領域を介在させたものとなっている。従って、ゲートおよびソースに関しては、構造的に縦型パワーＭＯＳＦＥＴとほぼ同一であるが、実用上は、バイポーラトランジスタとの端子対応の関係で、ソース端子に対応する部分は、エミッタ端子と呼ばれている。しかし、本願では、物理的実態に対応して、特に断らない限り、縦型パワーＭＯＳＦＥＴのソースに対応するＩＧＢＴの各要素をそのまま「ソース領域」、「ソース電極」、「ソース端子」と呼ぶことにする。
【００３８】
７．パワーＭＯＳＦＥＴ等のパワー系能動素子は、一般に多数の単位セルが広範囲に分布した構造を有しているため、ある要素と他の要素間の電気抵抗といっても、その要素のどの部分かを特定しない限り、その値または関係を正確に言うことはできない。従って、本願に於いては、特にそうでない旨、明示した場合を除き、問題としている当該要素の中心位置（幾何学的重心）を当該要素の位置とする。
【００３９】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４０】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４１】
なお、コンピュータ電源等に使用されるＤＣ−ＤＣコンバータに関する本願発明者等による先行特許出願としては、たとえば日本特開２００７−２２８７１１号公報（または、これに対応する米国特許公開２０１０−２５３３０６号公報）、日本特開２００９−２２１０６号公報（または、これに対応する米国特許公開２００９−１５２２４号公報）、日本特開２０１０−１６０３５号公報（または、これに対応する米国特許公開２０１０−１７９０号公報）等がある。
【００４２】
１．本願の各実施の形態の半導体装置の主要な応用分野等の説明（主に図１）
以下の実施の形態で説明するパワーＭＯＳＦＥＴ等は、主にＤＣ−ＤＣコンバータ等におけるロウサイドスイッチに適合したものを例示するが、これらは、他の用途（たとえば、同様の回路のハイサイドスイッチ）にも有効であることはいうまでもない。
【００４３】
図１は本願の各実施の形態の半導体装置の主要な応用分野であるコンピュータ用のＤＣ−ＤＣコンバータの回路構成を示す模式回路図である。これに基づいて、本願の各実施の形態の半導体装置の主要な応用分野等を説明する。
【００４４】
図１に示すように、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）等におけるマイクロプロセッサ等への電源供給は、通常、９０から３００ボルト程度の交流から減圧整流された１７ボルト程度の直流を定電圧源（直流電源Ｖｉｎ）として、ＤＣ−ＤＣコンバータ５０等のＶＲＭ（Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ ＭＯｄｕｌｅ）を用いて、例えば、１ボルト程度の低電圧（電流的には、例えば２０アンペア程度）にして行われる。この電流量は、１００アンペアを超えることもある。制御回路部５３から、たとえば２００ｋＨｚ程度（典型的な範囲としては、３００ｋＨｚ程度から５００ｋＨｚ程度、過去および近い将来に適用される範囲としては、２０ｋＨｚ程度から１ＭＨｚ程度）のスイッチング信号が送出され、ハイサイドドライバ５１およびロウサイドドライバ５２を通じて、相補的なパルス信号が、それぞれハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）およびロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）を駆動する。ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）がオンのときは、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）を通して電流が供給され、出力平滑用インダクタ５４、出力平滑用コンデンサ５５等から構成された平滑回路を経由して、電源出力端子Ｖｄｄおよび接地端子Ｖｓｓからマイクロプロセッサ等へ供給される。一方、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）がオフと時は、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）がオンとなり、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）から出力平滑用インダクタ５４へ抜ける電流経路を通して電流が供給される。このとき電圧の制御は、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）がオンとなる時間の長さにより制御される。従って、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）には、大電流供給の観点から、できるだけ低いオン抵抗特性が求められる。
【００４５】
一方、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）の方は、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）がオフの時にのみオンする同期整流スイッチであるため、早いスイッチングスピードが要求される。このスイッチングスピードを上げるには、ゲート電極を分割して、中間の部分を除去するスプリットゲート（Ｓｐｌｉｔ Ｇａｔｅ）構造が有効である。しかし、その反作用として、中間の部分でフィールドプレート効果が消失した分、Ｐ型ボディ領域の端部に電界が集中して、パンチスルー耐圧が劣化するという問題がある。本願に各実施の形態では、これに対して、トレンチ型のフィールドプレートで対応している。
【００４６】
２．本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの構造（深いＮ型低抵抗領域を有するセル構造）の説明（主に図２から図７）
このセクションでは、セクション１で説明したロウサイドスイッチ等に特に適合したパワーＭＯＳＦＥＴの構造（図１のロウサイドＳＷパワーＭＯＳＦＥＴＱｈｌに対応したのも）の概要を説明する。
【００４７】
図２は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの半導体チップ全体上面図である（単位セルは、アクティブセル領域全体に敷き詰められているが、図面を見やすくするために、中央部のみに表示した）。図３は図２のＸ−Ｘ’断面に対応するチップ模式断面図である。図４は図２の単位アクティブセル領域２０の簡略化した拡大平面図である。図５は図４の単位アクティブセル領域部分切り出し部Ｒ３の拡大詳細平面図である。図６は図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。図７は図２のゲート電極引き出し部切り出し領域Ｒ１の拡大上面図である。これらに基づいて、本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの構造を説明する。
【００４８】
まず、半導体チップの上面構造を説明する。図２に示すように、半導体チップ２（チップサイズは、たとえば、縦２ミリメートル程度、横３ミリメートル程度、厚さ０．１ミリメートル程度）の周辺端部には、端部を周回するリング状のガードリング２７（たとえば、アルミニウム系メタル電極膜３０と同一層で構成されている）が設けられており、その内側のほとんど全ての部分は、ゲート配線部２４とメタルソース電極１５（これらも、たとえば、アルミニウム系メタル電極膜３０と同一層で構成されている）が占有している。ゲート配線部２４の一部は、ボンディングワイヤ等を取り付けるためのゲートパッド部２５となっており、メタルソース電極１５の中央付近は、同様にボンディングワイヤ等を取り付けるためのソースパッド部２６となっている。また、半導体チップ２の上面主要部のメタルソース電極１５下は、図４に示すように、主に、たとえば平面的に帯状の多数の単位セル領域２０（単位セルの繰返し周期、すなわち、単位セルの幅は、たとえば３マイクロメートル程度）を敷き詰めたアクティブ領域１２（アクティブセル領域）となっており、その中央部には、たとえば線状のトレンチ５が形成されている。
【００４９】
次に、図２のＸ−Ｘ’断面を図３に示す。図３に示すように、半導体チップ２の下半部は、たとえば比較的高濃度の第１導電型すなわちＮ型半導体基板領域１ｓ（たとえばＮ型単結晶シリコン基板、すなわち、Ｎ型ドレイン領域）となっており、Ｎ型半導体基板領域１ｓの表面１ａ（第１の主面）側すなわち裏面１bの反対側には、要求される耐圧に応じた厚さのＮ−エピタキシャル領域１ｅ（たとえば耐圧を３０ボルト程度とすると、厚さは、２．５マイクロメートル程度、添加不純物は、たとえばリンで、濃度は、たとえば４ｘ１０１６/ｃｍ３程度）が設けられており、その主要部はＮ−ドリフト領域３に対応している。半導体チップ２の周辺部は、主にエッジターミネーション領域２８となっており、半導体チップ２の内部領域は、ほとんどアクティブ領域１２が占有しており、このアクティブ領域１２には、平面的に帯状（立体的には直方体）の単位セル領域２０が敷き詰められている。
【００５０】
次に、図４の単位アクティブセル領域部分切り出し部Ｒ３を図５に、そのＡ−Ａ’断面を図６に示す。図５および図６に示すように、単位アクティブセル２０（平面的には線状ゲート構造）は、ほぼ左右対称になっており、半導体チップ２のＮ型半導体基板領域１ｓ（Ｎ型ドレイン領域）の裏面１ｂ側には、裏面メタル電極４（たとえば、ドレイン電極）が設けられており、Ｎ型半導体基板領域１ｓの表面１ａ側には、Ｎ−ドリフト領域３が設けられている。Ｎ−ドリフト領域３の表面１ａ側には、一定の間隔を隔てて、一対のＰ型ボディ領域９（第２導電型の第１および第２のボディ領域）が設けられており、各Ｐ型ボディ領域９内であって、Ｎ−ドリフト領域３の表面１ａ側の半導体表面領域内には、ソース領域１１（第１および第２のソース領域）およびＰ型ボディコンタクト領域１４が設けられている。また、半導体基板２の表面１ａ（第１の主面）側から、Ｎ−ドリフト領域３の内部に向かって、Ｐ型ボディ領域９（たとえば深さ０．６５マイクロメートル程度）よりも浅いトレンチ５（たとえば深さ０．４５マイクロメートル程度、幅０．３マイクロメートル程度）が設けられており、トレンチ５内には、ゲート絶縁膜６（たとえば、厚さ３０ｎｍ程度）を介して、フィールドプレートポリシリコン電極７ｃが設けられている。なお、フィールドプレートポリシリコン電極７ｃは、トレンチ５の内部（フィールドプレート電極のトレンチ部分７ｃｔ）だけでなくトレンチ５の上部外の半導体基板２の表面１ａ（第１の主面）上へもゲート絶縁膜６を介して延在している。このフィールドプレートポリシリコン電極７ｃの両側の半導体基板２の表面１ａ（第１の主面）上には、ゲート絶縁膜６を介して、ゲート長がたとえば０．４マイクロメートル程度の一対のゲートポリシリコン電極７ａ（第１および第２のゲート電極）が設けられている。なお、この例では、ゲートポリシリコン電極７ａおよびフィールドプレートポリシリコン電極７ｃは、一体のゲートポリシリコン膜７（ポリシリコン部材）からパターニングされたものである。一対のＰ型ボディ領域９の間のＮ−ドリフト領域３の表面１ａ側には、たとえば０．５５マイクロメートル程度の深さのＮ型低抵抗領域４０（Ｎ型ウエル領域）が設けられており、その不純物濃度は、Ｎ−ドリフト領域３よりも高く、ソース領域１１よりも低くされている。また、Ｎ型低抵抗領域４０の深さＤは、この例では、一対のＰ型ボディ領域９のいずれの深さよりも浅く、トレンチ５の深さよりも深い。
【００５１】
更に、半導体基板２の表面１ａ側には、ゲートポリシリコン電極７ａおよびフィールドプレートポリシリコン電極７ｃを覆うように、層間絶縁膜８が設けられており、その上には、アクティブ領域１２の全体を覆うように、メタルソース電極１５（アルミニウム系メタル電極膜３０等からパターニングされている）が形成されている。このメタルソース電極１５は、ソースコンタクト部２９ａ（コンタクトホール）を介して、ソース領域１１およびＰ型ボディコンタクト領域１４と電気的に接続されている。
【００５２】
次に、図７に図２のゲート電極引き出し部切り出し領域Ｒ１の詳細平面構造を示す。図７に示すように、トレンチゲート電極７ａを構成するゲートポリシリコン膜７は、トレンチ５の外部に於いては、ゲート引き出しポリシリコン配線部７ｂを構成しており、ゲートコンタクト部２９ｂにおいて、メタルゲート配線部２４（アルミニウム系メタル電極膜３０の一部）と電気的に接続されている。一方、この例では、各フィールドプレートポリシリコン電極７ｃは、フィールドプレートコンタクト部２９ｃを介して、メタルソース電極１５と接続されている。
【００５３】
このような構造によると、単位セル領域２０内で見ると、Ｎ−ドリフト領域３における等ポテンシャル面が、フィールドプレートの効果により、押し下げられて比較的平坦になる結果、Ｐ型ボディ領域９の端部への電界集中が緩和される結果、パンチスルー耐圧が向上する。一方、このような構造に於いては、電界が最大になる点は、Ｐ型ボディ領域９の端部からフィールドプレート７ｃのトレンチ部分７ｃｔすなわちトレンチフィールドプレートの下端部へ移動するが、トレンチフィールドプレート７ｃｔの深さが、Ｐ型ボディ領域９の深さよりも浅いので、過度な電界集中が起きる可能性は比較的低い。
【００５４】
このようにパンチスルー耐圧が向上するので、Ｎ型低抵抗領域４０を導入することが容易になり、そのことによって、オン抵抗を低減することができる。ここで、Ｎ型低抵抗領域４０の深さをＰ型ボディ領域９の深さよりも浅くするのは、Ｐ型ボディ領域９の端部への不所望な電界集中を回避するためである。
【００５５】
３．本願の前記一実施の形態の半導体装置に対する製造方法の一例の説明（主に図８から図１６）
このセクションでは、図２から図７に説明したデバイスの製造工程の一例を説明する。
【００５６】
図８は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（Ｎ型低抵抗領域導入工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図９は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（トレンチ形成工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図１０は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（ゲート酸化およびポリシリコン膜等成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図１１は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（ゲート電極等パターニング工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図１２は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（Ｐ型ボディ領域導入工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図１３は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（層間絶縁膜成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図１４は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（ソースコンタクトホール形成工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図１５は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（Ｐ型ボディコンタクト領域導入工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図１６は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（メタル電極膜成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明する。
【００５７】
まず、図８に示すように、たとえば、面方位を（１００）とした２００φのＮ型シリコン単結晶ウエハ１ｓ（必要に応じて、３００ファイでも、４５０ファイでも、その他の口径のウエハでもよい。抵抗率は、たとえば、１から２ｍΩ・ｃｍ程度、厚さは、たとえば５００マイクロメートル程度）を用意し、必要な耐圧（ここでは、一例としてソースドレイン耐圧を３０ボルト程度とする）に応じて、たとえば、２マイクロメートル程度（範囲としては、たとえば１．３から３．３マイクロメートル程度）のＮ型（たとえばリンドープ、抵抗率は、たとえば、０．１から０．３ｍΩ・ｃｍ程度）シリコンエピタキシャル層１ｅ（Ｎ−ドリフト領域３となる部分である）を堆積することにより、エピタキシャル層付ウエハ１とする。
【００５８】
次に、たとえばイオン注入等（イオン注入およびその後の活性化アニール等を含む）により、ウエハ１の表面１ａ（第１の主面またはデバイス面、すなわち、裏面１ｂ又は第２の主面と反対の面）側のほぼ全面に、Ｎ型不純物を導入することにより、Ｎ型低抵抗領域４０（Ｎ型ウエル領域）を形成する。この時のイオン注入条件としては、たとえば、イオン種：リン、打ち込みエネルギ：２００ｋｅＶ程度，ドーズ量：１ｘ１０１３/ｃｍ２程度、打ち込み方法：垂直打ち込み（垂直といっても、１０度程度以内の微小傾きを含む、以下同じ）を好適なものとして例示することができる。なお、Ｎ型低抵抗領域４０は、エピタキシャル成長によって、形成することもできる。その場合の不純物濃度は、たとえば、２ｘ１０１７/ｃｍ３程度を好適なものとして例示することができる。
【００５９】
次に、ウエハ１のデバイス面１ａのほぼ全面に、たとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、たとえば、４５０ｎｍ程度の厚さの酸化シリコン膜を成膜する。この酸化シリコン膜をたとえば通常のリソグラフィによりパターニングすることにより、トレンチ加工用ハードマスク膜とする。
【００６０】
次に、図９に示すように、トレンチ加工用ハードマスク膜を用いて、異方性ドライエッチング（エッチング雰囲気は、たとえば、ＨＢｒ等のハロゲン系ガス雰囲気など）により、たとえば深さ０．４５マイクロメートル程度（幅０．３マイクロメートル程度）のトレンチ５を形成する。その後、不要になったトレンチ加工用ハードマスク膜をたとえば弗酸系のエッチング液を用いて全面除去する。
【００６１】
次に、図１０に示すように、ウエハ１のデバイス面１ａのほぼ全面およびトレンチ５の内面に、熱酸化等により、たとえば３０ｎｍ程度のゲート酸化膜６（ゲート絶縁膜）を形成する。続いて、ゲート酸化膜６上の半導体ウエハ１の表面１ａ側のほぼ全体を覆い、トレンチ５内を埋め込むように、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、ゲートポリシリコン膜７（たとえば、厚さ５００ｎｍ程度、たとえばリンドープポリシリコン膜、リン濃度は、たとえば、４ｘ１０２０/ｃｍ３程度）を成膜する。更に、ゲートポリシリコン膜７上の半導体ウエハ１の表面１ａ側のほぼ全体に、たとえばＣＶＤ等により、キャップ絶縁膜３５（たとえば、厚さ２００ｎｍ程度の酸化シリコン系絶縁膜）を成膜する。
【００６２】
次に、図１１に示すように、通常のリソグラフィにより、ゲートポリシリコン膜７（キャップ絶縁膜３５を含む）をパターニングすることにより、ゲートポリシリコン電極７ａおよびフィールドプレートポリシリコン電極７ｃを形成する。
【００６３】
次に、図１２に示すように、通常のリソグラフィにより、Ｐ型ボディ領域導入用レジスト膜３６をパターニングし、これをイオン注入用マスクとして、半導体ウエハ１の表面１ａ側に対して、イオン注入等を実行することによりＰ型ボディ領域９を導入する。この時のイオン注入条件としては、たとえば、イオン種：ボロン、打ち込みエネルギ：１５０ｋｅＶ程度，ドーズ量：１ｘ１０１３/ｃｍ２程度、注入方法：傾斜注入（傾斜した４方向から４回に分けて注入する）を好適なものとして例示することができる。
【００６４】
次に、図１３に示すように、Ｐ型ボディ領域導入用レジスト膜３６をパターニングし、これをイオン注入用マスクとして、半導体ウエハ１の表面１ａ側に対して、イオン注入等を実行することによりＮ型ソース領域１１を導入する。この時のイオン注入条件としては、たとえば、イオン種：砒素、打ち込みエネルギ：７０ｋｅＶ程度，ドーズ量：３ｘ１０１５/ｃｍ２程度、打ち込み方法：垂直打ち込みを好適なものとして例示することができる。その後、Ｐ型ボディ領域導入用レジスト膜３６をアッシング等により全面除去する。続いて、たとえばＣＶＤ等によって、ウエハ１のデバイス面１ａのほぼ全面に、層間絶縁膜８を形成する。層間絶縁膜８としては、たとえば、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜（たとえば、厚さ５００ｎｍ程度）からなる絶縁膜を好適なものとして例示することができる。
【００６５】
次に、図１４に示すように、通常のリソグラフィにより、コンタクト開口用レジスト膜３７をパターニングし、それをマスクとして、異方性ドライエッチングを実行することによって、ソースコンタクト部２９ａ（コンタクトホールすなわちコンタクト溝）を開口する。続いて、異方性ドライエッチングにより、コンタクト溝２９ａをソース領域１１より深いところまで延長する（エッチング量は、たとえば２００ｎｍ程度）。その後、コンタクト開口用レジスト膜３７をアッシング等により全面除去する。
【００６６】
次に、図１５に示すように、半導体ウエハ１の表面１ａ側からほぼ全面に対して、たとえば、Ｐ型不純物をイオン注入することにより、自己整合的に、半導体基板の表面領域にＰ型ボディコンタクト領域１４（Ｐ型高濃度コンタクト用不純物領域）を導入する。このイオン注入条件としては、たとえば、イオン種：ＢＦ２、打ち込みエネルギ：３０ｋｅＶ程度，ドーズ量：１ｘ１０１５/ｃｍ２程度を好適なものとして例示することができる。
【００６７】
次に、図１６に示すように、半導体ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば３００ｎｍ程度の厚さのＴｉＷ膜（ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない）を形成し、更にその上に、先と同様に、ＴｉＷ膜上の半導体ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば３マイクロメートルから５マイクロメートル程度の厚さのアルミニウム系メタル膜（数％程度のシリコン等を添加したアルミニウム）を形成する。このＴｉＷ膜とアルミニウム系メタル膜でアルミニウム系メタル電極膜３０を構成する。その後、通常のリソグラフィにより、アルミニウム系メタル電極膜３０をパターニングすることにより、図２に示すように、メタルソース電極１５、ゲート配線部２４、ガードリング２７等を形成する。必要であれば、続いて、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜（たとえば、厚さ２．５マイクロメートル程度）等をウエハ１のデバイス面１ａのほぼ全面に塗布する。更に、通常のリソグラフィによって、図２のソースパッド開口２６、ゲートパッド開口２５等の部分のファイナルパッシベーション膜を除去する。次に、ウエハ１の裏面１ｂに対して、バックグラインディング処理を施すことによって、たとえば、５００マイクロメータ程度のウエハ厚を必要により、たとえば１００マイクロメータ程度（通常の範囲としては３０から３００マイクロメータ程度）に薄膜化する。その後、裏面電極４（たとえばウエハに近い方から、チタン膜／ニッケル膜／金膜）をたとえばスパッタリング成膜により、形成する。更に、ダイシング等により、ウエハ１を個々のチップ２（図２）に分割する。
【００６８】
４．本願の前記一実施の形態の半導体装置のゲート引き出し部に対する変形例（変形例１：フィールドプレートゲート接続）の構造説明（主に図１７）
このセクションでは、フィールドプレート電極７ｃの接続先に関する変形例を説明する。なお、このセクションのゲート（ダミーゲート）引き出し構造は、図６の構造に適用できるほか、図１８、図１９、図２１、図２６、又は図２９等の構造にも適用できることはいうまでもない。
【００６９】
図１７は本願の前記一実施の形態の半導体装置のゲート引き出し部に対する変形例（変形例１：フィールドプレートゲート接続）の構造を説明するための図２のゲート電極引き出し部切り出し領域Ｒ１の拡大上面図である。これに基づいて、本願の前記一実施の形態の半導体装置のゲート引き出し部に対する変形例（変形例１：フィールドプレートゲート接続）の構造を説明する。
【００７０】
この例では、図７と比較して、フィールドプレート電極７ｃの接続先がメタルゲート配線部２４となっている点が異なっている。すなわち、具体的には図１７に示すように、ここのセルに於いて、ゲートポリシリコン電極７ａとフィールドプレートポリシリコン電極７ｃがゲート引き出しポリシリコン配線部７ｂに合流する形になっている。従って、構造的には、図７のものより単純なものとなっている。しかし、特性面では、フィールドプレートとしての効果が、ソース接続のもの（図７）と比較して弱く、ゲート寄生容量も増加する等のデメリットがある。
【００７１】
５．本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例２：Ｎ型低抵抗領域のないセル構造）の構造説明（主に図１８）
このセクションの例は、図６（および図５）に説明したセル構造に対する変形例である。
【００７２】
図１８は本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例２：Ｎ型低抵抗領域のないセル構造）の構造を説明するための図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。これに基づいて、本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例２：Ｎ型低抵抗領域のないセル構造）の構造を説明する。
【００７３】
図１８に示すように、図６で説明したものと比較して、Ｎ型低抵抗領域４０がない構造となっている。これは、もともと、トレンチフィールドプレート７ｃｔを導入することによって、Ｎ型低抵抗領域４０のようなパンチスルーの観点からすると不利な要素を導入して、別のパラメータであるオン抵抗の低減がなされたものであるから、これ以上のオン抵抗の低減が不要な場合は、Ｎ型低抵抗領域４０を省略することができる。このことによって、工程が簡単になるほか、Ｎ型低抵抗領域４０を導入することによるパンチスルー耐圧の劣化の可能性を排除できるメリットがある。
【００７４】
なお、製造プロセスに関しては、セクション３に於いて、Ｎ型低抵抗領域４０導入工程をスキップしたものとなるので、個々では、上記説明を繰り返さない。
【００７５】
６．本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例３：ポリサイド構造）の構造説明（主に図１９）
このセクションの例は、図６の例のセル構造の変形例である。なお、このセクションでは、図６に対応する構造についてのみ説明するが、図１８、図１９、図２１、図２６、又は図２９等の構造にも適用できることは言うまでもない。
【００７６】
図１９は本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例３：ポリサイド構造）の構造を説明するための図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。これに基づいて、本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例３：ポリサイド構造）の構造を説明する。
【００７７】
図１９に示すように、この例ではゲートポリシリコン電極７ａ、ゲート引き出しポリシリコン配線部７ｂ、およびフィールドプレートポリシリコン電極７ｃ上に、たとえばタングステンシリサイド膜等のシリサイド膜３８が設けられている。すなわち、ゲートポリシリコン電極７ａ、ゲート引き出しポリシリコン配線部７ｂ、フィールドプレートポリシリコン電極７ｃ等の電極構造層がポリサイド膜３９で形成されているので、当該電極に至るアクセス抵抗を低減できるメリットを有する。
【００７８】
７．前記変形例３の半導体装置に対する製造方法の一例の説明（主に図２０）
このセクションでは、図１９で説明したデバイスの製造方法を説明する。しかし、製造プロセスのほとんどは、セクション３で説明したところと同一（図８、図９、および図１１から図１６）であり、以下では異なる部分（図１０に対応する部分）のみを説明する。
【００７９】
図２０は本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例３：ポリサイド構造）に対応する製造方法の一例を説明するための製造工程途中（ゲート酸化およびポリシリコン膜等成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。これに基づいて、前記変形例３の半導体装置に対する製造方法の一例を説明する。
【００８０】
図９に続いて、図２０に示すように、ウエハ１のデバイス面１ａのほぼ全面およびトレンチ５の内面に、熱酸化等により、たとえば３０ｎｍ程度のゲート酸化膜６（ゲート絶縁膜）を形成する。続いて、ゲート酸化膜６上の半導体ウエハ１の表面１ａ側のほぼ全体を覆い、トレンチ５内を埋め込むように、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、ゲートポリシリコン膜７（たとえば、厚さ３００ｎｍ程度、たとえばリンドープポリシリコン膜、リン濃度は、たとえば、４ｘ１０２０/ｃｍ３程度）を成膜する。ゲートポリシリコン膜７上の半導体ウエハ１の表面１ａ側のほぼ全体に、たとえばＷＳｉ膜等のシリサイド膜３８（たとえば、厚さ２００ｎｍ程度）を形成する。更に、シリサイド膜３８上の半導体ウエハ１の表面１ａ側のほぼ全体に、たとえばＣＶＤ等により、キャップ絶縁膜３５（たとえば、厚さ２００ｎｍ程度の酸化シリコン系絶縁膜）を成膜する。
【００８１】
次に、図１１のゲートポリシリコン膜７（シリサイド膜３８およびキャップ絶縁膜３５を含む）のパターニングプロセスに移る。
【００８２】
８．本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）の構造説明（主に図２１）
このセクションでは、図６で説明したセル構造に対する変形例を説明する。
【００８３】
図２１は本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）の構造を説明するための図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。これに基づいて、本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）の構造を説明する。
【００８４】
図２１に示すように、図６のものと比較して、Ｎ型低抵抗領域４０の深さＤ（たとえば０．５５マイクロメートル程度）がＰ型ボディ領域９の深さよりも浅い点は同じであるが、トレンチ５の深さ（たとえば０．７マイクロメートル程度）が、Ｐ型ボディ領域９の深さ（たとえば０．６５マイクロメートル程度）よりも深くなっている点が特徴となっている。更に、トレンチ底部の絶縁膜４３の厚さが、チャネル部分のゲート絶縁膜６（３０ｎｍ程度）と比較して厚くなっている。トレンチ底部の絶縁膜４３の厚さの好適な範囲は、たとえば、６０ｎｍから１２０ｎｍ程度である。
【００８５】
ここで、トレンチ５の深さをＰ型ボディ領域９の深さよりも深くするのは、電界集中の場所を完全にトレンチ５の下端部に移すためである。このため、高い電界に耐えるため、トレンチ底部の絶縁膜４３の厚さを厚くしている。
【００８６】
９．前記変形例４の半導体装置に対する製造方法の一例の説明（主に図２２から図２５）
このセクションでは、図２１に説明したデバイスの製造プロセスを説明する。しかし、製造プロセスのほとんどは、セクション３で説明したところと同一（図８、図１０の一部、および図１１から図１６）であり、以下では異なる部分（図１０の一部および図９に対応する部分）のみを説明する。
【００８７】
図２２は本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）に対応する製造方法の一例を説明するための製造工程途中（トレンチ形成工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図２３は本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）に対応する製造方法の一例を説明するための製造工程途中（犠牲酸化および犠牲ポリシリコン膜成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図２４は本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）に対応する製造方法の一例を説明するための製造工程途中（犠牲酸化および犠牲ポリシリコン膜エッチバック工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図２５は本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）に対応する製造方法の一例を説明するための製造工程途中（ゲート酸化工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。これらに基づいて、前記変形例４の半導体装置に対する製造方法の一例を説明する。
【００８８】
図８に続いて、図２２に示すように、トレンチ加工用ハードマスク膜を用いて、異方性ドライエッチング（エッチング雰囲気は、たとえば、ＨＢｒ等のハロゲン系ガス雰囲気など）により、Ｎ型低抵抗領域４０を貫通するように、たとえば深さ０．７マイクロメートル程度（幅０．３マイクロメートル程度）のトレンチ５を形成する。その後、不要になったトレンチ加工用ハードマスク膜をたとえば弗酸系のエッチング液を用いて全面除去する。
【００８９】
次に、図２３に示すように、ウエハ１のデバイス面１ａのほぼ全面およびトレンチ５の内面に、熱酸化等により、たとえば３０ｎｍ程度の犠牲酸化シリコン膜４１を形成する。続いて、犠牲酸化シリコン膜４１上の半導体ウエハ１の表面１ａ側のほぼ全体を覆い、トレンチ５内を埋め込むように、たとえばＣＶＤ等により、犠牲ポリシリコン膜４２（たとえば、厚さ５００ｎｍ程度、たとえばノンドープポリシリコン膜）を成膜する。
【００９０】
次に、図２４に示すように、犠牲酸化シリコン膜４１をエッチングストップ膜として、犠牲ポリシリコン膜４２をたとえばウエットエッチング等により、犠牲ポリシリコン膜の残存部分４２ｒの厚さが、たとえば１００ｎｍ程度になるようにエッチバックする。続いて、犠牲酸化シリコン膜４１が犠牲ポリシリコン膜の残存部分４２ｒの周辺のみに（犠牲酸化シリコン膜の残存部分４１ｒ）残るように、たとえば弗酸系エチング液を用いて、エッチバックする。
【００９１】
次に、図２５に示すように、ウエハ１のデバイス面１ａ側に対して、熱酸化処理を施すことにより、犠牲ポリシリコン膜の残存部分４２ｒを完全に酸化するとともに、ウエハ１のデバイス面１ａのほぼ全面およびトレンチ５の内面に、熱酸化等により、たとえば３０ｎｍ程度のゲート酸化膜６（ゲート絶縁膜）を形成する。なお、このとき、トレンチ底部の絶縁膜４３は更に厚いものとなっている。
【００９２】
その後、図１０のゲートポリシリコン膜７の成膜プロセスに移る。
【００９３】
１０．本願の前記一実施の形態の半導体装置の平面構造等に対する変形例（変形例５：高抵抗フィールドプレート）の構造説明（主に図２６および図２７）
このセクションでは、セクション２で説明したデバイスのフィールドプレート電極７ｃに関する変形例を説明する。このセクションで説明する例は、図６の構造に適用できるほか、図１８、図１９、図２１、又は図２９等の構造にも適用できることはいうまでもない。
【００９４】
図２６は本願の前記一実施の形態の半導体装置の平面構造等に対する変形例（変形例５：高抵抗フィールドプレート）の構造を説明するための模式回路図である。図２７は本願の前記一実施の形態の半導体装置の平面構造等に対する変形例（変形例５：高抵抗フィールドプレート）の構造を説明するための図２のゲート電極引き出し部切り出し領域Ｒ１の拡大上面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の平面構造等に対する変形例（変形例５：高抵抗フィールドプレート）の構造を説明する。
【００９５】
図２６に示すように、この例では、ゲートポリシリコン膜７の内、フィールドプレートポリシリコン電極７ｃ（フィールドプレート電極）のみを高抵抗とし、当該部分が実質的にスナバ回路（Ｓｎｕｂｂｅｒ Ｃｉｒｃｕｉｔ）を構成する付加的抵抗部３４（スナバ抵抗）およびフィールドプレート−ドレイン間容量ＣＦＤ（スナバ容量）として作用するようにしたものである。このような構成とすることにより、ハイサイドスイッチ（ハイサイドＳＷパワーＭＯＳＦＥＴ）がオフしたときに、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）に印加されるサージ電圧の低減が図られる。
【００９６】
この付加的抵抗部３４は、図２７に示すように、たとえば、フィールドプレートポリシリコン電極７ｃを他のゲートポリシリコン膜７部分、すなわち、ゲートポリシリコン電極７ａおよびゲート引き出しポリシリコン配線部７ｂと比較して、高抵抗にすることによって実現することができる。
【００９７】
一例を挙げれば、たとえば、図１０のプロセスに於いて、ドープトポリシリコン膜の代わりに、ノンドープポリシリコンを用いて、図２７に示すように、イオン注入マスク膜で被覆する部分４４（フィールドプレートポリシリコン電極７ｃ）とそれ以外の部分のイオン注入のドーズ量に差を持たせることで、フィールドプレートポリシリコン電極７ｃのリン濃度をたとえば４ｘ１０１８/ｃｍ３程度とし、それ以外の部分のリン濃度をたとえば４ｘ１０２０/ｃｍ３程度とすればよい。
【００９８】
なお、付加的抵抗部３４を実現する方法は、種々考えられ、たとえば、図２７に於いて、フィールドプレートコンタクト部２９ｃの近傍部のフィールドプレートポリシリコン電極７ｃのみを高抵抗にすることによっても実現できる。
【００９９】
また、セクション６および７の例（ポリサイド構造）に於いて、フィールドプレートポリシリコン電極７ｃの全部又は一部のみにシリサイド膜３８を作らないようにすることによっても実現できる。
【０１００】
１１．本願の各種実施の形態のＩＧＢＴへの適用の説明（主に図２８および図２９）
ここまでに説明した例は、主にパワーＭＯＳＦＥＴを例に取り具体的に説明したが、各実施の形態の考え方は、絶縁ゲート型パワー系能動素子全般に適用できることは言うまでもない。この絶縁ゲート型パワー系能動素子には、パワーＭＯＳＦＥＴ以外に、たとえば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）や、絶縁ゲート型パワー系能動素子とＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）またはＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回路等と単一チップ上に集積した集積型パワー系デバイス等（次セクションまたは次次セクション）がある。以下これらについて簡単に説明する。
【０１０１】
図２８は本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の端子配置図である。図２９は図１８に対応する本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるＩＧＢＴの単位セル断面図である。これらに基づいて、本願の各種実施の形態のＩＧＢＴへの適用を説明する。
【０１０２】
図２８に示すように、ＩＧＢＴの各端子は、通常、バイポーラトランジスタとのピン対応の関係で回路的呼称として、ベースに対応する端子をゲート端子Ｇ、エミッタに対応する端子をエミッタ端子Ｅ、コレクタに対応する端子をコレクタ端子Ｃとしているが、構造的および動作的観点からは、エミッタ端子Ｅは、構造的呼称としてはソース端子と呼ぶ方が自然である。
【０１０３】
すなわち、図２９に示すように、ＩＧＢＴは、図１８（セル構造は、このほか、図６、図１９又は図２１等でも良い）に説明したパワーＭＯＳＦＥＴと構造的に同一部分Ｒ２のＮ型半導体基板領域１ｓの裏面１ｂ側と裏面メタル電極４（コレクタ電極）の間に、Ｐ型コレクタ領域１８を挿入した構造となっている。従って、構造的呼称では、ソース系の部分、すなわち、ソース領域１１、Ｎ型基板内ソース領域１１ａ、ポリＳｉソース領域１１ｂ、メタルソース電極１５、ソースパッド部２６、ソースコンタクト部２９ａ等は、そのまま用いることができる。なお、ゲート系の部分は、そのまま対応しているので、当然、そのまま用いることができる。
【０１０４】
このセクションで説明した例は、図６の構造に適用できるほか、図１８、図１９、図２１、または図２６等の構造にも適用できることはいうまでもない。
【０１０５】
１２．本願の各種実施の形態のワンチップへの集積例の説明（主に図３０から図３２）
パワー系スイッチング回路においては、スイッチング周波数の上昇に伴って、寄生インダクタンス等の低減が重要となっており、スイッチデバイスおよびそのドライバのワンチップへの集積（あるいは、ワンパッケージへの集積、すなわちモジュール化）、または、これに制御回路を加えたワンチップへの集積等が重要である。以下これらについて説明する。
【０１０６】
図３０は本願の各種実施の形態のワンチップへの集積例を説明するための図１に対応し、更に回路の細部を示したコンピュータ用のＤＣ−ＤＣコンバータの回路構成を示す模式回路図である（回路構成としては、基本的に図１のものと同一である）。図３１は図１における回路要素の主要部を単一チップ上に集積した集積化電源素子のチップ上面レイアウト図である。図３２は図３１のＹ−Ｙ’断面に対応するチップ部分模式断面図である。これらに基づいて、本願の各種実施の形態のワンチップへの集積例への適用を説明する。
【０１０７】
図３１に集積型パワー系デバイスの一例であるパーソナルコンピュータ用ワンチップ型ＤＣ−ＤＣコンバータ（図１に対応）のチップ２の上面レイアウトの一例を示す。図３１に示すように、チップ２のデバイス面１ａには、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）を駆動するハイサイドドライバ５１（出力電圧Ｖｏｕｔを基準電圧とし、高圧電源Ｖｈによって駆動される）、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）を駆動するロウサイドドライバ５２（接地電圧Ｖｓｓを基準電圧とし、低圧電源Ｖｌによって駆動される）、およびハイサイドドライバ５１とロウサイドドライバ５２を制御する制御回路部５３（たとえば、回路はＣＭＯＳ回路構成となっている）等がレイアウトされている。ここで、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）は、具体的には、図６、図１８、図１９、図２１、図２６等で説明したパワー系能動素子（絶縁ゲート型パワー系能動素子）のいずれかである。なお、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）も、これらのいずれかで構成することができる。
【０１０８】
次に、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）のアクティブ領域１２とＣＭＯＳ制御回路部５３の部分断面（Ｙ−Ｙ’断面）を図３２に基づいて説明する。
【０１０９】
図３２に示すように、ワンチップ型ＤＣ−ＤＣコンバータは、たとえば、Ｐ型半導体基板１ｐ上に作られる。すなわち、Ｐ型半導体基板１ｐ（Ｐ型半導体基板領域）の表面１ａ（第１の主面またはデバイス面）側には、エピタキシャル成長等により、たとえばＮ−エピタキシャル領域１ｅが設けられており、このＮ−エピタキシャル領域１ｅとＰ型半導体基板領域１ｐの境界付近には、Ｎ＋埋め込み領域１９が設けられている。ＣＭＯＳ領域ＲｃとパワーＭＯＳ領域Ｒｈの間等のＮ−エピタキシャル領域１ｅには、Ｐ＋素子分離領域２２が設けられており、その上部のチップ２の上面１ａには、フィールド絶縁膜２３（ＬＯＣＯＳ型またはＳＴＩ型の絶縁膜）が設けられている。
【０１１０】
次に、各デバイス領域を説明する。パワーＭＯＳ領域ＲｈすなわちパワーＭＯＳＦＥＴ（Ｑｈ）が作られた領域に於いては、ドレイン等をチップ２の上面１ａに引き出すためのＮ＋ドレイン引き出し領域２１が設けられており、チップ２の上面１ａの半導体表面領域には、トレンチ５、ゲート絶縁膜６、ゲートポリシリコン電極７ａ、フィールドプレートポリシリコン電極７ｃ、Ｐ型ボディ領域９、ソース領域１１、Ｐ型ボディコンタクト領域１４等が設けられている。
【０１１１】
一方、ＣＭＯＳ領域Ｒｃに於いては、Ｎ−エピタキシャル領域１ｅのチップ２の上面１ａ側表面下に、Ｐウエル領域３１ｐおよびＮウエル領域３１ｎが設けられており、これらの表面領域にそれぞれＮ型およびＰ型のソースドレイン領域３２が設けられている。更に、チップ２の上面１ａには、これらのＮ型およびＰ型のソースドレイン領域３２とともに、Ｎチャネル型のＭＯＳＦＥＴ（Ｑｎ）およびＰチャネル型のＭＯＳＦＥＴ（Ｑｐ）を構成するゲート電極３３が設けられている。
【０１１２】
図３０に示すように、この例（スイッチ−ドライバ−コントローラ集積回路５７）では、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）、ハイサイドドライバ５１、ロウサイドドライバ５２および制御回路部５３がワンチップ上に集積されているので、各部間の接続に伴う寄生インダクタンスが大幅に低減されるメリットがある。なお、集積の範囲としては、たとえば、図３０（スイッチ−ドライバ集積回路５６）に示すように、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）、ハイサイドドライバ５１およびロウサイドドライバ５２であっても良い。
【０１１３】
このセクションで説明した例は、図６の構造に適用できるほか、図１８、図１９、図２１、図２６、又は図２９等の構造にも適用できることはいうまでもない。
【０１１４】
１３．本願の各種実施の形態のマルチチップモジュール等への集積例の説明（主に図３３）
セクション１２では、ワンチップへの集積の例を示したが、単一モジュールへの集積によっても、程度の差はあるものの、個別のパッケージの配線基板への実装と比較すると、同様の効果を得ることができる。従って、このセクションでは、単一モジュールへの集積の例を説明する。
【０１１５】
図３３は本願の各種実施の形態のマルチチップモジュール等への集積例を説明するためのパッケージ上面模式図（見やすいように上面の封止樹脂は取り除いている）である。これに基づいて、本願の各種実施の形態のマルチチップモジュール等への集積例を説明する。
【０１１６】
図３３に示すように、スイッチ−ドライバ集積回路５６に対応するモジュール（マルチチップパッケージ）のメタル配線又はリード（外部端子）５９等の上には、ハイサイドＳＷパワーＭＯＳＦＥＴ半導体チップ（Ｑｈｈ）、ロウサイドＳＷパワーＭＯＳＦＥＴ半導体チップ（Ｑｈｌ）、ハイサイドドライバ５１およびロウサイドドライバ５２を集積したドライバチップ５８が搭載されており、金ワイヤ等のボンディングワイヤＢＷによって、制御回路部のボンディングパッドＢＰ（または各ソースパッド２６、ゲートパッド２５）とメタル配線又はリード５９等との間、または相互間の電気的接続がとられている。なお、このモジュールの外部端子としては、たとえば、スイッチング信号入力端子ＰＷＭ、直流電源端子Ｖｉｎ、高圧電源端子Ｖｈ、低圧電源Ｖｌ、電源出力端子Ｖｏｕｔ、接地端子Ｖｓｓ等が設けられている。
【０１１７】
なお、なお、集積の範囲としては、たとえば、図３０（スイッチ−ドライバ−コントローラ集積回路５７）に示すように、ハイサイドＳＷパワーＭＯＳＦＥＴ半導体チップ（Ｑｈｈ）、ロウサイドＳＷパワーＭＯＳＦＥＴ半導体チップ（Ｑｈｌ）、ハイサイドドライバ５１、ロウサイドドライバ５２および制御回路部５３を集積したドライバチップ５８および制御回路部半導体チップ５３としてもよい。
【０１１８】
このセクションで説明した例は、図６の構造に適用できるほか、図１８、図１９、図２１、図２６、又は図２９等の構造にも適用できることはいうまでもない。
【０１１９】
１４．本願の全般に関する考察並びに各実施の形態に関する補足的説明（主に図３４から図３５）
図３４は比較例（Ｎ型低抵抗領域およびプレーナ型のフィールドプレートを有するスプリットゲート型バーティカルパワーＭＯＳＦＥＴ）に関する図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。図３５は図３４に対応する比較例と、本願の実施の形態（図６および図１８）における耐圧とＮ型低抵抗領域の深さＤとの関係を示すデータプロット図である。これらに基づいて、本願の全般に関する考察並びに各実施の形態に関する補足的説明を行う。
【０１２０】
図３４にデバイス特性を比較するための比較例（Ｎ型低抵抗領域およびプレーナ型フィールドプレートを有するスプリットゲート−プレーナ−バーティカル型パワーＭＯＳＦＥＴ）のアクティブセル構造を示す。図３４に示すように、図６の構造（Ｎ型低抵抗領域およびトレンチ型フィールドプレートを有するスプリットゲート−プレーナ−バーティカル型パワーＭＯＳＦＥＴ）と類似しているが、フィールドプレートがプレーナ型となっている点のみが異なる。この比較例と図６の構造（実施の形態）について、Ｎ型低抵抗領域４０の深さＤ（これが０の場合は、図１８に対応する）を代えたときのパンチスルー耐圧の推移を図３５に示す。図３５に示すように、比較例では、オン抵抗を下げるために、Ｎ型低抵抗領域４０の深さＤをましてゆくと、急速に耐圧が劣化するのに対して、実施の形態では、０．６マイクロメートル以下では、耐圧の劣化は、ほとんど見られない。すなわち、Ｎ型低抵抗領域４０の深さＤがＰ型ボディ領域９の深さ（ここでは、０．６５マイクロメートル程度）よりも浅い範囲では、耐圧の劣化は、ほとんど見られない。
【０１２１】
１５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２２】
例えば、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
【０１２３】
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、バイポーラトランジスタ（ＩＧＢＴを含む）等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
【０１２４】
また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＡｓ系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。
【０１２５】
なお、前記実施の形態では、主にゲート電極等として、ポリシリコン膜を使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、ポリサイド膜やシリサイド膜等でもよいことはいうまでもない。
【０１２６】
また、前記実施の形態では、主にメタル電極として、アルミニウム系メタル膜を主要構成膜として使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、チタンやタングステン等の高融点金属膜や金膜をメタル電極の主要構成膜として使用したものにも適用できることは言うまでもない。
【０１２７】
更に、前記実施の形態では、ドリフト領域として単一の導電型領域から構成されたものを具体的に説明したが、本発明はそれに限定されるものではなく、反対導電型領域が交互に入れ替わるスーパジャンクション（Ｓｕｐｅｒ−Ｊｕｎｃｔｉｏｎ）型のドリフト領域を有するものにも適用できることは言うまでもない。
【符号の説明】
【０１２８】
１ ウエハ
１ａ ウエハ又は半導体チップの表面（第１の主面またはデバイス面）
１ｂ ウエハ又は半導体チップの裏面（第２の主面）
１ｅ Ｎ−エピタキシャル領域
１ｐ Ｐ型半導体基板領域
１ｓ Ｎ型半導体基板領域（第１導電型の半導体基板領域）
２ 半導体チップ
３ Ｎ−ドリフト領域
４ 裏面メタル電極
５ トレンチ
６ ゲート絶縁膜
７ ゲートポリシリコン膜（ゲート電極）
７ａ ゲートポリシリコン電極（第１および第２のゲート電極）
７ｂ ゲート引き出しポリシリコン配線部
７ｃ フィールドプレートポリシリコン電極（フィールドプレート電極またはダミーゲート）
７ｃｔ フィールドプレート電極のトレンチ部分（またはトレンチフィールドプレート）
８ 層間絶縁膜
９ Ｐ型ボディ領域（第２導電型の第１および第２のボディ領域）
１１ Ｎ型ソース領域（第１および第２のソース領域）
１２ アクティブ領域
１４ Ｐ型ボディコンタクト領域
１５ メタルソース電極
１８ Ｐ型コレクタ領域
１９ Ｎ＋埋め込み領域
２０ 単位セル領域
２１ Ｎ＋ドレイン引き出し領域
２２ Ｐ＋素子分離領域
２３ フィールド絶縁膜
２４ メタルゲート配線部
２５ ゲートパッド部
２６ ソースパッド部
２７ ガードリング
２８ エッジターミネーション領域
２９ａ ソースコンタクト部（コンタクトホール）
２９ｂ ゲートコンタクト部
２９ｃ フィールドプレートコンタクト部
３０ アルミニウム系メタル電極膜
３１ｐ ＣＭＯＳ領域のＰウエル領域
３１ｎ ＣＭＯＳ領域のＮウエル領域
３２ ＣＭＯＳ領域のソースドレイン領域
３３ ＣＭＯＳ領域のゲート電極等
３４ 付加的抵抗部
３５ キャップ絶縁膜
３６ Ｐ型ボディ領域導入用レジスト膜
３７ コンタクト開口用レジスト膜
３８ シリサイド膜
３９ ポリサイド膜
４０ Ｎ型低抵抗領域（Ｎ型ウエル領域）
４１ 犠牲酸化シリコン膜
４１ｒ 犠牲酸化シリコン膜の残存部分
４２ 犠牲ポリシリコン膜
４２ｒ 犠牲ポリシリコン膜の残存部分
４３ トレンチ底部の絶縁膜
４４ イオン注入マスク膜で被覆する部分
５０ ＤＣ−ＤＣコンバータ
５１ ハイサイドドライバ
５２ ロウサイドドライバ
５３ 制御回路部
５４ 出力平滑用インダクタ
５５ 出力平滑用コンデンサ
５６ スイッチ−ドライバ集積回路
５７ スイッチ−ドライバ−コントローラ集積回路
５８ ドライバチップ
５９ パッケージ上のメタル配線又はリード
ＢＰ 制御回路部のボンディングパッド
ＢＷ ボンディングワイヤ
Ｃ コレクタ端子
ＣＦＤ フィールドプレート−ドレイン間容量
Ｄ Ｎ型低抵抗領域の深さ
Ｅ エミッタ端子
Ｇ ゲート端子
ＰＷＭ スイッチング信号入力端子
Ｑｈ パワーＭＯＳＦＥＴ
Ｑｈｈ ハイサイドＳＷパワーＭＯＳＦＥＴ
Ｑｈｌ ロウサイドＳＷパワーＭＯＳＦＥＴ
Ｑｎ ＣＭＯＳ領域のＮチャネル型ＭＯＳＦＥＴ
Ｑｐ ＣＭＯＳ領域のＰチャネル型ＭＯＳＦＥＴ
Ｒ１ ゲート電極引き出し部切り出し部
Ｒ２ パワーＭＯＳＦＥＴと構造的に同一部分
Ｒ３ 単位アクティブセル領域部分切り出し部
Ｒｃ ＣＭＯＳ領域
Ｒｈ パワーＭＯＳ領域
Ｓ ソース端子
Ｖｄｄ 電源出力端子
Ｖｈ ハイサイドドライバの電源（または高圧電源）
Ｖｉｎ 直流電源（または入力電圧）
Ｖｌ ロウサイドドライバの電源（または低圧電源）
Ｖｏｕｔ 電源出力端子（または出力電圧）
Ｖｓｓ 接地端子（または接地電圧）
【技術分野】
【０００１】
本発明は、パワー（Ｐｏｗｅｒ）ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）またはＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置（または半導体集積回路装置）におけるデバイス構造等に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開平１−２９１４６８号公報（特許文献１）には、スプリットゲート（Ｓｐｌｉｔ Ｇａｔｅ）を有し、オン抵抗を下げ、且つ、短チャネル効果を抑制するために、Ｎ−ドリフト領域の上端部にＮ−ドリフト領域よりも高濃度のＮ型領域が設けられたプレーナ−バーティカル（Ｐｌａｎａｒ−Ｖｅｒｔｉｃａｌ）型パワーＭＯＳＦＥＴ等が開示されている。
【０００３】
日本特開２００６−５４４８３号公報（特許文献２）には、スプリットゲートを有し、パンチスルー耐圧を向上させるために、Ｎ−ドリフト領域の上端部にＮ−ドリフト領域よりも高濃度のＮ型領域が設けられたプレーナ−バーティカル型パワーＭＯＳＦＥＴ等において、前記Ｎ型領域をゲート電極を不純物導入のマスクとして用いて、イオン注入により自己整合的に導入する技術が開示されている。
【０００４】
日本特開２００１−１５６２９４号公報（特許文献３）には、スプリットゲートおよび、その間にソースに接続された中間ゲートを有するプレーナ−バーティカル型パワーＭＯＳＦＥＴ等が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１−２９１４６８号公報
【特許文献２】特開２００６−５４４８３号公報
【特許文献３】特開２００１−１５６２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
たとえばＤＣ−ＤＣコンバータ等の電源または電力変換機器のスイッチング等に使用されるパワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子は、スイッチングの高速化に伴い、ゲート容量（主にゲート−ドレイン間容量）を極力小さくする必要がある。このためには、チャネルとならない部分のゲート電極を取り去り、スプリットゲートとする手法が有効とされている。しかし、Ｎチャネル型パワーＭＯＳＦＥＴを例に取り説明すると、その反作用として、チャネルを形成するＰ型ボディ領域の端部に電界が集中するため、パンチスルー耐圧が低下する等の問題が発生する。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、高速のスイッチングが可能な半導体装置を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、プレーナ−バーティカル型パワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、各アクティブセル内のスプリットゲート間にトレンチ（Ｔｒｅｎｃｈ）内に延在するフィールドプレート（Ｆｉｅｌｄ Ｐｌａｔｅ）、すなわち、トレンチフィールドプレートを設けたものである。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、プレーナ−バーティカル型パワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、各アクティブセル内にトレンチフィールドプレートを設けたので、パンチスルー耐圧の低下を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の各実施の形態の半導体装置の主要な応用分野であるコンピュータ用のＤＣ−ＤＣコンバータの回路構成を示す模式回路図である。
【図２】本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの半導体チップ全体上面図である（単位セルは、アクティブセル領域全体に敷き詰められているが、図面を見やすくするために、中央部のみに表示した）。
【図３】図２のＸ−Ｘ’断面に対応するチップ模式断面図である。
【図４】図２の単位アクティブセル領域２０の簡略化した拡大平面図である。
【図５】図４の単位アクティブセル領域部分切り出し部Ｒ３の拡大詳細平面図である。
【図６】図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。
【図７】図２のゲート電極引き出し部切り出し領域Ｒ１の拡大上面図である。
【図８】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（Ｎ型低抵抗領域導入工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図９】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（トレンチ形成工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図１０】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（ゲート酸化およびポリシリコン膜等成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図１１】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（ゲート電極等パターニング工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図１２】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（Ｐ型ボディ領域導入工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図１３】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（層間絶縁膜成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図１４】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（ソースコンタクトホール形成工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図１５】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（Ｐ型ボディコンタクト領域導入工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図１６】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（メタル電極膜成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図１７】本願の前記一実施の形態の半導体装置のゲート引き出し部に対する変形例（変形例１：フィールドプレートゲート接続）の構造を説明するための図２のゲート電極引き出し部切り出し領域Ｒ１の拡大上面図である。
【図１８】本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例２：Ｎ型低抵抗領域のないセル構造）の構造を説明するための図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。
【図１９】本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例３：ポリサイド構造）の構造を説明するための図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。
【図２０】本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例３：ポリサイド構造）に対応する製造方法の一例を説明するための製造工程途中（ゲート酸化およびポリシリコン膜等成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図２１】本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）の構造を説明するための図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。
【図２２】本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）に対応する製造方法の一例を説明するための製造工程途中（トレンチ形成工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図２３】本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）に対応する製造方法の一例を説明するための製造工程途中（犠牲酸化および犠牲ポリシリコン膜成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図２４】本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）に対応する製造方法の一例を説明するための製造工程途中（犠牲酸化および犠牲ポリシリコン膜エッチバック工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図２５】本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）に対応する製造方法の一例を説明するための製造工程途中（ゲート酸化工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。
【図２６】本願の前記一実施の形態の半導体装置の平面構造等に対する変形例（変形例５：高抵抗フィールドプレート）の構造を説明するための模式回路図である。
【図２７】本願の前記一実施の形態の半導体装置の平面構造等に対する変形例（変形例５：高抵抗フィールドプレート）の構造を説明するための図２のゲート電極引き出し部切り出し領域Ｒ１の拡大上面図である。
【図２８】本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の端子配置図である。
【図２９】図１８に対応する本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるＩＧＢＴの単位セル断面図である。
【図３０】本願の各種実施の形態のワンチップへの集積例を説明するための図１に対応し、更に回路の細部を示したコンピュータ用のＤＣ−ＤＣコンバータの回路構成を示す模式回路図である。
【図３１】図１における回路要素の主要部を単一チップ上に集積した集積化電源素子のチップ上面レイアウト図である。
【図３２】図３１のＹ−Ｙ’断面に対応するチップ部分模式断面図である。
【図３３】本願の各種実施の形態のマルチチップモジュール等への集積例を説明するためのパッケージ上面模式図（見やすいように上面の封止樹脂は取り除いている）である。
【図３４】比較例（Ｎ型低抵抗領域およびプレーナ型のフィールドプレートを有するスプリットゲート型バーティカルパワーＭＯＳＦＥＴ）に関する図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。
【図３５】図３４に対応する比較例と、本願の実施の形態（図６および図１８）における耐圧とＮ型低抵抗領域の深さＤとの関係を示すデータプロット図である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたアクティブ領域；
（ｄ）平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、
ここで、各単位セル領域は、前記第１の主面上から前記ドリフト領域を貫通し、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面側の前記半導体基板内に平面的に間隔を置いて設けられ、前記第１導電型と反対導電型の第２導電型を有する第１のボディ領域および第２のボディ領域；
（ｄ２）前記半導体基板の前記第１の主面上にゲート絶縁膜を介して平面的に間隔を置いて設けられた第１ゲート電極および第２のゲート電極；
（ｄ３）前記半導体基板の前記第１の主面に側から、前記第１のボディ領域および前記第２のボディ領域間の前記ドリフト領域に設けられたトレンチ；
（ｄ４）前記トレンチ内にフィールドプレート周辺絶縁膜を介して設けられたフィールドプレート電極；
（ｄ５）前記ゲート電極および前記フィールドプレート電極上に設けられた層間絶縁膜；
（ｄ６）前記半導体基板の前記第１の主面側表面であって前記第１のボディ領域および前記第２のボディ領域内にそれぞれ設けられ、前記第１導電型を有する第１のソース領域および第２のソース領域；
（ｄ７）前記層間絶縁膜上を覆うように、前記半導体基板の前記第１の主面上に設けられたメタルソース電極。
【００１７】
２．前記１項の半導体装置において、各単位セル領域は、更に以下を有する：
（ｄ８）前記半導体基板の前記第１の主面側表面内であって、前記第１のボディ領域および前記第２のボディ領域間の前記ドリフト領域に設けられた前記ドリフト領域よりも不純物濃度が高く、前記第１導電型を有する低抵抗領域。
【００１８】
３．前記１または２項の半導体装置において、前記低抵抗領域の深さは、前記第１のボディ領域および前記第２のボディ領域のいずれよりも浅く、前記トレンチの深さは、前記低抵抗領域よりも浅い。
【００１９】
４．前記１または２項の半導体装置において、前記低抵抗領域の深さは、前記第１のボディ領域および前記第２のボディ領域のいずれよりも浅く、前記トレンチの深さは、前記第１のボディ領域および前記第２のボディ領域のいずれよりも深い。
【００２０】
５．前記１から４項のいずれか一つの半導体装置において、前記フィールドプレート周辺絶縁膜の内、トレンチの底部の厚さは、前記ゲート絶縁膜よりも厚い。
【００２１】
６．前記１から５項のいずれか一つの半導体装置において、前記フィールドプレート電極、前記第１のゲート電極および前記第２のゲート電極は、ポリシリコン部材で構成されている。
【００２２】
７．前記１から５項のいずれか一つの半導体装置において、前記フィールドプレート電極、前記第１のゲート電極および前記第２のゲート電極は、ポリサイド構造を有する。
【００２３】
８．前記１から７項のいずれか一つの半導体装置において、前記フィールドプレート電極は、電気的に前記メタルソース電極に接続されている。
【００２４】
９．前記１から８項のいずれか一つの半導体装置において、更に以下を有する：
（ｅ）前記層間絶縁膜上に設けられ、各単位セル領域の前記第１のゲート電極および前記第２のゲート電極と電気的に接続されたメタルゲート電極；
（ｆ）前記メタルゲート電極と各単位セル領域の前記第１のゲート電極および前記第２のゲート電極とを電気的に接続するポリシリコンゲート配線；
（ｇ）前記フィールドプレート電極と前記メタルソース電極とを電気的に接続するポリシリコンフィールドプレート配線、
ここで、前記ポリシリコンフィールドプレート配線は、前記ポリシリコンゲート配線と比較して、電気抵抗が高い。
【００２５】
１０．前記１から９項のいずれか一つの半導体装置において、前記半導体装置はパワーＭＯＳＦＥＴである。
【００２６】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２７】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板等）上に集積したものをいう（マルチチップモジュール等を含む）。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。なお、本願で説明するパワーＭＯＳＦＥＴ等のパワー系能動素子は、特に断らない限り、ノーマリオフ（Ｎｏｒｍａｌｌｙ−Ｏｆｆ）型である。
【００２８】
なお、本願において、「半導体能動素子」とは、トランジスタ、ダイオード等を指す。
【００２９】
また、「ＭＯＳ」という表現と「ＭＩＳ」という表現を使い分けるのは煩雑であり、特にそうでない旨、明示した場合を除き、絶縁膜として酸化物以外を用いたものを含めて、「ＭＯＳ」という表現を使用するものとする。
【００３０】
パワーＭＯＳＦＥＴは、通常、横型（Ｌａｔｅｒａｌ）パワーＭＯＳＦＥＴと縦型（Ｖｅｒｔｉｃａｌ）パワーＭＯＳＦＥＴに大別される。また、縦型パワーＭＯＳＦＥＴは、トレンチゲート（Ｔｒｅｎｃｈ Ｇａｔｅ）の有無によって、トレンチゲート−バーティカル型パワーＭＯＳＦＥＴとプレーナ−バーティカル型パワーＭＯＳＦＥＴに分類される。更に、プレーナ−バーティカル型パワーＭＯＳＦＥＴの内、スプリットゲートを有するものをスプリットゲート−プレーナ−バーティカル（Ｓｐｌｉｔ Ｇａｔｅ Ｐｌａｎａｒ Ｖｅｒｔｉｃａｌ）型パワーＭＯＳＦＥＴと呼ぶ。本願で主に取り扱うデバイスは、スプリットゲート−プレーナ−バーティカル型パワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子を有する半導体装置であって、トレンチ内に延在するフィールドプレート、すなわちトレンチフィールドプレートを有するものである。なお、トレンチゲート型に比較して、プレーナ型は、ゲートの寄生容量が小さいと考えられている。
【００３１】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３２】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３３】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３４】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３６】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３７】
６．ＩＧＢＴの構造は、通常の縦型（Ｖｅｒｔｉｃａｌ）パワーＭＯＳＦＥＴのドレイン側にドリフト領域と反対導電型の半導体領域を介在させたものとなっている。従って、ゲートおよびソースに関しては、構造的に縦型パワーＭＯＳＦＥＴとほぼ同一であるが、実用上は、バイポーラトランジスタとの端子対応の関係で、ソース端子に対応する部分は、エミッタ端子と呼ばれている。しかし、本願では、物理的実態に対応して、特に断らない限り、縦型パワーＭＯＳＦＥＴのソースに対応するＩＧＢＴの各要素をそのまま「ソース領域」、「ソース電極」、「ソース端子」と呼ぶことにする。
【００３８】
７．パワーＭＯＳＦＥＴ等のパワー系能動素子は、一般に多数の単位セルが広範囲に分布した構造を有しているため、ある要素と他の要素間の電気抵抗といっても、その要素のどの部分かを特定しない限り、その値または関係を正確に言うことはできない。従って、本願に於いては、特にそうでない旨、明示した場合を除き、問題としている当該要素の中心位置（幾何学的重心）を当該要素の位置とする。
【００３９】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４０】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４１】
なお、コンピュータ電源等に使用されるＤＣ−ＤＣコンバータに関する本願発明者等による先行特許出願としては、たとえば日本特開２００７−２２８７１１号公報（または、これに対応する米国特許公開２０１０−２５３３０６号公報）、日本特開２００９−２２１０６号公報（または、これに対応する米国特許公開２００９−１５２２４号公報）、日本特開２０１０−１６０３５号公報（または、これに対応する米国特許公開２０１０−１７９０号公報）等がある。
【００４２】
１．本願の各実施の形態の半導体装置の主要な応用分野等の説明（主に図１）
以下の実施の形態で説明するパワーＭＯＳＦＥＴ等は、主にＤＣ−ＤＣコンバータ等におけるロウサイドスイッチに適合したものを例示するが、これらは、他の用途（たとえば、同様の回路のハイサイドスイッチ）にも有効であることはいうまでもない。
【００４３】
図１は本願の各実施の形態の半導体装置の主要な応用分野であるコンピュータ用のＤＣ−ＤＣコンバータの回路構成を示す模式回路図である。これに基づいて、本願の各実施の形態の半導体装置の主要な応用分野等を説明する。
【００４４】
図１に示すように、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）等におけるマイクロプロセッサ等への電源供給は、通常、９０から３００ボルト程度の交流から減圧整流された１７ボルト程度の直流を定電圧源（直流電源Ｖｉｎ）として、ＤＣ−ＤＣコンバータ５０等のＶＲＭ（Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ ＭＯｄｕｌｅ）を用いて、例えば、１ボルト程度の低電圧（電流的には、例えば２０アンペア程度）にして行われる。この電流量は、１００アンペアを超えることもある。制御回路部５３から、たとえば２００ｋＨｚ程度（典型的な範囲としては、３００ｋＨｚ程度から５００ｋＨｚ程度、過去および近い将来に適用される範囲としては、２０ｋＨｚ程度から１ＭＨｚ程度）のスイッチング信号が送出され、ハイサイドドライバ５１およびロウサイドドライバ５２を通じて、相補的なパルス信号が、それぞれハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）およびロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）を駆動する。ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）がオンのときは、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）を通して電流が供給され、出力平滑用インダクタ５４、出力平滑用コンデンサ５５等から構成された平滑回路を経由して、電源出力端子Ｖｄｄおよび接地端子Ｖｓｓからマイクロプロセッサ等へ供給される。一方、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）がオフと時は、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）がオンとなり、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）から出力平滑用インダクタ５４へ抜ける電流経路を通して電流が供給される。このとき電圧の制御は、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）がオンとなる時間の長さにより制御される。従って、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）には、大電流供給の観点から、できるだけ低いオン抵抗特性が求められる。
【００４５】
一方、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）の方は、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）がオフの時にのみオンする同期整流スイッチであるため、早いスイッチングスピードが要求される。このスイッチングスピードを上げるには、ゲート電極を分割して、中間の部分を除去するスプリットゲート（Ｓｐｌｉｔ Ｇａｔｅ）構造が有効である。しかし、その反作用として、中間の部分でフィールドプレート効果が消失した分、Ｐ型ボディ領域の端部に電界が集中して、パンチスルー耐圧が劣化するという問題がある。本願に各実施の形態では、これに対して、トレンチ型のフィールドプレートで対応している。
【００４６】
２．本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの構造（深いＮ型低抵抗領域を有するセル構造）の説明（主に図２から図７）
このセクションでは、セクション１で説明したロウサイドスイッチ等に特に適合したパワーＭＯＳＦＥＴの構造（図１のロウサイドＳＷパワーＭＯＳＦＥＴＱｈｌに対応したのも）の概要を説明する。
【００４７】
図２は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの半導体チップ全体上面図である（単位セルは、アクティブセル領域全体に敷き詰められているが、図面を見やすくするために、中央部のみに表示した）。図３は図２のＸ−Ｘ’断面に対応するチップ模式断面図である。図４は図２の単位アクティブセル領域２０の簡略化した拡大平面図である。図５は図４の単位アクティブセル領域部分切り出し部Ｒ３の拡大詳細平面図である。図６は図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。図７は図２のゲート電極引き出し部切り出し領域Ｒ１の拡大上面図である。これらに基づいて、本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの構造を説明する。
【００４８】
まず、半導体チップの上面構造を説明する。図２に示すように、半導体チップ２（チップサイズは、たとえば、縦２ミリメートル程度、横３ミリメートル程度、厚さ０．１ミリメートル程度）の周辺端部には、端部を周回するリング状のガードリング２７（たとえば、アルミニウム系メタル電極膜３０と同一層で構成されている）が設けられており、その内側のほとんど全ての部分は、ゲート配線部２４とメタルソース電極１５（これらも、たとえば、アルミニウム系メタル電極膜３０と同一層で構成されている）が占有している。ゲート配線部２４の一部は、ボンディングワイヤ等を取り付けるためのゲートパッド部２５となっており、メタルソース電極１５の中央付近は、同様にボンディングワイヤ等を取り付けるためのソースパッド部２６となっている。また、半導体チップ２の上面主要部のメタルソース電極１５下は、図４に示すように、主に、たとえば平面的に帯状の多数の単位セル領域２０（単位セルの繰返し周期、すなわち、単位セルの幅は、たとえば３マイクロメートル程度）を敷き詰めたアクティブ領域１２（アクティブセル領域）となっており、その中央部には、たとえば線状のトレンチ５が形成されている。
【００４９】
次に、図２のＸ−Ｘ’断面を図３に示す。図３に示すように、半導体チップ２の下半部は、たとえば比較的高濃度の第１導電型すなわちＮ型半導体基板領域１ｓ（たとえばＮ型単結晶シリコン基板、すなわち、Ｎ型ドレイン領域）となっており、Ｎ型半導体基板領域１ｓの表面１ａ（第１の主面）側すなわち裏面１bの反対側には、要求される耐圧に応じた厚さのＮ−エピタキシャル領域１ｅ（たとえば耐圧を３０ボルト程度とすると、厚さは、２．５マイクロメートル程度、添加不純物は、たとえばリンで、濃度は、たとえば４ｘ１０１６/ｃｍ３程度）が設けられており、その主要部はＮ−ドリフト領域３に対応している。半導体チップ２の周辺部は、主にエッジターミネーション領域２８となっており、半導体チップ２の内部領域は、ほとんどアクティブ領域１２が占有しており、このアクティブ領域１２には、平面的に帯状（立体的には直方体）の単位セル領域２０が敷き詰められている。
【００５０】
次に、図４の単位アクティブセル領域部分切り出し部Ｒ３を図５に、そのＡ−Ａ’断面を図６に示す。図５および図６に示すように、単位アクティブセル２０（平面的には線状ゲート構造）は、ほぼ左右対称になっており、半導体チップ２のＮ型半導体基板領域１ｓ（Ｎ型ドレイン領域）の裏面１ｂ側には、裏面メタル電極４（たとえば、ドレイン電極）が設けられており、Ｎ型半導体基板領域１ｓの表面１ａ側には、Ｎ−ドリフト領域３が設けられている。Ｎ−ドリフト領域３の表面１ａ側には、一定の間隔を隔てて、一対のＰ型ボディ領域９（第２導電型の第１および第２のボディ領域）が設けられており、各Ｐ型ボディ領域９内であって、Ｎ−ドリフト領域３の表面１ａ側の半導体表面領域内には、ソース領域１１（第１および第２のソース領域）およびＰ型ボディコンタクト領域１４が設けられている。また、半導体基板２の表面１ａ（第１の主面）側から、Ｎ−ドリフト領域３の内部に向かって、Ｐ型ボディ領域９（たとえば深さ０．６５マイクロメートル程度）よりも浅いトレンチ５（たとえば深さ０．４５マイクロメートル程度、幅０．３マイクロメートル程度）が設けられており、トレンチ５内には、ゲート絶縁膜６（たとえば、厚さ３０ｎｍ程度）を介して、フィールドプレートポリシリコン電極７ｃが設けられている。なお、フィールドプレートポリシリコン電極７ｃは、トレンチ５の内部（フィールドプレート電極のトレンチ部分７ｃｔ）だけでなくトレンチ５の上部外の半導体基板２の表面１ａ（第１の主面）上へもゲート絶縁膜６を介して延在している。このフィールドプレートポリシリコン電極７ｃの両側の半導体基板２の表面１ａ（第１の主面）上には、ゲート絶縁膜６を介して、ゲート長がたとえば０．４マイクロメートル程度の一対のゲートポリシリコン電極７ａ（第１および第２のゲート電極）が設けられている。なお、この例では、ゲートポリシリコン電極７ａおよびフィールドプレートポリシリコン電極７ｃは、一体のゲートポリシリコン膜７（ポリシリコン部材）からパターニングされたものである。一対のＰ型ボディ領域９の間のＮ−ドリフト領域３の表面１ａ側には、たとえば０．５５マイクロメートル程度の深さのＮ型低抵抗領域４０（Ｎ型ウエル領域）が設けられており、その不純物濃度は、Ｎ−ドリフト領域３よりも高く、ソース領域１１よりも低くされている。また、Ｎ型低抵抗領域４０の深さＤは、この例では、一対のＰ型ボディ領域９のいずれの深さよりも浅く、トレンチ５の深さよりも深い。
【００５１】
更に、半導体基板２の表面１ａ側には、ゲートポリシリコン電極７ａおよびフィールドプレートポリシリコン電極７ｃを覆うように、層間絶縁膜８が設けられており、その上には、アクティブ領域１２の全体を覆うように、メタルソース電極１５（アルミニウム系メタル電極膜３０等からパターニングされている）が形成されている。このメタルソース電極１５は、ソースコンタクト部２９ａ（コンタクトホール）を介して、ソース領域１１およびＰ型ボディコンタクト領域１４と電気的に接続されている。
【００５２】
次に、図７に図２のゲート電極引き出し部切り出し領域Ｒ１の詳細平面構造を示す。図７に示すように、トレンチゲート電極７ａを構成するゲートポリシリコン膜７は、トレンチ５の外部に於いては、ゲート引き出しポリシリコン配線部７ｂを構成しており、ゲートコンタクト部２９ｂにおいて、メタルゲート配線部２４（アルミニウム系メタル電極膜３０の一部）と電気的に接続されている。一方、この例では、各フィールドプレートポリシリコン電極７ｃは、フィールドプレートコンタクト部２９ｃを介して、メタルソース電極１５と接続されている。
【００５３】
このような構造によると、単位セル領域２０内で見ると、Ｎ−ドリフト領域３における等ポテンシャル面が、フィールドプレートの効果により、押し下げられて比較的平坦になる結果、Ｐ型ボディ領域９の端部への電界集中が緩和される結果、パンチスルー耐圧が向上する。一方、このような構造に於いては、電界が最大になる点は、Ｐ型ボディ領域９の端部からフィールドプレート７ｃのトレンチ部分７ｃｔすなわちトレンチフィールドプレートの下端部へ移動するが、トレンチフィールドプレート７ｃｔの深さが、Ｐ型ボディ領域９の深さよりも浅いので、過度な電界集中が起きる可能性は比較的低い。
【００５４】
このようにパンチスルー耐圧が向上するので、Ｎ型低抵抗領域４０を導入することが容易になり、そのことによって、オン抵抗を低減することができる。ここで、Ｎ型低抵抗領域４０の深さをＰ型ボディ領域９の深さよりも浅くするのは、Ｐ型ボディ領域９の端部への不所望な電界集中を回避するためである。
【００５５】
３．本願の前記一実施の形態の半導体装置に対する製造方法の一例の説明（主に図８から図１６）
このセクションでは、図２から図７に説明したデバイスの製造工程の一例を説明する。
【００５６】
図８は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（Ｎ型低抵抗領域導入工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図９は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（トレンチ形成工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図１０は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（ゲート酸化およびポリシリコン膜等成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図１１は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（ゲート電極等パターニング工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図１２は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（Ｐ型ボディ領域導入工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図１３は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（層間絶縁膜成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図１４は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（ソースコンタクトホール形成工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図１５は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（Ｐ型ボディコンタクト領域導入工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図１６は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中（メタル電極膜成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明する。
【００５７】
まず、図８に示すように、たとえば、面方位を（１００）とした２００φのＮ型シリコン単結晶ウエハ１ｓ（必要に応じて、３００ファイでも、４５０ファイでも、その他の口径のウエハでもよい。抵抗率は、たとえば、１から２ｍΩ・ｃｍ程度、厚さは、たとえば５００マイクロメートル程度）を用意し、必要な耐圧（ここでは、一例としてソースドレイン耐圧を３０ボルト程度とする）に応じて、たとえば、２マイクロメートル程度（範囲としては、たとえば１．３から３．３マイクロメートル程度）のＮ型（たとえばリンドープ、抵抗率は、たとえば、０．１から０．３ｍΩ・ｃｍ程度）シリコンエピタキシャル層１ｅ（Ｎ−ドリフト領域３となる部分である）を堆積することにより、エピタキシャル層付ウエハ１とする。
【００５８】
次に、たとえばイオン注入等（イオン注入およびその後の活性化アニール等を含む）により、ウエハ１の表面１ａ（第１の主面またはデバイス面、すなわち、裏面１ｂ又は第２の主面と反対の面）側のほぼ全面に、Ｎ型不純物を導入することにより、Ｎ型低抵抗領域４０（Ｎ型ウエル領域）を形成する。この時のイオン注入条件としては、たとえば、イオン種：リン、打ち込みエネルギ：２００ｋｅＶ程度，ドーズ量：１ｘ１０１３/ｃｍ２程度、打ち込み方法：垂直打ち込み（垂直といっても、１０度程度以内の微小傾きを含む、以下同じ）を好適なものとして例示することができる。なお、Ｎ型低抵抗領域４０は、エピタキシャル成長によって、形成することもできる。その場合の不純物濃度は、たとえば、２ｘ１０１７/ｃｍ３程度を好適なものとして例示することができる。
【００５９】
次に、ウエハ１のデバイス面１ａのほぼ全面に、たとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、たとえば、４５０ｎｍ程度の厚さの酸化シリコン膜を成膜する。この酸化シリコン膜をたとえば通常のリソグラフィによりパターニングすることにより、トレンチ加工用ハードマスク膜とする。
【００６０】
次に、図９に示すように、トレンチ加工用ハードマスク膜を用いて、異方性ドライエッチング（エッチング雰囲気は、たとえば、ＨＢｒ等のハロゲン系ガス雰囲気など）により、たとえば深さ０．４５マイクロメートル程度（幅０．３マイクロメートル程度）のトレンチ５を形成する。その後、不要になったトレンチ加工用ハードマスク膜をたとえば弗酸系のエッチング液を用いて全面除去する。
【００６１】
次に、図１０に示すように、ウエハ１のデバイス面１ａのほぼ全面およびトレンチ５の内面に、熱酸化等により、たとえば３０ｎｍ程度のゲート酸化膜６（ゲート絶縁膜）を形成する。続いて、ゲート酸化膜６上の半導体ウエハ１の表面１ａ側のほぼ全体を覆い、トレンチ５内を埋め込むように、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、ゲートポリシリコン膜７（たとえば、厚さ５００ｎｍ程度、たとえばリンドープポリシリコン膜、リン濃度は、たとえば、４ｘ１０２０/ｃｍ３程度）を成膜する。更に、ゲートポリシリコン膜７上の半導体ウエハ１の表面１ａ側のほぼ全体に、たとえばＣＶＤ等により、キャップ絶縁膜３５（たとえば、厚さ２００ｎｍ程度の酸化シリコン系絶縁膜）を成膜する。
【００６２】
次に、図１１に示すように、通常のリソグラフィにより、ゲートポリシリコン膜７（キャップ絶縁膜３５を含む）をパターニングすることにより、ゲートポリシリコン電極７ａおよびフィールドプレートポリシリコン電極７ｃを形成する。
【００６３】
次に、図１２に示すように、通常のリソグラフィにより、Ｐ型ボディ領域導入用レジスト膜３６をパターニングし、これをイオン注入用マスクとして、半導体ウエハ１の表面１ａ側に対して、イオン注入等を実行することによりＰ型ボディ領域９を導入する。この時のイオン注入条件としては、たとえば、イオン種：ボロン、打ち込みエネルギ：１５０ｋｅＶ程度，ドーズ量：１ｘ１０１３/ｃｍ２程度、注入方法：傾斜注入（傾斜した４方向から４回に分けて注入する）を好適なものとして例示することができる。
【００６４】
次に、図１３に示すように、Ｐ型ボディ領域導入用レジスト膜３６をパターニングし、これをイオン注入用マスクとして、半導体ウエハ１の表面１ａ側に対して、イオン注入等を実行することによりＮ型ソース領域１１を導入する。この時のイオン注入条件としては、たとえば、イオン種：砒素、打ち込みエネルギ：７０ｋｅＶ程度，ドーズ量：３ｘ１０１５/ｃｍ２程度、打ち込み方法：垂直打ち込みを好適なものとして例示することができる。その後、Ｐ型ボディ領域導入用レジスト膜３６をアッシング等により全面除去する。続いて、たとえばＣＶＤ等によって、ウエハ１のデバイス面１ａのほぼ全面に、層間絶縁膜８を形成する。層間絶縁膜８としては、たとえば、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜（たとえば、厚さ５００ｎｍ程度）からなる絶縁膜を好適なものとして例示することができる。
【００６５】
次に、図１４に示すように、通常のリソグラフィにより、コンタクト開口用レジスト膜３７をパターニングし、それをマスクとして、異方性ドライエッチングを実行することによって、ソースコンタクト部２９ａ（コンタクトホールすなわちコンタクト溝）を開口する。続いて、異方性ドライエッチングにより、コンタクト溝２９ａをソース領域１１より深いところまで延長する（エッチング量は、たとえば２００ｎｍ程度）。その後、コンタクト開口用レジスト膜３７をアッシング等により全面除去する。
【００６６】
次に、図１５に示すように、半導体ウエハ１の表面１ａ側からほぼ全面に対して、たとえば、Ｐ型不純物をイオン注入することにより、自己整合的に、半導体基板の表面領域にＰ型ボディコンタクト領域１４（Ｐ型高濃度コンタクト用不純物領域）を導入する。このイオン注入条件としては、たとえば、イオン種：ＢＦ２、打ち込みエネルギ：３０ｋｅＶ程度，ドーズ量：１ｘ１０１５/ｃｍ２程度を好適なものとして例示することができる。
【００６７】
次に、図１６に示すように、半導体ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば３００ｎｍ程度の厚さのＴｉＷ膜（ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない）を形成し、更にその上に、先と同様に、ＴｉＷ膜上の半導体ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば３マイクロメートルから５マイクロメートル程度の厚さのアルミニウム系メタル膜（数％程度のシリコン等を添加したアルミニウム）を形成する。このＴｉＷ膜とアルミニウム系メタル膜でアルミニウム系メタル電極膜３０を構成する。その後、通常のリソグラフィにより、アルミニウム系メタル電極膜３０をパターニングすることにより、図２に示すように、メタルソース電極１５、ゲート配線部２４、ガードリング２７等を形成する。必要であれば、続いて、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜（たとえば、厚さ２．５マイクロメートル程度）等をウエハ１のデバイス面１ａのほぼ全面に塗布する。更に、通常のリソグラフィによって、図２のソースパッド開口２６、ゲートパッド開口２５等の部分のファイナルパッシベーション膜を除去する。次に、ウエハ１の裏面１ｂに対して、バックグラインディング処理を施すことによって、たとえば、５００マイクロメータ程度のウエハ厚を必要により、たとえば１００マイクロメータ程度（通常の範囲としては３０から３００マイクロメータ程度）に薄膜化する。その後、裏面電極４（たとえばウエハに近い方から、チタン膜／ニッケル膜／金膜）をたとえばスパッタリング成膜により、形成する。更に、ダイシング等により、ウエハ１を個々のチップ２（図２）に分割する。
【００６８】
４．本願の前記一実施の形態の半導体装置のゲート引き出し部に対する変形例（変形例１：フィールドプレートゲート接続）の構造説明（主に図１７）
このセクションでは、フィールドプレート電極７ｃの接続先に関する変形例を説明する。なお、このセクションのゲート（ダミーゲート）引き出し構造は、図６の構造に適用できるほか、図１８、図１９、図２１、図２６、又は図２９等の構造にも適用できることはいうまでもない。
【００６９】
図１７は本願の前記一実施の形態の半導体装置のゲート引き出し部に対する変形例（変形例１：フィールドプレートゲート接続）の構造を説明するための図２のゲート電極引き出し部切り出し領域Ｒ１の拡大上面図である。これに基づいて、本願の前記一実施の形態の半導体装置のゲート引き出し部に対する変形例（変形例１：フィールドプレートゲート接続）の構造を説明する。
【００７０】
この例では、図７と比較して、フィールドプレート電極７ｃの接続先がメタルゲート配線部２４となっている点が異なっている。すなわち、具体的には図１７に示すように、ここのセルに於いて、ゲートポリシリコン電極７ａとフィールドプレートポリシリコン電極７ｃがゲート引き出しポリシリコン配線部７ｂに合流する形になっている。従って、構造的には、図７のものより単純なものとなっている。しかし、特性面では、フィールドプレートとしての効果が、ソース接続のもの（図７）と比較して弱く、ゲート寄生容量も増加する等のデメリットがある。
【００７１】
５．本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例２：Ｎ型低抵抗領域のないセル構造）の構造説明（主に図１８）
このセクションの例は、図６（および図５）に説明したセル構造に対する変形例である。
【００７２】
図１８は本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例２：Ｎ型低抵抗領域のないセル構造）の構造を説明するための図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。これに基づいて、本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例２：Ｎ型低抵抗領域のないセル構造）の構造を説明する。
【００７３】
図１８に示すように、図６で説明したものと比較して、Ｎ型低抵抗領域４０がない構造となっている。これは、もともと、トレンチフィールドプレート７ｃｔを導入することによって、Ｎ型低抵抗領域４０のようなパンチスルーの観点からすると不利な要素を導入して、別のパラメータであるオン抵抗の低減がなされたものであるから、これ以上のオン抵抗の低減が不要な場合は、Ｎ型低抵抗領域４０を省略することができる。このことによって、工程が簡単になるほか、Ｎ型低抵抗領域４０を導入することによるパンチスルー耐圧の劣化の可能性を排除できるメリットがある。
【００７４】
なお、製造プロセスに関しては、セクション３に於いて、Ｎ型低抵抗領域４０導入工程をスキップしたものとなるので、個々では、上記説明を繰り返さない。
【００７５】
６．本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例３：ポリサイド構造）の構造説明（主に図１９）
このセクションの例は、図６の例のセル構造の変形例である。なお、このセクションでは、図６に対応する構造についてのみ説明するが、図１８、図１９、図２１、図２６、又は図２９等の構造にも適用できることは言うまでもない。
【００７６】
図１９は本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例３：ポリサイド構造）の構造を説明するための図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。これに基づいて、本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例３：ポリサイド構造）の構造を説明する。
【００７７】
図１９に示すように、この例ではゲートポリシリコン電極７ａ、ゲート引き出しポリシリコン配線部７ｂ、およびフィールドプレートポリシリコン電極７ｃ上に、たとえばタングステンシリサイド膜等のシリサイド膜３８が設けられている。すなわち、ゲートポリシリコン電極７ａ、ゲート引き出しポリシリコン配線部７ｂ、フィールドプレートポリシリコン電極７ｃ等の電極構造層がポリサイド膜３９で形成されているので、当該電極に至るアクセス抵抗を低減できるメリットを有する。
【００７８】
７．前記変形例３の半導体装置に対する製造方法の一例の説明（主に図２０）
このセクションでは、図１９で説明したデバイスの製造方法を説明する。しかし、製造プロセスのほとんどは、セクション３で説明したところと同一（図８、図９、および図１１から図１６）であり、以下では異なる部分（図１０に対応する部分）のみを説明する。
【００７９】
図２０は本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例３：ポリサイド構造）に対応する製造方法の一例を説明するための製造工程途中（ゲート酸化およびポリシリコン膜等成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。これに基づいて、前記変形例３の半導体装置に対する製造方法の一例を説明する。
【００８０】
図９に続いて、図２０に示すように、ウエハ１のデバイス面１ａのほぼ全面およびトレンチ５の内面に、熱酸化等により、たとえば３０ｎｍ程度のゲート酸化膜６（ゲート絶縁膜）を形成する。続いて、ゲート酸化膜６上の半導体ウエハ１の表面１ａ側のほぼ全体を覆い、トレンチ５内を埋め込むように、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、ゲートポリシリコン膜７（たとえば、厚さ３００ｎｍ程度、たとえばリンドープポリシリコン膜、リン濃度は、たとえば、４ｘ１０２０/ｃｍ３程度）を成膜する。ゲートポリシリコン膜７上の半導体ウエハ１の表面１ａ側のほぼ全体に、たとえばＷＳｉ膜等のシリサイド膜３８（たとえば、厚さ２００ｎｍ程度）を形成する。更に、シリサイド膜３８上の半導体ウエハ１の表面１ａ側のほぼ全体に、たとえばＣＶＤ等により、キャップ絶縁膜３５（たとえば、厚さ２００ｎｍ程度の酸化シリコン系絶縁膜）を成膜する。
【００８１】
次に、図１１のゲートポリシリコン膜７（シリサイド膜３８およびキャップ絶縁膜３５を含む）のパターニングプロセスに移る。
【００８２】
８．本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）の構造説明（主に図２１）
このセクションでは、図６で説明したセル構造に対する変形例を説明する。
【００８３】
図２１は本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）の構造を説明するための図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。これに基づいて、本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）の構造を説明する。
【００８４】
図２１に示すように、図６のものと比較して、Ｎ型低抵抗領域４０の深さＤ（たとえば０．５５マイクロメートル程度）がＰ型ボディ領域９の深さよりも浅い点は同じであるが、トレンチ５の深さ（たとえば０．７マイクロメートル程度）が、Ｐ型ボディ領域９の深さ（たとえば０．６５マイクロメートル程度）よりも深くなっている点が特徴となっている。更に、トレンチ底部の絶縁膜４３の厚さが、チャネル部分のゲート絶縁膜６（３０ｎｍ程度）と比較して厚くなっている。トレンチ底部の絶縁膜４３の厚さの好適な範囲は、たとえば、６０ｎｍから１２０ｎｍ程度である。
【００８５】
ここで、トレンチ５の深さをＰ型ボディ領域９の深さよりも深くするのは、電界集中の場所を完全にトレンチ５の下端部に移すためである。このため、高い電界に耐えるため、トレンチ底部の絶縁膜４３の厚さを厚くしている。
【００８６】
９．前記変形例４の半導体装置に対する製造方法の一例の説明（主に図２２から図２５）
このセクションでは、図２１に説明したデバイスの製造プロセスを説明する。しかし、製造プロセスのほとんどは、セクション３で説明したところと同一（図８、図１０の一部、および図１１から図１６）であり、以下では異なる部分（図１０の一部および図９に対応する部分）のみを説明する。
【００８７】
図２２は本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）に対応する製造方法の一例を説明するための製造工程途中（トレンチ形成工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図２３は本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）に対応する製造方法の一例を説明するための製造工程途中（犠牲酸化および犠牲ポリシリコン膜成膜工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図２４は本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）に対応する製造方法の一例を説明するための製造工程途中（犠牲酸化および犠牲ポリシリコン膜エッチバック工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図２５は本願の前記一実施の形態の半導体装置の断面構造に対する変形例（変形例４：深いトレンチ）に対応する製造方法の一例を説明するための製造工程途中（ゲート酸化工程）における図２のＢ−Ｂ’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。これらに基づいて、前記変形例４の半導体装置に対する製造方法の一例を説明する。
【００８８】
図８に続いて、図２２に示すように、トレンチ加工用ハードマスク膜を用いて、異方性ドライエッチング（エッチング雰囲気は、たとえば、ＨＢｒ等のハロゲン系ガス雰囲気など）により、Ｎ型低抵抗領域４０を貫通するように、たとえば深さ０．７マイクロメートル程度（幅０．３マイクロメートル程度）のトレンチ５を形成する。その後、不要になったトレンチ加工用ハードマスク膜をたとえば弗酸系のエッチング液を用いて全面除去する。
【００８９】
次に、図２３に示すように、ウエハ１のデバイス面１ａのほぼ全面およびトレンチ５の内面に、熱酸化等により、たとえば３０ｎｍ程度の犠牲酸化シリコン膜４１を形成する。続いて、犠牲酸化シリコン膜４１上の半導体ウエハ１の表面１ａ側のほぼ全体を覆い、トレンチ５内を埋め込むように、たとえばＣＶＤ等により、犠牲ポリシリコン膜４２（たとえば、厚さ５００ｎｍ程度、たとえばノンドープポリシリコン膜）を成膜する。
【００９０】
次に、図２４に示すように、犠牲酸化シリコン膜４１をエッチングストップ膜として、犠牲ポリシリコン膜４２をたとえばウエットエッチング等により、犠牲ポリシリコン膜の残存部分４２ｒの厚さが、たとえば１００ｎｍ程度になるようにエッチバックする。続いて、犠牲酸化シリコン膜４１が犠牲ポリシリコン膜の残存部分４２ｒの周辺のみに（犠牲酸化シリコン膜の残存部分４１ｒ）残るように、たとえば弗酸系エチング液を用いて、エッチバックする。
【００９１】
次に、図２５に示すように、ウエハ１のデバイス面１ａ側に対して、熱酸化処理を施すことにより、犠牲ポリシリコン膜の残存部分４２ｒを完全に酸化するとともに、ウエハ１のデバイス面１ａのほぼ全面およびトレンチ５の内面に、熱酸化等により、たとえば３０ｎｍ程度のゲート酸化膜６（ゲート絶縁膜）を形成する。なお、このとき、トレンチ底部の絶縁膜４３は更に厚いものとなっている。
【００９２】
その後、図１０のゲートポリシリコン膜７の成膜プロセスに移る。
【００９３】
１０．本願の前記一実施の形態の半導体装置の平面構造等に対する変形例（変形例５：高抵抗フィールドプレート）の構造説明（主に図２６および図２７）
このセクションでは、セクション２で説明したデバイスのフィールドプレート電極７ｃに関する変形例を説明する。このセクションで説明する例は、図６の構造に適用できるほか、図１８、図１９、図２１、又は図２９等の構造にも適用できることはいうまでもない。
【００９４】
図２６は本願の前記一実施の形態の半導体装置の平面構造等に対する変形例（変形例５：高抵抗フィールドプレート）の構造を説明するための模式回路図である。図２７は本願の前記一実施の形態の半導体装置の平面構造等に対する変形例（変形例５：高抵抗フィールドプレート）の構造を説明するための図２のゲート電極引き出し部切り出し領域Ｒ１の拡大上面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の平面構造等に対する変形例（変形例５：高抵抗フィールドプレート）の構造を説明する。
【００９５】
図２６に示すように、この例では、ゲートポリシリコン膜７の内、フィールドプレートポリシリコン電極７ｃ（フィールドプレート電極）のみを高抵抗とし、当該部分が実質的にスナバ回路（Ｓｎｕｂｂｅｒ Ｃｉｒｃｕｉｔ）を構成する付加的抵抗部３４（スナバ抵抗）およびフィールドプレート−ドレイン間容量ＣＦＤ（スナバ容量）として作用するようにしたものである。このような構成とすることにより、ハイサイドスイッチ（ハイサイドＳＷパワーＭＯＳＦＥＴ）がオフしたときに、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）に印加されるサージ電圧の低減が図られる。
【００９６】
この付加的抵抗部３４は、図２７に示すように、たとえば、フィールドプレートポリシリコン電極７ｃを他のゲートポリシリコン膜７部分、すなわち、ゲートポリシリコン電極７ａおよびゲート引き出しポリシリコン配線部７ｂと比較して、高抵抗にすることによって実現することができる。
【００９７】
一例を挙げれば、たとえば、図１０のプロセスに於いて、ドープトポリシリコン膜の代わりに、ノンドープポリシリコンを用いて、図２７に示すように、イオン注入マスク膜で被覆する部分４４（フィールドプレートポリシリコン電極７ｃ）とそれ以外の部分のイオン注入のドーズ量に差を持たせることで、フィールドプレートポリシリコン電極７ｃのリン濃度をたとえば４ｘ１０１８/ｃｍ３程度とし、それ以外の部分のリン濃度をたとえば４ｘ１０２０/ｃｍ３程度とすればよい。
【００９８】
なお、付加的抵抗部３４を実現する方法は、種々考えられ、たとえば、図２７に於いて、フィールドプレートコンタクト部２９ｃの近傍部のフィールドプレートポリシリコン電極７ｃのみを高抵抗にすることによっても実現できる。
【００９９】
また、セクション６および７の例（ポリサイド構造）に於いて、フィールドプレートポリシリコン電極７ｃの全部又は一部のみにシリサイド膜３８を作らないようにすることによっても実現できる。
【０１００】
１１．本願の各種実施の形態のＩＧＢＴへの適用の説明（主に図２８および図２９）
ここまでに説明した例は、主にパワーＭＯＳＦＥＴを例に取り具体的に説明したが、各実施の形態の考え方は、絶縁ゲート型パワー系能動素子全般に適用できることは言うまでもない。この絶縁ゲート型パワー系能動素子には、パワーＭＯＳＦＥＴ以外に、たとえば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）や、絶縁ゲート型パワー系能動素子とＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）またはＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回路等と単一チップ上に集積した集積型パワー系デバイス等（次セクションまたは次次セクション）がある。以下これらについて簡単に説明する。
【０１０１】
図２８は本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の端子配置図である。図２９は図１８に対応する本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるＩＧＢＴの単位セル断面図である。これらに基づいて、本願の各種実施の形態のＩＧＢＴへの適用を説明する。
【０１０２】
図２８に示すように、ＩＧＢＴの各端子は、通常、バイポーラトランジスタとのピン対応の関係で回路的呼称として、ベースに対応する端子をゲート端子Ｇ、エミッタに対応する端子をエミッタ端子Ｅ、コレクタに対応する端子をコレクタ端子Ｃとしているが、構造的および動作的観点からは、エミッタ端子Ｅは、構造的呼称としてはソース端子と呼ぶ方が自然である。
【０１０３】
すなわち、図２９に示すように、ＩＧＢＴは、図１８（セル構造は、このほか、図６、図１９又は図２１等でも良い）に説明したパワーＭＯＳＦＥＴと構造的に同一部分Ｒ２のＮ型半導体基板領域１ｓの裏面１ｂ側と裏面メタル電極４（コレクタ電極）の間に、Ｐ型コレクタ領域１８を挿入した構造となっている。従って、構造的呼称では、ソース系の部分、すなわち、ソース領域１１、Ｎ型基板内ソース領域１１ａ、ポリＳｉソース領域１１ｂ、メタルソース電極１５、ソースパッド部２６、ソースコンタクト部２９ａ等は、そのまま用いることができる。なお、ゲート系の部分は、そのまま対応しているので、当然、そのまま用いることができる。
【０１０４】
このセクションで説明した例は、図６の構造に適用できるほか、図１８、図１９、図２１、または図２６等の構造にも適用できることはいうまでもない。
【０１０５】
１２．本願の各種実施の形態のワンチップへの集積例の説明（主に図３０から図３２）
パワー系スイッチング回路においては、スイッチング周波数の上昇に伴って、寄生インダクタンス等の低減が重要となっており、スイッチデバイスおよびそのドライバのワンチップへの集積（あるいは、ワンパッケージへの集積、すなわちモジュール化）、または、これに制御回路を加えたワンチップへの集積等が重要である。以下これらについて説明する。
【０１０６】
図３０は本願の各種実施の形態のワンチップへの集積例を説明するための図１に対応し、更に回路の細部を示したコンピュータ用のＤＣ−ＤＣコンバータの回路構成を示す模式回路図である（回路構成としては、基本的に図１のものと同一である）。図３１は図１における回路要素の主要部を単一チップ上に集積した集積化電源素子のチップ上面レイアウト図である。図３２は図３１のＹ−Ｙ’断面に対応するチップ部分模式断面図である。これらに基づいて、本願の各種実施の形態のワンチップへの集積例への適用を説明する。
【０１０７】
図３１に集積型パワー系デバイスの一例であるパーソナルコンピュータ用ワンチップ型ＤＣ−ＤＣコンバータ（図１に対応）のチップ２の上面レイアウトの一例を示す。図３１に示すように、チップ２のデバイス面１ａには、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）を駆動するハイサイドドライバ５１（出力電圧Ｖｏｕｔを基準電圧とし、高圧電源Ｖｈによって駆動される）、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）を駆動するロウサイドドライバ５２（接地電圧Ｖｓｓを基準電圧とし、低圧電源Ｖｌによって駆動される）、およびハイサイドドライバ５１とロウサイドドライバ５２を制御する制御回路部５３（たとえば、回路はＣＭＯＳ回路構成となっている）等がレイアウトされている。ここで、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）は、具体的には、図６、図１８、図１９、図２１、図２６等で説明したパワー系能動素子（絶縁ゲート型パワー系能動素子）のいずれかである。なお、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）も、これらのいずれかで構成することができる。
【０１０８】
次に、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）のアクティブ領域１２とＣＭＯＳ制御回路部５３の部分断面（Ｙ−Ｙ’断面）を図３２に基づいて説明する。
【０１０９】
図３２に示すように、ワンチップ型ＤＣ−ＤＣコンバータは、たとえば、Ｐ型半導体基板１ｐ上に作られる。すなわち、Ｐ型半導体基板１ｐ（Ｐ型半導体基板領域）の表面１ａ（第１の主面またはデバイス面）側には、エピタキシャル成長等により、たとえばＮ−エピタキシャル領域１ｅが設けられており、このＮ−エピタキシャル領域１ｅとＰ型半導体基板領域１ｐの境界付近には、Ｎ＋埋め込み領域１９が設けられている。ＣＭＯＳ領域ＲｃとパワーＭＯＳ領域Ｒｈの間等のＮ−エピタキシャル領域１ｅには、Ｐ＋素子分離領域２２が設けられており、その上部のチップ２の上面１ａには、フィールド絶縁膜２３（ＬＯＣＯＳ型またはＳＴＩ型の絶縁膜）が設けられている。
【０１１０】
次に、各デバイス領域を説明する。パワーＭＯＳ領域ＲｈすなわちパワーＭＯＳＦＥＴ（Ｑｈ）が作られた領域に於いては、ドレイン等をチップ２の上面１ａに引き出すためのＮ＋ドレイン引き出し領域２１が設けられており、チップ２の上面１ａの半導体表面領域には、トレンチ５、ゲート絶縁膜６、ゲートポリシリコン電極７ａ、フィールドプレートポリシリコン電極７ｃ、Ｐ型ボディ領域９、ソース領域１１、Ｐ型ボディコンタクト領域１４等が設けられている。
【０１１１】
一方、ＣＭＯＳ領域Ｒｃに於いては、Ｎ−エピタキシャル領域１ｅのチップ２の上面１ａ側表面下に、Ｐウエル領域３１ｐおよびＮウエル領域３１ｎが設けられており、これらの表面領域にそれぞれＮ型およびＰ型のソースドレイン領域３２が設けられている。更に、チップ２の上面１ａには、これらのＮ型およびＰ型のソースドレイン領域３２とともに、Ｎチャネル型のＭＯＳＦＥＴ（Ｑｎ）およびＰチャネル型のＭＯＳＦＥＴ（Ｑｐ）を構成するゲート電極３３が設けられている。
【０１１２】
図３０に示すように、この例（スイッチ−ドライバ−コントローラ集積回路５７）では、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）、ハイサイドドライバ５１、ロウサイドドライバ５２および制御回路部５３がワンチップ上に集積されているので、各部間の接続に伴う寄生インダクタンスが大幅に低減されるメリットがある。なお、集積の範囲としては、たとえば、図３０（スイッチ−ドライバ集積回路５６）に示すように、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）、ハイサイドドライバ５１およびロウサイドドライバ５２であっても良い。
【０１１３】
このセクションで説明した例は、図６の構造に適用できるほか、図１８、図１９、図２１、図２６、又は図２９等の構造にも適用できることはいうまでもない。
【０１１４】
１３．本願の各種実施の形態のマルチチップモジュール等への集積例の説明（主に図３３）
セクション１２では、ワンチップへの集積の例を示したが、単一モジュールへの集積によっても、程度の差はあるものの、個別のパッケージの配線基板への実装と比較すると、同様の効果を得ることができる。従って、このセクションでは、単一モジュールへの集積の例を説明する。
【０１１５】
図３３は本願の各種実施の形態のマルチチップモジュール等への集積例を説明するためのパッケージ上面模式図（見やすいように上面の封止樹脂は取り除いている）である。これに基づいて、本願の各種実施の形態のマルチチップモジュール等への集積例を説明する。
【０１１６】
図３３に示すように、スイッチ−ドライバ集積回路５６に対応するモジュール（マルチチップパッケージ）のメタル配線又はリード（外部端子）５９等の上には、ハイサイドＳＷパワーＭＯＳＦＥＴ半導体チップ（Ｑｈｈ）、ロウサイドＳＷパワーＭＯＳＦＥＴ半導体チップ（Ｑｈｌ）、ハイサイドドライバ５１およびロウサイドドライバ５２を集積したドライバチップ５８が搭載されており、金ワイヤ等のボンディングワイヤＢＷによって、制御回路部のボンディングパッドＢＰ（または各ソースパッド２６、ゲートパッド２５）とメタル配線又はリード５９等との間、または相互間の電気的接続がとられている。なお、このモジュールの外部端子としては、たとえば、スイッチング信号入力端子ＰＷＭ、直流電源端子Ｖｉｎ、高圧電源端子Ｖｈ、低圧電源Ｖｌ、電源出力端子Ｖｏｕｔ、接地端子Ｖｓｓ等が設けられている。
【０１１７】
なお、なお、集積の範囲としては、たとえば、図３０（スイッチ−ドライバ−コントローラ集積回路５７）に示すように、ハイサイドＳＷパワーＭＯＳＦＥＴ半導体チップ（Ｑｈｈ）、ロウサイドＳＷパワーＭＯＳＦＥＴ半導体チップ（Ｑｈｌ）、ハイサイドドライバ５１、ロウサイドドライバ５２および制御回路部５３を集積したドライバチップ５８および制御回路部半導体チップ５３としてもよい。
【０１１８】
このセクションで説明した例は、図６の構造に適用できるほか、図１８、図１９、図２１、図２６、又は図２９等の構造にも適用できることはいうまでもない。
【０１１９】
１４．本願の全般に関する考察並びに各実施の形態に関する補足的説明（主に図３４から図３５）
図３４は比較例（Ｎ型低抵抗領域およびプレーナ型のフィールドプレートを有するスプリットゲート型バーティカルパワーＭＯＳＦＥＴ）に関する図５のＡ−Ａ’断面に対応する半導体チップの部分断面図（単位アクティブセル領域）である。図３５は図３４に対応する比較例と、本願の実施の形態（図６および図１８）における耐圧とＮ型低抵抗領域の深さＤとの関係を示すデータプロット図である。これらに基づいて、本願の全般に関する考察並びに各実施の形態に関する補足的説明を行う。
【０１２０】
図３４にデバイス特性を比較するための比較例（Ｎ型低抵抗領域およびプレーナ型フィールドプレートを有するスプリットゲート−プレーナ−バーティカル型パワーＭＯＳＦＥＴ）のアクティブセル構造を示す。図３４に示すように、図６の構造（Ｎ型低抵抗領域およびトレンチ型フィールドプレートを有するスプリットゲート−プレーナ−バーティカル型パワーＭＯＳＦＥＴ）と類似しているが、フィールドプレートがプレーナ型となっている点のみが異なる。この比較例と図６の構造（実施の形態）について、Ｎ型低抵抗領域４０の深さＤ（これが０の場合は、図１８に対応する）を代えたときのパンチスルー耐圧の推移を図３５に示す。図３５に示すように、比較例では、オン抵抗を下げるために、Ｎ型低抵抗領域４０の深さＤをましてゆくと、急速に耐圧が劣化するのに対して、実施の形態では、０．６マイクロメートル以下では、耐圧の劣化は、ほとんど見られない。すなわち、Ｎ型低抵抗領域４０の深さＤがＰ型ボディ領域９の深さ（ここでは、０．６５マイクロメートル程度）よりも浅い範囲では、耐圧の劣化は、ほとんど見られない。
【０１２１】
１５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２２】
例えば、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
【０１２３】
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、バイポーラトランジスタ（ＩＧＢＴを含む）等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
【０１２４】
また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＡｓ系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。
【０１２５】
なお、前記実施の形態では、主にゲート電極等として、ポリシリコン膜を使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、ポリサイド膜やシリサイド膜等でもよいことはいうまでもない。
【０１２６】
また、前記実施の形態では、主にメタル電極として、アルミニウム系メタル膜を主要構成膜として使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、チタンやタングステン等の高融点金属膜や金膜をメタル電極の主要構成膜として使用したものにも適用できることは言うまでもない。
【０１２７】
更に、前記実施の形態では、ドリフト領域として単一の導電型領域から構成されたものを具体的に説明したが、本発明はそれに限定されるものではなく、反対導電型領域が交互に入れ替わるスーパジャンクション（Ｓｕｐｅｒ−Ｊｕｎｃｔｉｏｎ）型のドリフト領域を有するものにも適用できることは言うまでもない。
【符号の説明】
【０１２８】
１ ウエハ
１ａ ウエハ又は半導体チップの表面（第１の主面またはデバイス面）
１ｂ ウエハ又は半導体チップの裏面（第２の主面）
１ｅ Ｎ−エピタキシャル領域
１ｐ Ｐ型半導体基板領域
１ｓ Ｎ型半導体基板領域（第１導電型の半導体基板領域）
２ 半導体チップ
３ Ｎ−ドリフト領域
４ 裏面メタル電極
５ トレンチ
６ ゲート絶縁膜
７ ゲートポリシリコン膜（ゲート電極）
７ａ ゲートポリシリコン電極（第１および第２のゲート電極）
７ｂ ゲート引き出しポリシリコン配線部
７ｃ フィールドプレートポリシリコン電極（フィールドプレート電極またはダミーゲート）
７ｃｔ フィールドプレート電極のトレンチ部分（またはトレンチフィールドプレート）
８ 層間絶縁膜
９ Ｐ型ボディ領域（第２導電型の第１および第２のボディ領域）
１１ Ｎ型ソース領域（第１および第２のソース領域）
１２ アクティブ領域
１４ Ｐ型ボディコンタクト領域
１５ メタルソース電極
１８ Ｐ型コレクタ領域
１９ Ｎ＋埋め込み領域
２０ 単位セル領域
２１ Ｎ＋ドレイン引き出し領域
２２ Ｐ＋素子分離領域
２３ フィールド絶縁膜
２４ メタルゲート配線部
２５ ゲートパッド部
２６ ソースパッド部
２７ ガードリング
２８ エッジターミネーション領域
２９ａ ソースコンタクト部（コンタクトホール）
２９ｂ ゲートコンタクト部
２９ｃ フィールドプレートコンタクト部
３０ アルミニウム系メタル電極膜
３１ｐ ＣＭＯＳ領域のＰウエル領域
３１ｎ ＣＭＯＳ領域のＮウエル領域
３２ ＣＭＯＳ領域のソースドレイン領域
３３ ＣＭＯＳ領域のゲート電極等
３４ 付加的抵抗部
３５ キャップ絶縁膜
３６ Ｐ型ボディ領域導入用レジスト膜
３７ コンタクト開口用レジスト膜
３８ シリサイド膜
３９ ポリサイド膜
４０ Ｎ型低抵抗領域（Ｎ型ウエル領域）
４１ 犠牲酸化シリコン膜
４１ｒ 犠牲酸化シリコン膜の残存部分
４２ 犠牲ポリシリコン膜
４２ｒ 犠牲ポリシリコン膜の残存部分
４３ トレンチ底部の絶縁膜
４４ イオン注入マスク膜で被覆する部分
５０ ＤＣ−ＤＣコンバータ
５１ ハイサイドドライバ
５２ ロウサイドドライバ
５３ 制御回路部
５４ 出力平滑用インダクタ
５５ 出力平滑用コンデンサ
５６ スイッチ−ドライバ集積回路
５７ スイッチ−ドライバ−コントローラ集積回路
５８ ドライバチップ
５９ パッケージ上のメタル配線又はリード
ＢＰ 制御回路部のボンディングパッド
ＢＷ ボンディングワイヤ
Ｃ コレクタ端子
ＣＦＤ フィールドプレート−ドレイン間容量
Ｄ Ｎ型低抵抗領域の深さ
Ｅ エミッタ端子
Ｇ ゲート端子
ＰＷＭ スイッチング信号入力端子
Ｑｈ パワーＭＯＳＦＥＴ
Ｑｈｈ ハイサイドＳＷパワーＭＯＳＦＥＴ
Ｑｈｌ ロウサイドＳＷパワーＭＯＳＦＥＴ
Ｑｎ ＣＭＯＳ領域のＮチャネル型ＭＯＳＦＥＴ
Ｑｐ ＣＭＯＳ領域のＰチャネル型ＭＯＳＦＥＴ
Ｒ１ ゲート電極引き出し部切り出し部
Ｒ２ パワーＭＯＳＦＥＴと構造的に同一部分
Ｒ３ 単位アクティブセル領域部分切り出し部
Ｒｃ ＣＭＯＳ領域
Ｒｈ パワーＭＯＳ領域
Ｓ ソース端子
Ｖｄｄ 電源出力端子
Ｖｈ ハイサイドドライバの電源（または高圧電源）
Ｖｉｎ 直流電源（または入力電圧）
Ｖｌ ロウサイドドライバの電源（または低圧電源）
Ｖｏｕｔ 電源出力端子（または出力電圧）
Ｖｓｓ 接地端子（または接地電圧）
【特許請求の範囲】
【請求項１】
以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたアクティブ領域；
（ｄ）平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、
ここで、各単位セル領域は、前記第１の主面上から前記ドリフト領域を貫通し、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面側の前記半導体基板内に平面的に間隔を置いて設けられ、前記第１導電型と反対導電型の第２導電型を有する第１のボディ領域および第２のボディ領域；
（ｄ２）前記半導体基板の前記第１の主面上にゲート絶縁膜を介して平面的に間隔を置いて設けられた第１ゲート電極および第２のゲート電極；
（ｄ３）前記半導体基板の前記第１の主面に側から、前記第１のボディ領域および前記第２のボディ領域間の前記ドリフト領域に設けられたトレンチ；
（ｄ４）前記トレンチ内にフィールドプレート周辺絶縁膜を介して設けられたフィールドプレート電極；
（ｄ５）前記ゲート電極および前記フィールドプレート電極上に設けられた層間絶縁膜；
（ｄ６）前記半導体基板の前記第１の主面側表面であって前記第１のボディ領域および前記第２のボディ領域内にそれぞれ設けられ、前記第１導電型を有する第１のソース領域および第２のソース領域；
（ｄ７）前記層間絶縁膜上を覆うように、前記半導体基板の前記第１の主面上に設けられたメタルソース電極。
【請求項２】
前記１項の半導体装置において、各単位セル領域は、更に以下を有する：
（ｄ８）前記半導体基板の前記第１の主面側表面内であって、前記第１のボディ領域および前記第２のボディ領域間の前記ドリフト領域に設けられた前記ドリフト領域よりも不純物濃度が高く、前記第１導電型を有する低抵抗領域。
【請求項３】
前記２項の半導体装置において、前記低抵抗領域の深さは、前記第１のボディ領域および前記第２のボディ領域のいずれよりも浅く、前記トレンチの深さは、前記低抵抗領域よりも浅い。
【請求項４】
前記２項の半導体装置において、前記低抵抗領域の深さは、前記第１のボディ領域および前記第２のボディ領域のいずれよりも浅く、前記トレンチの深さは、前記第１のボディ領域および前記第２のボディ領域のいずれよりも深い。
【請求項５】
前記４項の半導体装置において、前記フィールドプレート周辺絶縁膜の内、トレンチの底部の厚さは、前記ゲート絶縁膜よりも厚い。
【請求項６】
前記１項の半導体装置において、前記フィールドプレート電極、前記第１のゲート電極および前記第２のゲート電極は、ポリシリコン部材で構成されている。
【請求項７】
前記１項の半導体装置において、前記フィールドプレート電極、前記第１のゲート電極および前記第２のゲート電極は、ポリサイド構造を有する。
【請求項８】
前記１項の半導体装置において、前記フィールドプレート電極は、電気的に前記メタルソース電極に接続されている。
【請求項９】
前記１項の半導体装置において、更に以下を有する：
（ｅ）前記層間絶縁膜上に設けられ、各単位セル領域の前記第１のゲート電極および前記第２のゲート電極と電気的に接続されたメタルゲート電極；
（ｆ）前記メタルゲート電極と各単位セル領域の前記第１のゲート電極および前記第２のゲート電極とを電気的に接続するポリシリコンゲート配線；
（ｇ）前記フィールドプレート電極と前記メタルソース電極とを電気的に接続するポリシリコンフィールドプレート配線、
ここで、前記ポリシリコンフィールドプレート配線は、前記ポリシリコンゲート配線と比較して、電気抵抗が高い。
【請求項１０】
前記９項の半導体装置において、前記半導体装置はパワーＭＯＳＦＥＴである。
【請求項１】
以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたアクティブ領域；
（ｄ）平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、
ここで、各単位セル領域は、前記第１の主面上から前記ドリフト領域を貫通し、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面側の前記半導体基板内に平面的に間隔を置いて設けられ、前記第１導電型と反対導電型の第２導電型を有する第１のボディ領域および第２のボディ領域；
（ｄ２）前記半導体基板の前記第１の主面上にゲート絶縁膜を介して平面的に間隔を置いて設けられた第１ゲート電極および第２のゲート電極；
（ｄ３）前記半導体基板の前記第１の主面に側から、前記第１のボディ領域および前記第２のボディ領域間の前記ドリフト領域に設けられたトレンチ；
（ｄ４）前記トレンチ内にフィールドプレート周辺絶縁膜を介して設けられたフィールドプレート電極；
（ｄ５）前記ゲート電極および前記フィールドプレート電極上に設けられた層間絶縁膜；
（ｄ６）前記半導体基板の前記第１の主面側表面であって前記第１のボディ領域および前記第２のボディ領域内にそれぞれ設けられ、前記第１導電型を有する第１のソース領域および第２のソース領域；
（ｄ７）前記層間絶縁膜上を覆うように、前記半導体基板の前記第１の主面上に設けられたメタルソース電極。
【請求項２】
前記１項の半導体装置において、各単位セル領域は、更に以下を有する：
（ｄ８）前記半導体基板の前記第１の主面側表面内であって、前記第１のボディ領域および前記第２のボディ領域間の前記ドリフト領域に設けられた前記ドリフト領域よりも不純物濃度が高く、前記第１導電型を有する低抵抗領域。
【請求項３】
前記２項の半導体装置において、前記低抵抗領域の深さは、前記第１のボディ領域および前記第２のボディ領域のいずれよりも浅く、前記トレンチの深さは、前記低抵抗領域よりも浅い。
【請求項４】
前記２項の半導体装置において、前記低抵抗領域の深さは、前記第１のボディ領域および前記第２のボディ領域のいずれよりも浅く、前記トレンチの深さは、前記第１のボディ領域および前記第２のボディ領域のいずれよりも深い。
【請求項５】
前記４項の半導体装置において、前記フィールドプレート周辺絶縁膜の内、トレンチの底部の厚さは、前記ゲート絶縁膜よりも厚い。
【請求項６】
前記１項の半導体装置において、前記フィールドプレート電極、前記第１のゲート電極および前記第２のゲート電極は、ポリシリコン部材で構成されている。
【請求項７】
前記１項の半導体装置において、前記フィールドプレート電極、前記第１のゲート電極および前記第２のゲート電極は、ポリサイド構造を有する。
【請求項８】
前記１項の半導体装置において、前記フィールドプレート電極は、電気的に前記メタルソース電極に接続されている。
【請求項９】
前記１項の半導体装置において、更に以下を有する：
（ｅ）前記層間絶縁膜上に設けられ、各単位セル領域の前記第１のゲート電極および前記第２のゲート電極と電気的に接続されたメタルゲート電極；
（ｆ）前記メタルゲート電極と各単位セル領域の前記第１のゲート電極および前記第２のゲート電極とを電気的に接続するポリシリコンゲート配線；
（ｇ）前記フィールドプレート電極と前記メタルソース電極とを電気的に接続するポリシリコンフィールドプレート配線、
ここで、前記ポリシリコンフィールドプレート配線は、前記ポリシリコンゲート配線と比較して、電気抵抗が高い。
【請求項１０】
前記９項の半導体装置において、前記半導体装置はパワーＭＯＳＦＥＴである。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２０１２−２０９３３０（Ｐ２０１２−２０９３３０Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１１−７２２３３（Ｐ２０１１−７２２３３）
【出願日】平成２３年３月２９日（２０１１．３．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２３年３月２９日（２０１１．３．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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