半導体装置の製造方法
【課題】注入した導電性不純物により形成される結晶欠陥の密度を低減し、歩留まり率が向上するような半導体装置の製造方法を提供する。
【解決手段】本発明の実施形態にかかる半導体装置の製造方法は、半導体基板を加熱することにより、半導体基板の基板温度を２００から５００℃の間の所望の温度に維持すると同時に、半導体基板に導電性不純物をイオン注入法もしくはプラズマドーピング法を用いてドーピングし、ドーピングした導電性不純物を活性化させるための活性化処理を行う。
【解決手段】本発明の実施形態にかかる半導体装置の製造方法は、半導体基板を加熱することにより、半導体基板の基板温度を２００から５００℃の間の所望の温度に維持すると同時に、半導体基板に導電性不純物をイオン注入法もしくはプラズマドーピング法を用いてドーピングし、ドーピングした導電性不純物を活性化させるための活性化処理を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置に対してさらなる微細化が求められており、特に不揮発性半導体記憶装置の周辺回路部においては、ゲート長２０ｎｍ以下の微細なトランジスタ素子が求められている。このような半導体装置の微細化に伴って、半導体基板等の狭い領域に導電性不純物をドーピングして不純物拡散層を形成する際、新たな問題を伴わずに形成することが難しくなってきている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１５９９６０号公報
【特許文献２】特開２０１１−３５３７１号公報
【特許文献３】特開２０１０−５４１１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、ドーピングした導電性不純物により生成される結晶欠陥の密度を低減し、半導体装置の歩留まり率が向上するような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体装置の製造方法は、半導体基板を加熱することにより、前記半導体基板の基板温度を２００から５００℃の間の所望の温度に維持すると同時に、前記半導体基板に導電性不純物をイオン注入法もしくはプラズマドーピング法を用いてドーピングし、ドーピングした前記導電性不純物を活性化させるための活性化処理を行う。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図２】図２は、第２の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図３】図３は、第３の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図４】図４は、第４の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図５】図５は、第５の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図６】図６は、第６の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図７】図７は、第６の実施形態にかかる半導体装置の製造方法の変形例を説明するための断面図である。
【図８】図８は、第７の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図９】図９は、第８の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図１０】図１０は、第９の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図１１】図１１は、第１０の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図１２】図１２は、第１１及び第１２の実施形態にかかる製造装置を説明するための断面図である。
【図１３】図１３は、導電性不純物をドーピングする際の基板温度と、基板中の結晶欠陥密度との相関を示す図である。
【図１４】図１４は、導電性不純物をドーピングする際の基板温度と、基板中の導電性不純物の分布との相関を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、実施形態を説明する。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。ただし、本発明はこの実施形態に限定されるものではない。
【０００８】
（第１の実施形態）
本実施形態にかかる半導体装置の製造方法を、図１を用いて説明する。図１は、第１の実施形態にかかる半導体装置の製造工程を示す要部断面図である。ここでは、不揮発性半導体記憶装置の２層ゲート電極型トランジスタの製造方法を一例として説明するが、本発明はこれに限定されるものではなく、他の構造を有するトランジスタの製造方法にも適用することができる。なお、この２層ゲート電極型トランジスタは、半導体記憶装置を構成するセルトランジスタである。
【０００９】
まず、図１（ａ）に示されるような半導体層（半導体基板）１１を準備する。この半導体層１１は例えばシリコンからなり、さらに形成するトランジスタの導電型に合わせてｐ型またはｎ型の導電性を有することができる。また、半導体層１１上に、ＣＶＤ（Chemical Vapor Deposition）法等を用いて層間絶縁膜１７を形成する。この層間絶縁膜１７は、例えばシリコン酸化膜を用いて形成することができる。
【００１０】
さらに、この半導体層１１上に、トンネル絶縁膜（不図示）、第１のポリシリコン膜（電荷蓄積膜／浮遊ゲート）（不図示）、ＩＰＤ（Inter-Poly Dielectric）（電極間絶縁膜）膜（不図示）及び第２のポリシリコン膜（制御ゲート電極）（不図示）を順次積層し、これらの膜からなる所望の形状を持つゲート構造を形成するように、これらの膜に対してＲＩＥ（Reactive Ion Etching）等を用いて加工する。詳細には、トンネル絶縁膜は、例えば、酸化シリコン、ハフニウム系酸化膜（例えばＨｆＯ２）又はシリコン酸窒化膜（例えばＨｆＳｉＯＮ）等からなる。トンネル絶縁膜が酸化シリコンである場合には、熱酸化法等により形成することができる。また、第１のポリシリコン膜及び第２のポリシリコン膜は、例えば、シラン又はジシランを用いて、ＣＶＤ法等により形成することができる。さらに、ＩＰＤ膜は、例えばＯＮＯ（Oxide Nitride Oxide）膜からなる。このＯＮＯ膜とは、シリコン酸化膜と、このシリコン酸化膜上に形成されたシリコン窒化膜と、このシリコン窒化膜上に形成されたシリコン酸化膜とからなる積層構造の膜である。このＯＮＯ膜を構成するシリコン酸化膜は熱酸化法等により形成することができ、シリコン窒化膜はＣＶＤ法等により形成することができる。
【００１１】
そして、図１（ｂ）に示すように、半導体層１１の上面１２近傍に、半導体層１１がｐ型であれば、例えばＡｓ、Ｐ、Ｓｂといったｎ型の導電性不純物１６を注入し、半導体層１１がｎ型であれば例えばＢ、ＢＦ２といったｐ型の導電性不純物１６を注入することにより、不純物注入層１９を形成する。詳細には、半導体層１１の基板温度が２００から５００℃になるように、好ましくは３００℃になるように、タングステンハロゲンランプ、もしくは、キセノンまたはアルゴンのアークランプを用いて、半導体層１１の上面１２側から加熱する（加熱処理）。なお、ホットプレートを用いて半導体基板１１の裏面１３側から加熱しても良い。さらに、所望の温度に到達した後も加熱を続け、上記の基板温度を維持しながら、上記の導電性不純物１６を、例えば、加速エネルギーが１ｋｅＶから６０ｋｅＶ、注入量が１Ｅ１５から１Ｅ１６ｃｍ−２である条件で、半導体層１１の上面１２近傍にイオン注入する。なお、形成される不純物注入層１９の導電性不純物１６の濃度は、例えば１Ｅ２０から１Ｅ２１ｃｍ−３の範囲となる。
【００１２】
このように、加熱を行いつつイオン注入を行うことにより、半導体層１１中に注入した導電性不純物１６により生成した結晶欠陥をすぐに回復することができる。すなわち、注入された導電性不純物１６はイオン注入直後においてもある程度のエネルギーを有しており、そのエネルギーに加熱されることにより得たエネルギーが加わることにより、加熱温度が低い場合であっても結晶欠陥を十分に回復することができる。従って、図１（ｃ）に示すように欠陥が連続して存在することのない不純物注入層１９が形成される。なお、本実施形態におけるイオン注入の際の基板温度の詳細については、後で説明する。
【００１３】
次に、図１（ｄ）に示すように、半導体層１１の基板温度が９００℃から９５０℃になるようにタングステンハロゲンランプ、キセノン又はアルゴン・アークランプ、電磁波、もしくは、ホットプレートを用いて、半導体層１１を１０分以下の時間で加熱する熱処理（加熱処理）を行って、不純物注入層１９中の導電性不純物１６を活性化させ、不純物拡散層２０を形成する。この際、不活性ガス雰囲気中、または、酸素を１０％以下の割合で含むような雰囲気中で行うことができる。
【００１４】
なお、イオン注入等における半導体層１１の基板温度は、半導体層１１の裏面１３側からグラスファイバーを介してパイロメーターを用いて計測する。詳細には、半導体層１１の裏面１３の中心部、または、その中心から例えば３０ｍｍ以内の領域の温度を計測する。また、プロセス制御のために、正確な温度測定が必要な場合には、半導体層１１の裏面１３の中心部、外周部、及び、それらの中間部というように、複数の領域の測定を行う。
【００１５】
その後、周知の工程を経て、所望の半導体装置を得る。
【００１６】
第１の実施形態によれば、加熱を行いながらイオン注入することにより、イオン注入により生成された結晶欠陥を回復させることができることから、大幅に結晶欠陥を低減することができる。
【００１７】
詳細には、本発明者がこれまで検討していた半導体装置の製造方法においては、加熱を行うことなく、半導体層１１中にイオン注入法を用いて導電性不純物１６を注入していたが、短時間に導電性不純物１６が注入されるために、注入された導電性不純物１６が不純物注入層１９中で格子間原子と原子空乏とを連続的に形成し、不純物注入層１９の一部又は全体をアモルファス化してしまう。一度、アモルファス化された微細なパターンを有する原子からなる不純物注入層１９は高密度な結晶欠陥を有し、この後に、例えば９００から９５０℃といった高い温度のＲＴＡ（Rapid Thermal Annealing）等を行ったとしても、この高密度の結晶欠陥を完全に回復することは難しく、従って、不純物拡散層２０中に高密度の積層欠陥が残存する可能性が高い。このように高密度に積層欠陥が存在する領域においては、注入した導電性不純物１６のほとんどを電気的に活性化させることは難しく、電気的に活性化された導電性不純物１６は、注入した濃度に比べて低い濃度でしか得ることができない可能性がある。また、一度電気的に活性化した導電性不純物１６であっても、その後に行われる工程において結晶欠陥につかまり、電気的に不活性化するという問題が生じる場合がある。さらに、形成した半導体装置において、転位欠陥等の結晶欠陥に起因するリーク電流等が発生することもある。
【００１８】
また、注入された導電性不純物１６が不純物注入層１９中の原子空孔と構成原子の隙間とに入り込み、不純物注入層１９の体積を膨張させ、アモルファス化させることもある。このような場合においても、この後のＲＴＡ等によりこの高密度の結晶欠陥を完全に回復することは難しく、従って、不純物拡散層２０中に高密度の積層欠陥が残存し、高密度の活性化された導電性不純物１６を得ることは難しい。
【００１９】
しかしながら、本実施形態においては、加熱を行いながらイオン注入することにより、注入により形成される結晶欠陥を回復させることができるため、大幅に結晶欠陥（結晶欠陥密度）を低減することができる。従って、高濃度の活性化された導電性不純物１６を得ることができ、さらに、転位欠陥等の結晶欠陥に起因するリーク電流等の発生を避けることができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。
【００２０】
（第２の実施形態）
第２の実施形態は、イオン注入する際に加熱処理ではなくマイクロ波処理（マイクロ波照射）を行うという点で第１の実施形態と異なっている。本実施形態にかかる半導体装置の製造方法を、図２を用いて説明する。この図２は、第２の実施形態にかかる半導体装置の製造工程を示す要部断面図である。なお、以下の本実施形態の説明において、第１の実施形態と同じ構成および機能を有する部分は、第１の実施形態と同じ符号を付し、その説明は省略するものとする。
【００２１】
まず、第１の実施形態における図１（ａ）までの工程を行う。
【００２２】
次に、図２（ａ）に示すように、第１の実施形態と同様に、イオン注入法を用いて、Ａｓ、Ｐ、Ｂ、ＢＦ２等の導電性不純物１６を、例えば加速エネルギーが１ｋｅＶから６０ｋｅＶ、注入量が１Ｅ１５から１Ｅ１６ｃｍ−２であるような条件で、半導体層１１の上面１２近傍に注入して不純物注入層１９を形成する。その際、２．４５ＧＨｚ以上、望ましくは５．８０ＧＨｚから３０ＧＨｚまでのマイクロ波１４を半導体層１１の上面１２側から照射する。このようにマイクロ波１４を照射している間、半導体層１１の基板温度は２００から５００℃に維持される。なお、５．８０ＧＨｚを中心とする周波数帯は、ＩＳＭ (Industry-Science-Medical)バンド（(産業科学医療用バンド)）に指定されているため比較的実施が容易である。また、使用するマイクロ波のパワー密度は、１ｃｍ２当たり５０Ｗから１５００Ｗになるように設定することが望ましく、さらに、チャンバー内での異常放電を防ぐために、チャンバー内の圧力を１気圧に近づけることが好ましい。
【００２３】
このように、マイクロ波１４を照射しつつ導電性不純物１６をイオン注入することによって、イオン注入により生じた結晶欠陥を回復しながらイオン注入を行うことができる。これによって図２（ｂ）に示すように欠陥が連続して存在することのない不純物注入層１９が形成される。
【００２４】
そして、２．４５ＧＨｚ以上、望ましくは５．８０ＧＨｚから３０ＧＨｚまでのマイクロ波１４を、半導体層１１の上面１２側から半導体層１１に照射して、注入した導電性不純物１６を活性化し、図２（ｃ）に示されるような、不純物拡散層２０を形成する。この際、マイクロ波１４のパワー密度は、１ｃｍ２当たり５０Ｗから１５００Ｗになるように設定することが望ましく、照射時間は３分以内であることが望ましい。続いて、周知の工程を経て、所望の半導体装置を得る。
【００２５】
第２の実施形態によれば、マイクロ波１４を照射しつつ導電性不純物１６を注入することにより、導電性不純物１６を注入することにより生じた結晶欠陥をマイクロ波照射の効果により効率よく回復することが可能となり、結晶欠陥が少ない不純物注入層１９を形成することができる。また、マイクロ波１４は赤外線と比べて波長が長く、結晶内部への浸透性が高いことから、マイクロ波１４は必要な箇所に効率よく到達することができ、従って、半導体装置が熱ダメージを受けやすい金属層や金属酸化物層を有していた場合、これらの層にダメージを与えることを避けることができ、所望のデバイス性能を得ることができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。
【００２６】
さらに、導電性不純物１６を注入する際にマイクロ波を照射するだけでなく、注入した導電性不純物１６を活性化させて不純物拡散層２０を形成する際にもマイクロ波を照射することにより、より効率よく導電性不純物１６を活性化することができる。また、熱ダメージを受けやすい金属層や金属酸化物層を半導体装置が有していた場合、これらの層にダメージを与えることをより避けることができ、よって所望のデバイス性能を得ることができ、ひいては、半導体装置の製造において、歩留まりをさらに向上させることができる。
【００２７】
すなわち、本実施形態はマイクロ波１４の特性を利用したものである。以下にそのマイクロ波１４の特性について説明する。
【００２８】
マイクロ波１４は、一般には、３００ＭＨｚから３００ＧＨｚの周波数を持つ電磁波のことを指し、従って、マイクロ波１４においては、波の進行方向に対して互いに垂直になるように電場と磁場とが存在する。そして、この電場と磁場とは、波が最大振幅になるところでは最大になり、波の振幅がゼロとなる瞬間にゼロとなる。
【００２９】
ここでは、半導体層１１は例えばシリコン結晶からなるものして説明を進めていくが、このシリコン結晶中に、不純物があったり、結晶欠陥（原子空孔、格子間原子、未結合原子）があったりすると、シリコン結晶中に電荷（電子）分布が生じることとなる。特に不純物があると不純物原子とシリコン原子とでは電気陰性度が異なるので、電子を引き付けやすい原子の方に電子が偏り（負に帯電）、反対に他方の原子は電子が不足した状態（正に帯電）となる。このようにしてシリコン結晶中に電気双極子が形成される。そして、このようなシリコン結晶にマイクロ波１４が照射されると、この電気双極子が、マイクロ波１４の電場に応じて振動することとなる。
【００３０】
さらに、ＲＴＡ（Rapid Thermal Annealing）や炉アニール等の加熱処理で用いられる赤外線と比較しつつ、マイクロ波１４の特性をさらに説明する。
【００３１】
赤外線は、その波長が例えば１０μｍと短く、周波数に換算すると３０ＴＨｚと高い周波数のため、シリコン結晶に対して赤外線を照射すると、シリコンの結晶中では、隣り合うシリコン原子間の結合の伸縮振動が生じ、シリコン原子間の結合のねじれ振動（回転振動）は生じにくい。このような伸縮振動では、シリコン原子の位置が大きく動かないために、シリコン原子間の結合の組み換えが起こりにくい。
【００３２】
一方、マイクロ波１４をシリコン結晶に対して照射した場合には、シリコン原子間の４本あるｓｐ３混成軌道の結合がねじれるように振動するために、効率よくシリコン原子間の結合の組み換えが起こることとなり、結晶欠陥を回復することができる。また、マイクロ波１４は、赤外線と比べて波長が長く、シリコン結晶内部への浸透性が高い。従って、マイクロ波１４は、必要な箇所に効率よく到達することとなる。
【００３３】
しかしながら、マイクロ波１４であっても、家庭用の電子レンジの周波数である２．４５ＧＨｚでは周波数が低すぎて、シリコン原子間の結合のねじれ振動を効率よく起こすことは難しい。一方、周波数が３０ＧＨｚを超えるとシリコン原子間の結合のねじれ振動が追随できなくなり始める。従って、これらの周波数の中間領域、例えば、周波数を５．８０ＧＨｚとすると、シリコン原子間の結合のねじれ振動が効率よく生じ、効率よくシリコン原子の組み換えが起こりやすくなる。
【００３４】
このように、マイクロ波処理は、効率良くシリコン原子間の結合のねじれ振動を起こすことができるという点で熱処理とは異なる処理であり、原子の位置の変化、すなわち結合の組み換えも起こりやすいため、結晶欠陥の回復を効率よく行うことができる。
【００３５】
なお、本実施形態においては、マイクロ波１４を照射しながら導電性不純物１６をイオン注入する前に、電気陰性度が、半導体層１１を主に構成する原子とは１以上異なる例えばＦ、Ｃ、Ｎ等の不純物を注入することが好ましい。以下、半導体層１１は例えばシリコン結晶からなるものとして説明を進めていくが、半導体層１１を構成するシリコン原子と電気陰性度が１以上異なるＦ、Ｃ、Ｎ等の不純物を注入することにより、不純物注入層１９中の電子分布に局所的な偏りができるため、マイクロ波照射によるシリコンのダイヤモンド格子の回転振動またはねじれ振動が効率よく起こり、イオン注入により生じた結晶欠陥をより効果的に回復することが可能となり、ひいては結晶欠陥が少ない不純物拡散層２０を形成することができる。この際、Ｆ、Ｃ、Ｎ等の不純物の濃度は、Ａｓ、Ｐ、Ｂ等の導電性不純物の濃度（１Ｅ２０から１Ｅ２１ｃｍ−３の範囲）に対して１／３以下となるようにして、イオン注入又はプラズマドーピングを用いて不純物注入層１９にドーピングすることが好ましい。
【００３６】
（第３の実施形態）
第３の実施形態は、注入した導電性不純物１６を活性化させて不純物拡散層２０を形成する際に、マイクロ波照射の代わりに加熱処理を行う点で、第２の実施形態と異なっている。本実施形態にかかる半導体装置の製造方法を、図３を用いて説明する。この図３は、第３の実施形態にかかる半導体装置の製造工程を示す要部断面図である。なお、以下の本実施形態の説明において、第１及び第２の実施形態と同じ構成および機能を有する部分は、第１及び第２の実施形態と同じ符号を付し、その説明は省略するものとする。
【００３７】
まず、第２の実施形態と同様に、第１の実施形態における図１（ａ）までの工程を行い、さらに第２の実施形態における図２（ａ）及び図２（ｂ）で示される工程を行う。
【００３８】
次に、第１の実施形態と同様に、図３に示すように、半導体層１１の基板温度が９００℃から９５０℃になるようにタングステンハロゲンランプ等を用いて、半導体層１１を３分以内の時間で加熱する熱処理（加熱処理）を行って、不純物注入層１９中の導電性不純物１６を活性化させ、不純物拡散層２０を形成する。この際、不活性ガス雰囲気中、または、酸素を１０％以下の割合で含むような雰囲気中で行うことができる。続いて、周知の工程を経て、所望の半導体装置を得る。
【００３９】
第３の実施形態によれば、注入した導電性不純物１６を活性化させて不純物拡散層２０を形成する際に加熱処理を用いても、第２の実施形態と同様に、マイクロ波１４を照射しつつ導電性不純物をドーピングすることにより、導電性不純物をドーピングすることにより生じた結晶欠陥をマイクロ波照射の効果により効率よく修復することが可能となり、結晶欠陥が少ない不純物ドープ層１５を形成することができる。
【００４０】
（第４の実施形態）
第４の実施形態は、導電性不純物のイオン注入の代わりに、プラズマドーピングを用いて、Ａｓ、Ｐ、Ｓｂ、Ｂ等の導電性不純物を半導体層１１にドーピングする点で、第２の実施形態と異なっている。本実施形態にかかる半導体装置の製造方法を、図４を用いて説明する。この図４は、第４の実施形態にかかる半導体装置の製造工程を示す要部断面図である。なお、以下の本実施形態の説明において、第１から第３の実施形態と同じ構成および機能を有する部分は、第１から第３の実施形態と同じ符号を付し、その説明は省略するものとする。
【００４１】
まず、第１の実施形態における図１（ａ）までの工程を行う。
【００４２】
次に、図４（ａ）に示すように、プラズマドーピング法による導電性不純物（不図示）のドーピングを行う。詳細には、例えば導電性不純物を１Ｅ１５から１Ｅ１６ｃｍ−２の注入量でドーピングしようとする場合、Ａｓ、Ｐ、Ｓｂ、Ｂ、Ｇｅ等の導電性不純物を含む水素化ガス又はフッ化ガスを用いて、例えば加速エネルギーが１ｋｅＶから１０ｋｅＶであるような条件の下で、プラズマドーピングを行う。この際、第２の実施形態と同様に、２．４５ＧＨｚ以上、望ましくは５．８ＧＨｚから３０ＧＨｚまでのマイクロ波１４を半導体層１１の上面１２側から照射する。これによって図４（ｂ）に示すように欠陥が連続して存在することのない不純物ドーピング層１５が形成される。
【００４３】
また、このように、プラズマドーピング法を用いて導電性不純物をドーピングすることにより、短時間で、高濃度、且つ、高範囲に導電性不純物をドーピングすることができ、さらに、ドーピングの際の個々の導電性不純物の持つエネルギーが低いことから、ドーピングの際の結晶欠陥の生成をより低減することができる。
【００４４】
そして、第２の実施形態と同様に、２．４５ＧＨｚ以上、望ましくは５．８ＧＨｚから３０ＧＨｚまでのマイクロ波１４を照射して、不純物ドーピング層１５中の導電性不純物を活性化し、図４（ｃ）に示されるような不純物拡散層２０を形成する。続いて、周知の工程を経て、所望の半導体装置を得る。
【００４５】
第４の実施形態によれば、第２の実施形態と同様に、マイクロ波１４を照射しつつ導電性不純物をドーピングすることにより、導電性不純物をドーピングすることにより生じた結晶欠陥をマイクロ波照射の効果により効率よく修復することが可能となり、結晶欠陥が少ない不純物ドープ層１５を形成することができる。また、本実施形態によれば、プラズマドーピング法を用いて導電性不純物をドーピングすることにより、短時間で、高濃度、且つ、高範囲に不純物をドーピングすることができ、さらに、ドーピングの際の個々の導電性不純物の持つエネルギーが低いことから、ドーピングの際の結晶欠陥の生成をより低減することができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。
【００４６】
導電性不純物をドーピングする際にマイクロ波を照射するだけでなく、ドーピングした導電性不純物を活性化させて不純物拡散層２０を形成する際にもマイクロ波を照射することにより、より効率よく導電性不純物を活性化することができる。また、熱ダメージを受けやすい金属層や金属酸化物層を半導体装置が有していた場合、これらの層にダメージを与えることをより避けることができ、よって所望のデバイス性能を得ることができ、ひいては、半導体装置の製造において、歩留まりをさらに向上させることができる。
【００４７】
なお、本実施形態においても、第２の実施形態と同様に、マイクロ波１４を照射しながら導電性不純物をドーピングする前に、電気陰性度が、半導体層１１を主に構成するシリコン原子とは１以上異なるＦ、Ｃ、Ｎ等の不純物を注入しても良く、このようなＦ、Ｃ、Ｎ等の不純物を注入することにより、マイクロ波照射による結晶欠陥の回復をより効果的に行うことができる。
【００４８】
また、本実施形態においても、第１の実施形態と同様に、プラズマドーピング法により導電性不純物をドーピングする際に加熱しても良く、さらに、加熱して不純物ドーピング層１５中の導電性不純物を活性化し不純物拡散層２０を形成しても良い。
【００４９】
（第５の実施形態）
本実施形態では、半導体装置としてのＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタの製造方法について、図５を用いて説明する。図５は、第５の実施形態に係る半導体装置の製造工程を示す要部断面図であり、これらの図に示すｎＭＯＳ領域４ａにｎ型トランジスタ、ｐＭＯＳ領域４ｂにｐ型トランジスタを形成する場合を一例として説明するが、本発明はこれに限定されるものではなく、他のトランジスタの製造方法にも適用することができる。なお、以下の本実施形態の説明において、これまで説明してきた実施形態と同様である箇所については、その詳細な説明は省略するものとする。
【００５０】
まず、図５（ａ）に示すように、加速エネルギーが例えば１０から３０ＫｅＶである条件で、注入量が２Ｅ１５ｃｍ−２程度のＢ（ボロン）をドープしたシリコンを主成分とするｐ型基板４１上に半導体層としてのｐ型ウェル４２とｎ型ウェル４３と、および素子分離絶縁膜４４を形成した後、ゲート絶縁膜４５を形成する。
【００５１】
詳細には、ｐ型ウェル４２はｎＭＯＳ領域４ａに形成され、ｎ型ウェル４３はｐＭＯＳ領域４ｂに形成される。素子分離絶縁膜４４は、例えばＣＶＤ法等により、ｐ型ウェル４２とｎ型ウェル４３との境界に形成される。素子分離絶縁膜４４は例えばシリコン酸化膜を用いて形成することができる。ゲート絶縁膜４５は、ｐ型ウェル４２およびｎ型ウェル４３上に５ｎｍ以下の膜厚を有するものとして形成される。ゲート絶縁膜４５は、例えば、ＳｉＯｘＮｙまたはＨｆ、Ｚｒ、Ｌａ、Ａｌ、Ｔｉなどの金属酸化物または金属シリケートを用いて形成することができる。
【００５２】
次に、図５（ｂ）に示すように、ＣＶＤ法等によりゲート電極４６を形成する。このゲート電極４６は、例えば、ｐ型またはｎ型導電性不純物を１Ｅ２０ｃｍ−３以上注入した多結晶シリコン膜または金属シリサイド、金属窒化物、金属炭化物のいずれかの導電体膜、もしくは、導電体膜の上に多結晶シリコン膜または金属膜を積層させたものを用いることができる。なお、この後の工程において、ソース・ドレイン領域を形成するために不純物注入層に注入する導電性不純物をゲート電極４６に注入したくない場合には、ゲート電極４６の直上に金属窒化物膜または金属窒化物膜とシリコン膜との積層を形成しても良い。
【００５３】
そして、図５（ｃ）に示すように、イオン注入法等により、ｎＭＯＳ領域４ａとｐＭＯＳ領域４ｂとに、Ａｓ、Ｐ、Ｂ等の導電性不純物を注入して、浅い不純物注入層４７及び４８を形成する。この際、これまで説明した第１の実施形態と同様に加熱を行いながら導電性不純物を注入する。
【００５４】
詳細には、ｐＭＯＳ領域４ｂにｎ型の導電性不純物が注入されないように、ｐＭＯＳ領域４ｂをマスクする。この際、フォトレジストよりも耐熱性のある５０ｎｍ以下の厚みのカーボン膜かシリコン窒化膜でマスクすることが望ましい。そして、イオン注入法等により、ｎＭＯＳ領域４ａにＰ等の導電性不純物を例えば１Ｅ１４ｃｍ−２から２Ｅ１５ｃｍ−２の注入量で注入して不純物注入層４７を形成する。この際、ｐ型基板４１の基板温度が２００から５００℃になるように、タングステンハロゲンランプ等を用いて加熱を行う。続いて、マスクを除去した後、次にｎＭＯＳ領域４ａを同様にマスクし、イオン注入法等によりｐＭＯＳ領域４ｂにＢ等の導電性不純物を例えば１Ｅ１４ｃｍ−２から２Ｅ１５ｃｍ−２の注入量で注入して、浅い不純物注入層４８を形成する。この際にも、上記の浅い不純物注入層４７の形成と同様に、ｐ型基板４１の基板温度が２００から５００℃になるように加熱を行う。なお、上記の導電性不純物の注入は、例えば深さが２０ｎｍ以下の不純物注入層４７及び４８を形成したい場合には、イオン注入のかわりに、プラズマドーピング法を用いて行うことが好ましい。
【００５５】
次に、図５（ｄ）に示すように、第２の実施形態と同様に、２．４５ＧＨｚ以上、望ましくは５．８ＧＨｚから３０ＧＨｚまでのマイクロ波５７を照射して、注入した導電性不純物を活性化させ、浅い不純物拡散層５３及び５４を形成する。
【００５６】
さらに、図５（ｅ）に示すように、ゲート電極４６の側面にシリコン酸化膜４９およびシリコン窒化膜５０を形成する。詳細には、ＣＶＤ法等により、ｎＭＯＳ領域４ａおよびｐＭＯＳ領域４ｂ上にシリコン酸化膜を形成し、ＲＩＥ法等により、素子分離絶縁膜４４の上面と、浅い不純物拡散層５３及び５４の上面の一部とを露出させる。続いて、ＣＶＤ法等により、ｎＭＯＳ領域４ａおよびｐＭＯＳ領域４ｂ上にシリコン窒化膜を形成し、ＲＩＥ法等により、素子分離絶縁膜４４の上面と、浅い不純物拡散層５３及び５４の上面一部とを露出させることにより、ゲート電極４６の側面に、シリコン酸化膜４９およびシリコン窒化膜５０の積層構造を有する側壁が形成される。
【００５７】
そして、図５（ｆ）に示すように、イオン注入法等により、ｎＭＯＳ領域４ａ及びｐＭＯＳ領域４ｂに、Ａｓ、Ｐ、Ｂ等の導電性不純物を注入して、深い不純物注入層５１及び５２を形成する。この際、先に説明した浅い不純物注入層４７及び４８の形成と同様に、加熱を行いながら導電性不純物を注入する。
【００５８】
詳細には、ｐＭＯＳ領域４ｂをマスクした後、イオン注入法等により、ｎＭＯＳ領域４ａにＰ等の導電性不純物を例えば２Ｅ１５ｃｍ−２から５Ｅ１５ｃｍ−２の注入量で注入して、ｐ型ウェル４２の上面に対して、浅い不純物拡散層５３よりも深くまで広がる深い不純物注入層５１を形成する。この際、第１の実施形態と同様に、ｐ型基板４１の基板温度が２００から５００℃になるように、タングステンハロゲンランプ等を用いて加熱を行う。続いて、マスクを除去した後、ｎＭＯＳ領域４ａをマスクし、イオン注入法等により、ｐＭＯＳ領域４ｂにＢ等の導電性不純物を注入して、ｎ型ウェル４３の上面に対して、浅い不純物拡散層５４よりも深くまで広がる深い不純物注入層５２を形成する。この際にも、上記の深い不純物注入層５１を形成と同様に加熱を行う。なお、上記の導電性不純物の注入は、例えば深さが２０ｎｍ以下の深い不純物注入層５１及び５２を形成したい場合には、プラズマドーピング法を用いて行うことが好ましい。なお、先程と同様に、マスクとしては、フォトレジストよりも耐熱性のある１００ｎｍ以下の厚みのカーボン膜かシリコン窒化膜を用いることが望ましい。
【００５９】
次に、図５（ｇ）に示すように、第２の実施形態と同様に、２．４５ＧＨｚ以上、望ましくは５．８ＧＨｚから３０ＧＨｚまでのマイクロ波５７を照射して、注入した導電性不純物を活性化させ、深い不純物拡散層５５及び５６を形成する。
【００６０】
上記説明においては、導電性不純物を活性化させるためのマイクロ波５７の照射を２回行っているが、導電性不純物の注入量が少ない場合には１回目のマイクロ波照射を省略しても良い。
【００６１】
続いて、周知の工程を経て所望のトランジスタを得る。
【００６２】
第５の実施形態によれば、加熱を行いながらイオン注入することにより、イオン注入により生成された結晶欠陥を回復させることができることから、大幅に結晶欠陥を低減することができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。
【００６３】
（第６の実施形態）
本実施形態では、第５の実施形態と異なるＣＭＯＳトランジスタの製造方法の一例を説明するが、ここでは、ＣＭＯＳトランジスタの内ｎＭＯＳまたはｐＭＯＳの内１つを形成する製造方法を例に説明する。図６は、第６の実施形態に係る半導体装置の製造工程を示す要部断面図である。なお、以下の本実施形態の説明において、これまで説明してきた実施形態と同様の構成及び機能を有する部分は、これまで説明してきた実施形態と同じ符号を付し、その詳細な説明は省略するものとする。
【００６４】
まず、図６（ａ）に示すように、ＣＶＤ法等により、半導体層としての基板６１上に素子分離絶縁膜６２を形成し、続いて、基板６１上にダミー絶縁膜６３およびダミーゲート６４を形成する。詳細には、この基板６１は例えばシリコンを主成分とする基板である。ダミー絶縁膜６３は、例えばＳｉＯ２またはＳｉＯｘＮｙからなり、ダミーゲート６４は、例えばシリコン又は炭素からなる。さらに詳細には、熱酸化法等により、基板６１上にダミー絶縁膜６３の材料膜を形成する。続いて、ＣＶＤ法等により、ダミー絶縁膜６３上にダミーゲート６４の材料膜を形成し、フォトリソグラフィ法およびＲＩＥ法等により、所望の形状を持つダミー絶縁膜６３およびダミーゲート６４を形成する。
【００６５】
次に、イオン注入法等により、ダミーゲート６４をマスクとして、ＣＭＯＳトランジスタの導電性に応じたＡｓ、Ｐ、Ｂ等の導電性不純物を例えば１Ｅ１４ｃｍ−２から２Ｅ１５ｃｍ−２の注入量で注入し、基板６１の上面から２０ｎｍ以下の深さを有する浅い不純物注入層（不図示）を形成する。この際、第１の実施形態と同様に、基板１１０の基板温度が２００から５００℃になるように、タングステンハロゲンランプ等を用いて加熱を行う。なお、イオン注入のかわりに、プラズマドーピング法を用いても良い。
【００６６】
そして、ダミーゲート６４の側面に側壁６７を形成する。この側壁６７は、絶縁膜からなり、例えば、シリコン酸化膜、シリコン窒化膜またはシリコン酸化膜とシリコン窒化膜との積層構造からなるものとすることができる。シリコン窒化膜に関しては、シリコン１原子に対して窒素原子が１以上３．５以下であるような組成であることが好ましい。詳細には、ＣＶＤ法等により基板６１上に絶縁膜を全面に形成し、続いて、ＲＩＥ法等により、基板６１の一部および素子分離絶縁膜６２が露出するように絶縁膜を除去して側壁６７を形成する。
【００６７】
さらに、イオン注入法等により、ＣＭＯＳトランジスタの導電性に応じたＡｓ、Ｐ、Ｂ等の導電性不純物を例えば２Ｅ１５ｃｍ−２から５Ｅ１５ｃｍ−２の注入量で、基板６１中のソース・ドレイン領域となる領域に注入し、基板６１の上面に対して、浅い不純物拡散層よりも深くまで分布するような深い不純物注入層（不図示）を形成する。この際、第１の実施形態と同様に、基板６１の基板温度が２００から５００℃になるように、タングステンハロゲンランプ等を用いて加熱を行う。
【００６８】
次に、第２の実施形態と同様に、２．４５ＧＨｚ以上、望ましくは５．８ＧＨｚから３０ＧＨｚまでのマイクロ波を照射して、注入した導電性不純物を活性化させ、図６（ｂ）に示すように深い不純物拡散層６９を形成する。
【００６９】
そして、ＣＶＤ法等により、基板６１上に層間絶縁膜７０を形成し、ＣＭＰ（Chemical Mechanical Polishing）法等により、層間絶縁膜７０を平坦化してダミーゲート６４を露出させる。この層間絶縁膜７０は、例えば、シリコン酸化膜またはシリコン酸化膜よりも低誘電率となるフッ素添加シリコン酸化膜（ＳｉＯＦ）等から形成することができる。さらに、図６（ｃ）に示すように、ＲＩＥ法等のドライエッチングとウエットエッチングとを組み合わせて用いて、露出するダミーゲート６４と共にダミーゲート６４下のダミー絶縁膜６３を除去し、層間絶縁膜７０に開口部７１を形成する。
【００７０】
さらに、図６（ｄ）に示すように、イオン注入法等により、層間絶縁膜７０をマスクとして導電性不純物を開口部７１から露出する基板６１の部分に注入して局所チャネル７２を形成する。詳細には、チャネル領域に深い不純物拡散層６９に注入した不純物と反対の導電型の導電性不純物を、例えば、Ｓｂ、Ａｓ等の不純物を例えば１Ｅ１１ｃｍ−２から３Ｅ１３ｃｍ−２の注入量で注入して、深い不純物拡散層６９からなるソース・ドレインの短絡を防止する局所チャネル領域７２を形成する。
【００７１】
次に、図６（ｅ）に示すように、ＣＶＤ法等により、開口部７１の底部にゲート絶縁膜７３を膜厚５ｎｍ以下のものとして形成する。ゲート絶縁膜７３は、例えば、シリコン酸窒化膜（ＳｉＯｘＮｙ）又はＨｆ、Ｚｒ，Ｌａ、Ａｌ、Ｔｉなどの金属酸化物又は金属シリケートから形成することができる。ここでは、熱酸化膜を開口部７１の底部に形成し、さらにプラズマで熱酸化膜を窒化してゲート絶縁膜７３を形成した場合を図６（ｅ）及び図６（ｆ）に示す。また、開口部７１の全面（開口部７１の側壁及び底部）にＣＶＤ法等によりゲート絶縁膜７３を形成しても良い。また、ここでは、図６（ｃ）においてダミーゲート６４及びダミー絶縁膜６３を除去し、図６（ｅ）に示す工程において新たにゲート絶縁膜７３を形成しているが、図６（ｃ）においてダミーゲート６４のみを除去し、ダミー絶縁膜６３をゲート絶縁膜７３として残しても良い。次いで、開口部７１を埋め込むように、ゲート絶縁膜７３上に、金属シリサイド、金属窒化物、金属炭化物のいずれかの導電体膜をゲート電極７４として形成する。もしくは、上記のような導電体膜の上に、より低い抵抗率を有する金属膜を積層させてゲート電極７４を形成する。詳細には、ゲート絶縁膜７３上にゲート電極７４を構成する導電体膜を堆積して、反応性イオンエッチングによりゲート電極７４を加工したり、この導電体膜を堆積後にＣＭＰまたはＣＭＰとガスクラスターイオンビームとにより溝または穴部分以外の導電体膜を除去したりすることにより、ゲート電極７４を形成する。このようにして、図６（ｆ）に示されるようなゲート電極７４を得ることができる。続いて、周知の工程を経て所望のトランジスタを得る。なお、開口部７１の全面にＣＶＤ法等によりゲート絶縁膜７３を形成した場合には、図７に示されるような変形例のトランジスタを得ることができる。
【００７２】
第６の実施形態によれば、加熱を行いながらイオン注入することにより、イオン注入により生成された結晶欠陥を回復させることができることから、大幅に結晶欠陥を低減することができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。
【００７３】
（第７の実施形態）
本実施形態にかかる半導体装置の製造方法を、図８を用いて説明する。図８は、第７の実施形態にかかる半導体装置の製造工程を示す要部断面図である。ここでは、コンタクトホール８９の底部９０に不純物拡散層９４を形成する場合を説明するが、本発明はこのような半導体記憶装置の製造方法に限定されるものではなく、ソース・ドレイン領域の形成や他の構造を有するトランジスタの形成にも適用することができる。なお、以下の本実施形態の説明において、これまで説明してきた実施形態と同様の構成及び機能を有する部分は、これまで説明してきた実施形態と同じ符号を付し、その詳細な説明は省略するものとする。
【００７４】
図８（ａ）に示される半導体層８１は例えばシリコンからなる。この半導体層８１上にトンネル絶縁膜８２と、第１のポリシリコン膜（浮遊ゲート）８３と、ＩＰＤ膜８４と、第２のポリシリコン膜（制御ゲート）８５とを順次形成する。そして、これらの膜からなる所望の形状のゲート構造を形成するように、これらの膜を、ＲＩＥ等を用いて加工する。さらに、上記ゲート構造を挟み込むように半導体層８１の上面近傍に、ソース・ドレイン領域８６が形成する。このソース・ドレイン領域８６は、第１の実施形態もしくは第２の実施形態と同様に、加熱処理もしくはマイクロ波を照射しつつ、イオン注入等により導電性不純物を注入することにより形成することができる。
【００７５】
次に、図８（ｂ）に示すように、上記ゲート構造を覆う絶縁膜からなる側壁８７と、半導体層８１上に位置する層間絶縁膜８８とを形成する。この層間絶縁膜８８は、例えばシリコン酸化膜を用いて形成することができる。さらに、層間絶縁膜８８には、例えばＲＩＥ法等を用いて複数のコンタクトホール８９が形成され、このコンタクトホール８９の底部９０において、ソース・ドレイン領域８６の一部が露出している。
【００７６】
そして、図８（ｃ）に示すように、イオン注入法等により、コンタクトホール８９に露出する半導体層１のソース・ドレイン領域８６に、第１および第２の不純物９１、９２を注入して不純物注入層９３を形成する。
【００７７】
詳細には、まず、第１の不純物９１の拡散を抑制するための第２の不純物９２を注入する。この第２の不純物９２としては、例えば、Ｃ、Ｆ又はＮを、原子状イオンもしくは分子状イオンの形態として含有するものが挙げられる。さらに詳細には、第２の不純物９２としては、原子状イオンの形態の炭素や、例えば、Ｃ７Ｈ７、Ｃ１２Ｈ１２またはＣ１４Ｈ１４といったＣｄＨｅ（ｄは２以上の整数。ｅは６以上の整数。）を満たす分子状イオンの形態を少なくとも１種類含むような炭素が挙げられる。さらに、第２の不純物９２としては、例えばＦ２またはＰＦ３等のフッ素を含有する分子状イオンや、例えばＮ２およびＮＨ３等の窒素を含有する分子状イオンも挙げることができる。なお、第２の不純物９２としては、第２の不純物９２の不純物濃度を高くしても、半導体装置におけるコンタクト抵抗率及びリーク電流が上昇し難いものが好ましく、従って、炭素を含有するものが最も好ましく、フッ素を含有するものが次に好ましい。しかしながら、フッ素濃度が非常に高くなると、半導体装置のリーク電流が大きくなる可能性があるため、リーク電流に関する条件が厳しい半導体装置においては、第２の不純物９２として、フッ素を含有するものを使用することは好ましくはない。
【００７８】
例えば、ヘリウムまたは水素の希釈ガス雰囲気中において、第２の不純物９２をコンタクトホール８９の底部９０に露出するソース・ドレイン領域８６に、イオン注入する。この第２の不純物９２は、第１の不純物９１よりも少ない量を注入することが好ましく、第１の不純物９１の量の２０％以下の量であることがさらに好ましい。この際には、この後に行われる第１の不純物９１の注入時の基板温度よりも低い基板温度にすることが好ましく、室温もしくはそれ以下の基板温度にすることがさらに好ましい。このように第２の不純物９２を注入することにより、不純物注入層９３にダメージ層（結晶欠陥層）が形成され、そのダメージ層が存在することにより、この後、第１の不純物９１が注入された際の第１の不純物９１の不純物注入層９３における軌道は乱され妨害され、すなわちチャネリングが抑制され、第１の不純物９１の拡散を抑制することができる。従って、第１の不純物９１をより急峻に分布させることができる。
【００７９】
続いて、第１の不純物９１を注入する。不純物注入層９３の導電型を制御するための第１の不純物（導電性不純物）９１として、これまで説明したＰ、Ｂ、Ａｓ等の原子状の導電性不純物以外に、分子状イオンの形態のＰ、Ｂ等を用いることができる。詳細には、分子状イオンの形態のＰとしては、例えば、Ｐ２又はＰ４といったＰａ（ａは２以上の整数。）を満たす分子状イオンを少なくとも１種類含むものが挙げられ、分子状イオンの形態のＢとしては、例えば、Ｂ１０Ｈ１４、Ｂ１８Ｈ２２、Ｂ２０Ｈ２８またはＢ３６Ｈ４４といったＢｂＨｃ（ｂは２以上の整数。ｃは６以上の整数。）を満たす分子状イオンを少なくとも１種類含むものが挙げられる。
【００８０】
この第１の不純物９１を、例えば注入量１Ｅ１５ｃｍ−２から５Ｅ１５ｃｍ−２の条件で、ソース・ドレイン領域８６に、イオン注入する。この際、第１の実施形態と同様に、半導体層８１の基板温度が２００から５００℃になるように、タングステンハロゲンランプ等を用いて、半導体層８１を加熱する。このようにすることにより、先に説明した実施形態と同様に、第１及び第２の不純物９１、９２により生じた結晶欠陥を回復することができる。
【００８１】
なお、第１の不純物９１と第２の不純物９２との注入の順番は、上記のものに限定されるものではないが、これらの不純物の注入は、第１の不純物９１をイオン注入するよりも前に第２の不純物９２を注入するような順序であることがより好ましい。この順序でイオン注入が行われることにより、同時または逆の順序でイオン注入する場合と比べて、第１の不純物９１を注入する際の拡散を抑制することができ、第１の不純物９１をより急峻に分布させることができる。
【００８２】
次に、図８（ｄ）に示されるように、第１の実施形態と同様に、半導体層８１の基板温度が９００℃から９５０℃になるようにタングステンハロゲンランプ等を用いて、半導体層８１の上面側から半導体層８１を加熱して、不純物注入層９３中の第１の不純物９１を活性化させ、不純物拡散層９４を形成する。
【００８３】
続いて、周知の工程を経て所望のトランジスタを得る。
【００８４】
第７の実施形態によれば、加熱を行いながらイオン注入することにより、イオン注入により生成された結晶欠陥を回復させることができることから、大幅に結晶欠陥を低減することができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。さらに、第２の不純物９２を注入することにより、第１の不純物９１のチャネリングが抑制され、第１の不純物９１の拡散が抑制されることになり、第１の不純物９１をより急峻に分布させ、より薄い不純物拡散層９４を形成することができる。
【００８５】
（第８の実施形態）
第８の実施形態は、不純物注入層９３中の第１の不純物９１を活性化させ不純物拡散層９４を形成する際に、加熱処理の代わりにマイクロ波９５を照射する点で、第７の実施形態と異なっている。本実施形態にかかる半導体装置の製造方法を、図９を用いて説明する。この図９は、第８の実施形態にかかる半導体装置の製造工程を示す要部断面図である。なお、以下の本実施形態の説明において、第７の実施形態と同じ構成および機能を有する部分は、第７の実施形態と同じ符号を付し、その説明は省略するものとする。
【００８６】
まず、第７の実施形態における図８（ａ）から図８（ｃ）で示される工程を行う。
【００８７】
次に、第２の実施形態と同様に、２．４５ＧＨｚ以上、望ましくは５．８ＧＨｚから３０ＧＨｚまでのマイクロ波９５を照射して、不純物注入層９３中の第１の不純物９１を活性化させ、図９に示されるような不純物拡散層９４を形成する。続いて、周知の工程を経て、所望の半導体装置を得る。
【００８８】
第８の実施形態によれば、加熱を行いながらイオン注入することにより、イオン注入により生成された結晶欠陥を回復させることができることから、大幅に結晶欠陥を低減することができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。さらに、第２の不純物９２を注入することにより、第１の不純物９１のチャネリングが抑制され、第１の不純物９１の拡散が抑制されることになり、第１の不純物９１をより急峻に分布させ、より薄い不純物拡散層９４を形成することができる。
【００８９】
（第９の実施形態）
第９の実施形態は、素子分離絶縁膜１０２で囲まれた狭い領域に導電性不純物を注入するような半導体装置の製造方法であり、例えば、この狭い領域はその一辺が４０ｎｍ以下の領域である。図１０を用いて本実施形態を説明する。この図１０は、第９の実施形態に係る半導体装置の製造工程を示す要部断面図である。なお、以下の本実施形態の説明において、これまで説明してきた実施形態と同様の構成及び機能を有する部分は、これまで説明してきた実施形態と同じ符号を付し、その詳細な説明は省略するものとする。
【００９０】
図１０（ａ）に示されるように、例えばシリコンからなる半導体層１０１に、周知の方法を用いて素子分離絶縁膜１０２を半導体層１０１に形成する。この素子分離絶縁膜１０２は、例えば、シリコン酸化膜を用いて形成することができる。素子分離絶縁膜１０２の間隔は、例えば４０ｎｍである。
【００９１】
次に、図１０（ｂ）に示すように、第７及び第８の実施形態と同様に、イオン注入法等により、素子分離絶縁膜１０２の間に位置する半導体層１０１に、第１および第２の不純物１０３、１０４を注入して不純物注入層１０５を形成する。
【００９２】
詳細には、第１の不純物１０３の拡散を抑制するための第２の不純物１０４として、第７及び第８の実施形態と同様に、炭素、フッ素又は窒素を素子分離絶縁膜１０２の間に位置する半導体層１０１に注入する。注入量は、例えば１Ｅ１４ｃｍ−２から１Ｅ１５ｃｍ−２である。この際には、第７及び第８の実施形態と同様に、この後に行われる第１の不純物１０３の注入時の基板温度よりも低い基板温度にすることが好ましく、室温もしくはそれ以下の基板温度にすることがさらに好ましい。次に、基板温度が２００から５００℃になるように、タングステンハロゲンランプ等を用いて、半導体層１０１の上面側から加熱を行いつつ、Ａｓ、Ｐ、Ｂ等の導電性不純物を第１の不純物１０３として、例えば注入量１Ｅ１５から５Ｅ１５ｃｍ−２の条件でイオン注入法により注入する。このようにして、素子分離絶縁膜１０２の間に位置する半導体層１０１に、不純物注入層１０５を形成する。このように、イオン注入と同時に加熱を行うことにより、結晶欠陥を回復させながらイオン注入を行うことができる。
【００９３】
次に、図１０（ｃ）に示すように、半導体層１０１の基板温度が９００℃から９５０℃になるようにタングステンハロゲンランプ等を用いて、半導体層１０１を加熱して、注入された第１の不純物１０３を活性化させ、不純物拡散層１０６を形成する。続いて、周知の工程を経て、所望の半導体装置を得る。
【００９４】
第９の実施形態によれば、加熱を行いながらイオン注入することにより、イオン注入により生成された結晶欠陥を回復させることができることから、大幅に結晶欠陥を低減することができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。さらに、第２の不純物１０４を注入することにより、第１の不純物１０３のチャネリングが抑制され、第１の不純物１０３の拡散が抑制されることになり、より薄い不純物拡散層１０６を形成することができる。
【００９５】
（第１０の実施形態）
第１０の実施形態は、不純物注入層１０５中の第１の不純物１０３を活性化させ不純物拡散層１０６を形成する際に、加熱処理の代わりにマイクロ波１０７を照射する点で、第９の実施形態と異なっている。本実施形態にかかる半導体装置の製造方法を、図１１を用いて説明する。この図１１は、第１０の実施形態に係る半導体装置の製造工程を示す要部断面図である。なお、以下の本実施形態の説明において、第９の実施形態と同じ構成および機能を有する部分は、第９の実施形態と同じ符号を付し、その説明は省略するものとする。
【００９６】
まず、第９の実施形態における図１０（ａ）及び図１０（ｂ）で示される工程を行う。
【００９７】
次に、第２の実施形態と同様に、２．４５ＧＨｚ以上、望ましくは５．８ＧＨｚから３０ＧＨｚまでのマイクロ波５７マイクロ波１０７を照射して、不純物注入層１０５中の第１の不純物１０３を活性化し、図１１に示されるような不純物拡散層１０６を形成する。続いて、周知の工程を経て、所望の半導体装置を得る。
【００９８】
第１０の実施形態によれば、加熱を行いながらイオン注入することにより、イオン注入により生成された結晶欠陥を回復させることができることから、大幅に結晶欠陥を低減することができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。さらに、第２の不純物１０４を注入することにより、第１の不純物１０３のチャネリングが抑制され、第１の不純物１０３の拡散が抑制されることになり、より薄い不純物拡散層１０６を形成することができる。
【００９９】
（第１１の実施形態）
第１１の実施形態は、これまで説明してきた実施形態の半導体装置の製造方法において用いることができる製造装置であり、加熱しつつ、プラズマドーピング法により導電性不純物のドーピングを行うことができる。図１２（ａ）に、本実施形態の製造装置の一例を示す。なお、本発明は以下の実施形態に限定されるものではなく、他の構造を有する製造装置であっても適用することができる。
【０１００】
図１２（ａ）に示すように、高電子密度のプラズマを発生可能な金属製チャンバー１１０は、その上部にプラズマを発生させるための放電部１１８を有し、その下部には、交流基板バイアス印加機能（バイアス機構）の付いたサセプター（基板ステージ）１１１を有する。このサセプター１１１は、基板（半導体基板）１１２を２００から５００℃に加熱可能なホットプレート（加熱装置）を有している。このサセプター１１１上に、基板１１２を設置することとなる。さらに、サセプター１１１は石英製シールドカバー１１３で囲まれている。そして、チャンバー１１０は、基板１１２中にドーピングする導電性不純物を含むガスを導入するガス導入部１１４を有し、例えば不純物含有ガスとして、Ｂ２Ｈ６、ＢＦ３、ＰＨ３、ＰＦ３、ＡｓＨ３、ＡｓＦ３、ＳｂＦ３、ＩｎＩ、ＧｅＨ４、ＧｅＦ４、ＣＨ４、ＣＦ４、Ｃ２Ｈ６等をチャンバー１１０内に導入することができ、従って、基板１１２に、Ｂ、Ｐ、Ａｓ、Ｓｂ、Ｉｎ、Ｇｅ、Ｃ、Ｆ等の導電性不純物を加熱しながらドーピングすることができる。従って、このような装置を用いることにより、加熱を行いながら導電性不純物をドーピングすることができ、導電性不純物により生成された結晶欠陥を回復することができることから、大幅に結晶欠陥を低減することができる。
【０１０１】
（第１２の実施形態）
第１２の実施形態は、これまで説明してきた実施形態の半導体装置の製造方法を行うために用いることができる装置であり、マイクロ波を照射しつつ、プラズマドーピング法により導電性不純物のドーピングを行うことができる点で、第１１の実施形態の製造装置とは異なる。図１２（ｂ）に、本実施形態の製造装置の一例を示す。なお、以下の本実施形態の説明において、第１１の実施形態と同じ構成および機能を有する部分は、第１１の実施形態と同じ符号を付し、その説明は省略するものとする。
【０１０２】
ここでは、第１１の実施形態の装置と異なる点についてのみ説明するが、図１２（ｂ）に示すように、高電子密度のプラズマを形成可能な金属製チャンバー１１０は、第１２の実施形態のサセプター１１１の代わりに、交流基板バイアス印加機能の付いたサセプター１１５を有する。サセプター１１５に配置される基板１１２の周辺（チャンバー内壁）には、２．４５ＧＨｚ以上、望ましくは５．８ＧＨｚから３０ＧＨｚまでのマイクロ波をチャンバーに導入するためのマイクロ波導入管１１６が少なくとも４個、多くても１０個程度配置されている。さらに、このサセプター１１５には、サセプター１１５に配置される基板１１２の上面の高さを、マイクロ波導入管１１６位置に対して上下方向に+/-３ｃｍ以上動かすための可動機構１１７も設けられている。従って、このような装置を用いることにより、マイクロ波照射を行いながら導電性不純物をドーピングすることができ、導電性不純物により生成された結晶欠陥を回復することができることから、大幅に結晶欠陥を低減することができる。
【０１０３】
これまで説明した第１から第１２の実施形態においては、導電性不純物１６を半導体層等にドーピングする際の半導体層等の基板温度を２００から５００℃としているが、この基板温度であれば、結晶欠陥を回復させる効果が期待でき、且つ、必要以上に導電性不純物１６が半導体層中に深く拡散することを避けることができる。以下に、導電性不純物１６を半導体層等にドーピングする際の半導体層等の基板温度の詳細について、本発明者の行った実験の実験データを示す図１３及び図１４を用いて説明する。
【０１０４】
本発明者は、シリコン酸化膜に挟まれた２０ｎｍ幅のシリコン層に対して、上記実施形態と同様に加熱しつつ、導電性不純物１６としてＰ（リン）をイオン注入した。この際、加熱温度（基板温度）を変えることにより、複数のサンプルを作成した。次に、上記実施形態と同様に、複数のサンプルにマイクロ波を照射して導電性不純物１６を活性化させて、複数のサンプル中のシリコン層に不純物拡散層を形成した。さらに、これら複数のサンプル中の不純物拡散層の結晶欠陥密度を測定したところ、図１３に示すような、基板温度と結晶欠陥密度との相関を示すデータを得ることができた。このデータによれば、イオン注入の際の基板温度が２００℃以上になると結晶欠陥密度が減少することが確認された。
【０１０５】
次に、本発明者は、先ほどと同様に、シリコン酸化膜に挟まれた２０ｎｍ幅のシリコン層に対して、上記実施形態と同様に加熱しつつ、導電性不純物１６としてＢ（ボロン）をイオン注入した（注入量は５Ｅ１８ｃｍ−３）。この際、加熱温度（基板温度）を変えることにより、複数のサンプルを作成した。次に、上記実施形態と同様に、複数のサンプルにマイクロ波を照射して、導電性不純物１６を活性化させて、複数のサンプル中のシリコン層に不純物拡散層を形成した。さらに、これら複数のサンプル中のボロンの分布の深さ（シリコン層の表面からの深さ）を測定したところ、図１４に示すような、基板温度とボロン分布の深さとの相関を示すデータを得ることができた。なお、導電性不純物１６としてボロンを用いたのは、リン等よりも熱拡散しやすいという性質を持つためである。このデータによれば、５００℃を超えるとボロンの拡散が非常に顕著になることから確認された。よって、導電性不純物１６をドーピングする際の基板温度の上限としては、５００℃程度以下が望ましいことがわかった。
【０１０６】
以上のデータに基づき、結晶欠陥を回復させる効果が期待でき、且つ、必要以上に導電性不純物１６が半導体層中に深く拡散することを避けるためには、導電性不純物１６を半導体層等にドーピングする際の半導体層等の基板温度を２００から５００℃にすることが望ましい。
【０１０７】
なお、第２の実施形態等で説明した、導電性不純物１６をイオン注入する前に、例えばＦ、Ｃ、Ｎ等の不純物を注入するという変形例は、第１、第３、第５及び第６の実施形態にも適用することができ、このようにすることで、導電性不純物１６のチャネリングが抑制され、導電性不純物１６の拡散が抑制されることになり、導電性不純物１６をより急峻に分布させることができる。
【０１０８】
また、第７の実施形態で説明した、導電性不純物１６としての第１の不純物と、第１の不純物のチャネリングを抑制するための第２の不純物とを注入する方法は、第２の不純物が分子状イオンの形態である場合も含め、第１から第１０までの実施形態に適用することができる。
【０１０９】
なお、導電性不純物１６のチャネリングを抑制するための不純物を注入する際には、導電性不純物１６の注入時の基板温度よりも低い基板温度にすることが好ましく、室温もしくはそれ以下の基板温度にすることがさらに好ましい。
【０１１０】
これまで説明した第１から第１２の実施形態においては、半導体基板等は、シリコンからなる基板に限定されるものではなく、ＳｉＧｅ基板、Ｇｅ基板、Ｃ基板等の他の基板であっても良い。また、このような種々の基板上の全体又は部分に半導体素子構造等や絶縁層等が形成されたものでも良い。
【０１１１】
さらに、本発明は、上記実施形態に限定されるものではなく、上記実施形態の組み合わせといった、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。
【符号の説明】
【０１１２】
４ａ ｎＭＯＳ領域
４ｂ ｐＭＯＳ領域
１１、８１、１０１ 半導体層
１２ 上面
１３ 裏面
１４、５７、９５、１０７ マイクロ波
１５ 不純物ドープ層
１６ 導電性不純物
１７、７０、８８ 層間絶縁膜
１９、９３、１０５ 不純物注入層
２０、９４、１０６ 不純物拡散層
４１ ｐ型基板
４２ ｐ型ウェル
４３ ｎ型ウェル
４４、６２、１０２ 素子分離絶縁膜
４５、７３ ゲート絶縁膜
４６、７４ ゲート電極
４７、４８ 浅い不純物注入層
４９ シリコン酸化膜
５０ シリコン窒化膜
５１、５２ 深い不純物注入層
５３、５４ 浅い不純物拡散層
５５、５６、６９ 深い不純物拡散層
６１、１１２ 基板
６３ ダミー絶縁膜
６４ ダミーゲート
６７、８７ 側壁
７１ 開口部
７２ 局所チャネル
８２ トンネル絶縁膜
８３ 第１のポリシリコン膜
８４ ＩＰＤ膜
８５ 第２のポリシリコン膜
８６ ソース・ドレイン領域
８９ コンタクトホール
９０ 底部
９１、１０３ 第１の不純物
９２、１０４ 第２の不純物
１１０ チャンバー
１１１、１１５ サセプター
１１３ シールドカバー
１１４ ガス導入部
１１６ マイクロ波導入管
１１７ 可動機構
１１８ 放電部
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置に対してさらなる微細化が求められており、特に不揮発性半導体記憶装置の周辺回路部においては、ゲート長２０ｎｍ以下の微細なトランジスタ素子が求められている。このような半導体装置の微細化に伴って、半導体基板等の狭い領域に導電性不純物をドーピングして不純物拡散層を形成する際、新たな問題を伴わずに形成することが難しくなってきている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１５９９６０号公報
【特許文献２】特開２０１１−３５３７１号公報
【特許文献３】特開２０１０−５４１１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、ドーピングした導電性不純物により生成される結晶欠陥の密度を低減し、半導体装置の歩留まり率が向上するような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体装置の製造方法は、半導体基板を加熱することにより、前記半導体基板の基板温度を２００から５００℃の間の所望の温度に維持すると同時に、前記半導体基板に導電性不純物をイオン注入法もしくはプラズマドーピング法を用いてドーピングし、ドーピングした前記導電性不純物を活性化させるための活性化処理を行う。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図２】図２は、第２の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図３】図３は、第３の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図４】図４は、第４の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図５】図５は、第５の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図６】図６は、第６の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図７】図７は、第６の実施形態にかかる半導体装置の製造方法の変形例を説明するための断面図である。
【図８】図８は、第７の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図９】図９は、第８の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図１０】図１０は、第９の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図１１】図１１は、第１０の実施形態にかかる半導体装置の製造方法を説明するための断面図である。
【図１２】図１２は、第１１及び第１２の実施形態にかかる製造装置を説明するための断面図である。
【図１３】図１３は、導電性不純物をドーピングする際の基板温度と、基板中の結晶欠陥密度との相関を示す図である。
【図１４】図１４は、導電性不純物をドーピングする際の基板温度と、基板中の導電性不純物の分布との相関を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、実施形態を説明する。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。ただし、本発明はこの実施形態に限定されるものではない。
【０００８】
（第１の実施形態）
本実施形態にかかる半導体装置の製造方法を、図１を用いて説明する。図１は、第１の実施形態にかかる半導体装置の製造工程を示す要部断面図である。ここでは、不揮発性半導体記憶装置の２層ゲート電極型トランジスタの製造方法を一例として説明するが、本発明はこれに限定されるものではなく、他の構造を有するトランジスタの製造方法にも適用することができる。なお、この２層ゲート電極型トランジスタは、半導体記憶装置を構成するセルトランジスタである。
【０００９】
まず、図１（ａ）に示されるような半導体層（半導体基板）１１を準備する。この半導体層１１は例えばシリコンからなり、さらに形成するトランジスタの導電型に合わせてｐ型またはｎ型の導電性を有することができる。また、半導体層１１上に、ＣＶＤ（Chemical Vapor Deposition）法等を用いて層間絶縁膜１７を形成する。この層間絶縁膜１７は、例えばシリコン酸化膜を用いて形成することができる。
【００１０】
さらに、この半導体層１１上に、トンネル絶縁膜（不図示）、第１のポリシリコン膜（電荷蓄積膜／浮遊ゲート）（不図示）、ＩＰＤ（Inter-Poly Dielectric）（電極間絶縁膜）膜（不図示）及び第２のポリシリコン膜（制御ゲート電極）（不図示）を順次積層し、これらの膜からなる所望の形状を持つゲート構造を形成するように、これらの膜に対してＲＩＥ（Reactive Ion Etching）等を用いて加工する。詳細には、トンネル絶縁膜は、例えば、酸化シリコン、ハフニウム系酸化膜（例えばＨｆＯ２）又はシリコン酸窒化膜（例えばＨｆＳｉＯＮ）等からなる。トンネル絶縁膜が酸化シリコンである場合には、熱酸化法等により形成することができる。また、第１のポリシリコン膜及び第２のポリシリコン膜は、例えば、シラン又はジシランを用いて、ＣＶＤ法等により形成することができる。さらに、ＩＰＤ膜は、例えばＯＮＯ（Oxide Nitride Oxide）膜からなる。このＯＮＯ膜とは、シリコン酸化膜と、このシリコン酸化膜上に形成されたシリコン窒化膜と、このシリコン窒化膜上に形成されたシリコン酸化膜とからなる積層構造の膜である。このＯＮＯ膜を構成するシリコン酸化膜は熱酸化法等により形成することができ、シリコン窒化膜はＣＶＤ法等により形成することができる。
【００１１】
そして、図１（ｂ）に示すように、半導体層１１の上面１２近傍に、半導体層１１がｐ型であれば、例えばＡｓ、Ｐ、Ｓｂといったｎ型の導電性不純物１６を注入し、半導体層１１がｎ型であれば例えばＢ、ＢＦ２といったｐ型の導電性不純物１６を注入することにより、不純物注入層１９を形成する。詳細には、半導体層１１の基板温度が２００から５００℃になるように、好ましくは３００℃になるように、タングステンハロゲンランプ、もしくは、キセノンまたはアルゴンのアークランプを用いて、半導体層１１の上面１２側から加熱する（加熱処理）。なお、ホットプレートを用いて半導体基板１１の裏面１３側から加熱しても良い。さらに、所望の温度に到達した後も加熱を続け、上記の基板温度を維持しながら、上記の導電性不純物１６を、例えば、加速エネルギーが１ｋｅＶから６０ｋｅＶ、注入量が１Ｅ１５から１Ｅ１６ｃｍ−２である条件で、半導体層１１の上面１２近傍にイオン注入する。なお、形成される不純物注入層１９の導電性不純物１６の濃度は、例えば１Ｅ２０から１Ｅ２１ｃｍ−３の範囲となる。
【００１２】
このように、加熱を行いつつイオン注入を行うことにより、半導体層１１中に注入した導電性不純物１６により生成した結晶欠陥をすぐに回復することができる。すなわち、注入された導電性不純物１６はイオン注入直後においてもある程度のエネルギーを有しており、そのエネルギーに加熱されることにより得たエネルギーが加わることにより、加熱温度が低い場合であっても結晶欠陥を十分に回復することができる。従って、図１（ｃ）に示すように欠陥が連続して存在することのない不純物注入層１９が形成される。なお、本実施形態におけるイオン注入の際の基板温度の詳細については、後で説明する。
【００１３】
次に、図１（ｄ）に示すように、半導体層１１の基板温度が９００℃から９５０℃になるようにタングステンハロゲンランプ、キセノン又はアルゴン・アークランプ、電磁波、もしくは、ホットプレートを用いて、半導体層１１を１０分以下の時間で加熱する熱処理（加熱処理）を行って、不純物注入層１９中の導電性不純物１６を活性化させ、不純物拡散層２０を形成する。この際、不活性ガス雰囲気中、または、酸素を１０％以下の割合で含むような雰囲気中で行うことができる。
【００１４】
なお、イオン注入等における半導体層１１の基板温度は、半導体層１１の裏面１３側からグラスファイバーを介してパイロメーターを用いて計測する。詳細には、半導体層１１の裏面１３の中心部、または、その中心から例えば３０ｍｍ以内の領域の温度を計測する。また、プロセス制御のために、正確な温度測定が必要な場合には、半導体層１１の裏面１３の中心部、外周部、及び、それらの中間部というように、複数の領域の測定を行う。
【００１５】
その後、周知の工程を経て、所望の半導体装置を得る。
【００１６】
第１の実施形態によれば、加熱を行いながらイオン注入することにより、イオン注入により生成された結晶欠陥を回復させることができることから、大幅に結晶欠陥を低減することができる。
【００１７】
詳細には、本発明者がこれまで検討していた半導体装置の製造方法においては、加熱を行うことなく、半導体層１１中にイオン注入法を用いて導電性不純物１６を注入していたが、短時間に導電性不純物１６が注入されるために、注入された導電性不純物１６が不純物注入層１９中で格子間原子と原子空乏とを連続的に形成し、不純物注入層１９の一部又は全体をアモルファス化してしまう。一度、アモルファス化された微細なパターンを有する原子からなる不純物注入層１９は高密度な結晶欠陥を有し、この後に、例えば９００から９５０℃といった高い温度のＲＴＡ（Rapid Thermal Annealing）等を行ったとしても、この高密度の結晶欠陥を完全に回復することは難しく、従って、不純物拡散層２０中に高密度の積層欠陥が残存する可能性が高い。このように高密度に積層欠陥が存在する領域においては、注入した導電性不純物１６のほとんどを電気的に活性化させることは難しく、電気的に活性化された導電性不純物１６は、注入した濃度に比べて低い濃度でしか得ることができない可能性がある。また、一度電気的に活性化した導電性不純物１６であっても、その後に行われる工程において結晶欠陥につかまり、電気的に不活性化するという問題が生じる場合がある。さらに、形成した半導体装置において、転位欠陥等の結晶欠陥に起因するリーク電流等が発生することもある。
【００１８】
また、注入された導電性不純物１６が不純物注入層１９中の原子空孔と構成原子の隙間とに入り込み、不純物注入層１９の体積を膨張させ、アモルファス化させることもある。このような場合においても、この後のＲＴＡ等によりこの高密度の結晶欠陥を完全に回復することは難しく、従って、不純物拡散層２０中に高密度の積層欠陥が残存し、高密度の活性化された導電性不純物１６を得ることは難しい。
【００１９】
しかしながら、本実施形態においては、加熱を行いながらイオン注入することにより、注入により形成される結晶欠陥を回復させることができるため、大幅に結晶欠陥（結晶欠陥密度）を低減することができる。従って、高濃度の活性化された導電性不純物１６を得ることができ、さらに、転位欠陥等の結晶欠陥に起因するリーク電流等の発生を避けることができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。
【００２０】
（第２の実施形態）
第２の実施形態は、イオン注入する際に加熱処理ではなくマイクロ波処理（マイクロ波照射）を行うという点で第１の実施形態と異なっている。本実施形態にかかる半導体装置の製造方法を、図２を用いて説明する。この図２は、第２の実施形態にかかる半導体装置の製造工程を示す要部断面図である。なお、以下の本実施形態の説明において、第１の実施形態と同じ構成および機能を有する部分は、第１の実施形態と同じ符号を付し、その説明は省略するものとする。
【００２１】
まず、第１の実施形態における図１（ａ）までの工程を行う。
【００２２】
次に、図２（ａ）に示すように、第１の実施形態と同様に、イオン注入法を用いて、Ａｓ、Ｐ、Ｂ、ＢＦ２等の導電性不純物１６を、例えば加速エネルギーが１ｋｅＶから６０ｋｅＶ、注入量が１Ｅ１５から１Ｅ１６ｃｍ−２であるような条件で、半導体層１１の上面１２近傍に注入して不純物注入層１９を形成する。その際、２．４５ＧＨｚ以上、望ましくは５．８０ＧＨｚから３０ＧＨｚまでのマイクロ波１４を半導体層１１の上面１２側から照射する。このようにマイクロ波１４を照射している間、半導体層１１の基板温度は２００から５００℃に維持される。なお、５．８０ＧＨｚを中心とする周波数帯は、ＩＳＭ (Industry-Science-Medical)バンド（(産業科学医療用バンド)）に指定されているため比較的実施が容易である。また、使用するマイクロ波のパワー密度は、１ｃｍ２当たり５０Ｗから１５００Ｗになるように設定することが望ましく、さらに、チャンバー内での異常放電を防ぐために、チャンバー内の圧力を１気圧に近づけることが好ましい。
【００２３】
このように、マイクロ波１４を照射しつつ導電性不純物１６をイオン注入することによって、イオン注入により生じた結晶欠陥を回復しながらイオン注入を行うことができる。これによって図２（ｂ）に示すように欠陥が連続して存在することのない不純物注入層１９が形成される。
【００２４】
そして、２．４５ＧＨｚ以上、望ましくは５．８０ＧＨｚから３０ＧＨｚまでのマイクロ波１４を、半導体層１１の上面１２側から半導体層１１に照射して、注入した導電性不純物１６を活性化し、図２（ｃ）に示されるような、不純物拡散層２０を形成する。この際、マイクロ波１４のパワー密度は、１ｃｍ２当たり５０Ｗから１５００Ｗになるように設定することが望ましく、照射時間は３分以内であることが望ましい。続いて、周知の工程を経て、所望の半導体装置を得る。
【００２５】
第２の実施形態によれば、マイクロ波１４を照射しつつ導電性不純物１６を注入することにより、導電性不純物１６を注入することにより生じた結晶欠陥をマイクロ波照射の効果により効率よく回復することが可能となり、結晶欠陥が少ない不純物注入層１９を形成することができる。また、マイクロ波１４は赤外線と比べて波長が長く、結晶内部への浸透性が高いことから、マイクロ波１４は必要な箇所に効率よく到達することができ、従って、半導体装置が熱ダメージを受けやすい金属層や金属酸化物層を有していた場合、これらの層にダメージを与えることを避けることができ、所望のデバイス性能を得ることができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。
【００２６】
さらに、導電性不純物１６を注入する際にマイクロ波を照射するだけでなく、注入した導電性不純物１６を活性化させて不純物拡散層２０を形成する際にもマイクロ波を照射することにより、より効率よく導電性不純物１６を活性化することができる。また、熱ダメージを受けやすい金属層や金属酸化物層を半導体装置が有していた場合、これらの層にダメージを与えることをより避けることができ、よって所望のデバイス性能を得ることができ、ひいては、半導体装置の製造において、歩留まりをさらに向上させることができる。
【００２７】
すなわち、本実施形態はマイクロ波１４の特性を利用したものである。以下にそのマイクロ波１４の特性について説明する。
【００２８】
マイクロ波１４は、一般には、３００ＭＨｚから３００ＧＨｚの周波数を持つ電磁波のことを指し、従って、マイクロ波１４においては、波の進行方向に対して互いに垂直になるように電場と磁場とが存在する。そして、この電場と磁場とは、波が最大振幅になるところでは最大になり、波の振幅がゼロとなる瞬間にゼロとなる。
【００２９】
ここでは、半導体層１１は例えばシリコン結晶からなるものして説明を進めていくが、このシリコン結晶中に、不純物があったり、結晶欠陥（原子空孔、格子間原子、未結合原子）があったりすると、シリコン結晶中に電荷（電子）分布が生じることとなる。特に不純物があると不純物原子とシリコン原子とでは電気陰性度が異なるので、電子を引き付けやすい原子の方に電子が偏り（負に帯電）、反対に他方の原子は電子が不足した状態（正に帯電）となる。このようにしてシリコン結晶中に電気双極子が形成される。そして、このようなシリコン結晶にマイクロ波１４が照射されると、この電気双極子が、マイクロ波１４の電場に応じて振動することとなる。
【００３０】
さらに、ＲＴＡ（Rapid Thermal Annealing）や炉アニール等の加熱処理で用いられる赤外線と比較しつつ、マイクロ波１４の特性をさらに説明する。
【００３１】
赤外線は、その波長が例えば１０μｍと短く、周波数に換算すると３０ＴＨｚと高い周波数のため、シリコン結晶に対して赤外線を照射すると、シリコンの結晶中では、隣り合うシリコン原子間の結合の伸縮振動が生じ、シリコン原子間の結合のねじれ振動（回転振動）は生じにくい。このような伸縮振動では、シリコン原子の位置が大きく動かないために、シリコン原子間の結合の組み換えが起こりにくい。
【００３２】
一方、マイクロ波１４をシリコン結晶に対して照射した場合には、シリコン原子間の４本あるｓｐ３混成軌道の結合がねじれるように振動するために、効率よくシリコン原子間の結合の組み換えが起こることとなり、結晶欠陥を回復することができる。また、マイクロ波１４は、赤外線と比べて波長が長く、シリコン結晶内部への浸透性が高い。従って、マイクロ波１４は、必要な箇所に効率よく到達することとなる。
【００３３】
しかしながら、マイクロ波１４であっても、家庭用の電子レンジの周波数である２．４５ＧＨｚでは周波数が低すぎて、シリコン原子間の結合のねじれ振動を効率よく起こすことは難しい。一方、周波数が３０ＧＨｚを超えるとシリコン原子間の結合のねじれ振動が追随できなくなり始める。従って、これらの周波数の中間領域、例えば、周波数を５．８０ＧＨｚとすると、シリコン原子間の結合のねじれ振動が効率よく生じ、効率よくシリコン原子の組み換えが起こりやすくなる。
【００３４】
このように、マイクロ波処理は、効率良くシリコン原子間の結合のねじれ振動を起こすことができるという点で熱処理とは異なる処理であり、原子の位置の変化、すなわち結合の組み換えも起こりやすいため、結晶欠陥の回復を効率よく行うことができる。
【００３５】
なお、本実施形態においては、マイクロ波１４を照射しながら導電性不純物１６をイオン注入する前に、電気陰性度が、半導体層１１を主に構成する原子とは１以上異なる例えばＦ、Ｃ、Ｎ等の不純物を注入することが好ましい。以下、半導体層１１は例えばシリコン結晶からなるものとして説明を進めていくが、半導体層１１を構成するシリコン原子と電気陰性度が１以上異なるＦ、Ｃ、Ｎ等の不純物を注入することにより、不純物注入層１９中の電子分布に局所的な偏りができるため、マイクロ波照射によるシリコンのダイヤモンド格子の回転振動またはねじれ振動が効率よく起こり、イオン注入により生じた結晶欠陥をより効果的に回復することが可能となり、ひいては結晶欠陥が少ない不純物拡散層２０を形成することができる。この際、Ｆ、Ｃ、Ｎ等の不純物の濃度は、Ａｓ、Ｐ、Ｂ等の導電性不純物の濃度（１Ｅ２０から１Ｅ２１ｃｍ−３の範囲）に対して１／３以下となるようにして、イオン注入又はプラズマドーピングを用いて不純物注入層１９にドーピングすることが好ましい。
【００３６】
（第３の実施形態）
第３の実施形態は、注入した導電性不純物１６を活性化させて不純物拡散層２０を形成する際に、マイクロ波照射の代わりに加熱処理を行う点で、第２の実施形態と異なっている。本実施形態にかかる半導体装置の製造方法を、図３を用いて説明する。この図３は、第３の実施形態にかかる半導体装置の製造工程を示す要部断面図である。なお、以下の本実施形態の説明において、第１及び第２の実施形態と同じ構成および機能を有する部分は、第１及び第２の実施形態と同じ符号を付し、その説明は省略するものとする。
【００３７】
まず、第２の実施形態と同様に、第１の実施形態における図１（ａ）までの工程を行い、さらに第２の実施形態における図２（ａ）及び図２（ｂ）で示される工程を行う。
【００３８】
次に、第１の実施形態と同様に、図３に示すように、半導体層１１の基板温度が９００℃から９５０℃になるようにタングステンハロゲンランプ等を用いて、半導体層１１を３分以内の時間で加熱する熱処理（加熱処理）を行って、不純物注入層１９中の導電性不純物１６を活性化させ、不純物拡散層２０を形成する。この際、不活性ガス雰囲気中、または、酸素を１０％以下の割合で含むような雰囲気中で行うことができる。続いて、周知の工程を経て、所望の半導体装置を得る。
【００３９】
第３の実施形態によれば、注入した導電性不純物１６を活性化させて不純物拡散層２０を形成する際に加熱処理を用いても、第２の実施形態と同様に、マイクロ波１４を照射しつつ導電性不純物をドーピングすることにより、導電性不純物をドーピングすることにより生じた結晶欠陥をマイクロ波照射の効果により効率よく修復することが可能となり、結晶欠陥が少ない不純物ドープ層１５を形成することができる。
【００４０】
（第４の実施形態）
第４の実施形態は、導電性不純物のイオン注入の代わりに、プラズマドーピングを用いて、Ａｓ、Ｐ、Ｓｂ、Ｂ等の導電性不純物を半導体層１１にドーピングする点で、第２の実施形態と異なっている。本実施形態にかかる半導体装置の製造方法を、図４を用いて説明する。この図４は、第４の実施形態にかかる半導体装置の製造工程を示す要部断面図である。なお、以下の本実施形態の説明において、第１から第３の実施形態と同じ構成および機能を有する部分は、第１から第３の実施形態と同じ符号を付し、その説明は省略するものとする。
【００４１】
まず、第１の実施形態における図１（ａ）までの工程を行う。
【００４２】
次に、図４（ａ）に示すように、プラズマドーピング法による導電性不純物（不図示）のドーピングを行う。詳細には、例えば導電性不純物を１Ｅ１５から１Ｅ１６ｃｍ−２の注入量でドーピングしようとする場合、Ａｓ、Ｐ、Ｓｂ、Ｂ、Ｇｅ等の導電性不純物を含む水素化ガス又はフッ化ガスを用いて、例えば加速エネルギーが１ｋｅＶから１０ｋｅＶであるような条件の下で、プラズマドーピングを行う。この際、第２の実施形態と同様に、２．４５ＧＨｚ以上、望ましくは５．８ＧＨｚから３０ＧＨｚまでのマイクロ波１４を半導体層１１の上面１２側から照射する。これによって図４（ｂ）に示すように欠陥が連続して存在することのない不純物ドーピング層１５が形成される。
【００４３】
また、このように、プラズマドーピング法を用いて導電性不純物をドーピングすることにより、短時間で、高濃度、且つ、高範囲に導電性不純物をドーピングすることができ、さらに、ドーピングの際の個々の導電性不純物の持つエネルギーが低いことから、ドーピングの際の結晶欠陥の生成をより低減することができる。
【００４４】
そして、第２の実施形態と同様に、２．４５ＧＨｚ以上、望ましくは５．８ＧＨｚから３０ＧＨｚまでのマイクロ波１４を照射して、不純物ドーピング層１５中の導電性不純物を活性化し、図４（ｃ）に示されるような不純物拡散層２０を形成する。続いて、周知の工程を経て、所望の半導体装置を得る。
【００４５】
第４の実施形態によれば、第２の実施形態と同様に、マイクロ波１４を照射しつつ導電性不純物をドーピングすることにより、導電性不純物をドーピングすることにより生じた結晶欠陥をマイクロ波照射の効果により効率よく修復することが可能となり、結晶欠陥が少ない不純物ドープ層１５を形成することができる。また、本実施形態によれば、プラズマドーピング法を用いて導電性不純物をドーピングすることにより、短時間で、高濃度、且つ、高範囲に不純物をドーピングすることができ、さらに、ドーピングの際の個々の導電性不純物の持つエネルギーが低いことから、ドーピングの際の結晶欠陥の生成をより低減することができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。
【００４６】
導電性不純物をドーピングする際にマイクロ波を照射するだけでなく、ドーピングした導電性不純物を活性化させて不純物拡散層２０を形成する際にもマイクロ波を照射することにより、より効率よく導電性不純物を活性化することができる。また、熱ダメージを受けやすい金属層や金属酸化物層を半導体装置が有していた場合、これらの層にダメージを与えることをより避けることができ、よって所望のデバイス性能を得ることができ、ひいては、半導体装置の製造において、歩留まりをさらに向上させることができる。
【００４７】
なお、本実施形態においても、第２の実施形態と同様に、マイクロ波１４を照射しながら導電性不純物をドーピングする前に、電気陰性度が、半導体層１１を主に構成するシリコン原子とは１以上異なるＦ、Ｃ、Ｎ等の不純物を注入しても良く、このようなＦ、Ｃ、Ｎ等の不純物を注入することにより、マイクロ波照射による結晶欠陥の回復をより効果的に行うことができる。
【００４８】
また、本実施形態においても、第１の実施形態と同様に、プラズマドーピング法により導電性不純物をドーピングする際に加熱しても良く、さらに、加熱して不純物ドーピング層１５中の導電性不純物を活性化し不純物拡散層２０を形成しても良い。
【００４９】
（第５の実施形態）
本実施形態では、半導体装置としてのＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタの製造方法について、図５を用いて説明する。図５は、第５の実施形態に係る半導体装置の製造工程を示す要部断面図であり、これらの図に示すｎＭＯＳ領域４ａにｎ型トランジスタ、ｐＭＯＳ領域４ｂにｐ型トランジスタを形成する場合を一例として説明するが、本発明はこれに限定されるものではなく、他のトランジスタの製造方法にも適用することができる。なお、以下の本実施形態の説明において、これまで説明してきた実施形態と同様である箇所については、その詳細な説明は省略するものとする。
【００５０】
まず、図５（ａ）に示すように、加速エネルギーが例えば１０から３０ＫｅＶである条件で、注入量が２Ｅ１５ｃｍ−２程度のＢ（ボロン）をドープしたシリコンを主成分とするｐ型基板４１上に半導体層としてのｐ型ウェル４２とｎ型ウェル４３と、および素子分離絶縁膜４４を形成した後、ゲート絶縁膜４５を形成する。
【００５１】
詳細には、ｐ型ウェル４２はｎＭＯＳ領域４ａに形成され、ｎ型ウェル４３はｐＭＯＳ領域４ｂに形成される。素子分離絶縁膜４４は、例えばＣＶＤ法等により、ｐ型ウェル４２とｎ型ウェル４３との境界に形成される。素子分離絶縁膜４４は例えばシリコン酸化膜を用いて形成することができる。ゲート絶縁膜４５は、ｐ型ウェル４２およびｎ型ウェル４３上に５ｎｍ以下の膜厚を有するものとして形成される。ゲート絶縁膜４５は、例えば、ＳｉＯｘＮｙまたはＨｆ、Ｚｒ、Ｌａ、Ａｌ、Ｔｉなどの金属酸化物または金属シリケートを用いて形成することができる。
【００５２】
次に、図５（ｂ）に示すように、ＣＶＤ法等によりゲート電極４６を形成する。このゲート電極４６は、例えば、ｐ型またはｎ型導電性不純物を１Ｅ２０ｃｍ−３以上注入した多結晶シリコン膜または金属シリサイド、金属窒化物、金属炭化物のいずれかの導電体膜、もしくは、導電体膜の上に多結晶シリコン膜または金属膜を積層させたものを用いることができる。なお、この後の工程において、ソース・ドレイン領域を形成するために不純物注入層に注入する導電性不純物をゲート電極４６に注入したくない場合には、ゲート電極４６の直上に金属窒化物膜または金属窒化物膜とシリコン膜との積層を形成しても良い。
【００５３】
そして、図５（ｃ）に示すように、イオン注入法等により、ｎＭＯＳ領域４ａとｐＭＯＳ領域４ｂとに、Ａｓ、Ｐ、Ｂ等の導電性不純物を注入して、浅い不純物注入層４７及び４８を形成する。この際、これまで説明した第１の実施形態と同様に加熱を行いながら導電性不純物を注入する。
【００５４】
詳細には、ｐＭＯＳ領域４ｂにｎ型の導電性不純物が注入されないように、ｐＭＯＳ領域４ｂをマスクする。この際、フォトレジストよりも耐熱性のある５０ｎｍ以下の厚みのカーボン膜かシリコン窒化膜でマスクすることが望ましい。そして、イオン注入法等により、ｎＭＯＳ領域４ａにＰ等の導電性不純物を例えば１Ｅ１４ｃｍ−２から２Ｅ１５ｃｍ−２の注入量で注入して不純物注入層４７を形成する。この際、ｐ型基板４１の基板温度が２００から５００℃になるように、タングステンハロゲンランプ等を用いて加熱を行う。続いて、マスクを除去した後、次にｎＭＯＳ領域４ａを同様にマスクし、イオン注入法等によりｐＭＯＳ領域４ｂにＢ等の導電性不純物を例えば１Ｅ１４ｃｍ−２から２Ｅ１５ｃｍ−２の注入量で注入して、浅い不純物注入層４８を形成する。この際にも、上記の浅い不純物注入層４７の形成と同様に、ｐ型基板４１の基板温度が２００から５００℃になるように加熱を行う。なお、上記の導電性不純物の注入は、例えば深さが２０ｎｍ以下の不純物注入層４７及び４８を形成したい場合には、イオン注入のかわりに、プラズマドーピング法を用いて行うことが好ましい。
【００５５】
次に、図５（ｄ）に示すように、第２の実施形態と同様に、２．４５ＧＨｚ以上、望ましくは５．８ＧＨｚから３０ＧＨｚまでのマイクロ波５７を照射して、注入した導電性不純物を活性化させ、浅い不純物拡散層５３及び５４を形成する。
【００５６】
さらに、図５（ｅ）に示すように、ゲート電極４６の側面にシリコン酸化膜４９およびシリコン窒化膜５０を形成する。詳細には、ＣＶＤ法等により、ｎＭＯＳ領域４ａおよびｐＭＯＳ領域４ｂ上にシリコン酸化膜を形成し、ＲＩＥ法等により、素子分離絶縁膜４４の上面と、浅い不純物拡散層５３及び５４の上面の一部とを露出させる。続いて、ＣＶＤ法等により、ｎＭＯＳ領域４ａおよびｐＭＯＳ領域４ｂ上にシリコン窒化膜を形成し、ＲＩＥ法等により、素子分離絶縁膜４４の上面と、浅い不純物拡散層５３及び５４の上面一部とを露出させることにより、ゲート電極４６の側面に、シリコン酸化膜４９およびシリコン窒化膜５０の積層構造を有する側壁が形成される。
【００５７】
そして、図５（ｆ）に示すように、イオン注入法等により、ｎＭＯＳ領域４ａ及びｐＭＯＳ領域４ｂに、Ａｓ、Ｐ、Ｂ等の導電性不純物を注入して、深い不純物注入層５１及び５２を形成する。この際、先に説明した浅い不純物注入層４７及び４８の形成と同様に、加熱を行いながら導電性不純物を注入する。
【００５８】
詳細には、ｐＭＯＳ領域４ｂをマスクした後、イオン注入法等により、ｎＭＯＳ領域４ａにＰ等の導電性不純物を例えば２Ｅ１５ｃｍ−２から５Ｅ１５ｃｍ−２の注入量で注入して、ｐ型ウェル４２の上面に対して、浅い不純物拡散層５３よりも深くまで広がる深い不純物注入層５１を形成する。この際、第１の実施形態と同様に、ｐ型基板４１の基板温度が２００から５００℃になるように、タングステンハロゲンランプ等を用いて加熱を行う。続いて、マスクを除去した後、ｎＭＯＳ領域４ａをマスクし、イオン注入法等により、ｐＭＯＳ領域４ｂにＢ等の導電性不純物を注入して、ｎ型ウェル４３の上面に対して、浅い不純物拡散層５４よりも深くまで広がる深い不純物注入層５２を形成する。この際にも、上記の深い不純物注入層５１を形成と同様に加熱を行う。なお、上記の導電性不純物の注入は、例えば深さが２０ｎｍ以下の深い不純物注入層５１及び５２を形成したい場合には、プラズマドーピング法を用いて行うことが好ましい。なお、先程と同様に、マスクとしては、フォトレジストよりも耐熱性のある１００ｎｍ以下の厚みのカーボン膜かシリコン窒化膜を用いることが望ましい。
【００５９】
次に、図５（ｇ）に示すように、第２の実施形態と同様に、２．４５ＧＨｚ以上、望ましくは５．８ＧＨｚから３０ＧＨｚまでのマイクロ波５７を照射して、注入した導電性不純物を活性化させ、深い不純物拡散層５５及び５６を形成する。
【００６０】
上記説明においては、導電性不純物を活性化させるためのマイクロ波５７の照射を２回行っているが、導電性不純物の注入量が少ない場合には１回目のマイクロ波照射を省略しても良い。
【００６１】
続いて、周知の工程を経て所望のトランジスタを得る。
【００６２】
第５の実施形態によれば、加熱を行いながらイオン注入することにより、イオン注入により生成された結晶欠陥を回復させることができることから、大幅に結晶欠陥を低減することができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。
【００６３】
（第６の実施形態）
本実施形態では、第５の実施形態と異なるＣＭＯＳトランジスタの製造方法の一例を説明するが、ここでは、ＣＭＯＳトランジスタの内ｎＭＯＳまたはｐＭＯＳの内１つを形成する製造方法を例に説明する。図６は、第６の実施形態に係る半導体装置の製造工程を示す要部断面図である。なお、以下の本実施形態の説明において、これまで説明してきた実施形態と同様の構成及び機能を有する部分は、これまで説明してきた実施形態と同じ符号を付し、その詳細な説明は省略するものとする。
【００６４】
まず、図６（ａ）に示すように、ＣＶＤ法等により、半導体層としての基板６１上に素子分離絶縁膜６２を形成し、続いて、基板６１上にダミー絶縁膜６３およびダミーゲート６４を形成する。詳細には、この基板６１は例えばシリコンを主成分とする基板である。ダミー絶縁膜６３は、例えばＳｉＯ２またはＳｉＯｘＮｙからなり、ダミーゲート６４は、例えばシリコン又は炭素からなる。さらに詳細には、熱酸化法等により、基板６１上にダミー絶縁膜６３の材料膜を形成する。続いて、ＣＶＤ法等により、ダミー絶縁膜６３上にダミーゲート６４の材料膜を形成し、フォトリソグラフィ法およびＲＩＥ法等により、所望の形状を持つダミー絶縁膜６３およびダミーゲート６４を形成する。
【００６５】
次に、イオン注入法等により、ダミーゲート６４をマスクとして、ＣＭＯＳトランジスタの導電性に応じたＡｓ、Ｐ、Ｂ等の導電性不純物を例えば１Ｅ１４ｃｍ−２から２Ｅ１５ｃｍ−２の注入量で注入し、基板６１の上面から２０ｎｍ以下の深さを有する浅い不純物注入層（不図示）を形成する。この際、第１の実施形態と同様に、基板１１０の基板温度が２００から５００℃になるように、タングステンハロゲンランプ等を用いて加熱を行う。なお、イオン注入のかわりに、プラズマドーピング法を用いても良い。
【００６６】
そして、ダミーゲート６４の側面に側壁６７を形成する。この側壁６７は、絶縁膜からなり、例えば、シリコン酸化膜、シリコン窒化膜またはシリコン酸化膜とシリコン窒化膜との積層構造からなるものとすることができる。シリコン窒化膜に関しては、シリコン１原子に対して窒素原子が１以上３．５以下であるような組成であることが好ましい。詳細には、ＣＶＤ法等により基板６１上に絶縁膜を全面に形成し、続いて、ＲＩＥ法等により、基板６１の一部および素子分離絶縁膜６２が露出するように絶縁膜を除去して側壁６７を形成する。
【００６７】
さらに、イオン注入法等により、ＣＭＯＳトランジスタの導電性に応じたＡｓ、Ｐ、Ｂ等の導電性不純物を例えば２Ｅ１５ｃｍ−２から５Ｅ１５ｃｍ−２の注入量で、基板６１中のソース・ドレイン領域となる領域に注入し、基板６１の上面に対して、浅い不純物拡散層よりも深くまで分布するような深い不純物注入層（不図示）を形成する。この際、第１の実施形態と同様に、基板６１の基板温度が２００から５００℃になるように、タングステンハロゲンランプ等を用いて加熱を行う。
【００６８】
次に、第２の実施形態と同様に、２．４５ＧＨｚ以上、望ましくは５．８ＧＨｚから３０ＧＨｚまでのマイクロ波を照射して、注入した導電性不純物を活性化させ、図６（ｂ）に示すように深い不純物拡散層６９を形成する。
【００６９】
そして、ＣＶＤ法等により、基板６１上に層間絶縁膜７０を形成し、ＣＭＰ（Chemical Mechanical Polishing）法等により、層間絶縁膜７０を平坦化してダミーゲート６４を露出させる。この層間絶縁膜７０は、例えば、シリコン酸化膜またはシリコン酸化膜よりも低誘電率となるフッ素添加シリコン酸化膜（ＳｉＯＦ）等から形成することができる。さらに、図６（ｃ）に示すように、ＲＩＥ法等のドライエッチングとウエットエッチングとを組み合わせて用いて、露出するダミーゲート６４と共にダミーゲート６４下のダミー絶縁膜６３を除去し、層間絶縁膜７０に開口部７１を形成する。
【００７０】
さらに、図６（ｄ）に示すように、イオン注入法等により、層間絶縁膜７０をマスクとして導電性不純物を開口部７１から露出する基板６１の部分に注入して局所チャネル７２を形成する。詳細には、チャネル領域に深い不純物拡散層６９に注入した不純物と反対の導電型の導電性不純物を、例えば、Ｓｂ、Ａｓ等の不純物を例えば１Ｅ１１ｃｍ−２から３Ｅ１３ｃｍ−２の注入量で注入して、深い不純物拡散層６９からなるソース・ドレインの短絡を防止する局所チャネル領域７２を形成する。
【００７１】
次に、図６（ｅ）に示すように、ＣＶＤ法等により、開口部７１の底部にゲート絶縁膜７３を膜厚５ｎｍ以下のものとして形成する。ゲート絶縁膜７３は、例えば、シリコン酸窒化膜（ＳｉＯｘＮｙ）又はＨｆ、Ｚｒ，Ｌａ、Ａｌ、Ｔｉなどの金属酸化物又は金属シリケートから形成することができる。ここでは、熱酸化膜を開口部７１の底部に形成し、さらにプラズマで熱酸化膜を窒化してゲート絶縁膜７３を形成した場合を図６（ｅ）及び図６（ｆ）に示す。また、開口部７１の全面（開口部７１の側壁及び底部）にＣＶＤ法等によりゲート絶縁膜７３を形成しても良い。また、ここでは、図６（ｃ）においてダミーゲート６４及びダミー絶縁膜６３を除去し、図６（ｅ）に示す工程において新たにゲート絶縁膜７３を形成しているが、図６（ｃ）においてダミーゲート６４のみを除去し、ダミー絶縁膜６３をゲート絶縁膜７３として残しても良い。次いで、開口部７１を埋め込むように、ゲート絶縁膜７３上に、金属シリサイド、金属窒化物、金属炭化物のいずれかの導電体膜をゲート電極７４として形成する。もしくは、上記のような導電体膜の上に、より低い抵抗率を有する金属膜を積層させてゲート電極７４を形成する。詳細には、ゲート絶縁膜７３上にゲート電極７４を構成する導電体膜を堆積して、反応性イオンエッチングによりゲート電極７４を加工したり、この導電体膜を堆積後にＣＭＰまたはＣＭＰとガスクラスターイオンビームとにより溝または穴部分以外の導電体膜を除去したりすることにより、ゲート電極７４を形成する。このようにして、図６（ｆ）に示されるようなゲート電極７４を得ることができる。続いて、周知の工程を経て所望のトランジスタを得る。なお、開口部７１の全面にＣＶＤ法等によりゲート絶縁膜７３を形成した場合には、図７に示されるような変形例のトランジスタを得ることができる。
【００７２】
第６の実施形態によれば、加熱を行いながらイオン注入することにより、イオン注入により生成された結晶欠陥を回復させることができることから、大幅に結晶欠陥を低減することができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。
【００７３】
（第７の実施形態）
本実施形態にかかる半導体装置の製造方法を、図８を用いて説明する。図８は、第７の実施形態にかかる半導体装置の製造工程を示す要部断面図である。ここでは、コンタクトホール８９の底部９０に不純物拡散層９４を形成する場合を説明するが、本発明はこのような半導体記憶装置の製造方法に限定されるものではなく、ソース・ドレイン領域の形成や他の構造を有するトランジスタの形成にも適用することができる。なお、以下の本実施形態の説明において、これまで説明してきた実施形態と同様の構成及び機能を有する部分は、これまで説明してきた実施形態と同じ符号を付し、その詳細な説明は省略するものとする。
【００７４】
図８（ａ）に示される半導体層８１は例えばシリコンからなる。この半導体層８１上にトンネル絶縁膜８２と、第１のポリシリコン膜（浮遊ゲート）８３と、ＩＰＤ膜８４と、第２のポリシリコン膜（制御ゲート）８５とを順次形成する。そして、これらの膜からなる所望の形状のゲート構造を形成するように、これらの膜を、ＲＩＥ等を用いて加工する。さらに、上記ゲート構造を挟み込むように半導体層８１の上面近傍に、ソース・ドレイン領域８６が形成する。このソース・ドレイン領域８６は、第１の実施形態もしくは第２の実施形態と同様に、加熱処理もしくはマイクロ波を照射しつつ、イオン注入等により導電性不純物を注入することにより形成することができる。
【００７５】
次に、図８（ｂ）に示すように、上記ゲート構造を覆う絶縁膜からなる側壁８７と、半導体層８１上に位置する層間絶縁膜８８とを形成する。この層間絶縁膜８８は、例えばシリコン酸化膜を用いて形成することができる。さらに、層間絶縁膜８８には、例えばＲＩＥ法等を用いて複数のコンタクトホール８９が形成され、このコンタクトホール８９の底部９０において、ソース・ドレイン領域８６の一部が露出している。
【００７６】
そして、図８（ｃ）に示すように、イオン注入法等により、コンタクトホール８９に露出する半導体層１のソース・ドレイン領域８６に、第１および第２の不純物９１、９２を注入して不純物注入層９３を形成する。
【００７７】
詳細には、まず、第１の不純物９１の拡散を抑制するための第２の不純物９２を注入する。この第２の不純物９２としては、例えば、Ｃ、Ｆ又はＮを、原子状イオンもしくは分子状イオンの形態として含有するものが挙げられる。さらに詳細には、第２の不純物９２としては、原子状イオンの形態の炭素や、例えば、Ｃ７Ｈ７、Ｃ１２Ｈ１２またはＣ１４Ｈ１４といったＣｄＨｅ（ｄは２以上の整数。ｅは６以上の整数。）を満たす分子状イオンの形態を少なくとも１種類含むような炭素が挙げられる。さらに、第２の不純物９２としては、例えばＦ２またはＰＦ３等のフッ素を含有する分子状イオンや、例えばＮ２およびＮＨ３等の窒素を含有する分子状イオンも挙げることができる。なお、第２の不純物９２としては、第２の不純物９２の不純物濃度を高くしても、半導体装置におけるコンタクト抵抗率及びリーク電流が上昇し難いものが好ましく、従って、炭素を含有するものが最も好ましく、フッ素を含有するものが次に好ましい。しかしながら、フッ素濃度が非常に高くなると、半導体装置のリーク電流が大きくなる可能性があるため、リーク電流に関する条件が厳しい半導体装置においては、第２の不純物９２として、フッ素を含有するものを使用することは好ましくはない。
【００７８】
例えば、ヘリウムまたは水素の希釈ガス雰囲気中において、第２の不純物９２をコンタクトホール８９の底部９０に露出するソース・ドレイン領域８６に、イオン注入する。この第２の不純物９２は、第１の不純物９１よりも少ない量を注入することが好ましく、第１の不純物９１の量の２０％以下の量であることがさらに好ましい。この際には、この後に行われる第１の不純物９１の注入時の基板温度よりも低い基板温度にすることが好ましく、室温もしくはそれ以下の基板温度にすることがさらに好ましい。このように第２の不純物９２を注入することにより、不純物注入層９３にダメージ層（結晶欠陥層）が形成され、そのダメージ層が存在することにより、この後、第１の不純物９１が注入された際の第１の不純物９１の不純物注入層９３における軌道は乱され妨害され、すなわちチャネリングが抑制され、第１の不純物９１の拡散を抑制することができる。従って、第１の不純物９１をより急峻に分布させることができる。
【００７９】
続いて、第１の不純物９１を注入する。不純物注入層９３の導電型を制御するための第１の不純物（導電性不純物）９１として、これまで説明したＰ、Ｂ、Ａｓ等の原子状の導電性不純物以外に、分子状イオンの形態のＰ、Ｂ等を用いることができる。詳細には、分子状イオンの形態のＰとしては、例えば、Ｐ２又はＰ４といったＰａ（ａは２以上の整数。）を満たす分子状イオンを少なくとも１種類含むものが挙げられ、分子状イオンの形態のＢとしては、例えば、Ｂ１０Ｈ１４、Ｂ１８Ｈ２２、Ｂ２０Ｈ２８またはＢ３６Ｈ４４といったＢｂＨｃ（ｂは２以上の整数。ｃは６以上の整数。）を満たす分子状イオンを少なくとも１種類含むものが挙げられる。
【００８０】
この第１の不純物９１を、例えば注入量１Ｅ１５ｃｍ−２から５Ｅ１５ｃｍ−２の条件で、ソース・ドレイン領域８６に、イオン注入する。この際、第１の実施形態と同様に、半導体層８１の基板温度が２００から５００℃になるように、タングステンハロゲンランプ等を用いて、半導体層８１を加熱する。このようにすることにより、先に説明した実施形態と同様に、第１及び第２の不純物９１、９２により生じた結晶欠陥を回復することができる。
【００８１】
なお、第１の不純物９１と第２の不純物９２との注入の順番は、上記のものに限定されるものではないが、これらの不純物の注入は、第１の不純物９１をイオン注入するよりも前に第２の不純物９２を注入するような順序であることがより好ましい。この順序でイオン注入が行われることにより、同時または逆の順序でイオン注入する場合と比べて、第１の不純物９１を注入する際の拡散を抑制することができ、第１の不純物９１をより急峻に分布させることができる。
【００８２】
次に、図８（ｄ）に示されるように、第１の実施形態と同様に、半導体層８１の基板温度が９００℃から９５０℃になるようにタングステンハロゲンランプ等を用いて、半導体層８１の上面側から半導体層８１を加熱して、不純物注入層９３中の第１の不純物９１を活性化させ、不純物拡散層９４を形成する。
【００８３】
続いて、周知の工程を経て所望のトランジスタを得る。
【００８４】
第７の実施形態によれば、加熱を行いながらイオン注入することにより、イオン注入により生成された結晶欠陥を回復させることができることから、大幅に結晶欠陥を低減することができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。さらに、第２の不純物９２を注入することにより、第１の不純物９１のチャネリングが抑制され、第１の不純物９１の拡散が抑制されることになり、第１の不純物９１をより急峻に分布させ、より薄い不純物拡散層９４を形成することができる。
【００８５】
（第８の実施形態）
第８の実施形態は、不純物注入層９３中の第１の不純物９１を活性化させ不純物拡散層９４を形成する際に、加熱処理の代わりにマイクロ波９５を照射する点で、第７の実施形態と異なっている。本実施形態にかかる半導体装置の製造方法を、図９を用いて説明する。この図９は、第８の実施形態にかかる半導体装置の製造工程を示す要部断面図である。なお、以下の本実施形態の説明において、第７の実施形態と同じ構成および機能を有する部分は、第７の実施形態と同じ符号を付し、その説明は省略するものとする。
【００８６】
まず、第７の実施形態における図８（ａ）から図８（ｃ）で示される工程を行う。
【００８７】
次に、第２の実施形態と同様に、２．４５ＧＨｚ以上、望ましくは５．８ＧＨｚから３０ＧＨｚまでのマイクロ波９５を照射して、不純物注入層９３中の第１の不純物９１を活性化させ、図９に示されるような不純物拡散層９４を形成する。続いて、周知の工程を経て、所望の半導体装置を得る。
【００８８】
第８の実施形態によれば、加熱を行いながらイオン注入することにより、イオン注入により生成された結晶欠陥を回復させることができることから、大幅に結晶欠陥を低減することができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。さらに、第２の不純物９２を注入することにより、第１の不純物９１のチャネリングが抑制され、第１の不純物９１の拡散が抑制されることになり、第１の不純物９１をより急峻に分布させ、より薄い不純物拡散層９４を形成することができる。
【００８９】
（第９の実施形態）
第９の実施形態は、素子分離絶縁膜１０２で囲まれた狭い領域に導電性不純物を注入するような半導体装置の製造方法であり、例えば、この狭い領域はその一辺が４０ｎｍ以下の領域である。図１０を用いて本実施形態を説明する。この図１０は、第９の実施形態に係る半導体装置の製造工程を示す要部断面図である。なお、以下の本実施形態の説明において、これまで説明してきた実施形態と同様の構成及び機能を有する部分は、これまで説明してきた実施形態と同じ符号を付し、その詳細な説明は省略するものとする。
【００９０】
図１０（ａ）に示されるように、例えばシリコンからなる半導体層１０１に、周知の方法を用いて素子分離絶縁膜１０２を半導体層１０１に形成する。この素子分離絶縁膜１０２は、例えば、シリコン酸化膜を用いて形成することができる。素子分離絶縁膜１０２の間隔は、例えば４０ｎｍである。
【００９１】
次に、図１０（ｂ）に示すように、第７及び第８の実施形態と同様に、イオン注入法等により、素子分離絶縁膜１０２の間に位置する半導体層１０１に、第１および第２の不純物１０３、１０４を注入して不純物注入層１０５を形成する。
【００９２】
詳細には、第１の不純物１０３の拡散を抑制するための第２の不純物１０４として、第７及び第８の実施形態と同様に、炭素、フッ素又は窒素を素子分離絶縁膜１０２の間に位置する半導体層１０１に注入する。注入量は、例えば１Ｅ１４ｃｍ−２から１Ｅ１５ｃｍ−２である。この際には、第７及び第８の実施形態と同様に、この後に行われる第１の不純物１０３の注入時の基板温度よりも低い基板温度にすることが好ましく、室温もしくはそれ以下の基板温度にすることがさらに好ましい。次に、基板温度が２００から５００℃になるように、タングステンハロゲンランプ等を用いて、半導体層１０１の上面側から加熱を行いつつ、Ａｓ、Ｐ、Ｂ等の導電性不純物を第１の不純物１０３として、例えば注入量１Ｅ１５から５Ｅ１５ｃｍ−２の条件でイオン注入法により注入する。このようにして、素子分離絶縁膜１０２の間に位置する半導体層１０１に、不純物注入層１０５を形成する。このように、イオン注入と同時に加熱を行うことにより、結晶欠陥を回復させながらイオン注入を行うことができる。
【００９３】
次に、図１０（ｃ）に示すように、半導体層１０１の基板温度が９００℃から９５０℃になるようにタングステンハロゲンランプ等を用いて、半導体層１０１を加熱して、注入された第１の不純物１０３を活性化させ、不純物拡散層１０６を形成する。続いて、周知の工程を経て、所望の半導体装置を得る。
【００９４】
第９の実施形態によれば、加熱を行いながらイオン注入することにより、イオン注入により生成された結晶欠陥を回復させることができることから、大幅に結晶欠陥を低減することができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。さらに、第２の不純物１０４を注入することにより、第１の不純物１０３のチャネリングが抑制され、第１の不純物１０３の拡散が抑制されることになり、より薄い不純物拡散層１０６を形成することができる。
【００９５】
（第１０の実施形態）
第１０の実施形態は、不純物注入層１０５中の第１の不純物１０３を活性化させ不純物拡散層１０６を形成する際に、加熱処理の代わりにマイクロ波１０７を照射する点で、第９の実施形態と異なっている。本実施形態にかかる半導体装置の製造方法を、図１１を用いて説明する。この図１１は、第１０の実施形態に係る半導体装置の製造工程を示す要部断面図である。なお、以下の本実施形態の説明において、第９の実施形態と同じ構成および機能を有する部分は、第９の実施形態と同じ符号を付し、その説明は省略するものとする。
【００９６】
まず、第９の実施形態における図１０（ａ）及び図１０（ｂ）で示される工程を行う。
【００９７】
次に、第２の実施形態と同様に、２．４５ＧＨｚ以上、望ましくは５．８ＧＨｚから３０ＧＨｚまでのマイクロ波５７マイクロ波１０７を照射して、不純物注入層１０５中の第１の不純物１０３を活性化し、図１１に示されるような不純物拡散層１０６を形成する。続いて、周知の工程を経て、所望の半導体装置を得る。
【００９８】
第１０の実施形態によれば、加熱を行いながらイオン注入することにより、イオン注入により生成された結晶欠陥を回復させることができることから、大幅に結晶欠陥を低減することができる。ひいては、半導体装置の製造において、歩留まりを向上させることができる。さらに、第２の不純物１０４を注入することにより、第１の不純物１０３のチャネリングが抑制され、第１の不純物１０３の拡散が抑制されることになり、より薄い不純物拡散層１０６を形成することができる。
【００９９】
（第１１の実施形態）
第１１の実施形態は、これまで説明してきた実施形態の半導体装置の製造方法において用いることができる製造装置であり、加熱しつつ、プラズマドーピング法により導電性不純物のドーピングを行うことができる。図１２（ａ）に、本実施形態の製造装置の一例を示す。なお、本発明は以下の実施形態に限定されるものではなく、他の構造を有する製造装置であっても適用することができる。
【０１００】
図１２（ａ）に示すように、高電子密度のプラズマを発生可能な金属製チャンバー１１０は、その上部にプラズマを発生させるための放電部１１８を有し、その下部には、交流基板バイアス印加機能（バイアス機構）の付いたサセプター（基板ステージ）１１１を有する。このサセプター１１１は、基板（半導体基板）１１２を２００から５００℃に加熱可能なホットプレート（加熱装置）を有している。このサセプター１１１上に、基板１１２を設置することとなる。さらに、サセプター１１１は石英製シールドカバー１１３で囲まれている。そして、チャンバー１１０は、基板１１２中にドーピングする導電性不純物を含むガスを導入するガス導入部１１４を有し、例えば不純物含有ガスとして、Ｂ２Ｈ６、ＢＦ３、ＰＨ３、ＰＦ３、ＡｓＨ３、ＡｓＦ３、ＳｂＦ３、ＩｎＩ、ＧｅＨ４、ＧｅＦ４、ＣＨ４、ＣＦ４、Ｃ２Ｈ６等をチャンバー１１０内に導入することができ、従って、基板１１２に、Ｂ、Ｐ、Ａｓ、Ｓｂ、Ｉｎ、Ｇｅ、Ｃ、Ｆ等の導電性不純物を加熱しながらドーピングすることができる。従って、このような装置を用いることにより、加熱を行いながら導電性不純物をドーピングすることができ、導電性不純物により生成された結晶欠陥を回復することができることから、大幅に結晶欠陥を低減することができる。
【０１０１】
（第１２の実施形態）
第１２の実施形態は、これまで説明してきた実施形態の半導体装置の製造方法を行うために用いることができる装置であり、マイクロ波を照射しつつ、プラズマドーピング法により導電性不純物のドーピングを行うことができる点で、第１１の実施形態の製造装置とは異なる。図１２（ｂ）に、本実施形態の製造装置の一例を示す。なお、以下の本実施形態の説明において、第１１の実施形態と同じ構成および機能を有する部分は、第１１の実施形態と同じ符号を付し、その説明は省略するものとする。
【０１０２】
ここでは、第１１の実施形態の装置と異なる点についてのみ説明するが、図１２（ｂ）に示すように、高電子密度のプラズマを形成可能な金属製チャンバー１１０は、第１２の実施形態のサセプター１１１の代わりに、交流基板バイアス印加機能の付いたサセプター１１５を有する。サセプター１１５に配置される基板１１２の周辺（チャンバー内壁）には、２．４５ＧＨｚ以上、望ましくは５．８ＧＨｚから３０ＧＨｚまでのマイクロ波をチャンバーに導入するためのマイクロ波導入管１１６が少なくとも４個、多くても１０個程度配置されている。さらに、このサセプター１１５には、サセプター１１５に配置される基板１１２の上面の高さを、マイクロ波導入管１１６位置に対して上下方向に+/-３ｃｍ以上動かすための可動機構１１７も設けられている。従って、このような装置を用いることにより、マイクロ波照射を行いながら導電性不純物をドーピングすることができ、導電性不純物により生成された結晶欠陥を回復することができることから、大幅に結晶欠陥を低減することができる。
【０１０３】
これまで説明した第１から第１２の実施形態においては、導電性不純物１６を半導体層等にドーピングする際の半導体層等の基板温度を２００から５００℃としているが、この基板温度であれば、結晶欠陥を回復させる効果が期待でき、且つ、必要以上に導電性不純物１６が半導体層中に深く拡散することを避けることができる。以下に、導電性不純物１６を半導体層等にドーピングする際の半導体層等の基板温度の詳細について、本発明者の行った実験の実験データを示す図１３及び図１４を用いて説明する。
【０１０４】
本発明者は、シリコン酸化膜に挟まれた２０ｎｍ幅のシリコン層に対して、上記実施形態と同様に加熱しつつ、導電性不純物１６としてＰ（リン）をイオン注入した。この際、加熱温度（基板温度）を変えることにより、複数のサンプルを作成した。次に、上記実施形態と同様に、複数のサンプルにマイクロ波を照射して導電性不純物１６を活性化させて、複数のサンプル中のシリコン層に不純物拡散層を形成した。さらに、これら複数のサンプル中の不純物拡散層の結晶欠陥密度を測定したところ、図１３に示すような、基板温度と結晶欠陥密度との相関を示すデータを得ることができた。このデータによれば、イオン注入の際の基板温度が２００℃以上になると結晶欠陥密度が減少することが確認された。
【０１０５】
次に、本発明者は、先ほどと同様に、シリコン酸化膜に挟まれた２０ｎｍ幅のシリコン層に対して、上記実施形態と同様に加熱しつつ、導電性不純物１６としてＢ（ボロン）をイオン注入した（注入量は５Ｅ１８ｃｍ−３）。この際、加熱温度（基板温度）を変えることにより、複数のサンプルを作成した。次に、上記実施形態と同様に、複数のサンプルにマイクロ波を照射して、導電性不純物１６を活性化させて、複数のサンプル中のシリコン層に不純物拡散層を形成した。さらに、これら複数のサンプル中のボロンの分布の深さ（シリコン層の表面からの深さ）を測定したところ、図１４に示すような、基板温度とボロン分布の深さとの相関を示すデータを得ることができた。なお、導電性不純物１６としてボロンを用いたのは、リン等よりも熱拡散しやすいという性質を持つためである。このデータによれば、５００℃を超えるとボロンの拡散が非常に顕著になることから確認された。よって、導電性不純物１６をドーピングする際の基板温度の上限としては、５００℃程度以下が望ましいことがわかった。
【０１０６】
以上のデータに基づき、結晶欠陥を回復させる効果が期待でき、且つ、必要以上に導電性不純物１６が半導体層中に深く拡散することを避けるためには、導電性不純物１６を半導体層等にドーピングする際の半導体層等の基板温度を２００から５００℃にすることが望ましい。
【０１０７】
なお、第２の実施形態等で説明した、導電性不純物１６をイオン注入する前に、例えばＦ、Ｃ、Ｎ等の不純物を注入するという変形例は、第１、第３、第５及び第６の実施形態にも適用することができ、このようにすることで、導電性不純物１６のチャネリングが抑制され、導電性不純物１６の拡散が抑制されることになり、導電性不純物１６をより急峻に分布させることができる。
【０１０８】
また、第７の実施形態で説明した、導電性不純物１６としての第１の不純物と、第１の不純物のチャネリングを抑制するための第２の不純物とを注入する方法は、第２の不純物が分子状イオンの形態である場合も含め、第１から第１０までの実施形態に適用することができる。
【０１０９】
なお、導電性不純物１６のチャネリングを抑制するための不純物を注入する際には、導電性不純物１６の注入時の基板温度よりも低い基板温度にすることが好ましく、室温もしくはそれ以下の基板温度にすることがさらに好ましい。
【０１１０】
これまで説明した第１から第１２の実施形態においては、半導体基板等は、シリコンからなる基板に限定されるものではなく、ＳｉＧｅ基板、Ｇｅ基板、Ｃ基板等の他の基板であっても良い。また、このような種々の基板上の全体又は部分に半導体素子構造等や絶縁層等が形成されたものでも良い。
【０１１１】
さらに、本発明は、上記実施形態に限定されるものではなく、上記実施形態の組み合わせといった、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。
【符号の説明】
【０１１２】
４ａ ｎＭＯＳ領域
４ｂ ｐＭＯＳ領域
１１、８１、１０１ 半導体層
１２ 上面
１３ 裏面
１４、５７、９５、１０７ マイクロ波
１５ 不純物ドープ層
１６ 導電性不純物
１７、７０、８８ 層間絶縁膜
１９、９３、１０５ 不純物注入層
２０、９４、１０６ 不純物拡散層
４１ ｐ型基板
４２ ｐ型ウェル
４３ ｎ型ウェル
４４、６２、１０２ 素子分離絶縁膜
４５、７３ ゲート絶縁膜
４６、７４ ゲート電極
４７、４８ 浅い不純物注入層
４９ シリコン酸化膜
５０ シリコン窒化膜
５１、５２ 深い不純物注入層
５３、５４ 浅い不純物拡散層
５５、５６、６９ 深い不純物拡散層
６１、１１２ 基板
６３ ダミー絶縁膜
６４ ダミーゲート
６７、８７ 側壁
７１ 開口部
７２ 局所チャネル
８２ トンネル絶縁膜
８３ 第１のポリシリコン膜
８４ ＩＰＤ膜
８５ 第２のポリシリコン膜
８６ ソース・ドレイン領域
８９ コンタクトホール
９０ 底部
９１、１０３ 第１の不純物
９２、１０４ 第２の不純物
１１０ チャンバー
１１１、１１５ サセプター
１１３ シールドカバー
１１４ ガス導入部
１１６ マイクロ波導入管
１１７ 可動機構
１１８ 放電部
【特許請求の範囲】
【請求項１】
半導体基板を加熱することにより、前記半導体基板の基板温度を２００から５００℃の間の所望の温度に維持すると同時に、前記半導体基板に導電性不純物をイオン注入法もしくはプラズマドーピング法を用いてドーピングし、
ドーピングした前記導電性不純物を活性化させるための活性化処理を行う、
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板を加熱することにより、前記半導体基板の基板温度を所望の温度に維持すると同時に、前記半導体基板に導電性不純物をドーピングし、
ドーピングした前記導電性不純物を活性化させるための活性化処理を行う、
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記所望の温度は２００から５００℃の間である、
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記導電性不純物のドーピングは、イオン注入法もしくはプラズマドーピングで行うことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
半導体基板にマイクロ波を照射すると同時に、前記半導体基板に導電性不純物をイオン注入法もしくはプラズマドーピング法を用いてドーピングし、
ドーピングした前記導電性不純物を活性化させるための活性化処理を行う、
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記導電性不純物をドーピングする前に、フッ素、炭素、窒素のうちの少なくとも１つを含むような不純物をドーピングすることを特徴とする請求項１から５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記活性化処理は、熱処理又はマイクロ波処理であることを特徴とする請求項１から６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
プラズマドーピング法を用いて、半導体基板に導電性不純物をドーピングするための半導体装置の製造装置であって、
チャンバーと、
前記半導体基板を設置する基板ステージと、
前記チャンバー内に前記導電性不純物を含むガスを導入するための不純物ガス導入部と、
プラズマを発生させるための放電部とを備え、
前記基板ステージは、前記半導体基板を加熱するための加熱装置と、前記半導体基板にバイアスを印加するバイアス機構と、を有することを特徴とする半導体装置の製造装置。
【請求項９】
プラズマドーピング法を用いて、半導体基板に導電性不純物をドーピングするための半導体装置の製造装置であって、
チャンバーと、
前記半導体基板を設置する基板ステージと、
前記チャンバー内に前記導電性不純物を含むガスを導入するための不純物ガス導入部と、
プラズマを発生させるための放電部と、
前記チャンバー内にマイクロ波を導入するための複数のマイクロ波導入管と、
を備え、
前記基板ステージは、前記半導体基板にバイアスを印加するバイアス機構を有することを特徴とする半導体装置の製造装置。
【請求項１】
半導体基板を加熱することにより、前記半導体基板の基板温度を２００から５００℃の間の所望の温度に維持すると同時に、前記半導体基板に導電性不純物をイオン注入法もしくはプラズマドーピング法を用いてドーピングし、
ドーピングした前記導電性不純物を活性化させるための活性化処理を行う、
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板を加熱することにより、前記半導体基板の基板温度を所望の温度に維持すると同時に、前記半導体基板に導電性不純物をドーピングし、
ドーピングした前記導電性不純物を活性化させるための活性化処理を行う、
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記所望の温度は２００から５００℃の間である、
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記導電性不純物のドーピングは、イオン注入法もしくはプラズマドーピングで行うことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
半導体基板にマイクロ波を照射すると同時に、前記半導体基板に導電性不純物をイオン注入法もしくはプラズマドーピング法を用いてドーピングし、
ドーピングした前記導電性不純物を活性化させるための活性化処理を行う、
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記導電性不純物をドーピングする前に、フッ素、炭素、窒素のうちの少なくとも１つを含むような不純物をドーピングすることを特徴とする請求項１から５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記活性化処理は、熱処理又はマイクロ波処理であることを特徴とする請求項１から６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
プラズマドーピング法を用いて、半導体基板に導電性不純物をドーピングするための半導体装置の製造装置であって、
チャンバーと、
前記半導体基板を設置する基板ステージと、
前記チャンバー内に前記導電性不純物を含むガスを導入するための不純物ガス導入部と、
プラズマを発生させるための放電部とを備え、
前記基板ステージは、前記半導体基板を加熱するための加熱装置と、前記半導体基板にバイアスを印加するバイアス機構と、を有することを特徴とする半導体装置の製造装置。
【請求項９】
プラズマドーピング法を用いて、半導体基板に導電性不純物をドーピングするための半導体装置の製造装置であって、
チャンバーと、
前記半導体基板を設置する基板ステージと、
前記チャンバー内に前記導電性不純物を含むガスを導入するための不純物ガス導入部と、
プラズマを発生させるための放電部と、
前記チャンバー内にマイクロ波を導入するための複数のマイクロ波導入管と、
を備え、
前記基板ステージは、前記半導体基板にバイアスを印加するバイアス機構を有することを特徴とする半導体装置の製造装置。
【図５】
【図６】
【図７】
【図１３】
【図１４】
【図１】
【図２】
【図３】
【図４】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図６】
【図７】
【図１３】
【図１４】
【図１】
【図２】
【図３】
【図４】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−７３９５０（Ｐ２０１３−７３９５０Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２０９６２９（Ｐ２０１１−２０９６２９）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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